WO2014199839A1 - 液晶パネル及び絶縁膜の溝部形成方法 - Google Patents

液晶パネル及び絶縁膜の溝部形成方法 Download PDF

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Definitions

  • the present invention relates to a liquid crystal panel in which a liquid crystal layer surrounded by a sealing material and two insulating films for insulating a plurality of thin film transistors are provided between two opposing substrates, and a method for forming a groove in an insulating film, in particular.
  • the present invention relates to a liquid crystal panel in which a groove is formed in part or all of an insulating film on a liquid crystal layer side and a method for forming a groove in an insulating film.
  • an active matrix type liquid crystal display panel using a switching element such as a thin film transistor (TFT) is widely used in a display unit of a device for displaying video and images.
  • a switching element such as a thin film transistor (TFT)
  • TFT thin film transistor
  • the data signal line and the scanning signal line are insulated by an insulating film so as not to overlap each other. However, if the thickness of the insulating film is thin, the signal capacitance is caused by the parasitic capacitance formed at the intersection of these signal lines. Leakage occurs, and this contributes to quality degradation in image display by TFT.
  • the first interlayer insulating film that insulates between the signal wiring (data signal line) and the scanning wiring (scanning signal line) is made thicker than the gate insulating film that insulates the gate electrode.
  • a matrix substrate is disclosed, and the first interlayer insulating film is preferably formed of, for example, an SOG (SpinGOn Glass) material.
  • the first insulating film that insulates between the data signal line and the scanning signal line is formed using, for example, an SOG material, and the second insulating film partially missing is formed on the liquid crystal layer on the first insulating film.
  • contaminants contained in the outside air or the like pass through the first insulating film and enter the liquid crystal layer from the defective portion of the second insulating film, resulting in display defects. This problem is considered to be caused by the relatively low barrier property against gas and / or liquid of the first insulating film.
  • the present invention has been made in view of such circumstances, and an object of the present invention is to prevent contamination components from entering the liquid crystal layer from the outside through the insulating film formed on the substrate.
  • An object of the present invention is to provide a liquid crystal panel and a method for forming a groove in an insulating film.
  • the liquid crystal panel according to the present invention includes a first substrate, a second substrate facing the first substrate, a first insulating film formed on the second substrate side of the first substrate, and the first insulating film of the first substrate.
  • the second insulating film is a part of a peripheral edge portion inside a position overlapping the sealing material or Grooves are formed in all, and the barrier property against gas and / or liquid of the film on the first insulating film side is higher than that of the first insulating film, and the groove is formed of a part of the material forming the thin film transistor. Characterized by having a bottom formed of the same material That.
  • the liquid crystal panel according to the present invention is characterized in that the first insulating film includes a spin-on-glass (SOG) material.
  • SOG spin-on-glass
  • the second insulating film is formed on the first insulating film side, the gate insulating film for insulating between the gate electrode of the thin film transistor and the semiconductor layer, and the liquid crystal layer side. And a passivation film and / or an organic insulating film that covers the semiconductor layer and the source electrode of the thin film transistor.
  • the gate insulating film includes at least one of silicon nitride (SiN x ), silicon oxide (SiO 2 ), and silicon oxynitride (SiON).
  • the liquid crystal panel according to the present invention is characterized in that the bottom is formed of the same material as that of the semiconductor layer.
  • the liquid crystal panel according to the present invention is characterized in that the bottom is formed of the same material as that of the source electrode.
  • An insulating film trench forming method includes a first substrate, a second substrate facing the first substrate, a first insulating film formed on the second substrate side of the first substrate, and the first substrate.
  • the second insulating film is positioned at a position corresponding to a part or all of the inner peripheral edge from the position overlapping the sealing material of the second insulating film.
  • the present invention even if the outer edge of the first insulating film formed on the substrate is in contact with the outside air, it passes from the outside air through the outer edge of the first insulating film and the inside of the film, and the groove of the second insulating film.
  • the intrusion path of the contaminating component reaching the liquid crystal layer through the barrier is blocked by the barrier property of the lowermost layer of the second insulating film formed below the bottom of the groove. Accordingly, it is possible to prevent contamination components from entering the liquid crystal layer from the outside through the insulating film formed on the substrate.
  • FIG. 1 is a cross-sectional view schematically showing the configuration of the liquid crystal panel according to Embodiment 1 of the present invention.
  • the liquid crystal panel has a liquid crystal layer 4 having an outer edge surrounded by a sealing material 3 between a rectangular first glass substrate (corresponding to the first substrate) 1 and a second glass substrate (corresponding to the second substrate) 2. It is configured to be worn.
  • a data signal line 51 for supplying a data signal to a source electrode of a TFT (corresponding to a thin film transistor) (not shown) corresponding to each of a plurality of pixels is provided. It is formed in the horizontal direction of FIG.
  • the data signal line 51 is obtained by patterning a film made of a metal such as aluminum formed by sputtering, for example.
  • a first insulating film 11 made of SOG (spin-on-glass) material and having an outer edge exposed to the outside air is formed on one surface of the first glass substrate 1 so as to cover the data signal lines 51. .
  • a gate insulating film 12 and a passivation film 13 made of silicon nitride (SiN x ) are formed in this order by, for example, a CVD (Chemical Vapor Deposition) method.
  • the gate insulating film 12 may be formed including at least one of silicon nitride, silicon oxide (SiO 2 ), and silicon oxynitride (SiON).
  • An organic insulating film 14 is formed on the passivation film 13 by, for example, applying and curing an acrylic organic resin material.
  • the second insulating film 19 includes the gate insulating film 12, the passivation film 13, and the organic insulating film 14. The formation of any one of the passivation film 13 and the organic insulating film 14 may be omitted.
  • a part of or the entire periphery of the second insulating film 19 inside the position where the second insulating film 19 overlaps with the sealing material 3 (region sandwiched between two broken lines shown in FIG. 1) is formed into a groove by dry etching, for example. 19a is formed.
  • the groove portion 19 a has a bottom portion 19 b formed on the gate insulating film 12.
  • the groove portion 19a is filled with the liquid crystal contained in the liquid crystal layer 4.
  • a transparent electrode 52 connected to a counter electrode 53 described later is formed on a part of the outer edge of the second insulating film 19 by a sputtering method.
  • a color filter 21 in which colored layers of RGB three colors are arranged for each pixel is formed on one surface of the second glass substrate 2 on the liquid crystal layer 4 side.
  • a counter electrode 53 made of an ITO (Indium Tin Oxide ⁇ ) film formed by a sputtering method is formed, and this counter electrode 53 is formed on the organic insulating film 14 of the first glass substrate 1.
  • the pixel electrode (not shown) formed corresponding to the pixel is opposed to the liquid crystal layer 4.
  • Alignment films 41 and 41 are formed on the organic insulating film 14 of the first glass substrate 1 and the counter electrode 53 of the second glass substrate 2 by applying, for example, a polyimide resin.
  • the groove portion 19a serves as a flow stopper for the polyimide resin, and the alignment film 41 is not formed on the outer peripheral side of the groove portion 19a.
  • FIG. 2 is a partial cross-sectional view of the liquid crystal panel showing a cross section orthogonal to the cross section of FIG.
  • FIG. 2 illustrates the configuration of one of the plurality of TFTs and the peripheral portion thereof.
  • a contact hole 59 is formed in the first insulating film 11 by patterning after the first insulating film 11 is formed.
  • a gate electrode 54 of the TFT is formed on the first insulating film 11 by patterning a film made of a metal such as aluminum formed by sputtering, for example.
  • a scanning signal line (not shown) for supplying a scanning signal to the gate electrode 54 is formed in a direction crossing the data signal line 51 in the same process as the process of forming the gate electrode 54.
  • the gate electrode 54 and the scanning signal line are covered with the gate insulating film 12.
  • the gate insulating film 12 in the contact hole 59 is removed by patterning.
  • the bottom portion 19b includes the blocking film 61b formed of the same material as the semiconductor layers 61 and 62 in the same process as the process of forming the semiconductor layers 61 and 62.
  • a source electrode 55 and a drain electrode 56 are formed by patterning a film made of a metal such as aluminum formed by sputtering, for example.
  • the source electrode 55 is connected to the data signal line 51 at the bottom of the contact hole 59.
  • the semiconductor layer 62 is removed by, for example, dry etching.
  • the semiconductor layer 61, the source electrode 55, and the drain electrode 56 are covered with the passivation film 13.
  • the TFT includes a gate electrode 54, a gate insulating film 12, semiconductor layers 61 and 62, a source electrode 55 and a drain electrode 56.
  • a pixel electrode 57 is formed on the organic insulating film 14 at a position not corresponding to the TFT by patterning an ITO film formed by sputtering.
  • the pixel electrode 57 is covered with the alignment film 41 and connected to the drain electrode 56 through a contact hole (not shown).
  • the SOG material described above is a material that can form a vitreous film (silica-based film) by a coating method such as spin coating or slit coating.
  • the SOG material has a low relative dielectric constant and is easy to form a thick film. Therefore, by increasing the film thickness of the first insulating film 11 using the SOG material, the parasitic capacitance formed at the intersection of the data signal line 51 and the scanning signal line that intersects with each other via the first insulating film 11 is effective. In addition, the signal leakage due to the foreign matter interposed between the data signal line 51 and the scanning signal line can be prevented.
  • the 1st insulating film 11 is the periphery of the 1st glass substrate 1.
  • the etching area is reduced by forming up to a portion.
  • the first insulating film 11 is formed by baking an SOG material applied by dissolving in a solvent.
  • a silicon-based film material is supplied as a gas, and the film is formed by a chemical reaction on the surface of the substrate in the gas phase. Therefore, in general, a film made of a silicon compound formed by a CVD method is denser than a film formed of an SOG material, and has a barrier property against a gas and / or a liquid (for example, a gas barrier property, It has excellent water vapor barrier properties and barrier properties against ions dissolved in water.
  • the amorphous silicon contained in the semiconductor layers 61 and 62 of the TFT is more than the silicon compound and organic resin material contained in the second insulating film 19.
  • the etching selectivity is high.
  • the blocking film 61b with the same material as the semiconductor layers 61 and 62 in the same process as the process of forming the semiconductor layers 61 and 62 of the TFT at the position to be the bottom 19b of the groove 19a, When the position where 19a is to be formed is etched, the blocking film 61b stops the etching, and the groove 19a having the bottom 19b is formed.
  • the second insulating film 19 penetrates because the etching is performed to form the groove portion 19a in a state where the blocking film 61b is not formed, from the outer edge portion of the first insulating film 11 exposed to the outside air.
  • some contaminating components may enter from the outside through a path that passes through the film, the groove 19a, and the liquid crystal layer 4.
  • etching is blocked at the bottom 19b made of the blocking film 61b and the gate insulating film 12 is left. Therefore, the path is formed by the gas and / or the gate insulating film 12 left below the bottom 19b. Or it is blocked by a barrier property against liquid.
  • the liquid crystal layer 4 is provided on the second glass substrate 2 side between the first glass substrate 1 and the second glass substrate 2, and the liquid crystal layer 4 of the first glass substrate 1 is provided.
  • the first insulating film 11 and the second insulating film 19 including a plurality of films are formed in this order on the surface on the side, the outer edge of the liquid crystal layer 4 is surrounded by the sealing material 3, and a plurality of TFTs (thin film transistors) are formed.
  • the first insulating film 11 and the second insulating film 19 are insulated from each other.
  • the gate insulating film 12 included in the second insulating film 19 is formed to have a higher barrier property against gas and / or liquid than the first insulating film 11, and the second insulating film 19 overlaps the sealing material 3.
  • a groove portion 19a having a bottom portion 19b formed of the same material as that of a part of the TFT is provided in a part or all of the peripheral portion of the second insulating film 19 inside the position in the same step as the step of forming the TFT. Yes.
  • the groove portion 19 a serves as a flow stop when the material of the alignment film 41 is applied on the second insulating film 19.
  • the gate insulating film passes through the outer edge portion and the inside of the first insulating film 11 from the outside air. 12 and the intrusion path of the contaminating component that reaches the liquid crystal layer 4 through the bottom 19b of the groove 19a is blocked by the barrier property of the gate insulating film 12 formed below the bottom 19b of the groove 19a. Therefore, it is possible to prevent contamination components from entering the liquid crystal layer 4 from the outside through the insulating film formed on the substrate.
  • the second insulating film 19 and the sealing material 3 are formed in a part of the plurality of steps of forming the TFT.
  • a blocking film 61b having an etching selectivity higher than that of the second insulating film 19 is formed at a position corresponding to a part or all of the peripheral edge of the second insulating film 19 inside the overlapping position. After film formation, dry etching is performed so as to form a groove 19a in a part or all of the peripheral edge.
  • the etching selectivity is different between the material of the second insulating film 19 and the material of the blocking film 61b, dry etching is blocked by the blocking film 61b. Accordingly, it is possible to form the groove portion 19a having the blocking film 61b as the bottom portion 19b in a state where a part of the second insulating film 19 is left below the blocking film 61b.
  • a blocking film 61b to be the bottom 19b of the groove 19a of the second insulating film 19 is formed using the same material as the semiconductor layers 61 and 62. Therefore, the gate insulating film 12 can be left when the trench 19a is formed by the blocking film 61b formed of the same material as that of the semiconductor layers 61 and 62 without providing a special additional process.
  • FIG. 3 is a cross-sectional view schematically showing the configuration of the liquid crystal panel according to Embodiment 2 of the present invention.
  • the blocking film 55b is formed in the same process as the process of forming the source electrode 55.
  • the blocking film 55b is made of the same metal material as the source electrode 55.
  • the blocking film 55b may be formed on the gate insulating film 12 without forming the blocking film 61b.
  • the metal contained in each electrode of the TFT is more preferable than the silicon compound and organic resin material contained in the second insulating film 19. High etching selectivity.
  • the groove portion 19a is formed by forming the blocking film 55b with the same material as the source electrode 55 in the same step as the step of forming the source electrode 55 of the TFT at the position to be the bottom portion 19b of the groove portion 19a.
  • the etching is blocked by the blocking film 55b, and the groove portion 19a having the blocking film 55b as the bottom portion 19b is formed.
  • the bottom portion 19b of the groove portion 19a of the second insulating film 19 should be formed in the same step as the step of forming the source electrode 55 of the TFT, using the same material as the source electrode 55.
  • a blocking film 55b is formed. Therefore, the gate insulating film 12 can be left when the trench 19a is formed by the blocking film 55b formed of the same material as that of the source electrode 55 without providing a special additional process.
  • FIG. 4 is a cross-sectional view schematically showing the configuration of the liquid crystal panel according to Embodiment 3 of the present invention.
  • Etching proceeds excessively when the groove 19a is formed by dry etching, and the blocking film 61b may penetrate as shown in FIG. However, since the blocking film 61b temporarily blocks dry etching and delays the progress of etching, the gate insulating film 12 can be prevented from penetrating. The remaining gate insulating film 12 prevents the contamination component from entering the liquid crystal layer 4.
  • the blocking film 61b is removed, even if the outer edge portion of the first insulating film 11 is in contact with the outside air, the first insulating film is exposed from the outside air. 11 is blocked by the barrier property of the gate insulating film 12 left below the groove portion 19a through the outer edge portion and the inside of the film and through the groove portion 19a of the second insulating film 19 to the liquid crystal layer 4. It becomes possible to do.
  • the first insulating film 11 includes the SOG material that is easy to form a thick film with a low dielectric constant. Therefore, signal leakage between the data signal line 51 and the scanning signal line can be reduced.
  • the gate insulating film 12 formed on the lower side of the groove 19a provides a path for the contaminating component to enter the liquid crystal layer 4 from the outside. It becomes possible to block.
  • the gate insulating film 12 that insulates between the gate electrode 54 of the TFT and the semiconductor layer 61 is formed on the first insulating film 11 side of the second insulating film 19, and A passivation film 13 and / or an organic insulating film 14 that covers the semiconductor layer 61, the source electrode 55, and the drain electrode 56 are formed on the liquid crystal layer 4 side of the second insulating film 19. Therefore, it is possible to insulate the portion of the TFT excluding the gate electrode 54 from other circuits by the gate insulating film 12 and at least one of the passivation film 13 and the organic insulating film 14. In addition, when the gate insulating film 12 is formed thin, it is possible to improve the current drive capability of the TFT by the scanning signal applied to the gate electrode 54.
  • the gate insulating film 12 is formed by a general process by, for example, the CVD method, and includes silicon nitride, silicon oxide (SiO 2 ), and silicon oxynitride (SiON). It is a dense film comprising at least one. Therefore, the gate insulating film 12 formed on the lower side of the groove 19a can surely block the entry path of contaminant components from the outside to the liquid crystal layer 4.
  • the data signal is supplied to the source electrode 55 of the TFT.
  • the data signal is supplied to the drain electrode 56 of the TFT and the source electrode 55 is connected to the pixel electrode 57. May be.
  • the TFT is a so-called bottom gate type (reverse stagger type), but may be a so-called stagger type.

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Abstract

　基板上に形成された絶縁膜を通して、外部から液晶層に汚染成分が浸入するのを防止することが可能な液晶パネル及び絶縁膜の溝部形成方法を提供する。　第１ガラス基板１及び第２ガラス基板２の間の第２ガラス基板２側に液晶層４が設けられ、第１ガラス基板１の液晶層４側の表面上に第１絶縁膜１１と第２絶縁膜１９とがこの順序で形成され、液晶層４の外縁部がシール材３で包囲され、複数のＴＦＴが第１絶縁膜１１及び第２絶縁膜１９によって互いに絶縁されている。第２絶縁膜１９に含まれるゲート絶縁膜１２は第１絶縁膜１１よりも気体及び／又は液体に対するバリア性が高くなるように成膜されており、第２絶縁膜１９がシール材３と重なる位置より内側における第２絶縁膜１９の周縁部の一部又は全部に、ＴＦＴを形成する材料の一部と同一材料で形成された底部１９ｂを有する溝部１９ａが設けられている。

Description

液晶パネル及び絶縁膜の溝部形成方法
　本発明は、２つの対向する基板の間に、シール材で包囲された液晶層と、複数の薄膜トランジスタを絶縁する２つの絶縁膜とが設けられた液晶パネル及び絶縁膜の溝部形成方法に関し、特に液晶層側の絶縁膜の一部又は全部に溝部が形成された液晶パネル及び絶縁膜の溝部形成方法に関する。
　近年、映像及び画像を表示する装置の表示部に、ＴＦＴ（Thin Film Transistor ：薄膜トランジスタ）等のスイッチング素子を用いたアクティブマトリックス型の液晶表示パネルが広く用いられている。このような表示パネルでは、基板上に形成された絶縁膜によって複数のＴＦＴが互いに絶縁されており、これらのＴＦＴに対して、縦横に配線されたデータ信号線及び走査信号線の夫々によってデータ信号及び走査信号が供給される。
　データ信号線及び走査信号線は、互いに重ならないように絶縁膜によって絶縁されているが、この絶縁膜の膜厚が薄い場合は、これらの信号線の交差部に形成される寄生容量によって信号の漏洩が生じ、このことがＴＦＴによる画像表示における品質低下の一因となる。
　そこで、特許文献１では、信号配線（データ信号線）及び走査配線（走査信号線）の間を絶縁する第１の層間絶縁膜の膜厚を、ゲート電極を絶縁するゲート絶縁膜より厚くしたアクティブマトリックス基板が開示されており、第１の層間絶縁膜を、例えばＳＯＧ（Spin On Glass ：スピンオングラス）材料で形成することが好適であるとされている。
特許第４９１６４６１号公報
　しかしながら、例えばＳＯＧ材料を用いて、データ信号線及び走査信号線の間を絶縁する第１絶縁膜を形成し、その上の液晶層側に、一部が欠損した第２絶縁膜を形成した場合、外気等に含まれる汚染成分が第１絶縁膜を通り抜け、第２絶縁膜の欠損部から液晶層に浸入して表示不良が発生することがあった。この問題は、第１の絶縁膜の気体及び／又は液体に対するバリア性が比較的低いことに起因すると考えられている。
　本発明は斯かる事情に鑑みてなされたものであり、その目的とするところは、基板上に形成された絶縁膜を通して、外部から液晶層に汚染成分が浸入するのを防止することが可能な液晶パネル及び絶縁膜の溝部形成方法を提供することにある。
　本発明に係る液晶パネルは、第１基板及び該第１基板に対向する第２基板と、前記第１基板の第２基板側に形成された第１絶縁膜と、該第１絶縁膜の前記第２基板側に形成されており、複数の膜を含んでなる第２絶縁膜と、該第２絶縁膜及び前記第２基板の間に設けられた液晶層と、該液晶層の外縁部を包囲するシール材と、前記第１及び第２絶縁膜によって絶縁された複数の薄膜トランジスタとを備える液晶パネルにおいて、前記第２絶縁膜は、前記シール材と重なる位置より内側の周縁部の一部又は全部に溝部が形成されており、且つ前記第１絶縁膜側の膜の気体及び／又は液体に対するバリア性が前記第１絶縁膜より高く、前記溝部は、前記薄膜トランジスタを形成する材料の一部と同一材料で形成された底部を有することを特徴とする。
　本発明に係る液晶パネルは、前記第１絶縁膜は、スピンオングラス（ＳＯＧ）材料を含んで形成されていることを特徴とする。
　本発明に係る液晶パネルは、前記第２絶縁膜は、前記第１絶縁膜側に形成されており、前記薄膜トランジスタのゲート電極及び半導体層の間を絶縁するゲート絶縁膜と、前記液晶層側に形成されており、前記薄膜トランジスタの前記半導体層及びソース電極を覆うパッシベーション膜及び／又は有機絶縁膜とを含んでなることを特徴とする。
　本発明に係る液晶パネルは、前記ゲート絶縁膜は、窒化シリコン（ＳｉＮx ）、酸化シリコン（ＳｉＯ2 ）及び酸窒化シリコン（ＳｉＯＮ）の少なくとも１つを含んでなることを特徴とする。
　本発明に係る液晶パネルは、前記底部は、前記半導体層を形成する材料と同一材料で形成してあることを特徴とする。
　本発明に係る液晶パネルは、前記底部は、前記ソース電極を形成する材料と同一材料で形成してあることを特徴とする。
　本発明に係る絶縁膜の溝部形成方法は、第１基板及び該第１基板に対向する第２基板と、前記第１基板の第２基板側に形成された第１絶縁膜と、該第１絶縁膜の前記第２基板側に形成されており、複数の膜を含んでなる第２絶縁膜と、該第２絶縁膜及び前記第２基板の間に設けられた液晶層と、該液晶層の外縁部を包囲するシール材と、前記第１及び第２絶縁膜によって絶縁された複数の薄膜トランジスタとを備える液晶パネルにおける前記第２絶縁膜の前記液晶層側に溝部を形成する方法であって、前記薄膜トランジスタを形成する複数の工程の一部の工程で、前記第２絶縁膜の前記シール材と重なる位置より内側の周縁部の一部又は全部に対応する位置に、前記第２絶縁膜よりエッチング選択比が高いエッチング阻止膜を形成し、前記第２絶縁膜の形成後に前記周縁部の一部又は全部を、前記液晶層に対向すべき側から前記溝部を形成すべくドライエッチングすることを特徴とする。
　本発明によれば、基板上に形成された第１絶縁膜の外縁部が外気に触れる状態であっても、外気から第１絶縁膜の外縁部及び膜内を通り、第２絶縁膜の溝部を経て液晶層に至る汚染成分の浸入経路が、溝部の底部より下側に形成された第２絶縁膜の最下層の膜のバリア性によって遮断される。
　従って、基板上に形成された絶縁膜を通して、外部から液晶層に汚染成分が浸入するのを防止することが可能となる。
本発明の実施の形態１に係る液晶パネルの構成を模式的に示す断面図である。 図１の断面と直交する断面を示す液晶パネルの部分断面図である。 本発明の実施の形態２に係る液晶パネルの構成を模式的に示す断面図である。 本発明の実施の形態３に係る液晶パネルの構成を模式的に示す断面図である。
　以下、本発明をその実施の形態を示す図面に基づいて詳述する。
（実施の形態１）
　図１は、本発明の実施の形態１に係る液晶パネルの構成を模式的に示す断面図である。液晶パネルは、矩形状の第１ガラス基板（第１基板に相当）１及び第２ガラス基板（第２基板に相当）２の間に、外縁部をシール材３で包囲した液晶層４を介装させて構成されている。
　第１ガラス基板１の液晶層４側の一の表面上には、複数の画素夫々に対応する図示しないＴＦＴ（薄膜トランジスタに相当）のソース電極にデータ信号を供給するためのデータ信号線５１が、図１の横方向に形成されている。データ信号線５１は、例えばスパッタリング法によって成膜したアルミニウム等の金属からなる膜をパターニングすることによって得られる。また、第１ガラス基板１の一の表面上には、ＳＯＧ（スピンオングラス）材料からなり、外縁部が外気に露出した第１絶縁膜１１が、データ信号線５１を覆うように形成されている。
　第１絶縁膜１１上には、例えばＣＶＤ（Chemical Vapor Deposition ：化学気相成長）法により、窒化シリコン（ＳｉＮx ）からなるゲート絶縁膜１２及びパッシベーション膜１３がこの順序で形成されている。ゲート絶縁膜１２は、窒化シリコン、酸化シリコン（ＳｉＯ2 ）及び酸窒化シリコン（ＳｉＯＮ）の少なくとも１つを含んで形成されていてもよい。
　パッシベーション膜１３上には、例えばアクリル系の有機樹脂材料を塗布して硬化させることにより、有機絶縁膜１４が形成されている。本実施の形態１では、第２絶縁膜１９が、ゲート絶縁膜１２、パッシベーション膜１３及び有機絶縁膜１４からなる。パッシベーション膜１３及び有機絶縁膜１４は、そのうちの何れか一方の膜の形成が省略されていてもよい。
　第２絶縁膜１９がシール材３と重なる位置（図１に示す２つの破線で挟まれた領域）より内側における第２絶縁膜１９の周縁部の一部又は全部には、例えばドライエッチングによって溝部１９ａが形成されている。溝部１９ａは、ゲート絶縁膜１２上に形成された底部１９ｂを有する。溝部１９ａには、液晶層４に含まれる液晶が満たされている。第２絶縁膜１９の外縁部の一部には、後述する対向電極５３に接続される透明電極５２が、スパッタリング法によって形成されている。
　第２ガラス基板２の液晶層４側の一の表面上には、画素毎にＲＧＢ３色の着色層が配されたカラーフィルタ２１が形成されている。カラーフィルタ２１上には、スパッタリング法によって成膜されたＩＴＯ（Indium Tin Oxide ）膜からなる対向電極５３が形成されており、この対向電極５３が、第１ガラス基板１の有機絶縁膜１４上に画素対応に形成される画素電極（不図示）と、液晶層４を介して対向している。
　第１ガラス基板１の有機絶縁膜１４上及び第２ガラス基板２の対向電極５３上の夫々には、例えばポリイミド系樹脂を塗布することによって配向膜４１，４１が形成されている。有機絶縁膜１４上にポリイミド系樹脂が塗布される工程では、溝部１９ａがポリイミド系樹脂の流れ止めとなり、溝部１９ａより外周側には配向膜４１が形成されないようになっている。
　次に、第１絶縁膜１１及び第２絶縁膜１９によって互いに絶縁された複数のＴＦＴの構成について説明する。
　図２は、図１の断面と直交する断面を示す液晶パネルの部分断面図である。図２では、複数のＴＦＴのうちの一のＴＦＴ及びその周辺部の構成について図示してある。第１絶縁膜１１には、該第１絶縁膜１１の成膜後のパターニングによって、コンタクトホール５９が形成されている。第１絶縁膜１１上には、例えばスパッタリング法によって成膜したアルミニウム等の金属からなる膜をパターニングすることにより、ＴＦＴのゲート電極５４が形成されている。
　ゲート電極５４に走査信号を供給するための不図示の走査信号線は、ゲート電極５４を形成する工程と同一工程でデータ信号線５１と交差する方向に形成されている。ゲート電極５４及び走査信号線は、ゲート絶縁膜１２によって覆われている。コンタクトホール５９内のゲート絶縁膜１２は、パターニングによって除去される。
　ゲート絶縁膜１２上におけるゲート電極５４と対応する位置には、例えばＣＶＤ法によって連続的に成膜されたアモルファスシリコン（ａ－Ｓｉ）及びｎ+ アモルファスシリコン（ｎ+ ａ－Ｓｉ）の膜をパターニングすることにより、半導体層６１，６２が形成されている。これらの半導体層６１，６２がパターニングされる場合、コンタクトホール５９内のアモルファスシリコンが除去される。本実施の形態１にあっては、上述の底部１９ｂは、半導体層６１，６２を形成する工程と同一工程にて半導体層６１，６２と同一材料で形成された阻止膜６１ｂからなる。
　半導体層６２上には、例えばスパッタリング法によって成膜したアルミニウム等の金属からなる膜をパターニングすることにより、ソース電極５５及びドレイン電極５６が形成されている。ソース電極５５は、コンタクトホール５９の底部にて、データ信号線５１と接続されている。ソース電極５５及びドレイン電極５６に挟まれた領域と重なる位置では、半導体層６２が、例えばドライエッチングによって除去されている。半導体層６１、ソース電極５５及びドレイン電極５６は、パッシベーション膜１３によって覆われている。
　ＴＦＴは、ゲート電極５４、ゲート絶縁膜１２、半導体層６１，６２、ソース電極５５及びドレイン電極５６を含んでなる。有機絶縁膜１４上におけるＴＦＴに対応しない位置には、スパッタリング法によって成膜されたＩＴＯ膜をパターニングすることにより、画素電極５７が形成されている。画素電極５７は、配向膜４１によって覆われており、不図示のコンタクトホールにてドレイン電極５６と接続されている。
　上述したＳＯＧ材料とは、スピンコート、スリットコート等の塗布方法によってガラス質の膜（シリカ系皮膜）を形成し得る材料である。ＳＯＧ材料は、比誘電率が低く、且つ厚膜の形成が容易である。従って、ＳＯＧ材料を用いて第１絶縁膜１１の膜厚を厚くすることにより、第１絶縁膜１１を介して交差するデータ信号線５１及び走査信号線の交差部に形成される寄生容量を効果的に削減すると共に、データ信号線５１及び走査信号線の間に介在する異物による信号リークを防止することができる。なお、ＳＯＧ材料を用いて成膜した第１絶縁膜１１をドライエッチングで加工する際の副生成物（ダスト）の発生を軽減するため、第１絶縁膜１１は、第１ガラス基板１の周縁部まで形成してエッチング面積を削減してある。
　さて、第１絶縁膜１１は、溶剤に溶いて塗布したＳＯＧ材料を焼成して形成される。これに対し、ゲート絶縁膜１２及びパッシベーション膜１３を形成するＣＶＤ法では、シリコン系の膜材料が気体で供給され、気相の中で基材表面の化学反応によって成膜が行われる。このため、一般的には、ＳＯＧ材料で形成された膜よりも、ＣＶＤ法で形成されたシリコン化合物からなる膜の方が緻密であり、気体及び／又は液体に対するバリア性（例えば、ガスバリア性、水蒸気バリア性、水に溶解したイオンに対するバリア性等）に優れている。
　ところで、溝部１９ａを形成する工程で用いられるドライエッチング等のエッチング法に関し、第２絶縁膜１９に含まれるシリコン化合物及び有機樹脂材料よりも、ＴＦＴの半導体層６１，６２に含まれるアモルファスシリコンの方が、エッチング選択比が高い。このため、溝部１９ａの底部１９ｂとなるべき位置に、ＴＦＴの半導体層６１，６２を形成する工程と同一工程にて、半導体層６１，６２と同一材料で阻止膜６１ｂを形成することにより、溝部１９ａが形成されるべき位置をエッチングしたときに阻止膜６１ｂでエッチングが阻止されて、底部１９ｂを有する溝部１９ａが形成される。
　以上の構成において、仮に阻止膜６１ｂが形成されていない状態で溝部１９ａを形成すべくエッチングを行ったために第２絶縁膜１９が貫通した場合、外気に露出した第１絶縁膜１１の外縁部から膜内を通り、溝部１９ａを経て液晶層４に至る経路によって、外部から何らかの汚染成分が浸入する虞がある。本実施の形態１では、阻止膜６１ｂからなる底部１９ｂでエッチングが阻止されてゲート絶縁膜１２が残されるため、上記経路が、底部１９ｂより下側に残されたゲート絶縁膜１２の気体及び／又は液体に対するバリア性によって遮断される。
　以上のように本実施の形態１によれば、第１ガラス基板１及び第２ガラス基板２の間の第２ガラス基板２側に液晶層４が設けられ、第１ガラス基板１の液晶層４側の表面上に第１絶縁膜１１と複数の膜を含む第２絶縁膜１９とがこの順序で形成され、液晶層４の外縁部がシール材３で包囲され、複数のＴＦＴ（薄膜トランジスタ）が第１絶縁膜１１及び第２絶縁膜１９によって互いに絶縁されている。第２絶縁膜１９に含まれるゲート絶縁膜１２は第１絶縁膜１１よりも気体及び／又は液体に対するバリア性が高くなるように成膜されており、第２絶縁膜１９がシール材３と重なる位置より内側における第２絶縁膜１９の周縁部の一部又は全部に、ＴＦＴを形成する工程と同一工程にてＴＦＴの一部と同一材料で形成された底部１９ｂを有する溝部１９ａが設けられている。この溝部１９ａが、第２絶縁膜１９上に配向膜４１の材料が塗布される際の流れ止めとなる。
　これにより、第１ガラス基板１上に形成された第１絶縁膜１１の外縁部が外気に触れる状態であっても、外気から第１絶縁膜１１の外縁部及び膜内を通り、ゲート絶縁膜１２及び溝部１９ａの底部１９ｂを経て液晶層４に至る汚染成分の浸入経路が、溝部１９ａの底部１９ｂより下側に形成されたゲート絶縁膜１２のバリア性によって遮断される。
　従って、基板上に形成された絶縁膜を通して、外部から液晶層４に汚染成分が浸入するのを防止することが可能となる。
　また、複数の膜を含んでなる第２絶縁膜１９に溝部１９ａを形成する工程に先立ち、ＴＦＴが形成される複数の工程の一部の工程にて、第２絶縁膜１９がシール材３と重なる位置より内側における第２絶縁膜１９の周縁部の一部又は全部に対応する位置に、第２絶縁膜１９よりエッチング選択比が高い阻止膜６１ｂを形成しておき、第２絶縁膜１９の成膜後に前記周縁部の一部又は全部に溝部１９ａを形成すべくドライエッチングする。この場合、第２絶縁膜１９の材料と阻止膜６１ｂの材料とでエッチング選択比が異なることから、ドライエッチングが阻止膜６１ｂで阻止される。
　従って、阻止膜６１ｂの下側に第２絶縁膜１９の一部の膜を残した状態で、阻止膜６１ｂを底部１９ｂとする溝部１９ａを形成することが可能となる。
　更に、ＴＦＴの半導体層６１，６２を形成する工程と同一工程にて、半導体層６１，６２と同一材料で、第２絶縁膜１９の溝部１９ａの底部１９ｂとなるべき阻止膜６１ｂを形成する。
　従って、特段の追加工程を設けることなしに半導体層６１，６２の材料と同一材料で形成した阻止膜６１ｂによって、溝部１９ａ形成の際にゲート絶縁膜１２を残すことが可能となる。
（実施の形態２）
　実施の形態１が、溝部１９ａの底部１９ｂとなる阻止膜６１ｂを、半導体層６１，６２の材料と同一材料で形成する形態であるのに対し、実施の形態２は、ＴＦＴのソース電極５５と同一材料で阻止膜５５ｂを形成する形態である。
　図３は、本発明の実施の形態２に係る液晶パネルの構成を模式的に示す断面図である。
　半導体層６１，６２を形成する工程と同一工程で形成された阻止膜６１ｂ上には、ソース電極５５を形成する工程と同一工程で阻止膜５５ｂが形成されている。阻止膜５５ｂは、ソース電極５５と同一の金属材料からなる。阻止膜６１ｂを形成することなく、ゲート絶縁膜１２上に阻止膜５５ｂを形成してもよい。
　溝部１９ａを形成する工程で用いられるドライエッチング等のエッチング法に関し、一般的に、第２絶縁膜１９に含まれるシリコン化合物及び有機樹脂材料よりも、ＴＦＴの各電極に含まれる金属の方が、エッチング選択比が高い。このため、溝部１９ａの底部１９ｂとなるべき位置に、ＴＦＴのソース電極５５を形成する工程と同一工程にて、ソース電極５５と同一材料で阻止膜５５ｂを形成することにより、溝部１９ａが形成されるべき位置をエッチングしたときに、阻止膜５５ｂでエッチングが阻止されて、阻止膜５５ｂを底部１９ｂとする溝部１９ａが形成される。
　その他、実施の形態１に対応する箇所には同様の符号を付して、その詳細な説明を省略する。
　以上のように本実施の形態２によれば、ＴＦＴのソース電極５５を形成する工程と同一工程にて、ソース電極５５と同一材料で、第２絶縁膜１９の溝部１９ａの底部１９ｂとなるべき阻止膜５５ｂを形成する。
　従って、特段の追加工程を設けることなしにソース電極５５の材料と同一材料で形成した阻止膜５５ｂによって、溝部１９ａ形成の際にゲート絶縁膜１２を残すことが可能となる。
（実施の形態３）
　実施の形態１が、ゲート絶縁膜１２上に形成された阻止膜６１ｂによってドライエッチングを阻止する形態であるのに対し、実施の形態３は、阻止膜６１ｂがドライエッチングで除去される形態である。
　図４は、本発明の実施の形態３に係る液晶パネルの構成を模式的に示す断面図である。
　ドライエッチングで溝部１９ａが形成される際にエッチングが過度に進行し、図３に示すように阻止膜６１ｂが貫通することがある。しかしながら、阻止膜６１ｂがドライエッチングを一時的に阻止してエッチングの進行を遅らせるため、ゲート絶縁膜１２が貫通しないようにすることができる。このようにして残されたゲート絶縁膜１２により、液晶層４への汚染成分の浸入が阻止される。
　以上のように本実施の形態３によれば、阻止膜６１ｂが除去されているにも関わらず、第１絶縁膜１１の外縁部が外気に触れる状態であっても、外気から第１絶縁膜１１の外縁部及び膜内を通り、第２絶縁膜１９の溝部１９ａを経て液晶層４に至る汚染成分の浸入経路を、溝部１９ａの下側に残されたゲート絶縁膜１２のバリア性によって遮断することが可能となる。
　また、実施の形態１から３によれば、第１絶縁膜１１が、低誘電率で厚膜を形成することが容易なＳＯＧ材料を含んでなる。
　従って、データ信号線５１及び走査信号線の間における信号の漏洩を小さくすることが可能となる。また、第１絶縁膜１１を通して汚染成分が内部に浸入し易いにも関わらず、溝部１９ａの下側に形成されたゲート絶縁膜１２によって、外部からの液晶層４への汚染成分の浸入経路を遮断することが可能となる。
　更に、実施の形態１から３によれば、ＴＦＴのゲート電極５４及び半導体層６１の間を絶縁するゲート絶縁膜１２が、第２絶縁膜１９の第１絶縁膜１１側に形成され、ＴＦＴの半導体層６１、ソース電極５５及びドレイン電極５６を覆うパッシベーション膜１３及び／又は有機絶縁膜１４が、第２絶縁膜１９の液晶層４側に形成されている。
　従って、ＴＦＴのゲート電極５４を除く部分を、ゲート絶縁膜１２と、パッシベーション膜１３及び有機絶縁膜１４の少なくとも一方とによって他の回路から絶縁することが可能である。また、ゲート絶縁膜１２の膜厚を薄く形成した場合は、ゲート電極５４に印加される走査信号によるＴＦＴの電流駆動能力を向上させることが可能となる。
　更にまた、実施の形態１から３によれば、ゲート絶縁膜１２が、例えばＣＶＤ法による一般的な工程によって形成されており、窒化シリコン、酸化シリコン（ＳｉＯ2 ）及び酸窒化シリコン（ＳｉＯＮ）の少なくとも１つを含んでなる緻密な膜である。
　従って、溝部１９ａの下側に形成されたゲート絶縁膜１２により、外部からの液晶層４への汚染成分の浸入経路を確実に遮断することが可能となる。
　なお、実施の形態１から３にあっては、ＴＦＴのソース電極５５にデータ信号を供給したが、ＴＦＴのドレイン電極５６にデータ信号を供給し、ソース電極５５を画素電極５７に接続するようにしてもよい。また、ＴＦＴがいわゆるボトムゲート型（逆スタガ型）であるが、いわゆるスタガ型であってもよい。
　今回開示された実施の形態は、全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上述した意味ではなく、請求の範囲によって示され、請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。また、各実施の形態で記載されている技術的特徴は、お互いに組み合わせることが可能である。
　１　第１ガラス基板
　１１　第１絶縁膜
　１２　ゲート絶縁膜
　１３　パッシベーション膜
　１４　有機絶縁膜
　１９　第２絶縁膜
　１９ａ　溝部
　１９ｂ　底部
　２　第２ガラス基板
　３　シール材
　４　液晶層
　５１　データ信号線
　５４　ゲート電極
　５５　ソース電極
　５５ｂ　阻止膜
　６１、６２　半導体層
　６１ｂ　阻止膜

Claims (7)

  1. 　第１基板及び該第１基板に対向する第２基板と、前記第１基板の第２基板側に形成された第１絶縁膜と、該第１絶縁膜の前記第２基板側に形成されており、複数の膜を含んでなる第２絶縁膜と、該第２絶縁膜及び前記第２基板の間に設けられた液晶層と、該液晶層の外縁部を包囲するシール材と、前記第１及び第２絶縁膜によって絶縁された複数の薄膜トランジスタとを備える液晶パネルにおいて、
    　前記第２絶縁膜は、前記シール材と重なる位置より内側の周縁部の一部又は全部に溝部が形成されており、且つ前記第１絶縁膜側の膜の気体及び／又は液体に対するバリア性が前記第１絶縁膜より高く、
    　前記溝部は、前記薄膜トランジスタを形成する材料の一部と同一材料で形成された底部を有することを特徴とする液晶パネル。
  2. 　前記第１絶縁膜は、スピンオングラス（ＳＯＧ）材料を含んで形成されていることを特徴とする請求項１に記載の液晶パネル。
  3. 　前記第２絶縁膜は、
    　前記第１絶縁膜側に形成されており、前記薄膜トランジスタのゲート電極及び半導体層の間を絶縁するゲート絶縁膜と、
    　前記液晶層側に形成されており、前記薄膜トランジスタの前記半導体層及びソース電極を覆うパッシベーション膜及び／又は有機絶縁膜とを含んでなること
    　を特徴とする請求項１又は２に記載の液晶パネル。
  4. 　前記ゲート絶縁膜は、窒化シリコン（ＳｉＮx ）、酸化シリコン（ＳｉＯ2 ）及び酸窒化シリコン（ＳｉＯＮ）の少なくとも１つを含んでなることを特徴とする請求項３に記載の液晶パネル。
  5. 　前記底部は、前記半導体層を形成する材料と同一材料で形成してあることを特徴とする請求項３又は４に記載の液晶パネル。
  6. 　前記底部は、前記ソース電極を形成する材料と同一材料で形成してあることを特徴とする請求項３又は４に記載の液晶パネル。
  7. 　第１基板及び該第１基板に対向する第２基板と、前記第１基板の第２基板側に形成された第１絶縁膜と、該第１絶縁膜の前記第２基板側に形成されており、複数の膜を含んでなる第２絶縁膜と、該第２絶縁膜及び前記第２基板の間に設けられた液晶層と、該液晶層の外縁部を包囲するシール材と、前記第１及び第２絶縁膜によって絶縁された複数の薄膜トランジスタとを備える液晶パネルにおける前記第２絶縁膜の前記液晶層側に溝部を形成する方法であって、
    　前記薄膜トランジスタを形成する複数の工程の一部の工程で、前記第２絶縁膜の前記シール材と重なる位置より内側の周縁部の一部又は全部に対応する位置に、前記第２絶縁膜よりエッチング選択比が高いエッチング阻止膜を形成し、
    　前記第２絶縁膜の形成後に前記周縁部の一部又は全部を、前記液晶層に対向すべき側から前記溝部を形成すべくドライエッチングすること
    　を特徴とする絶縁膜の溝部形成方法。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI601104B (zh) * 2015-04-02 2017-10-01 元太科技工業股份有限公司 顯示面板
CN106324913B (zh) * 2015-06-19 2019-09-10 群创光电股份有限公司 显示面板的制作方法及显示面板
CN106646982B (zh) 2017-03-21 2019-09-17 京东方科技集团股份有限公司 显示面板及其制造方法和显示装置
JP2019066719A (ja) * 2017-10-03 2019-04-25 シャープ株式会社 表示パネル
CN107918232B (zh) * 2018-01-02 2021-04-30 京东方科技集团股份有限公司 一种显示基板及显示装置
US10600811B2 (en) 2018-04-20 2020-03-24 Wuhan China Star Optoelectronics Technology Co., Ltd. TFT array substrate and LCD
CN108508667B (zh) * 2018-04-20 2020-07-28 武汉华星光电技术有限公司 Tft阵列基板及液晶显示面板
CN108682753B (zh) 2018-05-16 2020-04-07 深圳市华星光电技术有限公司 Oled显示面板及其制作方法
JP7237665B2 (ja) * 2019-03-11 2023-03-13 株式会社ジャパンディスプレイ 表示装置
CN110335873A (zh) * 2019-06-24 2019-10-15 深圳市华星光电技术有限公司 一种显示面板及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008145461A (ja) * 2006-12-06 2008-06-26 Hitachi Displays Ltd 液晶表示装置
WO2012132953A1 (ja) * 2011-03-25 2012-10-04 シャープ株式会社 表示装置
WO2013011601A1 (ja) * 2011-07-19 2013-01-24 パナソニック株式会社 液晶表示装置およびその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6157428A (en) * 1997-05-07 2000-12-05 Sanyo Electric Co., Ltd. Liquid crystal display
JP4916461B2 (ja) 2008-02-18 2012-04-11 シャープ株式会社 アクティブマトリクス基板およびそれを備えた表示装置
US8970799B2 (en) * 2011-07-19 2015-03-03 Panasonic Intellectual Property Management Co., Ltd. Liquid crystal display device and method of manufacturing the same
WO2014109259A1 (ja) * 2013-01-11 2014-07-17 シャープ株式会社 表示パネル

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008145461A (ja) * 2006-12-06 2008-06-26 Hitachi Displays Ltd 液晶表示装置
WO2012132953A1 (ja) * 2011-03-25 2012-10-04 シャープ株式会社 表示装置
WO2013011601A1 (ja) * 2011-07-19 2013-01-24 パナソニック株式会社 液晶表示装置およびその製造方法

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