WO2014183323A1 - 削角电路及其控制方法 - Google Patents

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WO2014183323A1
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switch tube
resistor
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王念茂
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深圳市华星光电技术有限公司
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    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only

Definitions

  • the present invention relates to the field of display driving technologies, and in particular to a chamfering circuit and a control method thereof.
  • the structure of the display mainly includes the timing controller 110, the chamfering circuit 120, the scan driver 130, the data driver 140, and the display panel 150 as shown in FIG.
  • the timing controller 110 is configured to generate a control signal and transmit it to the chamfering circuit 120.
  • the chamfering circuit 120 modulates the received DC voltage according to the control signal and outputs a chamfer voltage, and the scan driver 130 is connected to the chamfering circuit 120.
  • the data driver 24 is configured to generate a data driving signal under the control of the timing controller 110, and transmit the data driving signal to the display panel 150 through the data line.
  • Pixel unit in .
  • the pixel unit is charged under the control of the scan driver 130 and the data driver 140 to generate an electric field, thereby changing the orientation of the liquid crystal molecules by using the change in the electric field intensity applied to the liquid crystal molecules, by controlling the intensity of the liquid crystal molecules.
  • the display panel 150 is caused to display a screen.
  • the technical problem to be solved by the present invention is to provide a chamfering circuit and a control method thereof, which can eliminate the phenomenon of uneven brightness in the vertical direction of the display screen and improve the display quality of the liquid crystal display device.
  • a technical solution adopted by the present invention is to provide a chamfering circuit including a DC voltage input terminal, a chamfered voltage output terminal, a first switching circuit, a second switching circuit, a switching circuit, and a first discharge.
  • the first switch circuit is connected between the DC voltage input end and the chamfer voltage output end
  • the second switch circuit is connected between the chamfer voltage output end and the switching circuit
  • the switching circuit is further connected to the first discharge a circuit and a second discharge circuit
  • the first switch circuit is selectively turned on under the control of the first timing signal to selectively transmit the DC voltage received at the DC voltage input terminal to the output terminal of the chamfer voltage
  • the second switch circuit is in the second Selectively conducting under the control of the timing signal
  • the switching circuit selectively connecting the second switching circuit to the first discharging circuit or the second discharging circuit under the control of the third timing signal, so as to transmit the DC voltage to the output end of the chamfer voltage Discharging through the first discharge circuit with a first discharge slope, thereby forming a first chamfer voltage, or passing through the second discharge circuit
  • the discharge slope is discharged to form a second chamfer voltage, the first discharge slope being different from the second discharge slope
  • the switching circuit comprises a voltage comparat
  • the third timing signal is set such that the voltage comparator outputs the first control signal in the first half of the frame time and outputs the second control signal in the second half frame time.
  • the first discharge circuit includes a first resistor and a second resistor.
  • the second end of the first switch tube is grounded via the first resistor and connected to the operating voltage via the second resistor.
  • the second discharge circuit includes a third resistor, and the second switch tube The second end is grounded via a third resistor.
  • the first switch circuit includes a fourth switch tube, a fifth switch tube, a fifth resistor, a sixth resistor, and a seventh resistor.
  • the first end of the fourth switch tube is connected to the DC voltage input end, and the fourth switch tube is connected to the DC voltage input end.
  • the second end is connected to the chamfered voltage output end, the fifth resistor and the sixth resistor are connected in series between the DC voltage input end and the first end of the fifth switch tube, and the control end of the fourth switch tube is connected to the fifth resistor and the sixth
  • the second end of the fifth switch tube is grounded, the control end of the fifth switch tube is for receiving the first timing signal, and the seventh resistor is connected to the control end of the fifth switch tube and connected to the second end thereof.
  • the fourth switch tube is a P-type MOS tube, and the first end, the second end and the control end of the fourth switch tube are respectively a source, a drain and a gate of the P-type MOS tube, and the fifth switch tube is an N-type
  • the first end, the second end, and the control end of the MOS transistor and the fifth switching transistor are respectively a drain, a source, and a gate of the N-type MOS transistor.
  • a chamfering circuit including a DC voltage input terminal, a chamfered voltage output terminal, a first switching circuit, a second switching circuit, a switching circuit, and a first a discharge circuit and a second discharge circuit
  • the first switch circuit is connected between the DC voltage input end and the chamfer voltage output end
  • the second switch circuit is connected between the chamfer voltage output end and the switching circuit
  • the switching circuit is further connected to the first a discharge circuit and a second discharge circuit
  • the first switch circuit is selectively turned on under the control of the first timing signal to selectively transmit the DC voltage received at the DC voltage input terminal to the output terminal of the chamfer voltage
  • the second switch circuit is in the Selectively conducting under the control of the second timing signal
  • the switching circuit selectively connecting the second switching circuit to the first discharging circuit or the second discharging circuit under the control of the third timing signal, so as to transmit the DC to the output of the chamfering voltage
  • the voltage is discharged
  • the switching circuit includes a voltage comparator, a first switching tube and a second switching tube.
  • the first end of the first switching tube is connected to the second switching circuit, and the second end of the first switching tube is connected to the first discharging circuit.
  • the first end of the second switch tube is connected to the second switch circuit, and the second end of the second switch tube is connected to the second discharge circuit, and the control end of the first switch tube and the control end of the second switch tube are respectively connected with the voltage comparator
  • the output terminal is connected, the first input end of the voltage comparator receives the third timing signal, the second input end of the voltage comparator receives the reference voltage, and when the third timing signal is higher than the reference voltage, the output end of the voltage comparator outputs the first Controlling a signal to control one of the first switching transistor and the second switching transistor to be turned on, the other of the first switching transistor and the second switching transistor being turned off, when the third timing signal is lower than the reference voltage, the voltage comparator
  • the output terminal outputs a second control signal to control the
  • the third timing signal is set such that the voltage comparator outputs the first control signal in the first half of the frame time and outputs the second control signal in the second half frame time.
  • the first discharge circuit includes a first resistor and a second resistor.
  • the second end of the first switch tube is grounded via the first resistor and connected to the operating voltage via the second resistor.
  • the second discharge circuit includes a third resistor, and the second switch tube The second end is grounded via a third resistor.
  • the first switch tube is a P-type MOS tube
  • the first end, the second end and the control end of the first switch tube are respectively a drain, a source and a gate of the P-type MOS tube
  • the second switch tube is an N-type
  • the MOS transistor, the first end, the second end, and the control end of the second switch tube are respectively a drain, a source, and a gate of the N-type MOS transistor.
  • the second switch circuit includes a third switch tube and a fourth resistor.
  • the first end of the third switch tube is connected to the chamfered voltage output end, and the second end of the third switch tube and the second end of the first switch tube are The second ends of the second switch tube are connected, and the control end of the third switch tube receives the second timing signal and is connected to the operating voltage via the fourth resistor.
  • the third switch tube is an N-type MOS tube, and the first end and the second end of the third switch tube and the control end are respectively a drain, a source and a gate of the N-type MOS tube.
  • the first switch circuit includes a fourth switch tube, a fifth switch tube, a fifth resistor, a sixth resistor, and a seventh resistor.
  • the first end of the fourth switch tube is connected to the DC voltage input end, and the fourth switch tube is connected to the DC voltage input end.
  • the second end is connected to the chamfered voltage output end, the fifth resistor and the sixth resistor are connected in series between the DC voltage input end and the first end of the fifth switch tube, and the control end of the fourth switch tube is connected to the fifth resistor and the sixth
  • the second end of the fifth switch tube is grounded, the control end of the fifth switch tube is for receiving the first timing signal, and the seventh resistor is connected to the control end of the fifth switch tube and connected to the second end thereof.
  • the fourth switch tube is a P-type MOS tube, and the first end, the second end and the control end of the fourth switch tube are respectively a source, a drain and a gate of the P-type MOS tube, and the fifth switch tube is an N-type
  • the first end, the second end, and the control end of the MOS transistor and the fifth switching transistor are respectively a drain, a source, and a gate of the N-type MOS transistor.
  • another technical solution adopted by the present invention is to provide a control method for a chamfering circuit, comprising: transmitting a DC voltage received at a DC voltage input terminal to a chamfered voltage output terminal; and transmitting to a chamfering angle
  • the DC voltage selectivity of the voltage output terminal is discharged by the first discharge slope to form a first chamfer voltage, or discharged by the second discharge slope, thereby forming a second chamfer voltage, the first discharge slope being different from the second discharge slope .
  • the invention has the beneficial effects that the present invention designs a chamfering circuit including a DC voltage input terminal, a chamfered voltage output terminal, a first switching circuit, a second switching circuit, a switching circuit, a first discharging circuit and a second discharging circuit, Wherein the switching circuit selectively connects the second switching circuit to the first discharging circuit or the second discharging circuit under the control of the third timing signal to form a first chamfering voltage having a first discharging slope at the output of the chamfering voltage, Or a second chamfer voltage having a second discharge slope, and the first discharge slope is different from the second discharge slope, so that the voltage difference of the driving signal transmitted to the display panel can be reduced, and the phenomenon of uneven brightness in the vertical direction of the display screen is eliminated. Improve the display quality of the liquid crystal display device.
  • FIG. 1 is a schematic structural view of a liquid crystal display device in the prior art
  • FIG. 2 is a waveform diagram of a scan driving voltage after the chamfering of the upper half and the lower half in the prior art
  • FIG. 3 is a schematic structural view of an embodiment of a chamfering circuit of the present invention.
  • Figure 4 is a waveform diagram of signals received and outputted by the chamfering circuit of the present invention.
  • Fig. 5 is a flow chart showing an embodiment of a control method of a chamfering circuit of the present invention.
  • the chamfering circuit 300 includes a DC voltage input terminal VGHF, a chamfered voltage output terminal VGH, a first switching circuit 310, a second switching circuit 320, a switching circuit 330, a first discharging circuit 340, and a second discharging circuit. 350.
  • the first switch circuit 310 is connected between the DC voltage input terminal VGHF and the chamfered voltage output terminal VGH to be selectively turned on under the control of the first timing signal GVOFF outputted by the timing controller, and the DC voltage input terminal is The DC voltage received by the VGHF is selectively transmitted to the chamfered voltage output terminal VGH.
  • the second switch circuit 320 is connected between the chamfered voltage output terminal VGH and the switching circuit 330 to be selectively turned on under the control of the second timing signal GVON outputted by the timing controller.
  • the switching circuit 330 connects the first discharging circuit 340 and the second discharging circuit 350 to selectively connect the second switching circuit 320 to the first discharging circuit 340 or the second discharging under the control of the third timing signal SW outputted by the timing controller.
  • the circuit 350 is configured to cause the DC voltage transmitted to the chamfered voltage output terminal VGH to be discharged through the first discharge circuit 340 with a first discharge slope to form a first chamfer voltage or a second discharge slope via the second discharge circuit 350. A discharge is performed to form a second chamfer voltage, wherein the first discharge slope is different from the second discharge slope.
  • the switching circuit 330 includes a first switching transistor 331, a second switching transistor 332, and a voltage comparator 333.
  • the first end D1 of the first switch tube 331 is connected to the second switch circuit 320.
  • the second end S1 of the first switch tube 331 is connected to the first discharge circuit 340, and the first end D2 of the second switch tube 332 is connected to the first end.
  • the second switch circuit 320 is connected to the second discharge circuit 350.
  • the second end S2 of the second switch tube 332 is connected to the second discharge circuit 350.
  • the control terminal G1 of the first switch tube 331 and the control terminal G2 of the second switch tube 332 are respectively connected to the voltage comparator 333.
  • the output terminal E is connected, the first input terminal I1 of the voltage comparator 333 is for receiving the third timing signal SW outputted by the timing controller, and the second input terminal I2 of the voltage comparator 333 is for receiving the reference voltage, when the third timing signal is When SW is higher than the reference voltage, the output terminal E of the voltage comparator 333 outputs a first control signal to control one of the first switching transistor 331 and the second switching transistor 332 to be turned on, and the other is turned off; when the third timing signal SW Below the reference voltage, the output terminal E of the voltage comparator 333 outputs a second control signal to control the other of the first switching transistor 331 and the second switching transistor 332 to be turned on, one cutoff.
  • the first discharge circuit 340 includes a first resistor R1 and a second resistor R2, and the second discharge circuit 350 includes a third resistor R3.
  • the second end S1 of the first switch tube 331 is grounded via the first resistor R1 and connected to the working voltage VDD via the second resistor R2, and the second end S2 of the second switch tube 332 is grounded via the third resistor R3.
  • the first switch tube 331 is a P-type MOS transistor, and the first end D1, the second end S1, and the control end G1 of the first switch tube 331 are respectively a drain, a source, and a gate of the P-type MOS transistor.
  • the second switch 332 is an N-type MOS transistor, and the first end D2, the second end S2 and the control end G2 of the second switch 332 are respectively a drain, a source and a gate of the N-type MOS transistor. It should be understood that in other embodiments, other simple components having a switching function may be used for circuit design, such as a triode, a thyristor, a relay, etc., and are not limited to the P/N type MOS tube shown in this embodiment.
  • the second switching circuit 320 includes a third switching transistor 321 and a fourth resistor R4.
  • the first end D3 of the third switch tube 321 is connected to the chamfered voltage output terminal VGH, and the second end S3 of the third switch tube 321 and the first end D1 of the first switch tube 331 and the second switch tube 332 are One end D2 is connected, and the control terminal G3 of the third switch tube 321 receives the second timing signal GVON outputted by the timing controller and is connected to the operating voltage VDD via the fourth resistor R4.
  • the third switch tube 321 is an N-type MOS tube, and the first end D3, the second end S3, and the control end G3 of the third switch tube 321 are respectively a drain, a source, and a gate of the N-type MOS tube. pole.
  • the first switching circuit 310 includes a fourth switching transistor 311, a fifth switching transistor 312, a fifth resistor R5, a sixth resistor R6, and a seventh resistor R7.
  • the first end S4 of the fourth switch tube 311 is connected to the DC voltage input terminal VGHF
  • the second end D4 of the fourth switch tube 311 is connected to the chamfered voltage output terminal VGH
  • the fifth resistor R5 and the sixth resistor R6 are connected in series.
  • the control terminal G4 of the fourth switch transistor 311 is connected between the fifth resistor R5 and the sixth resistor R6, and the second switch transistor 312 is second.
  • the terminal S5 is grounded, the control terminal G5 of the fifth switch tube 312 is for receiving the first timing signal GVOFF, and the seventh resistor R7 is connected to the control terminal G5 of the fifth switch tube 312 and connected to the second end S5 thereof.
  • the fourth switch tube 311 is a P-type MOS transistor, and the first end S4, the second end D4, and the control end G4 are respectively a source, a drain, and a gate of the P-type MOS transistor, and a fifth
  • the switch tube 312 is an N-type MOS transistor, and the first end D5, the second end S5 and the control end G5 are respectively a drain, a source and a gate of the N-type MOS transistor.
  • Fig. 4 is a waveform diagram of signals received and outputted by the chamfering circuit of the present invention.
  • the working principle of the chamfering circuit 300 will be described in detail below with reference to FIGS. 3 and 4.
  • the control terminal G5 of the fifth switch 312 is configured to receive the first timing signal GVOFF, and the control terminal G3 of the third switch 321 receives the second timing signal GVON, wherein the first timing signal GVOFF and the second timing signal GVON are mutually inverted
  • the signals are both voltage signals.
  • the fourth switching transistor 311 and the fifth switching transistor 312 are turned on, and at this time, the second timing signal GVON is in a low state, and the third switching transistor 321 is turned off.
  • the second timing signal GVON is in a high level state
  • the third switching transistor 321 is turned on
  • the first timing signal GVOFF is in a low level state
  • the fourth switching transistor 311 and the fifth switching transistor 312 are turned off, and at this time, the capacitor C is discharged.
  • a chamfering voltage is formed and output to the chamfered voltage output terminal VGH.
  • it is also possible to generate the chamfer voltage by controlling the correspondence between the first timing signal GVOFF and the second timing signal GVON without setting the capacitor C.
  • the first input terminal I1 of the voltage comparator 333 receives the third timing signal SW output by the timing controller.
  • the third timing signal SW is lower than the reference voltage received by the second input terminal I2 of the voltage comparator 333, and then the output terminal E of the voltage comparator 333 outputs the first control signal, and the control
  • the second switch tube 332 is turned on, and the first switch tube 331 is turned off.
  • the second switch circuit 320 is selectively connected to the second discharge circuit 350, that is, discharged through the third resistor R3, to form a first chamfer voltage having a first discharge slope K1.
  • the third timing signal SW is higher than the reference voltage, and the output terminal E of the voltage comparator 333 outputs a second control signal to control the first switch 331 to be turned on, and the second switch 332 is turned off.
  • the second switch circuit 320 is selectively connected to the first discharge circuit 340, that is, discharged through the first resistor R1 to form a second chamfer voltage having the second discharge slope K2.
  • the first resistor R1 and the third resistor R3 it is only necessary to set the first resistor R1 and the third resistor R3 according to actual needs, and form different first discharge slopes K1 and second discharge slopes K2 by discharge corresponding, and make the first discharge slope K1 and the second discharge slope K2.
  • the two are as equal as possible, that is, the voltage difference ⁇ V existing at the scan driving voltage V1 reaching the scan driver G1 shown in FIG. 1 and the scan driving voltage V2 reaching the scan driver G2 is brought close to 0, so that the transfer to the display panel can be reduced.
  • the voltage difference of the driving signal eliminates the uneven brightness in the vertical direction of the display screen, and improves the display quality of the liquid crystal display device.
  • the third timing signal SW output by the timing controller must be set such that the voltage comparator 333 outputs the first control signal in the first half frame time of one frame and outputs in the second half frame time. Second control signal.
  • FIG. 5 is a flow chart showing a control method of an embodiment of the chamfering circuit of the present invention. As shown in FIG. 5, the chamfering circuit control method of this embodiment mainly includes the following steps:
  • Step S510 transmitting the DC voltage received by the DC voltage input terminal to the output terminal of the chamfer voltage
  • Step S520 The DC voltage transmitted to the output end of the chamfered voltage is selectively discharged by the first discharge slope to form a first chamfer voltage, or discharged by the second discharge slope, thereby forming a second chamfer voltage, first The discharge slope is different from the second discharge slope.
  • the specific selectivity is discharged by the first discharge slope or the second discharge slope, thereby forming a corresponding first chamfer voltage or second chamfer voltage.
  • the working principle of the chamfering circuit 300 is as described above. I won't go into details here.

Abstract

一种削角电路，包括直流电压输入端（VGHF）、削角电压输出端（VGH）、第一开关电路（310）、第二开关电路（320）、切换电路（330）、第一放电电路（340）和第二放电电路（350），其中切换电路（330）在第三时序信号（SW）的控制下将第二开关电路（320）选择性连接至第一放电电路（340）或第二放电电路（350），以在削角电压输出端（VGH）形成具有第一放电斜率的第一削角电压，或具有第二放电斜率的第二削角电压，第一放电斜率不同于第二放电斜率。还提供了该削角电路的控制方法，能够消除显示画面垂直方向亮度不均的现象，提高液晶显示装置的显示品质。

Description

削角电路及其控制方法
【技术领域】
本发明涉及显示驱动技术领域，具体而言涉及一种削角电路及其控制方法。
【背景技术】
现有技术中薄膜晶体管-液晶显示装置（Thin Film Transistor-Liquid Crystal Display，TFT-LCD）的结构主要包括如图1所示的时序控制器110、削角电路120、扫描驱动器130、数据驱动器140及显示面板150。其中，时序控制器110用于产生控制信号并将其传输至削角电路120，削角电路120根据控制信号对接收的直流电压进行调制并输出削角电压，扫描驱动器130与削角电路120连接，以将削角电压通过扫描线传输至显示面板150中的像素单元，数据驱动器24用于在时序控制器110的控制下产生数据驱动信号，并通过数据线将数据驱动信号传输至显示面板150中的像素单元。通过上述方式，像素单元在扫描驱动器130和数据驱动器140的控制下充电并产生电场，进而利用加在液晶分子上的电场强度变化来改变液晶分子的取向，通过控制液晶分子透光的强弱来使显示面板150显示画面。
然而现有技术的液晶显示装置中，由于削角电路120与扫描驱动器130、时序控制器110与扫描驱动器130之间的连接导线阻抗较大，造成调制后的削角电压在传输至扫描驱动器G1和G2的过程中因导线阻抗而发生衰减，因此使得到达扫描驱动器G1的扫描驱动电压V1和到达扫描驱动器G2的扫描驱动电压V2存在电压差△V（如图2所示），从而导致显示面板150显示的上半区和下半区存在亮度差异，产生显示画面垂直方向亮度不均的现象。
因此，有必要提供一种削角电路及其控制方法，以解决上述问题。
【发明内容】
本发明主要解决的技术问题是提供一种削角电路及其控制方法，以消除显示画面垂直方向亮度不均的现象，提高液晶显示装置的显示品质。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种削角电路，包括直流电压输入端、削角电压输出端、第一开关电路、第二开关电路、切换电路、第一放电电路和第二放电电路，第一开关电路连接于直流电压输入端与削角电压输出端之间，第二开关电路连接于削角电压输出端与切换电路之间，切换电路进一步连接第一放电电路和第二放电电路，第一开关电路在第一时序信号的控制下选择性导通以将直流电压输入端接收的直流电压选择性传输至削角电压输出端，第二开关电路在第二时序信号的控制下选择性导通，切换电路在第三时序信号的控制下将第二开关电路选择性连接至第一放电电路或第二放电电路，以使传输至削角电压输出端的直流电压经第一放电电路以第一放电斜率进行放电，进而形成第一削角电压，或者经第二放电电路以第二放电斜率进行放电，进而形成第二削角电压，第一放电斜率不同于第二放电斜率，其中切换电路包括电压比较器、第一开关管和第二开关管，第一开关管的第一端与第二开关电路连接，第一开关管的第二端与第一放电电路连接，第二开关管的第一端与第二开关电路连接，第二开关管的第二端与第二放电电路连接，第一开关管的控制端和第二开关管的控制端分别与电压比较器的输出端连接，电压比较器的第一输入端接收第三时序信号，电压比较器的第二输入端接收参考电压，当第三时序信号高于参考电压时，电压比较器的输出端输出第一控制信号，以控制第一开关管和第二开关管中的一个导通，第一开关管和第二开关管中的另一个截止，当第三时序信号低于参考电压时，电压比较器的输出端输出第二控制信号，以控制第一开关管和所述第二开关管中的另一个导通，第一开关管和第二开关管中的一个截止；第二开关电路包括第三开关管和第四电阻，第三开关管的第一端与削角电压输出端连接，第三开关管的第二端与第一开关管的第二端和第二开关管的第二端均连接，第三开关管的控制端接收第二时序信号并经第四电阻连接工作电压；其中第一开关管为P型MOS管，第一开关管的第一端、第二端和控制端分别为P型MOS管的漏极、源极和栅极，第二开关管为N型MOS管，第二开关管的第一端、第二端和控制端分别为N型MOS管的漏极、源极和栅极，第三开关管为N型MOS管，第三开关管的第一端和第二端、控制端分别为N型MOS管的漏极、源极和栅极。
其中，第三时序信号设置成使得电压比较器在一帧画面的前半帧时间内输出第一控制信号，并在后半帧时间内输出第二控制信号。
其中，第一放电电路包括第一电阻和第二电阻，第一开关管的第二端经第一电阻接地并经第二电阻连接工作电压，第二放电电路包括第三电阻，第二开关管的第二端经第三电阻接地。
其中，第一开关电路包括第四开关管、第五开关管、第五电阻、第六电阻和第七电阻，第四开关管的第一端与直流电压输入端连接，第四开关管的第二端与削角电压输出端连接，第五电阻和第六电阻串联于直流电压输入端与第五开关管的第一端之间，第四开关管的控制端连接于第五电阻和第六电阻之间，第五开关管的第二端接地，第五开关管的控制端用于接收第一时序信号，第七电阻连接于第五开关管的控制端并和其第二端连接。
其中，第四开关管为P型MOS管，第四开关管的第一端、第二端和控制端分别为P型MOS管的源极、漏极和栅极，第五开关管为N型MOS管，第五开关管的第一端、第二端和控制端分别为N型MOS管的漏极、源极和栅极。
为解决上述技术问题，本发明采用的另一个技术方案是：提供一种削角电路，包括直流电压输入端、削角电压输出端、第一开关电路、第二开关电路、切换电路、第一放电电路和第二放电电路，第一开关电路连接于直流电压输入端与削角电压输出端之间，第二开关电路连接于削角电压输出端与切换电路之间，切换电路进一步连接第一放电电路和第二放电电路，第一开关电路在第一时序信号的控制下选择性导通以将直流电压输入端接收的直流电压选择性传输至削角电压输出端，第二开关电路在第二时序信号的控制下选择性导通，切换电路在第三时序信号的控制下将第二开关电路选择性连接至第一放电电路或第二放电电路，以使传输至削角电压输出端的直流电压经第一放电电路以第一放电斜率进行放电，进而形成第一削角电压，或者经第二放电电路以第二放电斜率进行放电，进而形成第二削角电压，第一放电斜率不同于第二放电斜率。
其中，切换电路包括电压比较器、第一开关管和第二开关管，第一开关管的第一端与第二开关电路连接，第一开关管的第二端与第一放电电路连接，第二开关管的第一端与第二开关电路连接，第二开关管的第二端与第二放电电路连接，第一开关管的控制端和第二开关管的控制端分别与电压比较器的输出端连接，电压比较器的第一输入端接收第三时序信号，电压比较器的第二输入端接收参考电压，当第三时序信号高于参考电压时，电压比较器的输出端输出第一控制信号，以控制第一开关管和第二开关管中的一个导通，第一开关管和第二开关管中的另一个截止，当第三时序信号低于参考电压时，电压比较器的输出端输出第二控制信号，以控制第一开关管和所述第二开关管中的另一个导通，第一开关管和第二开关管中的一个截止。
其中，第三时序信号设置成使得电压比较器在一帧画面的前半帧时间内输出第一控制信号，并在后半帧时间内输出第二控制信号。
其中，第一放电电路包括第一电阻和第二电阻，第一开关管的第二端经第一电阻接地并经第二电阻连接工作电压，第二放电电路包括第三电阻，第二开关管的第二端经第三电阻接地。
其中，第一开关管为P型MOS管，第一开关管的第一端、第二端和控制端分别为P型MOS管的漏极、源极和栅极，第二开关管为N型MOS管，第二开关管的第一端、第二端和控制端分别为N型MOS管的漏极、源极和栅极。
其中，第二开关电路包括第三开关管和第四电阻，第三开关管的第一端与削角电压输出端连接，第三开关管的第二端与第一开关管的第二端和第二开关管的第二端均连接，第三开关管的控制端接收第二时序信号并经第四电阻连接工作电压。
其中，第三开关管为N型MOS管，第三开关管的第一端和第二端、控制端分别为N型MOS管的漏极、源极和栅极。
其中，第一开关电路包括第四开关管、第五开关管、第五电阻、第六电阻和第七电阻，第四开关管的第一端与直流电压输入端连接，第四开关管的第二端与削角电压输出端连接，第五电阻和第六电阻串联于直流电压输入端与第五开关管的第一端之间，第四开关管的控制端连接于第五电阻和第六电阻之间，第五开关管的第二端接地，第五开关管的控制端用于接收第一时序信号，第七电阻连接于第五开关管的控制端并和其第二端连接。
其中，第四开关管为P型MOS管，第四开关管的第一端、第二端和控制端分别为P型MOS管的源极、漏极和栅极，第五开关管为N型MOS管，第五开关管的第一端、第二端和控制端分别为N型MOS管的漏极、源极和栅极。
为解决上述技术问题，本发明采用的又一个技术方案是：提供一种削角电路的控制方法，包括：将直流电压输入端接收的直流电压传输至削角电压输出端；使传输至削角电压输出端的直流电压选择性以第一放电斜率进行放电，进而形成第一削角电压，或者以第二放电斜率进行放电，进而形成第二削角电压，第一放电斜率不同于第二放电斜率。
本发明的有益效果是：本发明通过设计包括直流电压输入端、削角电压输出端、第一开关电路、第二开关电路、切换电路、第一放电电路和第二放电电路的削角电路，其中切换电路在第三时序信号的控制下将第二开关电路选择性连接至第一放电电路或第二放电电路，以在削角电压输出端形成具有第一放电斜率的第一削角电压，或具有第二放电斜率的第二削角电压，且第一放电斜率不同于第二放电斜率，从而能够降低传输到显示面板的驱动信号的电压差异，消除显示画面垂直方向亮度不均的现象，提高液晶显示装置的显示品质。
【附图说明】
图1是现有技术中液晶显示装置的结构示意图；
图2是现有技术中上半区和下半区经削角后的扫描驱动电压的波形图；
图3是本发明的削角电路一实施例的结构示意图；
图4是本发明的削角电路接收和输出的各信号的波形图；
图5是本发明削角电路的控制方法一实施例的流程图。
【具体实施方式】
下面结合附图和实施例对本发明进行详细说明。
图3是本发明削角电路一实施例的结构示意图。如图3所示，削角电路300包括直流电压输入端VGHF、削角电压输出端VGH、第一开关电路310、第二开关电路320、切换电路330、第一放电电路340和第二放电电路350。其中，第一开关电路310连接于直流电压输入端VGHF与削角电压输出端VGH之间，以在时序控制器输出的第一时序信号GVOFF的控制下选择性导通，并将直流电压输入端VGHF接收的直流电压选择性传输至削角电压输出端VGH。
第二开关电路320连接于削角电压输出端VGH与切换电路330之间，以在时序控制器输出的第二时序信号GVON的控制下选择性导通。
切换电路330连接第一放电电路340和第二放电电路350，以在时序控制器输出的第三时序信号SW的控制下将第二开关电路320选择性连接至第一放电电路340或第二放电电路350，以使传输至削角电压输出端VGH的直流电压经第一放电电路340以第一放电斜率进行放电，进而形成第一削角电压，或者经第二放电电路350以第二放电斜率进行放电，进而形成第二削角电压，其中第一放电斜率不同于第二放电斜率。
切换电路330包括第一开关管331、第二开关管332和电压比较器333。其中，第一开关管331的第一端D1与第二开关电路320连接，第一开关管331的第二端S1与第一放电电路340连接，第二开关管332的第一端D2与第二开关电路320连接，第二开关管332的第二端S2与第二放电电路350连接，第一开关管331的控制端G1和第二开关管332的控制端G2分别与电压比较器333的输出端E连接，电压比较器333的第一输入端I1用于接收时序控制器输出的第三时序信号SW，电压比较器333的第二输入端I2用于接收参考电压，当第三时序信号SW高于参考电压时，电压比较器333的输出端E输出第一控制信号，以控制第一开关管331和第二开关管332中的一个导通，另一个截止；当第三时序信号SW低于参考电压时，电压比较器333的输出端E输出第二控制信号，以控制第一开关管331和第二开关管332中的另一个导通，一个截止。
第一放电电路340包括第一电阻R1和第二电阻R2，第二放电电路350包括第三电阻R3。其中，第一开关管331的第二端S1经第一电阻R1接地并经第二电阻R2连接工作电压VDD，第二开关管332的第二端S2经第三电阻R3接地。在本实施例中，第一开关管331为P型MOS管，第一开关管331的第一端D1、第二端S1和控制端G1分别为P型MOS管的漏极、源极和栅极，第二开关管332为N型MOS管，第二开关管332的第一端D2、第二端S2和控制端G2分别为N型MOS管的漏极、源极和栅极。应理解，在其他实施例中，也可以采用其它具有开关作用的简单元器件进行电路设计，比如三极管、可控硅、继电器等，并不仅限于本实施例所示的P/N型MOS管。
请再次参阅图2，第二开关电路320包括第三开关管321和第四电阻R4。其中，第三开关管321的第一端D3与削角电压输出端VGH连接，第三开关管321的第二端S3与第一开关管331的第一端D1和第二开关管332的第一端D2均连接，第三开关管321的控制端G3接收时序控制器输出的第二时序信号GVON并经第四电阻R4连接工作电压VDD。在本实施例中，第三开关管321为N型MOS管，第三开关管321的第一端D3和第二端S3、控制端G3分别为N型MOS管的漏极、源极和栅极。
第一开关电路310包括第四开关管311、第五开关管312、第五电阻R5、第六电阻R6和第七电阻R7。其中，第四开关管311的第一端S4与直流电压输入端VGHF连接，第四开关管311的第二端D4与削角电压输出端VGH连接，第五电阻R5和第六电阻R6串联于直流电压输入端VGHF与第五开关管312的第一端D5之间，第四开关管311的控制端G4连接于第五电阻R5和第六电阻R6之间，第五开关管312的第二端S5接地，第五开关管312的控制端G5用于接收第一时序信号GVOFF，第七电阻R7连接于第五开关管312的控制端G5并和其第二端S5连接。在本实施例中，第四开关管311为P型MOS管，且其第一端S4、第二端D4和控制端G4分别为P型MOS管的源极、漏极和栅极，第五开关管312为N型MOS管，且其第一端D5、第二端S5和控制端G5分别为N型MOS管的漏极、源极和栅极。
图4是本发明的削角电路接收和输出的各信号的波形图。下面结合图3、图4对削角电路300的工作原理进行详细说明：
第五开关管312的控制端G5用于接收第一时序信号GVOFF，第三开关管321的控制端G3接收第二时序信号GVON，其中第一时序信号GVOFF和第二时序信号GVON互为反向信号且均为电压信号。
当第一时序信号GVOFF处于高电平状态时，第四开关管311和第五开关管312导通，此时第二时序信号GVON处于低电平状态，第三开关管321截止。当第二时序信号GVON处于高电平状态时，第三开关管321导通，第一时序信号GVOFF处于低电平状态，第四开关管311和第五开关管312截止，此时电容C放电形成削角电压并输出至削角电压输出端VGH。当然也可以不设置电容C，通过控制第一时序信号GVOFF和第二时序信号GVON的对应关系来产生削角电压。
相应地，电压比较器333的第一输入端I1接收时序控制器输出的第三时序信号SW。例如，在一帧画面的前半帧时间，第三时序信号SW低于电压比较器333的第二输入端I2接收的参考电压，继而电压比较器333的输出端E输出第一控制信号，控制第二开关管332导通、第一开关管331截止。此时，第二开关电路320选择性连接至第二放电电路350，即通过第三电阻R3放电，形成具有第一放电斜率K1的第一削角电压。
在一帧画面的后半帧时间，第三时序信号SW高于参考电压，电压比较器333的输出端E输出第二控制信号，控制第一开关管331导通，第二开关管332截止。此时，第二开关电路320选择性连接至第一放电电路340，即通过第一电阻R1放电，形成具有第二放电斜率K2的第二削角电压。
基于上述，只需根据实际需求设置第一电阻R1和第三电阻R3，通过放电对应形成不同的第一放电斜率K1和第二放电斜率K2，且使第一放电斜率K1和第二放电斜率K2二者尽可能相等，即：使得到达图1所示扫描驱动器G1的扫描驱动电压V1和到达扫描驱动器G2的扫描驱动电压V2存在的电压差△V趋近于0，从而能够降低传输到显示面板的驱动信号的电压差异，消除显示画面垂直方向亮度不均的现象，提高液晶显示装置的显示品质。
需要说明的是，本实施例中，时序控制器输出的第三时序信号SW必须设置成使得电压比较器333在一帧画面的前半帧时间内输出第一控制信号，在后半帧时间内输出第二控制信号。
图5是本发明削角电路的一实施例的控制方法的流程图。如图5所示，本实施例的削角电路控制方法主要包括以下步骤：
步骤S510：将直流电压输入端接收的直流电压传输至削角电压输出端；
步骤S520：使传输至削角电压输出端的直流电压选择性以第一放电斜率进行放电，进而形成第一削角电压，或者以第二放电斜率进行放电，进而形成第二削角电压，第一放电斜率不同于第二放电斜率。
其中，具体的选择性以第一放电斜率或第二放电斜率进行放电，从而形成对应的第一削角电压或第二削角电压的过程如前文所述的削角电路300的工作原理，此处不再赘述。
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (15)

  1. 一种削角电路，其中，包括直流电压输入端、削角电压输出端、第一开关电路、第二开关电路、切换电路、第一放电电路和第二放电电路，所述第一开关电路连接于所述直流电压输入端与所述削角电压输出端之间，所述第二开关电路连接于所述削角电压输出端与所述切换电路之间，所述切换电路进一步连接所述第一放电电路和第二放电电路，所述第一开关电路在第一时序信号的控制下选择性导通以将所述直流电压输入端接收的直流电压选择性传输至所述削角电压输出端，所述第二开关电路在第二时序信号的控制下选择性导通，所述切换电路在第三时序信号的控制下将所述第二开关电路选择性连接至所述第一放电电路或所述第二放电电路，以使传输至所述削角电压输出端的所述直流电压经所述第一放电电路以第一放电斜率进行放电，进而形成第一削角电压，或者经所述第二放电电路以第二放电斜率进行放电，进而形成第二削角电压，所述第一放电斜率不同于所述第二放电斜率，其中，
    所述切换电路包括电压比较器、第一开关管和第二开关管，其中所述第一开关管的第一端与所述第二开关电路连接，所述第一开关管的第二端与所述第一放电电路连接，所述第二开关管的第一端与所述第二开关电路连接，所述第二开关管的第二端与所述第二放电电路连接，所述第一开关管的控制端和所述第二开关管的控制端分别与所述电压比较器的输出端连接，所述电压比较器的第一输入端接收所述第三时序信号，所述电压比较器的第二输入端接收参考电压，当所述第三时序信号高于所述参考电压时，所述电压比较器的输出端输出第一控制信号，以控制所述第一开关管和所述第二开关管中的一个导通，所述第一开关管和所述第二开关管中的另一个截止，当所述第三时序信号低于所述参考电压时，所述电压比较器的输出端输出第二控制信号，以控制所述第一开关管和所述第二开关管中的所述另一个导通，所述第一开关管和所述第二开关管中的所述一个截止；所述第二开关电路包括第三开关管和第四电阻，所述第三开关管的第一端与所述削角电压输出端连接，所述第三开关管的第二端与所述第一开关管的第二端和所述第二开关管的第二端均连接，所述第三开关管的控制端接收所述第二时序信号并经所述第四电阻连接工作电压；
    其中，所述第一开关管为P型MOS管，所述第一开关管的第一端、第二端和控制端分别为所述P型MOS管的漏极、源极和栅极，所述第二开关管为N型MOS管，所述第二开关管的第一端、第二端和控制端分别为所述N型MOS管的漏极、源极和栅极，所述第三开关管为N型MOS管，所述第三开关管的第一端和第二端、控制端分别为所述N型MOS管的漏极、源极和栅极。
  2. 根据权利要求1所述的削角电路，其中，所述第三时序信号设置成使得所述电压比较器在一帧画面的前半帧时间内输出所述第一控制信号，并在后半帧时间内输出所述第二控制信号。
  3. 根据权利要求1所述的削角电路，其中，所述第一放电电路包括第一电阻和第二电阻，所述第一开关管的第二端经所述第一电阻接地并经所述第二电阻连接工作电压，所述第二放电电路包括第三电阻，所述第二开关管的第二端经所述第三电阻接地。
  4. 根据权利要求1所述的削角电路，其中，所述第一开关电路包括第四开关管、第五开关管、第五电阻、第六电阻和第七电阻，所述第四开关管的第一端与所述直流电压输入端连接，所述第四开关管的第二端与所述削角电压输出端连接，所述第五电阻和所述第六电阻串联于所述直流电压输入端与所述第五开关管的第一端之间，所述第四开关管的控制端连接于所述第五电阻和所述第六电阻之间，所述第五开关管的第二端接地，所述第五开关管的控制端用于接收所述第一时序信号，所述第七电阻连接于所述第五开关管的控制端并和其第二端连接。
  5. 根据权利要求1所述的削角电路，其中，所述第四开关管为P型MOS管，所述第四开关管的第一端、第二端和控制端分别为所述P型MOS管的源极、漏极和栅极，所述第五开关管为N型MOS管，所述第五开关管的第一端、第二端和控制端分别为所述N型MOS管的漏极、源极和栅极。
  6. 一种削角电路，其中，包括直流电压输入端、削角电压输出端、第一开关电路、第二开关电路、切换电路、第一放电电路和第二放电电路，所述第一开关电路连接于所述直流电压输入端与所述削角电压输出端之间，所述第二开关电路连接于所述削角电压输出端与所述切换电路之间，所述切换电路进一步连接所述第一放电电路和第二放电电路，所述第一开关电路在第一时序信号的控制下选择性导通以将所述直流电压输入端接收的直流电压选择性传输至所述削角电压输出端，所述第二开关电路在第二时序信号的控制下选择性导通，所述切换电路在第三时序信号的控制下将所述第二开关电路选择性连接至所述第一放电电路或所述第二放电电路，以使传输至所述削角电压输出端的所述直流电压经所述第一放电电路以第一放电斜率进行放电，进而形成第一削角电压，或者经所述第二放电电路以第二放电斜率进行放电，进而形成第二削角电压，所述第一放电斜率不同于所述第二放电斜率。
  7. 根据权利要求6所述的削角电路，其中，所述切换电路包括电压比较器、第一开关管和第二开关管，其中所述第一开关管的第一端与所述第二开关电路连接，所述第一开关管的第二端与所述第一放电电路连接，所述第二开关管的第一端与所述第二开关电路连接，所述第二开关管的第二端与所述第二放电电路连接，所述第一开关管的控制端和所述第二开关管的控制端分别与所述电压比较器的输出端连接，所述电压比较器的第一输入端接收所述第三时序信号，所述电压比较器的第二输入端接收参考电压，当所述第三时序信号高于所述参考电压时，所述电压比较器的输出端输出第一控制信号，以控制所述第一开关管和所述第二开关管中的一个导通，所述第一开关管和所述第二开关管中的另一个截止，当所述第三时序信号低于所述参考电压时，所述电压比较器的输出端输出第二控制信号，以控制所述第一开关管和所述第二开关管中的所述另一个导通，所述第一开关管和所述第二开关管中的所述一个截止。
  8. 根据权利要求7所述的削角电路，其中，所述第三时序信号设置成使得所述电压比较器在一帧画面的前半帧时间内输出所述第一控制信号，并在后半帧时间内输出所述第二控制信号。
  9. 根据权利要求7所述的削角电路，其中，所述第一放电电路包括第一电阻和第二电阻，所述第一开关管的第二端经所述第一电阻接地并经所述第二电阻连接工作电压，所述第二放电电路包括第三电阻，所述第二开关管的第二端经所述第三电阻接地。
  10. 根据权利要求9所述的削角电路，其中，所述第一开关管为P型MOS管，所述第一开关管的第一端、第二端和控制端分别为所述P型MOS管的漏极、源极和栅极，所述第二开关管为N型MOS管，所述第二开关管的第一端、第二端和控制端分别为所述N型MOS管的漏极、源极和栅极。
  11. 根据权利要求9所述的削角电路，其中，所述第二开关电路包括第三开关管和第四电阻，所述第三开关管的第一端与所述削角电压输出端连接，所述第三开关管的第二端与所述第一开关管的第二端和所述第二开关管的第二端均连接，所述第三开关管的控制端接收所述第二时序信号并经所述第四电阻连接工作电压。
  12. 根据权利要求11所述的削角电路，其中，所述第三开关管为N型MOS管，所述第三开关管的第一端和第二端、控制端分别为所述N型MOS管的漏极、源极和栅极。
  13. 根据权利要求11所述的削角电路，其中，所述第一开关电路包括第四开关管、第五开关管、第五电阻、第六电阻和第七电阻，所述第四开关管的第一端与所述直流电压输入端连接，所述第四开关管的第二端与所述削角电压输出端连接，所述第五电阻和所述第六电阻串联于所述直流电压输入端与所述第五开关管的第一端之间，所述第四开关管的控制端连接于所述第五电阻和所述第六电阻之间，所述第五开关管的第二端接地，所述第五开关管的控制端用于接收所述第一时序信号，所述第七电阻连接于所述第五开关管的控制端并和其第二端连接。
  14. 根据权利要求11所述的削角电路，其中，所述第四开关管为P型MOS管，所述第四开关管的第一端、第二端和控制端分别为所述P型MOS管的源极、漏极和栅极，所述第五开关管为N型MOS管，所述第五开关管的第一端、第二端和控制端分别为所述N型MOS管的漏极、源极和栅极。
  15. 一种削角电路的控制方法，其中，包括：
    将直流电压输入端接收的直流电压传输至削角电压输出端；
    使传输至所述削角电压输出端的所述直流电压选择性以第一放电斜率进行放电，进而形成第一削角电压，或者以第二放电斜率进行放电，进而形成第二削角电压，所述第一放电斜率不同于所述第二放电斜率。
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