WO2014176807A1 - 存储器件及其制造方法和存取方法 - Google Patents

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    • H10D62/82—Heterojunctions
    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions

Definitions

  • the present disclosure relates to the field of semiconductors, and more particularly to a memory device, a method of fabricating the same, and an access method. Background technique
  • Floating Gate Transistor Structure A common implementation of flash memory devices. However, as devices continue to be smaller, less charge can be stored in the floating gate. This causes the device's threshold voltage to fluctuate and thus causes errors. In addition, since the floating gate transistor structure requires two gate dielectric layers, it is difficult to further miniaturize because the total gate dielectric thickness is large. Summary of the invention
  • a memory device including: a substrate; a back gate formed on the substrate; a transistor including: a fin formed on opposite sides of the back gate on the substrate; and a lining a gate stack formed on the bottom, the gate stack intersecting the fin; and a back gate dielectric layer formed on a bottom surface and a side surface of the back gate, wherein the back gate dielectric layer is on the fin facing region on one side of the gate stack There is a thinning part.
  • a method of fabricating a memory device comprising: forming a back gate trench in a substrate; forming a back gate dielectric layer on a bottom wall and sidewalls of the back gate trench; toward the back gate trench Filling a conductive material to form a back gate; selectively removing a portion of the back gate at one end of the back gate trench to expose a portion of the back gate dielectric layer, partially thinning the exposed back gate dielectric layer, and refilling the conductive material; patterning the substrate Forming a fin adjacent to the back gate dielectric layer; and forming a gate stack on the substrate, the gate stack intersecting the fin, wherein the thinned back gate dielectric layer portion is located on a side of the gate stack opposite the fin .
  • a method for accessing the above memory device comprising: applying a turn-on voltage through a word line to turn on a transistor, electrically draining a drain of the transistor, and passing a bit The line applies a first bias to the source of the transistor, causing carriers to flow from the source to the drain and tunnel through the thinned portion of the back gate dielectric layer and thus stored in the back gate for storage in the memory device a first state; and applying a turn-on voltage through the word line to turn on the transistor, electrically draining the drain of the transistor, and applying a second bias to the source through the bit line to cause carriers stored in the back gate Tunneling through the thinned portion of the back gate dielectric layer and thus releasing to store a second state in the memory device, wherein the threshold voltage of the transistor in the first state is different than the threshold voltage in the second state.
  • a back gate is sandwiched between the two fins to integrally form a sandwich Fin (or simply sFin). Based on this sFin, a Sanming FinFET (sFinFET) can be fabricated.
  • the back gate can act as a support structure for the fins, helping to improve the reliability of the structure.
  • the back gate can be electrically floated to act as a floating gate, resulting in a floating (back) gate sFinFET structure.
  • Such a floating (back) gate sFinFET structure can constitute a memory device such as a flash memory.
  • the volume of the floating (back) gate is relatively large (especially with respect to the floating gate in a conventional floating gate transistor structure), so that the fluctuation of the charge stored therein can be reduced, and thus the reliability of the memory device can be improved.
  • FIG. 1 is a perspective view showing the memory device shown in FIG. 1 taken along line A2-A2'
  • FIG. 4 is a perspective view showing the memory device shown in FIG. 1 taken along line BB';
  • 5-27 are schematic diagrams showing a plurality of stages in a process of fabricating a memory device in accordance with another embodiment of the present disclosure.
  • FIG. 28 is a schematic diagram showing an access principle of a memory device according to another embodiment of the present disclosure. detailed description
  • a layer/element when a layer/element is referred to as being "on" another layer/element, the layer/element may be located directly on the other layer/element, or a central layer may be present between them. element. In addition, if a layer/element is "on” another layer/element, the layer/element may be "under” the other layer/element when the orientation is reversed.
  • a memory device can include a transistor having a floating gate configuration in which the back gate acts as a floating gate.
  • the transistor can include fins formed on opposite sides of the back gate on the substrate.
  • the back gate and fin form a sandwich fin (sFin) structure.
  • the transistor can also include a gate stack formed on the substrate that intersects the fins (and the back gate therebetween).
  • the transistor can be configured as an sFinFET.
  • the gate stack defines a channel region (formed in the fin that intersects the gate stack) in the fin, and thus defines source/drain regions (at least partially formed in portions of the fin on opposite sides of the channel region, and It may also include, for example, a semiconductor layer grown on the surface of the fin as described in detail below). In order to avoid interference between the gate stack and the back gate, a dielectric layer may be formed between them and thus electrically isolated.
  • a back gate dielectric layer may be formed on the bottom surface and the side surface of the back gate.
  • the back gate dielectric layer may have a thinned portion at a region of one side of the gate stack facing the fin. That is, at least a portion of the region may have a thickness that is less than a thickness in the remainder of the back gate.
  • Carriers in the channel of the sFinFET eg, electrons for the n-type device and holes for the p-type device
  • Carriers in the channel of the sFinFET eg, electrons for the n-type device and holes for the p-type device
  • the thinned portion enters and is thus stored in the back gate.
  • such a thinned portion of the back gate dielectric layer can serve as a "floating gate dielectric layer", and accordingly the back gate can be charged When "floating grid".
  • tunneling may include, for example, direct tunneling or Fowler-Nordheim tunneling.
  • the back gate and the back gate dielectric layer together form a floating gate configuration for the sFinFET.
  • the tunneling effect is hard to occur with respect to the thinned portion.
  • tunneling effects can be prevented from occurring at other portions of the back gate dielectric layer when carriers are able to tunnel through the thinned portion. For example, this can be accomplished by applying an appropriate bias on the transistor such that the energy of the carrier, although sufficient to tunnel through the thinned portion, is insufficient to tunnel through the remainder.
  • the thinned portion of the back gate dielectric layer can be located on the drain side of the sFinFET.
  • the sFinFET when the sFinFET is turned on, carriers can flow from their source regions to the drain regions through the fins in which the channel regions are formed.
  • carriers On the drain side, carriers can (through the thinned portion of the back gate dielectric layer) tunnel through the floating gate dielectric layer and enter and thus be stored in the floating (back) gate.
  • the sFinFET is turned on, if a certain bias is applied to the source region, the carriers (if any) stored in the floating (back) gate can be discharged.
  • the memory device can exhibit (at least) two states: a charge is stored in the floating (back) gate, and no charge is stored in the floating (back) gate (eg, a state in which a charge can be stored in the floating (back) gate) It is considered to be logical " ⁇ , and the state in which no charge is stored in the floating (back) gate is considered to be a logical "0"; and vice versa).
  • the charge in the back gate affects the threshold voltage of the sFinFET.
  • the sFinFET can exhibit different threshold voltages and thus exhibit different electrical characteristics. Therefore, the state of the memory device (or "data") can be read out based on the electrical characteristics of the sFinFET.
  • the back gate dielectric layer may include a first dielectric layer and a second dielectric layer sequentially formed on a bottom surface and a side surface of the back gate.
  • the first dielectric layer may have an opening at the above-mentioned thinned portion.
  • the thinned portion may include a separate second dielectric layer, while the remaining portion may include a stack of the first dielectric layer and the second dielectric layer.
  • the memory device can include an isolation layer formed over the substrate that exposes a portion of the fin in the sFin (this portion serves as the true fin of the sFinFET, ie, is defined The width of the channel), and the gate stack is formed on the isolation layer. Since the bottom of the fin is blocked by the isolation layer, it is difficult for the gate stack to effectively control the bottom of the fin, which may cause leakage current between the source and drain via the bottom of the fin.
  • the sFinFET can include an exposed fin Part of the undercut barrier (PTS).
  • the PTS can be located substantially in the portion of the fin of the sFin that is blocked by the isolation layer.
  • strain source/drain techniques may be applied to enhance device performance.
  • the source/drain regions may include a semiconductor layer of a different material than the fins so that stress can be applied to the channel region. For example, for a p-type device, a compressive stress can be applied; and for an n-type device, a tensile stress can be applied.
  • a memory device can be fabricated as follows.
  • a back gate trench may be formed in the substrate, and a back gate may be formed by filling a conductive material such as metal, doped polysilicon or the like into the back gate trench.
  • a back gate dielectric layer may be formed on the sidewalls and the bottom wall of the back gate trench before filling the back gate trench.
  • the back gate dielectric layer can be patterned to have a portion thereof thinned.
  • the patterning of the back gate dielectric layer can be performed by selectively removing a portion of the back gate at one end of the back gate trench to expose a portion of the back gate dielectric layer, thinning the exposed portion of the back gate dielectric layer, and refilling the conductive material.
  • the substrate can be patterned to form fins that are adjacent to the back gate dielectric layer.
  • the substrate can be patterned such that a (fin) portion of the substrate remains on the sidewalls of the back gate trench (more specifically, the back gate dielectric layer formed on the sidewalls of the back gate trench).
  • a gate stack that intersects the fins can then be formed on the substrate.
  • a patterned auxiliary layer can be formed on the substrate.
  • the patterning auxiliary layer may be patterned to have an opening corresponding to the back gate groove, and a pattern transfer layer may be formed on the side wall opposite to the opening.
  • first pattern a mask to pattern the back gate trench
  • second Composition a mask to pattern the fin
  • the fin is formed by two patterning: in the first pattern, one side of the fin is formed; and in the second pattern, the other side of the fin is formed.
  • the first pattern the fins are still connected to the body of the substrate and are thus supported. Additionally, in the second pattern, the fins are connected to the back gate and thus supported.
  • a dielectric layer may be formed in the back gate trench to cover the back gate.
  • the dielectric layer on the one hand electrically isolates the back gate (e.g., from the gate stack) and on the other hand prevents the second pattern from affecting the back gate.
  • a pattern transfer layer may be formed on the sidewall of the patterning auxiliary layer by a sidewall forming process. Since the sidewall forming process does not require a mask, the number of masks used in the process can be reduced.
  • the substrate may include Si, Ge, SiGe, GaAs, GaSb, AlAs, InAs, InP, GaN, SiC, InGaAs, InSb, InGaSb, and the patterning auxiliary layer may include amorphous silicon.
  • a protective layer may be formed on the top surface of the patterning auxiliary layer.
  • a stop layer may be formed on the substrate before forming the patterning auxiliary layer.
  • the patterning of the patterning auxiliary layer (to form an opening therein) may stop at the stop layer.
  • the etch protection layer may include a nitride (e.g., silicon nitride)
  • the pattern transfer layer may include a nitride
  • the stop layer may include an oxide (e.g., silicon oxide).
  • an isolation layer may be formed on a substrate on which sFin is formed, which exposes a portion of sFin (particularly, fins therein).
  • a gate stack that intersects sFin can then be formed on the isolation layer.
  • ion implantation may be performed after the isolation layer is formed and before the gate stack is formed. Due to the shape factor of sFin and the respective dielectric layers (e.g., pattern transfer layer, etc.) present at the top, the PTS can be formed substantially in the portion of the fin of the sFin that is blocked by the isolation layer. After that, the dielectric layer on the top of the fin in sFin (for example, pattern transfer layer, etc.) can also be removed. In this way, the subsequently formed gate stack can be in contact with the exposed sides and top surface of the fin.
  • FIG. 1 is a perspective view showing a memory device according to an embodiment of the present disclosure
  • FIG. 2 is a perspective view showing the memory device shown in FIG. 1 cut along an Al- ⁇ line
  • FIG. 3 is a view showing A perspective view of the memory device shown in Fig. 1 taken along line A2-A2'
  • Fig. 4 is a perspective view showing the memory device shown in Fig. 1 taken along line BB'.
  • the memory device includes a substrate 100.
  • the substrate 100 may include a bulk semiconductor substrate such as Si, Ge, a compound semiconductor substrate such as SiGe, GaAs, GaSb, AlAs, InAs, InP, GaN, SiC, InGaAs, InSb, InGaSb, a semiconductor-on-insulator (SOI), etc. .
  • a bulk semiconductor substrate such as Si, Ge
  • a compound semiconductor substrate such as SiGe, GaAs, GaSb, AlAs, InAs, InP, GaN, SiC, InGaAs, InSb, InGaSb
  • SOI semiconductor-on-insulator
  • the memory device can also include an sFin structure formed on the substrate.
  • the sFin structure may include two fins 104 formed on the substrate and a back gate 120 sandwiched therebetween.
  • the width of the fins 104 is, for example, about 3-28 nm, and the first dielectric layer 116 and the second dielectric layer 150 are sandwiched between the back gate 120.
  • the first dielectric layer 116 and the second dielectric layer 150 may also be formed on the bottom surface of the back gate 120 such that the back gate 120 is spaced apart from the substrate 100.
  • the first dielectric layer 116 and the second dielectric layer 150 may comprise various suitable dielectric materials, for example they may comprise a high K dielectric, or one may comprise a high K
  • the dielectric and the other may include an oxide.
  • the first dielectric layer 116 may comprise an oxide (e.g., silicon oxide) having a thickness of, for example, about 1-3 nm; and the second dielectric layer 150 may comprise a high-k dielectric material, such as Hf0 2 , having a thickness of, for example, About 2-25nm.
  • the stack of the first dielectric layer and the second dielectric layer 150 constitutes a back gate dielectric layer.
  • the back gate 120 may comprise various suitable electrically conductive materials, such as doped polysilicon, TiN, W, or combinations thereof, the width (dimension in the horizontal direction of the paper in the drawing) being, for example, about 5-30 nm.
  • the top surface of the back gate 120 may be substantially flat with or higher than the top surface of each fin 104.
  • a well region (not shown) may be formed in the substrate 100.
  • the back gate 120 can enter the well region, thereby forming a coupling capacitance with the well region via the back gate dielectric layer (including the first dielectric layer 116 and the second dielectric layer 150). This can increase the capacity of the back gate to store charge, and thus can reduce the fluctuation of the stored charge in the back gate and thus improve the reliability of the memory device.
  • the fins 104 are formed integrally with the substrate 100 by a portion of the substrate 100.
  • the present disclosure is not limited to this.
  • fins 104 may be formed by additional semiconductor layers epitaxial on substrate 100.
  • Dielectric layer 124 can include, for example, a nitride such as silicon nitride. Dielectric layer 124 can electrically isolate back gate 120 from the remaining features (e.g., gate stack) formed on the front side of substrate 100 (the upper surface in Figure 1).
  • dielectric layers 106 e.g., oxides
  • 114 e.g., nitrides
  • These dielectric layers are left in the fabrication of the memory device and may be left on top of the fins 104 or may be removed as needed.
  • the memory device can also include a gate stack formed on the substrate 100.
  • the gate stack may include a gate dielectric layer 138 and a gate conductor layer 140.
  • the gate dielectric layer 138 may include a high-k gate dielectric such as Hf0 2 having a thickness of 1-5 nm; the gate conductor layer 140 may include a metal gate conductor.
  • the gate dielectric layer 138 may also include a thin oxide (on which the high-k gate dielectric is formed), for example, having a thickness of 0.3-1.2 nm.
  • a success function adjustment layer (not shown) may also be formed.
  • a gate spacer 130 is formed on both sides of the gate stack.
  • the gate spacer 130 may include a nitride having a thickness of about 5-20 nm.
  • Back gate 220 is isolated from the gate stack by dielectric layer 124 on its top surface.
  • the memory device further includes an isolation layer 102 formed on the substrate,
  • the gate stack is isolated from the substrate 100 by the isolation layer 102.
  • the isolation layer 102 can include an oxide (eg, silicon oxide). It should be noted here that in some cases, such as the case where the substrate 100 is an SOI substrate, it may not be necessary to separately form the isolation layer 102.
  • the fins 104 can be formed, for example, by an SOI semiconductor in an SOI substrate, and the buried insulating layer of the SOI substrate can serve as such an isolation layer.
  • the reservoir shown in Figure 1 may include a different material than the fins 104 to enable stress to the fins 104, particularly the channel regions therein.
  • the semiconductor layer 132 may include Si:C (the atomic percentage of C is, for example, about 0.2 to 2%) to apply tensile stress; for the p-type device, the semiconductor layer 132 may include SiGe (eg, an atomic percentage of Ge of about 15-75%) to apply compressive stress.
  • the presence of the semiconductor layer 132 also broadens the source/drain regions to facilitate subsequent fabrication of contacts with the source/drain regions.
  • the gate stack intersects the sides of the fins 104 (on the side opposite the back gate 120).
  • the gate dielectric layer 138 is in contact with the side of the fin 104 such that the gate conductor layer 140 can control the creation of a conductive channel on the side of the fin 104 through the gate dielectric layer 138. Therefore, the memory device can constitute a dual gate device. Additionally, in the case of removing the dielectric layers 106 and 114 on top of the fins 104, a conductive channel can also be created on the top surface of the fins 104 such that the memory device can constitute a quad-gate device.
  • the second dielectric layer 150 has an opening 150g at one side of the gate stack facing the fins 104.
  • the opening 150g may be located on one side of the drain region (the other side of the gate stack is the source region).
  • the second dielectric layer 150 in a portion of the side of the drain region, is formed on the lower side wall and the bottom wall of the back gate 120, and the opening 150g has a rectangular shape. Further, in this example, the opening 150g does not extend over the entire drain region, but only a portion of the drain region. It should be noted here that the openings 150g may have any suitable shape and position as long as they are easy to manufacture.
  • back gate 120 is opposed to fin 104 via a thinned back gate dielectric layer (including a separate first dielectric layer 116), thereby forming a thinned back gate dielectric layer (specifically, a first dielectric layer) 116)
  • a floating gate configuration is formed for the FinFET composed of the gate stack (control gate) and the fins 104.
  • the back gate dielectric layer is shown as the first dielectric layer And a stack of second dielectric layers, but the disclosure is not limited thereto.
  • the back gate dielectric layer may comprise any suitable configuration, for example, may comprise a single layer or a stack of three or more layers as long as there is a thinned portion in the region of the gate stack facing the fin. Additionally, the thinned portion can have any suitable shape, size, and location.
  • 5-27 are schematic diagrams showing multiple stages in a process of fabricating a memory device in accordance with another embodiment of the present disclosure.
  • a substrate 1000 such as a bulk silicon substrate
  • a well region 1000-1 is formed, for example, by ion implantation.
  • an n-type well region can be formed; and for an n-type device, a p-type well region can be formed.
  • the n-type well region can be formed by implanting an n-type impurity such as P or As in the substrate 1000
  • the p-type well region can be formed by implanting a p-type impurity such as B into the substrate 1000. If necessary, annealing can also be performed after the implantation.
  • a person skilled in the art can think of various ways to form an n-type well and a p-type well, which will not be described herein.
  • a stop layer 1006, a patterning auxiliary layer 1008, and a protective layer 1010 may be sequentially formed on the substrate 1000.
  • the stop layer 1006 can protect an oxide (such as silicon oxide) having a thickness of about 5-25 nm;
  • the patterning auxiliary layer 1008 can comprise amorphous silicon having a thickness of about 50-200 nm;
  • the protective layer 1010 can include a nitride (such as nitride). Silicon), having a thickness of about 5-15 nm.
  • the choice of materials for these layers is primarily to provide etch selectivity during subsequent processing. Those skilled in the art will appreciate that these layers may include other suitable materials, and some of the layers may be omitted in some cases.
  • a photoresist 1012 may be formed on the protective layer 1010.
  • the photoresist 1012 is patterned, for example, by photolithography to form an opening therein corresponding to the back gate to be formed.
  • the width D1 of the opening may be, for example, about 15-100 nm.
  • the protective layer 1010 and the patterning auxiliary layer 1008 may be sequentially etched by using the photoresist 1012 as a mask, such as reactive ion etching (RIE), thereby forming the protective layer 1010 and the patterning auxiliary layer 1008.
  • RIE reactive ion etching
  • An opening is formed in the middle. Etching can stop at stop layer 1006. Of course, if there is sufficient etch selectivity between the patterning auxiliary layer 1008 and the underlying substrate 1000, such a stop layer 1006 can be removed. Thereafter, the photoresist 1012 can be removed.
  • a pattern transfer layer 1014 may be formed on the sidewall of the patterning auxiliary layer 1008 (opposite the opening).
  • the pattern transfer layer 1014 can be fabricated in accordance with a sidewall forming process. For example, a layer of nitride can be deposited on the surface of the structure shown in FIG. 6 (removing photoresist 1012). The nitride is then RIEd to form a pattern transfer layer in the form of a sidewall.
  • the deposited nitride layer may have a thickness of about 3-28 nm (substantially determining the width of the subsequently formed fin). This deposition can be carried out, for example, by atomic layer deposition (ALD).
  • a person skilled in the art knows various ways to form such a side wall, which will not be described herein.
  • the substrate 1000 may be patterned by patterning the auxiliary layer 1008 and the pattern transfer layer 1014 to form a back gate trench BG therein.
  • the stop layer 1006 and the substrate 1000 may be sequentially subjected to RIE to form the back gate trench BG.
  • RIEs do not affect the patterning auxiliary layer 1008 due to the presence of the protective layer 1010.
  • the protective layer 1010 can be removed.
  • the back gate trench BG enters the well region 1000-1.
  • the bottom surface of the back gate trench BG is recessed to a depth of D eap compared to the top surface of the well region 1000-1.
  • D eap can be in the range of about 20-300 ⁇ .
  • the first dielectric layer 1016 and the second medium may be sequentially formed on the sidewalls and the bottom wall of the back gate trench BG.
  • the first dielectric layer 1016 can comprise any suitable dielectric material, such as an oxide (e.g., silicon oxide), having a thickness of about 1-3 nm.
  • the second dielectric layer 1050 can comprise any suitable dielectric material, preferably a high K dielectric material such as HfO 2 , having a thickness of between about 2 and 25 nm.
  • a conductive material may be filled in the groove of the back gate BG (e.g., doped polysilicon, the doping concentration may be about lE18cm- 3 -lE21 cm- 3), to form the back gate 1020.
  • a first dielectric layer 1016, a second dielectric layer 1050, and a back gate 1020 may be formed as follows. Specifically, a thin first dielectric material, a thin second dielectric material, and a thick conductive material are sequentially deposited. The deposition is performed until the conductive material completely fills the back gate trench BG, and then the deposited conductive material is etched back.
  • the top surface of the back gate 1020 may be flat or higher than the surface of the substrate 1000 (in this example, the surface of the substrate 1000 corresponds to the top surface of the subsequently formed fin).
  • the second dielectric material and the first dielectric material can then be RIEed in sequence.
  • the RIE of the dielectric material can be performed in accordance with a spacer process.
  • the second dielectric layer 1050 can be patterned to form an opening therein.
  • this can be done as follows. Specifically, as shown in FIG. 10, a photoresist 1018 may be formed on the structure shown in FIG. 9, and the photoresist 1018 is patterned to include an opening 1018 (located in a gate stack to be formed) Stack one side). The opening 1018o exposes at least a portion of the back gate 1020 and a portion of the second dielectric layer 1050 in the sFin.
  • FIG. 11 shown in a cross-sectional view taken along line B2B2' in FIG.
  • the back gate 1020 is etched back through the opening 1018o to be recessed, and the exposed portion of the second dielectric layer 1050 is exposed. Selective etching is performed to remove it. After patterning as described above, the photoresist 1018 can be removed.
  • the conductive material 1020' may be refilled in the back gate trench.
  • the refilled conductive material 1020' can be substantially the same height as the back gate 1020 and can be the same or different than the conductive material of the back gate 1020.
  • the conductive material 1020' is the same as the conductive material of the back gate 1020, such as doped polysilicon, and they are collectively shown as 1020, and they are no longer distinguished.
  • a dielectric layer 1024 may be further filled in the back gate trench BG to cover the back gate 1020 as shown in Figs.
  • dielectric layer 1022 can comprise a nitride and can be formed by depositing a nitride and then etch back.
  • composition auxiliary layer 1008 At the composition auxiliary layer 1008.
  • the section along the ⁇ 1 ⁇ line in Fig. 10 will assume the appearance as shown in Fig. 13.
  • the first dielectric layer and the second dielectric layer portion over the surface of the back gate 1020 can be removed, for example by selective etching, prior to filling the dielectric layer 1024.
  • a first dielectric layer 1016 and a second dielectric layer 1050 are formed on the sidewalls and bottom walls of the back gate 1020 and form a back gate dielectric layer for the back gate 1020.
  • the second dielectric layer 1050 is patterned to have openings such that the back gate dielectric layer has a reduced thickness at the opening.
  • the openings in the second dielectric layer 1050 can have any suitable shape, size, and location.
  • the substrate 1000 can then be patterned to form fins.
  • the patterning auxiliary layer 1008 may be removed by selective etching, such as wet etching by a ruthenium solution, leaving the pattern transfer layer 1014.
  • the pattern transfer layer 1014 may be used as a mask to further selectively etch such as the RIE stop layer 1006 and the substrate 1000.
  • finned substrate portions 1004 are left on either side of the back gate 1020, which correspond to the shape of the pattern transfer layer 1014. It is to be noted here that although the fin 1004 is illustrated as including a portion of the well region 1000-1 therein in the example of FIG.
  • the present disclosure is not limited thereto.
  • well region 1000-1 may not be included in fin 1004, particularly where a through barrier (PTS) is formed as described below.
  • PTS through barrier
  • the extending range of the fin 1004 in the vertical direction preferably does not exceed the back gate 1020 The extent of the extension.
  • the sFin structure includes a back gate 1020 and fins 1004 on opposite sides of the back gate 1020.
  • the top surface of the fin 1004 is covered by a dielectric layer (including the stop layer 1006 and the pattern transfer layer 1014). Therefore, the subsequently formed gate stack can intersect the side of each fin (opposite side of the back gate 1020) and control the generation of a channel in the side, and thus a dual gate device.
  • sFinFET can be fabricated based on sFin. It should be noted here that in the example shown in Figure 15, three sFins are formed together. However, the present disclosure is not limited to this. For example, more or fewer sFins can be formed as needed. In addition, the layout of the formed sFin is not necessarily the parallel arrangement as shown.
  • an isolation layer can be formed over the substrate 1000.
  • dielectric layer 1002 e.g., oxide may be included
  • the deposited dielectric layer is etched back to form an isolation layer.
  • the deposited dielectric layer can completely cover the sFin and the deposited dielectric can be planarized prior to etch back, such as chemical mechanical polishing (CMP).
  • CMP chemical mechanical polishing
  • the deposited dielectric layer can be planarized by sputtering.
  • sputtering may use a plasma such as an Ar or N plasma.
  • a through barrier (PTS) 1046 may be formed by ion implantation as indicated by the arrows in FIG.
  • a p-type impurity such as 8, BF 2 or In
  • an n-type impurity such as As or P
  • Ion implantation can be perpendicular to the surface of the substrate.
  • the parameters of the ion implantation are controlled such that the PTS is formed in a portion of the fin 1004 below the surface of the isolation layer 1002 and has a desired doping concentration, such as about 5E17-2E19 cm- 3 , and the doping concentration should be higher than in the substrate. Doping concentration of well region 1000-1. It should be noted that due to the shape factor (slender shape) of sFin and its top Each of the dielectric layers facilitates the formation of a steep doping profile in the depth direction. Annealing such as spike annealing, laser annealing, and/or rapid annealing may be performed to activate the implanted dopant. This PTS helps to reduce source and drain leakage.
  • a gate stack intersecting sFin may be formed on the isolation layer 1002.
  • a gate dielectric layer 1026 is formed, for example, by deposition.
  • gate dielectric layer 1026 can comprise an oxide having a thickness of between about 0.8 and 1.5 nm.
  • the gate dielectric layer 1026 may also include a portion that extends over the top surface of the isolation layer 1002.
  • a gate conductor layer 1028 is formed, for example, by deposition.
  • gate conductor layer 1028 can comprise polysilicon.
  • the gate conductor layer 1028 can fill the gap between sFins and can be planarized, such as CMP.
  • the gate conductor layer 1028 is patterned.
  • the gate conductor layer 1028 is patterned into a stripe shape that intersects sFin.
  • the patterned gate conductor layer 1028 can also be used as a mask to further pattern the gate dielectric layer 1026.
  • a halo implant and an extension implant may be performed using the gate conductor as a mask.
  • the gate spacers 1030 can be formed on the sidewalls of the gate conductor layer 1028.
  • the gate spacer 1030 may be formed by depositing a nitride (e.g., silicon nitride) having a thickness of about 5 to 20 nm and then performing RIE on the nitride.
  • a nitride e.g., silicon nitride
  • the amount of RIE can be controlled when the gate spacer is formed, so that the gate spacer 1030 is not substantially formed on the sidewall of the sFin.
  • a person skilled in the art knows various ways to form such a side wall, which will not be described herein.
  • source/drain (S/D) implantation may be performed using the gate conductor and the sidewall as a mask. Subsequently, the implanted ions can be activated by annealing to form source/drain regions to obtain an sFinFET.
  • strain source/drain techniques may be utilized in accordance with an example of the present disclosure.
  • Fig. 21 shows a cross-sectional view taken along line BB' in Fig. 21(a)
  • the semiconductor layer 1032 can be formed on the surface of the portion (corresponding to the source/drain regions) where the fins 1004 are exposed by the gate stack by epitaxy.
  • the semiconductor layer 1032 may be doped in situ while being grown.
  • the semiconductor layer 1032 can include a different material than the fins 1004 to enable stress to be applied to the fins 1004 where the channel regions of the device will be formed.
  • the semiconductor layer 1032 may include Si:C (the atomic percentage of C is, for example, about 0.2 to 2%) to apply tensile stress; for the p-type device, the semiconductor layer 1014 may include SiGe (eg, an atomic percentage of Ge of about 15-75%) to apply compressive stress.
  • the grown semiconductor layer 1032 is stretched to a certain extent in the lateral direction to facilitate subsequent formation of contacts to the source/drain regions.
  • the back gate 1020 may pass through the thinned back gate dielectric layer (ie, the first medium) due to the opening in the second dielectric layer 1050 on one side of the gate stack (eg, the drain side) Layer 1016) is opposite the portion of fin 1004 on the side of the gate stack.
  • the thinned back gate dielectric layer ie, the first medium
  • the opening in the second dielectric layer 1050 on one side of the gate stack eg, the drain side
  • Layer 1016 is opposite the portion of fin 1004 on the side of the gate stack.
  • the gate stack is directly formed after the formation of sFin.
  • the present disclosure is not limited to this.
  • an alternative gate process is equally applicable to the present disclosure.
  • the gate dielectric layer 1026 and the gate conductor layer 1028 formed in FIG. 18 are a sacrificial gate dielectric layer and a sacrificial gate conductor layer (thus, a gate stack obtained by the operations described in connection with FIGS. 18, 19) To sacrifice the gate stack).
  • the gate spacer 1030 can be formed also in the same manner as described above in connection with FIG.
  • the strain source/drain technique can be applied in the same manner as described above in connection with FIG.
  • the sacrificial gate stack can be processed according to a replacement gate process to form a true gate stack of the device. For example, this can be done as follows.
  • Fig. 22(b) is a cross-sectional view taken along line C1C1' in Fig. 22(a)
  • Fig. 22(c) is a cross-sectional view taken along line C2C2' in Fig. 22(a).
  • the dielectric layer 1034 is formed, for example, by deposition.
  • the dielectric layer 1034 can comprise, for example, an oxide.
  • the dielectric layer 1034 is subjected to a planarization process such as CMP.
  • the CMP can be stopped at the gate spacer 1030 to expose the sacrificial gate conductor layer 1028.
  • Fig. 23 the cross-sectional view of Fig. 23(a) corresponds to the cross-sectional view of Fig. 22(b), and the cross-sectional view of Fig. 23(b) corresponds to the cross-sectional view of Fig. 22(c), for example, by TMAH
  • the solution selectively removes the sacrificial gate conductor 1028 such that a gate trench 1036 is formed inside the gate spacer 1030.
  • the sacrificial gate dielectric layer 1026 can also be further removed.
  • Fig. 24 Fig. 24 (a) corresponds to the cross-sectional view of Fig. 23 (a)
  • a final gate stack is formed by forming a gate dielectric layer 1038 and a gate conductor layer 1040 in the gate trenches.
  • the gate dielectric layer 1038 can include a high-k gate dielectric such as HfO 2 having a thickness of about 1-5 nm.
  • the gate dielectric layer 1038 may further include a thin oxide (the high-k gate dielectric is formed on the oxide), for example, having a thickness of 0.3-1.2 nm.
  • the gate conductor layer 1040 may include a metal gate conductor.
  • a success function adjustment layer (not shown) may also be formed between the gate dielectric layer 1038 and the gate conductor layer 1040.
  • the sFinFET includes a gate stack (including a gate dielectric layer 1038 and a gate conductor layer) formed on the substrate 1000 (or the isolation layer 1002) and intersecting sFin (including the back gate 1020 and the fin 1004). 1040).
  • the gate conductor layer 1040 can control the fin 1004 to create a conductive channel on the side (opposite side of the back gate 1020) via the gate dielectric layer 1038, so that the sFinFET is a dual gate device.
  • back gate 1020 may form a floating gate configuration with the thinned back gate dielectric layer (specifically, the first dielectric layer 1016) due to the openings in the second dielectric layer 1050.
  • Back gate 1020 can be electrically isolated from the gate stack by dielectric layer 1024.
  • an interlayer dielectric (ILD) layer 1042 may be deposited on the surface of the structure shown in Fig. 25.
  • the ILD layer 1042 can comprise, for example, an oxide.
  • the ILD layer 1042 can be planarized, such as CMP, to have a substantially flat surface.
  • a contact hole may be formed by photolithography, and a conductive material such as a metal (for example, W or Cu or the like) may be filled in the contact hole to form a contact portion, for example, a contact portion 1044-1 with the gate stack, and a source/ The contact portion 1044 of one of the drain regions, the contact portion 1044-3 with the well region 1000-1 (or the back gate capacitance), and the contact portion 1044-4 with the other of the source/drain regions.
  • a conductive material such as a metal (for example, W or Cu or the like) may be filled in the contact hole to form a contact portion, for example, a contact portion 1044-1 with the gate stack, and a source/ The contact portion 1044 of one of the drain regions, the contact portion 1044-3 with the well region 1000-1 (or the back gate capacitance), and the contact portion 1044-4 with the other of the source/drain regions.
  • FIG. 27(a), (b), and (c) respectively show cross-sectional views along the line ⁇ 1 ⁇ , B2B2', and B3B3' in Fig. 26.
  • the contact portion 1044-1 penetrates the ILD layer 1042, reaches the gate conductor 1040, and thus is in electrical contact with the gate conductor 1040.
  • the contact portion 1044-1 can be connected to a word line of the memory device.
  • the contact portion 1044-2 penetrates the ILD layer 1042 and the dielectric layer 1034 to reach a source/drain region on one side (in this example, the semiconductor layer 1032), and thus with the source/drain regions (eg, source regions) of the side Electrical contact.
  • the contact portion 1044-2 can be connected to a bit line of the memory device.
  • the contact portion 1044-3 penetrates the ILD layer 1042 Dielectric layer 1034 and isolation layer 1002 reach substrate 1000 (particularly, well region 1000-1 therein) and are thus in electrical contact with the back gate capacitance.
  • the contact portion 1044-4 penetrates the ILD layer 1042 and the dielectric layer 1034 to reach the source/drain region (in this example, the semiconductor layer 1032) on the other side, and thus the source/drain regions (eg, the drain region) ) Electrical contact. Through these electrical contacts, electrical signals required for memory operations such as writing, reading, etc. can be applied.
  • Fig. 28 (a cross-sectional view taken along line D1D1' in Fig. 27(b)).
  • the storage device (specifically, the sFinFET therein) is turned on, for example, by applying a turn-on voltage to the gate 1040 through the contact portion 1044-1, a certain offset is applied to the source, for example, through the contact portion 1044-2 (" At the first bias "), there may be carriers from the source to the drain (the majority carriers of the device, for example, electrons for the n-type device and holes for the p-type device).
  • the contact portion 1044-4 is electrically floating, at the opening 1050g in the second dielectric layer 1050, the carriers can tunnel through the first dielectric layer 1016, enter and thus be stored in the back gate 1020 (or, back) In the gate capacitance), as indicated by the solid arrows in FIG. At the rest of the opening 1050g, tunneling does not substantially occur due to the presence of both the second dielectric layer 1050 and the first dielectric layer 1016.
  • the contact portion 1044-3 can be grounded.
  • the storage device (specifically, the sFinFET therein) is turned on while applying a turn-on voltage to the gate electrode 1040 via the contact portion 1044-1, for example, by applying a certain amount to the source via the contact portion 1044-2.
  • the bias (“second bias", for example, is higher than or equal to the supply voltage Vdd for the drain) and the contact portion 1044-4 is electrically floating, at the opening 1050g in the second dielectric layer 1050, the back gate 1020
  • the charge stored in (or, the back gate capacitance), if present, can tunnel through the first dielectric layer 1016 to be pulled out of the back gate, as indicated by the dashed arrows in FIG. In this way, the back gate can be discharged.
  • the contact portion 1044-3 can be grounded.
  • the memory device can store at least two states: a state in which a charge is stored in the back gate (for example, can be regarded as a logic "1"), and a state in which no charge is stored in the back gate (for example, can be regarded as a logic "0"” ).
  • the presence or absence of charge in the back gate affects the threshold voltage of the sFinFET (for example, for n-type devices, the threshold voltage Vtl of the sFinFET when the back gate stores electrons is higher than the threshold voltage Vt2 of the sFinFET when there is no stored electrons in the back gate) Therefore, the sFinFET can exhibit different electrical characteristics to the outside.
  • the storage state of the memory device can be detected based on the difference in electrical characteristics of the sFinFET.
  • the memory device can be read as follows. Specifically, the voltage VI can be applied to the drain through the contact portion 1044-2. A certain bias is applied through the contact portion 1044-1 to turn off the sFinFET and precharge the bit line to a voltage V2 different from VI. Then, a certain bias can be applied through the contact portion 1044-1 to turn on the sFinFET. At this point, the voltage on the bit line will gradually approach V from V2. Depending on the threshold voltage of the sFinFET (Vtl or Vt2), the voltage on the bit line is different from V2 to VI.
  • the threshold voltage Vtl is higher in the logic " ⁇ state, and the threshold voltage Vt2 is lower in the logic "0” state. Therefore, the voltage on the bit line in the logic "1” state The speed from V2 to VI is small, and the voltage on the bit line is close to VI from VI2 in the logic "0” state.
  • the state stored in the memory device can be read by detecting the difference in speed ( Or, "data").

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本申请公开了一种存储器件及其制造方法和存取方法。一示例存储器件可以包括：衬底；在衬底上形成的背栅；晶体管，包括：在衬底上在背栅的相对两侧形成的鳍；以及在衬底上形成的栅堆叠，所述栅堆叠与鳍相交；以及在背栅的底面和侧面上形成的背栅介质层，其中，在栅堆叠的一侧，背栅介质层在面对鳍的区域处具有减薄部分。

Description

存储器件及其制造方法和存取方法 本申请要求了 2013年 5月 3 日提交的、 申请号为 201310160970.3、 发明 名称为 "存储器件及其制造方法和存取方法" 的中国专利申请的优先权， 其全 部内容通过引用结合在本申请中。 技术领域
本公开涉及半导体领域， 更具体地， 涉及一种存储器件及其制造方法和存 取方法。 背景技术
浮栅晶体管结构一种常见的闪存器件实现方式。 然而， 随着器件的不断小 型化，浮栅中能够存储的电荷越来越少。这导致器件的阔值电压波动并因此导 致误差。 此外， 由于浮栅晶体管结构需要两层栅介质层， 因此难以进一步小型 化， 因为总的栅介质厚度较大。 发明内容
本公开的目的至少部分地在于提供一种存储器件及其制造方法和存取。 根据本公开的一个方面， 提供了一种存储器件， 包括： 衬底； 在衬底上形 成的背栅； 晶体管， 包括： 在衬底上在背栅的相对两侧形成的鰭； 以及在衬底 上形成的栅堆叠， 所述栅堆叠与鰭相交； 以及在背栅的底面和侧面上形成的背 栅介质层， 其中， 在栅堆叠的一侧， 背栅介质层在面对鰭的区域处具有减薄部 分。
根据本公开的另一方面， 提供了一种制造存储器件的方法， 包括： 在衬底 中形成背栅槽； 在背栅槽的底壁和侧壁上形成背栅介质层； 向背栅槽中填充导 电材料， 形成背栅； 在背栅槽的一端选择性去除部分背栅以露出部分背栅介质 层， 将露出的背栅介质层部分减薄， 并重新填充导电材料； 对衬底进行构图， 以形成与背栅介质层邻接的鰭； 以及在衬底上形成栅堆叠， 所述栅堆叠与所述 鰭相交， 其中， 减薄的背栅介质层部分位于栅堆叠一侧与鰭相对处。 根据本公开的再一方面，提供了一种对上述存储器件进行存取的方法， 包 括： 通过字线施加导通电压， 以使晶体管导通， 使晶体管的漏极电浮置， 并通 过位线向晶体管的源极施加第一偏置 ,使载流子从源极流向漏极且隧穿通过背 栅介质层的减薄部分进入并因此存储于背栅中，以在该存储器件中存储第一状 态； 以及通过字线施加导通电压， 以使晶体管导通， 使晶体管的漏极电浮置， 并通过位线向源极施加第二偏置，使背栅中存储的载流子隧穿通过背栅介质层 的减薄部分并因此释放， 以在该存储器件中存储第二状态， 其中， 晶体管在第 一状态下的阔值电压不同于在第二状态下的阔值电压。
根据本发明的示例性实施例， 两个鰭之间夹有背栅，从而整体上构成一种 三明治鰭（sandwich Fin, 或者简称为 sFin )。 以这种 sFin为基础， 可以制造三 明治鰭式场效应晶体管（sFinFET )。 在制造过程中， 背栅可以充当鰭的支撑结 构， 有助于改善结构的可靠性。 背栅可以电浮置从而充当浮栅（floating gate ), 从而得到一种浮（背 )栅 sFinFET结构。 这种浮（背 )栅 sFinFET结构可以构 成存储器件如闪存。
另外， 浮 (背 )栅的体积相对较大 (特别是相对于常规浮栅晶体管结构中 的浮栅）， 从而可以降低其中储存的电荷的波动， 并因此改善存储器件的可靠 性。 附图说明
通过以下参照附图对本公开实施例的描述， 本公开的上述以及其他目的、 特征和优点将更为清楚， 在附图中：
图 1-4是示出了根据本公开一个实施例的存储器件的透视图，其中图 2是 示出了图 1所示的存储器件沿 Al-ΑΓ线切开后的透视图， 图 3是示出了图 1 所示的存储器件沿 A2-A2'线切开后的透视图， 图 4是示出了图 1所示的存储 器件沿 B-B'线切开后的透视图；
图 5-27是示出了根据本公开另一实施例的制造存储器件的流程中多个阶 段的示意图；
图 28是示出了根据本公开另一实施例的存储器件的存取原理的示意图。 具体实施方式
以下， 将参照附图来描述本公开的实施例。 但是应该理解， 这些描述只是 示例性的， 而并非要限制本公开的范围。 此外， 在以下说明中， 省略了对公知 结构和技术的描述， 以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比 例绘制的， 其中为了清楚表达的目的， 放大了某些细节， 并且可能省略了某些 细节。 图中所示出的各种区域、 层的形状以及它们之间的相对大小、位置关系 仅是示例性的， 实际中可能由于制造公差或技术限制而有所偏差， 并且本领域 技术人员根据实际所需可以另外设计具有不同形状、 大小、 相对位置的区域 / 层。
在本公开的上下文中， 当将一层 /元件称作位于另一层 /元件 "上" 时， 该 层 /元件可以直接位于该另一层 /元件上， 或者它们之间可以存在居中层 /元件。 另外，如果在一种朝向中一层 /元件位于另一层 /元件"上"，那么当调转朝向时， 该层 /元件可以位于该另一层 /元件 "下"。
根据本公开的实施例，提供了一种存储器件。该存储器件可以包括具有浮 栅配置的晶体管， 其中由背栅充当浮栅。 根据一有利示例， 该晶体管可以包括 在衬底上在背栅的相对两侧形成的鰭。 这样， 背栅和鰭形成三明治鰭 （sFin ) 结构。 晶体管还可以包括在衬底上形成的栅堆叠， 该栅堆叠与鰭（以及它们之 间的背栅）相交。 从而， 该晶体管可以配置为 sFinFET。 栅堆叠在鰭中限定了 沟道区 （形成于鰭中与栅堆叠相交的部分）， 并因此限定了源 /漏区 （至少部分 地形成于鰭中位于沟道区相对两侧的部分，并且还可以包括例如下面详细描述 的在鰭的表面上生长的半导体层）。 为了避免栅堆叠和背栅之间的干扰， 它们 之间可以形成有电介质层并因此电隔离。
另外， 背栅的底面和侧面上可以形成有背栅介质层。 背栅介质层在栅堆叠 的一侧面对鰭的区域处可以具有减薄部分。 即， 该区域处至少一部分的厚度可 以小于背栅其余部分中的厚度。 sFinFET的沟道中的载流子（例如， 对于 n型 器件为电子， 对于 p型器件为空穴）在一定动能（表现为晶体管上施加的一定 偏置）下可以隧穿通过背栅介质层的减薄部分而进入并因此存储于背栅中。 因 此， 背栅介质层的这种减薄部分可以充当 "浮栅介质层"， 相应地背栅可以充 当 "浮栅"。 在此， 隧穿例如可以包括直接隧穿或者 Fowler-Nordheim 隧穿。 这样， 背栅与背栅介质层一起构成了针对 sFinFET的浮栅配置。
另外， 由于背栅介质层其余部分处的厚度要大于减薄部分处的厚度， 因此 相对于减薄部分而言要难以发生隧穿效应。根据一有利示例， 可以使得在载流 子能够隧穿通过减薄部分时在背栅介质层的其他部分处不能够发生隧穿效应。 例如， 这可以通过在晶体管上施加适当的偏置，使得载流子的能量尽管足以隧 穿通过减薄部分但不足以隧穿通过其余部分来实现。
根据一示例，背栅介质层的减薄部分可以位于 sFinFET的漏区一侧。这样， 当 sFinFET导通时，载流子可以通过鰭（其中形成沟道区）从其源区流向漏区。 在漏区一侧，载流子可以 (在背栅介质层的减薄部分处）隧穿通过浮栅介质层， 而进入并因此存储于浮（背）栅中。 另一方面， 当 sFinFET导通时， 如果在源 区上施加一定的偏置， 可以使得浮 （背）栅中存储的载流子 （如果存在的话） 排出。 这样， 该存储器件可以表现出 （至少）两种状态： 浮 （背）栅中存储有 电荷， 浮（背）栅中没有存储电荷（例如， 可以将浮（背）栅中存储有电荷的 状态认为是逻辑 "Γ , 而将浮 (背 )栅中没有存储电荷的状态认为是逻辑 "0" ; 反之亦然）。
另一方面， 由于背栅与 sFinFET的鰭之间的相邻设置， 背栅中的电荷会影 响 sFinFET的阔值电压。 这样， 根据背栅中存储电荷与否， sFinFET可以表现 出不同的阔值电压并因此表现出不同的电学特性。 因此， 可以根据 sFinFET的 电学特性， 来读出存储器件的状态 （或者， "数据"）。
根据一些示例，背栅介质层可以包括在背栅的底面和侧面上依次形成的第 一介质层和第二介质层。 第一介质层在上述减薄部分处可以具有开口。 这样， 减薄部分处可以包括单独的第二介质层，而其余部分处可以包括第一介质层和 第二介质层的叠层。
在一些示例中， 为了电隔离栅堆叠与衬底， 该存储器件可以包括在衬底上 形成的隔离层， 这种隔离层露出 sFin中鰭的一部分（该部分用作 sFinFET的 真正鰭， 即限定了沟道的宽度）， 而栅堆叠形成于隔离层上。 由于鰭的底部被 隔离层遮挡， 所以栅堆叠难以对鰭的底部进行有效控制，从而可能造成源漏之 间经由鰭底部的漏电流。 为抑制这种漏电流， sFinFET可以包括位于鰭的露出 部分下方的穿通阻挡部（PTS )。 例如， 该 PTS可以基本上位于 sFin的鰭中被 隔离层遮挡的部分中。
根据一些示例， 为了增强器件性能， 可以应用应变源 /漏技术。 例如， 源 / 漏区可以包括与鰭不同材料的半导体层， 从而可以向沟道区施加应力。 例如， 对于 p型器件， 可以施加压应力； 而对于 n型器件， 可以施加拉应力。
根据本公开的一些示例， 存储器件可以如下来制作。 例如， 可以在衬底中 形成背栅槽，通过向该背栅槽中填充导电材料如金属、掺杂的多晶硅等来形成 背栅。 另外， 在填充背栅槽之前， 可以在背栅槽的侧壁和底壁上形成背栅介质 层。 而且， 可以对背栅介质层进行构图， 以使其一部分减薄。 例如， 背栅介质 层的构图可以通过在背栅槽的一端选择性去除部分背栅以露出部分背栅介质 层， 将背栅介质层的露出部分减薄， 并重新填充导电材料来进行。 接下来， 可 以对衬底进行构图， 来形成与背栅介质层邻接的鰭。 例如， 可以如此对衬底进 行构图， 使得在背栅槽的侧壁 （更具体地， 背栅槽侧壁上形成的背栅介质层） 上留有衬底的 （鰭状）部分。 然后， 可以在衬底上形成与鰭相交的栅堆叠。
为了便于背栅槽和鰭的构图，根据一有利示例， 可以在衬底上形成构图辅 助层。该构图辅助层可以被构图为具有与背栅槽相对应的开口， 并且在其与开 口相对的侧壁上可以形成图案转移层。 这样， 可以构图辅助层和图案转移层为 掩模， 来构图背栅槽（以下称作 "第一构图"）； 另外， 可以图案转移层为掩模， 来构图鰭 （以下称作 "第二构图"）。
这样， 鰭通过两次构图形成： 在第一构图中， 形成鰭的一个侧面； 而在第 二构图中， 形成鰭的另一个侧面。 在第一构图中， 鰭尚与衬底的主体相连并因 此得到支撑。 另外， 在第二构图中， 鰭与背栅相连并因此得到支撑。 结果， 可 以防止鰭的制造过程中坍塌， 并因此可以更高的产率来制造较薄的鰭。
在第二构图之前， 可以在背栅槽中形成电介质层， 以覆盖背栅。 该电介质 层一方面可以使背栅（例如与栅堆叠）电隔离， 另一方面可以防止第二构图对 背栅造成影响。
另外， 为了便于构图， 根据一有利示例， 可以按侧墙形成工艺， 来在构图 辅助层的侧壁上形成图案转移层。 由于侧墙形成工艺不需要掩模，从而可以减 少工艺中使用的掩模数量。 根据一示例， 衬底可以包括 Si、 Ge、 SiGe、 GaAs、 GaSb、 AlAs、 InAs、 InP、 GaN、 SiC、 InGaAs、 InSb、 InGaSb, 而构图辅助层可以包括非晶硅。 在 这种情况下， 为了避免在构图背栅槽期间不必要地刻蚀构图辅助层， 可以在构 图辅助层的顶面上形成保护层。 另外， 在形成构图辅助层之前， 还可以在衬底 上形成停止层。 对于构图辅助层的构图（以在其中形成开口）可以停止于该停 止层。 例如， 刻蚀保护层可以包括氮化物 （如， 氮化硅）， 图案转移层可以包 括氮化物， 停止层可以包括氧化物 （如， 氧化硅）。
另外， 根据本公开的一些示例， 可以先在形成有 sFin的衬底上形成隔离 层， 该隔离层露出 sFin (特别是其中的鰭）的一部分。 然后， 可以在隔离层上 形成与 sFin相交的栅堆叠。 为了形成上述的 PTS, 可以在形成隔离层之后且 在形成栅堆叠之前， 进行离子注入。 由于 sFin的形状因子及其顶部存在的各 电介质层（例如， 图案转移层等）， PTS可以基本上形成于 sFin的鰭中被隔离 层遮挡的部分中。 之后， 还可以去除 sFin 中鰭顶部的电介质层 （例如， 图案 转移层等）。 这样， 随后形成的栅堆叠可以与鰭露出的侧面及顶面接触。
本公开可以各种形式呈现， 以下将描述其中一些示例。
图 1是示出了根据本公开一个实施例的存储器件的透视图，且图 2是示出 了图 1所示的存储器件沿 Al-ΑΓ线切开后的透视图， 图 3是示出了图 1所示 的存储器件沿 A2-A2'线切开后的透视图， 图 4是示出了图 1所示的存储器件 沿 B-B'线切开后的透视图。
如图 1所示， 该存储器件包括衬底 100。 衬底 100可以包括体半导体衬底 如 Si、 Ge, 化合物半导体衬底如 SiGe、 GaAs、 GaSb、 AlAs、 InAs、 InP、 GaN、 SiC、 InGaAs, InSb、 InGaSb, 绝缘体上半导体衬底 ( SOI )等。 为方便说明， 以下以体硅衬底以及硅系材料为例进行描述。
该存储器件还可以包括在衬底上形成的 sFin结构。 具体地， 该 sFin结构 可以包括在衬底上形成的两个鰭 104以及夹于它们之间的背栅 120。 鰭 104的 宽度例如为约 3-28nm, 且与背栅 120之间夹有第一介质层 116和第二介质层 150。 另外， 第一介质层 116和第二介质层 150还可以形成于背栅 120的底面， 使得背栅 120与衬底 100隔开。第一介质层 116和第二介质层 150可以包括各 种合适的电介质材料，例如它们可以包括高 K电介质，或者一个可以包括高 K 电介质而另一个可以包括氧化物。根据一有利示例， 第一介质层 116可以包括 氧化物 （例如氧化硅）， 其厚度例如为约 l-3nm; 而第二介质层 150可以包括 高 K电介质材料， 如 Hf02, 其厚度例如为约 2-25nm。 第一介质层和第二介质 层 150的叠层构成背栅介质层。 背栅 120可以包括各种合适的导电材料，如掺 杂的多晶硅、 TiN、 W或其组合， 其宽度（图中纸面内水平方向上的维度）例 如为约 5-30nm。 背栅 120的顶面可以与各鰭 104的顶面基本上持平或高于鰭 的顶面。
衬底 100中可以形成有阱区 （未示出）。 背栅 120可以进入该阱区中， 从 而可以经由背栅介质层（包括第一介质层 116和第二介质层 150 )与该阱区形 成耦合电容。这可以增大背栅储存电荷的容量， 并因此可以降低背栅中储存电 荷的波动并因此改善存储器件的可靠性。
在图 1的示例中， 鰭 104与衬底 100—体， 由衬底 100的一部分形成。 但 是， 本公开不限于此。 例如， 鰭 104可通过在衬底 100上外延的另外半导体层 形成。
图 1中还示出了位于背栅 120顶面上的电介质层 124。 电介质层 124例如 可以包括氮化物 （如氮化硅）。 电介质层 124可以将背栅 120与衬底 100正面 (图 1中上表面）形成的其余部件（例如， 栅堆叠） 电隔离。
另外， 图 1中还示出了位于鰭 104顶部的电介质层 106 (例如， 氧化物） 和 114 (例如， 氮化物）。 这些电介质层是在该存储器件的制造过程中残留的， 它们可以留于鰭 104顶部， 或者可以根据需要去除。
如图 1和 2所示， 该存储器件还可以包括在衬底 100上形成的栅堆叠。栅 堆叠可以包括栅介质层 138和栅导体层 140。 例如， 栅介质层 138可以包括高 K栅介质如 Hf02, 厚度为 l-5nm; 栅导体层 140可以包括金属栅导体。 另外， 栅介质层 138还可以包括一层薄的氧化物 （高 K栅介质形成于该氧化物上 ), 例如厚度为 0.3-1.2nm。 在栅介质层 138和栅导体 140之间， 还可以形成功函 数调节层 （图中未示出）。 另外， 栅堆叠两侧形成有栅侧墙 130。 例如， 栅侧 墙 130可以包括氮化物， 厚度为约 5-20nm。 背栅 220通过其顶面上的电介质 层 124与栅堆叠隔离。
另外， 在图 1的示例中， 该存储器件还包括在衬底上形成的隔离层 102, 栅堆叠通过该隔离层 102与衬底 100隔离。例如， 隔离层 102可以包括氧化物 (如， 氧化硅）。 这里需要指出的是， 在某些情况下， 例如衬底 100为 SOI衬 底的情况下， 可以不需要单独形成隔离层 102。 鰭 104例如可以通过 SOI衬底 中的 SOI半导体形成， 而 SOI衬底的埋入绝缘层可以充当这种隔离层。
由于栅堆叠的存在， 在 sFin 中限定了沟道区 （对应于鰭与栅堆叠相交的 部分）和源 /漏区 （对应于鰭中位于沟道区相对两侧的部分）。 在图 1所示的存 可以包括不同于鰭 104的材料， 以便能够向鰭 104 (特别是其中的沟道区）施 加应力。 例如， 在鰭 104包括 Si的情况下， 对于 n型器件， 半导体层 132可 以包括 Si:C ( C的原子百分比例如为约 0.2-2% ), 以施加拉应力； 对于 p型器 件， 半导体层 132可以包括 SiGe (例如， Ge的原子百分比为约 15-75% ), 以 施加压应力。 另外， 半导体层 132 的存在还展宽了源 /漏区， 从而有利于后继 制造与源 /漏区的接触部。
如图 2所示， 栅堆叠与鰭 104 (与背栅 120相反一侧 ) 的侧面相交。 具体 地，栅介质层 138与鰭 104的该侧面接触，从而栅导体层 140可以通过栅介质 层 138控制在鰭 104的该侧面上产生导电沟道。 因此， 该存储器件可以构成双 栅器件。 另外， 在去除鰭 104顶部的电介质层 106和 114的情况下， 还可以在 鰭 104的顶面上也产生导电沟道， 从而该存储器件可以构成四栅器件。
如图 3和 4所示，第二介质层 150在栅堆叠的一侧面对鰭 104处具有开口 150g。 在该示例中， 开口 150g可以位于漏区一侧（栅堆叠另一侧为源区）。 如 图 3和 4所示， 在漏区一侧的一部分区域中， 第二介质层 150形成于背栅 120 的侧壁下部和底壁上， 并且开口 150g具有矩形形状。 另外， 在该示例中， 开 口 150g没有遍布整个漏区， 而是仅占据漏区的一部分。 这里需要指出的是， 开口 150g可以具有任意合适的形状和位置， 只要它们能够便于制造。
这样， 在开口 150g处， 背栅 120经由减薄的背栅介质层（包括单独的第 一介质层 116 )与鰭 104相对， 从而与减薄的背栅介质层（具体地， 第一介质 层 116 )—起形成针对由栅堆叠 （控制栅）和鰭 104构成的 FinFET的浮栅配 置。
这里需要指出的是，尽管在上述示例中，将背栅介质层示出为第一介质层 和第二介质层的叠层，但是本公开不限于此。 背栅介质层可以包括任意合适的 配置， 例如可以包括单独的一层或者三层或更多层的叠层， 只要在栅堆叠一侧 面对鰭的区域中存在减薄部分。 另外， 减薄部分可以具有任意合适的形状、 大 小和设置位置。
图 5-27是示出了根据本公开另一实施例的制造存储器件的流程中多个阶 段的示意图。
如图 5所示， 提供衬底 1000 , 例如体硅衬底。 在衬底 1000中， 例如通过 离子注入， 形成有阱区 1000-1。 例如， 对于 p型器件， 可以形成 n型阱区； 而 对于 n型器件， 可以形成 p型阱区。 例如， n型阱区可以通过在衬底 1000中 注入 n型杂质如 P或 As来形成， p型阱区可以通过在衬底 1000中注入 p型杂 质如 B 来形成。 如果需要， 在注入之后还可以进行退火。 本领域技术人员能 够想到多种方式来形成 n型阱、 p型阱， 在此不再赘述。
在衬底 1000 上可以依次形成停止层 1006、 构图辅助层 1008 和保护层 1010。 例如， 停止层 1006可以保护氧化物 （如氧化硅）， 厚度为约 5-25nm; 构图辅助层 1008可以包括非晶硅， 厚度为约 50-200nm; 保护层 1010可以包 括氮化物（如氮化硅）， 厚度为约 5-15nm。 这些层的材料选择主要是为了在后 继处理过程中提供刻蚀选择性。 本领域技术人员应当理解， 这些层可以包括其 他合适的材料， 并且其中的一些层在某些情况下可以省略。
接着， 在保护层 1010上可以形成光刻胶 1012。 例如通过光刻， 对光刻胶 1012 进行构图， 以在其中形成与将要形成的背栅相对应的开口。 开口的宽度 D1例如可以为约 15-100nm。
接着， 如图 6所示， 可以光刻胶 1012为掩模， 依次对保护层 1010和构图 辅助层 1008进行刻蚀， 如反应离子刻蚀 （RIE ), 从而在保护层 1010和构图 辅助层 1008中形成开口。 刻蚀可以停止于停止层 1006。 当然， 如果构图辅助 层 1008与之下的衬底 1000之间具有足够的刻蚀选择性，甚至可以去除这种停 止层 1006。 之后， 可以去除光刻胶 1012。
然后， 如图 7所示， 可以在构图辅助层 1008 (与开口相对） 的侧壁上， 形成图案转移层 1014。图案转移层 1014可以按照侧墙形成工艺来制作。例如， 可以通过在图 6所示结构 （去除光刻胶 1012 ) 的表面上淀积一层氮化物， 然 后对氮化物进行 RIE, 来形成侧墙形式的图案转移层。 所淀积的氮化物层的厚 度可以为约 3-28nm (基本上确定随后形成的鰭的宽度）。 这种淀积例如可以通 过原子层淀积（ ALD )来进行。本领域技术人员知道多种方式来形成这种侧墙， 在此不再赘述。
接下来， 如图 8所示， 可以构图辅助层 1008和图案转移层 1014为掩模， 对衬底 1000进行构图， 以在其中形成背栅槽 BG。 在此， 可以依次对停止层 1006和衬底 1000进行 RIE, 来形成背栅槽 BG。 由于保护层 1010的存在， 这 些 RIE不会影响到构图辅助层 1008。 当然， 如果构图辅助层 1008的材料与停 止层 1006和衬底 1000的材料之间具有足够的刻蚀选择性，甚至可以去除保护 层 1010。
根据一有利实施例， 背栅槽 BG进入到阱区 1000-1中。 例如， 如图 8所 示， 背栅槽 BG的底面相比于阱区 1000-1的顶面下凹 Deap的深度。 Deap可以在 约 20-300匪的范围。
随后， 如图 9 (图 9 ( a )为截面图， 图 9 ( b )为俯视图 )所示， 可以在 背栅槽 BG的侧壁和底壁上依次形成第一介质层 1016和第二介质层 1050。 第 一介质层 1016可以包括任何合适的电介质材料， 如氧化物（如， 氧化硅）， 厚 度为约 l-3nm。 第二介质层 1050可以包括任何合适的电介质材料， 优选为高 K介质材料如 Hf02, 厚度为约 2-25nm。 之后， 可以在背栅槽 BG中填充导电 材料（例如， 掺杂的多晶硅， 掺杂浓度可以为约 lE18cm-3-lE21 cm-3 ), 来形成 背栅 1020。 例如， 这种第一介质层 1016、 第二介质层 1050和背栅 1020可以 如下形成。 具体地， 依次淀积一层薄的第一电介质材料、 一层薄的第二电介质 材料和一层厚的导电材料。 淀积进行至导电材料完全充满背栅槽 BG, 然后对 淀积的导电材料进行回蚀。回蚀后背栅 1020的顶面可以与衬底 1000的表面持 平或高于衬底 1000的表面（在该示例中，衬底 1000的表面对应于随后形成的 鰭的顶面）。 然后可以依次对第二电介质材料和第一电介质材料进行 RIE。 在 此， 对电介质材料的 RIE可以按照侧墙（spacer )工艺来进行。
接下来， 可以对第二介质层 1050进行构图， 以在其中形成开口。 例如， 这可以如下进行。 具体地， 如图 10所示， 可以在图 9所示的结构上形成光刻 胶 1018, 并且将该光刻胶 1018构图为包括开口 1018ο (位于将要形成的栅堆 叠一侧）。开口 1018ο至少露出 sFin中的背栅 1020的一部分和第二介质层 1050 的一部分。 接着， 如图 11 (示出了沿图 10中 B2B2'线的截面图） 所示， 经由 开口 1018ο, 对背栅 1020进行回蚀， 使其下凹， 并且对第二介质层 1050的露 出部分进行选择性刻蚀， 使之去除。 在如上所述进行构图之后， 可以去除光刻 胶 1018。
然后， 可以如图 12所示， 在背栅槽中重新填充导电材料 1020'。 重新填充 的导电材料 1020'可以与背栅 1020高度大致相同， 且可以与背栅 1020的导电 材料相同或不同。 在以下描述中， 为了简化说明， 假设导电材料 1020'与背栅 1020的导电材料相同， 例如掺杂的多晶硅， 并且将它们统一示出为 1020, 而 不再对它们进行区分。
为了避免背栅 1020 与随后形成的栅堆叠之间的干扰， 可以如图 12、 13 所示， 在背栅槽 BG中进一步填充电介质层 1024, 以覆盖背栅 1020。 例如， 电介质层 1022可以包括氮化物， 且可以通过淀积氮化物然后回蚀来形成。 在 构图辅助层 1008。
由于上述处理， 沿图 10中 Β1ΒΓ线的截面将会呈现如图 13所示的形貌。 根据一有利示例， 在填充电介质层 1024之前， 可以例如通过选择性刻蚀， 去 除背栅 1020表面上方的第一介质层和第二介质层部分。
从图 12和 13可以看出，第一介质层 1016和第二介质层 1050在背栅 1020 的侧壁和底壁上形成， 并构成针对背栅 1020的背栅介质层。 第二介质层 1050 被构图为具有开口，使得背栅介质层在该开口处具有减薄的厚度。本领域技术 人员应当理解， 第二介质层 1050中的开口可以具有任意合适的形状、 尺寸和 位置。
在如上所述形成背栅之后，接下来可以对衬底 1000进行构图， 来形成鰭。 具体地， 如图 14所示， 可以通过选择性刻蚀， 如通过 ΤΜΑΗ溶液进行湿 法刻蚀， 来去除构图辅助层 1008, 留下图案转移层 1014。 然后，如图 15所示， 可以图案转移层 1014为掩模， 进一步选择性刻蚀如 RIE停止层 1006和衬底 1000。 这样， 就在背栅 1020两侧留下了鰭状的衬底部分 1004, 它们对应于图 案转移层 1014的形状。 这里需要指出的是，尽管在图 15的示例中，将鰭 1004示出为在其中包括 阱区 1000-1的一部分， 但是本公开不限于此。 例如， 鰭 1004中可以不包括阱 区 1000-1 , 特别是在如下所述形成穿通阻挡部（PTS )的情况下。 另外， 才艮据 本公开的示例， 为了使得背栅 1020 (更具体地， 背栅中存储的电荷） 能够有 效地控制鰭 1004, 在竖直方向上鰭 1004的延伸范围优选不超过背栅 1020的 延伸范围。
这样， 就得到了才艮据该实施例的 sFin结构。 如图 15所示， 该 sFin结构包 括背栅 1020以及位于背栅 1020相对两侧的鰭 1004。 另夕卜， 在该 sFin中， 鰭 1004的顶面被电介质层（包括停止层 1006和图案转移层 1014 )所覆盖。因此， 随后形成的栅堆叠可以与每一鰭各自 （与背栅 1020相反一侧） 的侧面相交， 并控制在该侧面中产生沟道， 并因此得到双栅器件。
在通过上述流程得到 sFin之后， 可以 sFin为基础， 来制造 sFinFET。 这 里需要指出的是， 在图 15所示的示例中， 一起形成了三个 sFin。 但是本公开 不限于此。 例如， 可以根据需要， 形成更多或更少的 sFin。 另外， 所形成的 sFin的布局也不一定是如图所示的并行设置。
在以下， 将说明制造 sFinFET的示例方法流程。
为制造 sFinFET, 可以在衬底 1000上形成隔离层。 例如， 如图 16所示， 可以在衬底上例如通过淀积形成电介质层 1002 (例如， 可以包括氧化物）， 然 后对淀积的电介质层进行回蚀， 来形成隔离层。 通常， 淀积的电介质层可以完 全覆盖 sFin , 并且在回蚀之前可以对淀积的电介质进行平坦化，如化学机械抛 光（CMP )。 根据一优选示例， 可以通过溅射来对淀积的电介质层进行平坦化 处理。 例如， 溅射可以使用等离子体， 如 Ar或 N等离子体。
为改善器件性能， 特别是降低源漏泄漏， 根据本公开的一示例， 如图 17 中的箭头所示， 可以通过离子注入来形成穿通阻挡部（PTS ) 1046。 例如， 对 于 n型器件而言， 可以注入 p型杂质， 如：8、 BF2或 In; 对于 p型器件， 可以 注入 n型杂质， 如 As或 P。 离子注入可以垂直于衬底表面。 控制离子注入的 参数， 使得 PTS形成于鰭 1004位于隔离层 1002表面之下的部分中， 并且具 有期望的掺杂浓度， 例如约 5E17-2E19 cm-3, 并且掺杂浓度应高于衬底中阱区 1000-1 的掺杂浓度。 应当注意， 由于 sFin的形状因子 （细长形）及其顶部存 在的各电介质层，有利于在深度方向上形成陡峭的掺杂分布。可以进行退火如 尖峰退火、 激光退火和 /或快速退火， 以激活注入的掺杂剂。 这种 PTS有助于 减小源漏泄漏。
接下来， 可以在隔离层 1002上形成与 sFin相交的栅堆叠。 例如， 这可以 如下进行。 具体地， 如图 18所示， 例如通过淀积， 形成栅介质层 1026。 例如， 栅介质层 1026可以包括氧化物， 厚度为约 0.8-1.5nm。 在图 18所示的示例中， 仅示出了形成于 sFin顶面和侧面上的栅介质层 1026。但是，栅介质层 1026也 可以包括在隔离层 1002的顶面上延伸的部分。 然后， 例如通过淀积， 形成栅 导体层 1028。 例如， 栅导体层 1028可以包括多晶硅。 栅导体层 1028可以填 充 sFin之间的间隙， 并可以进行平坦化处理例如 CMP。
如图 19所示， 对栅导体层 1028进行构图。 在图 19的示例中， 栅导体层 1028被构图为与 sFin相交的条形。 根据另一实施例， 还可以构图后的栅导体 层 1028为掩模， 进一步对栅介质层 1026进行构图。
在形成构图的栅导体之后， 例如可以栅导体为掩模， 进行晕圈 （halo )注 入和延伸区 ( extension ) 注入。
接下来， 如图 20 (图 20 ( b )示出了沿图 20 ( a ) 中 C1C1'线的截面图， 图 20 ( c )示出了沿图 20 ( a ) 中 C2C2'线的截面图） 所示， 可以在栅导体层 1028的侧壁上形成栅侧墙 1030。例如，可以通过淀积形成厚度约为 5-20nm的 氮化物 （如氮化硅）， 然后对氮化物进行 RIE, 来形成栅侧墙 1030。 在此， 在 形成栅侧墙时可以控制 RIE的量，使得栅侧墙 1030基本上不会形成于 sFin的 侧壁上。 本领域技术人员知道多种方式来形成这种侧墙， 在此不再赘述。
在形成侧墙之后， 可以栅导体及侧墙为掩模， 进行源 /漏（ S/D )注入。 随 后， 可以通过退火， 激活注入的离子， 以形成源 /漏区， 得到 sFinFET。
为改善器件性能， 根据本公开的一示例， 可以利用应变源 /漏技术。 具体 地， 如图 21 (图 21 ( b )示出了沿图 21 ( a ) 中 BB'线的截面图）所示， 首选 可以选择性去除外露的栅介质层 1026。 然后， 可以通过外延， 在鰭 1004被栅 堆叠露出的部分（对应于源 /漏区） 的表面上形成半导体层 1032。 根据本公开 的一实施例， 可以在生长半导体层 1032的同时， 对其进行原位掺杂。 例如， 对于 n型器件， 可以进行 n型原位掺杂； 而对于 p型器件， 可以进行 p型原位 掺杂。 另外， 为了进一步提升性能， 半导体层 1032 可以包括不同于鰭 1004 的材料， 以便能够向鰭 1004 (其中将形成器件的沟道区）施加应力。 例如， 在鰭 1004包括 Si的情况下， 对于 n型器件， 半导体层 1032可以包括 Si:C (C 的原子百分比例如为约 0.2-2%),以施加拉应力；对于 p型器件，半导体层 1014 可以包括 SiGe (例如， Ge的原子百分比为约 15-75%), 以施加压应力。 另一 方面， 生长的半导体层 1032在横向上展宽一定程度， 从而有助于随后形成到 源 /漏区的接触部。
如图 21 (b) 所示， 由于第二介质层 1050中位于栅堆叠一侧 （例如， 漏 区一侧）的开口，背栅 1020可以经由减薄的背栅介质层（即，第一介质层 1016 ) 与栅堆叠这一侧的鰭 1004部分相对。 这样， 就得到了一种浮栅配置的存储器 件。
在上述实施例中， 在形成 sFin之后， 直接形成了栅堆叠。 本公开不限于 此。 例如， 替代栅工艺同样适用于本公开。
根据本公开的另一实施例， 在图 18 中形成的栅介质层 1026和栅导体层 1028为牺牲栅介质层和牺牲栅导体层（这样， 通过结合图 18、 19描述的操作 得到的栅堆叠为牺牲栅堆叠）。接下来， 可以同样按以上结合图 20描述的操作 来形成栅侧墙 1030。 另外， 同样可以按以上结合图 21描述的操作， 来应用应 变源 /漏技术。
接下来， 可以根据替代栅工艺， 对牺牲栅堆叠进行处理， 以形成器件的真 正栅堆叠。 例如， 这可以如下进行。
具体地， 如图 22 (图 22 (b)示出了沿图 22 (a) 中 C1C1'线的截面图， 图 22 (c)示出了沿图 22 (a) 中 C2C2'线的截面图 ) 所示， 例如通过淀积， 形成电介质层 1034。 该电介质层 1034例如可以包括氧化物。 随后， 对该电介 质层 1034进行平坦化处理例如 CMP。 该 CMP可以停止于栅侧墙 1030, 从而 露出牺牲栅导体层 1028。
随后， 如图 23 (图 23 (a) 的截面图对应于图 22 (b) 的截面图， 图 23 (b) 的截面图对应于图 22 (c) 的截面图 )所示， 例如通过 TMAH溶液， 选 择性去除牺牲栅导体 1028,从而在栅侧墙 1030内侧形成了栅槽 1036。根据另 一示例， 还可以进一步去除牺牲栅介质层 1026。 然后， 如图 24 (图 24 ( a )对应于图 23 ( a ) 的截面图， 图 24 ( b )对应 于图 23 ( b ) 的截面图， 图 24 ( c )对应于图 18的截面图）、 图 25 (示出了图 24 所示结构的俯视图 )所示， 通过在栅槽中形成栅介质层 1038 和栅导体层 1040, 形成最终的栅堆叠。栅介质层 1038可以包括高 K栅介质例如 Hf02, 厚 度为约 l-5nm。 另外， 栅介质层 1038还可以包括一层薄的氧化物 （高 K栅介 质形成于该氧化物上）， 例如厚度为 0.3-1.2nm。 栅导体层 1040可以包括金属 栅导体。优选地，在栅介质层 1038和栅导体层 1040之间还可以形成功函数调 节层（未示出）。
这样， 就得到了根据该实施例的 sFinFET。 如图 24、 25所示， 该 sFinFET 包括在衬底 1000 (或者， 隔离层 1002 )上形成的与 sFin (包括背栅 1020和鰭 1004 )相交的栅堆叠（包括栅介质层 1038和栅导体层 1040 )。 如图 24 ( c )清 楚所示，栅导体层 1040可以经由栅介质层 1038,控制鰭 1004在（与背栅 1020 相反一侧的）侧面上产生导电沟道， 从而该 sFinFET是双栅器件。 另夕卜， 由于 第二介质层 1050中的开口， 背栅 1020可以与减薄的背栅介质层（具体地， 第 一介质层 1016 )构成浮栅配置。 背栅 1020可以通过电介质层 1024与栅堆叠 电隔离。
在如上所述形成 sFinFET之后， 还可以制作各种电接触。 例如， 如图 26 所示， 可以在图 25所示结构的表面上淀积层间电介质（ ILD )层 1042。该 ILD 层 1042例如可以包括氧化物。可以对 ILD层 1042进行平坦化处理例如 CMP, 使其表面大致平坦。 然后， 例如可以通过光刻， 形成接触孔， 并在接触孔中填 充导电材料如金属 （例如， W或 Cu等）， 来形成接触部， 例如与栅堆叠的接 触部 1044-1、 与源 /漏区之一的接触部 1044-2、 与阱区 1000-1 (或者， 背栅电 容） 的接触部 1044-3以及与源 /漏区中另一个的接触部 1044-4。
图 27 ( a )、 （b )、 ( c )分别示出了沿图 26 中 Β1ΒΓ线、 B2B2'线、 B3B3' 线的截面图。如图 27所示，接触部 1044-1穿透 ILD层 1042,到达栅导体 1040, 并因此与栅导体 1040电接触。 该接触部 1044-1可以与存储器件的字线相连。 接触部 1044-2穿透 ILD层 1042以及电介质层 1034, 达到一侧的源 /漏区 （在 该示例中为半导体层 1032 ), 并因此与该侧的源 /漏区 （例如， 源区） 电接触。 该接触部 1044-2可以与存储器件的位线相连。接触部 1044-3穿透 ILD层 1042、 电介质层 1034以及隔离层 1002,到达衬底 1000(特别是，其中的阱区 1000-1 ), 并因此与背栅电容电接触。接触部 1044-4穿透 ILD层 1042以及电介质层 1034, 达到另一侧的源 /漏区 （在该示例中为半导体层 1032 ), 并因此与该侧的源 /漏 区（例如， 漏区） 电接触。 通过这些电接触， 可以施加存储器操作如写入、 读 取等所需的电信号。
下面， 将结合图 28 (沿图 27 ( b ) 中 D1D1'线的截面图）描述根据本公开 实施例的存储器件的工作原理。
当例如通过接触部 1044-1向栅极 1040施加导通电压而使该存储器件（具 体地， 其中的 sFinFET )导通时， 例如通过接触部 1044-2向源极施加一定的偏 置 （ "第一偏置"） 时， 可以存在从源极到漏极的载流子 （器件的多数载流子， 例如， 对于 n型器件， 为电子； 而对于 p型器件， 为空穴）流动。 如果将接触 部 1044-4电浮置， 则在第二介质层 1050中的开口 1050g处， 这些载流子可以 隧穿通过第一介质层 1016, 进入并因此存储于背栅 1020 (或者， 背栅电容） 中， 如图 28中的实线箭头所示。 在开口 1050g之外的其余位置， 由于存在第 二介质层 1050和第一介质层 1016两者，基本不会发生隧穿。在进行这些操作 时， 可以将接触部 1044-3接地。
另一方面，在例如通过接触部 1044-1向栅极 1040施加导通电压而使该存 储器件（具体地， 其中的 sFinFET )导通同时， 例如通过接触部 1044-2向源极 施加一定的偏置（ "第二偏置"， 例如高于或等于针对漏极的供电电压 Vdd )且 将接触部 1044-4电浮置时，在第二介质层 1050中的开口 1050g处， 背栅 1020 (或者， 背栅电容）中存储的电荷（如果存在的话）可以隧穿通过第一介质层 1016从而被拉出背栅， 如图 28中的虚线箭头所示。 这样， 可以对背栅进行放 电。 在进行这些操作时， 可以将接触部 1044-3接地。
因此， 该存储器件至少可以存储两种状态： 背栅中存储有电荷的状态（例 如， 可以视为逻辑 "1" ), 以及背栅中没有存储电荷的状态 （例如， 可以视为 逻辑 "0" )。 背栅中电荷的有无会影响 sFinFET的阔值电压 （例如， 对于 n型 器件，背栅存储有电子时 sFinFET的阔值电压 Vtl高于背栅中没有存储电子时 sFinFET的阔值电压 Vt2 ),从而 sFinFET可以对外表现出不同的电学特性。可 以根据 sFinFET的这种电学特性差异， 来对存储器件的存储状态进行检测。 例如， 可以按如下方式来对该存储器件进行读取。 具体地， 可以通过接触 部 1044-2向漏极施加电压 VI。通过接触部 1044-1施加一定的偏置使 sFinFET 截止，并将位线预充电至不同于 VI的电压 V2。然后，可以通过接触部 1044-1 施加一定的偏置使 sFinFET导通。 此时， 位线上的电压将从 V2逐渐向 VI接 近。 取决于 sFinFET的阔值电压 （ Vtl或 Vt2 ), 位线上的电压从 V2向 VI接 近的速度不同。 例如， 对于 n型器件， 在逻辑 "Γ 状态下的阔值电压 Vtl较 高， 而在逻辑 "0" 状态下的阔值电压 Vt2较低。 因此， 在逻辑 "1" 状态下位 线上的电压从 V2向 VI接近的速度较小， 而在逻辑 "0"状态下位线上的电压 从 V2向 VI接近的速度较大。 可以通过检测这种速度的不同， 读取存储器件 中存储的状态 （或， "数据"）。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说 明。 但是本领域技术人员应当理解， 可以通过各种技术手段， 来形成所需形状 的层、 区域等。 另外， 为了形成同一结构， 本领域技术人员还可以设计出与以 上描述的方法并不完全相同的方法。 另外， 尽管在以上分别描述了各实施例， 但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是， 这些实施例仅仅是为了说明的 目的， 而并非为了限制本公开的范围。 本公开的范围由所附权利要求及其等价 物限定。 不脱离本公开的范围， 本领域技术人员可以做出多种替代和修改， 这 些替代和修改都应落在本公开的范围之内。

Claims

权 利 要 求 书
1. 一种存储器件， 包括：
衬底；
在衬底上形成的背栅；
晶体管， 包括： 在衬底上在背栅的相对两侧形成的鰭； 以及在衬底上形成 的栅堆叠， 所述栅堆叠与鰭相交； 以及
在背栅的底面和侧面上形成的背栅介质层，
其中， 在栅堆叠的一侧， 背栅介质层在面对鰭的区域处具有减薄部分。
2. 根据权利要求 1所述的存储器件， 其中， 所述背栅介质层包括在背 栅的底面和侧面上依次形成的第一介质层和第二介质层，其中第一介质层在所 述减薄部分处形成开口。
3. 根据权利要求 1所述的存储器件， 其中， 衬底中包括阱区， 其中背 栅进入阱区中约 20-300nm。
4. 根据权利要求 1所述的存储器件， 其中， 背栅的顶面与各鰭的顶面 基本上持平或高于鰭的顶面。
5. 根据权利要求 1所述的存储器件， 其中， 背栅包括导电材料， 且宽 度为 5-30nm。
6. 根据权利要求 1所述的存储器件，其中，鰭包括 Si、 Ge、 SiGe、 GaAs、 GaSb、 AlAs、 InAs、 InP、 GaN、 SiC、 InGaAs, InSb、 InGaSb, 且宽度为约 3-28匪。
7. 根据权利要求 2所述的存储器件， 其中， 第一介质层和第二介质层 均包括高 K电介质， 或者第一介质层和第二介质层中一层包括高 K电介质， 而另一层包括氧化物。
8. 根据权利要求 7所述的存储器件， 其中， 第一介质层包括高 K电介 质， 且厚度为约 2-25nm; 第二介质层包括氧化物， 且厚度为约 l-3nm。
9. 根据权利要求 1所述的存储器件， 还包括：
在衬底上形成的隔离层， 所述隔离层露出鰭的一部分， 其中， 栅堆叠通过 隔离层与衬底电隔离； 以及 在所述鰭被隔离层露出的部分下方形成的穿通阻挡部，所述穿通阻挡部的 掺杂浓度高于阱区的掺杂浓度。
10. 根据权利要求 1所述的存储器件， 其中， 栅堆叠在鰭中限定了晶体 管的沟道区， 该晶体管还包括位于沟道区两侧的源区和漏区， 其中减薄部分位 于漏区一侧。
11. 根据权利要求 10所述的存储器件， 其中， 所述源区和漏区还分别包 括在每一鰭位于栅堆叠相对两侧的部分的表面上生长的半导体层。
12. 一种制造存储器件的方法， 包括：
在衬底中形成背栅槽；
在背栅槽的底壁和侧壁上形成背栅介质层；
向背栅槽中填充导电材料， 形成背栅；
在背栅槽的一端选择性去除部分背栅以露出部分背栅介质层，将露出的背 栅介质层部分减薄， 并重新填充导电材料；
对衬底进行构图， 以形成与背栅介质层邻接的鰭； 以及
在衬底上形成栅堆叠， 所述栅堆叠与所述鰭相交，
其中， 减薄的背栅介质层部分位于栅堆叠一侧与鰭相对处。
13. 根据权利要求 12所述的方法， 其中，
形成背栅介质层包括：
在背栅槽的底壁和侧壁上依次形成第一介质层和第二介质层， 以及 将露出的背栅介质层部分减薄包括：
选择性去除露出的第二介质层部分。
14. 根据权利要求 12所述的方法， 其中，栅堆叠在鰭中限定了晶体管的 沟道区， 该方法还包括在沟道区两侧形成源区和漏区， 其中减薄部分位于漏区 一侧。
15. 根据权利要求 12所述的方法， 其中，
形成背栅槽包括：
在衬底上形成构图辅助层， 该构图辅助层被构图为具有与背栅槽相对 应的开口；
在构图辅助层与开口相对的侧壁上形成图案转移层； 以该构图辅助层及图案转移层为掩模， 对衬底进行刻蚀， 以形成背栅 槽， 以及
形成鰭包括：
选择性去除构图辅助层； 以及
以图案转移层为掩模， 对衬底进行刻蚀， 以形成鰭。
16. 根据权利要求 15所述的方法，其中，衬底包括 Si、 Ge、 SiGe、 GaAs、 GaSb、 AlAs、 InAs、 InP、 GaN、 SiC、 InGaAs, InSb、 InGaSb, 构图辅助层包 括非晶硅， 以及
该方法还包括： 在构图辅助层的顶面上形成保护层， 以在背栅槽的刻蚀期 间保护构图辅助层。
17. 根据权利要求 16所述的方法， 还包括： 在衬底上形成停止层， 构图 辅助层形成于该停止层上。
18. 根据权利要求 17所述的方法， 其中， 保护层包括氮化物， 图案转移 层包括氮化物， 停止层包括氧化物。
19. 根据权利要求 15所述的方法， 其中， 按侧墙形成工艺， 在构图辅助 层的侧壁上形成图案转移层。
20. 一种对根据权利要求 1所述的存储器件进行存取的方法， 包括： 通过字线施加导通电压以使晶体管导通，使晶体管的漏极电浮置， 并通过 位线向晶体管的源极施加第一偏置，使载流子从源极流向漏极且隧穿通过背栅 介质层的减薄部分进入并因此存储于背栅中， 以在该存储器件中存储第一状 态； 以及
通过字线施加导通电压以使晶体管导通，使晶体管的漏极电浮置， 并通过 位线向源极施加第二偏置，使背栅中存储的载流子隧穿通过背栅介质层的减薄 部分并因此释放， 以在该存储器件中存储第二状态，
其中， 晶体管在第一状态下的阔值电压不同于在第二状态下的阔值电压。
21. 根据权利要求 20所述的方法， 其中， 所述隧穿包括直接隧穿和 /或 Fowler-Nordheim隧穿。
22. 根据权利要求 20所述的方法， 还包括：
向漏极施加电压 VI； 使晶体管截止；
将位线预充电至不同于电压 VI的电压 V2; 以及
在字线上施加偏置电压使晶体管导通， 并检测位线上的电压从 V2向 VI 接近的速度。
23. 根据权利要求 22所述的方法， 其中， 晶体管为 n型器件， 在第一状 态下， 位线上的电压从 V2向 VI接近的速度较小， 且在第二状态下， 位线上 的电压从 V2向 VI接近的速度较大。
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