WO2014112213A1 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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増田　健良
和田　圭司
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住友電気工業株式会社
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    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Definitions

  • the present invention relates to a silicon carbide (SiC) semiconductor device and a method for manufacturing the same, and more particularly to a silicon carbide semiconductor device having a guard ring region and a method for manufacturing the same.
  • SiC silicon carbide
  • the main determinant of the withstand voltage is the upper limit of the electric field strength that the drift layer forming the withstand voltage holding region can withstand.
  • a drift layer made of Si can be broken at a place where an electric field of about 0.3 MV / cm or more is applied. For this reason, it is necessary to suppress the electric field strength to less than a predetermined value in the entire drift layer of the MOSFET.
  • the simplest method is to reduce the impurity concentration of the drift layer.
  • this method has a disadvantage that the on-resistance of the MOSFET is increased. That is, there is a trade-off relationship between on-resistance and breakdown voltage.
  • a termination structure having a guard ring also referred to as “Field Limiting Ring”.
  • a guard ring is provided at a depth position corresponding to each of the three steps described above. More specifically, a buried guard ring is provided at each of two different depth positions in the n-type base layer at the terminal portion, and a guard ring is also provided on the surface of the n-type base layer. With these three types of guard rings, the maximum electric field at each stage is kept below the limit strength even in the termination structure.
  • the termination structure having a guard ring only on the surface of the n-type base layer without the embedded guard ring as described above is more widely used.
  • SiC is a material that can sufficiently withstand an electric field strength of 0.4 MV / cm or more. That is, under such electric field strength, the Si layer is easily destroyed, but the SiC layer is not destroyed.
  • a high electric field can be applied in this way, breakdown due to electric field concentration at a specific position in the MOSFET structure becomes a problem.
  • the breakdown phenomenon of the gate insulating film due to the electric field concentration in the gate insulating film, not in the SiC layer is the main determinant of the breakdown voltage.
  • the determination factor of the breakdown voltage differs between the Si semiconductor device and the SiC semiconductor device. For this reason, it is not the best measure to simply apply the technique of the above publication, which is considered to be based on the use of Si, in order to improve the breakdown voltage of the SiC semiconductor device. Therefore, it is preferable to use an optimum termination structure for maintaining the breakdown voltage for the SiC semiconductor device.
  • a general guard ring that is, a guard ring on a semiconductor layer
  • electric field concentration occurs near the surface of the semiconductor layer.
  • the electric field tends to concentrate in the element portion at a location adjacent to the guard ring and close to the surface of the semiconductor layer. In this place, a breakdown phenomenon due to electric field concentration may occur.
  • the guard rings are provided both in the semiconductor layer and on the semiconductor layer as described in the above publication, the structure of the semiconductor device is complicated in that it has a plurality of types of guard rings, and the guard ring is formed. The manufacturing method is complicated in that the number of impurity implantation steps increases.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a silicon carbide semiconductor device having a high breakdown voltage and a simple structure and a method for manufacturing the same. .
  • the silicon carbide semiconductor device of the present invention has an element part in which a semiconductor element is provided and a terminal part surrounding the element part.
  • the silicon carbide semiconductor device has a silicon carbide film, a first main electrode, and a second main electrode.
  • the silicon carbide film has a first main surface and a second main surface opposite to the first main surface.
  • the second main surface has an element formation surface in the element portion and a termination surface in the termination portion.
  • the silicon carbide film has a first range that forms a first main surface and an intermediate surface opposite to the first main surface, and a second range that is provided on the intermediate surface and forms an element formation surface.
  • the first range includes a first breakdown voltage holding layer having a first conductivity type, and a guard ring region having a second conductivity type partially provided on the intermediate surface within the terminal portion and surrounding the element portion on the intermediate surface.
  • the second range has a second breakdown voltage holding layer having the first conductivity type.
  • the second range has either a structure having only the second breakdown voltage holding layer in the termination portion or a structure arranged only in the element portion among the element portion and the termination portion.
  • the first main electrode faces the first main surface.
  • the second main electrode faces the element forming surface of the second main surface.
  • the second range includes any one of a structure having only the second breakdown voltage holding layer in the termination portion and a structure arranged only in the element portion among the element portion and the termination portion. Have.
  • the second range has only the second breakdown voltage holding layer in the termination portion, it is not necessary to provide a structure other than the second breakdown voltage holding layer in the termination portion in the second range.
  • the second range has a structure that is arranged only in the element portion of the element portion and the termination portion, it is not necessary to provide the second range in the termination portion.
  • the structure of the silicon carbide semiconductor device can be simplified.
  • the portion in the termination portion of the second range consists of only the second breakdown voltage holding layer.
  • terminus surface has a 1st conductivity type. Therefore, no pn junction is provided on the termination surface. Therefore, electric field concentration in the vicinity of the termination surface can be prevented. Therefore, it is possible to prevent a high electric field from being applied in the vicinity of the element formation surface adjacent to the termination surface.
  • the second range has a structure that is arranged only in the element portion of the element portion and the termination portion, the element formation surface is configured by the second range, and the termination surface is not the second range but the first range. Consists of.
  • the position of the element formation surface and the position of the end surface are shifted in the thickness direction. Therefore, the influence of the electric field concentration in the vicinity of the termination surface on the vicinity of the element formation surface can be suppressed. In any case, it is possible to prevent the element portion from being destroyed in the vicinity of the end face.
  • the structure of the silicon carbide semiconductor device can be simplified and the breakdown voltage of the silicon carbide semiconductor device can be increased.
  • the first range may include a charge compensation region partially provided on the intermediate surface in the element portion and having the second conductivity type and having a lower impurity concentration than the impurity concentration of the guard ring region.
  • the element formation surface and the end surface may be arranged on one plane. Thereby, the shape of the surface of the silicon carbide film is simplified. Therefore, the structure of the silicon carbide semiconductor device can be further simplified.
  • the termination surface may be arranged shifted from the virtual plane including the element formation surface toward the first main surface. As a result, the position of the element formation surface and the position of the end surface are shifted in the thickness direction. Therefore, the influence of the electric field concentration in the vicinity of the termination surface on the vicinity of the element formation surface can be suppressed. Therefore, it is possible to more reliably prevent the element portion from being destroyed in the vicinity of the terminal surface.
  • the second range may cover the guard ring area. That is, the second range may remain on the guard ring region.
  • the method for manufacturing the silicon carbide semiconductor device can be simplified as compared with the case where the entire second range on the guard ring region is removed.
  • the guard ring area may be located on the end face.
  • the silicon carbide film does not have a portion covering the guard ring region. Therefore, it is possible to prevent the electric field from wrapping around the guard ring. Therefore, it is possible to more reliably prevent the element portion from being destroyed in the vicinity of the terminal surface.
  • the method for manufacturing a silicon carbide semiconductor device of the present invention is a method for manufacturing a silicon carbide semiconductor device having an element portion in which a semiconductor element is provided and a terminal portion surrounding the element portion.
  • the silicon carbide semiconductor device includes a silicon carbide film having a first main surface and a second main surface opposite to the first main surface. The second main surface has an element formation surface in the element portion and a termination surface in the termination portion.
  • the method for manufacturing a silicon carbide semiconductor device includes the following steps.
  • the step of forming the first range includes the step of forming the first breakdown voltage holding layer having the first main surface and the intermediate surface and having the first conductivity type, and the intermediate surface partly in the terminal portion. Forming a guard ring region surrounding the element portion on the surface and having the second conductivity type.
  • a second range forming an element formation surface is formed on the intermediate surface.
  • the step of forming the second range includes a step of forming a second breakdown voltage holding layer having the first conductivity type on the intermediate surface after the step of forming the guard ring region.
  • the step of forming the second range includes any one of a structure in which the second range has only the second breakdown voltage holding layer in the termination portion and a structure in which only the element portion of the element portion and the termination portion is disposed. To do so. A first main electrode facing the first main surface is formed. A second main electrode facing the element forming surface of the second main surface is formed.
  • the second range has either a structure having only the second breakdown voltage holding layer in the termination portion or a structure arranged only in the element portion among the element portion and the termination portion.
  • the portion in the termination portion of the second range consists only of the second breakdown voltage holding layer.
  • the element formation surface is configured by the second range, and the termination surface is not the second range but the first range. Consists of. As a result, the position of the element formation surface and the position of the end surface are shifted in the thickness direction. Therefore, the influence of the electric field concentration in the vicinity of the termination surface on the vicinity of the element formation surface can be suppressed. In any of the above cases, it is possible to prevent the element portion from being destroyed in the vicinity of the end face.
  • the second range does not need to include a portion having the second conductivity type in the terminal portion. Therefore, the manufacturing method of a silicon carbide semiconductor device can be simplified.
  • the breakdown voltage of the silicon carbide semiconductor device can be increased and the manufacturing method can be simplified.
  • the step of forming the second range is performed by removing at least a part of the second breakdown voltage holding layer in the terminal portion, thereby shifting the terminal surface from the virtual plane including the element formation surface toward the first main surface. May be included. As a result, the position of the element formation surface and the position of the end surface are shifted in the thickness direction. Therefore, the influence of the electric field concentration in the vicinity of the termination surface on the vicinity of the element formation surface can be suppressed. Therefore, it is possible to more reliably prevent the element portion from being destroyed in the vicinity of the terminal surface.
  • the structure of the silicon carbide semiconductor device can be simplified and the breakdown voltage of the silicon carbide semiconductor device can be increased.
  • FIG. 1 is a plan view schematically showing a configuration of a silicon carbide semiconductor device in a first embodiment of the present invention.
  • FIG. 2 is a schematic partial sectional view taken along line II-II in FIG.
  • FIG. 3 is a schematic partial cross-sectional perspective view of a silicon carbide film included in the silicon carbide semiconductor device in broken line part III in FIG. 1.
  • FIG. 3 is a partial cross sectional view schematically showing a first step of the method for manufacturing the silicon carbide semiconductor device of FIG. 2.
  • FIG. 11 is a partial cross sectional view schematically showing a second step of the method for manufacturing the silicon carbide semiconductor device of FIG. 2.
  • FIG. 11 is a partial cross sectional view schematically showing a third step of the method for manufacturing the silicon carbide semiconductor device of FIG. 2.
  • FIG. 12 is a partial cross sectional view schematically showing a fourth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 2.
  • FIG. 10 is a partial cross sectional view schematically showing a fifth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 2.
  • FIG. 12 is a partial cross sectional view schematically showing a sixth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 2.
  • FIG. 12 is a partial cross sectional view schematically showing a seventh step of the method for manufacturing the silicon carbide semiconductor device of FIG. 2.
  • FIG. 12 is a partial cross sectional view schematically showing an eighth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 2.
  • FIG. 10 is a partial cross sectional view schematically showing a fifth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 2.
  • FIG. 12 is a partial cross sectional view schematically showing a sixth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 2.
  • FIG. 12 is a partial cross sectional
  • FIG. 12 is a partial cross sectional view schematically showing a ninth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 2.
  • FIG. 12 is a partial cross sectional view schematically showing a tenth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 2. It is a fragmentary sectional view which shows schematically the structure of the silicon carbide semiconductor device in Embodiment 2 of this invention.
  • FIG. 15 is a partial cross sectional view schematically showing a step of the method for manufacturing the silicon carbide semiconductor device of FIG. 14. It is a fragmentary sectional view which shows schematically the structure of the silicon carbide semiconductor device in Embodiment 3 of this invention.
  • FIG. 10 is a partial cross sectional view schematically showing a configuration of a silicon carbide semiconductor device in a fourth embodiment of the present invention.
  • FIG. 10 is a partial cross sectional view schematically showing a configuration of a silicon carbide semiconductor device in a fifth embodiment of the present invention. It is a fragmentary sectional view showing roughly the fine structure of the surface of a silicon carbide film which a silicon carbide semiconductor device has.
  • FIG. 3 is a diagram showing a crystal structure of a (000-1) plane in polytype 4H hexagonal crystal.
  • FIG. 21 is a diagram showing a crystal structure of a (11-20) plane along line XXI-XXI in FIG.
  • FIG. 20 is a view showing a crystal structure in the vicinity of the surface of the composite surface in FIG.
  • FIG. 19 in the (11-20) plane.
  • FIG. 20 is a view of the composite surface of FIG. 19 viewed from the (01-10) plane.
  • FIG. 5 is a graph showing an example of a relationship between a channel surface and a (000-1) plane viewed macroscopically and channel mobility when a thermal etching is performed and when it is not performed. It is. It is a graph which shows an example of the relationship between the angle between a channel direction and the ⁇ 0-11-2> direction, and channel mobility. It is a figure which shows the modification of FIG.
  • MOSFET 201 silicon carbide semiconductor device
  • MOSFET 201 has an element portion CL provided with a transistor element (semiconductor element) and a termination portion TM surrounding the element portion CL.
  • the MOSFET 201 includes a single crystal substrate 80, an epitaxial film 90 (silicon carbide film), a gate oxide film 91 (gate insulating film), a gate electrode 92, and a drain electrode 98 (first main electrode). Electrode), a source electrode 94 (second main electrode), an interlayer insulating film 93, and a source wiring layer 95.
  • Single crystal substrate 80 is made of n-type (first conductivity type) silicon carbide.
  • Single crystal substrate 80 preferably has a hexagonal crystal structure, and more preferably has polytype 4H.
  • Epitaxial film 90 (FIG. 3) is a silicon carbide film formed epitaxially on single crystal substrate 80.
  • Epitaxial film 90 has lower surface P1 (first main surface) in contact with single crystal substrate 80 and upper surface P2 (second main surface opposite to the first main surface).
  • the upper surface P2 has an element formation surface PE in the element portion CL and a termination surface PT in the termination portion TM.
  • Epitaxial film 90 has a lower range RA (first range) and an upper range RB (second range).
  • the lower range RA has a lower surface P1 and an intermediate surface PM opposite to the lower surface P1.
  • the lower range RA includes an n-type lower drift layer 81A (first breakdown voltage holding layer), a p-type (second conductivity type different from the first conductivity type), a charge compensation region 71, p A JTE (Junction Termination Extension) region 72 having a type and a guard ring region 73 having a p type are included.
  • Lower drift layer 81A preferably has a lower impurity concentration than that of single crystal substrate 80.
  • the impurity concentration of lower drift layer 81A is preferably 1 ⁇ 10 15 cm ⁇ 3 or more and 5 ⁇ 10 16 cm ⁇ 3 or less, for example, 8 ⁇ 10 15 cm ⁇ 3 .
  • the charge compensation region 71 is partially provided on the intermediate surface PM in the element portion CL.
  • the charge compensation region 71 preferably has an impurity concentration of about 2.5 ⁇ 10 13 cm ⁇ 3 or more.
  • the JTE region 72 is partially provided on the intermediate surface PM in the termination portion TM, is in contact with the charge compensation region 71, and surrounds the element portion CL. JTE region 72 has a lower impurity concentration than the impurity concentration of charge compensation region 71.
  • the guard ring region 73 is partially provided on the intermediate surface PM in the terminal end TM.
  • the guard ring region 73 surrounds the element portion CL on the intermediate plane PM and is separated from the JTE region 72.
  • Guard ring region 73 preferably has a lower impurity concentration than that of charge compensation region 71 and may have an impurity concentration similar to that of JTE region 72.
  • the upper range RB is provided on the intermediate surface PM and forms an element formation surface PE and a termination surface PT.
  • the element formation surface PE and the termination surface PT are arranged on one plane.
  • upper range RB includes n-type upper drift layer 81B (second breakdown voltage holding layer), p-type base layer 82, and n-type source region 83. And a contact region 84 having a p-type.
  • Upper range RB has a structure having only upper drift layer 81B in termination portion TM.
  • the lower drift layer 81A and the upper drift layer 81B constitute a drift region 81 (a breakdown voltage holding region) in the element portion CL.
  • Upper drift layer 81B preferably has a lower impurity concentration than that of single crystal substrate 80, and more preferably has the same impurity concentration as that of lower drift layer 81A.
  • the base layer 82 is provided on the upper drift layer 81B in the element portion CL.
  • Base layer 82 has, for example, an impurity concentration of 1 ⁇ 10 18 cm ⁇ 3 .
  • the source region 83 is provided on the base layer 82, and is separated from the upper drift layer 81B by the base layer 82.
  • Contact region 84 is connected to base layer 82.
  • a trench TR is provided on the element formation surface PE in the upper range RB of the epitaxial film 90.
  • Trench TR has side wall surface SW and bottom surface BT.
  • Sidewall surface SW passes through source region 83 and base layer 82 and reaches upper drift layer 81B. Therefore, side wall surface SW includes a portion formed by base layer 82.
  • Sidewall surface SW includes a channel surface of MOSFET 201 on base layer 82.
  • the side wall surface SW is inclined with respect to the element formation surface PE of the epitaxial film 90, whereby the trench TR expands in a tapered shape toward the opening.
  • the plane orientation of the side wall surface SW is preferably inclined at 50 ° or more and 80 ° or less with respect to the ⁇ 000-1 ⁇ plane, and is inclined at 50 ° or more and 80 ° or less with respect to the (000-1) plane. It is more preferable.
  • Side wall surface SW has one of the plane orientations ⁇ 0-33-8 ⁇ , ⁇ 0-11-2 ⁇ , ⁇ 0-11-4 ⁇ and ⁇ 0-11-1 ⁇ when viewed macroscopically. May be.
  • the plane orientation ⁇ 0-33-8 ⁇ has an off angle of 54.7 degrees from the ⁇ 000-1 ⁇ plane.
  • the plane orientation ⁇ 0-11-1 ⁇ has an off angle of 75.1 degrees from the ⁇ 000-1 ⁇ plane. Accordingly, the plane orientations ⁇ 0-33-8 ⁇ , ⁇ 0-11-2 ⁇ , ⁇ 0-11-4 ⁇ and ⁇ 0-11-1 ⁇ correspond to off-angles of 54.7 to 75.1 degrees.
  • the sidewall surface SW is processed by inclining about 50 degrees or more and 80 degrees or less with respect to the ⁇ 000-1 ⁇ plane.
  • the macroscopic plane orientation of SW is easily set to any one of ⁇ 0-33-8 ⁇ , ⁇ 0-11-2 ⁇ , ⁇ 0-11-4 ⁇ , and ⁇ 0-11-1 ⁇ .
  • the side wall surface SW preferably has a predetermined crystal plane (also referred to as a special plane) particularly in a portion on the base layer 82. Details of the special surface will be described later.
  • a predetermined crystal plane also referred to as a special plane
  • bottom surface BT is separated from the lower range RA by the upper range RB.
  • bottom surface BT has a flat shape substantially parallel to upper surface P2 of epitaxial film 90. Note that the bottom surface BT does not have to be a flat surface, and may be substantially point-like in the cross-sectional view of FIG.
  • the gate oxide film 91 covers each of the sidewall surface SW and the bottom surface BT of the trench TR.
  • Gate oxide film 91 has a portion that connects upper drift layer 81 ⁇ / b> B and source region 83 on base layer 82.
  • the gate electrode 92 is for switching between the ON state and the OFF state of the MOSFET 201.
  • the gate electrode 92 is provided on the gate oxide film 91.
  • Gate electrode 92 is arranged on sidewall surface SW via gate oxide film 91.
  • the source electrode 94 faces the element formation surface PE on the upper surface P2. Specifically, the source electrode 94 is in contact with each of the source region 83 and the contact region 84 on the element formation surface PE.
  • the source electrode 94 is an ohmic electrode and is made of, for example, silicide.
  • the source wiring layer 95 is in contact with the source electrode 94. Source wiring layer 95 is, for example, an aluminum layer.
  • the interlayer insulating film 93 insulates between the gate electrode 92 and the source wiring layer 95.
  • drain electrode 98 faces the lower surface P1. Specifically, drain electrode 98 is provided on lower surface P ⁇ b> 1 of epitaxial film 90 with single crystal substrate 80 interposed therebetween.
  • lower range RA is formed on single crystal substrate 80. Specifically, it is as follows.
  • lower drift layer 81 ⁇ / b> A forming lower surface P ⁇ b> 1 and intermediate surface PM is formed by epitaxial growth of silicon carbide on single crystal substrate 80.
  • the plane of the single crystal substrate 80 on which epitaxial growth is performed preferably has an off angle within 8 degrees from the ⁇ 000-1 ⁇ plane, and more preferably has an off angle within 8 degrees from the (000-1) plane. preferable.
  • Epitaxial growth can be performed by a CVD method.
  • the source gas for example, a mixed gas of silane (SiH 4 ) and propane (C 3 H 8 ) can be used. At this time, it is preferable to introduce, for example, nitrogen (N) or phosphorus (P) as impurities.
  • an impurity region is formed by impurity ion implantation on the intermediate surface PM exposed at this time.
  • the charge compensation region 71 is partially formed on the intermediate surface PM in the element portion CL.
  • a JTE region 72 and a guard ring region 73 are partially formed on the intermediate surface PM in the terminal end TM.
  • the order of forming the impurity regions is arbitrary.
  • an impurity for imparting p-type that is, an acceptor is implanted.
  • the acceptor for example, aluminum can be used.
  • an upper range RB is formed on the intermediate surface PM.
  • the step of forming the upper range RB is performed so that the upper range RB has a structure having only the upper drift layer 81B in the termination portion TM. Specifically, it is as follows.
  • the upper drift layer 81B is formed by the same method as the lower drift layer 81A. Thereby, an epitaxial film 90 having a lower range RA and an upper range RB is obtained.
  • impurity regions are formed by impurity ion implantation on the upper surface P2 of the epitaxial film 90 in the element portion CL.
  • the base layer 82 is formed on the upper drift layer 81B in the element portion CL.
  • a source region 83 separated from the upper drift layer 81B by the base layer 82 is formed on the base layer 82.
  • a contact region 84 extending from the upper surface P2 to the base layer 82 is formed in the element portion CL.
  • the order of forming the impurity regions is arbitrary. In the termination part TM, it is not necessary to perform impurity ion implantation on the upper surface P2.
  • the temperature of this heat treatment is preferably 1500 ° C. or higher and 1900 ° C. or lower, for example, about 1700 ° C.
  • the heat treatment time is, for example, about 30 minutes.
  • the atmosphere of the heat treatment is preferably an inert gas atmosphere, for example, an argon atmosphere.
  • a mask layer 61 having an opening is formed on the upper surface P ⁇ b> 2 of the epitaxial film 90.
  • the opening is formed corresponding to the position of trench TR (FIG. 2).
  • Mask layer 61 is preferably made of silicon dioxide, and more preferably formed by thermal oxidation. In the present embodiment, the opening is formed only on the portion in the element portion CL of the upper surface P2.
  • the reactive gas is supplied to the heated epitaxial film 90.
  • the reactive gas can react with silicon carbide under heating, and preferably contains a halogen gas.
  • the reactive gas contains, for example, at least one of Cl 2 , BCl 3, CF 4 , and SF 6 , and particularly preferably contains Cl 2 .
  • the reactive gas may further contain oxygen gas.
  • the reactive gas may contain a carrier gas.
  • As the carrier gas for example, nitrogen gas, argon gas or helium gas can be used.
  • the epitaxial film 90 is heated, for example, at about 700 ° C. or more and about 1000 ° C. or less.
  • the trench TR having the side wall surface SW is formed on the element formation surface PE on the upper surface P2 by this thermal etching.
  • the etching rate of silicon carbide in this thermal etching is, for example, about 70 ⁇ m / hour. In this case, if the mask layer 61 is made of silicon dioxide, its consumption is remarkably suppressed.
  • the trench TR is formed by thermal etching, a special surface is self-formed on the side wall surface SW, particularly on the base layer 82.
  • the mask layer 61 is removed by an arbitrary method such as etching (FIG. 10).
  • gate oxide film 91 is formed on sidewall surface SW and bottom surface BT of trench TR.
  • Gate oxide film 91 has a portion that connects upper drift layer 81 ⁇ / b> B and source region 83 on base layer 82.
  • the gate oxide film 91 is preferably formed by thermal oxidation.
  • NO annealing using nitrogen monoxide (NO) gas as the atmospheric gas may be performed.
  • the temperature profile has, for example, conditions of a temperature of 1100 ° C. to 1300 ° C. and a holding time of about 1 hour.
  • nitrogen atoms are introduced into the interface region between gate oxide film 91 and base layer 82.
  • a gas other than NO gas may be used as the atmospheric gas.
  • Ar annealing using argon (Ar) as an atmospheric gas may be further performed after the NO annealing.
  • the heating temperature for Ar annealing is preferably higher than the heating temperature for NO annealing and lower than the melting point of the gate oxide film 91.
  • the time during which this heating temperature is maintained is, for example, about 1 hour. Thereby, the formation of interface states in the interface region between gate oxide film 91 and base layer 82 is further suppressed.
  • other inert gas such as nitrogen gas may be used as the atmospheric gas instead of Ar gas.
  • a gate electrode 92 is formed on the gate oxide film 91.
  • gate electrode 92 is formed on gate oxide film 91 so as to at least partially fill the region inside trench TR with gate oxide film 91 interposed therebetween.
  • the gate electrode 92 can be formed by, for example, forming a conductor or doped polysilicon and CMP.
  • interlayer insulating film 93 is formed on gate electrode 92 and gate oxide film 91 so as to cover the exposed surface of gate electrode 92. Etching is performed so that openings are formed in the interlayer insulating film 93 and the gate oxide film 91. Through this opening, each of source region 83 and contact region 84 is exposed on upper surface P2. Next, a source electrode 94 facing the element formation surface PE on the upper surface P2 is formed. Specifically, source electrode 94 in contact with each of source region 83 and n contact region 84 is formed on upper surface P2.
  • the drain electrode 98 facing the lower surface P1 is formed. Specifically, the drain electrode 98 is formed on the lower drift layer 81A via the single crystal substrate 80. A source wiring layer 95 is formed. Thereby, the MOSFET 201 is obtained.
  • upper range RB (FIG. 2) has a structure having only upper drift layer 81B in termination portion TM. In other words, it is not necessary to provide a structure other than the upper drift layer 81B in the termination portion TM in the upper range RB. Therefore, the structure of the MOSFET 201 can be simplified.
  • the element formation surface PE and the termination surface PT are arranged on one plane. Thereby, the shape of the surface of the epitaxial film 90 is simplified. Therefore, the structure of the MOSFET 201 can be further simplified.
  • the portion in the termination part TM is composed only of the upper drift layer 81B.
  • the whole terminal surface PT has n-type. Therefore, no pn junction is provided on the termination surface PT. Therefore, electric field concentration in the vicinity of the end surface PT can be prevented. Therefore, it is possible to prevent a high electric field from being applied in the vicinity of the element formation surface PE adjacent to the termination surface PT. Therefore, destruction of the element part CL in the vicinity of the termination surface PT can be prevented.
  • the breakdown voltage of the MOSFET 201 can be increased.
  • the lower range RA includes the charge compensation region 71, the electric field in the element portion CL is suppressed. Thereby, the breakdown voltage of the MOSFET 201 can be further increased.
  • the structure of the MOSFET 201 increases the voltage burden due to the lower range RA in the terminal portion TM in the off state as compared with the upper range RB. If such a structure is applied to a Si semiconductor device instead of a SiC semiconductor device, the Si layer is likely to be destroyed in the lower range RA, and a high breakdown voltage cannot be obtained. Therefore, the structure of the MOSFET 201 is not very suitable for the Si semiconductor device, and is particularly suitable for the SiC semiconductor device.
  • termination surface PT is arranged so as to be shifted from virtual plane PV including element formation surface PE toward lower surface P1. .
  • the end surface PT and the element formation surface PE are connected by a side surface PS located at the end portion TM.
  • side surface PS is inclined at an angle of less than 90 degrees with respect to element formation surface PE.
  • the side surface PS may be a special surface described later.
  • the upper range RB covers the guard ring region 73.
  • the thickness of the upper range RB between the end surface PT and the intermediate surface PM is preferably 1 ⁇ m or less.
  • the upper range RB is formed, a part of the upper drift layer 81B is removed in the termination part TM. Thereby, the end surface PT shifted from the virtual plane PV including the element formation surface PE toward the lower surface P1 is formed.
  • the partial removal of upper drift layer 81B is performed such that upper range RB remains on guard ring region 73.
  • the partial removal of the upper drift layer 81B can be performed by, for example, thermal etching or reactive ion etching (RIE).
  • the position of the element formation surface PE and the position of the end surface PT are shifted in the thickness direction. Therefore, the influence of the electric field concentration in the vicinity of the termination surface PT on the vicinity of the element formation surface PE can be suppressed. Therefore, destruction of the element part CL in the vicinity of the termination surface PT can be prevented more reliably. Thereby, the breakdown voltage can be further increased.
  • the partial removal of the upper drift layer 81B is performed so that the upper range RB remains on the guard ring region 73.
  • the manufacturing method can be simplified as compared with the case where all of the upper range RB on the guard ring region 73 is removed.
  • the thickness of the upper range RB remaining on the intermediate surface PM is 1 ⁇ m or less, the wraparound of the electric field on the guard ring region 73 can be suppressed.
  • the structure of the MOSFET 202 increases the voltage burden due to the lower range RA in the termination portion TM in the off state as compared with the upper range RB. If such a structure is applied to a Si semiconductor device instead of a SiC semiconductor device, the Si layer is likely to be destroyed in the lower range RA, and a high breakdown voltage cannot be obtained. Therefore, the structure of MOSFET 202 is not very suitable for a Si semiconductor device, and is particularly suitable for a SiC semiconductor device.
  • guard ring region 73 is located on termination surface PT. Since the configuration other than the above is substantially the same as the configuration of the second embodiment described above, the same or corresponding elements are denoted by the same reference numerals, and description thereof will not be repeated.
  • the epitaxial film 90 does not have a portion covering the guard ring region 73. Thereby, the wraparound of the electric field on the guard ring region 73 can be prevented. Therefore, destruction of the element part CL in the vicinity of the termination surface PT can be prevented more reliably. Thereby, the breakdown voltage can be further increased.
  • the structure of the MOSFET 203 increases the voltage burden caused by the lower range RA in the terminal portion TM in the off state as compared with the upper range RB. If such a structure is applied to a Si semiconductor device instead of a SiC semiconductor device, the Si layer is likely to be destroyed in the lower range RA, and a high breakdown voltage cannot be obtained. Therefore, the structure of the MOSFET 203 is not very suitable for the Si semiconductor device, and is particularly suitable for the SiC semiconductor device.
  • upper range RB has a structure arranged only in element portion CL among element portion CL and termination portion TM.
  • the upper range RB is provided only outside the terminal end TM. Accordingly, the upper range RB forms the element formation surface PE, and the lower range RA forms the termination surface PT.
  • the entire upper drift layer 81B is removed in the termination portion TM.
  • the upper range RB is provided only in the element part CL among the element part CL and the terminal part TM.
  • the end surface PT shifted from the virtual plane PV including the element formation surface PE toward the lower surface P1 is formed.
  • the structure of the MOSFET 201 can be simplified.
  • the element formation surface PE is configured by the upper range RB
  • the termination surface PT is configured by the lower range RA instead of the upper range RB.
  • the position of the element formation surface PE and the position of the end surface PT are shifted in the thickness direction. Therefore, the influence of the electric field concentration in the vicinity of the termination surface PT on the vicinity of the element formation surface PE can be suppressed. Therefore, destruction of the element part CL in the vicinity of the termination surface PT can be prevented. Thereby, the breakdown voltage can be further increased.
  • the structure of the MOSFET 204 (FIG. 17) is such that the voltage is applied only to the lower range RA without using the upper range RB in the termination portion TM in the off state. If such a structure is applied to a Si semiconductor device instead of a SiC semiconductor device, the Si layer is likely to be destroyed in the lower range RA, and a high breakdown voltage cannot be obtained. Therefore, the structure of the MOSFET 203 is not very suitable for the Si semiconductor device, and is particularly suitable for the SiC semiconductor device.
  • MOSFET 205 of the present embodiment which is a modification of MOSFET 201 (FIG. 2), is a planar type rather than a trench type. That is, the trench TR (FIG. 2) is not provided on the element formation surface PE of the epitaxial film 90, and a planar gate structure is provided. Specifically, impurity regions of a base layer 82P, a source region 83P, and a contact region 84P are formed on the element formation surface PE on the flat upper surface P2. A gate oxide film 91P is provided on the flat P2, and a gate electrode 92P is provided thereon. Since the configuration other than the above is substantially the same as the configuration of the first embodiment described above, the same or corresponding elements are denoted by the same reference numerals, and description thereof is not repeated.
  • the electric field strength applied to the boundary between the base layer 82P and the upper drift layer 81B, which tends to be a determining factor of the breakdown voltage in the planar MOSFET, is further reduced.
  • the breakdown voltage of the MOSFET 205 can be increased.
  • planar MOSFETs as modifications of the trench MOSFETs 202 to 204 (FIGS. 14, 16, and 17) of the other embodiments 2 to 4 may be used.
  • the trench type MOS structure in the MOSFETs 202 to 204 may be replaced with a planar type MOS structure as shown in the present embodiment.
  • side wall surface SW (FIG. 2) of trench TR preferably has a special surface particularly on base layer 82.
  • the case where the side wall surface SW has a special surface will be described.
  • the side wall surface SW having a special surface includes a surface S1 (first surface).
  • the plane S1 has a plane orientation ⁇ 0-33-8 ⁇ , and preferably has a plane orientation (0-33-8).
  • the side wall surface SW includes the surface S1 microscopically.
  • side wall surface SW further includes a surface S2 (second surface) microscopically.
  • the plane S2 has a plane orientation ⁇ 0-11-1 ⁇ , and preferably has a plane orientation (0-11-1).
  • “microscopic” means that the dimensions are as detailed as at least a dimension of about twice the atomic spacing.
  • TEM Transmission Electron Microscope
  • side wall surface SW has composite surface SR.
  • the composite surface SR is configured by periodically repeating the surfaces S1 and S2. Such a periodic structure can be observed by, for example, TEM or AFM (Atomic Force Microscopy).
  • Composite surface SR has a plane orientation ⁇ 0-11-2 ⁇ , preferably a plane orientation (0-11-2). In this case, the composite surface SR has an off angle of 62 ° macroscopically with respect to the ⁇ 000-1 ⁇ plane.
  • “macroscopic” means ignoring a fine structure having a dimension on the order of atomic spacing. As such a macroscopic off-angle measurement, for example, a general method using X-ray diffraction can be used.
  • the channel direction CD which is the direction in which carriers flow on the channel surface, is along the direction in which the above-described periodic repetition is performed.
  • Si atoms are atoms of A layer (solid line in the figure), B layer atoms (broken line in the figure) located below, C layer atoms (dotted line in the figure) located below, and B layer atoms (not shown) located below this It is provided repeatedly. That is, a periodic laminated structure such as ABCBABCBABCB... Is provided with four layers ABCB as one period.
  • the atoms in each of the four layers ABCB constituting one period described above are (0-11-2) It is not arranged to be completely along the plane.
  • the (0-11-2) plane is shown so as to pass through the position of atoms in the B layer.
  • the atoms in the A layer and the C layer are separated from the (0-11-2) plane. You can see that it is shifted. For this reason, even if the macroscopic plane orientation of the surface of the silicon carbide single crystal, that is, the plane orientation when ignoring the atomic level structure is limited to (0-11-2), the surface is microscopic. Can take various structures.
  • a surface S1 having a surface orientation (0-33-8) and a surface S2 connected to the surface S1 and having a surface orientation different from the surface orientation of the surface S1 are alternately provided. It is configured by being.
  • the length of each of the surface S1 and the surface S2 is twice the atomic spacing of Si atoms (or C atoms).
  • the surface obtained by averaging the surfaces S1 and S2 corresponds to the (0-11-2) surface (FIG. 17).
  • the single crystal structure periodically includes a structure (part of the plane S1) equivalent to a cubic crystal when viewed partially.
  • a surface S1 having a surface orientation (001) in a structure equivalent to the above-described cubic crystal and a surface S2 connected to the surface S1 and having a surface orientation different from the surface orientation of the surface S1 are alternated. It is comprised by being provided in.
  • a plane having a plane orientation (001) in the structure equivalent to a cubic crystal (plane S1 in FIG. 19) and a plane connected to this plane and having a plane orientation different from this plane orientation plane in FIG. 23
  • polytypes other than 4H may constitute the surface according to S2).
  • the polytype may be 6H or 15R, for example.
  • the horizontal axis indicates the angle D1 between the macroscopic plane orientation of the side wall surface SW having the channel surface and the (000-1) plane
  • the vertical axis indicates the mobility MB.
  • the plot group CM corresponds to the case where the side wall surface SW is finished as a special surface by thermal etching
  • the plot group MC corresponds to the case where such thermal etching is not performed.
  • the mobility MB in the plot group MC was maximized when the macroscopic surface orientation of the channel surface was (0-33-8). This is because, when thermal etching is not performed, that is, when the microscopic structure of the channel surface is not particularly controlled, the macroscopic plane orientation is set to (0-33-8). This is probably because the ratio of the formation of the visual plane orientation (0-33-8), that is, the plane orientation (0-33-8) considering the atomic level, stochastically increased.
  • the mobility MB in the plot group CM was maximized when the macroscopic surface orientation of the channel surface was (0-11-2) (arrow EX).
  • the reason for this is that, as shown in FIGS. 22 and 23, a large number of surfaces S1 having a plane orientation (0-33-8) are regularly and densely arranged via the surface S2, so that the surface of the channel surface is fine. This is probably because the proportion of the visual plane orientation (0-33-8) has increased.
  • the mobility MB has an orientation dependency on the composite surface SR.
  • the horizontal axis indicates the angle D2 between the channel direction and the ⁇ 0-11-2> direction
  • the vertical axis indicates the mobility MB (arbitrary unit) of the channel surface.
  • a broken line is added to make the graph easier to see.
  • the angle D2 of the channel direction CD (FIG. 19) is preferably 0 ° or more and 60 ° or less, and more preferably approximately 0 °. all right.
  • the side wall surface SW may further include a surface S3 (third surface) in addition to the composite surface SR (shown in a simplified manner as a straight line in FIG. 26).
  • the off angle of the side wall surface SW with respect to the ⁇ 000-1 ⁇ plane deviates from 62 ° which is the ideal off angle of the composite surface SR. This deviation is preferably small and preferably within a range of ⁇ 10 °.
  • a surface included in such an angle range for example, there is a surface whose macroscopic plane orientation is a ⁇ 0-33-8 ⁇ plane.
  • the off angle of the side wall surface SW with respect to the (000-1) plane deviates from 62 °, which is the ideal off angle of the composite surface SR.
  • This deviation is preferably small and preferably within a range of ⁇ 10 °.
  • a surface included in such an angle range for example, there is a surface whose macroscopic plane orientation is a (0-33-8) plane.
  • the side wall surface SW may include a composite surface SQ configured by periodically repeating the surface S3 and the composite surface SR.
  • a periodic structure can be observed by, for example, TEM or AFM (Atomic Force Microscopy).
  • the silicon carbide semiconductor device may be a MISFET (Metal Insulator Semiconductor Field Effect Transistor) other than a MOSFET, or may be a transistor other than a MISFET, for example, an IGBT (Insulated Gate Bipolar Transistor).
  • the silicon carbide semiconductor device may not be a transistor, and may be, for example, a Schottky barrier diode.

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Abstract

　炭化珪素膜（９０）は第１および第２の主面（Ｐ１、Ｐ２）を有する。第２の主面（Ｐ２）は素子形成面（ＰＥ）と終端面（ＰＴ）とを有する。炭化珪素膜（９０）は、第１の主面（Ｐ１）と第１の主面（Ｐ１）と反対の中間面（ＰＭ）とをなす第１の範囲（ＲＡ）と、中間面（ＰＭ）上に設けられ素子形成面（ＰＥ）をなす第２の範囲（ＲＢ）とを有する。第１の範囲（ＲＡ）は、第１の耐圧保持層（８１Ａ）と、終端部（ＴＭ）内において中間面（ＰＭ）に部分的に設けられたガードリング領域（７３）とを含む。第２の範囲（ＲＢ）は第２の耐圧保持層（８１Ｂ）を有する。第２の範囲（ＲＢ）は、終端部（ＴＭ）内において第２の耐圧保持層（８１Ｂ）のみを有する構造、および、素子部（ＣＬ）および終端部（ＴＭ）のうち素子部（ＣＬ）にのみ配置される構造のいずれかを有する。

Description

炭化珪素半導体装置およびその製造方法
　この発明は、炭化珪素（ＳｉＣ）半導体装置およびその製造方法に関するものであり、特に、ガードリング領域を有する炭化珪素半導体装置およびその製造方法に関するものである。
　広く用いられている電力用半導体装置であるＳｉ（シリコン）ＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　Field　Effect　Transistor）に関して、耐圧の主な決定要因は、耐圧保持領域をなすドリフト層が耐え得る電界強度の上限である。Ｓｉから作られたドリフト層は、０．３ＭＶ／ｃｍ程度以上の電界が印加された箇所で破壊し得る。このためＭＯＳＦＥＴのドリフト層全体において電界強度を所定の値未満に抑えることが必要である。最も単純な方法はドリフト層の不純物濃度を低くすることである。しかしながらこの方法ではＭＯＳＦＥＴのオン抵抗が大きくなるという短所がある。すなわちオン抵抗と耐圧との間にトレードオフ関係が存在する。
　特開平９－１９１１０９号公報において、典型的なＳｉ　ＭＯＳＦＥＴについて、Ｓｉの物性値から得られる理論限界を考慮しつつ、オン抵抗と耐圧との間のトレードオフ関係の説明がなされている。そしてこのトレードオフを解消するために、ドレイン電極上のｎ型基板の上のｎ型ベース層中において、下側のｐ型埋込層と、上側のｐ型埋込層とを付加することが開示されている。下側のｐ型埋込層および上側の埋込層によってｎ型ベース層は、各々等しい厚さを有する下段と中断と上段とに区分される。この公報によれば、３つの段の各々によって等しい電圧が分担され、各段の最大電界が限界電界強度以下に保たれる。
　また上記公報は、ガードリング（"Field　Limiting　Ring"とも称される）を有する終端構造を設けることを開示している。具体的には、終端構造において、上述した３つの段の各々に対応する深さ位置にガードリングが設けられる。より具体的には終端部において、ｎ型ベース層中において２つの互いに異なる深さ位置のそれぞれに埋込みガードリングが設けられ、さらにｎ型ベース層の表面上にもガードリングが設けられる。これら３種類のガードリングによって、終端構造においても、各段の最大電界が限界強度以下に保たれる。
　なおより一般的には、上記のような埋込みガードリングを有さずｎ型ベース層の表面上にのみガードリングを有する終端構造の方が、広く用いられている。
特開平９－１９１１０９号公報
　オン抵抗と耐圧との間のトレードオフをより大きく改善するための方法として、近年、Ｓｉに代わりＳｉＣを用いることが活発に検討されている。ＳｉＣはＳｉと異なり０．４ＭＶ／ｃｍ以上の電界強度にも十分に耐え得る材料である。すなわち、そのような電界強度下において、Ｓｉ層は破壊されやすいが、ＳｉＣ層は破壊されない。このように高い電界が印加され得る場合は、ＭＯＳＦＥＴ構造における特定位置での電界集中に起因した破壊が問題となる。たとえばトレンチ型ＭＯＳＦＥＴの場合、ＳｉＣ層中ではなくゲート絶縁膜中での電界集中に起因したゲート絶縁膜の破壊現象が、耐圧の主な決定要因である。このように耐圧の決定要因がＳｉ半導体装置とＳｉＣ半導体装置との間で異なる。このため、Ｓｉの使用を前提としていると考えられる上記公報の技術をＳｉＣ半導体装置の耐圧を向上させるために単純に適用することは最善の策ではない。よって、耐圧を維持するための終端構造についても、ＳｉＣ半導体装置に最適なものを用いることが好ましい。
　終端構造として、一般的なガードリング、すなわち半導体層上のガードリングが用いられた場合、半導体層の表面近傍での電界集中が生じる。この結果、素子部のうち、ガードリングに隣接しかつ半導体層の表面に近い箇所において、電界が集中しやすい。この箇所において、電界集中に起因した破壊現象が生じることがあった。また上記公報に記載のようにガードリングを半導体層中と半導体層上との両方に設ける場合、複数種類のガードリングを有する点で半導体装置の構造が複雑であり、またガードリングを形成するための不純物注入工程の回数が増加する点で製造方法が複雑であった。
　本発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、高い耐圧と簡素な構造とを有する炭化珪素半導体装置およびその製造方法を提供することである。
　本発明の炭化珪素半導体装置は、半導体素子が設けられている素子部と、素子部を取り囲んでいる終端部とを有するものである。炭化珪素半導体装置は、炭化珪素膜と、第１の主電極と、第２の主電極とを有する。炭化珪素膜は第１の主面および第１の主面と反対の第２の主面を有する。第２の主面は、素子部内の素子形成面と、終端部内の終端面とを有する。炭化珪素膜は、第１の主面と第１の主面と反対の中間面とをなす第１の範囲と、中間面上に設けられ素子形成面をなす第２の範囲とを有する。第１の範囲は、第１の導電型を有する第１の耐圧保持層と、終端部内において中間面に部分的に設けられ中間面上において素子部を取り囲み第２の導電型を有するガードリング領域とを含む。第２の範囲は、第１の導電型を有する第２の耐圧保持層を有する。第２の範囲は、終端部内において第２の耐圧保持層のみを有する構造、および、素子部および終端部のうち素子部にのみ配置される構造のいずれかを有する。第１の主電極は第１の主面に面している。第２の主電極は第２の主面の素子形成面に面している。
　この炭化珪素半導体装置によれば、第２の範囲は、終端部内において第２の耐圧保持層のみを有する構造、および、素子部および終端部のうち素子部にのみ配置される構造のいずれかを有する。第２の範囲が終端部内において第２の耐圧保持層のみを有する場合、第２の範囲のうち終端部内に第２の耐圧保持層以外の構造を設ける必要がない。第２の範囲が素子部および終端部のうち素子部にのみ配置される構造を有する場合、終端部内に第２の範囲を設ける必要がない。いずれの場合においても、炭化珪素半導体装置の構造を簡素化することができる。
　また、第２の範囲が終端部内において第２の耐圧保持層のみを有する場合、第２の範囲のうち終端部内の部分が第２の耐圧保持層のみからなる。これにより、終端面全体が第１の導電型を有する。よって終端面上にｐｎ接合が設けられない。よって終端面の近傍における電界集中を防止することができる。よって終端面に隣接する素子形成面の近傍に高電界が印加されることが防止される。第２の範囲が素子部および終端部のうち素子部にのみ配置される構造を有する場合、素子形成面が第２の範囲によって構成されつつ、終端面が第２の範囲ではなく第１の範囲によって構成される。これにより厚さ方向において素子形成面の位置と終端面の位置とがずらされる。よって終端面の近傍における電界集中が及ぼす素子形成面の近傍への影響を抑えることができる。いずれの場合においても、終端面の近傍における素子部の破壊を防止することができる。
　以上述べたように、上記の炭化珪素半導体装置によれば、炭化珪素半導体装置の構造を簡素化し、かつ炭化珪素半導体装置の耐圧を高めることができる。
　第１の範囲は、素子部内において中間面に部分的に設けられ、第２の導電型を有しガードリング領域の不純物濃度に比して低い不純物濃度を有する電荷補償領域を含んでもよい。これにより、素子部内の電界を抑制することで、炭化珪素半導体装置の耐圧をより高めることができる。
　素子形成面と終端面とは一の平面上に配置されていてもよい。これにより炭化珪素膜の表面の形状が単純化される。よって炭化珪素半導体装置の構造をより簡素化することができる。
　終端面は、素子形成面を含む仮想平面から第１の主面の方へずらされて配置されていてもよい。これにより厚さ方向において素子形成面の位置と終端面の位置とがずらされる。よって終端面の近傍における電界集中が及ぼす素子形成面の近傍への影響を抑えることができる。よって終端面の近傍における素子部の破壊をより確実に防止することができる。
　第２の範囲はガードリング領域を覆っていてもよい。すなわちガードリング領域上に第２の範囲が残存していてもよい。この場合、ガードリング領域上の第２の範囲の全てが除去される場合に比して、炭化珪素半導体装置の製造方法を簡素化することができる。
　ガードリング領域は終端面に位置していてもよい。この場合、炭化珪素膜は、ガードリング領域を覆う部分を有しない。よってガードリング上における電界の回り込みを防止することができる。よって終端面の近傍における素子部の破壊をより確実に防止することができる。
　本発明の炭化珪素半導体装置の製造方法は、半導体素子が設けられている素子部と素子部を取り囲んでいる終端部とを有する炭化珪素半導体装置の製造方法である。炭化珪素半導体装置は、第１の主面および第１の主面と反対の第２の主面を有する炭化珪素膜を含む。第２の主面は、素子部内の素子形成面と、終端部内の終端面とを有する。炭化珪素半導体装置の製造方法は、以下の工程を有する。
　第１の主面と第１の主面と反対の中間面とをなす第１の範囲が形成される。第１の範囲を形成する工程は、第１の主面および中間面をなし第１の導電型を有する第１の耐圧保持層を形成する工程と、終端部内において中間面に部分的に、中間面上において素子部を取り囲み第２の導電型を有するガードリング領域を形成する工程とを含む。中間面上に、素子形成面をなす第２の範囲が形成される。第２の範囲を形成する工程は、ガードリング領域を形成する工程の後に、中間面上に、第１の導電型を有する第２の耐圧保持層を形成する工程を含む。第２の範囲を形成する工程は、第２の範囲が、終端部内において第２の耐圧保持層のみを有する構造、および、素子部および終端部のうち素子部にのみ配置される構造のいずれかを有するように行わる。第１の主面に面する第１の主電極が形成される。第２の主面の素子形成面に面する第２の主電極が形成される。
　この製造方法によれば、第２の範囲は、終端部内において第２の耐圧保持層のみを有する構造、および、素子部および終端部のうち素子部にのみ配置される構造のいずれかを有する。第２の範囲が終端部内において第２の耐圧保持層のみを有する場合、第２の範囲のうち終端部内の部分が第２の耐圧保持層のみからなる。これにより、終端面全体が第１の導電型を有する。よって終端面上にｐｎ接合が設けられない。よって終端面の近傍における電界集中を防止することができる。よって終端面に隣接する素子形成面の近傍に高電界が印加されることが防止される。第２の範囲が素子部および終端部のうち素子部にのみ配置される構造を有する場合、素子形成面が第２の範囲によって構成されつつ、終端面が第２の範囲ではなく第１の範囲によって構成される。これにより厚さ方向において素子形成面の位置と終端面の位置とがずらされる。よって終端面の近傍における電界集中が及ぼす素子形成面の近傍への影響を抑えることができる。上記いずれの場合においても、終端面の近傍における素子部の破壊を防止することができる。
　また、第２の範囲は、終端部内において第２の導電型を有する部分を含む必要がない。これにより炭化珪素半導体装置の製造方法を簡素化することができる。
　以上述べたように、上記の製造方法によれば、炭化珪素半導体装置の耐圧を高め、かつ製造方法を簡素化することができる。
　第２の範囲を形成する工程は、終端部内において第２の耐圧保持層の少なくとも一部を除去することによって、素子形成面を含む仮想平面から第１の主面の方へずらされた終端面を形成する工程を含んでもよい。これにより厚さ方向において素子形成面の位置と終端面の位置とがずらされる。よって終端面の近傍における電界集中が及ぼす素子形成面の近傍への影響を抑えることができる。よって終端面の近傍における素子部の破壊をより確実に防止することができる。
　本発明によれば上述したように、炭化珪素半導体装置の構造を簡素化し、かつ炭化珪素半導体装置の耐圧を高めることができる。
本発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す平面図である。 図１の線ＩＩ－ＩＩに沿う概略的な部分断面図である。 図１の破線部ＩＩＩにおける、炭化珪素半導体装置が有する炭化珪素膜の概略的な部分断面斜視図である。 図２の炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 図２の炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 図２の炭化珪素半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 図２の炭化珪素半導体装置の製造方法の第４工程を概略的に示す部分断面図である。 図２の炭化珪素半導体装置の製造方法の第５工程を概略的に示す部分断面図である。 図２の炭化珪素半導体装置の製造方法の第６工程を概略的に示す部分断面図である。 図２の炭化珪素半導体装置の製造方法の第７工程を概略的に示す部分断面図である。 図２の炭化珪素半導体装置の製造方法の第８工程を概略的に示す部分断面図である。 図２の炭化珪素半導体装置の製造方法の第９工程を概略的に示す部分断面図である。 図２の炭化珪素半導体装置の製造方法の第１０工程を概略的に示す部分断面図である。 本発明の実施の形態２における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図１４の炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本発明の実施の形態３における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態４における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態５における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 炭化珪素半導体装置が有する炭化珪素膜の表面の微細構造を概略的に示す部分断面図である。 ポリタイプ４Ｈの六方晶における（０００－１）面の結晶構造を示す図である。 図２０の線ＸＸＩ－ＸＸＩに沿う（１１－２０）面の結晶構造を示す図である。 図１９の複合面の表面近傍における結晶構造を（１１－２０）面内において示す図である。 図１９の複合面を（０１－１０）面から見た図である。 巨視的に見たチャネル面および（０００－１）面の間の角度と、チャネル移動度との関係の一例を、熱エッチングが行われた場合と行われなかった場合との各々について示すグラフ図である。 チャネル方向および＜０－１１－２＞方向の間の角度と、チャネル移動度との関係の一例を示すグラフ図である。 図１９の変形例を示す図である。
　以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”－”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
　（実施の形態１）
　図１に示すように、ＭＯＳＦＥＴ２０１（炭化珪素半導体装置）は、トランジスタ素子（半導体素子）が設けられている素子部ＣＬと、素子部ＣＬを取り囲んでいる終端部ＴＭとを有するものである。図２に示すように、ＭＯＳＦＥＴ２０１は、単結晶基板８０と、エピタキシャル膜９０（炭化珪素膜）と、ゲート酸化膜９１（ゲート絶縁膜）と、ゲート電極９２と、ドレイン電極９８（第１の主電極）と、ソース電極９４（第２の主電極）と、層間絶縁膜９３と、ソース配線層９５とを有する。
　単結晶基板８０は、ｎ型（第１の導電型）の炭化珪素から作られている。単結晶基板８０は、六方晶系の結晶構造を有することが好ましく、ポリタイプ４Ｈを有することがより好ましい。エピタキシャル膜９０（図３）は、単結晶基板８０上にエピタキシャルに形成された炭化珪素膜である。エピタキシャル膜９０は、単結晶基板８０に接する下面Ｐ１（第１の主面）と、上面Ｐ２（第１の主面と反対の第２の主面）とを有する。上面Ｐ２は、素子部ＣＬ内の素子形成面ＰＥと、終端部ＴＭ内の終端面ＰＴとを有する。エピタキシャル膜９０は下側範囲ＲＡ（第１の範囲）と上側範囲ＲＢ（第２の範囲）とを有する。
　下側範囲ＲＡは、下面Ｐ１と、下面Ｐ１と反対の中間面ＰＭとをなしている。下側範囲ＲＡは、ｎ型を有する下側ドリフト層８１Ａ（第１の耐圧保持層）と、ｐ型（第１の導電型と異なる第２の導電型）を有する電荷補償領域７１と、ｐ型を有するＪＴＥ（Junction　Termination　Extension）領域７２と、ｐ型を有するガードリング領域７３とを有する。
　下側ドリフト層８１Ａは、好ましくは単結晶基板８０の不純物濃度に比して低い不純物濃度を有する。下側ドリフト層８１Ａの不純物濃度は、好ましくは１×１０15ｃｍ-3以上５×１０16ｃｍ-3以下であり、たとえば８×１０15ｃｍ-3である。
　電荷補償領域７１は、素子部ＣＬ内において中間面ＰＭ上に部分的に設けられている。電荷補償領域７１は２．５×１０13ｃｍ-3程度以上の不純物濃度を有することが好ましい。
　ＪＴＥ領域７２は、終端部ＴＭ内において中間面ＰＭ上に部分的に設けられており、電荷補償領域７１に接しており、素子部ＣＬを取り囲んでいる。ＪＴＥ領域７２は電荷補償領域７１の不純物濃度に比して低い不純物濃度を有する。
　ガードリング領域７３は、終端部ＴＭ内において中間面ＰＭに部分的に設けられている。ガードリング領域７３は中間面ＰＭ上において、素子部ＣＬを取り囲んでおり、ＪＴＥ領域７２から離れている。ガードリング領域７３は、電荷補償領域７１の不純物濃度に比して低い不純物濃度を有することが好ましく、ＪＴＥ領域７２の不純物濃度と同様の不純物濃度を有してもよい。
　上側範囲ＲＢは、中間面ＰＭ上に設けられており、素子形成面ＰＥおよび終端面ＰＴをなしている。素子形成面ＰＥと終端面ＰＴとは一の平面上に配置されている。上側範囲ＲＢは、図２および図３に示すように、ｎ型を有する上側ドリフト層８１Ｂ（第２の耐圧保持層）と、ｐ型を有するベース層８２と、ｎ型を有するソース領域８３と、ｐ型を有するコンタクト領域８４とを有する。上側範囲ＲＢは、終端部ＴＭ内において上側ドリフト層８１Ｂのみを有する構造を有する。下側ドリフト層８１Ａおよび上側ドリフト層８１Ｂは素子部ＣＬにおいてドリフト領域８１（耐圧保持領域）を構成している。
　上側ドリフト層８１Ｂは、単結晶基板８０の不純物濃度に比して低い不純物濃度を有することが好ましく、下側ドリフト層８１Ａの不純物濃度と同じ不純物濃度を有することがより好ましい。ベース層８２は素子部ＣＬ内において上側ドリフト層８１Ｂ上に設けられている。ベース層８２は、たとえば不純物濃度１×１０18ｃｍ-3を有する。ソース領域８３は、ベース層８２上に設けられており、ベース層８２によって上側ドリフト層８１Ｂから隔てられている。コンタクト領域８４はベース層８２につながっている。
　エピタキシャル膜９０の上側範囲ＲＢにおいて素子形成面ＰＥ上にトレンチＴＲが設けられている。トレンチＴＲは側壁面ＳＷおよび底面ＢＴを有する。側壁面ＳＷはソース領域８３およびベース層８２を貫通して上側ドリフト層８１Ｂに至っている。よって側壁面ＳＷはベース層８２によって構成された部分を含む。側壁面ＳＷはベース層８２上において、ＭＯＳＦＥＴ２０１のチャネル面を含む。
　側壁面ＳＷはエピタキシャル膜９０の素子形成面ＰＥに対して傾斜しており、これによりトレンチＴＲは開口に向かってテーパ状に拡がっている。側壁面ＳＷの面方位は、｛０００－１｝面に対して５０°以上８０°以下傾斜していることが好ましく、（０００－１）面に対して５０°以上８０°以下傾斜していることがより好ましい。
　側壁面ＳＷは、巨視的に見て、面方位｛０－３３－８｝、｛０－１１－２｝、｛０－１１－４｝および｛０－１１－１｝のいずれかを有してもよい。なお面方位｛０－３３－８｝は｛０００－１｝面から５４．７度のオフ角を有する。面方位｛０－１１－１｝は｛０００－１｝面から７５．１度のオフ角を有する。よって面方位｛０－３３－８｝、｛０－１１－２｝、｛０－１１－４｝および｛０－１１－１｝は、オフ角５４．７～７５．１度に対応する。オフ角について５度程度の製造誤差が想定されることを考慮すると、側壁面ＳＷが｛０００－１｝面に対して５０度以上８０度以下程度傾斜するような加工を行うことで、側壁面ＳＷの巨視的な面方位を、｛０－３３－８｝、｛０－１１－２｝、｛０－１１－４｝および｛０－１１－１｝のいずれかとしやすくなる。
　側壁面ＳＷは、特にベース層８２上の部分において、所定の結晶面（特殊面とも称する）を有することが好ましい。特殊面の詳細については後述する。
　底面ＢＴは上側範囲ＲＢによって下側範囲ＲＡから離れている。底面ＢＴは、本実施の形態においてはエピタキシャル膜９０の上面Ｐ２とほぼ平行な平坦な形状を有する。なお底面ＢＴは平坦面でなくてもよく、図２の断面視においてほぼ点状であってもよく、この場合、トレンチＴＲはＶ字形状を有する。
　ゲート酸化膜９１はトレンチＴＲの側壁面ＳＷおよび底面ＢＴの各々を覆っている。ゲート酸化膜９１は、ベース層８２上において上側ドリフト層８１Ｂとソース領域８３とを互いにつなぐ部分を有する。ゲート電極９２は、ＭＯＳＦＥＴ２０１のオン状態およびオフ状態の間のスイッチングを行うためのものである。ゲート電極９２はゲート酸化膜９１上に設けられている。ゲート電極９２はゲート酸化膜９１を介して側壁面ＳＷ上に配置されている。
　ソース電極９４は上面Ｐ２の素子形成面ＰＥに面している。具体的には、ソース電極９４は素子形成面ＰＥ上においてソース領域８３およびコンタクト領域８４の各々に接している。ソース電極９４は、オーミック電極であり、たとえばシリサイドから作られている。ソース配線層９５はソース電極９４に接している。ソース配線層９５は、たとえばアルミニウム層である。層間絶縁膜９３はゲート電極９２とソース配線層９５との間を絶縁している。
　ドレイン電極９８は下面Ｐ１に面している。具体的にはドレイン電極９８は、単結晶基板８０を介してエピタキシャル膜９０の下面Ｐ１上に設けられている。
　次にＭＯＳＦＥＴ２０１の製造方法について、以下に説明する。
　図４および図５に示すように、単結晶基板８０上に下側範囲ＲＡが形成される。具体的には、以下のとおりである。
　まず図４に示すように、単結晶基板８０上における炭化珪素のエピタキシャル成長によって、下面Ｐ１および中間面ＰＭをなす下側ドリフト層８１Ａが形成される。単結晶基板８０の、エピタキシャル成長が行われる面は、｛０００－１｝面から８度以内のオフ角を有することが好ましく、（０００－１）面から８度以内のオフ角を有することがより好ましい。エピタキシャル成長はＣＶＤ法により行われ得る。原料ガスとしては、たとえば、シラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い得る。この際、不純物として、たとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。
　次に図５に示すように、この時点では露出されている中間面ＰＭ上への不純物イオン注入によって、不純物領域が形成される。具体的には、素子部ＣＬ内において中間面ＰＭ上に部分的に、電荷補償領域７１が形成される。また終端部ＴＭ内において中間面ＰＭ上に部分的に、ＪＴＥ領域７２と、ガードリング領域７３とが形成される。各不純物領域の形成の順番は任意である。本実施の形態においては、ｐ型を付与するための不純物、すなわちアクセプタが注入される。アクセプタとしては、たとえばアルミニウムを用い得る。
　図６～図１０に示すように、中間面ＰＭ上に上側範囲ＲＢが形成される。上側範囲ＲＢを形成する工程は、上側範囲ＲＢが、終端部ＴＭ内において上側ドリフト層８１Ｂのみを有する構造を有するように行わる。具体的には、以下のとおりである。
　まず図６に示すように、下側ドリフト層８１Ａと同様の方法によって、上側ドリフト層８１Ｂが形成される。これにより下側範囲ＲＡおよび上側範囲ＲＢを有するエピタキシャル膜９０が得られる。
　次に図７に示すように、素子部ＣＬにおけるエピタキシャル膜９０の上面Ｐ２上への不純物イオン注入によって、不純物領域が形成される。具体的には、素子部ＣＬ内において上側ドリフト層８１Ｂ上にベース層８２が形成される。またベース層８２上に、ベース層８２によって上側ドリフト層８１Ｂから隔てられたソース領域８３が形成される。また素子部ＣＬ内において上面Ｐ２からベース層８２まで延びるコンタクト領域８４が形成される。各不純物領域の形成の順番は任意である。なお終端部ＴＭにおいては、上面Ｐ２上への不純物イオン注入を行う必要がない。
　次に、不純物を活性化するための熱処理が行われる。この熱処理の温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。熱処理の時間は、たとえば３０分程度である。熱処理の雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばアルゴン雰囲気である。
　図８に示すように、エピタキシャル膜９０の上面Ｐ２上に、開口部を有するマスク層６１が形成される。開口部はトレンチＴＲ（図２）の位置に対応して形成される。マスク層６１は、二酸化珪素から作られることが好ましく、熱酸化によって形成されることがより好ましい。本実施の形態においては、開口部は、上面Ｐ２のうち素子部ＣＬ内の部分の上のみに形成される。
　図９に示すように、マスク層６１を用いた熱エッチングが行われる。具体的には、加熱されたエピタキシャル膜９０へ、反応性ガスの供給が行われる。反応性ガスは、加熱下において炭化珪素と反応し得るものであり、好ましくはハロゲンガスを含む。反応性ガスは、たとえば、Ｃｌ2、ＢＣｌ3、ＣＦ4、およびＳＦ6の少なくともいずれかを含有するものであり、特にＣｌ2を含有するものが好ましい。反応性ガスはさらに酸素ガスを含んでもよい。また反応性ガスはキャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素ガス、アルゴンガスまたはヘリウムガスを用いることができる。エピタキシャル膜９０の加熱は、たとえば７００℃程度以上１０００℃程度以下程度で行われる。
　この熱エッチングにより上面Ｐ２の素子形成面ＰＥに、側壁面ＳＷを有するトレンチＴＲが形成される。この熱エッチングにおける炭化珪素のエッチング速度はたとえば約７０μｍ／時になる。この場合に、マスク層６１が二酸化珪素から作られていれば、その消耗が顕著に抑制される。熱エッチングによるトレンチＴＲの形成時に、側壁面ＳＷ上、特にベース層８２上において、特殊面が自己形成される。次にマスク層６１がエッチングなど任意の方法により除去される（図１０）。
　図１１に示すように、トレンチＴＲの側壁面ＳＷおよび底面ＢＴの上にゲート酸化膜９１が形成される。ゲート酸化膜９１は、ベース層８２上において上側ドリフト層８１Ｂとソース領域８３とを互いにつなぐ部分を有する。ゲート酸化膜９１は、熱酸化により形成されることが好ましい。
　ゲート酸化膜９１の形成後に、雰囲気ガスとして一酸化窒素（ＮＯ）ガスを用いるＮＯアニールが行われてもよい。温度プロファイルは、たとえば、温度１１００℃以上１３００℃以下、保持時間１時間程度の条件を有する。これにより、ゲート酸化膜９１とベース層８２との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。なお、このような窒素原子の導入が可能であれば、ＮＯガス以外のガスが雰囲気ガスとして用いられてもよい。このＮＯアニールの後にさらに、雰囲気ガスとしてアルゴン（Ａｒ）を用いるＡｒアニールが行われてもよい。Ａｒアニールの加熱温度は、上記ＮＯアニールの加熱温度よりも高く、ゲート酸化膜９１の融点よりも低いことが好ましい。この加熱温度が保持される時間は、たとえば１時間程度である。これにより、ゲート酸化膜９１とベース層８２との界面領域における界面準位の形成がさらに抑制される。なお、雰囲気ガスとして、Ａｒガスに代えて窒素ガスなどの他の不活性ガスが用いられてもよい。
　図１２に示すように、ゲート酸化膜９１上にゲート電極９２が形成される。具体的には、トレンチＴＲの内部の領域をゲート酸化膜９１を介して少なくとも部分的に埋めるように、ゲート酸化膜９１上にゲート電極９２が形成される。ゲート電極９２の形成方法は、たとえば、導体またはドープトポリシリコンの成膜とＣＭＰとによって行い得る。
　図１３を参照して、ゲート電極９２の露出面を覆うように、ゲート電極９２およびゲート酸化膜９１上に層間絶縁膜９３が形成される。層間絶縁膜９３およびゲート酸化膜９１に開口部が形成されるようにエッチングが行われる。この開口部により上面Ｐ２上においてソース領域８３およびコンタクト領域８４の各々が露出される。次に上面Ｐ２の素子形成面ＰＥに面するソース電極９４が形成される。具体的には、上面Ｐ２上においてソース領域８３およびｎコンタクト領域８４の各々に接するソース電極９４が形成される。
　再び図２を参照して、下面Ｐ１に面するドレイン電極９８が形成される。具体的には、下側ドリフト層８１Ａ上に単結晶基板８０を介してドレイン電極９８が形成される。ソース配線層９５が形成される。これによりＭＯＳＦＥＴ２０１が得られる。
　本実施の形態によれば、上側範囲ＲＢ（図２）は、終端部ＴＭ内において上側ドリフト層８１Ｂのみを有する構造を有する。言い換えれば、上側範囲ＲＢのうち終端部ＴＭ内に上側ドリフト層８１Ｂ以外の構造を設ける必要がない。よってＭＯＳＦＥＴ２０１の構造を簡素化することができる。また素子形成面ＰＥと終端面ＰＴとは一の平面上に配置されている。これによりエピタキシャル膜９０の表面の形状が単純化される。よってＭＯＳＦＥＴ２０１の構造をより簡素化することができる。
　また上側範囲ＲＢのうち終端部ＴＭ内の部分が上側ドリフト層８１Ｂのみからなる。これにより、終端面ＰＴ全体がｎ型を有する。よって終端面ＰＴ上にｐｎ接合が設けられない。よって終端面ＰＴの近傍における電界集中を防止することができる。よって終端面ＰＴに隣接する素子形成面ＰＥの近傍に高電界が印加されることが防止される。よって終端面ＰＴの近傍における素子部ＣＬの破壊を防止することができる。これによりＭＯＳＦＥＴ２０１の耐圧を高めることができる。また下側範囲ＲＡが電荷補償領域７１を含むことにより、素子部ＣＬ内の電界が抑制される。これによりＭＯＳＦＥＴ２０１の耐圧をより高めることができる。
　なおＭＯＳＦＥＴ２０１（図２）の構造は、オフ状態の際に終端部ＴＭにおいて、上側範囲ＲＢに比して下側範囲ＲＡによる電圧負担を高めるものである。このような構造を、仮にＳｉＣ半導体装置でなくＳｉ半導体装置に適用したとすると、下側範囲ＲＡにおけるＳｉ層の破壊現象が生じやすくなり、高い耐圧が得られなくなる。よってＭＯＳＦＥＴ２０１の構造は、Ｓｉ半導体装置にはあまり適しておらず、ＳｉＣ半導体装置に特に適したものである。
　（実施の形態２）
　図１４に示すように、本実施の形態のＭＯＳＦＥＴ２０２（炭化珪素半導体装置）においては、終端面ＰＴが、素子形成面ＰＥを含む仮想平面ＰＶから、下面Ｐ１の方へずらされて配置されている。終端面ＰＴと素子形成面ＰＥとは、終端部ＴＭに位置する側面ＰＳによってつながっている。側面ＰＳは、本実施の形態においては、素子形成面ＰＥに対して９０度未満の角度で傾いている。側面ＰＳは、後述する特殊面であってもよい。上側範囲ＲＢはガードリング領域７３を覆っている。終端面ＰＴおよび中間面ＰＭの間における上側範囲ＲＢの厚さは１μｍ以下であることが好ましい。
　ＭＯＳＦＥＴ２０２の製造においては、図１５に示すように、上側範囲ＲＢが形成される際に、終端部ＴＭ内において上側ドリフト層８１Ｂの一部が除去される。これにより、素子形成面ＰＥを含む仮想平面ＰＶから下面Ｐ１の方へずらされた終端面ＰＴが形成される。上側ドリフト層８１Ｂの部分的な除去は、ガードリング領域７３上に上側範囲ＲＢが残存するように行われる。上側ドリフト層８１Ｂの部分的な除去は、たとえば、熱エッチングまたは反応性イオンエッチング（ＲＩＥ）により行い得る。
　なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、厚さ方向において素子形成面ＰＥの位置と終端面ＰＴの位置とがずらされる。よって終端面ＰＴの近傍における電界集中が及ぼす素子形成面ＰＥの近傍への影響を抑えることができる。よって終端面ＰＴの近傍における素子部ＣＬの破壊をより確実に防止することができる。これにより耐圧をより高めることができる。
　また上側ドリフト層８１Ｂの部分的な除去は、ガードリング領域７３上に上側範囲ＲＢが残存するように行われる。これにより、ガードリング領域７３上の上側範囲ＲＢの全てが除去される場合に比して、製造方法を簡素化することができる。中間面ＰＭ上に残存した上側範囲ＲＢの厚さが１μｍ以下とされる場合、ガードリング領域７３上における電界の回り込みを抑制することができる。
　なおＭＯＳＦＥＴ２０２（図１４）の構造は、オフ状態の際に終端部ＴＭにおいて、上側範囲ＲＢに比して下側範囲ＲＡによる電圧負担を高めるものである。このような構造を、仮にＳｉＣ半導体装置でなくＳｉ半導体装置に適用したとすると、下側範囲ＲＡにおけるＳｉ層の破壊現象が生じやすくなり、高い耐圧が得られなくなる。よってＭＯＳＦＥＴ２０２の構造は、Ｓｉ半導体装置にはあまり適しておらず、ＳｉＣ半導体装置に特に適したものである。
　（実施の形態３）
　図１６に示すように、本実施の形態のＭＯＳＦＥＴ２０３（炭化珪素半導体装置）においてはガードリング領域７３が終端面ＰＴに位置している。なお、上記以外の構成については、上述した実施の形態２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、エピタキシャル膜９０はガードリング領域７３を覆う部分を有しない。これによりガードリング領域７３上における電界の回り込みを防止することができる。よって終端面ＰＴの近傍における素子部ＣＬの破壊をより確実に防止することができる。これにより耐圧をより高めることができる。
　なおＭＯＳＦＥＴ２０３（図１６）の構造は、オフ状態の際に終端部ＴＭにおいて、上側範囲ＲＢに比して下側範囲ＲＡによる電圧負担を高めるものである。このような構造を、仮にＳｉＣ半導体装置でなくＳｉ半導体装置に適用したとすると、下側範囲ＲＡにおけるＳｉ層の破壊現象が生じやすくなり、高い耐圧が得られなくなる。よってＭＯＳＦＥＴ２０３の構造は、Ｓｉ半導体装置にはあまり適しておらず、ＳｉＣ半導体装置に特に適したものである。
　（実施の形態４）
　図１７に示すように、本実施の形態のＭＯＳＦＥＴ２０４（炭化珪素半導体装置）においては、上側範囲ＲＢは、素子部ＣＬおよび終端部ＴＭのうち素子部ＣＬにのみ配置される構造を有する。言い換えれば、上側範囲ＲＢは終端部ＴＭの外側にのみ設けられている。これにより、上側範囲ＲＢが素子形成面ＰＥをなし、また下側範囲ＲＡが終端面ＰＴをなしている。
　ＭＯＳＦＥＴ２０４の製造方法においては、図１５と類似の工程が上側範囲ＲＢを形成するために行われるに際して、終端部ＴＭ内において上側ドリフト層８１Ｂの全部が除去される。この結果、上側範囲ＲＢが、素子部ＣＬおよび終端部ＴＭのうち素子部ＣＬにのみ設けられる。これにより、素子形成面ＰＥを含む仮想平面ＰＶから下面Ｐ１の方へずらされた終端面ＰＴが形成される。
　なお、上記以外の構成については、上述した実施の形態３の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、終端部ＴＭ内に上側範囲ＲＢを設ける必要がない。よってＭＯＳＦＥＴ２０１の構造を簡素化することができる。また素子形成面ＰＥが上側範囲ＲＢによって構成されつつ、終端面ＰＴが上側範囲ＲＢではなく下側範囲ＲＡによって構成される。これにより厚さ方向において素子形成面ＰＥの位置と終端面ＰＴの位置とがずらされる。よって終端面ＰＴの近傍における電界集中が及ぼす素子形成面ＰＥの近傍への影響を抑えることができる。よって終端面ＰＴの近傍における素子部ＣＬの破壊を防止することができる。これにより耐圧をより高めることができる。
　なおＭＯＳＦＥＴ２０４（図１７）の構造は、オフ状態の際に終端部ＴＭにおいて、上側範囲ＲＢを用いず下側範囲ＲＡにのみ電圧を負担させるものである。このような構造を、仮にＳｉＣ半導体装置でなくＳｉ半導体装置に適用したとすると、下側範囲ＲＡにおけるＳｉ層の破壊現象が生じやすくなり、高い耐圧が得られなくなる。よってＭＯＳＦＥＴ２０３の構造は、Ｓｉ半導体装置にはあまり適しておらず、ＳｉＣ半導体装置に特に適したものである。
　（実施の形態５）
　図１８に示すように、ＭＯＳＦＥＴ２０１（図２）の変形例である本実施の形態のＭＯＳＦＥＴ２０５は、トレンチ型ではなくプレーナ型である。すなわちエピタキシャル膜９０の素子形成面ＰＥ上には、トレンチＴＲ（図２）が設けられておらず、プレーナゲート構造が設けられている。具体的には、平坦な上面Ｐ２における素子形成面ＰＥ上に、ベース層８２Ｐと、ソース領域８３Ｐと、コンタクト領域８４Ｐとの不純物領域が形成されている。また平坦なＰ２上にゲート酸化膜９１Ｐが設けられ、その上にゲート電極９２Ｐが設けられている。なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、プレーナ型ＭＯＳＦＥＴにおいて耐圧の決定要因となりやすい、ベース層８２Ｐと上側ドリフト層８１Ｂとの境界に加わる電界強度が、より低くされる。これによりＭＯＳＦＥＴ２０５の耐圧を高めることができる。
　なお他の実施の形態２～４のトレンチ型のＭＯＳＦＥＴ２０２～２０４（図１４、図１６および図１７）の変形例としてのプレーナ型ＭＯＳＦＥＴが用いられてもよい。言い換えれば、ＭＯＳＦＥＴ２０２～２０４におけるトレンチ型ＭＯＳ構造が、本実施の形態に示すようなプレーナ型ＭＯＳ構造に置き換えられてもよい。
　（特殊面の構成）
　上述した「特殊面」について詳しく説明する。上述したように、トレンチＴＲの側壁面ＳＷ（図２）は、特にベース層８２上において特殊面を有することが好ましい。以下、側壁面ＳＷが特殊面を有する場合について説明する。
　図１９に示すように、特殊面を有する側壁面ＳＷは、面Ｓ１（第１の面）を含む。面Ｓ１は面方位｛０－３３－８｝を有し、好ましくは面方位（０－３３－８）を有する。好ましくは側壁面ＳＷは面Ｓ１を微視的に含む。好ましくは側壁面ＳＷはさらに面Ｓ２（第２の面）を微視的に含む。面Ｓ２は面方位｛０－１１－１｝を有し、好ましくは面方位（０－１１－１）を有する。ここで「微視的」とは、原子間隔の２倍程度の寸法を少なくとも考慮する程度に詳細に、ということを意味する。このように微視的な構造の観察方法としては、たとえばＴＥＭ（Transmission　Electron　Microscope）を用いることができる。
　好ましくは側壁面ＳＷは複合面ＳＲを有する。複合面ＳＲは、面Ｓ１およびＳ２が周期的に繰り返されることによって構成されている。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭ（Atomic　Force　Microscopy）により観察し得る。複合面ＳＲは面方位｛０－１１－２｝を有し、好ましくは面方位（０－１１－２）を有する。この場合、複合面ＳＲは｛０００－１｝面に対して巨視的に６２°のオフ角を有する。ここで「巨視的」とは、原子間隔程度の寸法を有する微細構造を無視することを意味する。このように巨視的なオフ角の測定としては、たとえば、一般的なＸ線回折を用いた方法を用い得る。好ましくは、チャネル面上においてキャリアが流れる方向であるチャネル方向ＣＤは、上述した周期的繰り返しが行われる方向に沿っている。
　次に、複合面ＳＲの詳細な構造について説明する。
　一般に、ポリタイプ４Ｈの炭化珪素単結晶を（０００－１）面から見ると、図２０に示すように、Ｓｉ原子（またはＣ原子）は、Ａ層の原子（図中の実線）と、この下に位置するＢ層の原子（図中の破線）と、この下に位置するＣ層の原子（図中の一点鎖線）と、この下に位置するＢ層の原子（図示せず）とが繰り返し設けられている。つまり４つの層ＡＢＣＢを１周期としてＡＢＣＢＡＢＣＢＡＢＣＢ・・・のような周期的な積層構造が設けられている。
　図２１に示すように、（１１－２０）面（図２０の線ＸＸＩ－ＸＸＩの断面）において、上述した１周期を構成する４つの層ＡＢＣＢの各層の原子は、（０－１１－２）面に完全に沿うようには配列されていない。図２１においてはＢ層の原子の位置を通るように（０－１１－２）面が示されており、この場合、Ａ層およびＣ層の各々の原子は（０－１１－２）面からずれていることがわかる。このため、炭化珪素単結晶の表面の巨視的な面方位、すなわち原子レベルの構造を無視した場合の面方位が（０－１１－２）に限定されたとしても、この表面は、微視的には様々な構造をとり得る。
　図２２に示すように、複合面ＳＲは、面方位（０－３３－８）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。面Ｓ１および面Ｓ２の各々の長さは、Ｓｉ原子（またはＣ原子）の原子間隔の２倍である。なお面Ｓ１および面Ｓ２が平均化された面は、（０－１１－２）面（図１７）に対応する。
　図２３に示すように、複合面ＳＲを（０１－１０）面から見て単結晶構造は、部分的に見て立方晶と等価な構造（面Ｓ１の部分）を周期的に含んでいる。具体的には複合面ＳＲは、上述した立方晶と等価な構造における面方位（００１）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。このように、立方晶と等価な構造における面方位（００１）を有する面（図１９においては面Ｓ１）と、この面につながりかつこの面方位と異なる面方位を有する面（図２３においては面Ｓ２）とによって表面を構成することは４Ｈ以外のポリタイプにおいても可能である。ポリタイプは、たとえば６Ｈまたは１５Ｒであってもよい。
　次に図２４を参照して、側壁面ＳＷの結晶面と、チャネル面の移動度ＭＢとの関係について説明する。図２４のグラフにおいて、横軸は、チャネル面を有する側壁面ＳＷの巨視的な面方位と（０００－１）面とのなす角度Ｄ１を示し、縦軸は移動度ＭＢを示す。プロット群ＣＭは側壁面ＳＷが熱エッチングによる特殊面として仕上げられた場合に対応し、プロット群ＭＣはそのような熱エッチングがなされない場合に対応する。
　プロット群ＭＣにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０－３３－８）のときに最大となった。この理由は、熱エッチングが行われない場合、すなわち、チャネル表面の微視的な構造が特に制御されない場合においては、巨視的な面方位が（０－３３－８）とされることによって、微視的な面方位（０－３３－８）、つまり原子レベルまで考慮した場合の面方位（０－３３－８）が形成される割合が確率的に高くなったためと考えられる。
　一方、プロット群ＣＭにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０－１１－２）のとき（矢印ＥＸ）に最大となった。この理由は、図２２および図２３に示すように、面方位（０－３３－８）を有する多数の面Ｓ１が面Ｓ２を介して規則正しく稠密に配置されることで、チャネル面の表面において微視的な面方位（０－３３－８）が占める割合が高くなったためと考えられる。
　なお移動度ＭＢは複合面ＳＲ上において方位依存性を有する。図２５に示すグラフにおいて、横軸はチャネル方向と＜０－１１－２＞方向との間の角度Ｄ２を示し、縦軸はチャネル面の移動度ＭＢ（任意単位）を示す。破線はグラフを見やすくするために補助的に付してある。このグラフから、チャネル移動度ＭＢを大きくするには、チャネル方向ＣＤ（図１９）が有する角度Ｄ２は、０°以上６０°以下であることが好ましく、ほぼ０°であることがより好ましいことがわかった。
　図２６に示すように、側壁面ＳＷは複合面ＳＲ（図２６においては直線で単純化されて示されている。）に加えてさらに面Ｓ３（第３の面）を含んでもよい。この場合、側壁面ＳＷの｛０００－１｝面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が{０－３３－８}面となる表面がある。より好ましくは、側壁面ＳＷの（０００－１）面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が（０－３３－８）面となる表面がある。
　より具体的には側壁面ＳＷは、面Ｓ３および複合面ＳＲが周期的に繰り返されることによって構成された複合面ＳＱを含んでもよい。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭ（Atomic　Force　Microscopy）により観察し得る。
　（特殊面を有する炭化珪素半導体装置）
　トレンチＴＲの側壁面ＳＷ（図２）が面Ｓ１（図１９）を含む場合、面方位｛０－３３－８｝を有する面にチャネルが形成される。これにより、オン抵抗のうちチャネル抵抗が占める部分が抑制される。よってオン抵抗を所定の値以下に維持しつつ、ドリフト領域８１による抵抗を大きくし得る。よってドリフト領域８１の不純物濃度をより低くすることができる。よってＭＯＳＦＥＴ２０１の耐圧をより高めることができる。トレンチＴＲの側壁面ＳＷが面Ｓ１および面Ｓ２を微視的に含む場合は、オン抵抗をより抑制し得る。よって耐圧をより高めることができる。側壁面ＳＷの面Ｓ１およびＳ２が複合面ＳＲを構成している場合、オン抵抗をより抑制し得る。よって耐圧をより高めることができる。
　（付記）
　上記実施の形態におけるｎ型（第１の導電型）とｐ型（第２の導電型）とが入れ替えられた構成も用いられ得る。また電荷補償領域およびＪＴＥ領域の一方または両方が省略された構成も用いられ得る。また炭化珪素半導体装置は、ＭＯＳＦＥＴ以外のＭＩＳＦＥＴ（Metal　Insulator　Semiconductor　Field　Effect　Transistor）であってもよく、またＭＩＳＦＥＴ以外のトランジスタであってもよく、たとえばＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）であってもよい。また炭化珪素半導体装置はトランジスタでなくてもよく、たとえばショットキーバリアダイオードであってもよい。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　６１　マスク層、７１　電荷補償領域、７２　ＪＴＥ領域、７３　ガードリング領域、８０　単結晶基板、８１　ドリフト領域（耐圧保持領域）、８１Ａ　下側ドリフト層（第１の耐圧保持層）、８１Ｂ　上側ドリフト層（第２の耐圧保持層）、８２，８２Ｐ　ベース層（チャネル形成領域）、８３，８３Ｐ　ソース領域、８４，８４Ｐ　コンタクト領域、９０　エピタキシャル膜（炭化珪素膜）、９１，９１Ｐ　ゲート酸化膜（ゲート絶縁膜）、９２，９２Ｐ　ゲート電極、９３　層間絶縁膜、９４　ソース電極（第２の主電極）、９８　ドレイン電極（第１の主電極）、２００～２０５　ＭＯＳＦＥＴ（炭化珪素半導体装置）、ＢＴ　底面、ＣＬ　素子部、ＰＭ　中間面、Ｐ１　下面（第１の主面）、Ｐ２　上面（第２の主面）、ＰＥ　素子形成面、ＰＳ　側面、ＰＶ　仮想平面、ＲＡ　下側範囲（第１の範囲）、ＲＢ　上側範囲（第２の範囲）、Ｓ１　面（第１の面）、ＳＱ，ＳＲ　複合面、ＳＷ　側壁面、ＴＭ　終端部、ＴＲ　トレンチ。

Claims (8)

  1. 　半導体素子が設けられている素子部と、前記素子部を取り囲んでいる終端部とを有する炭化珪素半導体装置であって、
    　第１の主面および前記第１の主面と反対の第２の主面を有する炭化珪素膜を備え、前記第２の主面は前記素子部内の素子形成面と前記終端部内の終端面とを有し、前記炭化珪素膜は、前記第１の主面と前記第１の主面と反対の中間面とをなす第１の範囲と、前記中間面上に設けられ前記素子形成面をなす第２の範囲とを有し、前記第１の範囲は、第１の導電型を有する第１の耐圧保持層と、前記終端部内において前記中間面に部分的に設けられ前記中間面上において前記素子部を取り囲み第２の導電型を有するガードリング領域とを含み、前記第２の範囲は、前記第１の導電型を有する第２の耐圧保持層を有し、前記第２の範囲は、前記終端部内において前記第２の耐圧保持層のみを有する構造、および、前記素子部および前記終端部のうち前記素子部にのみ配置される構造のいずれかを有し、前記炭化珪素半導体装置はさらに
    　前記第１の主面に面する第１の主電極と、
    　前記第２の主面の前記素子形成面に面する第２の主電極とを備える、炭化珪素半導体装置。
  2. 　前記第１の範囲は、前記素子部内において前記中間面に部分的に設けられ、前記第２の導電型を有し前記ガードリング領域の不純物濃度に比して低い不純物濃度を有する電荷補償領域を含む、請求項１に記載の炭化珪素半導体装置。
  3. 　前記素子形成面と前記終端面とは一の平面上に配置されている、請求項１または２に記載の炭化珪素半導体装置。
  4. 　前記終端面は、前記素子形成面を含む仮想平面から前記第１の主面の方へずらされて配置されている、請求項１または２に記載の炭化珪素半導体装置。
  5. 　前記第２の範囲は前記ガードリング領域を覆っている、請求項４に記載の炭化珪素半導体装置。
  6. 　前記ガードリング領域は前記終端面に位置している、請求項４に記載の炭化珪素半導体装置。
  7. 　半導体素子が設けられている素子部と前記素子部を取り囲んでいる終端部とを有する炭化珪素半導体装置の製造方法であって、前記炭化珪素半導体装置は第１の主面および前記第１の主面と反対の第２の主面を有する炭化珪素膜を含み、前記第２の主面は前記素子部内の素子形成面と前記終端部内の終端面とを有するものであり、前記炭化珪素半導体装置の製造方法は、
    　前記第１の主面と前記第１の主面と反対の中間面とをなす第１の範囲を形成する工程を備え、前記第１の範囲を形成する工程は、前記第１の主面および前記中間面をなし第１の導電型を有する第１の耐圧保持層を形成する工程と、前記終端部内において前記中間面に部分的に、前記中間面上において前記素子部を取り囲み第２の導電型を有するガードリング領域を形成する工程とを含み、前記炭化珪素半導体装置の製造方法はさらに
    　前記中間面上に、前記素子形成面をなす第２の範囲を形成する工程を備え、前記第２の範囲を形成する工程は、前記ガードリング領域を形成する工程の後に、前記中間面上に、前記第１の導電型を有する第２の耐圧保持層を形成する工程を含み、前記第２の範囲を形成する工程は、前記第２の範囲が、前記終端部内において前記第２の耐圧保持層のみを有する構造、および、前記素子部および前記終端部のうち前記素子部にのみ配置される構造のいずれかを有するように行われ、前記炭化珪素半導体装置の製造方法はさらに
    　前記第１の主面に面する第１の主電極を形成する工程と、
    　前記第２の主面の前記素子形成面に面する第２の主電極を形成する工程とを備える、炭化珪素半導体装置の製造方法。
  8. 　前記第２の範囲を形成する工程は、前記終端部内において前記第２の耐圧保持層の少なくとも一部を除去することによって、前記素子形成面を含む仮想平面から前記第１の主面の方へずらされた前記終端面を形成する工程を含む、請求項７に記載の炭化珪素半導体装置の製造方法。
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