WO2014080469A1 - データ処理装置及びプログラム - Google Patents

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synchronization
reference operation
signal
unit
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Inventor
清史 竹内
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三菱電機株式会社
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0638—Clock or time synchronisation among nodes; Internode synchronisation
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/10—Plc systems
    • G05B2219/13—Plc programming
    • G05B2219/13063—Synchronization between modules
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/20—Pc systems
    • G05B2219/25—Pc structure of the system
    • G05B2219/25478—Synchronize several controllers using syncline

Definitions

  • the present invention relates to time synchronization.
  • FA Vectory Automation
  • the master device and each slave device communicate with each other via a control network for FA, the master device gives a command to each slave device, and each slave device operates according to the command.
  • Slave devices have a cycle for executing commands.
  • the slave devices are required to synchronize the timing for executing commands (start timing of the cycle).
  • start timing of the cycle start timing of the cycle.
  • Patent Document 1 there is a method disclosed in Patent Document 1.
  • the propagation delay between the master device and the slave device is measured, the time of each slave device is corrected based on the measured propagation delay, and the master device and each slave device are synchronized. I am letting.
  • Patent Document 1 a method for allowing each slave device to recognize a synchronization point at which a time after a predetermined time from a transmission time of a synchronization frame transmitted from a master device is set as a synchronization point for synchronizing the times with a plurality of slave devices. It is stated. However, Patent Document 1 does not describe the operation of each slave device when the time from the synchronization frame reception time to the synchronization point (referred to as offset time in Patent Document 1) has elapsed.
  • a signal that measures the time using a counter that increments by 1 at the rising edge of the clock signal of each slave device, and notifies the synchronization timing at a timing approaching the synchronization point. It is conceivable to drive the SYNC signal.
  • the clock signal used in each slave device is supplied from physically different oscillators, there is a high possibility that the rising timing (hereinafter referred to as phase) is different, and it is more than the clock drive cycle. It is difficult to match the synchronization points of each slave device with accuracy. The lower the frequency of the clock signal, the greater the amplitude of the synchronization point and the lower the synchronization accuracy.
  • FA system devices rarely employ high-frequency clock signals in consideration of the effects of heat and noise.
  • the present invention has been made in view of the above circumstances, and has as its main object to perform time synchronization with high accuracy using a time finer than the cycle of the reference operation clock signal.
  • the data processing apparatus A data processing device that operates according to a reference operation clock signal, A phase shift unit that shifts the phase of the reference operation clock signal to generate one or more phase shift clock signals having the same frequency and different phase from the reference operation clock signal; A synchronization frame receiving unit for receiving a synchronization frame instructing time synchronization; A correction frame receiving unit that receives a correction frame that includes a correction value that represents a time from the reception of the synchronization frame to a synchronization point that is a timing for performing time synchronization in a decimal representation of a clock period of the reference operation clock signal; A clock signal selection unit that selects one clock signal from the reference operation clock signal and one or more phase shift clock signals based on the value of the decimal part of the correction value; Selected by the clock signal selection unit at the time of rising or falling of the clock pulse corresponding to the value of the real part of the correction value after the synchronization frame is received by the synchronization frame receiving unit. And a signal generation / output unit for generating a
  • one clock signal is selected from the reference operation clock signal and one or more phase shift clock signals based on the value of the decimal part of the correction value, and the synchronization point notification signal is selected in accordance with the selected clock signal. And a synchronization point notification signal is output. Therefore, time synchronization can be performed with high accuracy using a time finer than the cycle of the reference operation clock signal.
  • FIG. 3 illustrates a configuration example of a slave device according to the first embodiment.
  • FIG. 4 is a diagram illustrating timings of a reference operation clock signal and a SYNC signal of each phase shift clock signal according to the first embodiment.
  • FIG. 3 is a diagram illustrating a configuration example of a SYNC drive unit according to the first embodiment.
  • FIG. 3 illustrates a configuration example of a slave device according to the first embodiment.
  • FIG. 6 illustrates a configuration example of a slave device according to a second embodiment.
  • FIG. 3 is a diagram illustrating a hardware configuration example of a slave device according to the first and second embodiments.
  • Embodiment 1 FIG. In the present embodiment, a description will be given of a configuration in which synchronization points are matched with an accuracy equal to or higher than the drive cycle of the reference operation clock in the slave device.
  • FIG. 1 shows a configuration example of a slave device 100 according to the present embodiment.
  • the slave device 100 according to the present embodiment is included in, for example, the FA system described above, and is controlled by the master device.
  • the slave device 100 corresponds to an example of a data processing device.
  • a frame processing unit 101 receives a correction frame from a master device or a slave device in the previous transfer order. Then, the frame processing unit 101 notifies the correction value included in the received correction frame to the clock signal selection unit 102 and the synchronization point calculation unit 103 described later. Further, the frame processing unit 101 receives the synchronization frame from the master device, and notifies the synchronization point calculation unit 103 described later that the synchronization frame has been received.
  • the synchronization frame is data instructing time synchronization.
  • the synchronization point calculation unit 103 starts measuring the time from the reception of the synchronization frame to the synchronization point.
  • the synchronization point is a timing for performing time synchronization with the master device and other slave devices.
  • the correction value included in the correction frame represents the time from the reception time of the synchronization frame to the synchronization point as a decimal representation of the clock period of the reference operation clock signal of the slave device 100. Any method for calculating the correction value may be used.
  • the frame processing unit 101 corresponds to an example of a correction frame receiving unit and a synchronization frame receiving unit.
  • the clock signal selection unit 102 selects any one of the reference operation clock signal and the plurality of phase shift clock signals, and notifies the selection result to the SYNC selection unit 106 described later. More specifically, the clock signal selection unit 102 selects a clock signal based on the correction value notified from the frame processing unit 101 and the phase shift amount in each clock signal.
  • the phase shift clock signal is a clock signal obtained by shifting the phase of the reference operation clock signal.
  • the phase shift clock signal has the same frequency as the reference operation clock signal, but has a different phase.
  • the clock signal selection unit 102 selects a clock signal for driving the SYNC signal from the reference operation clock signal and the plurality of phase shift clock signals.
  • the SYNC signal is a synchronization point notification signal that notifies the arrival of a synchronization point.
  • the SYNC signal is hereinafter also referred to as SYNC. Details of the clock signal selection method will be described later.
  • the synchronization point calculation unit 103 receives a correction value notification from the frame processing unit 101. In addition, the synchronization point calculation unit 103 receives a notification of reception of a synchronization frame from the frame processing unit 101. When receiving the synchronization frame, the synchronization point calculation unit 103 measures the time to the synchronization point based on the correction value, and sends an enable signal 1031 for driving SYNC to a SYNC drive unit 1051 and SYNC drive, which will be described later. Unit 1052, SYNC drive unit 1053, and SYNC drive unit 1054. The synchronization point calculation unit 103 measures the time to the synchronization point using a clock counter that is incremented by one at the rising edge of the reference operation clock signal.
  • the synchronization point calculation unit 103 sends the enable signal 1031 to the SYNC drive unit 1051, the SYNC drive unit 1052, and the time when the time corresponding to the value of the real part of the correction value has been reached from the reception time of the synchronization frame.
  • the data is output to the SYNC drive unit 1053 and the SYNC drive unit 1054.
  • the synchronization point calculation unit 103 outputs the enable signal 1031 at the rise of the fifth clock pulse from the reception of the synchronization frame.
  • the clock signal generation unit 104 converts the reference operation clock signal 1041 into a frame processing unit 101, a clock signal selection unit 102, a synchronization point calculation unit 103, a SYNC drive unit 1051, a SYNC drive unit 1052, a SYNC drive unit 1053, a SYNC drive unit 1054, Supplied to the SYNC selector 106. Further, the clock signal generation unit 104 shifts the phase of the reference operation clock signal by 90 °, and supplies the phase shift clock signal 1042 whose phase is shifted by 90 ° from the reference operation clock signal to the SYNC drive unit 1051.
  • the clock signal generation unit 104 shifts the phase of the reference operation clock signal by 180 °, and supplies the phase shift clock signal 1043 whose phase is shifted by 180 ° from the reference operation clock signal to the SYNC drive unit 1052.
  • the clock signal generation unit 104 shifts the phase of the reference operation clock by 270 °, and supplies the phase shift clock signal 1044 whose phase is shifted by 270 ° from the reference operation clock signal to the SYNC drive unit 1053.
  • the clock signal generation unit 104 corresponds to an example of a phase shift unit.
  • the SYNC drive unit 1051 receives the enable signal 1031 for driving SYNC from the synchronization point calculation unit 103, and outputs a SYNC 1 signal (hereinafter referred to as SYNC 1) driven by the reference operation clock signal 1041 to the SYNC selection unit 106. That is, the SYNC drive unit 1051 matches the reference operation clock signal 1041 when the enable signal 1031 is input (at the time of rising of the clock pulse corresponding to the value of the real part of the correction value from reception of the synchronization frame). SYNC1 is generated, and the generated SYNC1 is output to the SYNC selector 106.
  • the SYNC drive unit 1052 receives an enable signal 1031 for driving SYNC from the synchronization point calculation unit 103, and is driven by a phase shift clock signal 1042 obtained by shifting the phase of the reference operation clock signal by 90 ° (hereinafter referred to as SYNC2). Is output to the SYNC selector 106. That is, when the enable signal 1031 is input (when the rising edge of the clock pulse corresponding to the value of the real part of the correction value is received from the reception of the synchronization frame), the SYNC drive unit 1052 shifts the phase by 90 °. SYNC2 is generated in accordance with the clock signal 1042, and the generated SYNC2 is output to the SYNC selector 106.
  • the SYNC drive unit 1053 receives an enable signal 1031 for driving SYNC from the synchronization point calculation unit 103, and is driven by a phase shift clock signal 1043 obtained by shifting the phase of the reference operation clock by 180 ° (hereinafter referred to as SYNC3 signal). Is output to the SYNC selector 106. That is, the SYNC drive unit 1053 receives the enable signal 1031 (at the time of rising of the clock pulse corresponding to the value of the real part of the correction value from the reception of the synchronization frame), and the phase shift is shifted by 180 °. SYNC 3 is generated in accordance with the clock signal 1043, and the generated SYNC 3 is output to the SYNC selection unit 106.
  • the SYNC drive unit 1054 receives an enable signal 1031 for driving SYNC from the synchronization point calculation unit 103, and receives a SYNC4 signal (hereinafter referred to as SYNC4) driven by a phase shift clock signal 1044 obtained by shifting the phase of the reference operation clock by 270 °.
  • the data is output to the SYNC selection unit 106.
  • the SYNC drive unit 1054 shifts the phase by 270 ° at the timing when the enable signal 1031 is input (when the clock pulse rises corresponding to the value of the real part of the correction value from the reception of the synchronization frame).
  • SYNC 4 is generated in accordance with the clock signal 1044, and the generated SYNC 4 is output to the SYNC selector 106.
  • the SYNC selection unit 106 based on the notification of the clock signal selection result from the clock signal selection unit 102, SYNC1 from the SYNC drive unit 1051, SYNC2 from the SYNC drive unit 1052, SYNC3 from the SYNC drive unit 1053, or SYNC4 from the SYNC drive unit 1054 is selected. Then, the SYNC selection unit 106 outputs the selected SYNC to other processing units in the slave device 100 to notify the arrival of the synchronization point.
  • the SYNC drive unit 1051, the SYNC drive unit 1052, the SYNC drive unit 1053, the SYNC drive unit 1054, and the SYNC selection unit 106 are collectively referred to as a signal generation output unit 110.
  • the signal generation output unit 110 performs SYNC according to the clock signal selected by the clock signal selection unit 102 at the rise of the clock pulse corresponding to the value of the real part of the correction value after the synchronization frame is received. This is a mechanism for generating and outputting the generated SYNC.
  • FIG. 2 shows the driving timing of SYNC 1 by the SYNC driving unit 1051, SYNC 2 by the SYNC driving unit 1052, SYNC 3 by the SYNC driving unit 1053, and SYNC 4 by the SYNC driving unit 1054.
  • the SYNC drive unit 1051 generates SYNC1 in accordance with the reference operation clock signal 1041 (reference numeral 201). That is, the SYNC drive unit 1051 generates SYNC1 when a time corresponding to “0.00” counts of the clock counter has elapsed after the enable signal 1031 is input.
  • the SYNC drive unit 1052 generates SYNC2 in accordance with the phase shift clock signal 1042 whose phase is shifted by 90 ° from the reference operation clock signal 1041 (reference numeral 202).
  • the phase shift clock signal 1042 whose phase is shifted by 90 ° from the reference operation clock signal 1041 is a signal obtained by shifting (delaying) the cycle of the reference operation clock signal 1041 by 1 ⁇ 4.
  • the SYNC drive unit 1052 generates SYNC2 when a time corresponding to “0.25” counts of the clock counter has elapsed since the enable signal 1031 was input.
  • the SYNC drive unit 1053 generates SYNC3 in accordance with the phase shift clock signal 1043 whose phase is shifted by 180 ° from the reference operation clock signal 1041 (reference numeral 203).
  • the phase shift clock signal 1043 whose phase is shifted by 180 ° from the reference operation clock signal 1041 is a signal obtained by shifting (delaying) the cycle of the reference operation clock signal 1041 by 2/4.
  • the SYNC drive unit 1053 generates SYNC3 when a time corresponding to “0.50” counts of the clock counter elapses after the enable signal 1031 is input.
  • the SYNC drive unit 1054 generates SYNC4 in accordance with the phase shift clock signal 1044 whose phase is shifted by 270 ° from the reference operation clock signal 1041 (reference numeral 204).
  • the phase shift clock signal 1044 whose phase is shifted by 270 ° from the reference operation clock signal 1041 is a signal obtained by shifting (delaying) the cycle of the reference operation clock signal 1041 by 3/4.
  • the SYNC drive unit 1054 generates SYNC4 when the time corresponding to “0.75” count of the clock counter has elapsed after the enable signal 1031 is input.
  • the clock signal selection unit 102 selects an optimum clock signal from the reference operation clock signal 1041 and the plurality of phase shift clock signals 1042 to 1044 based on the value after the decimal point of the correction value received from the frame processing unit 101. That is, the clock signal is selected based on which value of the correction value after the decimal point is closest to 0, 0.25, 0.50, or 0.75. Then, the clock signal selection unit 102 notifies the selection result to the SYNC selection unit 106.
  • FIG. 3 shows an internal configuration example of the SYNC drive unit 1052.
  • the flip-flop 1 is driven by the reference operation clock signal 1041 input from the clock signal generation unit 104, and the flip-flop 2 shifts the phase by 90 ° from the reference operation clock signal 1041 input from the clock signal generation unit 104.
  • the phase-shifted clock signal 1042 is used for driving.
  • the enable signal 1031 input from the synchronization point calculation unit 103 is synchronized with the rising timing of the reference operation clock signal 1041 in the flip-flop 1, and the phase shift clock in which the phase is shifted by 90 ° from the reference operation clock signal 1041 in the flip-flop 2. Synchronized with the signal 1042. As a result, as shown in FIG. 2, SYNC2 synchronized with the phase shift clock signal 1042 whose phase is shifted by 90 ° from the reference operation clock signal 1041 is generated.
  • SYNC drive unit 1051 inputs the reference operation clock 1041 instead of the phase shift clock signal 1042 as the clock signal of the flip-flop 2.
  • the time from the reception of the synchronization frame to the synchronization point is a small value that cannot be indicated by the clock counter having the resolution of the drive cycle of the reference operation clock signal.
  • highly accurate time synchronization corresponding to the decimal value can be performed. That is, in this embodiment, a phase shift clock signal obtained by shifting the phase of the reference operation clock signal is prepared, and either the reference operation clock signal or the SYNC signal driven by each phase shift clock signal is set as the correction value. Select based on the decimal value. Thereby, since the SYNC signal can be driven at a timing close to the synchronization point, high-precision synchronization can be realized.
  • the clock counter is incremented at each rising edge of the clock pulse and the enable signal 1031 is output at the rising edge of the clock pulse.
  • the clock counter is incremented and the enable signal 1031 is output at the falling edge. May be performed.
  • the SYNC selection unit 106 of FIG. 1 is deleted.
  • the synchronization point calculation unit 103 outputs an enable signal 1031 to each of the SYNC driving unit 1051, the SYNC driving unit 1052, the SYNC driving unit 1053, and the SYNC driving unit 1054.
  • the synchronization point calculation unit 103 outputs the enable signal 1031 only to the SYNC drive unit corresponding to the decimal value of the correction value.
  • the synchronization point calculation unit 103 enables only the enable signal to the SYNC drive unit 1052 when the clock counter reaches 5 (at the rise of the fifth clock pulse). 1031 is output.
  • the SYNC drive unit 1052 receives the enable signal 1031, generates SYNC 2, and outputs the generated SYNC 2 to other processing units in the slave device 100.
  • the operation of the other elements is the same as that described with reference to FIG. In the configuration of FIG. 4, only the SYNC drive units 1051 to 1054 serve as the signal generation output unit 110.
  • Embodiment 2 FIG.
  • four SYNC driving units are provided corresponding to the phase shift values 0 °, 90 °, 180 °, and 270 ° of the reference operation clock signal. If it is desired to further increase the resolution and realize high-accuracy synchronization, the granularity of the phase shift is finely divided, and a SYNC drive unit corresponding to each is prepared. Similarly, if there is no problem even if the synchronization accuracy is lowered, two types of SYNC drive units such as 0 ° and 180 ° may be prepared, or 3 types such as 0 °, 120 °, and 240 ° may be prepared. Different types of SYNC drive units may be prepared.
  • FIG. 5 shows a configuration example of the slave device 100 when a phase shift clock signal obtained by shifting the reference operation clock signal by 120 ° is used.
  • the configuration of FIG. 5 is the same as the configuration of FIG. 1 except that the number of SYNC drive units is three, and thus detailed description thereof is omitted.
  • phase of the clock signal output from the clock signal generation unit 104 can be arbitrarily determined in accordance with the desired synchronization accuracy.
  • the same frequency is used to generate a synchronization point notification signal (SYNC signal) generated by each device so that different devices operate in synchronization with each other.
  • SYNC signal synchronization point notification signal
  • the clock signal having the rising timing closest to the timing of the decimal value of the correction value is selected from a plurality of clocks.
  • a clock signal selection unit that receives a correction value from the frame processing unit and selects an optimal clock signal according to the correction value;
  • a synchronization point calculation unit that receives a notification of reception of a synchronization frame from the frame processing unit and measures a point in time after reception of the synchronization frame;
  • a reference operation clock signal serving as a reference for the operation of each processing unit, and a clock signal generation unit that generates a clock signal whose phase is shifted from the reference operation clock signal;
  • a plurality of SYNC drive units for driving a synchronization point notification signal (SYNC signal) with various clock signals from the clock signal generation unit;
  • a slave device having a SYNC selection unit that selects a SYNC signal received from a plurality of SYNC drive units according to a clock selection signal from the clock signal selection unit and notifies synchronization timing in another processing unit in the slave device is described. did.
  • the slave device 100 is a computer, and each element of the slave device 100 can be realized by a program.
  • an arithmetic device 901, an external storage device 902, a main storage device 903, a communication device 904, and an input / output device 905 are connected to the bus.
  • the arithmetic device 901 is a CPU (Central Processing Unit) that executes a program.
  • the external storage device 902 is, for example, a ROM (Read Only Memory), a flash memory, or a hard disk device.
  • the main storage device 903 is a RAM (Random Access Memory).
  • the input / output device 905 is, for example, a mouse, a keyboard, a display device, or the like.
  • the program is normally stored in the external storage device 902, and is loaded into the main storage device 903 and sequentially read into the arithmetic device 901 and executed.
  • the program is a program that realizes the function described as “unit” shown in FIG.
  • an operating system (OS) is also stored in the external storage device 902. At least a part of the OS is loaded into the main storage device 903, and the arithmetic device 901 executes “OS” shown in FIG. ”Is executed.
  • determining”, “determining”, “selection of”, “generation of”, “detection of”, “setting of”, “ Information, data, signal values, and variable values indicating the results of the processing described as “calculation of”, “reception of”, “input of”, “output of”, etc. are stored in the main storage device 903 as files.
  • the correction value is stored in the main storage device 903.
  • the encryption key / decryption key, random number value, and parameter may be stored in the main storage device 903 as a file.
  • FIG. 6 is merely an example of the hardware configuration of the slave device 100, and the hardware configuration of the slave device 100 is not limited to the configuration illustrated in FIG. .
  • the operation of the slave device 100 shown in the first and second embodiments can be regarded as a data processing method.
  • 100 slave device 101 frame processing unit, 102 clock signal selection unit, 103 synchronization point calculation unit, 104 clock signal generation unit, 106 SYNC selection unit, 110 signal generation output unit, 1051 SYNC drive unit, 1052 SYNC drive unit, 1053 SYNC Drive unit, 1054 SYNC drive unit.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

　クロック信号生成部１０４は、基準動作クロック信号の位相をシフトさせて、位相シフトクロック信号を１つ以上生成する。フレーム処理部１０１は、同期フレームを受信する。また、フレーム処理部１０１は、同期フレームの受信から時刻同期を行うタイミングである同期ポイントまでの時間を基準動作クロック信号のクロック周期の小数表現で表す補正値が含まれる補正フレームを受信する。クロック信号選択部１０２は、補正値の小数部の値に基づき、基準動作クロック信号及び位相シフトクロック信号の中から１つのクロック信号を選択する。信号生成出力部１１０は、同期フレームが受信されてから補正値の実数部の値に相当する回のクロックパルスの立ち上がりの際において、クロック信号選択部１０２により選択されたクロック信号に合わせて、同期ポイントの到来を通知するＳＹＮＣ信号を生成し、生成したＳＹＮＣ信号を出力する。

Description

データ処理装置及びプログラム
　本発明は、時刻同期に関するものである。
　ＦＡ（Ｆａｃｔｏｒｙ　Ａｕｔｏｍａｔｉｏｎ）システムでは、１台のマスタ装置と複数台のスレーブ装置で制御システムを構成するケースが多い。
　一般的に、マスタ装置と各スレーブ装置はＦＡ向けの制御ネットワークで通信が行われ、マスタ装置が各スレーブ装置に指令を与え、各スレーブ装置は指令に従った動作をする。
　スレーブ装置は、指令を実行する周期を有しており、複数のスレーブ装置が同期して動作する制御システムでは、スレーブ装置同士が指令を実行するタイミング（周期の開始タイミング）を合わせることが要求される。
　時刻同期の方法としては、例えば特許文献１に開示された方法がある。
　特許文献１に開示された方法では、マスタ装置とスレーブ装置間の伝播遅延が計測され、計測された伝搬遅延に基づいて各スレーブ装置の時刻が補正されて、マスタ装置と各スレーブ装置とを同期させている。
特開２０１１－２１１６７３号公報
　特許文献１では、マスタ装置から送信する同期フレームの送信時刻から所定時間後の時点を、複数のスレーブ装置で時刻を同期させる同期ポイントとし、その同期ポイントを各スレーブ装置が認識するための方法が述べられている。
　しかし、特許文献１では、同期フレーム受信時刻から同期ポイントまでの時間（特許文献１では、オフセット時間と呼んでいる）が経過したときの各スレーブ装置の動作は説明されていない。
　一般的には、各スレーブ装置のクロック信号の立ち上がりで１ずつ加算されるカウンタ（以下、クロックカウンタとする）を使用して時間を計測し、同期ポイントに近づいたタイミングで同期タイミングを通知する信号であるＳＹＮＣ信号を駆動することが考えられる。
　しかし、それぞれのスレーブ装置で使用しているクロック信号は、物理的に異なる発振器から供給されるため、立ち上がりのタイミング（以下、位相と表現する）が異なる可能性が高く、クロックの駆動周期以上の精度で各スレーブ装置の同期ポイントを合わせることは難しい。
　クロック信号の周波数が低いほど、同期ポイントに対する振れ幅が大きく、同期精度が低い。
　ＦＡシステムの機器は、熱やノイズの影響を考慮して高周波のクロック信号を採用するケースは少ない。
　本発明は、上記の事情に鑑みたものであり、基準動作クロック信号の周期よりも微細な時間を用いて高精度に時刻同期を行うことを主な目的とする。
　本発明に係るデータ処理装置は、
　基準動作クロック信号に従って動作するデータ処理装置であって、
　前記基準動作クロック信号の位相をシフトさせて、前記基準動作クロック信号と周波数が同じで位相が異なる位相シフトクロック信号を１つ以上生成する位相シフト部と、
　時刻同期を指示する同期フレームを受信する同期フレーム受信部と、
　前記同期フレームの受信から時刻同期を行うタイミングである同期ポイントまでの時間を前記基準動作クロック信号のクロック周期の小数表現で表す補正値が含まれる補正フレームを受信する補正フレーム受信部と、
　前記補正値の小数部の値に基づき、前記基準動作クロック信号及び１つ以上の位相シフトクロック信号の中から１つのクロック信号を選択するクロック信号選択部と、
　前記同期フレーム受信部により前記同期フレームが受信されてから前記補正値の実数部の値に相当する回のクロックパルスの立ち上がりの際及び立ち下がりの際のいずれかにおいて、前記クロック信号選択部により選択されたクロック信号に合わせて、前記同期ポイントの到来を通知する同期ポイント通知信号を生成し、生成した同期ポイント通知信号を出力する信号生成出力部とを有することを特徴とする。
　本発明では、補正値の小数部の値に基づき、基準動作クロック信号及び１つ以上の位相シフトクロック信号の中から１つのクロック信号が選択され、選択されたクロック信号に合わせて同期ポイント通知信号が生成され、同期ポイント通知信号が出力される。
　このため、基準動作クロック信号の周期よりも微細な時間を用いて高精度に時刻同期を行うことができる。
実施の形態１に係るスレーブ装置の構成例を示す図。 実施形態１に係る基準動作クロック信号及び各位相シフトクロック信号のＳＹＮＣ信号のタイミングを示す図。 実施の形態１に係るＳＹＮＣ駆動部の構成例を示す図。 実施の形態１に係るスレーブ装置の構成例を示す図。 実施の形態２に係るスレーブ装置の構成例を示す図。 実施の形態１及び２に係るスレーブ装置のハードウェア構成例を示す図。
　実施の形態１．
　本実施の形態では、スレーブ装置において、基準動作クロックの駆動周期以上の精度で同期ポイントを合わせる構成を説明する。
　図１は、本実施の形態に係るスレーブ装置１００の構成例を示す。
　本実施の形態に係るスレーブ装置１００は、例えば、前述したＦＡシステムに含まれ、マスタ装置により制御される。
　なお、スレーブ装置１００は、データ処理装置の例に相当する。
　図１において、フレーム処理部１０１は、マスタ装置または前の転送順序のスレーブ装置から補正フレームを受信する。
　そして、フレーム処理部１０１は、受信した補正フレームに含まれる補正値を、後述のクロック信号選択部１０２、および同期ポイント算出部１０３に通知する。
　また、フレーム処理部１０１は、マスタ装置から同期フレームを受信し、後述の同期ポイント算出部１０３に同期フレームを受信したことを通知する。
　同期フレームは、時刻同期を指示するデータである。
　同期ポイント算出部１０３では、同期フレームの受信から、同期ポイントまでの時間の計測が開始される。
　同期ポイントは、マスタ装置及び他のスレーブ装置との時刻同期を行うタイミングである。
　補正フレームに含まれる補正値は、同期フレームの受信時刻から同期ポイントまでの時間をスレーブ装置１００の基準動作クロック信号のクロック周期の小数表現で表している。
　なお、補正値の算出方法はどのようなものでもよい。
　フレーム処理部１０１は、補正フレーム受信部及び同期フレーム受信部の例に相当する。
　クロック信号選択部１０２は、基準動作クロック信号及び複数の位相シフトクロック信号の中からいずれかのクロック信号を選択し、選択結果を後述のＳＹＮＣ選択部１０６に通知する。
　より具体的には、クロック信号選択部１０２は、フレーム処理部１０１から通知された補正値と各クロック信号における位相シフト量とに基づき、クロック信号を選択する。
　位相シフトクロック信号とは、基準動作クロック信号の位相をシフトさせたクロック信号である。
　位相シフトクロック信号は、基準動作クロック信号と周波数は同じであるが、位相が異なる。
　クロック信号選択部１０２は、基準動作クロック信号及び複数の位相シフトクロック信号の中からＳＹＮＣ信号を駆動するクロック信号を選択する。
　ＳＹＮＣ信号とは、同期ポイントの到来を通知する同期ポイント通知信号である。
　なお、ＳＹＮＣ信号は、以降ＳＹＮＣとも表記する。
　また、クロック信号の選択方法の詳細は後述する。
　同期ポイント算出部１０３は、フレーム処理部１０１から補正値の通知を受ける。
　また、同期ポイント算出部１０３は、フレーム処理部１０１から同期フレームの受信の通知を受ける。
　そして、同期ポイント算出部１０３は、同期フレームの受信が通知されると、補正値に基づいて同期ポイントまでの時間を計測し、ＳＹＮＣを駆動するイネーブル信号１０３１を後述するＳＹＮＣ駆動部１０５１、ＳＹＮＣ駆動部１０５２、ＳＹＮＣ駆動部１０５３、ＳＹＮＣ駆動部１０５４に出力する。
　同期ポイント算出部１０３は、基準動作クロック信号の立ち上がりで１づつ加算されるクロックカウンタを用いて、同期ポイントまでの時間を計測する。
　より具体的には、同期ポイント算出部１０３は、同期フレームの受信時刻から補正値の実数部の値に相当する時間に達した時点で、イネーブル信号１０３１をＳＹＮＣ駆動部１０５１、ＳＹＮＣ駆動部１０５２、ＳＹＮＣ駆動部１０５３、ＳＹＮＣ駆動部１０５４に出力する。
　例えば、補正フレームの補正値が「５．２５」の場合は、同期ポイント算出部１０３は、同期フレームの受信から５回目のクロックパルスの立ち上がりの際に、イネーブル信号１０３１を出力する。
　クロック信号生成部１０４は、基準動作クロック信号１０４１をフレーム処理部１０１、クロック信号選択部１０２、同期ポイント算出部１０３、ＳＹＮＣ駆動部１０５１、ＳＹＮＣ駆動部１０５２、ＳＹＮＣ駆動部１０５３、ＳＹＮＣ駆動部１０５４、ＳＹＮＣ選択部１０６に供給する。
　また、クロック信号生成部１０４は、基準動作クロック信号の位相を９０°シフトさせ、基準動作クロック信号から位相が９０°シフトした位相シフトクロック信号１０４２をＳＹＮＣ駆動部１０５１に供給する。
　更に、クロック信号生成部１０４は、基準動作クロック信号の位相を１８０°シフトさせ、基準動作クロック信号から位相が１８０°シフトした位相シフトクロック信号１０４３をＳＹＮＣ駆動部１０５２に供給する。
　また、クロック信号生成部１０４は、基準動作クロックの位相を２７０°シフトさせ、基準動作クロック信号から位相が２７０°シフトした位相シフトクロック信号１０４４をＳＹＮＣ駆動部１０５３に供給する。
　クロック信号生成部１０４は、位相シフト部の例に相当する。
　ＳＹＮＣ駆動部１０５１は、ＳＹＮＣを駆動するイネーブル信号１０３１を同期ポイント算出部１０３から受けて、基準動作クロック信号１０４１で駆動したＳＹＮＣ１信号（以下、ＳＹＮＣ１という）をＳＹＮＣ選択部１０６に出力する。
　つまり、ＳＹＮＣ駆動部１０５１は、イネーブル信号１０３１を入力した際（同期フレームの受信から補正値の実数部の値に相当する回のクロックパルスの立ち上がりの際）に、基準動作クロック信号１０４１に合わせてＳＹＮＣ１を生成し、生成したＳＹＮＣ１をＳＹＮＣ選択部１０６に出力する。
　ＳＹＮＣ駆動部１０５２は、ＳＹＮＣを駆動するイネーブル信号１０３１を同期ポイント算出部１０３から受けて、基準動作クロック信号の位相を９０°シフトした位相シフトクロック信号１０４２で駆動したＳＹＮＣ２信号（以下、ＳＹＮＣ２という）をＳＹＮＣ選択部１０６に出力する。
　つまり、ＳＹＮＣ駆動部１０５２は、イネーブル信号１０３１を入力した際（同期フレームの受信から補正値の実数部の値に相当する回のクロックパルスの立ち上がりの際）に、位相を９０°シフトした位相シフトクロック信号１０４２に合わせてＳＹＮＣ２を生成し、生成したＳＹＮＣ２をＳＹＮＣ選択部１０６に出力する。
　ＳＹＮＣ駆動部１０５３は、ＳＹＮＣを駆動するイネーブル信号１０３１を同期ポイント算出部１０３から受けて、基準動作クロックの位相を１８０°シフトした位相シフトクロック信号１０４３で駆動したＳＹＮＣ３信号（以下、ＳＹＮＣ３信号という）をＳＹＮＣ選択部１０６に出力する。
　つまり、ＳＹＮＣ駆動部１０５３は、イネーブル信号１０３１を入力した際（同期フレームの受信から補正値の実数部の値に相当する回のクロックパルスの立ち上がりの際）に、位相を１８０°シフトした位相シフトクロック信号１０４３に合わせてＳＹＮＣ３を生成し、生成したＳＹＮＣ３をＳＹＮＣ選択部１０６に出力する。
　ＳＹＮＣ駆動部１０５４は、ＳＹＮＣを駆動するイネーブル信号１０３１を同期ポイント算出部１０３から受けて、基準動作クロックの位相を２７０°シフトした位相シフトクロック信号１０４４で駆動したＳＹＮＣ４信号（以下、ＳＹＮＣ４という）をＳＹＮＣ選択部１０６に出力する。
　つまり、ＳＹＮＣ駆動部１０５４は、イネーブル信号１０３１を入力したタイミング（同期フレームの受信から補正値の実数部の値に相当する回のクロックパルスの立ち上がりの際）に、位相を２７０°シフトした位相シフトクロック信号１０４４に合わせてＳＹＮＣ４を生成し、生成したＳＹＮＣ４をＳＹＮＣ選択部１０６に出力する。
　ＳＹＮＣ選択部１０６は、クロック信号選択部１０２からのクロック信号の選択結果の通知に基づき、ＳＹＮＣ駆動部１０５１からのＳＹＮＣ１、或いはＳＹＮＣ駆動部１０５２からのＳＹＮＣ２、或いはＳＹＮＣ駆動部１０５３からのＳＹＮＣ３、或いはＳＹＮＣ駆動部１０５４からのＳＹＮＣ４を選択する。
　そして、ＳＹＮＣ選択部１０６は、選択したＳＹＮＣを、スレーブ装置１００内の他の処理部に出力して、同期ポイントの到来を通知する。
　なお、ＳＹＮＣ駆動部１０５１、ＳＹＮＣ駆動部１０５２、ＳＹＮＣ駆動部１０５３、ＳＹＮＣ駆動部１０５４及びＳＹＮＣ選択部１０６を、まとめて信号生成出力部１１０という。
　信号生成出力部１１０は、同期フレームが受信されてから補正値の実数部の値に相当する回のクロックパルスの立ち上がりの際において、クロック信号選択部１０２により選択されたクロック信号に合わせてＳＹＮＣを生成し、生成したＳＹＮＣを出力する機構である。
　次に、位相シフトクロックの選択方法について説明する。
　図２は、ＳＹＮＣ駆動部１０５１によるＳＹＮＣ１、ＳＹＮＣ駆動部１０５２によるＳＹＮＣ２、ＳＹＮＣ駆動部１０５３によるＳＹＮＣ３、ＳＹＮＣ駆動部１０５４によるＳＹＮＣ４の駆動タイミングを示したものである。
　ＳＹＮＣ駆動部１０５１は、基準動作クロック信号１０４１に合わせてＳＹＮＣ１を生成する（符号２０１）。
　つまり、ＳＹＮＣ駆動部１０５１は、イネーブル信号１０３１が入力されてからクロックカウンタの「０．００」カウント分の時間が経過した時点でＳＹＮＣ１を生成する。
　ＳＹＮＣ駆動部１０５２は、基準動作クロック信号１０４１から位相を９０°シフトした位相シフトクロック信号１０４２に合わせてＳＹＮＣ２を生成する（符号２０２）。
　基準動作クロック信号１０４１から位相を９０°シフトした位相シフトクロック信号１０４２は、基準動作クロック信号１０４１の周期を１／４シフトさせた（遅らせた）信号である。
　ＳＹＮＣ駆動部１０５２は、符号３００が示すように、イネーブル信号１０３１が入力されてからクロックカウンタの「０．２５」カウント分の時間が経過した時点でＳＹＮＣ２を生成する。
　ＳＹＮＣ駆動部１０５３は、基準動作クロック信号１０４１から位相を１８０°シフトした位相シフトクロック信号１０４３に合わせてＳＹＮＣ３を生成する（符号２０３）。
　基準動作クロック信号１０４１から位相を１８０°シフトした位相シフトクロック信号１０４３は、基準動作クロック信号１０４１の周期を２／４シフトさせた（遅らせた）信号である。
　ＳＹＮＣ駆動部１０５３は、イネーブル信号１０３１が入力されてからクロックカウンタの「０．５０」カウント分の時間が経過した時点でＳＹＮＣ３を生成する。
　ＳＹＮＣ駆動部１０５４は、基準動作クロック信号１０４１から位相を２７０°シフトした位相シフトクロック信号１０４４に合わせてＳＹＮＣ４を生成する（符号２０４）。
　基準動作クロック信号１０４１から位相を２７０°シフトした位相シフトクロック信号１０４４は、基準動作クロック信号１０４１の周期を３／４シフトさせた（遅らせた）信号である。
　ＳＹＮＣ駆動部１０５４は、イネーブル信号１０３１が入力されてからクロックカウンタの「０．７５」カウント分の時間が経過した時点でＳＹＮＣ４を生成する。
　クロック信号選択部１０２は、フレーム処理部１０１から受信した補正値の小数点以下の値に基づき、基準動作クロック信号１０４１及び複数の位相シフトクロック信号１０４２～１０４４の中から最適なクロック信号を選択する。
　つまり、補正値の小数点以下の値が０、０．２５、０．５０、０．７５のどの値に一番近いかに基づいてクロック信号を選択する。
　そして、クロック信号選択部１０２は、選択結果をＳＹＮＣ選択部１０６に通知する。
　次に、ＳＹＮＣ駆動部の内部構成を説明する。
　ここでは、ＳＹＮＣ駆動部１０５２を例にして説明を行う。
　図３は、ＳＹＮＣ駆動部１０５２の内部構成例を示す。
　フリップフロップ１は、クロック信号生成部１０４から入力される基準動作クロック信号１０４１で駆動されており、フリップフロップ２は、クロック信号生成部１０４から入力される基準動作クロック信号１０４１から位相を９０°シフトさせた位相シフトクロック信号１０４２で駆動されている。
　同期ポイント算出部１０３から入力されたイネーブル信号１０３１は、フリップフロップ１で基準動作クロック信号１０４１の立ち上がりタイミングに同期し、フリップフロップ２で基準動作クロック信号１０４１から位相を９０°シフトさせた位相シフトクロック信号１０４２に同期する。
　これにより、図２に示したように、基準動作クロック信号１０４１から位相を９０°シフトした位相シフトクロック信号１０４２と同期したＳＹＮＣ２が生成される。
　なお、ＳＹＮＣ駆動部１０５１では、フリップフロップ２のクロック信号として、位相シフトクロック信号１０４２の代わりに、基準動作クロック１０４１を入力する。
　このように、本実施の形態によれば、同期フレーム受信から同期ポイントまでの時間が、基準動作クロック信号の駆動周期を分解能とするクロックカウンタでは示すことができない少数値であった場合であったとしても、小数値に対応させた高精度の時刻同期を行うことができる。
　つまり、本実施の形態では、基準動作クロック信号の位相をシフトした位相シフトクロック信号を用意しておき、基準動作クロック信号及び各位相シフトクロック信号で駆動したＳＹＮＣ信号の何れかを、補正値の少数値の値に基づいて選択する。
　これにより、同期ポイントに近いタイミングでＳＹＮＣ信号を駆動できるため、高精度な同期を実現することができる。
　なお、以上では、クロックパルスの立ち上がりごとにクロックカウンタをインクリメントさせ、クロックパルスの立ち上がりの際にイネーブル信号１０３１を出力することとしたが、立ち下がりの際にクロックカウンタのインクリメント及びイネーブル信号１０３１の出力を行ってもよい。
　また、図１の構成に代えて、図４の構成でも同様の結果が得られる。
　図４のスレーブ装置１００では、図１のＳＹＮＣ選択部１０６が削除されている。
　図１では、同期ポイント算出部１０３は、ＳＹＮＣ駆動部１０５１、ＳＹＮＣ駆動部１０５２、ＳＹＮＣ駆動部１０５３及びＳＹＮＣ駆動部１０５４のそれぞれにイネーブル信号１０３１を出力している。
　これに代えて、図４では、同期ポイント算出部１０３は、補正値の小数部の値に対応するＳＹＮＣ駆動部にのみイネーブル信号１０３１を出力する。
　例えば、補正値が「５．２５」であれば、同期ポイント算出部１０３は、クロックカウンタが５になった際（５回目のクロックパルスの立ち上がりの際）に、ＳＹＮＣ駆動部１０５２にのみイネーブル信号１０３１を出力する。
　ＳＹＮＣ駆動部１０５２は、イネーブル信号１０３１の入力を受けて、ＳＹＮＣ２を生成し、生成したＳＹＮＣ２をスレーブ装置１００内の他の処理部に出力する。
　他の要素の動作は、図１について説明したものと同様なので説明を省略する。
　なお、図４の構成では、ＳＹＮＣ駆動部１０５１－１０５４のみが信号生成出力部１１０となる。
　実施の形態２．
　実施の形態１では、基準動作クロック信号の位相シフト値０°、９０°、１８０°、２７０°に対応させてＳＹＮＣ駆動部を４つ設けている。
　更に分解能を上げて高精度な同期を実現したい場合は、位相シフトの粒度を細かく区切り、それぞれに対応するＳＹＮＣ駆動部を用意する。
　同様に、同期精度を落としても問題ない場合は、０°と１８０°のように２種類のＳＹＮＣ駆動部を用意するようにしてもよいし、０°、１２０°、２４０°のように３種類のＳＹＮＣ駆動部を用意するようにしてもよい。
　図５は、基準動作クロック信号を１２０°づつシフトした位相シフトクロック信号を用いる場合のスレーブ装置１００の構成例を示す。
　図５の構成は、ＳＹＮＣ駆動部の個数が３つになっている点以外は、図１の構成と同じであるため、詳細な説明は省略する。
　このように、目指すべき同期精度に合わせて、クロック信号生成部１０４から出力するクロック信号の位相を任意に決定することができる。
　以上の実施の形態１及び２では、
　１台のマスタ装置にネットワーク等で接続される複数のスレーブ装置において、異なる機器同士が同期して動作するために各機器で生成する同期ポイント通知信号（ＳＹＮＣ信号）を生成するにあたり、同一の周波数で位相（立上がりタイミング）が異なる複数のクロック信号の中から、１つのクロック信号を選択し、そのクロック信号でＳＹＮＣ信号を駆動する方式を説明した。
　また、実施の形態１及び２では、
　複数のクロックから、補正値の少数値のタイミングに最も近い立ち上がりタイミングを持つクロック信号を選択することを説明した。
　また、実施の形態１及び２では、
　補正フレーム及び同期フレームを受信するフレーム処理部と、
　前記フレーム処理部から補正値を受け取り、その値によって最適なクロック信号を選択するクロック信号選択部と、
　前記フレーム処理部から同期フレームの受信の通知を受け、同期フレームの受信から所定時間後の時点を測定する同期ポイント算出部と、
　各処理部が動作するための基準となる基準動作クロック信号、および基準動作クロック信号から位相をシフトしたクロック信号を生成するクロック信号生成部と、
　クロック信号生成部からの各種クロック信号で同期ポイント通知信号（ＳＹＮＣ信号）を駆動する複数のＳＹＮＣ駆動部と、
　クロック信号選択部からのクロック選択信号により、複数のＳＹＮＣ駆動部から受信したＳＹＮＣ信号を選択して、スレーブ装置内の他の処理部で同期タイミングを通知するＳＹＮＣ選択部とを有するスレーブ装置を説明した。
　最後に、実施の形態１及び２に示したスレーブ装置１００のハードウェア構成例を図６を参照して説明する。
　スレーブ装置１００はコンピュータであり、スレーブ装置１００の各要素をプログラムで実現することができる。
　スレーブ装置１００のハードウェア構成としては、バスに、演算装置９０１、外部記憶装置９０２、主記憶装置９０３、通信装置９０４、入出力装置９０５が接続されている。
　演算装置９０１は、プログラムを実行するＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）である。
　外部記憶装置９０２は、例えばＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）やフラッシュメモリ、ハードディスク装置である。
　主記憶装置９０３は、ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）である。
　入出力装置９０５は、例えばマウス、キーボード、ディスプレイ装置等である。
　プログラムは、通常は外部記憶装置９０２に記憶されており、主記憶装置９０３にロードされた状態で、順次演算装置９０１に読み込まれ、実行される。
　プログラムは、図１に示す「～部」として説明している機能を実現するプログラムである。
　更に、外部記憶装置９０２にはオペレーティングシステム（ＯＳ）も記憶されており、ＯＳの少なくとも一部が主記憶装置９０３にロードされ、演算装置９０１はＯＳを実行しながら、図１に示す「～部」の機能を実現するプログラムを実行する。
　また、実施の形態１及び２の説明において、「～の判断」、「～の判定」、「～の選択」、「～の生成」、「～の検知」、「～の設定」、「～の算出」、「～の受信」、「～の入力」、「～の出力」等として説明している処理の結果を示す情報やデータや信号値や変数値が主記憶装置９０３にファイルとして記憶されている。
　また、補正値が主記憶装置９０３に記憶される。
　また、暗号鍵・復号鍵や乱数値やパラメータが、主記憶装置９０３にファイルとして記憶されてもよい。
　なお、図６の構成は、あくまでもスレーブ装置１００のハードウェア構成の一例を示すものであり、スレーブ装置１００のハードウェア構成は図６に記載の構成に限らず、他の構成であってもよい。
　また、実施の形態１及び２に示すスレーブ装置１００の動作をデータ処理方法として捉えることもできる。
　１００　スレーブ装置、１０１　フレーム処理部、１０２　クロック信号選択部、１０３　同期ポイント算出部、１０４　クロック信号生成部、１０６　ＳＹＮＣ選択部、１１０　信号生成出力部、１０５１　ＳＹＮＣ駆動部、１０５２　ＳＹＮＣ駆動部、１０５３　ＳＹＮＣ駆動部、１０５４　ＳＹＮＣ駆動部。

Claims (7)

  1. 　基準動作クロック信号に従って動作するデータ処理装置であって、
    　前記基準動作クロック信号の位相をシフトさせて、前記基準動作クロック信号と周波数が同じで位相が異なる位相シフトクロック信号を１つ以上生成する位相シフト部と、
    　時刻同期を指示する同期フレームを受信する同期フレーム受信部と、
    　前記同期フレームの受信から時刻同期を行うタイミングである同期ポイントまでの時間を前記基準動作クロック信号のクロック周期の小数表現で表す補正値が含まれる補正フレームを受信する補正フレーム受信部と、
    　前記補正値の小数部の値に基づき、前記基準動作クロック信号及び１つ以上の位相シフトクロック信号の中から１つのクロック信号を選択するクロック信号選択部と、
    　前記同期フレーム受信部により前記同期フレームが受信されてから前記補正値の実数部の値に相当する回のクロックパルスの立ち上がりの際及び立ち下がりの際のいずれかにおいて、前記クロック信号選択部により選択されたクロック信号に合わせて、前記同期ポイントの到来を通知する同期ポイント通知信号を生成し、生成した同期ポイント通知信号を出力する信号生成出力部とを有することを特徴とするデータ処理装置。
  2. 　前記クロック信号選択部は、
    　前記基準動作クロック信号及び１つ以上の位相シフトクロック信号の各々における位相のシフト量と、前記補正値の小数部の値とに基づき、前記基準動作クロック信号及び１つ以上の位相シフトクロック信号の中から１つのクロック信号を選択することを特徴とする請求項１に記載のデータ処理装置。
  3. 　前記クロック信号選択部は、
    　前記基準動作クロック信号のクロック周期に対する位相のシフト量の比率が前記補正値の小数部の値に最も近いクロック信号を選択することを特徴とする請求項１又は２に記載のデータ処理装置。
  4. 　前記位相シフト部は、
    　前記基準動作クロック信号の位相をシフトさせて、前記基準動作クロック信号と周波数が同じで位相が相互に前記基準動作クロック信号のクロック周期の｛１／（ｎ＋１）｝づつ異なるｎ個（ｎは１以上の整数）の位相シフトクロック信号を生成することを特徴とする請求項１～３のいずれかに記載のデータ処理装置。
  5. 　前記信号生成出力部は、
    　前記同期フレーム受信部により前記同期フレームが受信されてから前記補正値の実数部の値に相当する回のクロックパルスの立ち上がりの際及び立ち下がりの際のいずれかにおいて、前記基準動作クロック信号及び１つ以上の位相シフトクロック信号の各々に合わせて、前記同期ポイントの到来を通知する同期ポイント通知信号を２つ以上生成し、
    　生成した２つ以上の同期ポイント通知信号の中から、前記クロック信号選択部により選択されたクロック信号に合わせて生成した同期ポイント通知信号を選択し、選択した同期ポイント通知信号を出力することを特徴とする請求項１～４のいずれかに記載のデータ処理装置。
  6. 　前記データ処理装置は、
    　マスタ装置により制御される複数のスレーブ装置のうちの１つであり、
    　前記補正フレーム受信部は、
    　前記マスタ装置及び他のスレーブ装置との時刻同期を行うタイミングである同期ポイントを表す補正値が含まれる補正フレームを受信することを特徴とする請求項１～５のいずれかに記載のデータ処理装置。
  7. 　コンピュータを、請求項１に記載されたデータ処理装置として機能させることを特徴とするプログラム。
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