WO2014073486A1 - アクティブマトリクス基板、及び表示装置 - Google Patents

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line
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Definitions

  • the present invention relates to an active matrix substrate having a gate bus line and a data bus line, and a display device using the active matrix substrate.
  • liquid crystal display devices have been widely used in liquid crystal televisions, monitors, mobile phones and the like as flat panel displays having features such as thinness and light weight compared to conventional cathode ray tubes.
  • a liquid crystal display device one using an active matrix substrate for a liquid crystal panel as a display panel is known.
  • a plurality of data bus lines (source wiring) and a plurality of gate bus lines (scanning wiring) are wired in a matrix.
  • a switching element such as a thin film transistor (TFT: Thin Film Transistor) is disposed in the vicinity of the intersection of the data bus line and the gate bus line. Pixels having pixel electrodes connected to the switching elements are arranged in a matrix in the effective display area.
  • TFT Thin Film Transistor
  • the conventional active matrix substrate as described above corresponds to the vicinity of the driver chip (IC chip) mounting portion of the data driver (source driver) and / or gate driver as the liquid crystal display device is narrowed.
  • IC chip driver chip
  • gate driver gate driver
  • the driver mounting portion ITO (terminal upper layer electrode of the mounting terminal) connected to the bump provided on the driver side, and It has been proposed to provide a first portion having a terminal contact hole for connecting a data bus line or a gate bus line corresponding to ITO and a second portion having only the ITO.
  • the mounting terminals of the driver mounting portion can be formed even when the wiring pitch of the data bus line and / or the gate bus line is reduced with the increase in definition in the liquid crystal display device. It was supposed to be possible.
  • the area of the driver mounting portion that is, the driver mounting area is small (when the driver IC chip is small). For this reason, for example, a space for wirings and elements provided outside the effective display area, such as inspection thin film transistors and inspection wirings, often increases. As a result, there may be a case where the functions are reduced by reducing the wiring and elements outside the effective display area.
  • the present invention provides an active matrix substrate that can maintain the functions of wiring and elements outside the display area and can efficiently arrange these wirings and elements even when the driver mounting area is small, and uses this It is an object to provide a display device.
  • An active matrix substrate in an example of the present invention a base material, a plurality of gate bus lines provided on the base material, A plurality of data bus lines provided in different layers through the gate bus line and an insulating film; A first switching element connected to the gate bus line and the data bus line; A mounting terminal for supplying a signal from a driver to the gate bus line or the data bus line; A plurality of lead lines connecting the mounting terminal and the gate bus line or the data bus line; A plurality of second switching elements respectively connected to the plurality of lead lines; A first common wiring connected in common to at least two of the plurality of second switching elements; A plurality of third switching elements connected to an end of the gate bus line or the data bus line to which the mounting terminal is not connected; A second common wiring connected in common to at least two of the plurality of third switching elements.
  • the functions of the wiring and elements outside the display area can be maintained and the wirings and elements can be efficiently arranged.
  • FIG. 1 is a diagram for explaining an example of a liquid crystal display device using an active matrix substrate according to the first embodiment of the present invention.
  • FIG. 2 is a diagram for explaining the configuration of the liquid crystal panel shown in FIG.
  • FIG. 3 is a plan view showing a configuration example of the active matrix substrate.
  • FIG. 4 is an enlarged plan view of the mounting area of FIG. 3 and its peripheral part.
  • FIG. 5 is an enlarged plan view of the third thin film transistor of FIG. 3 and its peripheral portion.
  • FIG. 6 is a diagram illustrating a configuration example of the mounting terminal and its peripheral portion.
  • 7 is a cross-sectional view taken along line VII-VII in FIG. 8 is a cross-sectional view taken along line VIII-VIII in FIG.
  • FIG. 9 is a cross-sectional view taken along line IX-IX in FIG.
  • FIG. 10 is a diagram showing a configuration example of an active matrix substrate according to the second embodiment of the present invention.
  • FIG. 11 is an enlarged view of the non-facing region in FIG.
  • FIG. 12 is a diagram illustrating a configuration example of the mounting terminal of the gate bus line and its peripheral portion.
  • An active matrix substrate includes a plurality of gate bus lines, A plurality of data bus lines provided in different layers through the gate bus line and an insulating film; A first switching element connected to the gate bus line and the data bus line; A mounting terminal for supplying a signal from a driver to the gate bus line or the data bus line; A plurality of lead lines connecting the mounting terminal and the gate bus line or the data bus line; A plurality of second switching elements respectively connected to the plurality of lead lines; A first common wiring connected in common to at least two of the plurality of second switching elements; A plurality of third switching elements connected to an end of the gate bus line or the data bus line to which the mounting terminal is not connected; A second common wiring connected in common to at least two of the plurality of third switching elements.
  • the second switching element is connected to a plurality of lead lines connecting the gate bus line or the data bus line and the mounting terminal, and the mounting terminal of the gate bus line or the data bus line is not connected.
  • a third switching element is connected to the end.
  • the second switching element is connected to the first shared wiring, and the third switching element is connected to the second common wiring.
  • the first common wiring may be connected to all of the plurality of second switching elements. Thereby, if there is at least one first common wiring, a signal can be supplied to the second switching element. Therefore, simplification of the wiring configuration on the mounting terminal side becomes easier.
  • a plurality of the second common wirings may be provided, and a predetermined number of the third switching elements may be connected to the plurality of second common wirings. Accordingly, it is possible to perform operation processing such as inspection processing and voltage application processing for each predetermined number using the third common wiring, and it is easier to simplify the configuration of the first common wiring on the mounting terminal side. Become.
  • the mounting terminal is disposed in a mounting region where the driver is mounted, and the plurality of second switching elements are also disposed in a mounting region where the driver is mounted. It can.
  • the second switching elements are compactly integrated in the driver mounting area, and a more efficient arrangement is possible.
  • two adjacent lead lines are formed of the same conductive layer as the gate bus line, and the two other lead lines are the data bus. It can be set as the structure formed with the same electroconductive layer as a line. In this case, even if the density of the lead lines increases, it is possible to suppress the occurrence of a short circuit or disconnection of the lead lines.
  • the one lead line and the other lead line adjacent to each other are connected to the same conductive layer at the mounting terminal and connected to the first common wiring via the same conductive layer.
  • the mounting terminal also serves as a connection changing portion, so that it is not necessary to provide a connection changing portion separately.
  • the plurality of lead lines are connected to the common wiring in the same layer, the structure of the common wiring can be simplified.
  • the second switching element connected to the data bus line through the lead line and the second switching element connected to the gate bus line through the lead line are in one mounting region or adjacent to each other. It is possible to adopt a configuration that is arranged in a plurality of mounting areas and connected to the same control wiring. This facilitates integration of the second switching elements and simplification of the control wiring.
  • an oxide semiconductor is preferably used for each of the first and second switching elements.
  • a high-performance and compact switching element can be easily configured, and signal control using the second switching element can be performed with high accuracy.
  • a display device is characterized by using any of the active matrix substrates described above.
  • the driver mounting area is small, it is possible to maintain the functions of the wiring and elements outside the display area and to efficiently arrange these wirings and elements. Therefore, a high-performance and compact display device can be easily configured.
  • FIG. 1 is a diagram for explaining a liquid crystal display device using an active matrix substrate according to the first embodiment of the present invention.
  • the liquid crystal display device 1 according to the present embodiment includes a liquid crystal panel 2 in which the upper side of FIG. 1 is installed as a viewing side (display surface side), and a non-display surface side of the liquid crystal panel 2 (lower side of FIG. 1). And a backlight device 3 that generates illumination light for illuminating the liquid crystal panel 2.
  • the liquid crystal panel 2 includes a counter substrate 4 constituting the pair of substrates and the active matrix substrate 5 of the present invention, and polarizing plates 6 and 7 provided on the outer surfaces of the counter substrate 4 and the active matrix substrate 5, respectively. Yes. A liquid crystal layer described later is sandwiched between the counter substrate 4 and the active matrix substrate 5.
  • the counter substrate 4 and the active matrix substrate 5 are made of a transparent transparent resin such as a flat transparent glass material or an acrylic resin. Resin films such as TAC (triacetyl cellulose) or PVA (polyvinyl alcohol) are used for the polarizing plates 6 and 7 and correspond to cover at least the effective display area of the display surface provided in the liquid crystal panel 2. It is bonded to the counter substrate 4 or the active matrix substrate 5. In some cases, a ⁇ / 4 retardation plate (quarter wavelength plate) is disposed between the polarizing plates 6 and 7 and the liquid crystal layer.
  • the active matrix substrate 5 constitutes one of the pair of substrates.
  • pixel electrodes and thin film transistors thin film transistors (in accordance with a plurality of pixels included in the display surface of the liquid crystal panel 2) are provided.
  • a TFT (Thin Film Transistor) or the like is formed between the liquid crystal layer (details will be described later).
  • the counter substrate 4 constitutes the other substrate (counter substrate) of the pair of substrates, and a color filter, a counter electrode, and the like are formed between the liquid crystal layer and the counter substrate 4 ( Not shown).
  • the liquid crystal panel 2 is provided with an FPC (Flexible Printed Circuit) 8 connected to a control device (not shown) for controlling the drive of the liquid crystal panel 2 and operates the liquid crystal layer in units of pixels.
  • FPC Flexible Printed Circuit
  • the display surface is driven in units of pixels and a desired image is displayed on the display surface.
  • the liquid crystal mode and pixel structure of the liquid crystal panel 2 are arbitrary. Moreover, the drive mode of the liquid crystal panel 2 is also arbitrary. That is, as the liquid crystal panel 2, any liquid crystal panel that can display information can be used. Therefore, the detailed structure of the liquid crystal panel 2 is not shown in FIG.
  • the backlight device 3 includes a light emitting diode 9 as a light source, and a light guide plate 10 disposed to face the light emitting diode 9.
  • the light emitting diode 9 and the light guide plate 10 are sandwiched by the bezel 14 having an L-shaped cross section in a state where the liquid crystal panel 2 is installed above the light guide plate 10.
  • a case 11 is placed on the counter substrate 4.
  • the backlight device 3 is assembled to the liquid crystal panel 2 and is integrated as a transmissive liquid crystal display device 1 in which illumination light from the backlight device 3 is incident on the liquid crystal panel 2.
  • the light guide plate 10 for example, a synthetic resin such as a transparent acrylic resin is used, and light from the light emitting diode 9 enters.
  • a reflection sheet 12 is installed on the opposite side (opposite surface side) of the light guide plate 10 to the liquid crystal panel 2.
  • an optical sheet 13 such as a lens sheet or a diffusion sheet is provided on the liquid crystal panel 2 side (light emitting surface side) of the light guide plate 10, and the inside of the light guide plate 10 has a predetermined light guide direction (left side in FIG. 1). The light from the light emitting diode 9 guided in the direction from the right side to the right side is changed to the planar illumination light having uniform luminance and applied to the liquid crystal panel 2.
  • the present embodiment is not limited to this, and a direct type backlight device is used. May be.
  • a backlight device having other light sources such as a cold cathode fluorescent tube and a hot cathode fluorescent tube other than the light emitting diode can also be used.
  • liquid crystal panel 2 of the present embodiment will be specifically described with reference to FIG.
  • FIG. 2 is a diagram for explaining the configuration of the liquid crystal panel shown in FIG.
  • the liquid crystal display device 1 includes a panel control unit 15 that performs drive control of the liquid crystal panel 2 (FIG. 1) as the display unit that displays information such as characters and images, and the panel control.
  • a data driver (source driver) 16 and a gate driver 17 that operate based on an instruction signal from the unit 15 are provided.
  • the panel control unit 15 is provided in the control device, and receives a video signal from the outside of the liquid crystal display device 1. Further, the panel control unit 15 performs predetermined image processing on the input video signal to generate each instruction signal to the data driver 16 and the gate driver 17, and the input video signal. A frame buffer 15b capable of storing display data for one frame included. Then, the panel control unit 15 performs drive control of the data driver 16 and the gate driver 17 according to the input video signal, so that information corresponding to the video signal is displayed on the liquid crystal panel 2.
  • the data driver 16 and the gate driver 17 are installed on the active matrix substrate 5. Specifically, the data driver 16 is installed on the surface of the active matrix substrate 5 along the lateral direction of the liquid crystal panel 2 in the outer region of the effective display area A of the liquid crystal panel 2 as a display panel. . Further, the gate driver 17 is installed on the surface of the active matrix substrate 5 so as to be along the vertical direction of the liquid crystal panel 2 in the outer region of the effective display region A. As described in detail later, the gate driver 17 may be divided into two gate drivers provided so as to sandwich the effective display area A, or the gate driver 17 may be the liquid crystal. You may arrange
  • the data driver 16 and the gate driver 17 are driving circuits that drive a plurality of pixels P provided on the liquid crystal panel 2 side by pixel, and the data driver 16 and the gate driver 17 include a plurality of data bus lines ( Source wirings) D1 to DM (M is an integer of 2 or more, hereinafter collectively referred to as “D”) and a plurality of gate bus lines (gate wirings) G1 to GN (N is an integer of 2 or more; Are generally connected by "G").
  • the data bus lines D and the gate bus lines G are arranged in a matrix so as to intersect each other on a transparent glass material or a transparent synthetic resin substrate described later included in the active matrix substrate 5. Yes.
  • the data bus lines D are provided on the substrate so as to be parallel to the matrix column direction (vertical direction of the liquid crystal panel 2), and the gate bus lines G are arranged in the matrix row direction (the liquid crystal panel 2). In the horizontal direction) on the base material.
  • a first thin film transistor 18 as a first switching element and a pixel electrode 19 connected to the first thin film transistor 18 are provided.
  • the pixel P is provided.
  • the counter electrode 20 is configured to face the pixel electrode 19 with the liquid crystal layer provided on the liquid crystal panel 2 interposed therebetween. That is, in the active matrix substrate 5, the first thin film transistor 18 and the pixel electrode 19 are provided for each pixel.
  • regions of a plurality of pixels P are formed in regions partitioned by the data bus lines D and the gate bus lines G in a matrix.
  • the plurality of pixels P include red (R), green (G), and blue (B) pixels.
  • the RGB pixels are sequentially arranged in this order, for example, in parallel with the gate bus lines G1 to GN. Further, these RGB pixels can display corresponding colors by the color filter layer provided on the counter substrate 4 side.
  • the gate driver 17 turns on the gate electrode of the corresponding first thin film transistor 18 for the gate bus lines G1 to GN based on the instruction signal from the image processing unit 15a. Scan signals (gate signals) are sequentially output.
  • the data driver 16 applies data signals (voltage signals (gradation voltages)) corresponding to the luminance (gradation) of the display image based on the instruction signal from the image processing unit 15a to the corresponding data bus lines D1 to DM. Output to.
  • FIG. 3 is a plan view showing a configuration example of the active matrix substrate.
  • the active matrix substrate 5 includes a region covered with the counter substrate 4 (hereinafter referred to as a counter region) and a region not covered with the counter substrate 4 (hereinafter referred to as a non-opposing region).
  • an effective display area A is provided in the facing area.
  • a plurality of data bus lines D and a plurality of gate bus lines G orthogonal to each other are arranged in a matrix.
  • the data bus line D or the gate bus line G refers to a wiring provided in the effective display area A.
  • a wiring provided outside the effective display area A and connected to the data bus line D or the gate bus line G is referred to as a lead line or the like.
  • the gate drivers 17a and 17b are monolithically formed on the base material of the active matrix substrate 5 at a position sandwiching the effective display area A from the left and right. In all of the plurality of gate bus lines G, the left end is connected to the gate driver 17a, and the right end is connected to the gate driver 17b.
  • the gate drivers 17a and 17b are connected to the gate driver driving signal terminal 21b via the gate driver driving signal wiring 21a.
  • the gate driver driving signal terminal 21b is connected to the FPC connection terminal of the FPC 8.
  • the gate driver 17a, 17b receives an instruction signal from the image processing unit 15a. It is designed to be entered through.
  • the configuration of the gate driver is not limited to the above example.
  • the plurality of gate bus lines G may be alternately connected to the left and right gate drivers 17a and 17b, or the gate drivers may be provided only on one side with respect to the effective display area A.
  • the structure which mounts the gate drivers 17a and 17b which consist of IC chips on the said base material may be sufficient.
  • an auxiliary capacitance electrode CS for generating a predetermined auxiliary capacitance for each pixel P is provided.
  • the auxiliary capacitance electrode CS is connected to the auxiliary capacitance electrode driving signal terminal CS2 via the auxiliary capacitance electrode driving signal wiring CS1.
  • the auxiliary capacitor electrode drive signal terminal CS2 is connected to the FPC connection terminal of the FPC 8. A voltage is supplied from the FPC 8 to the auxiliary capacitance electrode CS.
  • the auxiliary capacitance electrode CS constitutes a common electrode, is formed of a transparent electrode material, and is provided below the pixel electrode 19.
  • the data driver 16 can be constituted by, for example, an IC chip (driver chip). Outside the effective display area A, the active matrix substrate 5 is mounted on the base material 5a. A rectangular area indicated by a broken line DA in FIG. 3 is a data driver mounting area. In this example, the mounting area is arranged in the non-facing area. When the data driver is mounted, the mounting area is covered with the data driver.
  • bumps (electrodes) of the data driver 16 are connected to mounting terminals DT3 and DT4 connected to the data bus line D of the active matrix substrate 5 and mounting terminals 28a for connecting to the FPC 8. ing.
  • a lead wire 22 is connected to each data bus line D, and each lead wire 22 is connected to a mounting terminal DT3 or DT4.
  • the lead line 22 is wired in an oblique direction with respect to the data bus line D. That is, the lead-out lines are aggregated from the data bus line D to the mounting terminals DT3 and DT4 that are arranged at a narrower interval than the interval of the data bus line D. Thereby, the mounting area
  • positioned can be made small.
  • a portion where the lead wire 22 wired in an oblique direction with respect to the data bus line D is arranged is called a fan-out portion (an oblique portion).
  • the input mounting terminal 28a on the FPC side is connected to the data driver driving signal terminal 28c through the data driver driving signal wiring 28b.
  • the data driver drive signal terminal 28c is connected to the FPC connection terminal of the FPC 8. Thereby, an instruction signal from the image processing unit 15a is input to the data driver 16 via the FPC 8.
  • a second thin film transistor 45 which is an example of a second switching element, is connected to each of the mounting terminals DT3 and DT4 connected to the data bus line D via the lead line 22.
  • a control line 46 for transmitting a control signal for controlling ON / OFF of the second thin film transistor 45 is connected to the plurality of second thin film transistors 45.
  • the control line 46 is connected to the terminal 46a, and the terminal 46a is further connected to the input terminal 46c via the wiring 46b.
  • the plurality of second thin film transistors 45 are connected to a first common wiring 47 for transmitting a signal input to the data bus line D via the second thin film transistors 45.
  • one first common wiring 47 is connected to all the plurality of second thin film transistors 45 connected to the data bus line D.
  • a terminal 47 a is connected to the first common wiring 47.
  • the terminal 47a is connected to the input terminal 47c through the wiring 47b.
  • the FPC connection terminals of the FPC 8 are connected to the input terminals 47c and 46c.
  • the second thin film transistor 45 As described above, in the example illustrated in FIG. 3, with respect to the data bus line D, on the data driver 16 (driver chip) side, the lead line 22, the mounting terminals DT ⁇ b> 3 and DT ⁇ b> 4, the second thin film transistor 45, Common wiring 47, terminal 47a, wiring 47b, and input terminal 47c are sequentially connected. With this configuration, it is possible to input a signal to the data bus line D via the second thin film transistor 45 independently of the drive signal input from the driver via the mounting terminals DT3 and DT4. That is, a signal system different from the signal input system from the driver can be separately provided for the data bus line D.
  • a voltage for an inspection signal for the data bus line D or a voltage application process for orientation control can be input from the terminal 47a or the input terminal 47c.
  • the input terminal 47c is connected to the ground via the FPC 8, and a signal for turning off each second thin film transistor 45 is supplied to the input terminal 46c. Can be entered.
  • a third thin film transistor 52 which is an example of a third switching element, is connected to the end of the data bus line D on the side where the mounting terminals DT3 and DT4 are not connected.
  • the third thin film transistors 52 are connected to the plurality of data bus lines D, respectively.
  • Each of the plurality of third thin film transistors 52 is connected to one of the three second common wirings 54.
  • the second common wiring 54 is connected to the terminal 55.
  • the end of the data bus line D on the side where the mounting terminal DT3 or DT4 is not connected is drawn out of the effective display area A by a plurality of lead lines 51.
  • the third thin film transistor 52 connected to each of the plurality of lead lines 51 is connected to the second common wiring 54 via the connection wiring 53.
  • the lead line 51, the third thin film transistor 52, the connection wiring 53, the three second common wirings 54, and the terminal 55. are connected sequentially.
  • input / output of signals to and from the data bus line D can be performed in three systems under the control of the third thin film transistor 52 independently of the driver drive signal.
  • the connection configuration of the third thin film transistor 52 is not limited to the example illustrated in FIG. 3.
  • the third thin film transistor 52 may be connected to the data bus line D at the boundary of the effective display area A.
  • the third thin film transistor 52 is connected to a control line 56 for transmitting a control signal for controlling ON / OFF.
  • the gate electrode (not shown) is configured integrally with the control line 56.
  • a terminal 57 is connected to the control line 56, and this terminal 57 is connected to an input terminal 58 through a wiring.
  • the input terminal 58 is connected to the FPC connection terminal of the FPC 8.
  • a control signal for performing ON / OFF operation of the third thin film transistor 52 is input from the terminal 57 or the input terminal 58 and input to the data bus line D.
  • the signal is input from the terminal 55.
  • a signal for turning off each third thin film transistor 52 is input to the input terminal 58 via the FPC 8.
  • the first common wiring 47 is connected to the mounting terminals DT3 and DT4 connected to the data bus line D via the second thin film transistor 45, and the mounting terminal of the data bus line D is connected.
  • the side where no is provided is connected to the second common wiring 54 through the third thin film transistor 52.
  • all the second thin film transistors 45 connected to the mounting terminals DT3 and DT4 are all connected to one common wiring 47, and the third thin film transistors 52 on the side where no mounting terminal is provided. Is connected to one of the plurality of second common wires. That is, a predetermined number of third thin film transistors 52 are connected to each of the plurality of second common wires.
  • the second common wiring 54 can be provided for each RGB color. These second common wirings 54 can be connected to the data bus lines D corresponding to the respective RGB colors via the third thin film transistors 52 for each of the RGB colors. That is, the data bus lines corresponding to RGB colors are connected to different second common lines 54. Thereby, for example, the inspection operation of the data bus line D can be performed for each color of RGB.
  • one first common wiring 47 is provided on the input side of the data bus line D (that is, the driver chip mounting region side). In the inspection operation using the first common wiring 47, it is possible to detect the disconnection of each of the data bus line D and the lead line 22, the defect of the first thin film transistor 18, and the like. However, with only this one system, it is not possible to perform monochrome display for each of RGB, and it is also impossible to detect a short circuit between adjacent data bus lines D or between adjacent lead lines 22.
  • the active matrix substrate 5 of the present embodiment for example, it is possible to apply a voltage from the second common wiring 54 during the alignment process of the liquid crystal layer (voltage application process for implementing the PSA technique). is there. In that case, the time required for the alignment treatment can be shortened by simultaneously applying a voltage from the first common wiring 47.
  • the PSA technique is a technique for forming an alignment maintaining layer (Alignment Sustaining Layer) that gives a pretilt to the liquid crystal when no voltage is applied in order to regulate the alignment direction of the liquid crystal molecules when no voltage is applied.
  • This alignment maintaining layer is formed by forming a liquid crystal cell and then photopolymerizing a photopolymerizable monomer (or oligomer) premixed in a liquid crystal material, typically with a voltage applied to the liquid crystal layer. Formed as a layer.
  • FIG. 4 is an enlarged plan view of a mounting area of the data driver shown in FIG. 3 and its peripheral portion.
  • FIG. 5 is an enlarged plan view of the third thin film transistor 52 shown in FIG. 3 and its peripheral portion.
  • a gate layer wirings and terminals formed in the same layer (hereinafter referred to as a gate layer) where the gate bus line G is formed are indicated by dotted lines.
  • Wirings and terminals formed on a layer different from the layer of the gate bus line G with an insulating film for example, the same layer as the data bus line D (hereinafter referred to as a source layer)
  • a point where the wiring formed in the source layer and the wiring formed in the gate layer are connected is represented by a black circle.
  • the lead lines 22 drawn from the data bus line D two adjacent lead lines 22 are formed in different layers. Thereby, in the fan-out part FA, even when the interval between the lead lines 22 is narrowed, the lead lines are not easily short-circuited or disconnected. In particular, since the lead lines 22 are collected in the mounting area, the distance between the lead lines 22 becomes narrower as the mounting area is approached. By arranging the lead lines 22 in different layers alternately, it is possible to suppress the occurrence of a short circuit or disconnection between adjacent lead lines.
  • the lead lines 22 formed in different layers adjacent to each other are connected to the second thin film transistor 45 by being connected to the same conductive layer (here, the source layer) at the mounting terminal DT3 or DT4.
  • the mounting terminal DT3 or DT4 and the second thin film transistor 45 are connected by the wiring connected to the source layer by the mounting terminals DT3 and DT4.
  • the first common wiring 47 is formed in the gate layer. Therefore, the second thin film transistor 45 and the first common wiring 47 are connected via the source layer wiring and the contact hole connecting the source layer and the gate layer.
  • the mounting terminals DT3 and DT4 also serve as a connection changing function, it is not necessary to provide a connection changing part separately. Further, in the mounting terminals DT3 and DT4, the lead line 22 formed in the gate layer is switched from the gate layer to the source layer, so that the lead line 22 in a state separated into the gate layer and the source layer in the fan-out portion FA is lengthened. Can be secured. For this reason, it is possible to reduce the probability that adjacent lead wires 22 are short-circuited. Further, by connecting the plurality of mounting terminals DT3, DT4 to the first common wiring 47 via the same layer wiring, the configuration of the plurality of second thin film transistors 45 and the first common wiring 47 is simplified. can do. For example, in the example shown in FIG.
  • a plurality of layers in the source layer are compared with the first common wiring 47 having a simple configuration linearly formed by one line in one layer (a gate layer in this example).
  • the second thin film transistors 45 are connected to each other through contact holes. Further, the structure of the control line 46 of the second thin film transistor 45 can be simplified by being formed integrally with the gate electrodes of the plurality of thin film transistors 45 formed in the gate layer.
  • the mounting terminals DT3 and DT4 are provided in the mounting area of the data driver 16 indicated by DA. It can arrange efficiently.
  • lead lines 51r, 51g, and 51b are provided for each RGB color.
  • the lead lines 51r, 51g, and 51b are respectively connected to the end portions of the RGB data bus line D on the non-input side (the side where no mounting terminal is provided).
  • a drain electrode (not shown) of the third thin film transistor 52 is connected to each of the lead lines 51r, 51g, and 51b.
  • the source electrode (not shown) of the third thin film transistor 52 is connected to the second common wirings 54r, 54g, and 54b provided for each of the RGB colors via the connection wirings 53r, 53g, and 53b.
  • the lead lines 51r, 51g, 51b and the connection lines 53r, 53g, 53g are all formed so as to extend in the same direction as the data bus line D.
  • All the gate electrodes of the third thin film transistors 52 are connected to one control line 56. Specifically, the gate electrodes and the control lines 56 of all the third thin film transistors 52 are integrally formed in the gate layer.
  • corresponding lead lines 51r, 51g, and 51b are connected via the third thin film transistor 52 for each of RGB colors. That is, a predetermined number of third thin film transistors 52 are connected for each RGB, and a predetermined number of RGB data bus lines D are connected.
  • the RGB data bus line D is connected to the second common wirings 54r, 54g, and 54b for each of the RGB colors. For this reason, different signals can be input for each of the RGB data bus lines D, and operations can be performed independently of each other.
  • FIG. 6 is a diagram illustrating a configuration example of the mounting terminal and its peripheral portion.
  • 7 is a cross-sectional view taken along line VII-VII in FIG. 8 is a cross-sectional view taken along line VIII-VIII in FIG. 9 is a cross-sectional view taken along line IX-IX in FIG.
  • the portions where wirings are provided in the gate layer are indicated by dots.
  • lead lines 22r, 22g, and 22b respectively corresponding to, for example, RGB colors are sequentially arranged along the horizontal direction of the figure.
  • Each lead line 22r, 22g, and 22b is connected to the mounting terminal DT3 or DT4.
  • Bumps (electrodes) of the data driver 16 are connected to the mounting terminals DT3 and DT4.
  • the mounting terminals DT3 and DT4 are provided in a two-stage staggered arrangement. That is, the mounting terminals DT3 and DT4 connected to the two adjacent lead lines are arranged so as to be shifted from each other in the direction of the lead line, and the two lead lines arranged on both sides of the one lead line are arranged.
  • the mounting terminals to be connected are arranged at adjacent positions without being displaced in the lead line direction. Thereby, the plurality of mounting terminals DT3 and DT4 can be efficiently arranged, and the probability of occurrence of a short circuit in the vicinity of the two adjacent mounting terminals DT3 and DT4 can be reduced.
  • two adjacent one lead lines 22 are formed of the same conductive layer as the gate bus line G, and the other two adjacent data bus line lead lines 22 is formed of the same conductive layer as the data bus line D.
  • two adjacent lead lines 22 are formed in the gate layer on the active matrix substrate 5, and the other two adjacent lead lines 22 are gate insulating films 29 covering the gate layer. Is formed in the source layer above.
  • the lead line 22 formed of the same conductive layer as the gate bus line G is connected to the second terminal lower layer electrode formed of the same conductive layer as the data bus line D, so that the second thin film transistor It is connected to the drain electrode. That is, the mounting terminal DT3 has a function of connecting the lead wire 22 to a different layer. This specific configuration will be described later with reference to FIG.
  • the second thin film transistor 45 includes a drain electrode 45d connected to the lead line 22 and a source electrode 45s provided at a position facing the drain electrode 45d in the same layer as the drain electrode 45d. Under the drain electrode 45d and the source electrode 45s, a semiconductor layer 45h is provided at a position overlapping with these. In the lower layer of the semiconductor layer 45h, a gate electrode 45g is provided at a position overlapping the semiconductor layer 45h. The gate electrode 45g is formed integrally with the control line 46 in the gate layer. The plurality of second thin film transistors 45 share a gate electrode formed continuously with the control line 46.
  • width details 22a each having a narrow width dimension are provided at portions overlapping the gate electrode formed integrally with the control line 46, respectively.
  • width details 50a each having a narrow width dimension are provided at portions overlapping the gate electrode formed integrally with the control line 46, respectively.
  • the width details 22a and 50a By providing the width details 22a and 50a, the area where the control line 46 and the lead lines 22r, 22g and 22b overlap and the area where the control line 46 and the connection lines 50r, 50g and 50b overlap are suppressed. Can do.
  • signal delay in the data bus line D can be suppressed, and deterioration of display quality after the data driver 16 is mounted on the chip (that is, the final product of the liquid crystal display device 1) can be prevented.
  • the delay of the inspection control signal with respect to the control line 26 can be suppressed at the time of inspection, display unevenness can be easily reduced when inspection display is performed, and erroneous detection of defects can be suppressed. Can do.
  • a control line 46 (gate electrode) is formed in a region sandwiched between two second thin film transistors 45 arranged on both sides of one lead line 22 or connection wiring 50. There is a portion 46d that is not. That is, a gate electrode is provided in a part of a region sandwiched between two thin film transistors arranged with the lead line 22 or the connection wiring 50 interposed therebetween so that a control signal can be easily transmitted between the two thin film transistors. By removing the gate electrode, the area where the lead line 22 or the connection wiring 50 and the gate electrode overlap can be reduced.
  • the second thin film transistor 45 has a two-stage staggered arrangement so as to match the mounting terminals DT3 and DT4. That is, two thin film transistors connected to two adjacent lead lines are arranged so as to be shifted from each other in the direction of the lead line, and are connected to two lead lines arranged on both sides of one lead line. The thin film transistors are arranged in adjacent positions without being displaced in the lead line direction. Further, the second thin film transistor 45 is arranged so as to shift in accordance with the shift of the mounting terminals DT3 and DT4. Thereby, the plurality of mounting terminals DT3 and DT4 and the second thin film transistor 45 can be efficiently arranged, and the probability that a short circuit occurs in the vicinity of the two adjacent second thin film transistors 45 can be reduced.
  • connection wirings 50r, 50g, or 50b provided for each of RGB is connected to the source electrode 45s of the second thin film transistor 45.
  • the connection wirings 50r, 50g, and 50b are formed in the source layer, and the first common wiring 47 is formed in the gate layer. Therefore, the first common wiring 47 is connected to the connection wirings 50r, 50g, and 50b via the terminal contact hole H3.
  • the first common wiring 47 is formed by a single line extending linearly in a direction perpendicular to the lead line 22 and the connection wiring 50. Further, in the portion where the connection wirings 50r, 50g, 50b overlap with the first common wiring 47, each connection wiring 50r, 50g, 50b is connected to the adjacent connection wiring. As a result, the connection wiring 50 is integrally formed along the first common electrode 47. A terminal contact hole H3 is provided in the integrally formed portion.
  • the first common wiring 47 when adjacent connection wirings are interconnected on the first common wiring 47, the first common wiring can be reduced in resistance, so that the outer shape of the display device (for example, the driver mounting region) is further increased. Even small cases can be accommodated. Further, when the first common wiring 47 is disconnected, the interconnecting portion of the connection wiring functions as a redundant wiring, so that defective products at the time of manufacturing can be reduced.
  • FIG. 7 shows an example of a configuration in which the lead line 22g drawn from the data bus line D through the gate layer is connected to the source layer at the mounting terminal DT3.
  • the lead line 22g is formed of the same conductive layer as the gate bus line G on the base material 5a of the active matrix substrate 5 between the data bus line D and the mounting terminal DT3 (FIG. 7). Right end side).
  • the end of the lead wire 22g is used as the first terminal lower layer electrode 36a in the mounting terminal DT3.
  • the second terminal lower layer electrode 36b formed of the same conductive layer as the data bus line D and the terminal upper layer electrode 34 are provided on the first terminal lower layer electrode 36a.
  • the second terminal lower layer electrode 36b is connected to the drain electrode 45d (see FIG. 9) of the second thin film transistor 45 as the lead line 22g.
  • the terminal upper layer electrode 34 can be formed of, for example, the same conductive layer as the pixel electrode 19.
  • the lead line 22 formed of the same conductive layer as the gate bus line G is connected to the lead line 22 of the same conductive layer as the data bus line D and is connected to the second thin film transistor 45.
  • a gate insulating film 29, a channel protective layer 30, and interlayer insulating films 31 and 33 are provided on a lead line 22g formed of the same conductive layer as the gate bus line G.
  • the first terminal lower layer electrode 36a and the first terminal electrode Ha are formed through the terminal contact hole H2a formed by hollowing out the gate insulating film 29, the channel protective layer 30, and the interlayer insulating films 31 and 33.
  • the second terminal lower layer electrode 36b is connected to each other, and the second terminal lower layer electrode 36b and the terminal upper layer electrode 34 are connected to each other.
  • connection from the lead line 22 formed of the same conductive layer as the gate bus line G to the same conductive layer as the data bus line D can be performed in the terminal contact hole H2a. For this reason, it is possible to omit the installation of the area for reconnection, and the external dimensions of the active matrix substrate 5 can be easily reduced.
  • FIG. 8 shows a configuration example when the lead-out line 22g is formed of the same conductive layer as the data bus line D between the data bus line D and the mounting terminal DT4.
  • the lead line 22 is provided on the gate insulating film 29 and the channel protective layer 30 provided on the substrate 5a.
  • the first terminal lower layer electrode 37a is formed of the same conductive layer as the gate bus line G on the base material 5a.
  • the lead wire 22g is used as the second terminal lower layer electrode 37b in the mounting terminal DT3.
  • the second terminal lower layer electrode 37b is connected to the drain electrode 45d (see FIG. 9) of the second thin film transistor 45.
  • H2b, the first terminal lower layer electrodes 36a, 37a and the second terminal lower layer electrodes 36b, 37b are connected to each other, and the second terminal lower layer electrodes 36b, 37b and the terminal upper layer electrode 34 are connected to each other.
  • the mounting terminals DT3 and DT4 have the same configuration regardless of the configuration of the lead wires 22, thereby facilitating the inspection of the mounting state of the data driver (driver) 16 on the mounting terminals DT3 and DT4. be able to.
  • the connection between the driver chip of the data driver 16 and the mounting terminal DT3 or DT4 is made through an anisotropic conductive film (ACF).
  • ACF anisotropic conductive film
  • an indentation inspection of conductive particles contained in the layer is performed. This indentation inspection is performed by observing the uneven shape formed on the mounting terminal DT3 or DT4 by the conductive particles from the back surface of the active matrix substrate 5, and conducting particles between the driver chip (bumps thereof) and the mounting terminals DT3 or DT4. This is a test to measure the number of If the film configurations of the mounting terminals DT3 and DT4 are different, the determination becomes complicated, but the determination is simplified by making the film configurations of the mounting terminals DT3 and DT4 the same as in the above configuration. be able to.
  • FIG. 9 is a diagram showing a cross-sectional configuration example of the second thin film transistor 45 portion.
  • the gate electrode 45g formed integrally with the control line 46 is formed on the gate layer on the substrate 5a.
  • An insulating film 29 is formed so as to cover the gate electrode 45g, and a semiconductor layer 45h is provided above the gate electrode 45g with the insulating film 29 interposed therebetween.
  • a channel protective layer 30 is provided so as to cover the semiconductor layer 45h. In the portion where the semiconductor layer 45h and the drain electrode 45d provided thereon overlap, the channel protection layer 30 is partially removed, and the semiconductor layer 45h and the drain electrode 45d are connected in that portion.
  • the channel protection layer 30 is partially removed, and the semiconductor layer 45h and the source electrode 45s are connected in that portion.
  • Interlayer insulating films 31 and 33 are provided so as to cover the drain electrode 45d and the source electrode 45s.
  • the source electrode 45s is formed in the source layer in the same manner as the drain electrode 45d.
  • the source electrode 45s constitutes an end portion of the connection wiring 50g.
  • the semiconductor layer 45h can be formed of, for example, an oxide semiconductor.
  • the semiconductor layer of the first thin film transistor 18 can also be formed using an oxide semiconductor.
  • the gate electrode 45g of the second thin film transistor 45 in the gate layer is, for example, the same metal material as the gate electrode of the first thin film transistor 18 provided in the effective display region (a single layer or a plurality of kinds of stacked metal materials). And it can form on the base material 5a by the same manufacturing process.
  • at least one of the lead line 22 of the gate layer, the control line 46, the first terminal lower layer electrodes 36a and 37a, and the first common wiring 47 is also the same metal material as the gate electrode of the first thin film transistor 18. And can be formed in the same manufacturing process.
  • At least one of the lead line 22, the second terminal lower electrodes 36b and 37b, the source electrode 45s, the drain electrode 45d, and the connection wiring 50 in the source layer is, for example, the source electrode of the first thin film transistor 18 and It can be formed by the same metal material as the drain electrode (single layer or plural kinds of stacked metal materials) and the same manufacturing process.
  • the present invention is not limited to the above embodiments.
  • the second and third thin film transistors 45 and 52 and the first and second common wirings 47 and 54 are connected to the data bus line D, but the gates are used instead of the data bus lines.
  • a configuration in which these are connected to the bus line is also possible.
  • FIG. 10 is a diagram showing a configuration example of an active matrix substrate according to the second embodiment of the present invention.
  • the first embodiment is an example of a configuration in which the gate driver is formed monolithically on the active matrix substrate 5.
  • the present embodiment is an example of a configuration in which both a gate driver and a data driver are provided in one driver chip. Therefore, in the configuration example shown in FIG. 10, the mounting terminals connected to the data bus line D and the mounting terminals connected to the gate bus line G are arranged side by side in the non-facing region.
  • the mounting terminal connected to the data bus line D and the mounting terminal connected to the gate bus line G are arranged in one driver mounting area.
  • a driver mounting area is a driver mounting area.
  • a driver chip (not shown) in which a gate driver and a data driver are integrally formed is mounted in this mounting area.
  • the gate driver and the data driver can also be configured by independent driver chips.
  • the gate driver mounting area and the data driver mounting area are arranged side by side.
  • each of the plurality of data bus lines D is connected to a lead line 22, and the lead line 22 is connected to the mounting terminal DT3 or DT4, respectively.
  • a second thin film transistor 45 is connected to the mounting terminal DT3 or DT4.
  • the plurality of second thin film transistors 45 are all connected to one common wiring.
  • a control line 46 for sending a control signal to the second thin film transistor 45 is also connected to the gate electrodes of the plurality of second thin film transistors 45.
  • the first common wiring 47 may be connected to a terminal 47a, and the terminal 47a may be further connected to an input terminal (not shown) via a wiring (not shown).
  • the control line 46 is connected to the terminal 46a, and the terminal 46a is further connected to the input terminal 46c via the wiring 46b.
  • the control line 46 is also connected to the gate electrode of the second thin film transistor 41 connected to the gate bus line G.
  • a plurality of second common wirings are respectively connected via the third thin film transistors 52, as in the first embodiment. 54 is connected.
  • a control line 56 is connected to the gate electrode of the third thin film transistor 52.
  • a lead line 38 is connected to the plurality of gate bus lines G.
  • the gate bus lines G are alternately arranged such that the lead line 38 is connected to one end side (left side of the effective display area A) and the lead line 38 is connected to the other end side (right side).
  • the lead line 38 passes through the left and right areas of the effective display area A and is connected to the mounting terminal 43 in the non-facing area.
  • the mounting terminals 43 connected to the gate bus line G are arranged on both sides of the mounting terminals DT3 and DT4 connected to the data bus line D. In other words, the mounting terminals DT3 and DT4 are arranged in the central portion on the effective display area side in the non-facing area, and the mounting terminals 43 are arranged side by side on the left and right sides thereof.
  • the lead line 38 connected from the left side of the gate bus line is connected to the mounting terminal 43 arranged on the left side of the mounting terminals DT3 and DT4 of the data bus line, and the leading line 38 connected from the right side is connected to the mounting terminal 43. It is connected to a mounting terminal 43 arranged on the right side of DT3 and DT4.
  • the second thin film transistor 41 for the gate bus line is connected to the mounting terminal 43.
  • Each second thin film transistor 41 is connected to one of a plurality (four in this example) of first common wirings 39.
  • the first common wiring 39 is connected to the terminal 39e.
  • a control line 46 is connected to the plurality of second thin film transistors 41.
  • the control line 46 is also connected to the second thin film transistor 45 for the data bus line.
  • the data bus line D has a configuration in which a plurality of signal paths are added to the side where the mounting terminal is not provided and one signal path is provided on the mounting terminal side.
  • a plurality of signal paths are added to the left and right sides of the gate bus line G. Also with this configuration, it is possible to realize highly accurate and diverse signal control in the signal system while efficiently arranging wiring and elements for the signal system independent of the signal system from the driver.
  • the storage capacitor electrode drive signal terminal CS2 is close to the mounting terminal of the data bus line D so that the resistance of the storage capacitor electrode drive signal line CS1 does not increase (that is, the wiring length does not increase).
  • the common electrode signal line is often not arranged near the mounting terminal of the gate bus line G. Therefore, as shown in FIG. 10, a plurality of signal paths are added in the vicinity of the mounting terminal of the gate bus line G to enable more precise and diverse signal control and the mounting terminal of the data bus line D.
  • the DT3 and DT4 side can be simplified by using one system.
  • the additional form of the signal system is not limited to the example shown in FIG.
  • the form of an additional signal system for the data bus line or the gate bus line can be modified.
  • the gate bus line G one system can be added on the side of one mounting terminal 43 of the left and right, and a plurality of systems can be added on the side of the other mounting terminal 43.
  • both the gate bus line G and the data bus line D one system can be added on one side and a plurality of systems can be added on the other side.
  • FIG. 11 is an enlarged view of a non-facing region of the active matrix substrate 5 shown in FIG.
  • the lead line 22, the mounting terminals DT3 and DT4, the second thin film transistor 45, and the first common wiring 47 connected to the data bus line D are the same as the example shown in FIG. 3 in the first embodiment. It can be constituted as follows.
  • wirings and terminals formed in the gate layer are indicated by dotted lines, and wirings and terminals formed in the source layer are indicated by solid lines.
  • a point where the wiring formed in the source layer and the wiring formed in the gate layer are connected is represented by a black circle.
  • the lead line 38 between the gate bus line G and the mounting terminal 43 includes a lead line formed of the same conductive layer as the gate bus line G and a conductive layer same as the data bus line D. And a formed lead line. That is, in the lead line 38, two adjacent lead lines (38b) (for example, 38a and 38b) are formed in the gate layer, and the other two lead lines (38a) are formed in the source layer. Is done.
  • the lead lines 38 b and 38 d formed in the gate layer are connected to the source layer by the mounting terminal 43.
  • the mounting terminal 43 and each second thin film transistor 41 are connected by a wiring formed in the source layer.
  • the gate electrode of the second thin film transistor 41 is connected to a control line 46 formed in the gate layer.
  • the gate electrodes of all the second thin film transistors 41 connected to the gate bus line G are connected to one control line 46.
  • the control line 46 is formed to extend linearly in the direction in which the mounting terminals 43 of the gate bus lines and the mounting terminals DT3 and DT4 of the data bus lines are arranged.
  • the control line 46 is also connected to the gate electrodes of all the second thin film transistors 45 connected to the data bus line D. In this way, by providing the control line 46 so as to cross the mounting area and arranging the second thin film transistors 41 and 45 along the control line 46, an efficient arrangement can be realized.
  • Each second thin film transistor 41 is connected to any one of a plurality (four in this example) of first common wires 38a, 38b, 38c, and 38d. That is, a plurality of first common wires are provided, and each first common wire is connected to a predetermined number of second thin film transistors 41. Thereby, a different signal can be input for each of the predetermined number of second thin film transistors 41.
  • first common wirings 39 are connected to different first common wirings 39, respectively.
  • the lead lines 38b and 38d are both formed of the same conductive layer as the gate bus line G, but these lead lines 38b and 38d are connected to different first common lines 39b and 39d.
  • the lead lines 38a and 38c are both formed of the same conductive layer as the data bus line D. However, the lead lines 38a and 38c are connected to different first common lines 39a and 39c.
  • the first common wiring 39 is used in each of the lead line 38 formed of the same conductive layer as the gate bus line G and the lead line 38 formed of the same conductive layer as the data bus line D.
  • the mounting terminals of the gate bus line G are provided in the driver mounting area. 43, the second thin film transistor 41, and the first common wiring 39 can be arranged efficiently.
  • FIG. 12 is a diagram illustrating a configuration example of the mounting terminal 43 of the gate bus line and its peripheral portion.
  • the mounting terminal 43a can be the same as the configuration shown in FIGS. 6 and 7, and the mounting terminal 43b can be the same as the configuration shown in FIGS.
  • the drain electrode 41d, the source electrode 41s, the semiconductor layer 41h, and the gate electrode 41g of the second thin film transistor 41 in FIG. 12 can have the same structure as that shown in FIGS.
  • Connection wires 42a, 42b, 42c, and 42d are connected to the source electrode 41s of the second thin film transistor 41.
  • the connection wirings 42a, 42b, 42c, and 42d formed in the source layer are connected to the first common wirings 39a, 39b, 39c, and 39d formed in the gate layer through the terminal contact holes H5a, H5b, H5c, and H5d. Connected.
  • first common wirings 39a, 39b, 39c, and 39d extending in a direction perpendicular to the lead line 38 or the connection wiring 42 are arranged in order.
  • the first common wiring 39a and the first common wiring 39c adjacent to the first common wiring 39a are connected to a predetermined number of second thin film transistors 41 via a predetermined number of terminal contact holes H5a and H5c and source layer connection wirings 42a and 42c. Connected to.
  • the predetermined number of second thin film transistors 41 are connected to the predetermined number of gate bus lines G through the mounting terminals 43b and the source layer lead lines 38a and 38c.
  • the common wirings 39b and 39d adjacent to the first common wirings 39a and 39c are connected to the mounting terminals 43a through a predetermined number of terminal contact holes H5b and H5d, source layer connection wirings 42b and 42d, and a predetermined number of second thin film transistors 41.
  • a predetermined number of terminal contact holes H5b and H5d Source layer connection wirings 42b and 42d
  • a predetermined number of second thin film transistors 41 are connected to the lead lines 38b and 38d of the gate layer at the mounting terminal 43a and connected to a predetermined number of gate bus lines G.
  • two adjacent lead lines ie, 38a and 38b, 38b and 38c, 38c and 38d, 38d and 38a
  • two adjacent first common wires 39a and 39b, 39b and 39c, 39c.
  • 39d and 39d and 39a respectively.
  • two adjacent lead lines (38a and 38c, 38b and 38d) in the same layer are connected to two different first common lines (39a and 39c, 39b and 39d).
  • the third thin film transistor (third switching element) 52 connected to the end of the data bus line D on the side where the mounting terminal DT3 or DT4 is not connected, A second common wiring 54 connected in common to the plurality of third thin film transistors 52 is provided.
  • the configuration on the mounting terminal DT3 or DT4 side such as the configuration of the first common wiring 47, can be simplified.
  • the second thin film transistor (second switching element) 45 can be arranged more easily. Furthermore, according to the above-described embodiment, it is possible to reduce the mounting area of the driver.
  • the auxiliary capacitance electrode driving signal wiring CS1 of the auxiliary capacitance electrode (common electrode) CS is enlarged, that is, the auxiliary capacitance electrode driving signal wiring CS1 is made thicker, and the auxiliary capacitance electrode driving signal wiring is increased.
  • the resistance of CS1 can be reduced. As a result, it is possible to suppress the occurrence of display defects such as flicker and shadowing due to the delay of the signal (voltage signal) to the auxiliary capacitance electrode CS.
  • two or more data bus lines or gate bus lines via the third thin film transistor 52 are provided on the non-input side (the side where no mounting terminal is provided).
  • the outer shape of the display device for example, the driver mounting area
  • the thin film transistor 45 is small by disposing a single signal path through the thin film transistor 45 on the mounting terminal side with respect to the active matrix substrate 5 on which the signal path is formed. Even in this case, it is possible to control the input / output of signals for a range that covers not only the data bus line or gate bus line but also the lead line.
  • the effect of performing an inspection using the added system will be described.
  • the data bus line or the gate bus line is mounted.
  • the disconnection of the lead wire between terminals cannot be inspected.
  • it is possible to detect disconnection of the leader line by adding one or more signal paths on the mounting terminal side and two or more signal paths on the side where the mounting terminal is not provided. .
  • the arrangement region of the second thin film transistor 45 may be narrower than the region necessary for laser cutting.
  • the width necessary for laser cutting is about 200 ⁇ m, whereas in the example shown in FIG. 6, for example, the arrangement region of the second thin film transistor 45 may be about 78 ⁇ m.
  • first common wires 47 may be provided. That is, the first common wiring may be connected to at least two of the plurality of second thin film transistors 45. Further, the number of second common wires 54 is not limited to three, and the number of first common wires 39 is not limited to four.
  • the second thin film transistor and the first common wiring may be provided between the fan-out portion or the mounting terminal and the fan-out portion.
  • the configuration of the mounting terminals is not limited to the above example. Instead of reconnecting with the mounting terminals, a reconnecting part can be provided separately.
  • the structure which covers a part of 2nd thin-film transistor connected to a mounting terminal may be sufficient as the terminal upper electrode of a mounting terminal.
  • the data bus line D is provided on the gate bus line G via the gate insulating film 29.
  • the gate bus line G may be provided on the data bus line D via the insulating film.
  • the bus line G in the horizontal direction on the paper is the gate bus line and the bus line D in the vertical direction on the paper is the data bus line.
  • the bus lines G may be switched.
  • the bus line indicated by G in FIG. 10 (the bus line in the horizontal direction on the paper) may be a data bus line
  • the bus line indicated by D (the bus line in the vertical direction on the paper) may be a gate bus line.
  • the mounting terminal of the data bus line is provided below the effective display area, but the position of the mounting terminal is not limited to this.
  • the mounting terminal may be provided on at least one side of the effective display area on the left or right.
  • the active matrix substrate of the present invention is not limited to this, and an effective display area having a plurality of pixels and pixels
  • the active matrix substrate of the present invention can be applied to any display device having a wiring for transmitting a signal for driving the signal.
  • the present invention can be applied to an organic EL display, a microcapsule-type electrophoresis display device, and other display devices.
  • a microcapsule-type electrophoresis display device can be configured to display an image, for example, by applying a voltage to each microcapsule layer formed in an effective display region for each pixel.
  • the display device includes, for example, a substrate including a wiring of an effective display region connected to a pixel electrode provided for each pixel via a switching element, and a lead line connected to the wiring of the effective display region.
  • this substrate can be configured like the active matrix substrate in the above embodiment.
  • the active matrix substrate of the present invention can be applied to various sensor substrates such as a sensor substrate for an X-ray detection device.
  • the configuration in which the mounting terminals DT are arranged in a two-stage staggered arrangement has been described.
  • the active matrix substrate of the present invention is not limited to this.
  • the mounting terminals DT are arranged in a three-stage staggered arrangement. (In other words, three adjacent mounting terminals DT may be sequentially shifted so as to be arranged at different positions in the linear direction.)
  • This embodiment can be applied to, for example, a CPA mode liquid crystal panel (a so-called vertical electric field liquid crystal panel) which is a kind of vertical alignment mode, but is not limited thereto.
  • a CPA mode liquid crystal panel a so-called vertical electric field liquid crystal panel
  • the present invention can also be applied to other vertical alignment mode liquid crystal panels using fishbone pixel electrodes and horizontal alignment mode liquid crystal panels (so-called lateral electric field liquid crystal panels).
  • the fishbone type pixel electrode can be represented by an azimuth angle that takes a positive angle counterclockwise with the right direction in the horizontal direction (direction in which the gate bus line extends) being 0 °, for example, 45 °, 135 °. It has a plurality of elongated electrode portions (branches) extending at 225 ° and 315 °, respectively. Between the elongated electrode portions, elongated notches (slits) extending in the corresponding directions are provided.
  • the fishbone pixel electrode has a spine (trunk) that extends along the vertical direction (the direction in which the data bus line extends) in the center of the pixel. Each of the elongated electrode portions is connected to the spine.
  • the extending direction of the elongated electrode portion (or slit) is different from each other in each of the four regions obtained by dividing the pixel P into 4 ⁇ 2 ⁇ 2.
  • four liquid crystal alignment regions (4-domain liquid crystal alignment) corresponding to the four regions are formed in one pixel P.
  • the alignment states of the liquid crystal molecules are substantially the same, and in different domains, the alignment states of the liquid crystal molecules are different from each other.
  • the liquid crystal molecules are parallel to the slit extending direction and the upper end of the liquid crystal molecules. Is oriented so as to fall toward the inside of the pixel P.
  • the structure such as the alignment control projection CT for controlling the alignment of the counter substrate 4 is not essential.
  • the vertical alignment mode using the fishbone type pixel electrode it is preferable to implement in combination with the polymer alignment support technology (PSA technology) as in the CPA mode.
  • PSA technology polymer alignment support technology
  • a horizontal alignment film is provided on each inner surface of the active matrix substrate 5 and the counter substrate 4, and liquid crystal having positive dielectric anisotropy is used for the liquid crystal layer. ing. Furthermore, an auxiliary capacitance electrode as a common electrode is used as a counter electrode.
  • a plurality of slits for example, 2 to 4 ⁇ m width
  • a horizontal electric field is generated between the counter electrode (common electrode), The orientation of the liquid crystal is controlled. In this horizontal alignment mode, it is not necessary to form the counter electrode 20 on the counter substrate 4.
  • the counter electrode as the common electrode is made of a transparent electrode material and is provided below the pixel electrode, like the auxiliary capacitance electrode.
  • the counter electrode as the common electrode may be provided above the pixel electrode, unlike the auxiliary capacitance electrode.
  • the slit is not formed in the pixel electrode, and a plurality of slits (for example, 2 to 4 ⁇ m width) parallel to each other are formed in the counter electrode.
  • the terminal upper layer electrode 34 of the mounting terminal DT is formed of the same conductive layer as the pixel electrode 19 .
  • the active matrix substrate of the present invention is not limited to this.
  • the terminal upper layer electrode and the pixel electrode may be formed of different conductive layers.
  • the terminal upper layer electrode may be formed in the same layer as the counter electrode. It is also possible to form a terminal upper layer electrode by newly adding a conductive layer different from the pixel electrode and the counter electrode.
  • the terminal upper layer electrode and the pixel electrode are formed of the same conductive layer, an active matrix substrate having a simple structure and a simplified manufacturing process can be easily configured. It is preferable in that it can be performed.
  • the gate driver is monolithically formed on the active matrix substrate.
  • the gate driver and the data driver including the driver chip (driver IC) are activated.
  • the configuration arranged on the matrix substrate has been described.
  • the active matrix substrate of the present invention is not limited to this.
  • the gate driver may be formed monolithically on the active matrix substrate.
  • the configuration in which the data bus line is provided in the pixel for each color of red (R), green (G), and blue (B) is described.
  • the active matrix substrate of the present invention is not limited to this.
  • the configuration may be such that RGB pixels are sequentially provided for one data bus line.
  • the configuration in which the data bus line is provided in the pixels for each of the three colors has been described, but four or more colors (for example, RGB + Yellow or RGB + White) may be used.
  • four second common wires are provided on the side where no mounting terminal is provided, and the data bus lines corresponding to the respective colors are respectively connected to four different second common wires. it can. As a result, four paths can be added to the side where the mounting terminals are not provided.
  • the switching element of the present invention is not limited to this.
  • other field effect transistors may be used. It can also be used.
  • the present invention is useful for an active matrix substrate on which a second switching element can be easily arranged even when a driver mounting area is small, and a display device using the active matrix substrate.

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Abstract

　アクティブマトリクス基板（５）において、実装端子（ＤＴ３）と、実装端子（ＤＴ４）とデータバスライン（Ｄ）とを接続する引き出し線（２２）と、複数のデータバスライン（Ｄ）に共通して接続される第１の共通配線（４７）と、引き出し線（２２）と第１の共通配線（４７）との間に接続された第２の薄膜トランジスタ（第２のスイッチング素子）（４５）が設けられている。また、データバスライン（Ｄ）における実装端子（ＤＴ３）が接続されていない側の端部は、第３の薄膜トランジスタ（５２）を介して第２の共通配線（５４）に接続される。

Description

アクティブマトリクス基板、及び表示装置
　本発明は、ゲートバスラインとデータバスラインを有するアクティブマトリクス基板、及びこれを用いた表示装置に関する。
　近年、例えば液晶表示装置は、在来のブラウン管に比べて薄型、軽量などの特長を有するフラットパネルディスプレイとして、液晶テレビ、モニター、携帯電話などに幅広く利用されている。このような液晶表示装置では、アクティブマトリクス基板を、表示パネルとしての液晶パネルに用いたものが知られている。アクティブマトリクス基板の有効表示領域には、複数のデータバスライン（ソース配線）及び複数のゲートバスライン（走査配線）がマトリクス状に配線される。データバスラインとゲートバスラインとの交差部の近傍に薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）等のスイッチング素子が配置される。このスイッチング素子に接続された画素電極を有する画素が有効表示領域においてマトリクス状に配置される。
　また、上記のような従来のアクティブマトリクス基板では、液晶表示装置の狭額縁化に伴って、データドライバ（ソースドライバ）及び／又はゲートドライバのドライバチップ（ＩＣチップ）実装部の近傍に、対応するデータバスライン又はゲートバスラインを検査するための検査用薄膜トランジスタを配置する構成が知られている。
　さらに、従来のアクティブマトリクス基板では、例えば下記特許文献１に記載されているように、ドライバ実装部において、ドライバ側に設けられたバンプに接続されるＩＴＯ（実装端子の端子上層電極）、及び当該ＩＴＯと対応するデータバスライン又はゲートバスラインを接続するための端子コンタクトホールを有する第１部分と、上記ＩＴＯだけを有する第２部分を設けることが提案されている。そして、この従来のアクティブマトリクス基板では、液晶表示装置での高精細化に伴って、データバスライン及び／又はゲートバスラインの配線ピッチを小さくしたときでも、ドライバ実装部の実装端子を形成することが可能であるとされていた。
特開２００９－１４５８４９号公報
　しかしながら、上記のような従来のアクティブマトリクス基板では、ドライバ実装部の領域、すなわちドライバ実装領域が小さい場合（ドライバＩＣチップが小さい場合）が多くなっている。そのため、例えば、検査用薄膜トランジスタや検査用配線等のように、有効表示領域外に設けられる配線や素子のためのスペースが不足することが多くなる。その結果、有効表示領域外の配線や素子を減らし機能を削減せざるを得ない場合が生じる。
　そこで、本発明は、ドライバの実装領域が小さい場合でも、表示領域外における配線や素子の機能を保持して、これらの配線や素子を効率よく配置することのできるアクティブマトリクス基板、及びこれを用いた表示装置を提供することを目的とする。
　本発明の一例におけるアクティブマトリクス基板は、基材と、前記基材上に設けられた複数のゲートバスラインと、
　前記ゲートバスラインと絶縁膜を介して異なる層に設けられた複数のデータバスラインと、
　前記ゲートバスラインと前記データバスラインに接続された第１のスイッチング素子と、
　前記ゲートバスライン又は前記データバスラインにドライバからの信号を供給するための実装端子と、
　前記実装端子と、前記ゲートバスライン又は前記データバスラインとを接続する複数の引き出し線と、
　前記複数の引き出し線に、それぞれ接続された複数の第２のスイッチング素子と、
　前記複数の第２のスイッチング素子のうちの少なくとも２つに共通して接続される第１の共通配線と、
　前記ゲートバスライン又は前記データバスラインにおける、前記実装端子が接続されていない側の端部に接続された複数の第３のスイッチング素子と、
　前記複数の第３のスイッチング素子のうち少なくとも２つに共通して接続される第２の共通配線とを備える。
　本願発明の実施形態によれば、ドライバの実装領域が小さい場合でも、表示領域外における配線や素子の機能を保持して、これらの配線や素子を効率よく配置することができる。
図１は、本発明の第１の実施形態にかかるアクティブマトリクス基板を用いた液晶表示装置の例を説明する図である。 図２は、図１に示した液晶パネルの構成を説明する図である。 図３は、アクティブマトリクス基板の構成例を示す平面図である。 図４は、図３の実装領域及びその周辺部の拡大平面図である。 図５は、図３の第３の薄膜トランジスタ及びその周辺部の拡大平面図である。 図６は、実装端子及びその周辺部の構成例を示す図である。 図７は、図６のＶＩＩ－ＶＩＩ線断面図である。 図８は、図６のＶＩＩＩ－ＶＩＩＩ線断面図である。 図９は、図６のＩＸ－ＩＸ線断面図である。 図１０は、本発明の第２の実施形態にかかるアクティブマトリクス基板の構成例を示す図である。 図１１は、図１０における非対向領域の拡大図である。 図１２は、ゲートバスラインの実装端子及びその周辺部の構成例を示す図である。
　本発明の一実施形態にかかるアクティブマトリクス基板は、複数のゲートバスラインと、
　前記ゲートバスラインと絶縁膜を介して異なる層に設けられた複数のデータバスラインと、
　前記ゲートバスラインと前記データバスラインに接続された第１のスイッチング素子と、
　前記ゲートバスライン又は前記データバスラインにドライバからの信号を供給するための実装端子と、
　前記実装端子と、前記ゲートバスライン又は前記データバスラインとを接続する複数の引き出し線と、
　前記複数の引き出し線に、それぞれ接続された複数の第２のスイッチング素子と、
　前記複数の第２のスイッチング素子のうちの少なくとも２つに共通して接続される第１の共通配線と、
　前記ゲートバスライン又は前記データバスラインにおける、前記実装端子が接続されていない側の端部に接続された複数の第３のスイッチング素子と、
　前記複数の第３のスイッチング素子のうち少なくとも２つに共通して接続される第２の共通配線とを備える。
　上記アクティブマトリクス基板では、ゲートバスライン又はデータバスラインと実装端子を接続する複数の引き出し線に第２のスイッチング素子が接続され、ゲートバスライン又はデータバスラインの実装端子が接続されていない側の端部に第３のスイッチング素子が接続される。第２のスイッチング素子は第１の共有配線に、第３のスイッチング素子は第２の共通配線に、それぞれ接続される。この構成により、ゲートバスライン又はデータバスラインの実装端子接続側と、実装端子が接続されていない側の双方に、素子及び配線を分散させて効率よく配置することができる。その結果、第１の共通配線の構成等の実装端子側の構成を簡略化することができる。さらに、ゲートバスライン又はデータバスラインだけでなく、実装端子とゲートバスライン又はデータバスラインの間を繋ぐ引き出し線へも、第２、第３のスイッチング素子信号による制御下で信号を通すことができる。
　上記アクティブマトリクス基板において、前記第１の共通配線は、前記複数の第２のスイッチング素子の全てに接続されている構成としてもよい。これにより、最低でも１本の第１の共通配線があれば、第２のスイッチング素子へ信号を供給することができる。そのため、実装端子側の配線構成の簡略化がより容易になる。
　上記アクティブマトリクス基板において、前記第２の共通配線は複数設けられ、前記複数の各第２の共通配線には、所定数の前記第３のスイッチング素子が接続されている構成としてもよい。これにより、第３の共通配線を用いて、所定数毎に検査処理や電圧印加処理などの動作処理が可能になるとともに、実装端子側の第１の共通配線の構成の簡略化がより容易になる。
　上記アクティブマトリクス基板において、前記実装端子は、前記ドライバが実装される実装領域に配置され、前記複数の第２のスイッチング素子も、前記ドライバが実装される実装領域に配置される構成とすることができる。第２のスイッチング素子がドライバ実装領域内にコンパクトにまとめられ、さらに効率のよい配置が可能になる。
　上記アクティブマトリクス基板において、複数の前記引き出し線において、隣接する２本の一方の引き出し線が、前記ゲートバスラインと同じ導電層により形成され、隣接する２本の他方の引き出し線が、前記データバスラインと同じ導電層により形成されている構成とすることができる。この場合、引き出し線の密度が高くなっても、引き出し線の短絡や断線の発生を抑制することができる。
　上記アクティブマトリクス基板において、互いに隣接する前記一方の引き出し線及び前記他方の引き出し線は、前記実装端子において、同じ導電層に繋ぎ替えられ、同じ導電層を経由して前記第１の共通配線に接続される構成とすることができる。これにより、実装端子が繋ぎ替え部を兼ねるので、別途、繋ぎ替え部を設ける必要がなくなる。また、複数の引き出し線が同じ層で共通配線と接続されるので、共通配線の構造も簡略化できる。
　上記アクティブマトリクス基板において、前記データバスラインに前記引き出し線を通じて接続される第２のスイッチング素子と、前記ゲートバスラインに前記引き出し線を通じて接続される第２のスイッチング素子は、１つの実装領域又は隣接する複数の実装領域に配置され、かつ、同じ制御配線に接続される構成とすることができる。これにより、第２のスイッチング素子の集約化及び制御配線の簡略化が容易になる。
　上記アクティブマトリクス基板において、前記第１及び第２の各スイッチング素子では、酸化物半導体が用いられていることが好ましい。この場合、高性能でコンパクトなスイッチング素子を容易に構成することができるとともに、第２のスイッチング素子を用いた信号制御を高精度に行うことができる。
　また、本発明の一実施形態における表示装置は、上記いずれかのアクティブマトリクス基板を用いたことを特徴とするものである。このような表示装置では、ドライバの実装領域が小さい場合でも、表示領域外における配線や素子の機能を保持して、これらの配線や素子を効率よく配置することができる。そのため、高性能でコンパクトな表示装置を容易に構成することができる。
　以下、本発明のアクティブマトリクス基板及び表示装置の好ましい実施形態について、図面を参照しながら説明する。なお、以下の説明では、本発明を透過型の液晶表示装置に適用した場合を例示して説明する。また、各図中の構成部材の寸法は、実際の構成部材の寸法及び各構成部材の寸法比率等を忠実に表したものではない。
　［第１の実施形態］
　〔表示装置の構成例〕
　図１は、本発明の第１の実施形態にかかるアクティブマトリクス基板を用いた液晶表示装置を説明する図である。図１において、本実施形態の液晶表示装置１は、図１の上側が視認側（表示面側）として設置される液晶パネル２と、液晶パネル２の非表示面側（図１の下側）に配置されて、当該液晶パネル２を照明する照明光を発生するバックライト装置３とが設けられている。
　液晶パネル２は、一対の基板を構成する対向基板４及び本発明のアクティブマトリクス基板５と、対向基板４及びアクティブマトリクス基板５の各外側表面にそれぞれ設けられた偏光板６、７とを備えている。対向基板４とアクティブマトリクス基板５との間には、後述の液晶層が挟持されている。また、対向基板４及びアクティブマトリクス基板５には、平板状の透明なガラス材又はアクリル樹脂などの透明な合成樹脂が使用されている。偏光板６、７には、ＴＡＣ（トリアセチルセルロース）又はＰＶＡ（ポリビニルアルコール）などの樹脂フィルムが使用されており、液晶パネル２に設けられた表示面の有効表示領域を少なくとも覆うように対応する対向基板４又はアクティブマトリクス基板５に貼り合わせられている。なお、偏光板６、７と液晶層との間にλ／４位相差板（４分の１波長板）を配置する場合もある。
　また、アクティブマトリクス基板５は、上記一対の基板の一方の基板を構成するものであり、アクティブマトリクス基板５では、液晶パネル２の表示面に含まれる複数の画素に応じて、画素電極や薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などが上記液晶層との間に形成されている（詳細は後述。）。一方、対向基板４は、一対の基板の他方の基板（対向基板）を構成するものであり、対向基板４には、カラーフィルタや対向電極などが上記液晶層との間に形成されている（図示せず）。
　また、液晶パネル２では、当該液晶パネル２の駆動制御を行う制御装置（図示せず）に接続されたＦＰＣ（Flexible Printed Circuit）８が設けられており、上記液晶層を画素単位に動作することで表示面を画素単位に駆動して、当該表示面上に所望画像を表示するようになっている。
　尚、液晶パネル２の液晶モードや画素構造は任意である。また、液晶パネル２の駆動モードも任意である。すなわち、液晶パネル２としては、情報を表示できる任意の液晶パネルを用いることができる。それ故、図１においては液晶パネル２の詳細な構造を図示せず、その説明も省略する。
　バックライト装置３は、光源としての発光ダイオード９と、発光ダイオード９に対向して配置された導光板１０とを備えている。また、バックライト装置３では、断面Ｌ字状のベゼル１４により、導光板１０の上方に液晶パネル２が設置された状態で、発光ダイオード９及び導光板１０が挟持されている。また、対向基板４には、ケース１１が載置されている。これにより、バックライト装置３は、液晶パネル２に組み付けられて、当該バックライト装置３からの照明光が液晶パネル２に入射される透過型の液晶表示装置１として一体化されている。
　導光板１０には、例えば透明なアクリル樹脂などの合成樹脂が用いられており、発光ダイオード９からの光が入光される。導光板１０の液晶パネル２と反対側（対向面側）には、反射シート１２が設置されている。また、導光板１０の液晶パネル２側（発光面側）には、レンズシートや拡散シートなどの光学シート１３が設けられており、導光板１０の内部を所定の導光方向（図１の左側から右側への方向）に導かれた発光ダイオード９からの光が均一な輝度をもつ平面状の上記照明光に変えられて液晶パネル２に与えられる。
　尚、上記の説明では、導光板１０を有するエッジライト型のバックライト装置３を用いた構成について説明したが、本実施形態はこれに限定されるものではなく、直下型のバックライト装置を用いてもよい。また、発光ダイオード以外の冷陰極蛍光管や熱陰極蛍光管などの他の光源を有するバックライト装置も用いることができる。
　次に、図２も参照して、本実施形態の液晶パネル２について具体的に説明する。
　図２は、図１に示した液晶パネルの構成を説明する図である。
　図２において、液晶表示装置１（図１）には、文字や画像等の情報を表示する上記表示部としての液晶パネル２（図１）の駆動制御を行うパネル制御部１５と、このパネル制御部１５からの指示信号を基に動作するデータドライバ（ソースドライバ）１６及びゲートドライバ１７が設けられている。
　パネル制御部１５は、上記制御装置内に設けられたものであり、液晶表示装置１の外部からの映像信号が入力されるようになっている。また、パネル制御部１５は、入力された映像信号に対して所定の画像処理を行ってデータドライバ１６及びゲートドライバ１７への各指示信号を生成する画像処理部１５ａと、入力された映像信号に含まれた１フレーム分の表示データを記憶可能なフレームバッファ１５ｂとを備えている。そして、パネル制御部１５が、入力された映像信号に応じて、データドライバ１６及びゲートドライバ１７の駆動制御を行うことにより、その映像信号に応じた情報が液晶パネル２に表示される。
　データドライバ１６及びゲートドライバ１７は、アクティブマトリクス基板５上に設置されている。具体的には、データドライバ１６は、アクティブマトリクス基板５の表面上において、表示パネルとしての液晶パネル２の有効表示領域Ａの外側領域で当該液晶パネル２の横方向に沿うように設置されている。また、ゲートドライバ１７は、アクティブマトリクス基板５の表面上において、上記有効表示領域Ａの外側領域で当該液晶パネル２の縦方向に沿うように設置されている。なお、ゲートドライバ１７として、後に詳述するように、有効表示領域Ａを挟むように設けられた、２つのゲートドライバに分けられたものが用いられてもよいし、ゲートドライバ１７を、当該液晶パネル２の横方向に沿うように配置してもよい。
　また、データドライバ１６及びゲートドライバ１７は、液晶パネル２側に設けられた複数の画素Ｐを画素単位に駆動する駆動回路であり、データドライバ１６及びゲートドライバ１７には、複数のデータバスライン（ソース配線）Ｄ１～ＤＭ（Ｍは、２以上の整数、以下、"Ｄ"にて総称する。）及び複数のゲートバスライン（ゲート配線）Ｇ１～ＧＮ（Ｎは、２以上の整数、以下、"Ｇ"にて総称する。）がそれぞれ接続されている。これらのデータバスラインＤ及びゲートバスラインＧは、アクティブマトリクス基板５に含まれた透明なガラス材又は透明な合成樹脂製の後述の基材上で互いに交差するように、マトリクス状に配列されている。すなわち、データバスラインＤは、マトリクス状の列方向（液晶パネル２の縦方向）に平行となるように上記基材上に設けられ、ゲートバスラインＧは、マトリクス状の行方向（液晶パネル２の横方向）に平行となるように上記基材上に設けられている。
　また、これらのデータバスラインＤと、ゲートバスラインＧとの交差部の近傍には、第１のスイッチング素子としての第１の薄膜トランジスタ１８と、第１の薄膜トランジスタ１８に接続された画素電極１９を有する上記画素Ｐが設けられている。また、各画素Ｐでは、対向電極２０が液晶パネル２に設けられた上記液晶層を間に挟んだ状態で画素電極１９に対向するよう構成されている。すなわち、アクティブマトリクス基板５では、第１の薄膜トランジスタ１８及び画素電極１９が画素単位に設けられている。
　また、アクティブマトリクス基板５では、データバスラインＤと、ゲートバスラインＧとによってマトリクス状に区画された各領域に、複数の各画素Ｐの領域が形成されている。これら複数の画素Ｐには、赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）の画素が含まれている。また、これらのＲＧＢの画素は、例えばこの順番で、各ゲートバスラインＧ１～ＧＮに平行に順次配設されている。さらに、これらのＲＧＢの画素は、対向基板４側に設けられた上記カラーフィルタ層により、対応する色の表示を行えるようになっている。
　また、アクティブマトリクス基板５では、ゲートドライバ１７は、画像処理部１５ａからの指示信号に基づいて、ゲートバスラインＧ１～ＧＮに対して、対応する第１の薄膜トランジスタ１８のゲート電極をオン状態にする走査信号（ゲート信号）を順次出力する。また、データドライバ１６は、画像処理部１５ａからの指示信号に基づいて、表示画像の輝度（階調）に応じたデータ信号（電圧信号（階調電圧））を対応するデータバスラインＤ１～ＤＭに出力する。
　〔アクティブマトリクス基板の構成例〕
　次に、本実施形態のアクティブマトリクス基板５の具体例を説明する。
　図３は、アクティブマトリクス基板の構成例を示す平面図である。図３に示す例では、アクティブマトリクス基板５は、対向基板４に覆われる領域（以下、対向領域と称する。）と、対向基板４に覆われない領域（以下、非対向領域と称する。）を有する。図３に一点鎖線にて示すように、対向領域において、有効表示領域Ａが設けられる。有効表示領域Ａにおいて、互いに直交する複数のデータバスラインＤ及び複数のゲートバスラインＧがマトリクス状に配列されている。なお、以降の説明において、データバスラインＤ又はゲートバスラインＧは、有効表示領域Ａ内に設けられている配線を指すものとする。有効表示領域Ａの外に設けられた配線であって、データバスラインＤ又はゲートバスラインＧに接続された配線は引き出し線等と称するものとする。
　ゲートドライバ１７ａ、１７ｂは、アクティブマトリクス基板５の上記基材上で、有効表示領域Ａを左右から挟む位置に、モノリシックに形成されている。これらの複数のゲートバスラインＧの全てにおいて、左側端部をゲートドライバ１７ａに接続し、右側端部をゲートドライバ１７ｂに接続される。また、これらのゲートドライバ１７ａ、１７ｂは、ゲートドライバ駆動用信号配線２１ａを介してゲートドライバ駆動用信号端子２１ｂに接続されている。そして、このゲートドライバ駆動用信号端子２１ｂには、上記ＦＰＣ８のＦＰＣ接続端子が接続されるようになっており、これらの各ゲートドライバ１７ａ、１７ｂには、画像処理部１５ａからの指示信号がＦＰＣ８を経て入力されるようになっている。
　なお、ゲートドライバの構成は上記例に限られない。例えば、複数のゲートバスラインＧは、左右のゲートドライバ１７ａ、１７ｂに、交互に接続されていてもよいし、ゲートドライバが有効表示領域Ａに対して一方側にのみ設けられてもよい。また、ＩＣチップからなるゲートドライバ１７ａ、１７ｂを上記基材上に実装する構成でもよい。
　また、アクティブマトリクス基板５の上記基材５ａ上には、画素Ｐ毎に所定の補助容量を発生するための補助容量電極ＣＳが設けられている。この補助容量電極ＣＳは、補助容量電極駆動用信号配線ＣＳ１を介して補助容量電極駆動用信号端子ＣＳ２に接続される。そして、この補助容量電極駆動用信号端子ＣＳ２には、上記ＦＰＣ８のＦＰＣ接続端子が接続されるようになっている。ＦＰＣ８から補助容量電極ＣＳに対して電圧が供給される。また、補助容量電極ＣＳは、共通電極を構成するものであり、透明電極材料で形成され、画素電極１９の下方に設けられている。
　データドライバ１６は、例えばＩＣチップ（ドライバチップ）により構成することができる。有効表示領域Ａの外側で、アクティブマトリクス基板５の基材５ａの部分に対し、実装されるようになっている。図３に破線ＤＡにて示す矩形状の領域が、データドライバの実装領域である。本例では、非対向領域に実装領域が配置される。データドライバ実装時には、実装領域がデータドライバに覆われる。
　具体例として、データドライバ１６のバンプ（電極）が、アクティブマトリクス基板５のデータバスラインＤに接続された実装端子ＤＴ３、ＤＴ４と、ＦＰＣ８と接続するための実装端子２８ａに接続されるようになっている。
　データバスラインＤのそれぞれには引き出し線２２が接続され、各引き出し線２２は、実装端子ＤＴ３又はＤＴ４に接続される。引き出し線２２は、データバスラインＤに対して、斜め方向に配線されている。すなわち、データバスラインＤの間隔より狭い間隔で並んだ実装端子ＤＴ３、ＤＴ４へ、データバスラインＤから引き出し線が集約される構成となる。これにより、実装端子ＤＴ３、ＤＴ４が配置される実装領域を小さくすることができる。このように、データバスラインＤに対して、斜め方向に配線された引き出し線２２が配置される部分は、ファンアウト部（斜め部）と称される。
　ＦＰＣ側の入力用の実装端子２８ａは、データドライバ駆動用信号配線２８ｂを介してデータドライバ駆動用信号端子２８ｃに接続されている。このデータドライバ駆動用信号端子２８ｃには、上記ＦＰＣ８のＦＰＣ接続端子が接続されるようになっている。これにより、データドライバ１６には、画像処理部１５ａからの指示信号がＦＰＣ８を経て入力されるようになっている。
　〔信号系統の追加例〕
　以下に、ドライバ等からの駆動信号を入力するための系統に加えて、別の系統を追加する場合の構成例を説明する。図３に示す例では、データバスラインＤに引き出し線２２を介して接続された実装端子ＤＴ３、ＤＴ４のそれぞれに、第２のスイッチング素子の一例である第２の薄膜トランジスタ４５が接続される。第２の薄膜トランジスタ４５のＯＮ／ＯＦＦを制御する制御信号を伝達するための制御線４６が、複数の第２の薄膜トランジスタ４５に接続される。制御線４６は、端子４６ａに接続され、端子４６ａはさらに配線４６ｂを介して入力端子４６ｃに接続される。また、複数の第２の薄膜トランジスタ４５には、第２の薄膜トランジスタ４５を介してデータバスラインＤへ入力する信号を伝達するための第１の共通配線４７が接続される。本例では、1本の第１の共通配線４７が、データバスラインＤに接続される複数の第２の薄膜トランジスタ４５全てに接続される。第１の共通配線４７には、端子４７ａが接続されている。この端子４７ａは、配線４７ｂを介して入力端子４７ｃに接続されている。これらの入力端子４７ｃ、４６ｃには、上記ＦＰＣ８のＦＰＣ接続端子が接続されるようになっている。
　このように、図３に示す例では、データバスラインＤに対し、そのデータドライバ１６（ドライバチップ）側において、引き出し線２２と、実装端子ＤＴ３、ＤＴ４と、第２の薄膜トランジスタ４５と、第１の共通配線４７と、端子４７ａ、配線４７ｂ、入力端子４７ｃが順次接続されている。この構成により、ドライバから実装端子ＤＴ３、ＤＴ４を介して入力される駆動信号とは独立して、第２の薄膜トランジスタ４５を介してデータバスラインＤへ信号を入力することができる。すなわち、データバスラインＤに対してドライバからの信号入力系統とは異なる信号系統を別途設けることができる。
　例えば、ドライバ実装前であっても、データバスラインＤに対する検査のための検査信号や配向制御のための電圧印加処理等の電圧を、端子４７ａ又は入力端子４７ｃから入力することができる。また、ドライバ実装後の液晶表示装置１の最終製品の状態において、入力端子４７ｃは、上記ＦＰＣ８を介してグランド接続し、入力端子４６ｃには、各第２の薄膜トランジスタ４５をＯＦＦさせるような信号を入力することができる。
　図３に示す例では、データバスラインＤにおける、実装端子ＤＴ３、ＤＴ４が接続されていない側の端部に、第３のスイッチング素子の一例である第３の薄膜トランジスタ５２が接続される。第３の薄膜トランジスタ５２は、複数のデータバスラインＤにそれぞれ接続される。複数の第３の薄膜トランジスタ５２のそれぞれは３本の第２の共通配線５４のいずれかに接続される。第２の共通配線５４は、端子５５にそれぞれ接続されている。
　具体的には、データバスラインＤの、実装端子ＤＴ３又はＤＴ４が接続されていない側の端部は、複数の各引き出し線５１により、有効表示領域Ａの外部に引き出されている。また、複数の各引き出し線５１に接続された第３の薄膜トランジスタ５２は、接続配線５３を介して第２の共通配線５４へ接続されている。
　言い換えれば、データバスラインＤに対し、実装端子が設けられていない側において、引き出し線５１と、第３の薄膜トランジスタ５２と、接続配線５３と、３本の第２の共通配線５４と、端子５５が順次接続されている。この構成により、ドライバの駆動信号とは独立して、第３の薄膜トランジスタ５２による制御下でデータバスラインＤと信号の入出力を３系統で行うことができる。なお、第３の薄膜トランジスタ５２の接続構成は図３に示す例に限られない。例えば、有効表示領域Ａの境界で第３の薄膜トランジスタ５２がデータバスラインＤに接続されてもよい。
　また、第３の薄膜トランジスタ５２は、ＯＮ／ＯＦＦを制御する制御信号を伝達するための制御線５６が接続される。例えば、第３の薄膜トランジスタ５２では、そのゲート電極（図示せず）が制御線５６と一体的に構成される。また、この制御線５６には、端子５７が接続されており、この端子５７は、配線を介して入力端子５８に接続されている。この入力端子５８には、上記ＦＰＣ８のＦＰＣ接続端子が接続されるようになっている。
　例えば、検査処理や電圧印加処理を行う際には、第３の薄膜トランジスタ５２のＯＮ／ＯＦＦ動作を行うための制御信号が、端子５７又は入力端子５８から入力され、データバスラインＤへ入力するための信号が端子５５から入力される。また、液晶表示装置１の最終製品では、入力端子５８には、上記ＦＰＣ８を介して、各第３の薄膜トランジスタ５２をＯＦＦさせるような信号が入力される。
　このように、図３に示す例では、データバスラインＤに接続される実装端子ＤＴ３、ＤＴ４に第２の薄膜トランジスタ４５を介して第１の共通配線４７が接続され、データバスラインＤの実装端子が設けられていない側は、第３の薄膜トランジスタ５２を介して第２の共通配線５４に接続される。この構成により、ドライバからの信号系統とは独立した信号系統のための配線及び素子を、実装端子側と、実装端子が設けられていない側に分散させて、効率よく配置することができる。さらに、この構成により、ドライバからの信号系統とは独立した信号系統において、高精度かつ多様な信号制御が可能になる。
　例えば、図３に示す例では、実装端子ＤＴ３、ＤＴ４側に接続された第２の薄膜トランジスタ４５は全て１本の共通配線４７に接続され、実装端子が設けられない側の各第３の薄膜トランジスタ５２は、複数の第２の共通配線のいずれかに接続される。すなわち、所定数の第３の薄膜トランジスタ５２が、複数の第２の共通配線のそれぞれに接続される。このように、実装端子側は１つの系統、実装端子が設けられない側は複数の系統を設けることで、実装端子側の領域が狭い場合でも、高精度かつ多様な信号制御が可能になる。
　例えば、ＲＧＢの色毎に、第２の共通配線５４を設けることができる。これらの第２の共通配線５４では、ＲＧＢの色毎に、第３の薄膜トランジスタ５２を介して、ＲＧＢの各色に対応するデータバスラインＤに接続することができる。すなわち、ＲＧＢの各色に対応するデータバスラインは互いに異なる第２の共通配線５４に接続される。これにより、例えば、ＲＧＢの色毎に、データバスラインＤの検査動作を行うことができる。
　一方で、図３に示す例では、データバスラインＤの入力側（つまり、上記ドライバチップの実装領域側）に、１本の第１の共通配線４７が設けられる。この第１の共通配線４７を用いた検査動作では、データバスラインＤ及び引き出し線２２の各々の断線や、第１の薄膜トランジスタ１８の欠陥等を検出することは可能である。しかしながら、この１系統のみでは、ＲＧＢそれぞれの単色表示を行うことができず、また隣接するデータバスラインＤ間、又は隣接する引き出し線２２間の短絡も検出することができない。そこで、データバスラインＤの非入力側（実装領域が設けられない側）に、ＲＧＢ毎に設けられた３本の第２の共通配線５４を設けることにより、ＲＧＢの単色表示を行ったり、隣接するデータバスラインＤ間、又は隣接する引き出し線２２間の短絡を検出したりすることができるようになる。また、第２の共通配線５４のみを用いた検査では、引き出し線２２の断線を検出することができないが、第１の共通配線４７を用いた検査と組み合わせると引き出し線２２の断線検出も可能になる。
　また、本実施形態のアクティブマトリクス基板５では、例えば、液晶層の配向処理（ＰＳＡ技術を実施するための電圧印加処理）の際に、第２の共通配線５４から電圧を印加する事も可能である。その場合、第１の共通配線４７からも同時に電圧を印加することにより、当該配向処理に要する時間を短縮することができる。なお、ＰＳＡ技術とは、電圧無印加時の液晶分子の配向方向を規制するために、電圧無印加時の液晶にプレチルトを与える配向維持層（Alignment Sustaining Layer）を形成する技術である。この配向維持層は、液晶セルを形成した後、液晶材料に予め混合しておいた光重合性モノマー（又はオリゴマー）を典型的には液晶層に電圧を印加した状態で光重合することによってポリマー層として形成される。
　〔配線構成の具体例〕
　図４は、図３に示したデータドライバの実装領域及びその周辺部の拡大平面図である。図５は、図３に示した第３の薄膜トランジスタ５２及びその周辺部の拡大平面図である。図４、図５においては、ゲートバスラインＧが形成される層と同じ層（以下、ゲート層と称する）に形成される配線及び端子は点線で表示している。ゲートバスラインＧの層とは絶縁膜を隔てて異なる層（例えば、データバスラインＤが形成される層と同じ層（以下、ソース層と称する。））に形成される配線及び端子は実線で表示している。ソース層に形成されている配線と、ゲート層に形成されている配線とが接続されるポイントは、黒丸で表している。
　図４に示す例では、データバスラインＤから引き出された複数の引き出し線２２において、隣り合う２本の引き出し線２２はそれぞれ異なる層に形成される。これにより、ファンアウト部ＦＡにおいて、引き出し線２２の間隔が狭くなった場合でも、引き出し線の短絡や断線が起こりにくくなる。特に、引き出し線２２は、実装領域に集約されるので、実装領域に近づくにつれて引き出し線２２の間隔が狭くなる。引き出し線２２を交互に異なる層に配置することで、隣り合う引き出し線間での短絡や断線の発生を抑えることができる。
　また、互いに隣接し異なる層に形成された引き出し線２２は、実装端子ＤＴ３又はＤＴ４において、同じ導電層（ここでは、ソース層）に繋ぎ替えられて第２の薄膜トランジスタ４５へ接続される。実装端子ＤＴ３、ＤＴ４でソース層に繋ぎ替えられた配線により、実装端子ＤＴ３又はＤＴ４と第２の薄膜トランジスタ４５が接続される。第１の共通配線４７は、ゲート層に形成される。そのため、第２の薄膜トランジスタ４５と第１の共通配線４７は、ソース層の配線及びソース層とゲート層間を接続するコンタクトホールを経由して接続される。
　このように、実装端子ＤＴ３，ＤＴ４が、繋ぎ替え機能を兼ねるので、別途、繋ぎ替え部を設ける必要がなくなる。また、実装端子ＤＴ３、ＤＴ４において、ゲート層に形成された引き出し線２２をゲート層からソース層へ繋ぎ替えることにより、ファンアウト部ＦＡにおいてゲート層とソース層に分離した状態の引き出し線２２を長く確保することができる。このため、隣接する引き出し線２２同士が短絡する確率を低減することができる。さらに、複数の実装端子ＤＴ３，ＤＴ４から第１の共通配線４７までは同じ層の配線を経由して接続することで、複数の第２の薄膜トランジスタ４５及び第１の共通配線４７の構成を簡略化することができる。例えば、図４に示す例では、１つの層（本例ではゲート層）に１本の線で直線的に形成された単純な構成の第１の共通配線４７に対して、ソース層において複数の第２の薄膜トランジスタ４５を、コンタクトホールを介してそれぞれ接続している。また、第２の薄膜トランジスタ４５の制御線４６は、ゲート層に形成された複数の薄膜トランジスタ４５のゲート電極と一体的に形成することで、構成を簡略化することもできる。
　このように、図４に示す構成によれば、ＤＡにて示したデータドライバ１６の実装領域に、実装端子ＤＴ３、ＤＴ４、第２の薄膜トランジスタ４５、第１の共通配線４７、及び制御線４６を効率よく配置することができる。
　図５に示す、実装端子が設けられていない側の配線構成例では、ＲＧＢの色毎に、引き出し線５１ｒ、５１ｇ、及び５１ｂが設けられている。これらの引き出し線５１ｒ、５１ｇ、及び５１ｂは、それぞれＲＧＢのデータバスラインＤの非入力側（実装端子が設けられていない側）の端部に接続されている。また、各引き出し線５１ｒ、５１ｇ、及び５１ｂには、第３の薄膜トランジスタ５２の図示しないドレイン電極が接続されている。また、第３の薄膜トランジスタ５２のソース電極（図示せず）は、接続配線５３ｒ、５３ｇ、５３ｂを介して、ＲＧＢの色毎に設けられた第２の共通配線５４ｒ、５４ｇ、及び５４ｂにそれぞれ接続されている。引き出し線５１ｒ、５１ｇ、５１ｂ及び接続配線５３ｒ、５３ｇ、５３ｇは、いずれもデータバスラインＤと同じ方向に延びて形成される。
　全ての第３の薄膜トランジスタ５２のゲート電極は、１本の制御線５６に接続される。具体的には、全ての第３の薄膜トランジスタ５２のゲート電極と制御線５６がゲート層において一体的に形成される。第２の共通配線５４ｒ、５４ｇ、及び５４ｂでは、ＲＧＢの色毎に、第３の薄膜トランジスタ５２を介して、対応する引き出し線５１ｒ、５１ｇ、及び５１ｂが接続されている。すなわち、ＲＧＢ毎に所定数の第３の薄膜トランジスタ５２が、所定数のＲＧＢ毎のデータバスラインＤが接続されている。これにより、ＲＧＢのデータバスラインＤは、ＲＧＢの色毎に、それぞれ第２の共通配線５４ｒ、５４ｇ、及び５４ｂに接続されるようになっている。そのため、ＲＧＢのデータバスラインＤ毎に、異なる信号を入力可能として、互いに独立した動作を行うことができる。
　〔実装端子及びその周辺部の構成例〕
　図６は、実装端子及びその周辺部の構成例を示す図である。図７は、図６のＶＩＩ－ＶＩＩ線断面図である。図８は、図６のＶＩＩＩ－ＶＩＩＩ線断面図である。図９は、図６のＩＸ－ＩＸ線断面図である。なお、図６において、ゲート層に配線が設けられる箇所はドットで示している。
　図６に示す例では、図の左右方向に沿って、例えばＲＧＢの色にそれぞれ対応した引き出し線２２ｒ、２２ｇ、及び２２ｂが順次配列されている。各引き出し線２２ｒ、２２ｇ、及び２２ｂは、実装端子ＤＴ３又はＤＴ４に接続されている。実装端子ＤＴ３及びＤＴ４には、データドライバ１６のバンプ（電極）が接続されるようになっている。実装端子ＤＴ３と実装端子ＤＴ４とは、２段千鳥配置で設けられている。すなわち、隣接する２つの引き出し線に接続された実装端子ＤＴ３及びＤＴ４は、引き出し線の方向に互いにずれて配置され、１本の引き出し線を挟んでその両隣に配置される２本の引き出し線に接続される実装端子は、引き出し線方向にずれないで、隣り合う位置に配置される。これにより、複数の実装端子ＤＴ３及びＤＴ４を効率よく配置することができ、近接する２つの実装端子ＤＴ３及びＤＴ４の付近において短絡が発生する確率を低減することができる。
　また、複数の引き出し線２２ｒ、２２ｇ及び２２ｂのうち、隣接する２本の一方の引き出し線２２が、ゲートバスラインＧと同じ導電層により形成され、隣接する２本の他方のデータバスライン引き出し線２２が、データバスラインＤと同じ導電層で形成されている。具体的には、隣接する２本の一方の引き出し線２２が、アクティブマトリクス基板５上のゲート層に形成され、隣接する２本の他方の引き出し線２２が、このゲート層を覆うゲート絶縁膜２９の上方のソース層に形成されている。
　実装端子ＤＴ３では、ゲートバスラインＧと同じ導電層により形成された引き出し線２２を、データバスラインＤと同じ導電層により形成された第２の端子下層電極に繋ぎ替えて、第２の薄膜トランジスタのドレイン電極に接続されるようになっている。すなわち、実装端子ＤＴ３は、引き出し線２２を異なる層へ繋ぎ替える機能が付与されている。この具体的な構成については、図７を参照して後述する。
　第２の薄膜トランジスタ４５は、引き出し線２２に接続されるドレイン電極４５ｄと、ドレイン電極４５ｄと同じ層において対向する位置に設けられるソース電極４５ｓを備える。ドレイン電極４５ｄとソース電極４５ｓの下層において、これらと重なる位置に半導体層４５ｈが設けられる。半導体層４５ｈの下層において、半導体層４５ｈと重なる位置には、ゲート電極４５ｇが設けられる。ゲート電極４５ｇは、ゲート層において、制御線４６と一体的に形成される。複数の第２の薄膜トランジスタ４５が、制御線４６と連続して形成されたゲート電極を共有する構成となっている。
　また、図６に示す例では、引き出し線２２ｒ、２２ｇ、２２ｂにおいて、制御線４６と一体形成されたゲート電極と重なる部分には、幅寸法が細く形成された幅細部２２ａがそれぞれ設けられている。同様に、接続配線５０ｒ、５０ｇ、及び５０ｂにおいて、制御線４６と一体形成されたゲート電極と重なる部分には、幅寸法が細く形成された幅細部５０ａがそれぞれ設けられている。
　このように、幅細部２２ａ、５０ａを設けることにより、制御線４６と引き出し線２２ｒ、２２ｇ、２２ｂとが重なる面積、及び制御線４６と接続配線５０ｒ、５０ｇ、５０ｂとが重なる面積を抑制することができる。この結果、アクティブマトリクス基板５では、データバスラインＤでの信号遅延を抑制でき、データドライバ１６のチップ実装後（すなわち、液晶表示装置１の最終製品）の表示品位の低下を防ぐことができる。また、検査時において、制御線２６に対する検査用制御信号の遅延を抑制することができるため、検査表示を行ったときに、表示ムラを容易に少なくすることができ、不良の誤検出を抑えることができる。
　また、上記の説明以外に、例えば制御線２６の幅寸法又は配置面積を小さくして、対応する引き出し線２２と信号を伝達する配線とが重なる面積を小さくする構成も可能である。例えば、図６に示す例では、１本の引き出し線２２又は接続配線５０を挟んで両側に配置される２つの第２の薄膜トランジスタ４５に挟まれる領域には、制御線４６（ゲート電極）が形成されない部分４６ｄがある。すなわち、引き出し線２２又は接続配線５０を挟んで配置される２つの薄膜トランジスタに挟まれる領域には一部にゲート電極を設けて、２つの薄膜トランジスタ間で制御信号を伝達しやすくすることともに、一部でゲート電極を除去して、引き出し線２２又は接続配線５０とゲート電極が重なる面積を小さくすることができる。
　第２の薄膜トランジスタ４５は、実装端子ＤＴ３及びＤＴ４と合うように、２段千鳥配置になっている。すなわち、隣接する２つの引き出し線に接続された２つの薄膜トランジスタは、引き出し線の方向に互いにずれて配置され、１本の引き出し線を挟んでその両隣に配置される２本の引き出し線に接続される薄膜トランジスタは、引き出し線方向にずれないで、隣り合う位置に配置される。さらに、第２の薄膜トランジスタ４５は、実装端子ＤＴ３及びＤＴ４のずれに合わせてずれるように配置される。これにより、複数の実装端子ＤＴ３及びＤＴ４並びに第２の薄膜トランジスタ４５を効率よく配置することができ、近接する２つの第２の薄膜トランジスタ４５の付近において短絡が発生する確率を低減することができる。
　第２の薄膜トランジスタ４５のソース電極４５ｓには、ＲＧＢ毎に設けられた接続配線５０ｒ、５０ｇ又は５０ｂのいずれかが接続されている。接続配線５０ｒ、５０ｇ、及び５０ｂは、ソース層に形成され、第１の共通配線４７は、ゲート層に形成されている。そのため、接続配線５０ｒ、５０ｇ、及び５０ｂには、端子コンタクトホールＨ３を介して、第１の共通配線４７が接続されている。
　第１の共通配線４７は、引き出し線２２及び接続配線５０に垂直な方向に直線状に延びる１本の線で形成されている。また、接続配線５０ｒ、５０ｇ、５０ｂが第１の共通配線４７と重なる部分において、各接続配線５０ｒ、５０ｇ、５０ｂは、隣の接続配線とつながっている。これにより、接続配線５０は、第１の共通電極４７に沿って一体的に形成される。この一体的に形成された部分に端子コンタクトホールＨ３が設けられる。
　このように、第１の共通配線４７上で、隣接する接続配線を相互接続すると、第１の共通配線を低抵抗化することができるため、表示装置の外形（例えば、ドライバ実装領域）がさらに小さい場合にも対応することができる。また、第１の共通配線４７が断線した場合には、接続配線の相互接続部が冗長配線として機能するため、製造時の不良品を少なくできる。
　〔断面構造例の説明〕
　図７は、データバスラインＤからゲート層を通って引き出された引き出し線２２ｇを、実装端子ＤＴ３においてソース層へ繋ぎ替える構成の例を示している。図７の例では、引き出し線２２ｇは、データバスラインＤから実装端子ＤＴ３までの間では、アクティブマトリクス基板５の基材５ａ上でゲートバスラインＧと同じ導電層により形成されている（図７の右端側）。引き出し線２２ｇの端部は、実装端子ＤＴ３において、第１の端子下層電極３６ａとして用いられている。実装端子ＤＴ３において、第１の端子下層電極３６ａの上には、データバスラインＤと同じ導電層により形成された第２の端子下層電極３６ｂと、端子上層電極３４とが設けられる。第２の端子下層電極３６ｂは、引き出し線２２ｇとして、第２の薄膜トランジスタ４５のドレイン電極４５ｄ（図９参照）へ接続される。端子上層電極３４は、例えば、画素電極１９と同じ導電層により形成することができる。これにより、ゲートバスラインＧと同じ導電層により形成された引き出し線２２は、データバスラインＤと同じ導電層の引き出し線２２に繋ぎ替えられ、第２の薄膜トランジスタ４５へ接続される。
　実装端子ＤＴ３の外側では、ゲートバスラインＧと同じ導電層で形成された引き出し線２２ｇの上に、ゲート絶縁膜２９、チャネル保護層３０、並びに層間絶縁膜３１及び３３が設けられる。実装端子ＤＴ３の部分では、これらのゲート絶縁膜２９と、チャネル保護層３０と、層間絶縁膜３１及び３３をくりぬいて形成された端子コンタクトホールＨ２ａを介して、第１の端子下層電極３６ａと第２の端子下層電極３６ｂとが互いに接続され、さらに第２の端子下層電極３６ｂと端子上層電極３４とが互いに接続されている。
　このように、ゲートバスラインＧと同じ導電層により形成された引き出し線２２から、データバスラインＤと同じ導電層への繋ぎ替えを、端子コンタクトホールＨ２ａで行うことができる。そのため、当該繋ぎ替えのための領域の設置を省略することが可能となって、アクティブマトリクス基板５の外形寸法を容易に低減することができる。
　図８は、データバスラインＤから実装端子ＤＴ４までの間で、引き出し線２２ｇがデータバスラインＤと同じ導電層で形成された場合の構成例である。図８に示す例では、実装端子ＤＴ４の外側では、引き出し線２２は、基材５ａに設けられたゲート絶縁膜２９及びチャネル保護層３０の上に設けられる。実装端子ＤＴ４において、基材５ａ上のゲートバスラインＧと同じ導電層により第１の端子下層電極３７ａが形成される。引き出し線２２ｇは、実装端子ＤＴ３において、第２の端子下層電極３７ｂとして用いられている。第２の端子下層電極３７ｂは、第２の薄膜トランジスタ４５のドレイン電極４５ｄ（図９参照）へ接続される。
　図７及び図８に示す構成では、いずれも、実装端子ＤＴ３、ＤＴ４の部分において、ゲート絶縁膜２９と、チャネル保護層３０と、層間絶縁膜３１及び３３をくりぬいて形成された端子コンタクトホールＨ２ａ、Ｈ２ｂを介して、第１の端子下層電極３６ａ、３７ａと第２の端子下層電極３６ｂ、３７ｂとが互いに接続され、さらに第２の端子下層電極３６ｂ、３７ｂと端子上層電極３４とが互いに接続されている。このように、引き出し線２２の構成に関わらず、実装端子ＤＴ３及びＤＴ４の構成を同じ構成とすることで、実装端子ＤＴ３及びＤＴ４へのデータドライバ（ドライバ）１６の実装状態の検査を容易にすることができる。
　一例として、データドライバ１６のドライバチップと実装端子ＤＴ３又はＤＴ４との接続は、異方性導電膜（ＡＣＦ：Anisotropic Conductive Film）を介して行うが、ドライバチップ実装後の接触検査として、ＡＣＦの導電層に含まれる導電粒子の圧痕検査を行う場合がある。この圧痕検査は、導電性粒子によって実装端子ＤＴ３又はＤＴ４に形成される凹凸形状を、アクティブマトリクス基板５の裏面から観察して、ドライバチップ（のバンプ）と実装端子ＤＴ３又はＤＴ４間の導電性粒子の数を計測する検査である。実装端子ＤＴ３及びＤＴ４において、その膜構成が異なると、その判定が煩雑になるが、上記構成のように、実装端子ＤＴ３及びＤＴ４の各膜構成を同じにすることで、上記判定を単純化することができる。
　図９は、第２の薄膜トランジスタ４５の部分の断面構成例を示す図である。図９に示す例では、制御線４６と一体的に形成されたゲート電極４５ｇが基材５ａ上のゲート層に形成される。ゲート電極４５ｇを覆うように絶縁膜２９が形成され、ゲート電極４５ｇの上方に絶縁膜２９を介して半導体層４５ｈが設けられる。半導体層４５ｈを覆うようにチャネル保護層３０が設けられる。半導体層４５ｈとその上に設けられたドレイン電極４５ｄが重なる部分において、チャネル保護層３０が一部除去され、その部分において、半導体層４５ｈとドレイン電極４５ｄが接続される。半導体層４５ｈとその上に設けられたソース電極４５ｓが重なる部分においても、チャネル保護層３０が一部除去され、その部分において、半導体層４５ｈとソース電極４５ｓが接続される。ドレイン電極４５ｄ及びソース電極４５ｓを覆うように層間絶縁膜３１及び３３が設けられる。
　第２の薄膜トランジスタ４５では、そのソース電極４５ｓはドレイン電極４５ｄと同様に、ソース層に形成されている。図９の例では、ソース電極４５ｓは、接続配線５０ｇの端部を構成している。
　また、第２の薄膜トランジスタ４５では、その半導体層４５ｈは、例えば、酸化物半導体によって構成することができる。第１の薄膜トランジスタ１８の半導体層も同様に、酸化物半導体で構成することができる。
　また。上記のゲート層における第２の薄膜トランジスタ４５のゲート電極４５ｇは、例えば、有効表示領域に設けられる第１の薄膜トランジスタ１８のゲート電極と同一の金属材料（単層又は積層された複数種類の金属材料）及び同じ製造工程によって基材５ａ上に形成することができる。同様に、ゲート層の引き出し線２２、制御線４６、第１の端子下層電極３６ａ、３７ａ、及び、第１の共通配線４７の少なくとも１つも、第１の薄膜トランジスタ１８のゲート電極と同一の金属材料及び同一の製造工程で形成することができる。
　一方、上記ソース層における引き出し線２２、第２の端子下部電極３６ｂ、３７ｂ、ソース電極４５ｓ、ドレイン電極４５ｄ、及び、接続配線５０の少なくとも１つは、例えば、第１の薄膜トランジスタ１８のソース電極及びドレイン電極と同一の金属材料（単層又は積層された複数種類の金属材料）及び同じ製造工程によって形成することができる。
　上記の実施形態はすべて例示であって本発明は上記実施形態に限定されない。例えば、上記例では、データバスラインＤに第２、３の薄膜トランジスタ４５、５２、及び、第１、第２の共通配線４７、５４が接続される構成であるが、データバスラインの代わりにゲートバスラインにこれらが接続される構成も可能である。
　［第２の実施形態］
　図１０は、本発明の第２の実施形態にかかるアクティブマトリクス基板の構成例を示す図である。上記第１の本実施形態では、ゲートドライバをアクティブマトリクス基板５上にモノリシックに形成した構成の例である。これに対して、本実施形態は、１つのドライバチップにゲートドライバとデータドライバの両方が備えられた構成の例である。そのために、図１０に示す構成例では、データバスラインＤに接続される実装端子と、ゲートバスラインＧに接続される実装端子が、非対向領域に並んで配置される。データバスラインＤに接続される実装端子と、ゲートバスラインＧに接続される実装端子は１つのドライバ実装領域に配置される。図１０において破線ＤＡで示す矩形状の領域が、ドライバの実装領域である。ゲートドライバとデータドライバとを一体的に構成したドライバチップ（図示せず）が、この実装領域に実装される。なお、ゲートドライバとデータドライバはそれぞれ独立したドライバチップで構成することもできる。その場合は、ゲートドライバの実装領域とデータドライバの実装領域が並んで配置される。
　複数のデータバスラインＤそれぞれには、上記第１の実施形態と同様に、引き出し線２２が接続され、引き出し線２２は、それぞれ実装端子ＤＴ３又はＤＴ４へ接続される。実装端子ＤＴ３又はＤＴ４には、第２の薄膜トランジスタ４５が接続される。複数の第２の薄膜トランジスタ４５はすべて１本の共通配線に接続される。また、第２の薄膜トランジスタ４５へ制御信号を送るための制御線４６も、複数の第２の薄膜トランジスタ４５のゲート電極へ接続される。第１の共通配線４７は、端子４７ａに接続され、端子４７ａは配線（図示せず）を介してさらに入力端子（図示せず）に接続されてもよい。制御線４６は、端子４６ａに接続され、端子４６ａはさらに配線４６ｂを介して入力端子４６ｃに接続される。なお、制御線４６は、ゲートバスラインＧに接続された第２の薄膜トランジスタ４１のゲート電極にも接続されている。
　また、複数のデータバスラインＤの実装端子ＤＴ３、ＤＴ４が設けられていない側は、上記の第１の実施形態と同様に、それぞれ、第３の薄膜トランジスタ５２を介して複数の第２の共通配線５４のいずれかに接続される。第３の薄膜トランジスタ５２のゲート電極には制御線５６が接続される。この構成により、実装端子側で１系統、実装端子が設けられていない側で複数系統のデータバスラインへの信号経路が追加される。
　複数のゲートバスラインＧには、引き出し線３８が接続される。ゲートバスラインＧは、一方端側（有効表示領域Ａの左側）に引き出し線３８が接続されるものと、他方端側（右側）に引き出し線３８が接続されるものが交互に並んで配置される。引き出し線３８は、有効表示領域Ａの左右の領域を通って、非対向領域の実装端子４３へ接続される。ゲートバスラインＧへ接続される実装端子４３は、データバスラインＤへ接続される実装端子ＤＴ３、ＤＴ４の両側に配置されている。すなわち、非対向領域において有効表示領域側の中央部に実装端子ＤＴ３、ＤＴ４が配置され、その左右に、実装端子４３が並んで配置されている。そのため、ゲートバスラインの左から接続された引き出し線３８は、データバスラインの実装端子ＤＴ３、ＤＴ４の左に配置された実装端子４３に接続され、右から接続された引き出し線３８は、実装端子ＤＴ３、ＤＴ４の右に配置された実装端子４３に接続される。
　実装端子４３には、ゲートバスライン用の第２の薄膜トランジスタ４１が接続される。各第２の薄膜トランジスタ４１は複数（本例では４本）の第１の共通配線３９のいずれかに接続される。第１の共通配線３９は、端子３９ｅに接続される。また、複数の第２の薄膜トランジスタ４１には制御線４６が接続される。この制御線４６は、上述したように、データバスライン用の第２の薄膜トランジスタ４５にも接続されている。この構成により、ドライバから実装端子４３を介して入力される駆動信号とは独立して、第２の薄膜トランジスタ４１を介してゲートバスラインＧへ信号を入力することができる。すなわち、ゲートバスラインＧに対してドライバからの信号入力系統とは異なる信号系統を別途設けることができる。
　図１０に示す例では、データバスラインＤに対しては、実装端子が設けられていない側に複数系統の信号経路を追加し、実装端子側に１系統の信号経路とする構成としているのに対して、ゲートバスラインＧに対しては、左右それぞれにおいて複数の系統の信号経路が追加される構成となっている。この構成によっても、ドライバからの信号系統とは独立した信号系統のための配線及び素子を、効率よく配置しつつも、信号系統において高精度かつ多様な信号制御を実現することが可能になる。
　例えば、データバスラインＤの実装端子ＤＴ３、ＤＴ４付近の領域は、例えば、補助容量電極駆動用信号配線ＣＳ１のような共通電極信号線を配置すると、追加の信号系統のためのスペースを確保するのが難しくなる。この場合、補助容量電極駆動用信号配線ＣＳ１の抵抗が大きくならないように（すなわち配線の長さが長くならないように）、補助容量電極駆動用信号端子ＣＳ２はデータバスラインＤの実装端子の近くに形成される場合が多い。そのため、ゲートバスラインＧの実装端子付近は、共通電極信号線が配置されない場合が多い。そこで、図１０のように、ゲートバスラインＧの実装端子付近に、複数の系統の信号経路を追加して、より高精度かつ多様な信号制御を可能にするとともに、データバスラインＤの実装端子ＤＴ３、ＤＴ４側は、１系統にして構造を簡略化することができる。
　なお、信号系統の追加形態は、図１０に示す例に限られない。共通電極信号及び実装端子の配置に応じて、データバスライン又はゲートバスラインに対する追加の信号系の形態を変形することができる。例えば、ゲートバスラインＧに対して、左右のうち一方の実装端子４３の側では１系統、他方の実装端子４３の側で複数系統を追加することもできる。また、ゲートバスラインＧ及びデータバスラインＤの両方に対して、一方側で１系統、他方側で複数系統を追加する構成とすることができる。
　〔配線構成の具体例〕
　図１１は、図１０に示すアクティブマトリクス基板５の非対向領域の拡大図である。図１１において、データバスラインＤに接続される引き出し線２２、実装端子ＤＴ３、ＤＴ４、第２の薄膜トランジスタ４５、第１の共通配線４７は、第１の実施形態において図３に示した例と同じように構成することができる。図１１においては、ゲート層に形成される配線及び端子は点線で、ソース層に形成される配線及び端子は実線で表示している。ソース層に形成されている配線と、ゲート層に形成されている配線とが接続されるポイントは、黒丸で表している。
　図１１に示すように、ゲートバスラインＧから実装端子４３までの間における引き出し線３８には、ゲートバスラインＧと同じ導電層により形成された引き出し線と、データバスラインＤと同じ導電層により形成された引き出し線とが含まれている。すなわち、引き出し線３８では、隣接する２本（例えば、３８ａと３８ｂ）の一方の引き出し線（３８ｂ）がゲート層に形成され、隣接する２本の他方の引き出し線（３８ａ）がソース層に形成される。ゲート層に形成された引き出し線３８ｂ、３８ｄは、実装端子４３でソース層に繋ぎ替えられる。
　実装端子４３と各第２の薄膜トランジスタ４１は、ソース層に形成された配線により接続される。第２の薄膜トランジスタ４１のゲート電極はゲート層に形成される制御線４６に接続される。図１１に示す例では、ゲートバスラインＧへ繋がるすべての第２の薄膜トランジスタ４１のゲート電極は、１本の制御線４６に接続される。この制御線４６は、ゲートバスラインの実装端子４３及びデータバスラインの実装端子ＤＴ３、ＤＴ４が並ぶ方向へ直線状に延びて形成される。そして、この制御線４６は、データバスラインＤへ繋がるすべての第２の薄膜トランジスタ４５のゲート電極にも接続されている。このように、実装領域を横断するように制御線４６を設け、制御線４６に沿って第２の薄膜トランジスタ４１、４５を配置することで、効率のよい配置が実現できる。
　各第２の薄膜トランジスタ４１は、複数（本例では４本）の第１の共通配線３８ａ、３８ｂ、３８ｃ、３８ｄのうちいずれかに接続される。すなわち、第１の共通配線は複数設けられ、それぞれ第１の共通配線は、所定数の第２の薄膜トランジスタ４１へ接続される。これにより、所定数の第２の薄膜トランジスタ４１ごとに異なる信号を入力することができる。
　また、図１１に示す例では、第１の共通配線は複数あり、同じ層に形成された引き出し線３８において隣接する２本の引き出し線に、それぞれ接続された２つの第２の薄膜トランジスタ４１は、互いに異なる第１の共通配線３９にそれぞれ接続されている。
　具体的にいえば、引き出し線３８ｂ及び３８ｄは、ともにゲートバスラインＧと同じ導電層により形成されているが、これらの引き出し線３８ｂ及び３８ｄは、互いに異なる第１の共通配線３９ｂ及び３９ｄに接続されている。また、引き出し線３８ａ及び３８ｃは、ともにデータバスラインＤと同じ導電層により形成されているが、これらの引き出し線３８ａ及び３８ｃは、互いに異なる第１の共通配線３９ａ及び３９ｃに接続されている。
　これにより、例えば、ゲートバスラインＧと同じ導電層により形成された引き出し線３８及びデータバスラインＤと同じ導電層により形成された引き出し線３８の各々において、第１の共通配線３９を用いることにより、隣り合う配線間で短絡が発生しているか否かについての検査動作を容易に行うことができる。
　図１１に示す構成によれば、ドライバの実装領域に、データバスラインＤの実装端子ＤＴ３、ＤＴ４，第２の薄膜トランジスタ４５、及び第１の共通配線４７に加えて、ゲートバスラインＧの実装端子４３、第２の薄膜トランジスタ４１及び第１の共通配線３９を、効率よく配置することができる。
　〔実装端子及びその周辺部の構成例〕
　図１２は、ゲートバスラインの実装端子４３及びその周辺部の構成例を示す図である。図１２において、実装端子４３ａは図６及び図７に示す構成と同様に、実装端子４３ｂは、図６及び図８に示す構成と同様にすることができる。図１２の第２の薄膜トランジスタ４１のドレイン電極４１ｄ、ソース電極４１ｓ、半導体層４１ｈ、ゲート電極４１ｇも図６及び図９に示す構成と同様にすることができる。
　第２の薄膜トランジスタ４１のソース電極４１ｓには、接続配線４２ａ、４２ｂ、４２ｃ、４２ｄが接続される。ソース層に形成された接続配線４２ａ、４２ｂ、４２ｃ、４２ｄは、端子コンタクトホールＨ５ａ、Ｈ５ｂ、Ｈ５ｃ、Ｈ５ｄを介して、ゲート層に形成された第１の共通配線３９ａ、３９ｂ、３９ｃ、３９ｄに接続される。
　具体的には、引き出し線３８又は接続配線４２に垂直な方向に延びる４本の第１の共通配線３９ａ、３９ｂ、３９ｃ、３９ｄが、順に並んで配置される。第１の共通配線３９ａ及びその２つ隣の第１の共通配線３９ｃは、所定数の端子コンタクトホールＨ５ａ、Ｈ５ｃ及びソース層の接続配線４２a、４２ｃを介して、所定数の第２の薄膜トランジスタ４１へ接続される。所定数の第２の薄膜トランジスタ４１は、実装端子４３ｂ及びソース層の引き出し線３８ａ、３８ｃを通って所定数のゲートバスラインＧへ接続される。
　第１の共通配線３９ａ、３９ｃの隣の共通配線３９ｂ、３９ｄは、所定数の端子コンタクトホールＨ５ｂ、Ｈ５ｄ、ソース層の接続配線４２ｂ、４２ｄ、所定数の第２の薄膜トランジスタ４１を経て実装端子４３ａに接続され、実装端子４３ａでゲート層の引き出し線３８ｂ、３８ｄに繋ぎ替えられて、所定数のゲートバスラインＧへ接続される。
　このように、隣接する２つの引き出し線（すなわち、３８ａと３８ｂ、３８ｂと３８ｃ、３８ｃと３８ｄ、３８ｄと３８ａ）は、隣接する２つの第１の共通配線（３９ａと３９ｂ、３９ｂと３９ｃ、３９ｃと３９ｄ、３９ｄと３９ａ）にそれぞれ接続される。また、同じ層で隣り合う２つの引き出し線（３８ａと３８ｃ、３８ｂと３８ｄ）は、異なる２つの第１の共通配線（３９ａと３９ｃ、３９ｂと３９ｄ）へ接続される。
　〔実施形態による効果〕
　上記の第１及び第２の実施形態では、データバスラインＤにおける、実装端子ＤＴ３又はＤＴ４が接続されていない側の端部に接続された第３の薄膜トランジスタ（第３のスイッチング素子）５２と、複数の第３の薄膜トランジスタ５２に共通して接続される第２の共通配線５４が設けられている。これにより、上記第１の共通配線４７の構成等の実装端子ＤＴ３又はＤＴ４側の構成を簡略化することができる。その結果、ドライバの実装領域が小さい場合でも、第２の薄膜トランジスタ（第２のスイッチング素子）４５をより容易に配置することができる。さらには、上記実施形態によれば、ドライバの実装領域を狭くすることが可能となり、このため、さらなるアクティブマトリクス基板５、ひいては液晶表示装置１の外形縮小を行うことができる。また、補助容量電極（共通電極）ＣＳの補助容量電極駆動用信号配線ＣＳ１を配線する領域を大きくすること、つまり補助容量電極駆動用信号配線ＣＳ１を太くして、当該補助容量電極駆動用信号配線ＣＳ１の低抵抗化を図ることができる。この結果、補助容量電極ＣＳへの信号（電圧信号）の遅延に起因する、フリッカやシャドーイング等の表示不良の発生を抑制することができる。
　また、例えば、図３に示した構成のように、非入力側（実装端子が設けられていない側）に、第３の薄膜トランジスタ５２を介した２系統以上のデータバスライン又はゲートバスラインへの信号経路を形成したアクティブマトリクス基板５に対して、さらに、実装端子側に薄膜トランジスタ４５を介した１系統の信号経路を配置することで、表示装置の外形（例えば、ドライバ実装領域）が小さい場合であっても、データバスライン又はゲートバスラインのみならず引き出し線も網羅した範囲に対しての信号の入出力制御が可能になる。
　ここで、一例として、追加された系統を用いて検査を行う場合の効果を説明する。例えば、実装端子側には検査のための信号入力経路の追加をせず、実装端子が設けられていない側に２系統以上の信号経路を追加した構成では、データバスライン又はゲートバスラインと実装端子間の引き出し線の断線の検査ができない。これに対して、本実施形態のように、実装端子側に１系統、実装端子が設けられていない側に２系統以上の信号経路を追加することで、引き出し線の断線の検出が可能になる。
　また、引き出し線の断線を検出するために、実装端子側の引き出し線間を接続するショートバーを配置し、実装端子が設けられない側に２系統以上の信号入力経路を追加する構成も考えられる。この場合、検査後に、ショートバーと実装端子を、例えば、レーザカットにより切断する工程が必要となる。これに対して、本実施形態では、切断構成は不要である。また、第２の薄膜トランジスタ４５の配置領域は、レーザカットに必要な領域よりより狭くてすむ。例えば、レーザカットに必要な幅は２００μｍ前後であるのに対して、例えば、図６に示す例では、第２の薄膜トランジスタ４５の配置領域は７８μｍ程度で済む。
　〔その他の変形例〕
　尚、上記の実施形態はすべて例示であって制限的なものではない。本発明の技術的範囲は特許請求の範囲によって規定され、そこに記載された構成と均等の範囲内のすべての変更も本発明の技術的範囲に含まれる。
　例えば、第１の共通配線４７は、複数設けられる構成であってもよい。すなわち、第１の共通配線は、複数の第２の薄膜トランジスタ４５のうち少なくとも２つ以上に接続されればよい。また、第２の共通配線５４の本数も３本に限られないし、第１の共通配線３９の本数も４本に限られない。
　第２の薄膜トランジスタ及び第１の共通配線は、ファンアウト部、又は、実装端子とファンアウト部の間に設けられてもよい。また、実装端子の構成も上記例に限られない。実装端子で繋ぎ替えするのではなく、繋ぎ替え部を別途設けることもできる。また、実装端子の端子上部電極が、実装端子に接続される第２の薄膜トランジスタの一部を覆う構成であってもよい。
　上記例では、ゲートバスラインＧの上にゲート絶縁膜２９を介してデータバスラインＤが設けられるが、逆に、データバスラインＤ上に絶縁膜を介してゲートバスラインＧが設けられてもよい。また、上記例では、紙面横方向のバスラインＧがゲートバスラインであり、紙面縦方向のバスラインＤがデータバスラインであったが、入れ替わっていてもよい。例えば、図１０のＧで示すバスライン（紙面横方向のバスライン）がデータバスラインで、Ｄで示すバスライン（紙面縦方向のバスライン）がゲートバスラインであってもよい。
　また、上記例では、データバスラインの実装端子が、有効表示領域の下側に設けられていたが、実装端子の位置はこれに限定されない。実装端子は、有効表示領域の上、左又は右の少なくとも１つの側に設けられる構成であってもよい。
　上記の説明では、本発明を透過型の液晶表示装置に適用した場合について説明したが、本発明のアクティブマトリクス基板はこれに限定されるものではなく、複数の画素を有する有効表示領域と、画素を駆動するための信号を伝達する配線を有するあらゆる表示装置に対して本発明のアクティブマトリクス基板を適用することができる。例えば、有機ＥＬディスプレイ、又は、マイクロカプセル型電気泳動方式の表示装置その他表示装置に本発明を適応することができる。マイクロカプセル型電気泳動方式の表示装置は、例えば、有効表示領域に形成されたマイクロカプセル層に画素ごとに電圧を印加することで、画像を表示する構成とすることができる。表示装置は、例えば、画素ごとに設けられた画素電極にスイッチング素子を介して接続された有効表示領域の配線と、有効表示領域の配線に接続された引き出し線を備える基板を備える構成とすることができ、この基板を例えば、上記実施形態におけるアクティブマトリクス基板のように構成することができる。また、このような表示装置以外に、本発明のアクティブマトリクス基板は、例えばＸ線検出装置用のセンサ基板等の各種センサ基板に適用することができる。
　また、上記の説明では、実装端子ＤＴを２段千鳥配置にした構成について説明したが、本発明のアクティブマトリクス基板は、これに限定されるものではなく、例えば実装端子ＤＴを３段千鳥配置に構成してもよい（すなわち、隣接する３つの実装端子ＤＴを、直線方向で互いに異なる位置に配置されるように順次ずらして配置してもよい。）。
　本実施形態は、例えば、垂直配向モードの一種であるＣＰＡモードの液晶パネル（いわゆる、縦電界の液晶パネル）に適用することができるが、これに限定されるものではない。例えば、フィッシュボーン型の画素電極を用いた他の垂直配向モードの液晶パネルや、水平配向モードの液晶パネル（いわゆる、横電界の液晶パネル）にも適用することができる。
　具体的には、フィッシュボーン型の画素電極は、水平方向（ゲートバスラインの延びる方向）の右向きを０°として反時計回りに正の角度をとる方位角で表わすと、例えば、４５°、１３５°、２２５°、及び３１５°のそれぞれに延びる複数の細長電極部分（枝部）を有している。細長電極部分の間には、対応する方向に延びる細長い切り欠き（スリット）が設けられている。また、フィッシュボーン型の画素電極は、画素の中央部を垂直方向（データバスラインの延びる方向）に沿って延びる背骨部（幹部）を有している。細長電極部分のそれぞれは背骨部に接続されている。
　細長電極部分（又はスリット）の延びる方向は、画素Ｐを縦横２×２に４等分することによって得られる４領域のそれぞれで互いに異なっている。これによって、電圧印加時には、１つの画素Ｐ内において、４領域に対応する４つの液晶配向領域（４ドメイン液晶配向）が形成される。液晶ドメイン内では液晶分子の配向状態がほぼ同等であるとともに、異なるドメインでは液晶分子の配向状態が互いに異なる。
　より具体的には、フィッシュボーン型の画素電極と対向電極２０との間に電圧が印加されたとき、それぞれのドメインにおいて、液晶分子は、スリットの延びる方向に平行、且つ、液晶分子の上端部が画素Ｐの内側に向って倒れるように配向する。
　また、フィッシュボーン型の画素電極を用いた垂直配向モードでは、対向基板４の配向制御用の配向制御突起ＣＴ等の構造物は必須の構成ではない。
　さらに、フィッシュボーン型の画素電極を用いた垂直配向モードでは、ＣＰＡモードと同様に、上記ポリマー配向支持技術（ＰＳＡ技術）と併せて実施することが好ましい。
　また、水平配向モードの液晶パネルでは、水平配向膜がアクティブマトリクス基板５と対向基板４の各内側表面上に設けられており、さらに液晶層に、誘電率異方性が正の液晶が使用されている。さらに、共通電極としての補助容量電極を対向電極として利用している。そして、水平配向モードの液晶パネルでは、画素電極に互いに平行なスリット（例えば、２～４μｍ幅）を複数本形成し、上記対向電極（共通電極）との間で横電界を生じさせることで、液晶の配向を制御するようになっている。また、この水平配向モードでは、対向基板４に対向電極２０を形成する必要はない。さらに、この水平配向モードでは、共通電極としての対向電極が、補助容量電極と同様に、透明電極材料により構成されるとともに、画素電極の下方に設けられている。また、水平配向モードでは、共通電極としての対向電極が、補助容量電極と異なり、画素電極の上方に設けられる場合もある。この場合、画素電極には、前記のスリットが形成されず、対向電極に互いに平行なスリット（例えば、２～４μｍ幅）が複数本形成される。
　また、上記の説明では、実装端子ＤＴの端子上層電極３４が画素電極１９と同じ導電層によって形成されている場合について説明したが、本発明のアクティブマトリクス基板は、これに限定されるものではなく、端子上層電極と画素電極とを互いに異なる導電層によって形成してもよい。例えば、水平配向モードの液晶パネルにおいて、共通電極としての対向電極が、画素電極の上方に設けられる場合に、端子上層電極を対向電極と同じ層に形成してもよい。また、画素電極や対向電極と異なる導電層を新たに追加して、端子上層電極を形成することも可能である。
　但し、上記の各実施形態のように、端子上層電極と画素電極とを同じ導電層によって形成する場合の方が、構造簡単で、かつ、製造工程を簡略化したアクティブマトリクス基板を容易に構成することができる点で好ましい。
　また、上記第１～第５の実施形態の説明では、アクティブマトリクス基板上にゲートドライバをモノリシックに形成し、第６の実施形態では、ドライバチップ（ドライバＩＣ）からなるゲートドライバ及びデータドライバをアクティブマトリクス基板上に配置した構成について説明した。しかしながら、本発明のアクティブマトリクス基板は、これに限定されるものではなく、例えば第６の実施形態において、ゲートドライバをアクティブマトリクス基板上にモノリシックに形成してもよい。
　また、上記の説明では、赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）の色毎の画素にデータバスラインを設けた構成について説明したが、本発明のアクティブマトリクス基板はこれに限定されるものではなく、例えば１本のデータバスラインに対して、ＲＧＢの画素を順次設ける構成でもよい。
　また、上記の説明では、３色毎の画素にデータバスラインを設けた構成について説明したが、４色以上（例えばＲＧＢ＋Ｙｅｌｌｏｗや、ＲＧＢ＋Ｗｈｉｔｅ）であってもよい。この場合、例えば、実装端子が設けられていない側に、第２の共通配線を４本設けて、各色に対応するデータバスラインを、異なる４本の第２の共通配線へそれぞれ接続することができる。これにより、実装端子が設けられていない側に４系統の経路を追加することができる。
　また、上記の説明では、第１～第３の各スイッチング素子として、薄膜トランジスタを用いた場合について説明したが、本発明のスイッチング素子はこれに限定されるものではなく、例えば他の電界効果トランジスタを使用することもできる。
　また、上記の説明以外に、上記第１～第２の各実施形態を適宜組み合わせたものでもよい。
　本発明は、ドライバの実装領域が小さい場合でも、第２のスイッチング素子を容易に配置することができるアクティブマトリクス基板、及びこれを用いた表示装置に対して有用である。
　１　液晶表示装置（表示装置）
　５　アクティブマトリクス基板
　５ａ　基材
　１６　データドライバ
　１７、１７ａ、１７ｂ　ゲートドライバ
　１８　第１の薄膜トランジスタ（第１のスイッチング素子）
　１９　画素電極
　２２、２２ｒ、２２ｇ、２２ｂ、３８、３８ａ、３８ｂ、３８ｃ、３８ｄ　引き出し線
　４５、４１　第２の薄膜トランジスタ（第２のスイッチング素子）
　４５ｄ、４１ｄ　ドレイン電極
　４５ｓ、４１ｓ　ソース電極
　４５ｇ、４１ｇ　ゲート電極
　４５ｈ、４１ｈ　半導体層
　４７、３９、３９ａ、３９ｂ、３９ｃ、３９ｄ　第１の共通配線
　２９　ゲート絶縁膜
　３１、３３　層間絶縁膜
　３４　端子上層電極
　３６ａ、３７ａ　第１の端子下層電極
　３６ｂ、３７ｂ　第２の端子下層電極
　５２　第３の薄膜トランジスタ（第３のスイッチング素子）
　５４、５４ｒ、５４ｇ、５４ｂ　第２の共通配線
　Ｇ、Ｇ１～ＧＮ　ゲートバスライン
　Ｄ、Ｄ１～ＤＭ　データバスライン
　ＤＴ３、ＤＴ４、４３　実装端子
　Ｈ２ａ、Ｈ２ｂ、Ｈ３、Ｈ５ａ、Ｈ５ｂ、Ｈ５ｃ、Ｈ５ｄ　端子コンタクトホール
　ＣＳ　補助容量電極（共通電極）                                                                          

Claims (10)

  1. 　基材と、
    　前記基材上に設けられた複数のゲートバスラインと、
    　前記ゲートバスラインと絶縁膜を介して異なる層に設けられた複数のデータバスラインと、
    　前記ゲートバスラインと前記データバスラインに接続された第１のスイッチング素子と、
    　前記ゲートバスライン又は前記データバスラインにドライバからの信号を供給するための実装端子と、
    　前記実装端子と、前記ゲートバスライン又は前記データバスラインとを接続する複数の引き出し線と、
    　前記複数の引き出し線に、それぞれ接続された複数の第２のスイッチング素子と、
    　前記複数の第２のスイッチング素子のうちの少なくとも２つに共通して接続される第１の共通配線と、
    　前記ゲートバスライン又は前記データバスラインにおける、前記実装端子が接続されていない側の端部に接続された複数の第３のスイッチング素子と、
    　前記複数の第３のスイッチング素子のうち少なくとも２つに共通して接続される第２の共通配線とを備える、アクティブマトリクス基板。
  2. 　前記第１の共通配線は、前記複数の第２のスイッチング素子の全てに接続されている、請求項１に記載のアクティブマトリクス基板。
  3. 　前記第２の共通配線は複数設けられ、前記複数の各第２の共通配線には、所定数の前記第３のスイッチング素子が接続されている、請求項１又は２に記載のアクティブマトリクス基板。
  4. 　前記実装端子は、前記ドライバが実装される実装領域に配置され、前記複数の第２のスイッチング素子も、前記ドライバが実装される実装領域に配置される、請求項１に記載のアクティブマトリクス基板。
  5. 　複数の前記引き出し線において、隣接する２本の一方の引き出し線が、前記ゲートバスラインと同じ導電層により形成され、
    　隣接する２本の他方の引き出し線が、前記データバスラインと同じ導電層により形成されている請求項１～３のいずれか１項に記載のアクティブマトリクス基板。
  6. 　互いに隣接する前記一方の引き出し線及び前記他方の引き出し線は、前記実装端子において、同じ導電層に繋ぎ替えられ、同じ導電層を経由して前記第１の共通配線に接続される、請求項５に記載のアクティブマトリクス基板。
  7. 　前記第２のスイッチング素子は、前記実装端子を介して前記引き出し線に接続されている、請求項１～６のいずれか１項に記載のアクティブマトリクス基板。
  8. 　前記データバスラインに前記引き出し線を通じて接続される第２のスイッチング素子と、前記ゲートバスラインに前記引き出し線を通じて接続される第２のスイッチング素子は、１つの実装領域又は隣接する複数の実装領域に配置され、かつ、同じ制御配線に接続される、請求項１～７のいずれか１項に記載のアクティブマトリクス基板。
  9. 　前記第１及び第２の各スイッチング素子では、酸化物半導体が用いられている請求項１～８のいずれか１項に記載のアクティブマトリクス基板。
  10. 　請求項１～９のいずれか１項に記載のアクティブマトリクス基板を用いたことを特徴とする表示装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017033759A1 (ja) * 2015-08-21 2017-03-02 シャープ株式会社 表示装置
US20180039146A1 (en) * 2015-03-02 2018-02-08 Sharp Kabushiki Kaisha Active matrix substrate, and display device including same
CN109791746A (zh) * 2016-09-29 2019-05-21 夏普株式会社 有源矩阵基板、显示面板以及具备显示面板的显示装置
US10777159B2 (en) 2014-12-26 2020-09-15 Samsung Display Co., Ltd. Gate driver and display apparatus having the same

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6196387B2 (ja) * 2014-08-07 2017-09-13 シャープ株式会社 アクティブマトリクス基板
KR20160062310A (ko) * 2014-11-24 2016-06-02 삼성디스플레이 주식회사 표시 장치
JPWO2016152492A1 (ja) * 2015-03-26 2017-12-28 富士フイルム株式会社 マトリクス装置およびマトリクス装置の製造方法
KR102315889B1 (ko) * 2015-04-14 2021-10-21 삼성디스플레이 주식회사 표시 패널
TWI610281B (zh) * 2017-03-09 2018-01-01 友達光電股份有限公司 顯示面板
JP6983006B2 (ja) * 2017-08-23 2021-12-17 株式会社ジャパンディスプレイ 表示装置
KR102484450B1 (ko) * 2018-03-19 2023-01-05 삼성디스플레이 주식회사 평판표시장치
KR102499175B1 (ko) * 2018-04-06 2023-02-13 티씨엘 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 표시장치
CN109491154A (zh) * 2018-12-29 2019-03-19 厦门天马微电子有限公司 显示面板、显示装置及其制造方法
US11099442B2 (en) * 2019-07-01 2021-08-24 Sharp Kabushiki Kaisha Display device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005241988A (ja) * 2004-02-26 2005-09-08 Alps Electric Co Ltd 表示装置
JP2007219046A (ja) * 2006-02-15 2007-08-30 Epson Imaging Devices Corp 液晶表示パネル
JP2009103872A (ja) * 2007-10-23 2009-05-14 Sharp Corp アクティブマトリクス基板及び液晶表示装置、並びにアクティブマトリクス基板の製造方法
JP2011243972A (ja) * 2010-04-23 2011-12-01 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法、及び半導体装置
JP2013148803A (ja) * 2012-01-23 2013-08-01 Japan Display Inc 表示装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101076446B1 (ko) * 2007-04-13 2011-10-25 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그를 구비하는 평판 표시장치
JP4448535B2 (ja) 2007-12-18 2010-04-14 株式会社 日立ディスプレイズ 表示装置
KR20090075554A (ko) * 2008-01-04 2009-07-08 삼성전자주식회사 액정 표시 장치와 그 제조 방법
KR101305379B1 (ko) * 2009-07-21 2013-09-06 엘지디스플레이 주식회사 씨오지 타입 액정표시장치 및 이의 검사방법
KR101586522B1 (ko) * 2010-01-06 2016-01-18 가부시키가이샤 제이올레드 액티브 매트릭스 기판, 표시 패널 및 이들의 검사 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005241988A (ja) * 2004-02-26 2005-09-08 Alps Electric Co Ltd 表示装置
JP2007219046A (ja) * 2006-02-15 2007-08-30 Epson Imaging Devices Corp 液晶表示パネル
JP2009103872A (ja) * 2007-10-23 2009-05-14 Sharp Corp アクティブマトリクス基板及び液晶表示装置、並びにアクティブマトリクス基板の製造方法
JP2011243972A (ja) * 2010-04-23 2011-12-01 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法、及び半導体装置
JP2013148803A (ja) * 2012-01-23 2013-08-01 Japan Display Inc 表示装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10777159B2 (en) 2014-12-26 2020-09-15 Samsung Display Co., Ltd. Gate driver and display apparatus having the same
US20180039146A1 (en) * 2015-03-02 2018-02-08 Sharp Kabushiki Kaisha Active matrix substrate, and display device including same
WO2017033759A1 (ja) * 2015-08-21 2017-03-02 シャープ株式会社 表示装置
CN107924651A (zh) * 2015-08-21 2018-04-17 夏普株式会社 显示装置
JPWO2017033759A1 (ja) * 2015-08-21 2018-06-21 シャープ株式会社 表示装置
CN109791746A (zh) * 2016-09-29 2019-05-21 夏普株式会社 有源矩阵基板、显示面板以及具备显示面板的显示装置
CN109791746B (zh) * 2016-09-29 2021-06-08 夏普株式会社 有源矩阵基板、显示面板以及具备显示面板的显示装置

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Publication number Publication date
US20150301420A1 (en) 2015-10-22
US9448454B2 (en) 2016-09-20

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