WO2014071664A1 - FinFET及其制造方法 - Google Patents

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forming
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gate
semiconductor
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许淼
梁擎擎
尹海洲
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    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures

Definitions

  • This invention relates to semiconductor technology and, more particularly, to FinFETs and methods of fabricating the same. Background technique
  • the FinFET includes a semiconductor fin for forming a channel region and a gate stack covering at least one sidewall of the semiconductor fin.
  • the gate stack intersects the semiconductor fins and includes a gate conductor and a gate dielectric.
  • a gate dielectric separates the gate conductor from the semiconductor fins.
  • the FinFET can have a double-gate, triple-gate or ring-gate configuration, and the width (ie, thickness) of the semiconductor fins is small, so the FinFET can improve the control of the gate conductors on the channel region and suppress the short channel effect.
  • FinFETs can be fabricated using bulk silicon substrates and silicon-on-insulator (S0I) wafers. FinFETs based on bulk silicon substrates have the advantage of low cost in mass production. However, in the lower portion of the semiconductor fin, the semiconductor substrate may provide a leakage path between the source region and the drain region, resulting in deterioration or even failure of device performance. Summary of the invention
  • a method of fabricating a FinFET comprising: forming an opening for defining a semiconductor fin on a semiconductor substrate; forming a gate dielectric conformally covering the semiconductor fin and the opening Forming a first gate conductor in the opening, the first gate conductor being adjacent to a lower portion of the semiconductor fin; forming an insulating isolation layer on the first gate conductor in the opening; forming a second gate conductor, a first portion of the second gate conductor is on the insulating isolation layer and adjacent the upper portion of the semiconductor fin, the second portion of the second gate conductor is over the semiconductor fin; a side is formed on the sidewall of the second gate conductor a wall; and forming source and drain regions in the semiconductor fin.
  • a FinFET comprising: a semiconductor substrate; a semiconductor fin formed in the semiconductor substrate; source/drain regions located at both ends of the semiconductor fin; a gate dielectric on the semiconductor fin a first gate conductor adjacent to a lower portion of the semiconductor fin; an insulating isolation layer on the first gate conductor; a second gate conductor, the first portion of the second gate conductor being on the insulating isolation layer and The upper portions of the semiconductor fins are adjacent, the second portion of the second gate conductor is over the semiconductor fins; and the sidewalls are on the sidewalls of the second gate conductor.
  • a bias is applied to the lower portion of the semiconductor fin using the first gate conductor to reduce leakage between the source and drain regions.
  • FIGS. 1 to 8 are flowcharts showing a method of fabricating a FinFET according to an embodiment of the present invention, in which sectional views in one direction are shown in Figs. 1 to 6 and 7a and 8a, and top views are shown in Figs. 7b and 8b. And the interception position of the sectional view;
  • Figure 9 shows a perspective view of a FinFET in accordance with an embodiment of the present invention.
  • Figure 10 shows simulation results of a FinFET in accordance with an embodiment of the present invention. detailed description
  • semiconductor structure refers to a general term for the entire semiconductor structure formed in the various steps of fabricating a semiconductor device, including all layers or regions that have been formed. Many of the features of the present invention are described below. The details, such as the structure, materials, dimensions, processing techniques and techniques of the device, are used to more clearly understand the present invention. However, the invention may be practiced without these specific details, as will be understood by those skilled in the art.
  • the semiconductor material includes, for example, a group III-V semiconductor such as GaAs, InP, GaN, SiC, and a Group IV semiconductor such as Si, Ge.
  • the gate conductor may be formed of various materials capable of conducting electricity, such as a metal layer, a doped polysilicon layer, or a stacked gate conductor including a metal layer and a doped polysilicon layer, or other conductive materials such as TaC, TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTax, NiTax, MoNx, TiSiN, TiCN, TaAlC, TiAlN, TaN, PtSix, Ni 3 Si, Pt, Ru, Ir, Mo, HfRu, RuOx and the various conductive materials described above The combination.
  • conductive materials such as TaC, TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTax, NiTax, MoNx, TiSiN, TiCN, TaAlC, TiAlN, TaN, PtSix, Ni 3
  • the gate dielectric may be composed of 510 2 or a material having a dielectric constant greater than SiO 2 , and includes, for example, an oxide, a nitride, an oxynitride, a silicate, an aluminate, a titanate, wherein the oxide includes, for example, Si0 2 . , Hf0 2 Zr0 2, A1 2 0 3, Ti0 2, L3 ⁇ 40 3, e.g. nitrides include Si, silicates such as including Hf SiOx, for example, aluminosilicates including LaA10 3, titanates include, for example SrTi0 3, oxynitrides For example, SiON is included.
  • the gate dielectric may be formed not only by materials well known to those skilled in the art, but also materials developed for the gate dielectric in the future.
  • the present invention can be embodied in various forms, some of which are described below.
  • the semiconductor substrate 101 may be a substrate of various forms such as, but not limited to, a bulk semiconductor material substrate such as a bulk Si substrate, a semiconductor-on-insulator (S0I) substrate, a SiGe substrate, or the like.
  • a bulk Si substrate will be described as an example for convenience of explanation.
  • the patterning may include the steps of: forming a patterned photoresist mask PR1 on the semiconductor substrate 101 by a photolithography process including exposure and development; by dry etching, such as ion milling, plasma etching, The exposed portion of the semiconductor substrate 101 is removed by reactive ion etching, laser ablation, or by wet etching in which an etchant solution is used to form an opening for defining the semiconductor fin 102.
  • the etch time the etch can be controlled to reach a desired depth, thereby controlling the height of the semiconductor fins 102.
  • the present invention is not limited thereto, and a plurality of semiconductor fins may be formed for one FinFET at the same time. For example, multiple semiconductor fins are advantageous for increasing the on current.
  • the photoresist mask PR1 is removed by dissolving or ashing in a solvent.
  • a conformal high-k dielectric layer 103 and a cover are formed on the surface of the semiconductor structure by a known deposition process such as CVD (Chemical Vapor Deposition), PVD (Physical Vapor Deposition), atomic layer deposition, sputtering, or the like.
  • CVD Chemical Vapor Deposition
  • PVD Physical Vapor Deposition
  • atomic layer deposition atomic layer deposition
  • sputtering or the like.
  • Polysilicon layer 104 Polysilicon layer 104.
  • the high-k dielectric layer 103 is, for example, an Hf0 2 layer having a thickness of about 5 to 1 nm.
  • the thickness of the polysilicon layer 104 should be sufficient to fill the opening.
  • a portion of the polysilicon layer 104 is selectively removed relative to the underlying high-k dielectric layer 103 by selective dry etching or wet etching, such as reactive ion etching (RIE), as shown in FIG.
  • RIE reactive ion etching
  • an oxide layer 105 may be formed on the surface of the semiconductor structure by a high density plasma deposition (HDP) process.
  • HDP high density plasma deposition
  • the thickness of the portion of the oxide layer 105 on top of the semiconductor fin is much smaller than the portion of the thickness of the opening between the semiconductor fins, preferably the thickness of the portion on the top of the semiconductor fin is less than One third of the thickness of the portion located within the opening between the semiconductor fins, preferably less than a quarter, and preferably the thickness of the portion of the oxide layer 105 on top of the semiconductor fin is less than the spacing between the semiconductor fins Half of the opening width.
  • the thickness of the portion of the oxide layer 105 at the top of the semiconductor fin is less than 20 nm.
  • the oxide layer 105 is etched back with respect to the high k dielectric layer 103 by selective dry etching or wet etching, such as reactive ion etching (RIE). By controlling the etching time, the portion of the oxide layer 105 on the top of the semiconductor fin is completely removed, and the portion of the oxide layer 105 that is partially located within the opening between the semiconductor fins is partially removed.
  • RIE reactive ion etching
  • the etched oxide layer 105 is only located above the polysilicon layer 104 within the opening, for example, having a thickness of about 10-20 nm, as shown in FIG.
  • the oxide layer 105 is composed of, for example, silicon oxide as an insulating spacer for separating the second gate conductor to be formed and the first gate conductor which has been formed.
  • a second gate conductor 106 is formed on the surface of the semiconductor structure by the above-described known deposition process, as shown in FIG.
  • the thickness of the second gate conductor 106 should be sufficient to fill the opening and cover the semiconductor fins 102.
  • the surface of the semiconductor structure can be planarized by chemical mechanical polishing (CMP).
  • the exposed portion of the high-k dielectric layer 103 may also be removed, and a conformal high-k dielectric layer having a thickness of about 2-5 nm (eg, Hf0 2 is not shown, not shown).
  • a conformal high-k dielectric layer having a thickness of about 2-5 nm (eg, Hf0 2 is not shown, not shown).
  • a conformal interfacial layer eg, silicon oxide, not shown
  • a conformal high-k dielectric layer (e.g., Hf0 2 , not shown) is provided to provide an additional high quality gate dielectric.
  • a success function adjustment layer may be formed prior to forming the second gate conductor 106.
  • the work function adjusting layer may include, for example, TaC, TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTa, NiTa, MoN, TiSiN, TiCN, TaAlC, TiAlN, TaN, PtSi, Ni 3 Si, Pt, Ru, Ir Mo, HfRu, RuO x and combinations thereof have a thickness of about 2-10 nm.
  • a work function adjusting layer is a preferred layer, and a gate stack including a work function adjusting layer (e.g., Hf0 2 /TiN/poly Si) can advantageously achieve reduced gate leakage current. .
  • a work function adjusting layer e.g., Hf0 2 /TiN/poly Si
  • the second gate conductor 106 is formed into a desired pattern by the above-described patterning process using the photoresist mask PR2 as shown in FIG.
  • the patterned second gate conductor 106 intersects the semiconductor fins, for example, in a direction generally perpendicular to the length direction of the semiconductor fins 102.
  • the exposed portions of the second gate conductor 106 are selectively removed with respect to the lower high-k dielectric layer 103 and oxide layer 105.
  • the photoresist mask PR2 is removed by dissolving or ashing in a solvent to expose the surface of the second gate conductor 106.
  • a nitride layer of, for example, 10-50 nm is deposited on the surface of the semiconductor structure by the above-described known deposition process.
  • a portion in which the nitride layer extends in parallel with the main surface of the semiconductor substrate 101 is removed by anisotropic etching.
  • the vertically extending portion of the nitride layer on the sidewall of the second gate conductor 106 remains to form the spacers 107, as shown in Figures 7a and 7b.
  • Fig. 7b is a plan view of the obtained semiconductor structure in which the cut positions of Figs. 1 to 6 and 7a and 8a are indicated by lines A-A. As shown, Figures 1 through 6 and 7a and 8a are along a cross-sectional view perpendicular to the length of the semiconductor fin 102 and through the second gate conductor 106.
  • the semiconductor fins 102 are ion implanted through the high-k dielectric layer 103 to form source and drain regions (not shown).
  • a p-type impurity such as In, BF 2 or B may be implanted; for an n-type device, an n-type impurity such as As or P may be implanted.
  • Additional ion implantation may also be performed to form the extension and halo regions as desired by the design.
  • the above-described P-type impurity may be implanted for the P-type device, and the above-described n-type impurity may be implanted for the n-type device.
  • the additional ion implantation for forming the halo region the above-described n-type impurity may be implanted for the p-type device, and the p-type impurity described above may be implanted for the n-type device.
  • annealing treatment such as peak annealing, laser annealing, and fast processing may be performed. Speed annealing, etc., to activate the implanted impurities.
  • the exposure of the high-k dielectric layer 103 is selectively removed by a dry etching or wet etching, such as RIE, using a suitable etchant and using the second gate conductor 106 and the sidewall spacers 107 as hard masks. section.
  • the etch exposes a top surface of the semiconductor substrate 101 (and the semiconductor fins 102 formed therein).
  • the surface of the second gate conductor 106 (if composed of silicon), the exposed surface of the semiconductor substrate 101 (and the semiconductor fins 102 formed therein) are silicided to form a metal silicide layer 108 to reduce Contact resistance to the gate, source and drain regions, as shown in Figures 8a and 8b.
  • This silicidation process is known. For example, a Ni layer having a thickness of about 5-12 nm is first deposited, and then heat-treated at a temperature of 300-500 ° C for 1-10 seconds, so that the second gate conductor 106, the semiconductor substrate 101 (and the semiconductor fin formed therein) The surface portion of the sheet 102) is formed of NiSi, and finally unreacted Ni is removed by wet etching.
  • an interlayer insulating layer, a via hole in the interlayer insulating layer, a wiring or an electrode on the upper surface of the interlayer insulating layer are formed on the resultant semiconductor structure, thereby completing the FinFET. other parts. Electrical connection to the second gate conductor 106, the source and drain regions, and the first gate conductor 104 is achieved by vias, respectively.
  • FIG. 9 shows a perspective view of a FinFET 100 in accordance with an embodiment of the present invention.
  • the FinFET 100 includes a semiconductor substrate 101.
  • the semiconductor fins 102 are defined by openings in the semiconductor substrate 101.
  • Source/drain regions (not shown) are formed at both ends of the semiconductor fin 102.
  • Gate dielectric 103 is located on the top of semiconductor fins 102 and on the bottom and sidewalls of the opening.
  • the first gate conductor 104 is located within the opening adjacent the bottom of the semiconductor fin 102 and is separated from the semiconductor substrate 101 and the semiconductor fin 102 by a gate dielectric 103.
  • the oxide layer 105 is over the first gate conductor 104.
  • the second gate conductor 107 is over the semiconductor fins 102 and is separated from the semiconductor fins 102 by a gate dielectric 103. Further, the oxide layer 105 functions as an insulating spacer that separates the first gate conductor 104 and the second gate conductor 107 from each other.
  • the first gate conductor 104 extends in a direction substantially parallel to the longitudinal direction of the semiconductor fin 102.
  • the second gate conductor 107 intersects the semiconductor fins 102.
  • the second gate conductor 107 extends in a direction substantially perpendicular to the length direction of the semiconductor fins 102.
  • a metal silicide layer 108 is formed on top of the second gate conductor 107 and the semiconductor fins 102 to reduce contact resistance.
  • FIG. 10 shows a simulation result of a transfer characteristic (IchVg) curve of a FinFET according to an embodiment of the present invention.
  • the FinFET of the present invention includes a first gate conductor adjacent to a lower portion of the semiconductor fin, at the first gate conductor 104 Apply a bias voltage.
  • the bias voltage V gl — sub ⁇ lV of the first gate conductor 104 relative to the substrate 101.
  • V D 1V or 0V
  • the leakage current I between the source region and the drain region of the prior art FinFET is turned off.
  • Ff 7. 8e-7 A
  • the leakage current I between the source and drain regions of the FinFET of the present invention when turned off.
  • Ff 2. 0e-8 A, reduced by at least 30.

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  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)

Abstract

公开了FinFET及其制造方法。该FinFET的制造方法，包括：在半导体衬底上形成用于限定半导体鳍片的开口；形成栅极电介质，该栅极电介质共形地覆盖半导体鳍片和开口；在开口内形成第一栅极导体，该第一栅极导体与半导体鳍片的下部相邻；在开口内形成位于第一栅极导体上的绝缘隔离层；形成第二栅极导体，该第二栅极导体的第一部分位于绝缘隔离层上并且与半导体鳍片的上部相邻，该第二栅极导体的第二部分位于半导体鳍片上方；在第二栅极导体侧壁上形成侧墙；以及在半导体鳍片中形成源区和漏区。本发明的FinFET利用第一栅极导体向半导体鳍片的下部施加偏压以减面区和漏区之间的泄漏。

Description

FinFET及其制造方法 本申请要求了 2012年 11月 9日提交的、 申请号为 201210447946. 3、发明名称为 "FinFET及其制造方法"的中国专利申请的优先权，其全部内容通过引用结合在本申 请中。 技术领域
本发明涉及半导体技术， 更具体地， 涉及 FinFET及其制造方法。 背景技术
随着平面型半导体器件的尺寸越来越小， 短沟道效应愈加明显。 为此， 提出了立 体型半导体器件如 FinFET (鰭片场效应晶体管）。 FinFET包括用于形成沟道区的半导 体鰭片和至少覆盖半导体鰭片的一个侧壁的栅堆叠。栅堆叠与半导体鰭片相交， 并包 括栅极导体和栅极电介质。 栅极电介质将栅极导体和半导体鰭片之间隔开。 FinFET 可以具有双栅、 三栅或环栅配置， 而且半导体鰭片的宽度（即厚度）小， 因此 FinFET 可以改善栅极导体对沟道区的载流子的控制以及抑制短沟道效应。
可以采用体硅衬底和绝缘体上硅（S0I )晶片制造 FinFET。基于体硅衬底的 FinFET 在大批量制造 （massive production) 时具有低成本的优点。 然而， 在半导体鰭片的 下部， 半导体衬底可能提供源区和漏区之间的漏电路径， 从而导致器件性能劣化甚至 失效。 发明内容
本发明的目的是提供一种减小源区和漏区之间的泄漏的 FinFET。
根据本发明的一方面， 提供一种 FinFET的制造方法， 包括： 在半导体衬底上形 成用于限定半导体鰭片的开口； 形成栅极电介质， 该栅极电介质共形地覆盖半导体鰭 片和开口； 在开口内形成第一栅极导体， 该第一栅极导体与半导体鰭片的下部相邻； 在开口内形成位于第一栅极导体上的绝缘隔离层； 形成第二栅极导体， 该第二栅极导 体的第一部分位于绝缘隔离层上并且与半导体鰭片的上部相邻，该第二栅极导体的第 二部分位于半导体鰭片上方； 在第二栅极导体侧壁上形成侧墙； 以及在半导体鰭片中 形成源区和漏区。 根据本发明的另一方面， 提供一种 FinFET, 包括:半导体衬底； 在半导体衬底中 形成的半导体鰭片； 位于半导体鰭片的两端的源 /漏区； 位于半导体鰭片上的栅极电 介质；与半导体鰭片的下部相邻的第一栅极导体；位于第一栅极导体上的绝缘隔离层； 第二栅极导体，该第二栅极导体的第一部分位于绝缘隔离层上并且与半导体鰭片的上 部相邻， 该第二栅极导体的第二部分位于半导体鰭片上方； 以及位于第二栅极导体侧 壁上的侧墙。
在本发明中，利用第一栅极导体向半导体鰭片的下部施加偏压以减小源区和漏区 之间的泄漏。 附图说明
通过以下参照附图对本发明实施例的描述， 本发明的上述以及其他目的、特征和 优点将更为清楚， 在附图中：
图 1至 8示出根据本发明的实施例制造 FinFET的方法的流程图，其中在图 1至 6 以及 7a和 8a中示出沿着一个方向的截面图，在图 7b和 8b中示出俯视图以及截面图 的截取位置；
图 9示出根据本发明的实施例的 FinFET的透视图； 以及
图 10示出根据本发明的实施例的 FinFET的模拟结果。 具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中， 相同的元件采用类似的附 图标记来表示。 为了清楚起见， 附图中的各个部分没有按比例绘制。
为了简明起见， 可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解， 在描述器件的结构时， 当将一层、 一个区域称为位于另一层、 另一个 区域 "上面"或 "上方" 时， 可以指直接位于另一层、 另一个区域上面， 或者在其与 另一层、 另一个区域之间还包含其它的层或区域。 并且， 如果将器件翻转， 该一层、 一个区域将位于另一层、 另一个区域 "下面"或 "下方" 。 如果为了描述直接位于另 一层、 另一个区域上面的情形， 本文将采用 "直接在……上面"或 "在……上面并与 之邻接" 的表述方式。
在本申请中，术语 "半导体结构"指在制造半导体器件的各个步骤中形成的整个 半导体结构的统称， 包括已经形成的所有层或区域。在下文中描述了本发明的许多特 定的细节， 例如器件的结构、 材料、 尺寸、 处理工艺和技术， 以便更清楚地理解本发 明。但正如本领域的技术人员能够理解的那样， 可以不按照这些特定的细节来实现本 发明。
除非在下文中特别指出， FinFET的各个部分可以由本领域的技术人员公知的材料 构成。 半导体材料例如包括 III-V族半导体， 如 GaAs、 InP、 GaN、 SiC， 以及 IV族半 导体， 如 Si、 Ge。 栅极导体可以由能够导电的各种材料形成， 例如金属层、 掺杂多晶 硅层、或包括金属层和掺杂多晶硅层的叠层栅导体或者是其他导电材料，例如为 TaC、 TiN、 TaTbN、 TaErN、 TaYbN、 TaSiN、 HfSiN、 MoSiN、 RuTax、 NiTax, MoNx、 TiSiN、 TiCN、 TaAlC、 TiAlN、 TaN、 PtSix、 Ni3Si、 Pt、 Ru、 Ir、 Mo、 HfRu、 RuOx 和所述各 种导电材料的组合。栅极电介质可以由 5102或介电常数大于 Si02的材料构成，例如包 括氧化物、氮化物、氧氮化物、硅酸盐、铝酸盐、钛酸盐，其中，氧化物例如包括 Si02、 Hf02 Zr02、 A1203、 Ti02、 L¾03, 氮化物例如包括 Si ， 硅酸盐例如包括 Hf SiOx， 铝酸 盐例如包括 LaA103， 钛酸盐例如包括 SrTi03， 氧氮化物例如包括 SiON。 并且， 栅极电 介质不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极 电介质的材料。
本发明可以各种形式呈现， 以下将描述其中一些示例。
按照本发明的方法的实施例， 执行图 1至 8所示的以下步骤， 在图中示出了各阶 段的半导体结构的截面图。
如图 1所示， 提供半导体衬底 101。 该半导体衬底 101可以是各种形式的衬底， 例如但不限于体半导体材料衬底如体 Si 衬底、 绝缘体上半导体 （S0I ) 衬底、 SiGe 衬底等。 在以下的描述中， 为方便说明， 以体 Si衬底为例进行描述。
然后， 将半导体衬底 101图案化以形成半导体鰭片 102。 该图案化可以包括以下 步骤： 通过包含曝光和显影的光刻工艺， 在半导体衬底 101上形成含有图案的光致抗 蚀剂掩模 PR1 ; 通过干法蚀刻， 如离子铣蚀刻、 等离子蚀刻、 反应离子蚀刻、 激光烧 蚀， 或者通过其中使用蚀刻剂溶液的湿法蚀刻， 去除半导体衬底 101的暴露部分， 形 成用于限定半导体鰭片 102的开口。通过控制蚀刻时间， 可以控制蚀刻到达期望的深 度， 进而控制半导体鰭片 102的高度。
应当指出， 尽管在图中示出了一个半导体鰭片 102， 但本发明不限于此， 而是可 以同时为一个 FinFET形成多个半导体鰭片。 例如， 多个半导体鰭片对于增加导通电 流是有利的。 接下来， 通过在溶剂中溶解或灰化去除光致抗蚀剂掩模 PR1。 然后， 通过已知的 沉积工艺， 如 CVD (化学气相沉积）、 PVD (物理气相沉积）、 原子层沉积、 溅射等， 在 半导体结构的表面上形成共形的高 k介质层 103和覆盖的多晶硅层 104。 高 k介质层 103例如是厚度约 5-lOnm的 Hf02层。 多晶硅层 104的厚度应当足以填充开口。 通过 选择性的干法蚀刻或湿法蚀刻， 例如反应离子蚀刻（RIE)， 相对于下方的高 k介质层 103， 选择性地去除多晶硅层 104的一部分， 如图 2所示。 通过控制蚀刻时间， 去除 多晶硅层 104位于开口外部的部分，并且进一步回蚀刻多晶硅层 104位于开口里面的 一部分。结果，多晶硅层 104位于开口内的剩余部分形成第一栅极导体，如图 2所示。
接下来， 可以通过高密度等离子体沉积 （HDP ) 工艺， 在半导体结构的表面上形 成氧化物层 105。 通过控制工艺淀积参数， 使得氧化物层 105在半导体鰭片的顶部上 的部分厚度远远小于位于半导体鰭片之间的开口内的部分厚度，优选为半导体鰭片的 顶部上的部分厚度小于位于半导体鰭片之间的开口内的部分厚度的三分之一，优选小 于四分之一，且优选为氧化物层 105在半导体鰭片的顶部上的部分的厚度小于半导体 鰭片之间间距 （即开口宽度） 的一半。 在本发明的一个实施例中， 其中氧化物层 105 在开口内的部分的厚度大于 80nm，氧化物层 105位于半导体鰭片顶部的部分的厚度小 于 20nm。
通过选择性的干法蚀刻或湿法蚀刻， 例如反应离子蚀刻（RIE)， 相对于高 k介质 层 103， 回蚀刻氧化物层 105。 通过控制蚀刻时间， 完全去除氧化物层 105在半导体 鰭片的顶部上的部分， 以及部分去除氧化物层 105位于半导体鰭片之间的开口内的部 分。
结果， 经过蚀刻的氧化物层 105仅仅位于开口内多晶硅层 104的上方， 例如厚度 约为 10-20nm， 如图 4所示。 氧化物层 105例如由氧化硅组成， 作为用于分隔开将要 形成的第二栅极导体和已经形成的第一栅极导体的绝缘隔离层。
接下来， 通过上述已知的沉积工艺， 在半导体结构的表面上形成第二栅极导体 106，如图 5所示。第二栅极导体 106的厚度应当足以填充开口并覆盖半导体鰭片 102。 如果需要， 可通过化学机械抛光 （CMP) 平整半导体结构的表面。
可选地，在形成第二栅极导体 106之前，还可以去除高 k介质层 103的暴露部分， 以及形成厚度约为 2-5nm的共形的高 k介质层 （例如 Hf02， 未示出）， 以提供附加的 高质量的栅极电介质，该附加的高质量的栅极电介质共形地覆盖半导体鰭片 102和开 曰。 可选地， 在形成第二栅极导体 106之前， 还可以预先形成厚度约为 0. 3-0. 7nm的 共形的界面层 （例如氧化硅， 未示出）和厚度约为 2-5nm的共形的高 k介质层 （例如 Hf02, 未示出）， 以提供附加的高质量的栅极电介质。
仍然可选地， 在形成第二栅极导体 106之前还可以形成功函数调节层（未示出）。 功函数调节层例如可以包括 TaC、 TiN、 TaTbN、 TaErN、 TaYbN、 TaSiN、 HfSiN、 MoSiN、 RuTa、 NiTa、 MoN、 TiSiN、 TiCN、 TaAlC、 TiAlN、 TaN、 PtSi、 Ni3Si、 Pt、 Ru、 Ir、 Mo、 HfRu、 RuOx及其组合， 厚度约为 2-10nm。 正如本领域的技术人员已知的那样， 功 函数调节层是优选的层， 包含功函数调节层的栅堆叠 （如 Hf02/TiN/多晶 Si ) 可以有 利地获得减小的栅极漏电流。
接下来， 采用光致抗蚀剂掩模 PR2， 通过上述的图案化工艺将第二栅极导体 106 形成为期望的图案，如图 6所示。图案化之后的第二栅极导体 106与半导体鰭片相交， 例如沿着大致垂直于半导体鰭片 102的长度方向的方向延伸。在图案化中， 相对于下 方的高 k介质层 103和氧化物层 105选择性地去除第二栅极导体 106的暴露部分。
接下来， 通过在溶剂中溶解或灰化去除光致抗蚀剂掩模 PR2， 以暴露第二栅极导 体 106的表面。 然后， 通过上述的已知的沉积工艺， 在半导体结构的表面上沉积例如 10-50纳米的氮化物层。 通过各向异性蚀刻去除氮化物层与半导体衬底 101的主表面 平行延伸的部分。氮化物层位于第二栅极导体 106的侧壁上的垂直延伸的部分保留而 形成侧墙 107， 如图 7a和 7b所示。
图 7b是获得的半导体结构的俯视图，其中采用线 A-A表示图 1至 6以及 7a和 8a 的截取位置。 如图所示， 图 1至 6以及 7a和 8a沿着垂直于半导体鰭片 102的长度方 向并经过第二栅极导体 106的截面图。
然后， 以第二栅极导体 106侧墙 107作为硬掩模， 穿过高 k介质层 103对半导体 鰭片 102进行离子注入以形成源区和漏区 （未示出）。 在用于形成源区和漏区的离子 注入中， 对于 p型器件， 可以通过注入 p型杂质如 In、 BF2或 B; 对于 n型器件， 可 以通过注入 n型杂质如 As或 P。
按照设计需要， 还可以进行附加的离子注入以形成延伸区和暈圈区。在用于形成 延伸区的附加的离子注入中， 对于 P型器件， 可以注入上述的 P型杂质， 对于 n型器 件， 可以注入上述的 n型杂质。 在用于形成暈圈区的附加的离子注入中， 对于 p型器 件， 可以注入上述的 n型杂质， 对于 n型器件， 可以注入上述的 p型杂质。
可选地， 在上述离子注入之后， 可以进行退火处理例如尖峰退火、 激光退火、 快 速退火等， 以激活注入的杂质。
接下来， 采用合适的蚀刻剂并且以第二栅极导体 106和侧墙 107作为硬掩模， 通 过上述的干法蚀刻或湿法蚀刻，例如 RIE，选择性地去除高 k介质层 103的暴露部分。 该蚀刻暴露半导体衬底 101 (以及其中形成的半导体鰭片 102) 的顶部表面。
可选地， 在第二栅极导体 106 (如果由硅组成） 的表面、 半导体衬底 101 (以及 其中形成的半导体鰭片 102) 的暴露表面进行硅化以形成金属硅化物层 108， 以减小 与栅极、 源区和漏区的接触电阻， 如图 8a和 8b所示。
该硅化的工艺是已知的。 例如， 首先沉积厚度约为 5-12nm 的 Ni 层， 然后在 300-500°C的温度下热处理 1-10秒钟， 使得第二栅极导体 106、 半导体衬底 101 (以 及其中形成的半导体鰭片 102)的表面部分形成 NiSi， 最后利用湿法蚀刻去除未反应 的 Ni。
在图 8a和 8b所示的步骤之后， 在所得到的半导体结构上形成层间绝缘层、位于 层间绝缘层中的通孔、 位于层间绝缘层上表面的布线或电极， 从而完成 FinFET的其 他部分。 利用通孔分别实现与第二栅极导体 106、 源区和漏区、 第一栅极导体 104的 电连接。
图 9示出根据本发明的实施例的 FinFET 100的透视图。 该 FinFET 100包括半导 体衬底 101。 半导体鰭片 102由半导体衬底 101中的开口限定。 在半导体鰭片 102的 两端形成了源 /漏区（未示出）。栅极电介质 103位于半导体鰭片 102的顶部和开口的 底部和侧壁上。 第一栅极导体 104位于开口内， 与半导体鰭片 102的底部相邻， 并且 与半导体衬底 101和半导体鰭片 102之间由栅极电介质 103隔开。氧化物层 105位于 第一栅极导体 104上方。第二栅极导体 107位于半导体鰭片 102上方， 并且与半导体 鰭片 102之间由栅极电介质 103隔开。 此外， 氧化物层 105用作将第一栅极导体 104 和第二栅极导体 107相互隔开的绝缘隔离层。
第一栅极导体 104沿着与半导体鰭片 102的长度方向大致平行的方向延伸。第二 栅极导体 107与半导体鰭片 102相交，例如，第二栅极导体 107沿着与半导体鰭片 102 的长度方向大致垂直的方向延伸。
可选地，在第二栅极导体 107和半导体鰭片 102的顶部形成金属硅化物层 108以 减小接触电阻。
图 10示出根据本发明的实施例的 FinFET的转移特性 （IchVg) 曲线模拟结果。 本发明的 FinFET包括与半导体鰭片的下部相邻的第一栅极导体，在第一栅极导体 104 施加偏压。在如图所示的示例中，第一栅极导体 104相对于衬底 101的偏压 Vgl—sub=-lV。 如图所示， 在相同的漏极电压 （VD=1V或 0V)， 本发明的 FinFET的漏电流相对现有技 术的 FinFET的漏电流均减小。 以漏极电压 VD=1V为例， 现有技术的 FinFET在关断时 源区和漏区之间的漏电流 I。ff=7. 8e-7 A, 而本发明的 FinFET在关断时源区和漏区之 间的漏电流 I。ff=2. 0e-8 A, 减小达至少 30分之一。
在以上的描述中， 对于各层的构图、 蚀刻等技术细节并没有做出详细的说明。 但 是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。 另外， 为了形成同一结构， 本领域技术人员还可以设计出与以上描述的方法并不完全 相同的方法。 另外， 尽管在以上分别描述了各实施例， 但是这并不意味着各个实施例 中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。 但是， 这些实施例仅仅是为了说明的目的， 而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。 不脱 离本发明的范围， 本领域技术人员可以做出多种替代和修改， 这些替代和修改都应落 在本发明的范围之内。

Claims

权 利 要 求
1、 一种 FinFET的制造方法， 包括：
在半导体衬底上形成用于限定半导体鰭片的开口；
形成栅极电介质， 该栅极电介质共形地覆盖半导体鰭片和开口；
在开口内形成第一栅极导体， 该第一栅极导体与半导体鰭片的下部相邻； 在开口内形成位于第一栅极导体上的绝缘隔离层；
形成第二栅极导体，该第二栅极导体的第一部分位于绝缘隔离层上并且与半导体 鰭片的上部相邻， 该第二栅极导体的第二部分位于半导体鰭片上方；
在第二栅极导体侧壁上形成侧墙； 以及
在半导体鰭片中形成源区和漏区。
2、 根据权利要求 1所述的方法， 其中形成第一栅极导体包括：
形成用于填充开口的导电层； 以及
相对于栅极电介质选择性地蚀刻导电层，使得导电层仅留在开口内而形成第一栅 极导体。
3、 根据权利要求 1所述的方法， 其中第一栅极导体由多晶硅组成。
4、 根据权利要求 1所述的方法， 其中形成绝缘隔离层包括：
形成绝缘层， 该绝缘层填充开口并且覆盖半导体鰭片顶部； 以及
回刻绝缘层，去除绝缘层位于半导体鰭片顶部的部分并保留绝缘层在开口内的一 部分， 从而形成绝缘隔离层。
5、 根据权利要求 4所述的方法， 其中形成用于填充开口的绝缘层包括： 通过高密度等离子体淀积方法形成绝缘层，该绝缘层在开口内的部分的厚度远远 大于位于半导体鰭片顶部的部分的厚度。
6、 根据权利要求 5所述的方法， 其中刚刚形成的绝缘层位于半导体鰭片顶部的 部分的厚度小于绝缘层在开口内的部分的厚度的三分之一。
7、 根据权利要求 1所述的方法， 其中形成第二栅极导体包括：
形成用于填充开口的导电层； 以及
相对于栅极电介质选择性地蚀刻导电层， 以形成与半导体鰭片相交的第二栅极导 体。
8、 根据权利要求 7所述的方法， 其中第二栅极导体沿着与半导体鰭片的长度方 向大致垂直的方向延伸。
9、 根据权利要求 1所述的方法， 在形成绝缘隔离层和形成第二栅极导体的步骤 之间， 还包括：
去除栅极电介质的暴露部分； 以及
形成另一个栅极电介质， 该另一个栅极电介质共形地覆盖半导体鰭片和开口。
10、根据权利要求 1所述的方法， 在形成绝缘隔离层和形成第二栅极导体的步骤 之间， 还包括：
在栅极电介质上形成界面层； 以及
形成另一个栅极电介质，该另一个栅极电介质共形地覆盖半导体鰭片和开口并位 于界面层上。
11、 根据权利要求 9或 10所述的方法， 在形成另一个栅极电介质和形成第二栅 极导体之间， 还包括：
在所述另一个栅极电介质上形成功函数调节层。
12、 根据权利要求 1所述的方法， 在形成源区和漏区之后， 还包括：
以第二栅极导体和侧墙作为掩模， 去除栅极电介质的显露部分， 以露出半导体鰭 片的顶部表面； 以及
进行硅化， 在第二栅极导体和半导体鰭片的顶部形成硅化物。
13、 一种 FinFET, 包括：
半导体衬底；
在半导体衬底中形成的半导体鰭片；
位于半导体鰭片的两端的源 /漏区；
位于半导体鰭片上的栅极电介质；
与半导体鰭片的下部相邻的第一栅极导体；
位于第一栅极导体上的绝缘隔离层；
第二栅极导体，该第二栅极导体的第一部分位于绝缘隔离层上并且与半导体鰭片 的上部相邻， 该第二栅极导体的第二部分位于半导体鰭片上方； 以及
位于第二栅极导体侧壁上的侧墙。
14、 根据权利要求 13所述的 FinFET, 其中所述第一栅极导体沿着与半导体鰭片 的长度方向大致平行的方向延伸。
15、根据权利要求 13所述的 FinFET,其中所述第二栅极导体与半导体鰭片相交。
16、 根据权利要求 15所述的 FinFET, 其中所述第二栅极导体沿着与半导体鰭片 的长度方向大致垂直的方向延伸。
17、 根据权利要求 13所述的 FinFET, 其中所述第一栅极导体由多晶硅组成。
18、 根据权利要求 13所述的 FinFET, 其中所述第二栅极导体由多晶硅组成。
19、 根据权利要求 13所述的 FinFET, 其中所述绝缘隔离层由 HDP氧化物组成。
20、 根据权利要求 13所述的 FinFET, 其中绝缘隔离层的厚度约为 10-20nm。
21、 根据权利要求 13所述的 FinFET, 其中所述栅极电介质包括第一栅极电介质 和第二栅极电介质， 第一栅介质将该第一栅极导体与半导体衬底和半导体鰭片隔开， 第二栅介质将第二栅极导体与半导体鰭片隔开。
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