WO2014069032A1 - 電界効果型半導体装置及びその製造方法 - Google Patents

電界効果型半導体装置及びその製造方法 Download PDF

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    • H10D62/852—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs being Group III-V materials comprising three or more elements, e.g. AlGaN or InAsSbP

Definitions

  • the present invention relates to a field effect semiconductor device and a manufacturing method thereof.
  • Non-Patent Document 1 Al 2 O 3 (for example, see Non-Patent Document 1) formed by atomic layer deposition (ALD) or Ga 2 O 3 (Gd 2 O 3 ) (GGO) (for example, formed by vacuum evaporation) (for example, (See Non-Patent Document 2), it is reported that a relatively good InGaAs MOS interface can be formed.
  • ALD atomic layer deposition
  • Gd 2 O 3 Ga 2 O 3
  • vacuum evaporation for example, (See Non-Patent Document 2
  • the problem to be solved by the invention is that a field effect semiconductor capable of contributing to low power consumption by improving the mobility and reducing the S value by making it possible to manufacture a MOSFET having a low interface state density in a wide energy range in the band gap.
  • An apparatus and a method for manufacturing the same are provided.
  • a method of manufacturing a field effect semiconductor device includes a gate made of a GaO x layer formed on a surface of a semiconductor layer and a high-k film formed on the surface of the GaO x layer. An insulating film and a gate electrode formed on the surface of the gate insulating film are provided.
  • a method of manufacturing a field effect semiconductor device comprising a step of forming a GaO x layer on a surface of a semiconductor layer and a high-k on the surface of the GaO x layer.
  • the method includes a step of forming a gate insulating film and a step of forming a gate electrode on the surface of the gate insulating film.
  • a high-quality MOS interface can be formed by inserting a GaO x layer between a semiconductor layer for forming a channel and a gate insulating film, and the interface can be formed over a wide energy range in the band gap.
  • a MOSFET with a low level density can be manufactured. Therefore, low power consumption is achieved by improving mobility and reducing S value.
  • FIG. 1 is a cross-sectional view showing a schematic structure of the field effect semiconductor device according to the first embodiment.
  • FIG. 2A is a cross-sectional view showing the manufacturing process of the field effect semiconductor device according to the first embodiment.
  • FIG. 2B is a cross-sectional view showing the manufacturing process of the field effect semiconductor device according to the first embodiment.
  • FIG. 2C is a cross-sectional view showing the manufacturing process of the field effect semiconductor device according to the first embodiment.
  • FIG. 2D is a cross-sectional view illustrating the manufacturing process of the field effect semiconductor device according to the first embodiment.
  • FIG. 2E is a cross-sectional view illustrating the manufacturing process of the field effect semiconductor device according to the first embodiment.
  • FIG. 3 is a characteristic diagram showing the dependence of the film thickness of the GaO x layer on the number of times of raw material supply.
  • FIG. 4 is a characteristic diagram showing the effect of interfacial layer insertion of the GaO x layer on the interface state density.
  • FIG. 5A is a cross-sectional view illustrating a schematic structure of the field effect semiconductor device according to the second embodiment.
  • FIG. 5B is a cross-sectional view illustrating a schematic structure of the field effect semiconductor device according to the second embodiment.
  • FIG. 1 is a cross-sectional view showing a schematic structure of a field effect semiconductor device according to the first embodiment of the present invention.
  • a GaO x (0 ⁇ x ⁇ 1) layer 13 having a thickness of 0.5 nm or less is formed on the semiconductor layer 11 made of In y Ga 1-y As (0 ⁇ y ⁇ 1), and Al 2 is formed thereon.
  • a gate insulating film 14 made of O 3 is laminated. Further, a gate electrode 15 is formed on the gate insulating film 14. The gate electrode 15, the gate insulating film 14, and the GaO x layer 13 are processed into a gate pattern. Source / drain regions (not shown) are formed on the surface of the semiconductor layer 11 on both sides of the gate pattern.
  • the film thickness of the gate insulating film 14 Although there is no restriction
  • the source / drain (S / D) electrode may be formed after impurity diffusion is performed to form a diffusion layer, or as a so-called metal S / D structure in which a metal electrode such as Ni—InGaAs is adjacent to the gate end. Also good. That is, there is no restriction on the S / D structure.
  • the gate insulating film 14 formed on the GaO x layer 13 is not limited to Al 2 O 3 but may be a high-k film (high dielectric constant insulating film).
  • the method for forming the InGaAs layer as the semiconductor layer 11 is not limited, and it can be formed by epitaxial growth on a compound semiconductor substrate such as InP or GaAs, or a Si or Ge substrate, or by bonding to various base substrates. .
  • an element isolation insulating film 12 made of an insulating film such as SiO 2 is formed on the surface portion of the semiconductor layer 11 in accordance with various substrate structures.
  • a GaO x layer 13 that is a feature of the present embodiment is formed on the semiconductor layer 11.
  • Trimethylgallium (TMG) or triethylgallium (TEG) can be used as the Ga raw material, and H 2 O or ozone (O 3 ) can be used as the oxidizing agent.
  • the first supply source is preferably a Ga source. This is because the surface oxidation by directly supplying the oxidizing agent to the substrate surface is suppressed and the natural oxide film remaining on the substrate surface is removed by TMG or TEG. Further, it is desirable to appropriately replace the film forming chamber atmosphere with a non-source gas such as nitrogen when switching the gas.
  • the film forming temperature is preferably 400 ° C. or lower, particularly 300 ° C. or lower in order to keep the interface characteristics of InGaAs as the semiconductor layer 11 good.
  • FIG. 3 shows the dependence of the film thickness of GaO x formed as described above on the number of times of raw material supply (one cycle of TMG / H 2 O being supplied once).
  • the film thickness was estimated by a spectroscopic ellipsometry method assuming a refractive index of Ga 2 O 3 .
  • the film thickness estimated by the spectroscopic ellipsometry was obtained by analyzing the Ga2p peak in the X-ray photoelectron spectroscopy using AlK ⁇ rays as the excitation source, assuming that the escape depth of Ga2p photoelectrons is 0.8 nm. It was in good agreement with the value.
  • the GaO x film formation mode differs from normal ALD ( ⁇ 0.1 nm / cycle), and almost self-stops at a film thickness of about 0.3 nm. That is, it was found that an ultrathin GaO x layer having a thickness of 0.3 nm or less can be formed accurately and uniformly without adjusting the number of times of supplying raw materials in detail.
  • the fact that the growth stops at an extremely thin film thickness of 0.3 nm means that the film thickness becomes constant regardless of the number of cycles. This means that a GaO x layer with high film thickness reproducibility can be formed by a method equivalent to ALD.
  • the upper limit of the film thickness was 0.3 nm.
  • the film thickness did not exceed 0.5 nm even when the temperature and other conditions were changed. That is, a GaOx layer having a thickness of 0.5 nm or less can be formed by a method equivalent to ALD in which Ga source gas and oxidant gas such as water and ozone are alternately supplied.
  • Al 2 O 3 is continuously formed as the gate insulating film 14 by the ALD method.
  • Al 2 O 3 can be formed by changing the growth gas after forming the GaO x layer 13 in the same chamber. Therefore, the gate insulating film 14 can be easily formed, and the GaO x layer 13 can be covered with Al 2 O 3 without being exposed to the atmosphere.
  • Trimethylaluminum can be used as the Al raw material for forming Al 2 O 3, and H 2 O or ozone (O 3 ) can be used as the oxidizing agent.
  • the film formation temperature is 400 ° C. or less, and the film thickness is 5 nm or less. Note that heat treatment at 600 ° C. or lower may be performed after GaO x or Al 2 O 3 film formation or both.
  • the GaO x / Al 2 O 3 / InGaAs MOS interface formed in this way has a minimum value of 1/2 as compared with the Al 2 O 3 / InGaAs MOS interface without the GaO x layer. It was confirmed that the interface state density was reduced. Moreover, it was confirmed that the insertion of GaO x significantly reduces the energy position dependency of the interface state density, and the difference becomes more remarkable at energy positions other than the minimum value. That is, the interface state density could be lowered over a wide energy range in the band gap.
  • the so-called passivation effect that the interface state density can be reduced by inserting the GaO x layer is as follows. That is, dangling bonds existing at the interface are considered to be one of the origins of the interface state, but when GaO x is formed, an interface with few dangling bonds can be formed. . This is not necessarily limited to the interface of InGaAs, but can be expected similarly for other semiconductor materials.
  • TaN for example, is deposited by sputtering as the material of the gate electrode 15 as shown in FIG. 2D. Subsequently, as shown in FIG. 2E, the gate electrode 15, the gate insulating film 14, and the GaO x layer 13 are processed into a gate pattern.
  • the GaO x layer 13 having a small thickness is inserted between the semiconductor layer 11 made of In y Ga 1-y As and the gate insulating film 14 made of Al 2 O 3. Accordingly, a high-quality MOS interface can be formed, and a MOSFET having a low interface state density can be manufactured in a wide energy range in the band gap. For this reason, low power consumption is achieved by the mobility improvement and the S value reduction effect.
  • the GaO x layer 13 can be manufactured by a method equivalent to ALD without using an ultrahigh vacuum deposition method. Furthermore, it is possible to form the Al 2 O 3 is a gate insulating film 14 in succession GaO x layer 13, the complexity of the process by inserting the GaO x layer 13 hardly occurs.
  • FIGS. 5A and 5B are sectional views showing a schematic structure of a field effect semiconductor device according to the second embodiment of the present invention.
  • FIG. 5A shows an example in which a gate electrode is formed on three surfaces of the Fin structure
  • FIG. 5B shows an example in which a gate electrode is formed on two surfaces of the Fin structure.
  • an In y Ga 1-y As (0 ⁇ y ⁇ 1) layer as a Fin structure (semiconductor layer) 31 is formed on the insulating film 22 on the support substrate 21.
  • the Fin structure 31 may be the same material as the support substrate 21 or may be a different material.
  • a gate electrode 35 is formed on the surface of the Fin structure 31 through a GaO x layer 33 and an Al 2 O 3 film 34 as a gate insulating film. That is, the GaO x layer 33 and the Al 2 O 3 film 34 are laminated on both side surfaces and the upper surface of the Fin structure 31, and the gate electrode 35 is formed thereon. The gate electrode 35 controls the channels on both side surfaces and the upper surface of the Fin structure.
  • the GaO x layer 33 and the Al 2 O 3 film 34 may be formed in the same manner as in the first embodiment. Furthermore, the gate electrode 35 may be formed in the same manner as in the first embodiment.
  • the insulating mask material 36 used for the Fin formation remains on the Fin structure. For this reason, the gate electrode 35 controls the channels on both side surfaces of the Fin structure.
  • a high-quality MOS interface can be formed by inserting the GaO x layer 33 between the Fin structure 31 forming the channel and the gate insulating film 34, and a wide energy in the band gap can be formed.
  • a MOSFET having a low interface state density in a range can be manufactured. Therefore, the same effect as the first embodiment can be obtained.
  • the semiconductor layer to be a channel material is In y Ga 1-y As (0 ⁇ x ⁇ 1), but the semiconductor layer is not limited to In y Ga 1-y As. .
  • the semiconductor a compound composed of some of (Al, Ga, In) (Group III element) and (N, P, As, Sb) (Group V element), for example, InP, In y Ga It can be applied to 1-y Sb (0 ⁇ y ⁇ 1) and the like.
  • the channel does not need to have a uniform composition, and it is possible to adopt a structure in which the composition is changed in a graded manner or a structure in which the above compounds are arbitrarily stacked.
  • the gate insulating film is not limited to Al 2 O 3 , and may be a high-k film, and HfO 2 , ZrO 2 , La 2 O 3 , or a mixture of them can be used as appropriate.
  • the method for forming the GaO x layer is not necessarily limited to the same method as the ALD method in which the source gas and the oxidant gas are alternately supplied, and the GaO x layer can be grown in a range of 0.5 nm or less. If applicable.
  • a GaO x layer can be grown by simultaneously supplying a Ga source gas and an oxidant gas. In this method, if the growth does not self-stop, the film thickness may be adjusted to 0.5 nm or less by adjusting the time.
  • the example applied to the Fin structure has been described.
  • the present invention can also be applied to nanowires.
  • a gate all-around MOS can be realized.
  • it is effective to apply not only to a Fin structure on an insulating film but also to a so-called bulk Fin structure manufactured on a bulk substrate.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

　電界効果型半導体装置であって、半導体層（１１）の表面上に形成されたＧａＯx 層（１３）と、ＧａＯx 層（１３）の表面上に形成された、high-k 膜からなるゲート絶縁膜（１４）と、ゲート絶縁膜（１４）の表面上に形成されたゲート電極（１５）とを備えている。そして、ＧａＯｘ層１３の存在により、バンドギャップ中の広いエネルギー範囲で界面準位密度を低くすることができる。

Description

電界効果型半導体装置及びその製造方法
　本発明は、電界効果型半導体装置及びその製造方法に関する。
　素子の微細化限界に直面しつつある現在、微細化によらないＬＳＩの低消費電力化が大きな課題となっている。例えば、ＭＯＳＦＥＴのチャネルに従来のＳｉよりも移動度の高い III－Ｖ族半導体を用いる研究が精力的に行われている。III－Ｖ族半導体の中では、Ｓｉの５～１０倍程度の電子移動度を有するＩｎＧａＡｓが特に有望視されている。
　一方、III－Ｖ族半導体を用いた高性能ＭＯＳＦＥＴの実現には、界面準位密度の低い高品質なＭＯＳ界面の形成が必須である。そのために、原子層堆積法（ＡＬＤ法）で成膜したＡｌ2Ｏ3 （例えば、非特許文献１参照）や真空蒸着法で形成したＧａ2Ｏ3（Ｇｄ2Ｏ3 ）（ＧＧＯ）（例えば、非特許文献２参照）により、比較的良好なＩｎＧａＡｓのＭＯＳ界面が形成可能であることが報告されている。
R. M. Wallace et al., MRS BULLETIN, Vol. 34, p493 (2009) M. Hong et al., MRS BULLETIN, Vol. 34, p514 (2009)
　ＧＧＯを用いたＭＯＳＦＥＴの形成では、ＧＧＯの高い吸湿性のため、ＧＧＯ成膜後に、真空一環で保護酸化膜（Ａｌ2Ｏ3 等）若しくはゲート電極を形成する必要がある。この場合、成膜方式としては超高真空蒸着法を用いる必要がある。しかし、超高真空蒸着法は、量産性、大面積均一性に課題があり、工業的応用には適さない。
　一方、量産性、均一性に優れるＡＬＤ法を用いたＡｌ2Ｏ3／ＩｎＧａＡｓのＭＯＳＦＥＴの形成では、バンドギャップ中の広いエネルギー範囲で低い界面準位密度は得られない。即ち、界面準位密度のは、バンドギャップ中での最小値では１０11ｃｍ-2／ｅＶ台の値が達成されているものの、狭いエネルギー範囲で１０12ｃｍ-2／ｅＶ以上に増大する。ＭＯＳＦＥＴの高性能化には、より広いエネルギー範囲でより低い界面準位密度の実現が必要である。
　発明が解決しようとする課題は、バンドギャップ中の広いエネルギー範囲で界面準位密度の低いＭＯＳＦＥＴが作製可能となり、移動度向上及びＳ値低減効果により低消費電力化に寄与し得る電界効果型半導体装置及びその製造方法を提供することである。
　本発明の一態様に係わる電界効果型半導体装置の製造方法は、半導体層の表面上に形成されたＧａＯx 層と、前記ＧａＯx 層の表面上に形成された、high-k 膜からなるゲート絶縁膜と、前記ゲート絶縁膜の表面上に形成されたゲート電極と、を具備したことを特徴とする。
　また、本発明の別の一態様に係わる電界効果型半導体装置の製造方法は、半導体層の表面上にＧａＯx 層を形成する工程と、前記ＧａＯx 層の表面上に、high-k からなるゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の表面上にゲート電極を形成する工程と、を含むことを特徴とする。
　本発明によれば、チャネルを形成するための半導体層とゲート絶縁膜との間にＧａＯx 層を挿入することにより、高品質のＭＯＳ界面を形成できると共に、バンドギャップ中の広いエネルギー範囲で界面準位密度の低いＭＯＳＦＥＴが作製可能となる。従って、移動度向上、Ｓ値低減効果により、低消費電力化が達成される。
図１は、第１の実施形態に係わる電界効果型半導体装置の概略構造を示す断面図である。 図２Ａは、第１の実施形態に係わる電界効果型半導体装置の製造工程を示す断面図である。 図２Ｂは、第１の実施形態に係わる電界効果型半導体装置の製造工程を示す断面図である。 図２Ｃは、第１の実施形態に係わる電界効果型半導体装置の製造工程を示す断面図である。 図２Ｄは、第１の実施形態に係わる電界効果型半導体装置の製造工程を示す断面図である。 図２Ｅは、第１の実施形態に係わる電界効果型半導体装置の製造工程を示す断面図である。 図３は、ＧａＯx 層の膜厚の原料供給回数依存性を示す特性図である。 図４は、界面準位密度に与えるＧａＯx 層の界面層挿入の効果を示す特性図である。 図５Ａは、第２の実施形態に係わる電界効果型半導体装置の概略構造を示す断面図である。 図５Ｂは、第２の実施形態に係わる電界効果型半導体装置の概略構造を示す断面図である。
　以下、本発明の詳細を図示の実施形態によって説明する。
　（第１の実施形態）
　図１は、本発明の第１の実施形態に係わる電界効果型半導体装置の概略構造を示す断面図である。
　ＩｎyＧａ1-yＡｓ（０≦ｙ≦１）からなる半導体層１１上に、０．５ｎｍ以下の膜厚でＧａＯx（０＜ｘ＜１）層１３が形成され、その上にＡｌ2Ｏ3 からなるゲート絶縁膜１４が積層されている。さらに、ゲート絶縁膜１４上にはゲート電極１５が形成されている。ゲート電極１５，ゲート絶縁膜１４，及びＧａＯx 層１３はゲートパターンに加工されている。そして、ゲートパターンの両側で半導体層１１の表面部に、図示しないソース／ドレイン領域が形成されている。
　ゲート絶縁膜１４の膜厚に制限は無いが、実効酸化膜厚低減の観点から、５ｎｍ以下にすることが望ましい。ゲート絶縁膜１４上のゲート電極材料としては、Ｔａ，ＴａＮ，Ｔｉ，ＴｉＮ，Ｎｉ，Ａｕ，Ｐｔ等の各種金属を用いることができる。また、ＮｉＳｉｘやＮｉＧｅｘ等の合金、更には高濃度ドーピングを施したｐｏｌｙ－Ｓｉ1-xＧｅx 等を用いることもできる。つまり、ゲート電極材料に制限は無い。ソース・ドレイン（Ｓ／Ｄ）電極は、不純物ドーピングを施して拡散層を形成した後に形成しても良いし、ゲート端にＮｉ－ＩｎＧａＡｓ等の金属電極を隣接させる、いわゆるメタルＳ／Ｄ構造としても良い。つまり、Ｓ／Ｄ構造に制限は無い。また、ＧａＯx 層１３上に形成されるゲート絶縁膜１４もＡｌ2Ｏ3 に限るものではなく、high-k 膜（高誘電率絶縁膜）であればよい。
　次に、本実施形態の電界効果型半導体装置の製造方法を、図２Ａ～２Ｅを参照して説明する。
　半導体層１１としてのＩｎＧａＡｓ層の形成法に制限は無く、ＩｎＰやＧａＡｓ等の化合物半導体基板、若しくはＳｉやＧｅ基板上にエピタキシャル成長で形成することや、各種母体基板に貼り合わせて形成することができる。
　まず、図２Ａに示すように、各種基板構造に応じて半導体層１１の表面部に、ＳｉＯ2 等の絶縁膜からなる素子分離絶縁膜１２を形成する。
　次いで、図２Ｂに示すように、半導体層１１上に本実施形態の特徴であるＧａＯx 層１３を形成する。このＧａＯx 成膜前には、ＮＨ4ＯＨ，（ＮＨ4）Ｓ，ＨＦ，ＨＣｌ等の溶液を用いて、半導体層１１上の自然酸化膜を除去することが望ましい。Ｇａ原料としては、トリメチルガリウム（ＴＭＧ）やトリエチルガリウム（ＴＥＧ）を用いることができ、酸化剤としてはＨ2Ｏ若しくはオゾン（Ｏ3）を用いることができる。
　これらの原料ガス及び酸化剤ガスを４００℃以下に昇温した基板に交互に供給してＧａＯx の成膜を行うが、最初の供給原料はＧａ原料とすることが望ましい。これは、基板表面に直接酸化剤を供給することによる表面の酸化を抑制すると共に、ＴＭＧやＴＥＧにより基板表面に残存する自然酸化膜を除去する効果があるためである。また、ガス切り替え時には、窒素等の非原料ガスによる成膜室雰囲気の置換を適宜実施することが望ましい。なお、成膜温度としては、半導体層１１としてのＩｎＧａＡｓの界面特性を良好に保つには４００℃以下、特に３００℃以下が望ましい。
　図３に、上記のようにして成膜されたＧａＯx の膜厚の、原料供給回数（ＴＭＧ／Ｈ2Ｏそれぞれ１回供給したことをもって１サイクルとする）依存性を示す。膜厚は、Ｇａ2Ｏ3 の屈折率を仮定し、分光エリプソメトリ法によって見積もった。なお、分光エリプソメトリ法によって見積もった膜厚は、ＡｌＫα線を励起源としたＸ線光電子分光法において、Ｇａ２ｐ光電子の脱出深さを０．８ｎｍと仮定し、Ｇａ２ｐピークの解析を行って得た値と良く一致した。ＧａＯx の成膜様式は、通常のＡＬＤ（～０．１ｎｍ／cycle）とは異なり、膜厚０．３ｎｍ程度でほぼ自己停止することが分かった。即ち、原料供給回数を詳細に調整することなく、０．３ｎｍ以下の極薄ＧａＯx 層を精度良く均一に形成できることが分かった。
　ここで、０．３ｎｍという極めて薄い膜厚で成長が停止するのは、サイクル数によらず膜厚一定になることを意味する。これは、ＡＬＤと同等の方式で膜厚の再現性が高いＧａＯx 層を形成できることを意味する。
　また、上記の例では膜厚の上限が０．３ｎｍであったが、各種実験の結果、温度や他の条件を変えても、膜厚が０．５ｎｍを越えることはなかった。即ち、Ｇａの原料ガスと水やオゾン等の酸化剤ガスとを交互に供給するＡＬＤと同等の方式により０．５ｎｍ以下の膜厚のＧａＯｘ層を形成することができる。
　０．５ｎｍ以下のＧａＯx 層１３の形成後、図２Ｃに示すように、ゲート絶縁膜１４として、Ａｌ2Ｏ3 の成膜を連続してＡＬＤ法によって行う。Ａｌ2Ｏ3 の形成は、同じチャンバ内でＧａＯx 層１３を形成した後に、成長ガスを変えることによって可能である。このため、ゲート絶縁膜１４の形成が容易であると共に、ＧａＯx 層１３を大気に晒すことなくＡｌ2Ｏ3 で覆うことができる。
　Ａｌ2Ｏ3 形成のためのＡｌ原料としては、トリメチルアルミニウム（ＴＭＡ）を用いることができ、酸化剤としてはＨ2Ｏ若しくはオゾン（Ｏ3）を用いることができる。成膜温度は、４００℃以下とし、膜厚は５ｎｍ以下とする。なお、ＧａＯx 又はＡｌ2Ｏ3 成膜後、若しくはその両方で６００℃以下の熱処理を行っても良い。
　このように形成したＧａＯx／Ａｌ2Ｏ3／ＩｎＧａＡｓのＭＯＳ界面では、図４に示すように、ＧａＯx 層の無いＡｌ2Ｏ3／ＩｎＧａＡｓのＭＯＳ界面に比べて、最小値で１／２程度、界面準位密度が低減することが確認された。また、ＧａＯx の挿入により界面準位密度のエネルギー位置依存性が大幅に減少し、上記最小値以外のエネルギー位置においては、その差はより顕著となることが確認された。即ち、バンドギャップ中の広いエネルギー範囲で界面準位密度を低くすることができた。
　ここで、ＧａＯx 層の挿入により界面準位密度を低減できると云う、いわゆるパッシベーション効果は、次のような理由によると推察される。即ち、界面に存在する未結合手（ダングリングボンド）が界面準位の起源の一つと考えられているが、ＧａＯx を形成するとダングリングボンドの少ない界面を作ることが可能となるためである。これは、必ずしもＩｎＧａＡｓの界面に限らず、他の半導体材料でも同様に期待できる。
　ゲート絶縁膜成膜後、図２Ｄに示すようにゲート電極１５の材料として、例えばＴａＮをスパッタリングで堆積させる。続いて、図２Ｅに示すように、ゲート電極１５，ゲート絶縁膜１４，及びＧａＯx 層１３をゲートパターンに加工する。
　これ以降のＳ／Ｄ電極形成、その他の後工程に制限は無く、適宜用途に応じたプロセスを行い、ＩｎＧａＡｓのＭＯＳＦＥＴを作製する。また、Ｓ／Ｄ部を先に形成した後、ゲートスタックを形成する、いわゆる、ゲートラストプロセスを採用することも無論可能である。
　このように本実施形態によれば、ＩｎyＧａ1-yＡｓからなる半導体層１１とＡｌ2 Ｏ3 からなるゲート絶縁膜１４との間に、膜厚の薄いＧａＯx 層１３を挿入することにより、高品質のＭＯＳ界面を形成できると共に、バンドギャップ中の広いエネルギー範囲で界面準位密度の低いＭＯＳＦＥＴが作製可能となる。このため、移動度向上、Ｓ値低減効果により、低消費電力化が達成される。
　また、ＧａＯx 層１３は、超高真空蒸着法を用いる必要なく、ＡＬＤと同等の方式で作製することが可能である。さらに、ＧａＯx 層１３に連続してゲート絶縁膜１４であるＡｌ2Ｏ3 を形成できるので、ＧａＯx 層１３を挿入することによるプロセスの複雑化は殆ど生じない。
　（第２の実施形態）
　図５Ａ，５Ｂは、本発明の第２の実施形態に係わる電界効果型半導体装置の概略構造を示す断面図である。
　本実施形態が先に説明した第１の実施形態と異なる点は、ＧａＯx 層の挿入をＦｉｎ構造に適用したことである。図５ＡはＦｉｎ構造の３面にゲート電極を形成したもの、図５ＢはＦｉｎ構造の２面にゲート電極を形成した例である。
　図５Ａに示すように、支持基板２１上の絶縁膜２２上にＦｉｎ構造（半導体層）３１としてのＩｎyＧａ1-yＡｓ（０≦ｙ≦１）層が形成されている。このＦｉｎ構造３１は、支持基板２１と同じ材料であっても良いし、別の材料であっても良い。
　Ｆｉｎ構造３１の表面上には、ＧａＯx 層３３及びゲート絶縁膜としてのＡｌ2Ｏ3 膜３４を介して、ゲート電極が３５が形成されている。即ち、Ｆｉｎ構造３１の両側面及び上面にＧａＯx 層３３及びＡｌ2Ｏ3 膜３４が積層され、その上にゲート電極３５が形成されている。そして、ゲート電極３５はＦｉｎ構造の両側面及び上面のチャネルを制御するようになっている。ＧａＯx 層３３及びＡｌ2Ｏ3 膜３４の形成は第１の実施形態と同様にすればよい。さらに、ゲート電極３５の形成も第１の実施形態と同様にすればよい。
　また、図５Ｂでは、Ｆｉｎ構造上にＦｉｎ形成のために使用した絶縁性のマスク材３６が残っている。このため、ゲート電極３５はＦｉｎ構造の両側面のチャネルを制御するようになっている。
　このような構成であっても、チャネルを成すＦｉｎ構造３１とゲート絶縁膜３４との間にＧａＯx 層３３を挿入することにより、高品質のＭＯＳ界面を形成できると共に、バンドギャップ中の広いエネルギー範囲で界面準位密度の低いＭＯＳＦＥＴが作製可能となる。従って、第１の実施形態と同様の効果が得られる。
　（変形例）
　なお、本発明は上述した各実施形態に限定されるものではない。
　実施形態では、チャネル材料とすべき半導体層をＩｎyＧａ1-yＡｓ（０≦ｘ≦１）にすることを前提としていたが、半導体層はＩｎyＧａ1-yＡｓに限るものではない。本発明では、半導体としては、（Ａｌ，Ｇａ，Ｉｎ）（III族元素）と（Ｎ，Ｐ，Ａｓ，Ｓｂ）（Ｖ族元素）の幾つかで構成される化合物、例えばＩｎＰ，ＩｎyＧａ1-yＳｂ（０≦ｙ≦１）等に適用することができる。さらに、（Ｃ，Ｓｉ，Ｇｅ，Ｓｎ）（IV族元素）の幾つかで構成される化合物、例えばＳｉyＧｅ1-y（０≦ｙ≦１）に適用することも可能である。また、無論、チャネルは均一組成である必要はなく、傾斜的に組成が変調されたものや上記化合物が任意に積層された構造にも採用することが可能である。
　また、ゲート絶縁膜はＡｌ2Ｏ3 に限るものではなく、high-k 膜であればよく、ＨｆＯ2 ，ＺｒＯ2 ，Ｌａ2Ｏ3 、又はこれらを適宜混合したものを用いることができる。
　また、ＧａＯx 層の形成方法は、必ずしも原料ガスと酸化剤ガスを交互に供給するＡＬＤ法と同等の方式に限るものではなく、ＧａＯx 層を０．５ｎｍ以下の範囲で成長できる方法であれば適用可能である。例えば、Ｇａ原料ガスと酸化剤ガスを同時に供給してＧａＯx 層を成長することも可能である。この方法で、もし成長が自己停止しない場合は、時間調整で膜厚を０．５ｎｍ以下にすればよい。
　また、第２の実施形態ではＦｉｎ構造に適用した例を説明したが、本発明はナノワイヤーに適用することも可能である。この場合、ゲートオールアラウンドのＭＯＳを実現することが可能となる。また、絶縁膜上のＦｉｎ構造のみならず、バルク基板上に作製した、いわゆるバルクＦｉｎ構造に適用することも無論有効である。
　本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
　１１…ＩｎyＧａ1-yＡｓ層（半導体層）
　１２…素子分離絶縁膜
　１３，３３…ＧａＯx 層
　１４，３４…Ａｌ2Ｏ3 膜（ゲート絶縁膜）
　１５，３５…ゲート電極
　２１…支持基板
　２２…絶縁膜
　３１…ＩｎyＧａ1-yＡｓ層（Ｆｉｎ構造）
　３６…マスク材

Claims (18)

  1. 　半導体層の表面上に形成されたＧａＯx 層と、
    　前記ＧａＯx 層の表面上に形成された、high-k 膜からなるゲート絶縁膜と、
    　前記ゲート絶縁膜の表面上に形成されたゲート電極と、
    　を具備したことを特徴とする電界効果型半導体装置。
  2. 　前記半導体層は、ＩｎyＧａ1-yＡｓ（０≦ｙ≦１），ＩｎＰ，ＩｎyＧａ1-yＳｂ（０≦ｙ≦１），ＳｉyＧｅ1-y（０≦ｙ≦１）の何れかであることを特徴とする請求項１記載の電界効果型半導体装置。
  3. 　前記ＧａＯx 層は、膜厚が０．５ｎｍ以下であることを特徴とする請求項１記載の電界効果型半導体装置。
  4. 　前記ＧａＯx 層は、膜厚が０．３ｎｍ以下であることを特徴とする請求項１記載の電界効果型半導体装置。
  5. 　前記ゲート絶縁膜は、Ａｌ2Ｏ3 で形成されていることを特徴とする請求項１記載の電界効果型半導体装置。
  6. 　支持基板上にフィン状に形成された半導体層と、
    　前記半導体層の表面上に形成されたＧａＯx 層と、
    　前記ＧａＯx 層の表面上に形成された、high-k 膜からなるゲート絶縁膜と、
    　前記ゲート絶縁膜の表面上に形成されたゲート電極と、
    　を具備したことを特徴とする電界効果型半導体装置。
  7. 　前記半導体層は、ＩｎyＧａ1-yＡｓ（０≦ｙ≦１），ＩｎＰ，ＩｎyＧａ1-yＳｂ（０≦ｙ≦１），ＳｉyＧｅ1-y（０≦ｙ≦１）の何れかであることを特徴とする請求項５記載の電界効果型半導体装置。
  8. 　前記ＧａＯx 層は、膜厚が０．５ｎｍ以下であることを特徴とする請求項６記載の電界効果型半導体装置。
  9. 　前記ＧａＯx 層は、膜厚が０．３ｎｍ以下であることを特徴とする請求項６記載の電界効果型半導体装置。
  10. 　前記ゲート絶縁膜は、Ａｌ2Ｏ3 で形成されていることを特徴とする請求項６記載の電界効果型半導体装置。
  11. 　半導体層の表面上にＧａＯx 層を形成する工程と、
    　前記ＧａＯx 層の表面上に、high-k からなるゲート絶縁膜を形成する工程と、
    　前記ゲート絶縁膜の表面上にゲート電極を形成する工程と、
    　を含むことを特徴とする電界効果型半導体装置の製造方法。
  12. 　前記ＧａＯx 層を形成する工程として、前記半導体層の表面部にＧａの原料ガスと酸化剤ガスとを交互に供給して前記ＧａＯx 層を成長することを特徴とする請求項１１記載の電界効果型半導体装置の製造方法。
  13. 　前記ＧａＯx 層を成長する際の成膜温度を４００℃以下に設定したことを特徴とする請求項１２記載の電界効果型半導体装置の製造方法。
  14. 　前記原料ガスと前記酸化剤ガスとを交互に供給する際に、最初に前記原料ガスの供給を行うことを特徴とする請求項１２記載の電界効果型半導体装置の製造方法。
  15. 　前記ＧａＯx 層と前記ゲート絶縁膜を、同一チャンバ内で連続して形成することを特徴とする請求項１１記載の電界効果型半導体装置の製造方法。
  16. 　前記ＧａＯx 層の形成前に、前記半導体層の表面の自然酸化膜を除去するために、溶液を用いて表面処理することを特徴とする請求項１１記載の電界効果型半導体装置の製造方法。
  17. 　前記ＧａＯx 層の成長膜厚を０．５ｎｍ以下に設定することを特徴とする請求項１２記載の電界効果型半導体装置の製造方法。
  18. 　ゲート絶縁膜として、Ａｌ2 Ｏ3 を用いることを特徴とする請求項１１記載の電界効果型半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7130986B2 (ja) * 2018-03-01 2022-09-06 富士電機株式会社 半導体装置の製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005328059A (ja) * 2004-05-14 2005-11-24 Internatl Business Mach Corp <Ibm> 高誘電率ゲート酸化物を有する電界効果トランジスタの閾値及びフラットバンド電圧安定化層
JP2008521215A (ja) * 2004-11-15 2008-06-19 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体構造およびそれを形成する方法（金属酸化物の付着を介して形成されたしきい電圧制御層を含む窒素含有電界効果トランジスタ・ゲート・スタック）
JP2010093247A (ja) * 2008-09-16 2010-04-22 Imec 非シリコンチャネルｍｏｓデバイス中のフェルミレベルピンニングの低減方法
JP2010153845A (ja) * 2008-11-28 2010-07-08 Sumitomo Chemical Co Ltd 半導体基板の製造方法、半導体基板、電子デバイスの製造方法、および反応装置
JP2010272632A (ja) * 2009-05-20 2010-12-02 Furukawa Electric Co Ltd:The 電界効果トランジスタ
JP2011192834A (ja) * 2010-03-15 2011-09-29 Advanced Power Device Research Association 半導体装置および半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005328059A (ja) * 2004-05-14 2005-11-24 Internatl Business Mach Corp <Ibm> 高誘電率ゲート酸化物を有する電界効果トランジスタの閾値及びフラットバンド電圧安定化層
JP2008521215A (ja) * 2004-11-15 2008-06-19 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体構造およびそれを形成する方法（金属酸化物の付着を介して形成されたしきい電圧制御層を含む窒素含有電界効果トランジスタ・ゲート・スタック）
JP2010093247A (ja) * 2008-09-16 2010-04-22 Imec 非シリコンチャネルｍｏｓデバイス中のフェルミレベルピンニングの低減方法
JP2010153845A (ja) * 2008-11-28 2010-07-08 Sumitomo Chemical Co Ltd 半導体基板の製造方法、半導体基板、電子デバイスの製造方法、および反応装置
JP2010272632A (ja) * 2009-05-20 2010-12-02 Furukawa Electric Co Ltd:The 電界効果トランジスタ
JP2011192834A (ja) * 2010-03-15 2011-09-29 Advanced Power Device Research Association 半導体装置および半導体装置の製造方法

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