WO2014038070A1 - 情報処理装置，並列計算機システム及び情報処理装置の制御方法 - Google Patents

情報処理装置，並列計算機システム及び情報処理装置の制御方法 Download PDF

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WO2014038070A1
WO2014038070A1 PCT/JP2012/072945 JP2012072945W WO2014038070A1 WO 2014038070 A1 WO2014038070 A1 WO 2014038070A1 JP 2012072945 W JP2012072945 W JP 2012072945W WO 2014038070 A1 WO2014038070 A1 WO 2014038070A1
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WO
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data
information
memory
information processing
padding
Prior art date
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PCT/JP2012/072945
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新哉 平本
雄一郎 安島
智宏 井上
雄太 豊田
俊 安藤
誠裕 前田
Original Assignee
富士通株式会社
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    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
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    • G06F2213/38—Universal adapter
    • G06F2213/3808—Network interface controller

Definitions

  • the present invention relates to an information processing apparatus, a parallel computer system, and a control method for the information processing apparatus.
  • a parallel computer system in which a plurality of information processing devices (nodes) transmit and receive data to each other and execute arithmetic processing.
  • a parallel computer system in which a plurality of information processing apparatuses that do not share a memory space are connected to each other via an interconnection network.
  • An information processing apparatus included in such a parallel computer system is used for computation among a main memory that is a main storage device that stores data used for computation, an arithmetic processing apparatus that performs computation, and another information processing apparatus.
  • a network interface (communication device) that transmits and receives data to be transmitted.
  • Such an information processing apparatus has a network interface that performs data transmission / reception with other information processing apparatuses via an interconnection network, and stores the received data in the main memory.
  • processing such as invalidating the cache line is required to maintain consistency between the cache memory and the main memory.
  • the cache of the processor of the receiving node caches the address for writing the received data in the write back method. This is a case where the cache line is in a so-called dirty state where update data is not written back to the main memory, and the received data is not aligned with the cache line size. In such a case, it is necessary to write back an area not to be written in the cache line back to the main memory.
  • the received data is aligned with the cache line size, it is not necessary to write back to the main memory. Therefore, when the received data is not aligned with the cache line size, the latency is longer than when the received data is aligned with the cache line size.
  • the present invention has been made in view of such a problem, and an object of the present invention is to reduce latency even when receiving unaligned data.
  • the present invention is not limited to the above-described object, and is an operational effect derived from each configuration shown in the best mode for carrying out the invention described later, and has an operational effect that cannot be obtained by conventional techniques. Can be positioned as one of the goals.
  • this information processing apparatus in any one of the plurality of information processing apparatuses included in the parallel computer system, performs the processing on the data based on the storage device that holds data and the adjustment information included in the received data.
  • a data creation unit that creates padded data with padding
  • a storage processing unit that stores the padded data created by the data creation unit in the storage device.
  • the information processing device includes a storage device that holds data in any of the plurality of information processing devices included in the parallel computer system, data size information and write destination address information of the received data, and the adjustment size information. Based on the data size information and write destination address information of the received data and the adjustment when the determination unit determines that the adjustment is necessary. Based on the size information, a data creating unit that creates padded data obtained by adding padding that matches the adjusted size information to the data, and the padded data created by the data creating unit is stored in the storage device. A storage processing unit for storing.
  • this parallel computer system includes a first information processing device that transmits data including adjustment information, a storage device that holds data, and received data in a parallel computer system having a plurality of information processing devices. Based on the adjustment information, a data creation unit that creates padded data obtained by adding padding to the data, and a storage processing unit that stores the padded data created by the data creation unit in the storage device A second information processing apparatus.
  • this parallel computer system is a parallel computer system having a plurality of information processing devices, wherein the information processing device includes a storage device that holds data, data size information and write destination address information of received data, and the adjustment size.
  • a determination unit that determines whether or not the received data needs to be adjusted based on the information, and when the determination unit determines that the adjustment is necessary, data size information and write destination address information of the received data; Based on the adjustment size information, a data creation unit that creates padded data obtained by adding padding according to the adjustment size information to the data; and the padded data created by the data creation unit A storage processing unit for storing in the apparatus.
  • this information processing apparatus control method is a method for controlling an information processing apparatus that constitutes a parallel computer system including a plurality of information processing apparatuses, and transmits data including adjustment information to the adjustment information included in the received data. Based on the data, padded data obtained by adding padding to the data is created, and the created padded data is stored in a storage device.
  • control method of the information processing device is the control method of the information processing device constituting the parallel computer system including a plurality of information processing devices, the data size information and the write destination address information of the received data, Based on the data size information and write destination address information of the received data and the adjustment size information, when it is determined whether the adjustment is necessary, based on the adjustment size information Padding data is created by adding padding in accordance with the adjustment size information to the data, and the created padding data is stored in a storage device.
  • the latency can be reduced even when unaligned data is received.
  • FIG. 10 is a diagram for explaining an example of a communication apparatus according to a fifth embodiment. It is a figure for demonstrating the parallel computer system in connection with Example 6 of 3rd Embodiment.
  • FIG. 1 is a diagram for explaining a parallel computer system as an example of the first embodiment.
  • the parallel computer system 1 includes a plurality of information processing apparatuses 2 and 2a and a bus 8 that connects the information processing apparatuses 2 and 2a.
  • the information processing apparatuses 2 and 2 a are described, but the parallel computer system 1 may include a larger number of information processing apparatuses.
  • the parallel computer system 1 may have an arbitrary number of information processing apparatuses.
  • the information processing apparatus 2a performs the same processing as the information processing apparatus 2, and the description thereof is omitted.
  • the information processing apparatuses 2 and 2a may be referred to as nodes.
  • the information processing device 2 includes a processor 3, a memory 6, and a communication device (network interface) 10.
  • the processor 3, the memory 6, and the communication device 10 are each connected by a bus included in the information processing device 2.
  • the processor 3 is an arithmetic processing device that executes arithmetic processing.
  • the processor 3 has a processor core 4 that performs operations.
  • the processor core 4 has a cache memory 5.
  • the memory 6 is a main memory (main storage device) included in the information processing apparatus 2 and holds data used by the processor core 4 for calculation.
  • FIG. 2 is a diagram for explaining an example of a memory address.
  • the memory address indicating the storage area of the memory 6 is, for example, a 40-bit memory address when the processor 3 has a 40-bit memory address space. In such a case, for example, the upper “34-N” bit in the range shown in FIG.
  • the “N” bit in the range shown in FIG. 2A is used as a tag, and the “N” bit in the range shown in FIG. As an index, the lower “6” bits in the range shown in FIG. 2C can be divided as an offset.
  • an arbitrary number of bits can be set as the size of the index, and in the following description, “N” bits are set as the index.
  • the cache memory 5 is a storage device that stores data used by the processor core for calculation, and can input and output data at a higher speed than the memory 6.
  • FIG. 3 is a diagram for explaining an example of a cache memory related to a parallel computer system as an example of the first embodiment.
  • the cache memory 5 is a cache memory having 2 N cache lines with a line size of 64 bytes and an overall storage capacity of 2 N + 6 bytes.
  • cache line numbers “0” to “2 N ⁇ 1” are assigned to the respective cache lines.
  • Each cache line has 2-bit status data indicated by (A) in FIG. 3, “34-N” -bit tag data indicated by (B) in FIG. 3, and 64 data indicated by (C) in FIG.
  • Byte data is stored.
  • one bit of the status data is a Valid bit indicating whether or not the data stored in the corresponding cache line is valid. For example, when “1” is stored in the Valid bit, it indicates that the data stored in the corresponding cache line is valid, and when “0” is stored in the Valid bit, Indicates that the data stored in the cache line is invalid.
  • the other bit of the status data is a Dirty bit that is information for maintaining the identity between the data stored in the corresponding cache line and the data stored in the memory 6. For example, when “1” is stored in the Dirty bit, it indicates that the data stored in the corresponding cache line has been updated by the processor core 4 and therefore the data needs to be written back to the memory 6. . When “0” is stored in the Dirty bit, the data stored in the corresponding cache line is not updated by the processor core 4 and is stored in the memory 6 and the data stored in the cache line. Indicates that it is the same as the data. For example, the data stored in the cache line having the Valid bit “1” and the Dirty bit “1” is valid data, and is stored in the memory 6 that is the cache source for rewriting by the processor core 4. It is not the same as the stored data.
  • the cache memory 5 employs a direct map method, and when the data in the memory 6 is cached, the cache memory 5 is stored in a cache line corresponding to the index of the memory address where the cache source data is stored. For example, if the index of the memory address where the cache source data is stored is “i”, the cache memory 5 stores it in the cache line with the cache line number “i”.
  • the cache memory 5 may employ a set associative method having a plurality of cache ways.
  • the processor core 4 is an arithmetic processing unit that performs an operation using data. Specifically, the processor core 4 executes arithmetic processing using data stored in the memory 6 or the cache memory 5. Further, the processor core 4 acquires data stored in the memory 6 and stores the acquired data in the cache memory 5. That is, the processor core 4 holds the data stored in the memory 6 in the cache memory 5. Then, the processor core 4 executes arithmetic processing using the data stored in the cache memory 5.
  • the communication device 10 receives the data transmitted from the other arithmetic processing device. Wait until That is, the processor core 4 executes a polling process for waiting for data of calculation results from other information processing apparatuses.
  • the processor core 4 senses reception and executes arithmetic processing using the received data.
  • the processor core 4 executes the following processing. That is, the processor core 4 refers to the valid bit and the dirty bit that are the state data of the cache line corresponding to the index of the memory address storing the data. Then, if the referenced Valid bit is “1” and the Dirty bit is “1”, the processor core 4 executes the following processing.
  • the processor core 4 uses the cached data stored in the cache memory 5 to update the cache source data stored in the memory 6 to the latest data. Then, the processor core 4 updates the referenced Valid bit from “1” to “0”, and then stores the data received from the communication device 10 in the memory address of the memory 6 received together with the data.
  • the processor core 4 updates the Valid bit to “0” when the referenced Valid bit is “0”, or when the Valid bit is “1” and the Dirty bit is “0”.
  • the received data is stored in the memory 6.
  • the communication device 10 receives packetized data from other information processing devices such as the information processing device 2 a via the bus 8.
  • the packetized data stores data and the memory address of the memory 6 that stores the data.
  • the communication device 10 stores the received data in the memory 6.
  • the communication device 10 when the communication device 10 receives data and information indicating the other information processing device 2a of the transmission destination from the processor 3 (processor core 4), the communication device 10 packetizes the received data, and via the bus 8, The packet is transmitted to the other information processing apparatus 2a of the transmission destination.
  • the communication device 10 receives from the processor core 4 that the data of the processor included in the other information processing device 2a is waiting, the communication device 10 packetizes the received data and is subject to polling processing. Is added to the packet. And the communication apparatus 10 transmits the packet which added control information to the other information processing apparatus 2a of a transmission destination.
  • FIG. 4 is a diagram illustrating a functional configuration of a communication apparatus related to a parallel computer system as an example of the first embodiment.
  • the communication apparatus 10 includes a direct memory access (DMA) controller 204, a control unit 205, a packet transmission unit 206, a padding addition unit 207, and a packet reception unit 208.
  • the DMA controller (storage processing unit) 204 is a bus master, and when notified of the address and data length of data to be DMA from the control unit 205 (to be described later), the address notified by the control unit 205 to the memory 6. And specify the data length and make a DMA request. Then, the memory 6 DMA-transfers the data stored at the designated address to the DMA controller 204 by the designated data length.
  • the DMA controller 204 transmits data DMA-transferred from the memory 6 to the packet transmission unit 206.
  • the DMA controller 204 writes the DMA write data from the DMA write start address of the memory 6 to the area corresponding to the DMA write length. Then, the DMA controller 204 causes the processor 3 to write the data with padding created by the padding adding unit 207 described later to the memory 6 as DMA write data.
  • the control unit 205 controls the DMA controller 204, the packet transmission unit 206, the packet reception unit 208, and the like to perform packet transmission processing.
  • the control unit 205 reads data to be transmitted from the memory 6 by designating the DMA controller 204 with the data length of data included in one packet.
  • the length (size) of the packet transmitted from the information processing apparatus 2 may be constant (fixed) or may be variable.
  • the control unit 205 Upon receiving the data to be transmitted (payload), the control unit 205 creates a packet (transmission packet) with a header added to this data, sends the created packet to the packet transmission unit 206, and transmits it to the bus 8. That is, the control unit 205 functions as a packet generation unit that generates a packet to be transmitted. The control unit 205 packetizes data to be transmitted, and stores, in the packet, a memory address of a memory included in the other information processing apparatus 2a of the transmission destination or the other information processing apparatus 2a of the transmission destination. Then, the control unit 205 transmits the generated packet to the packet transmission unit 206.
  • the packet to be transmitted has, for example, a header part in which an address indicating another information processing apparatus 2a as a transmission destination is stored, and a data part in which data is stored.
  • FIG. 5 is a diagram schematically illustrating a format of a transmission packet in the parallel computer system as an example of the first embodiment.
  • the transmission packet includes fields for storing a packet type, a routing header, a local node address, a remote node address, an offset, a padding flag, an alignment size, and a payload.
  • the packet type is information indicating the type of the packet, and indicates, for example, a packet used for a Put request (Put communication) or a packet used for a Get request (Get communication).
  • Put communication refers to communication in which the local node designates the area of the memory 6 of itself and the remote node, and writes the data of the memory 6 of the local node into the area of the memory 6 of the remote node.
  • the Get communication indicates communication in which the local node designates the area of the memory 6 of the remote node and the local node and writes the data of the memory 6 of the remote node to the area of the memory 6 of the local node.
  • the local node address is information indicating the address (node address) of the transmission source node of the packet
  • the remote node address is information indicating the address of the transmission destination node of the packet.
  • These node addresses are represented by coordinate values of each dimension, for example.
  • the routing header is information for specifying the route of the packet, and is, for example, a coordinate value representing the position of the remote node when the position of the transmission source node (local node) of the packet on the bus 8 is the origin. This routing header is represented by coordinate values of each dimension, for example.
  • the payload is data obtained by dividing a message (data source) transmitted from the transmission source node to the transmission destination node as necessary.
  • the offset is information specifying the address of the memory 6 that stores the payload.
  • the padding flag (necessity information) is information indicating whether alignment is necessary for the packet. For example, data that is not aligned to a predetermined size, such as a cache line size, is set to the padding flag to be valid (for example, “1”). That is, when “1 (valid)” is set in the padding flag, the padding adding unit 207 described later adds padding in accordance with the alignment size.
  • the padding flag is set to be invalid (for example, “0”). That is, when “0 (invalid)” is set in the padding flag, the padding adding unit 207 does not add padding.
  • the padding is a process for adjusting the length by adding meaningless data (for example, “0”) before or after the short data in order to adjust the data to a specific length.
  • a padding adding unit 207 which will be described later, performs so-called “zero padding” in which “0” is added by the number of digits that are insufficient for data to adjust the length.
  • the alignment size (adjusted size information) is a size for aligning the packet by padding, and the padding adding unit 207 adds padding to the payload of the packet according to the alignment size.
  • This alignment size is, for example, the ECC generation unit or the cache line size of the cache memory 5.
  • These padding flags and alignment sizes may be input (set) by an application (not shown) that operates on the information processing apparatus 2, or may be input by an operator.
  • the padding flag and the alignment size are added to the transmission packet by the control unit 205 as padding information (adjustment information).
  • the packet receiving unit 208 receives a packet transmitted from another information processing apparatus 2 or the like via the bus 8 and performs reception processing such as passing the payload to the processor 3. Further, the packet receiving unit 208 sends the data stored in the packet payload and the padding information (padding flag and alignment size) to the padding adding unit 207.
  • the packet transmission unit 206 transmits the packet created by the control unit 205 to the destination information processing device 2 in a state where the information processing device 2 is a transmission source node.
  • the packet transmission unit 206 When receiving a packet header and data from the control unit 205 and the DMA controller 204, the packet transmission unit 206 generates a packet and sends it to the bus 8. Further, in a state where the information processing apparatus 2 is a transmission destination node, the packet transmission unit 206 creates and transmits a response packet to the information processing apparatus 2 that is the transmission source of the received packet.
  • a padding addition unit (data creation unit, determination unit) 207 creates padded data by adding padding to the data received by the packet reception unit 208.
  • the padding adding unit 207 adds padding by adding padding so that the data is aligned with the alignment size when the padding flag “1 (valid)” is set in the padding information received from the packet receiving unit 208. Create data.
  • the padding adding unit 207 calculates the padding length p_f to be added to the head of the payload by the following equation (1).
  • P_f payload write start address ⁇ (n ⁇ alignment size) (1)
  • n floor (payload write start address / alignment size) (2) It is.
  • floor is a floor function
  • n is an integer value obtained by rounding down the decimal portion of “payload write start address / alignment size”.
  • the padding adding unit 207 calculates the padding length p_e added to the end of the payload by the following equation (3).
  • p_e (m ⁇ alignment size) ⁇ (p_f + payload length) (3)
  • m ceil ((payload length + p_f) / alignment size) (4) It is.
  • ceil is a ceiling function
  • m is an integer value obtained by rounding up a decimal part of “(payload length + p_f) / alignment size”.
  • the padding adding unit 207 sets “n ⁇ alignment size” as the DMA write start address, and sets “m ⁇ alignment size” as the DMA write length.
  • the padding adding unit 207 sends the created padded data to the DMA controller 204.
  • the DMA controller 204 writes the data with padding added to the memory 6.
  • the padding adding unit 207 sends the data received by the packet receiving unit 208 to the DMA controller 204.
  • the processing of the padding adding unit 207 of the information processing apparatus 2 in the parallel computer system 1 as an example of the first embodiment will be described according to the flowchart (steps A10 to A40) shown in FIG.
  • step A10 the padding adding unit 207 calculates the above equations (1) to (4) to calculate the values of n, p_f, m, and p_e.
  • step A20 the DMA write head address is set to “n ⁇ alignment size”, and the DMA write length is set to “m ⁇ alignment size”.
  • step A30 the padding adding unit 207 adds padding with a length of p_f to the beginning of the payload and creates padded data with padding with a length of p_e added to the end of the payload. To do. This padded data becomes DMA write data written to the memory 6 by the DMA controller 204.
  • step A40 the padding adding unit 207 sends the DMA write head address, the DMA write length, and the DMA write data (data with padding) set in step A20 to the DMA controller 204, and ends the process. Since the payload is aligned by the padding adding unit 207, the address and length of the payload are directly set to the DMA address and length.
  • the DMA controller 204 writes DMA write data (data with padding) from the DMA write start address of the memory 6 to the area corresponding to the DMA write length.
  • the processing at the time of data reception of the communication device 10 of the information processing device 2 in the parallel computer system 1 as an example of the first embodiment configured as described above will be described according to the flowchart (steps B1 to B4) shown in FIG. .
  • the packet receiving unit 208 of the communication device 10 receives the data, and sends the data stored in the packet payload and the padding information (padding flag and alignment size) to the padding adding unit 207.
  • the padding adding unit 207 determines whether the padding flag is valid with reference to the padding information. If “1” is set in the padding flag, that is, if the padding flag is valid (see YES route in Step B1), the padding adding unit 207 adds padding to the payload in Step B2. That is, padding adding section 207 performs processing according to the flowchart shown in FIG.
  • step B3 the DMA controller 204 writes the DMA write data (padded data) from the DMA write start address of the memory 6 to the area corresponding to the DMA write length, and the process is terminated.
  • the padding flag is set in the padding flag as a result of the determination in step B1, that is, if the padding flag is invalid (see NO route in step B1), the process proceeds to step B3.
  • the padding addition unit 207 refers to the padding information added to the received data and the padding flag is valid. In some cases, padded data is added to the payload to create padded data.
  • the DMA controller 204 writes the padded data in the memory 6. Thus, even when the received data is not aligned, the padding adding unit 207 aligns this data, so that the latency when writing to the memory 6 can be shortened.
  • padding information (padding flag and padding size) is added to the data to be transmitted, so that execution / non-execution of padding at the time of data reception in the information processing apparatus 2 at the transmission destination can be controlled. Is expensive. Further, padding adding section 207 calculates the length p_f of padding performed on the beginning of the payload and the length p_e of padding performed on the end of the payload, using the above-described equations (1) to (4). And create padded data.
  • the padding adding unit 207 sends the created padded data to the DMA controller 204.
  • the DMA controller 204 writes the data with padding added to the memory 6.
  • data with padding can be easily created. That is, data alignment can be easily realized.
  • the padding adding unit 207 sets the DMA write head address as “n ⁇ alignment size” based on the values n and m calculated by the equations (2) and (4), and sets the DMA write length to “m ⁇ Set to "Alignment size”. Then, the DMA controller 204 writes the data with padding to the area corresponding to the DMA write length from the DMA write start address of the memory 6, so that the data can be written to the memory 6 with a small latency.
  • the transmission source information processing apparatus 2a transmits a packet including padding information having a padding flag and an alignment size.
  • the padding adding unit 207 creates data with padding based on the padding information.
  • the present invention is not limited to this.
  • a transmission packet does not include a padding flag and an alignment size.
  • FIG. 8 is a diagram schematically illustrating a format of a transmission packet in the parallel computer system 1 as an example of the second embodiment
  • FIG. 9 is a diagram illustrating a functional configuration of a communication apparatus related to the parallel computer system.
  • the same fields as those already described indicate the same parts, and the description thereof is omitted.
  • the transmission packet includes fields for storing a packet type, a routing header, a local node address, a remote node address, an offset, and a payload.
  • the communication apparatus 10 has a cache line size holding section (adjusted size information storage section) in addition to the communication apparatus 10 of the first embodiment. ) 209, and other parts are configured in the same manner as the information processing apparatus 2 of the first embodiment.
  • the cache line size holding unit (adjustment size information storage unit) 209 is a storage device (memory) that holds the cache line size (adjustment information, adjustment size information) of the cache memory 5 of the processor 3.
  • the cache line size holding unit 209 stores the cache line size notified from the processor 3.
  • the processor 3 preferably notifies the cache line size holding unit 209 of the cache line size at a predetermined timing such as when the information processing apparatus 2 is activated.
  • the padding adding unit 207 determines whether the payload is aligned based on the packet received by the packet receiving unit 208. Specifically, the padding adding unit 207 aligns this data when the payload write start address of the received packet is a multiple of the alignment size and the length of the payload is a multiple of the alignment size. Judge.
  • the padding adding unit 207 adds padding to the data received by the packet receiving unit 208 to create data with padding.
  • the padding adding unit 207 reads the cache line size from the cache line size holding unit 209 as the alignment size, and uses it for calculating the above-described equations (1) to (4).
  • step A1 the padding addition unit 207 determines whether the payload is aligned based on the packet received by the packet reception unit 208.
  • the padding adding unit 207 determines that the payload is not aligned (see NO route in step A1), it creates padded data by adding padding to the data received by the packet receiving unit 208 To do. That is, steps A10 to A40 are performed.
  • the padding adding unit 207 determines that the payload is aligned (see YES route in step A1), the write start address of the payload is set to the DMA write start address in step A50, and the payload Let the length be the DMA write length. Further, the payload is set as DMA write data.
  • step A40 the padding adding unit 207 sends the DMA write head address, the DMA write length, and the DMA write data set in step A20 to the DMA controller 204, and ends the processing.
  • the DMA controller 204 writes DMA write data from the DMA write start address of the memory 6 to an area corresponding to the DMA write length.
  • the padding addition unit 207 aligns the payload based on the packet received by the packet reception unit 208. Judge whether or not. When it is determined that the payload is not aligned, the padding adding unit 207 adds padding to the payload and creates padded data. As a result, as in the first embodiment, even when the received data is not aligned, the latency when writing to the memory 6 can be shortened.
  • padding adding section 207 calculates the length p_f of padding performed on the beginning of the payload and the length p_e of padding performed on the end of the payload, using the above-described equations (1) to (4). And create padded data.
  • the padding adding unit 207 sends the created padded data to the DMA controller 204.
  • the DMA controller 204 writes the data with padding added to the memory 6.
  • the padding adding unit 207 sets the DMA write head address as “n ⁇ alignment size” based on the values n and m calculated by the equations (2) and (4), and sets the DMA write length to “m ⁇ Set to "Alignment size”. Then, the DMA controller 204 writes the data with padding to the area corresponding to the DMA write length from the DMA write start address of the memory 6, so that the data can be written to the memory 6 with a small latency.
  • the processor core 4 includes a communication device as data stored in the cache memory 5. When data is received from 10, the received data is stored in the cache memory 5 and the memory 6.
  • the padding adding unit 207 stores the padded data created by adding padding to the payload. Also in the parallel computer system 1 of Example 1 of the third embodiment, when the processor core 4 executes the arithmetic processing using the result of the calculation by another information processing apparatus such as the information processing apparatus 2a, the processor core 4 It waits until the communication apparatus 10 receives the data transmitted from the arithmetic processing apparatus. That is, the processor core 4 executes a polling process for waiting for data of calculation results from other information processing apparatuses.
  • the processor core 4 acquires the received data, and acquires it.
  • the stored data is stored in the cache memory 5 and the memory 6.
  • an example of processing for storing the data received by the processor core 4 in the cache memory 5 and the memory 6 will be described.
  • the processor core 4 stores the received data in the memory 6.
  • the processor core 4 executes the following processing. That is, the processor core 4 stores the received data in the memory 6 and stores the received data in the cache memory 5. That is, when the processor core 4 receives data from the communication device 10 as data to be stored in the cache memory 5, the processor core 4 stores the received data in the cache memory 5 and the memory 6.
  • the processor core 4 when the processor core 4 stores the received data in the cache memory 5, the information for maintaining the identity between the data stored in the cache memory 5 and the data stored in the memory 6. Refer to Then, the processor core 4 discharges the data stored in the cache memory 5 to the memory 6 based on the information for maintaining the referenced identity, and then stores the received data in the cache memory 5. Thereafter, the processor core 4 executes arithmetic processing using the data stored in the cache memory 5, that is, data to be polled.
  • the processor core 4 transmits the calculated data to another information processing apparatus as a result of the calculation, the processor core 4 transmits information indicating the information processing apparatus of the transmission destination and the calculated data to the communication apparatus 10. At this time, the processor core 4 determines whether or not the calculated data is data waiting for a processor core included in another information processing apparatus. If the processor core 4 determines that the calculated data is data that the processor core of another information processing apparatus is waiting for, the processor core 4 notifies the communication apparatus 10 that the processor core is waiting for data. Send.
  • the processor core 4 receives data from the communication device 10 as data stored in the cache memory 5 .
  • the processor core 4 refers to the Valid bit, Dirty bit, and tag data of the cache line that stores the received data. That is, the processor core 4 refers to the Valid bit and Dirty bit of the cache line corresponding to the index of the memory address storing the received data.
  • the processor core 4 stores the received data in the memory 6 when the referenced Valid bit is “0” or the referenced tag data does not match the received tag data of the memory address.
  • the processor core 4 executes the following processing when the referenced Valid bit is “1” and the referenced tag data matches the tag of the memory address storing the received data. That is, the processor core 4 stores the data received from the communication device 10 in the cache line that refers to the status data and the tag data.
  • the communication device 10 receives packetized data from other information processing devices such as the information processing device 2a via the bus 8. Here, the packetized data stores data and the memory address of the memory 6 that stores the data.
  • the communication apparatus 10 determines whether the received data is data that the processor core 4 is waiting for.
  • the communication device 10 determines that the received data is data that the processor core 4 is waiting for, the communication device 10 transmits the data to the processor core 4 as data to be stored in the cache memory 6. That is, the communication apparatus 10 stores the received data in the cache memory 5 and the memory 6 by transmitting the data to the processor core 4 as data stored in the cache memory 6.
  • the communication device 10 determines that the received data is not the data that the processor core 4 is waiting for, the communication device 10 transmits the data to the processor core 4 as data to be stored in the memory 6. That is, the communication device 10 stores the received data in the memory 6 by transmitting the data to the processor core 4 as data stored in the memory 6. Further, when the communication device 10 receives the data and the information indicating the other information processing device 2 a of the transmission destination from the processor core 4, the communication device 10 packetizes the received data and transmits the other data of the transmission destination via the bus 8. The packet is transmitted to the information processing apparatus 2a.
  • the communication device 10 when the communication device 10 receives from the processor core 4 that the data of the processor included in the other information processing device 2a is waiting, the communication device 10 packetizes the received data and is subject to polling processing. Is added to the packet. And the communication apparatus 10 transmits the packet which added control information to the other information processing apparatus 2a of a transmission destination.
  • Example 1 of the third embodiment in the communication device 10, when “1 (valid)” is set as the padding flag in the padding information received via the determination unit 14, the padding addition unit 207 Create padded data by padding the data so that the data is aligned to the alignment size.
  • the communication device 10 transmits this padded data to each processor core 4 as data held in the cache memory 5 or the memory 6.
  • the padding adding unit 207 sends the data received by the packet receiving unit 208 to each processor core 4 in the cache memory 5 or It is transmitted as data held in the memory 6. In other words, the communication device 10 a transmits the aligned data to the processor core 4.
  • FIG. 11 is a diagram for explaining an example of a communication apparatus related to the parallel computer system as Example 1 of the third embodiment.
  • the communication device 10 further includes a determination unit 14 in the communication device 10 of the first embodiment.
  • the control unit 205 packet generation unit executes the following processing when transmitting data that the processor core of another information processing apparatus 2a is waiting for. That is, the control unit 205 packetizes the data to be transmitted, and stores the memory address and the like of the memory included in the other information processing apparatus 2a of the transmission destination and the other information processing apparatus 2a of the transmission destination.
  • the control unit 205 adds control information indicating that data is written to a cache memory included in a processor core of another information processing apparatus 2a to the packet. Then, the control unit 205 transmits the generated packet to the packet transmission unit 206.
  • FIG. 12 is a diagram for explaining an example of a packet generated by the control unit 205 according to Example 1 of the third embodiment.
  • the conventional packet has a header portion in which an address indicating another information processing apparatus 2a of the transmission destination is stored, and a data portion in which data is stored.
  • the control unit 205 generates a packet shown in FIG. Specifically, as shown in FIG. 12C, the control unit 205 adds a 1-bit flag area for storing control information between the header and data of the packet.
  • the control unit 205 stores “1” in the flag area as control information when the data to be transmitted is data that the processor core of the other information processing apparatus 2a of the transmission destination waits. Further, when the data to be transmitted is not the data that the processor core of the information processing apparatus as the transmission destination waits for, the control unit 205 stores “0” in the flag area as control information. It is assumed that the packet storing the control information described above generates not only the information processing apparatus 2 but also other information processing apparatuses such as the information processing apparatus 2a.
  • the packet transmission unit 206 when the packet transmission unit 206 receives the packet generated by the control unit 205, the packet transmission unit 206 transmits the received packet to the transmission destination via the bus 8 as illustrated in FIG. It transmits to the other information processing apparatus 2a. As shown in (C) of FIG. 11, the packet reception unit 208 transfers the received packet to the determination unit 14 when receiving the packet via the bus 8. The determination unit 14 determines whether “1” is stored in the flag area of the received packet.
  • the determination unit 14 determines that the data stored in the packet is data stored in the cache memory 5. Further, when “0” is stored in the flag area of the packet, the determination unit 14 determines that the data stored in the packet is data stored in the memory 6. Thereafter, the determination unit 14 transmits the determined content and the data stored in the packet to the padding addition unit 207.
  • the padding adding unit 207 creates padded data by adding padding to the data received by the packet receiving unit 208.
  • the padding addition unit 207 performs padding by adding padding so that the data is aligned with the alignment size when “1 (valid)” is set as the padding flag in the padding information received via the determination unit 14. Creates data with a label. And then.
  • the padding adding unit 207 sends the created padded data to the DMA controller 204 as DMA write data.
  • the padding adding unit 207 sends the data received by the packet receiving unit 208 to the DMA controller 204 as DMA write data.
  • the DMA controller 204 storage unit executes the following processing. That is, the DMA controller 204 transmits the DMA data sent from the padding adding unit 207 to the processor core 4 as data to be stored in the cache memory 5 and the memory 6 as shown in FIG.
  • the DMA controller 204 stores the DMA data sent from the padding addition unit 207 in the memory 6.
  • the data is transmitted to the processor core 4 as data. Specifically, when “1” is stored in the flag area of the packet, the DMA controller 204 sends the data received from the padding adding unit 207 and a notification that the data is stored in the cache memory 5 to the processor. Transmit to core 4. If “0” is stored in the flag area of the packet, the DMA controller 204 transmits the data received from the padding adding unit 207 to the processor core 4. That is, the DMA controller 204 transmits data received from the padding adding unit 207 as data to be stored in the memory 6 to the processor core 4.
  • the padding adding unit 207 creates padded data by adding padding to the payload of this data. .
  • the communication device 10 transmits the padded data to the processor core 4. If the data received by the packet receiving unit 208 is aligned, the padding adding unit 207 transmits the data received by the packet receiving unit 208 to the processor core 4.
  • the communication device 10 transmits the aligned data (aligned data) to the processor core 4.
  • the communication device 10 executes the following processing when transmitting data that is waited for by a processor core of another information processing device 2a, that is, data to be polled. That is, the communication device 10 stores “1” as control information in the flag area of the packet to be transmitted, and transmits the control information to the other information processing device 2a of the transmission destination.
  • communication apparatuses included in other information processing apparatuses such as the information processing apparatus 2a also transmit a packet storing “1” in the flag area when transmitting data that the processor core 4 is waiting for.
  • the communication device 10 stores the alignment size in the alignment size area of the data (packet) to be transmitted. Furthermore, when the data to be transmitted is not aligned to the alignment size, the communication device 10 stores “1” in the padding flag area and transmits the data. Further, when the data to be transmitted is aligned to the alignment size, the communication device 10 stores “0” in the padding flag area and transmits the data.
  • the communication device 10 transmits the data stored in the received packet to the padding adding unit 207 as data to be written in the cache memory 5.
  • the padding adding unit 207 adds padding in accordance with the alignment size to the received packet and transmits the packet to the DMA controller 204.
  • the DMA controller 204 transmits the packet received from the padding adding unit 207 to the processor core 4 as data to be written in the cache memory 5.
  • the processor core 4 caches the data received from the communication device 10 when the data stored in the memory address to which the received data is to be written among the data stored in the memory 6 is cached in the cache memory 5. Cache in memory 5. For this reason, the processor core 4 can read the waiting data from the cache memory 5 instead of the memory 6, and therefore can efficiently execute the arithmetic processing.
  • the DMA write data received by the processor core 4 is aligned data (aligned data), so that the latency when stored in the cache memory 5 can be reduced.
  • the communication device 10 transmits the data stored in the received packet to the padding adding unit 207 as data to be written in the memory 6.
  • the padding adding unit 207 adds padding in accordance with the alignment size to the received packet and transmits the packet to the DMA controller 204.
  • the DMA controller 204 transmits the packet received from the padding adding unit 207 to the processor core 4 as data to be written in the memory 6.
  • the processor core 4 writes data into the memory 6. That is, the information processing apparatus 2 stores the data that the processor core 4 is waiting for in the cache memory 5 of the processor core 4 only when the data is received from the other information processing apparatus 2a, and stores other data in the memory 6 Store. For this reason, as a result of preventing the data used for the calculation stored in the cache memory 5 from being discharged by the data that is unknown to be used for the calculation, the parallel computer system 1 can prevent the calculation processing speed from being lowered. .
  • the DMA write data received by the processor core 4 is aligned data (aligned data), so that the latency when stored in the cache memory 5 can be reduced.
  • the processor 3, the processor core 4, the control unit 205, the packet transmission unit 206, the packet reception unit 208, the determination unit 14, the padding addition unit 207, and the DMA controller 204 are realized by an integrated circuit such as an LSI.
  • FIG. 13 is a flowchart for explaining the flow of processing executed by the communication apparatus according to Example 1 of the third embodiment. In the example illustrated in FIG. 13, the communication device 10 starts processing with the reception of a packet whose destination is the information processing device 2 via the bus 8 as a trigger.
  • the communication apparatus 10 determines whether “1” is stored in the flag area of the received packet (step S101). When “1” is stored in the flag area of the received packet (see YES route in step S101), the communication device 10 stores the data stored in the received packet in the cache memory 5. Data is transmitted to the processor core 4 (step S102). At this time, if “1” is stored in the padding flag, the padding adding unit 207 adds padding according to the alignment size to the received packet to create DMA write data. . The padding adding unit 207 transmits the created DMA write data to the DMA controller 204, and the DMA controller 204 transmits the DMA write data to the processor core 4 as data stored in the cache memory 5.
  • the padding adding unit 207 stores the received packet in the received packet without adding padding in accordance with the alignment size. Data is transmitted to the DMA controller 204 as DMA write data. The DMA controller 204 transmits DMA write data to the processor core 4 as data to be stored in the cache memory 5.
  • the communication device 10 stores the data stored in the received packet in the memory 6. To the processor core 4 (step S103). Thereafter, the communication device 10 ends the process. At this time, if “1” is stored in the padding flag, the padding adding unit 207 adds padding according to the alignment size to the received packet to create DMA write data. . The padding adding unit 207 transmits the created DMA write data to the DMA controller 204, and the DMA controller 204 transmits the DMA write data to the processor core 4 as data stored in the memory 6. When “0” is stored in the padding flag, the padding adding unit 207 stores the received packet in the received packet without adding padding in accordance with the alignment size.
  • Data is transmitted to the DMA controller 204 as DMA write data.
  • the DMA controller 204 transmits DMA write data to the processor core 4 as data to be stored in the memory 6.
  • the information processing apparatus 2 determines whether or not the processor core 4 is waiting for the received data.
  • the information processing apparatus 2 stores the received data in the cache memory 5. Further, when the information processing apparatus 2 determines that the received data is not waiting for the processor core 4, the information processing apparatus 2 stores the received data in the memory 6 instead of the cache memory 5.
  • the information processing apparatus 2 prevents the data stored in the cache memory 5 from being discharged when the processor core 4 receives data that is not used for calculation.
  • the processor core of each information processing device 2, 2a can execute efficient processing using data stored in the cache memory, thereby preventing a reduction in calculation processing speed. can do.
  • Each information processing device 2, 2 a stores control information indicating that the processor core is waiting in a packet to be transmitted when transmitting data that the processor core of another information processing device is waiting for. .
  • Each information processing device 2, 2 a stores the data of the received packet in the cache memory 5 when the control information is stored in the received packet.
  • Each information processing device 2, 2 a stores the data of the received packet in the memory 6 when the control information is not stored in the received packet. Therefore, each of the information processing apparatuses 2 and 2a can easily determine whether or not the received data should be stored in the cache memory.
  • the padding adding unit 207 refers to the padding information added to the received data, and creates padded data by adding padding to the payload when the padding flag is valid.
  • the DMA controller 204 writes the padded data in the cache memory 5 and the memory 6. As a result, even when the received data is not aligned, the latency when writing to the cache memory 5 or the memory 6 can be reduced.
  • Example 2 of the third embodiment a parallel computer system having a plurality of information processing apparatuses in which processors having a plurality of processor cores are installed will be described.
  • FIG. 14 is a diagram for explaining an example of a parallel computer system related to Example 2 of the third embodiment.
  • the parallel computer system 1a includes a plurality of information processing apparatuses 2b and 2c. Note that the information processing apparatus 2c performs the same processing as the information processing apparatus 2b, and a description thereof will be omitted.
  • the information processing apparatus 2b has a processor 3a. Further, the processor 3a has a plurality of processor cores 4a to 4c. An arbitrary number of processor cores in the processor 3a can be applied.
  • the processor cores 4a to 4c have cache memories 5a to 5c, respectively. In the following description, the processor cores 4b and 4c are assumed to perform the same functions as the processor core 4a, and the description thereof is omitted.
  • the cache memories 5b and 5c are assumed to perform the same functions as the cache memory 5a, and the description thereof is omitted.
  • the cache memory 5a has a plurality of cache lines for storing status data, tag data, and data, like the cache memory 5 according to Example 1 of the third embodiment.
  • the cache memory 5 stores the identity information indicating the relationship between the data stored in the same cache line as the tag information, the data stored in the other cache memories 5b and 5c, and the data stored in the memory 6. Is done.
  • the cache memory 5 stores information indicating the state of the cache line based on the MESI protocol (Illinois protocol) as the state data. Specifically, when “M: Modify” is stored in the state data, the data stored in the same cache line is exclusively cached, and the cached data is updated by the processor core 4a. Indicates that the status has been updated.
  • MESI protocol Illinois protocol
  • the processor core 4a stores the received data in the memory 6 when the communication device 10a receives data that the processor cores 4a to 4c have not waited for. In addition, the processor core 4a holds in the cache memory 5a the data received by the communication device 10a that is waiting for itself and stored in the memory address of the memory 6 where the received data is stored. If so, the following processing is executed.
  • the processor core 4a determines whether or not the data held in the cache memory 5a is cached by the other processor cores 4b and 4c. If it is determined that the data is held, the processor core 4a stores the received data in the memory 6 To store. When the processor core 4a determines that the data held in the cache memory 5a is not cached by the other processor cores 4b and 4c, the processor core 4a stores the received data only in the cache memory 5a.
  • the padding adding unit 207 adds padding to the payload to form padded data, and the padded data is stored in the cache memories 5a and 5b. , 5 c and the memory 6. If the data received by the communication device 10a is aligned, the data is stored in the cache memories 5a, 5b, 5c and the memory 6 in the aligned state. That is, the aligned data is stored in the cache memories 5a, 5b, 5c and the memory 6.
  • the processor core 4a executes the following processing. That is, the processor core 4a refers to the cache line status data corresponding to the index of the memory address of the memory 6 storing the received data in the cache memory 5a.
  • the processor core 4a writes the data stored in the same cache line as the referenced state data to the memory 6.
  • the processor core 4a updates the referenced state data from “M” to “I”.
  • the processor core 4 a stores the received data in the memory 6. If the referenced state data is other than “M”, the processor core 4 a updates the referenced state data to “I” and stores the received data in the memory 6.
  • the data written to the memory 6 is aligned data.
  • the processor core 4a executes the following processing. That is, the processor core 4a refers to the cache line state data and the tag data corresponding to the memory address index of the memory 6 storing the received data in the cache memory 5a.
  • the processor core 4a receives the received data when “I” is stored in the referenced status data, or when the tag of the memory address storing the received data does not match the referenced tag data. Is stored in the memory 6.
  • the data written to the memory 6 is also aligned data.
  • the processor core 4a stores the received data in the memory 6 when "S" is stored in the referenced status data, and the tag of the memory address storing the received data matches the referenced tag data. And the state data referred to is updated from “S” to “I”. Further, the processor core 4a performs the following processing when the referenced status data is “M” or “E” and the tag of the memory address storing the received data matches the referenced tag data. Execute. That is, the processor core 4a stores the received data in the cache memory 5a, and updates the referenced state data to “M”. The data written to the cache memory 5 is also aligned data.
  • each of the processor cores 4a to 4c receives data from the communication device 10a as data to be stored in the cache memory, the cache line state data and tag data corresponding to the index of the memory address for storing the received data And refer to.
  • Each of the processor cores 4a to 4c receives the received data from the referenced status data and the tag data, and is stored in the memory address for storing the received data. It is determined whether or not the data stored in its own cache memory. That is, each of the processor cores 4a to 4c determines whether or not polling processing is performed on its own cache memory.
  • the communication device 10a When the communication device 10a receives a packet from another information processing device such as the information processing device 2c, the communication device 10a determines whether “1” is stored in the flag area of the received packet. Then, when “1” is stored in the flag area of the received packet, the communication device 10a executes the following processing. That is, the communication device 10a transmits the received data as data to be held in the cache memory to the processor cores 4a to 4c. At this time, in the communication device 10a, when “1 (valid)” is set as the padding flag in the padding information received via the determination unit 14, the padding adding unit 207 aligns the data to the alignment size. Create padded data by adding padding. The communication device 10a transmits the padded data to the processor cores 4a to 4c as data held in the cache memories 5a to 5c.
  • the padding adding unit 207 transmits the data received by the packet receiving unit 208 to the processor cores 4a to 4c in the cache memory. It is transmitted as data held in 5a to 5c.
  • the communication device 10 a transmits the received data to the processor cores 4 a to 4 c as data to be stored in the memory 6.
  • the padding adding unit 207 aligns the data to the alignment size. Create padded data by adding padding. The communication device 10a transmits the padded data as data held in the memory 6 to the processor cores 4a to 4c.
  • FIG. 15 is a diagram for explaining a communication device according to Example 2 of the third embodiment.
  • the communication device 10a includes a control unit 205 (packet generation unit), a packet transmission unit 206, a packet reception unit 208, a determination unit 14, a padding addition unit 207, and a DMA controller 204a (storage unit).
  • the padding adding unit 207 creates data with padding by adding padding so that the data is aligned with the alignment size when the padding flag “1” is set in the padding information received via the determination unit 14. To do.
  • the padding adding unit 207 transmits the created padded data to the DMA controller 204.
  • the padding adding unit 207 transmits the data received by the packet receiving unit 208 to the DMA controller 204.
  • the DMA controller 204a performs data cached in the cache memories 5a to 5c as shown in FIG.
  • the received data is transmitted to each of the processor cores 4a to 4c. That is, when the determination unit 14 determines that “1” is stored in the flag area of the packet, the DMA controller 204a holds the data stored at the memory address of the memory 6 that stores the received data.
  • the received data is stored in the cache memory.
  • the DMA controller 204a receives the data stored in the memory 6 as shown in FIG.
  • the transmitted data is transmitted to each of the processor cores 4a to 4c. That is, when the determination unit 14 determines that “0” is stored in the flag area of the packet, the DMA controller 204 a stores the received data in the memory 6.
  • the information processing apparatus 2b includes the processor 3a having the plurality of processor cores 4a to 4c. Each of the processor cores 4a to 4c has cache memories 5a to 5c, respectively.
  • the information processing device 2b When the information processing device 2b receives a packet from another information processing device such as the information processing device 2c, whether or not “1” is stored as control information in the flag area of the received packet. Determine. When “1” is stored as the control information, the information processing device 2b stores the data stored in the memory address of the memory 6 that stores the received packet data in the cache memory that caches the data. Stores received packet data. Further, when “0” is stored as the control information, the information processing apparatus 2 b stores the received packet data in the memory 6.
  • the information processing apparatus 2b when the information processing apparatus 2b receives data to be polled by the processor cores 4a to 4c, the information processing apparatus 2b can directly store the received data in the cache memories 5a to 5c. Therefore, the information processing apparatus 2b can efficiently perform the arithmetic processing executed by the processor 3a even when the processor 3a is a multi-core processor having a plurality of processor cores 4a to 4c.
  • the information processing apparatus 2b when the information processing apparatus 2b receives data that is not subject to polling processing by the processor cores 4a to 4c, the information processing apparatus 2b stores the received data in the memory 6. For this reason, the information processing device 2b can prevent the data used by the processor cores 4a to 4c from being output from the cache memories 5a to 5c by the received data. Therefore, the parallel computer system 1a can cause the processor 3a to execute efficient arithmetic processing without reducing the calculation processing speed.
  • each cache memory 5a to 5c stores identity information indicating the relationship between the data held in itself, the data held in the other cache memories 5a to 5c, and the data stored in the memory 6.
  • identity information indicating the relationship between the data held in itself, the data held in the other cache memories 5a to 5c, and the data stored in the memory 6.
  • each of the processor cores 4a to 4c receives data as data to be stored in the cache memory, each of the processor cores 4a to 4c includes the data cached in its own cache memory 5a to 5c and the data at the memory address for storing the received data. Each piece of identity information is retained.
  • each of the processor cores 4a to 4c maintains the identity of the cached data and the data stored in the memory 6 based on the identity information stored in its own cache memory 5a to 5c. Thereafter, each of the processor cores 4a to 4c stores the data received from the communication device 10 in the cache memories 5a to 5c. For this reason, the parallel computer system 1a retains data coherency even when each of the processor cores 4a to 4c has its own cache memory 5a to 5c, and executes appropriate arithmetic processing on each of the information processing devices 2b and 2c. Can be made.
  • the padding adding unit 207 refers to the padding information added to the received data, and creates padded data by adding padding to the payload when the padding flag is valid.
  • the DMA controller 204 writes the padded data to the cache memories 5 a to 5 c and the memory 6. As a result, even when the received data is not aligned, the latency when writing to the cache memories 5a to 5c and the memory 6 can be shortened.
  • Example 3 of the third embodiment a parallel computer system having a plurality of information processing apparatuses in which a plurality of processor cores each having its own L1 cache memory and a processor having one L2 cache memory shared by each processor core is installed. Will be described.
  • FIG. 16 is a diagram for explaining an example of a parallel computer system according to Example 3 of the third embodiment.
  • the parallel computer system 1b includes a plurality of information processing apparatuses 2e and 2f. Note that the information processing device 2f performs the same processing as the information processing device 2e, and a description thereof will be omitted.
  • the information processing device 2e has a processor 3b.
  • the processor 3b includes a plurality of processor cores 4d to 4f and a level 2 cache memory 7 shared by the processor cores 4d to 4f.
  • Each of the processor cores 4d to 4f has level 1 cache memories 5d to 5f, respectively. Note that the processor cores 4e and 4f exhibit the same functions as the processor core 4d, and a description thereof will be omitted.
  • Example 3 of the third embodiment in the communication device 10a, when “1 (valid)” is set as the padding flag in the padding information received via the determination unit 14, the padding addition unit 207 Create padded data by padding the data so that the data is aligned to the alignment size.
  • the communication device 10a transmits the padded data to the processor cores 4d to 4f as data held in the level 1 cache memories 5d to 5f or the memory 6.
  • the padding adding unit 207 sends the data received by the packet receiving unit 208 to the processor cores 4d to 4f at level 1
  • the data is transmitted as data held in the cache memories 5d to 5f or the memory 6. That is, the communication device 10a transmits the aligned data to the processor cores 4d to 4f.
  • Each level 1 cache memory 5d to 5f has a plurality of cache lines having a line size of 64 bytes.
  • Each level 1 cache memory 5d to 5f has “2 N1 ” cache lines, and “2” bits of status data, “34-N 1 ” bits of tag data, and 64 bytes of data are stored in each cache line. It is a cache memory of “2 N1 + 6 ” bytes to be stored.
  • N 1 is the size of the index that each level 1 cache memory 5d to 5f associates with its own cache line.
  • the information stored in the cache lines of the level 1 cache memories 5d to 5f is the same information as the information stored in the cache lines of the cache memories 5a to 5c.
  • the state data stored in each cache line of each level 1 cache memory 5d to 6f is identity information indicating the following identity. That is, the status data indicates the identity of data stored in the same cache line, data stored in the other level 1 cache memories 5d to 5f, and data stored in the level 2 cache memory 7.
  • the level 2 cache memory 7 has “2 N2 ” cache lines each storing 64-bit data.
  • the level 2 cache memory 7 is a “2 N2 + 6 ” byte cache memory that stores “2” bit status data, “34-N 2 ” bit tag data, and 64 byte data in each cache line.
  • N 2 is the size of the index that the level 2 cache memory 7 associates with its own cache line.
  • the state data stored in each cache line of the level 2 cache memory 7 indicates the identity between the data stored in the same cache line and the data stored in the memory 6. Therefore, the data stored in the level 2 cache memory 7 is also aligned data.
  • the level 1 cache memories 5d to 5f and the level 2 cache memory 7 are direct map type cache memories. For example, when each of the level 1 cache memories 5d to 5f and the level 2 cache memory 7 holds the data stored in the memory address “i” of the memory 6, the cache line whose cache line number is “i” is stored. The data shall be held in
  • the processor core 4d stores the received data in the memory 6 when the communication device 10a receives data that the processor cores 4d to 4f are not waiting for. Further, the processor core 4d executes the following process when the communication device 10a receives the data that the processor core 4d is waiting for. That is, the processor core 4d determines whether the data stored in the storage area indicated by the memory address storing the received data in the memory 6 is cached in the level 1 cache memory 5d as the primary cache memory.
  • the processor core 4d determines that the data stored in the storage area of the memory 6 indicated by the memory address is held in the level 1 cache memory 5d, the received data is stored in the level 1 cache memory 5d. Cache. The data written to the cache memory 5 is aligned data, and the latency can be reduced.
  • the processor core 4d determines that the data stored in the storage area of the memory 6 indicated by the memory address is not held in the level 1 cache memory 5d, the processor core 4d stores the received data in the memory 6.
  • the data written to the memory 6 is also aligned data, which can reduce the latency.
  • an example of processing executed by the processor core 4d will be described. For example, when the processor core 4d receives data from the communication device 10a as data to be stored in the memory 6, the processor core 4d performs the following processing. That is, the processor core 4d refers to the state data stored in the cache line corresponding to the index of the memory address in which the received data is stored in the level 1 cache memory 5d.
  • the processor core 4d If the referenced state data is “M”, the processor core 4d writes data in the same cache line as the referenced state data to the memory 6, and updates the referenced state data to “I”. Then, the processor core 4 d stores the received data in the memory 6. The data written to the memory 6 is aligned data.
  • the processor core 4d executes the following processing. That is, the processor core 4d refers to the status data and the tag data among the cache lines corresponding to the memory address index for storing the received data. Then, the processor core 4d stores the received data in the memory when “I” is stored in the referenced state data or when the referenced tag data is different from the tag of the memory address storing the received data. 6 is stored. The data written to the memory 6 is also aligned data.
  • the processor core 4d stores “S” in the referenced status data, and if the referenced tag data matches the tag of the memory address storing the received data, the received data is stored in the memory 6.
  • the stored state data is updated to “I”.
  • the processor core 4d performs the following processing. Execute. That is, the processor core 4d stores the received data in its own cache memory, that is, the level 1 cache memory 5d, and updates the referenced state data to “M”. At this time, the processor core 4 d does not store the received data in the memory 6.
  • the data written to the cache memory 5d is aligned data.
  • the processor core 4 d When the received data is stored in the memory 6, the processor core 4 d performs a process of holding data coherency that is data consistency between the cache memories 5 a to 5 c and the main memory 6 before writing. Execute. That is, the processor core 4d refers to the state data and tag data of the cache line corresponding to the index of the memory address storing the received data in the level 2 cache memory 7. If the referenced state data is “M” and the tag data matches the tag of the memory address storing the received data, the processor core 4d is stored in the same cache line as the referenced state data. The stored data is stored in the memory 6. Thereafter, the processor core 4 d updates the referenced state data to “I”, and further stores the received data in the memory 6. The data written in these memories 6 is also aligned data.
  • the processor core 4d receives the received data as data to be stored in the level 1 cache memory 5d when the communication device 10a receives the information that any of the processor cores 4d to 4f is subject to polling processing. .
  • the processor core 4d determines whether or not the data stored in the storage area of the memory 6 that stores the received data is cached exclusively in the level 1 cache memory 5d. If the data stored in the storage area of the memory 6 storing the received data is exclusively cached in the level 1 cache memory 5d, the processor core 4d stores the received data in the level 1 cache memory. Cache to 5d. The data written to the cache memory 5d is also aligned data.
  • the processor core 4d has cached data at a memory address in which data to be polled is stored. For this reason, when the information processing apparatus 2e receives data that the processor core 4d is waiting for by the communication apparatus 10a, the information processing apparatus 2e stores the received data in the level 1 cache memory 5d instead of the memory 6. As a result, the parallel computer system 1b can cause the information processing apparatuses 2e and 2f to execute processing efficiently.
  • the information processing apparatus 2e includes the processor 3b having the plurality of processor cores 4d to 4f. Each of the processor cores 4d to 4f has level 1 cache memories 5d to 5f, respectively. If the information processing device 2e receives a packet from another information processing device such as the information processing device 2f, whether or not “1” is stored as control information in the flag area of the received packet is determined. Determine.
  • the information processing device 2e When “1” is stored as the control information, the information processing device 2e stores the received data in the level 1 cache memories 5d to 5f that cache the data at the memory address storing the received data. Store. Further, when “0” is stored as the control information, the information processing device 2 e stores the received packet data in the memory 6.
  • the information processing apparatus 2e when the information processing apparatus 2e receives data to be polled by the processor cores 4d to 4f, the information processing apparatus 2e can directly store the received data in the level 1 cache memories 5d to 5f. For this reason, the information processing device 2e can efficiently perform the arithmetic processing executed by the processor 3b. Further, the information processing device 2e stores the received data in the memory 6 when receiving data that is not subject to polling by the processor cores 4d to 4f. For this reason, the information processing device 2e can prevent the data used by the processor cores 4d to 4f from being processed from the level 1 cache memories 5d to 5f by the received data. For this reason, the parallel computer system 1b can perform efficient arithmetic processing without reducing the calculation processing speed.
  • Each of the level 1 cache memories 5d to 5f indicates the relationship between the data cached therein, the data stored in the other level 1 cache memories 5d to 5f, and the data stored in the level 2 cache memory 7.
  • First identity information which is data is stored.
  • the level 2 cache memory 7 stores second identity information, which is state data indicating the relationship between the data cached in itself and the data cached in the memory 6.
  • Each of the processor cores 4d to 4f has the data stored in the level 1 cache memories 5d to 5f, the data stored in the level 2 cache memory 7 and the memory based on the first identity information and the second identity information. 6 holds the identity with the data stored in 6.
  • the parallel computer system 1b appropriately maintains the data identity even when the processor cores 4d to 4f have their own level 1 cache memories 5d to 5f and share the level 2 cache memory 7. Therefore, appropriate arithmetic processing can be executed.
  • the padding adding unit 207 refers to the padding information added to the received data, and creates padded data by adding padding to the payload when the padding flag is valid.
  • the DMA controller 204 causes the padded data to be written in the level 1 cache memories 5 d to 5 f and the memory 6. As a result, even when the received data is not aligned, the latency when writing to the level 1 cache memories 5d to 5f and the memory 6 can be shortened.
  • FIG. 17 is a diagram for explaining the parallel computer system according to the fourth example of the third embodiment.
  • the parallel computer system 1c includes a plurality of information processing apparatuses 2f and 2g. Although omitted in FIG. 17, the parallel computer system 1c is assumed to have a larger number of information processing apparatuses.
  • the information processing device 2g executes the same processing as the information processing device 2f, and the following description is omitted. Also, components that perform the same processes as those in the first to third embodiments and the first to fourth embodiments of the third embodiment are denoted by the same reference numerals, and the following description is omitted.
  • the information processing device 2f includes a processor 3c, a memory 6, and a communication device 10b.
  • the processor 3c has a processor core 4g.
  • the processor core 4 g has a cache memory 5.
  • the communication device 10 b has a write destination address table 16.
  • the processor core 4g executes the same processing as that of the processor core 4 related to Example 1 of the third embodiment. That is, when the processor core 4g receives data as data to be stored in the memory 6 from the communication device 10b, the processor core 4g executes the same processing as the processor core 4 and discharges the received data to the memory 6.
  • the processor core 4 g When the processor core 4 g receives data from the communication device 10 b as data to be stored in the cache memory 5, the processor core 4 g performs the same processing as the processor core 4 and stores the received data in the cache memory 5. Therefore, the description of the process in which the processor core 4g stores data in the cache memory 5 or the memory 6 is omitted.
  • the processor core 4g when executing the polling process for waiting for received data, the processor core 4g immediately stores the memory address of the memory 6 for storing the data to be polled in the write destination address table 16 of the communication device 10b. sign up. Specifically, the processor core 4g transmits the memory address of the memory 6 that stores data to be polled to the communication device 10b, and writes the transmitted memory address to the update unit 17 of the communication device 10b described later. It is stored in the destination address table 16.
  • the processor core 4g receives data to be polled from the communication device 10c, and stores the data to be polled in the cache memory 5 when the received data is stored in the cache memory 5. This is notified to the communication device 10c. For example, the processor core 4g transmits to the communication device 10b the memory address of the memory 6 storing the data stored in the cache memory 5 together with the fact that the data to be polled is stored in the cache memory 5.
  • the communication device 10 b includes a write destination address table 16 that holds a control address for controlling writing of data to the cache memory 5.
  • the communication device 10b when the write destination address of the data received from the other information processing devices including the information processing device 2g matches the control address held in the write destination address table 16, Execute the process. In other words, the communication device 10b transmits the received data to the processor core 4g as data to be stored in the cache memory 5.
  • the communication device 10b transmits the received data to the processor core 4g as data to be stored in the memory 6. To do.
  • the communication device 10b executes the following processing. That is, the communication device 10 b deletes the memory address of the memory 6 that stores the data stored in the cache memory 5 from the write destination address table 16.
  • the communication device 10b receives from the processor core 4g that the data to be polled is stored in the cache memory 5 and the memory address of the memory 6 that stores the data stored in the cache memory 5. In such a case, the communication device 10 b searches the received memory address from the write destination address table 16 and deletes the searched memory address from the write destination address table 16.
  • Example 4 of the third embodiment in the communication device 10b, when “1 (valid)” is set as the padding flag in the padding information received via the determination unit 14, the padding addition unit 207 creates padded data by adding padding so that the data is aligned to the alignment size.
  • the communication device 10b transmits the padded data as data held in the cache memory 5 or the memory 6 to the processor core 4g.
  • the padding adding unit 207 transfers the data received by the packet receiving unit 208 to the cache memory 5 or the processor core 4g. It is transmitted as data held in the memory 6. That is, the communication device 10b transmits the aligned data to the processor core 4g.
  • FIG. 18 is a diagram for describing an example of a communication apparatus according to Example 4 of the third embodiment.
  • the communication device 10b includes a control unit 205 (packet generation unit), a packet transmission unit 206, a packet reception unit 208, a determination unit 14a, a DMA controller 204 (storage unit), a write destination address table 16, and an update. Section 17 and padding adding section 207.
  • the write destination address table 16 holds a memory address in which data targeted for polling processing of the processor core 4g is stored.
  • FIG. 19 is a diagram for explaining an example of the write destination address table.
  • the write destination address table 16 has N line memories with line numbers “0” to “N ⁇ 1” for storing memory addresses.
  • a valid bit is stored in a 1-bit area shown in FIG. 19A, and a memory address is stored in a 64-bit range shown in FIG. 19B.
  • the valid bit is a bit indicating whether or not the memory address stored in the line memory is valid data. For example, when “0” is stored in the valid bit, it indicates that the data at the memory address stored in the line memory is invalid. When “1” is stored in the valid bit, it indicates that the data at the memory address stored in the line memory is valid.
  • the write destination address table 16 is a semiconductor memory device such as a RAM (Random Access Memory), a ROM (Read Only Memory), a flash memory (flash memory), or the like.
  • the determination unit 14a When receiving a packet from the packet reception unit 208, the determination unit 14a acquires the memory address of the memory 6 that stores the data stored in the received packet. The determination unit 14 a determines whether the same memory address as the acquired memory address is stored in the write destination address table 16. In other words, the determination unit 14 a compares the memory address stored in the line memory in which “1” is stored in the valid bit with respect to the acquired memory address among the line memories included in the write destination address table 16. When the memory address stored in the line memory in which “1” is stored in the valid bit matches the acquired memory address, the determination unit 14a caches the data stored in the received packet. It is determined that the data is stored in the memory 5.
  • the determination unit 14a determines that the memory address stored in the line memory in which “1” is stored in the valid bit does not match the acquired memory address, the determination unit 14a stores the received packet in the received packet. It is determined that the data is data to be stored in the memory 6.
  • the update unit 17 when the update unit 17 receives the memory address of the memory 6 that stores the data to be polled from the processor core 4g, the update unit 17 sets the received memory address to the write destination address. Add to table 16.
  • the updating unit 17 sets the memory address of the memory 6 that stores the data to be polled as the write destination address. Delete from table 16.
  • the update unit 17 receives the memory address of the memory 6 that stores data to be polled from the processor core 4g, the update bit 17 in each line memory included in the write destination address table 16 has “ The line memory that is “0” is selected. Then, the updating unit 17 stores the memory address received from the processor core 4g in the selected line memory and updates the valid bit of the selected line memory to “1”.
  • the update unit 17 When the update unit 17 receives from the processor core 4g that the data to be polled is stored in the cache memory 5 and the memory address of the memory 6 that stores the data stored in the cache memory 5, The following processing is executed. That is, the update unit 17 searches for the line memory having the effective bit “1” among the line memories included in the write destination address table 16 and storing the address received from the processor core 4 g. To do. Then, the update unit 17 updates the effective bit of the searched line memory to “0”.
  • the update unit 17 is an electronic circuit.
  • an integrated circuit such as an application specific integrated circuit (ASIC) or a field programmable gate array (FPGA), or a central processing unit (CPU) or a micro processing unit (MPU) is applied.
  • ASIC application specific integrated circuit
  • FPGA field programmable gate array
  • MPU micro processing unit
  • FIG. 20 is a flowchart for explaining the flow of processing executed by the communication apparatus according to Example 4 of the third embodiment.
  • the communication device 10 b starts processing by receiving a packet whose destination is the information processing device 2 f via the bus 8 as a trigger.
  • the communication device 10b determines whether or not the write destination address of the data stored in the received packet matches the memory address stored in the write destination address table 16 (step S201). That is, the communication device 10 b determines whether or not the memory address of the memory 6 that stores the received data is registered in the write destination address table 16.
  • the communication device 10b executes the process. That is, the communication device 10b transmits the received packet data to the processor core 4g as data to be stored in the cache memory 5 (step S202). At this time, if “1” is stored in the padding flag, the padding adding unit 207 adds padding according to the alignment size to the received packet to create DMA write data. .
  • the padding adding unit 207 transmits the created DMA write data to the DMA controller 204, and the DMA controller 204 transmits the DMA write data to the processor core 4 as data stored in the cache memory 5.
  • the padding adding unit 207 stores the received packet in the received packet without adding padding in accordance with the alignment size. Data is transmitted to the DMA controller 204 as DMA write data. The DMA controller 204 transmits DMA write data to the processor core 4 as data to be stored in the cache memory 5.
  • the communication device 10b executes the process. That is, the communication device 10b transmits the received packet data to the processor core 4g as data stored in the memory 6 (step S203). Thereafter, the communication device 10b ends the process.
  • the padding adding unit 207 adds padding according to the alignment size to the received packet to create DMA write data. .
  • the padding adding unit 207 transmits the created DMA write data to the DMA controller 204, and the DMA controller 204 transmits the DMA write data to the processor core 4 as data stored in the memory 6.
  • the padding adding unit 207 stores the received packet in the received packet without adding padding in accordance with the alignment size.
  • Data is transmitted to the DMA controller 204 as DMA write data.
  • the DMA controller 204 transmits DMA write data to the processor core 4 as data to be stored in the memory 6.
  • the information processing apparatus 2f includes the write destination address table 16 that holds the memory address in which the processor core 4g stores data to be polled. Further, when the processor core 4g executes the polling process, the information processing apparatus 2f stores the memory address in which the data targeted for the polling process is stored in the write destination address table 16.
  • the information processing device 2f When the information processing device 2f receives data from another information processing device such as the information processing device 2g, whether the memory address for storing the received data is stored in the write destination address table 16 or not. Determine whether. If the information processing device 2 f determines that the memory address for storing the received data is stored in the write destination address table 16, the information processing device 2 f stores the received data in the cache memory 5. If the information processing apparatus 2 f determines that the memory address for storing the received data is not stored in the write destination address table 16, the information processing apparatus 2 f stores the received data in the memory 6.
  • the information processing apparatus 2f prevents the data stored in the cache memory 5 from being discharged when the processor core 4g receives data that is not used for the calculation.
  • the processor cores of the information processing devices 2f and 2g can execute efficient processing using the data stored in the cache memory, thereby preventing a reduction in calculation processing speed. can do.
  • the padding adding unit 207 refers to the padding information added to the received data, and creates padded data by adding padding to the payload when the padding flag is valid.
  • the DMA controller 204 writes the padded data to the cache memory 5 and the memory 6. Thereby, even when the received data is not aligned, it is possible to shorten the latency when writing to the cache memory 5 or the memory 6.
  • FIG. 21 is a diagram for explaining an example of a parallel computer system according to Example 5 of the third embodiment.
  • the parallel computer system 1d includes a plurality of information processing devices including information processing devices 2h and 2i.
  • each information processing apparatus including the information processing apparatus 2i executes the same processing as the information processing apparatus 2h, and a description thereof will be omitted.
  • symbol is attached
  • the information processing device 2h includes a processor 3d having a plurality of processor cores 4h to 4j, a memory 6, and a communication device 10c.
  • Each of the processor cores 4h to 4j has cache memories 5a to 5c.
  • the communication device 10c has a write destination address table 16a.
  • the processor core 4h stores the received data in the memory 6 when the data to be stored in the memory 6 is received from the communication device 10c, similarly to the processor core 4a related to Example 2 of the third embodiment. Further, when receiving data to be stored in the cache memory 5a from the communication device 10c, the processor core 4h stores the received data in the cache memory 5a.
  • the processor core 4h executes the following process when storing the received data in the cache memory 5a or the memory 6. That is, similarly to the processor core 4a, the processor core 4h holds coherency between the data stored in the cache memory 5a and the data stored in the memory 6 based on the identity information stored in the cache memory 5a. .
  • the processor core 4h maintains the identity of the data stored in the cache memory 5a and the memory 6 according to the state data stored in each cache line of the cache memory 5a. Thereafter, the processor core 4h stores the received data in the cache memory 5a or the memory 6.
  • the detailed processing in which the processor core 4h maintains the identity of the data stored in the cache memory 5a and the memory 6 is the same as the processing executed by the processor core 4a, and the description thereof is omitted. .
  • the processor core 4h when executing the polling process, immediately writes the data to be polled into the write destination address table 16 of the communication device 10c. Register the destination address. At this time, the processor core 4h registers write destination cache memory identification information indicating its own cache memory 5a in association with the memory address together with the write destination address.
  • the communication device 10c has a write destination address table 16a that holds a memory address for storing received data and write destination cache memory identification information for identifying each of the cache memories 5a to 5c in association with each other. And the communication apparatus 10c performs the following processes, when the packet is received from other information processing apparatuses including the information processing apparatus 2i, similarly to the communication apparatus 10b according to the fourth embodiment. That is, the communication device 10c determines whether or not the same memory address as the memory address for storing the received packet is stored in the write destination address table 16a.
  • the communication device 10c executes the following processing. That is, the communication device 10c determines the processor core having the cache memory indicated by the write destination cache memory identification information associated with the same memory address as the memory address storing the received packet. Then, the communication device 10c transmits the received data as data to be stored in the cache memory to the determined processor core.
  • FIG. 22 is a schematic diagram illustrating an example of a communication device according to the fifth embodiment.
  • the units included in the communication device 10c those that perform the same processing as the units illustrated in the first to fourth embodiments are denoted by the same reference numerals and description thereof is omitted.
  • the communication device 10c includes a DMA controller 204b (storage unit), a determination unit 14b, a write destination address table 16a, an update unit 17a, a control unit 205, a packet transmission unit 206, and a padding addition unit 207.
  • the padding addition unit 207 Create padded data by padding the data so that the data is aligned to the alignment size.
  • the communication device 10c transmits the padded data to the processor cores 4h to 4j as data held in the cache memories 5a to 5c or the memory 6.
  • the padding adding unit 207 transfers the data received by the packet receiving unit 208 to the processor cores 4d to 4f in the cache memory. 5a to 5c or data stored in the memory 6 is transmitted. That is, the communication device 10a transmits the aligned data to the processor cores 4d to 4f.
  • the write destination address table 16a holds memory addresses for storing data to be polled, similarly to the write destination address table 16 according to the fourth embodiment of the third embodiment. Furthermore, the write destination address table 16a holds the memory address to be held in association with the write destination cache memory identification information for identifying the cache memory included in the processor core that performs the polling process.
  • the write destination address table 16a includes a plurality of line memories in which storage areas for storing write destination cache memory identification information are further added to the respective line memories included in the write destination address table 16.
  • the write destination address table 16a stores the associated memory address and write destination cache memory identification information in the same line memory.
  • the determination unit 14b acquires the memory address of the memory 6 that stores the data stored in the packet received by the packet reception unit 208. Then, the determination unit 14b determines whether the same memory address as the acquired memory address is stored in the write destination address table 16a. Then, when the same memory address as the acquired memory address is stored in the write destination address table 16a, the determination unit 14b executes the following process. That is, the determination unit 14b acquires the write destination cache memory identification information stored in association with the memory address stored in the write destination address table 16a. Then, the determination unit 14b determines that the data stored in the received packet is data to be stored in the cache memory indicated by the acquired write destination cache memory identification information.
  • the determining unit 14b stores the data stored in the received packet in the memory 6. judge.
  • the DMA controller 204b executes the following processing. That is, the DMA controller 204b transmits the received data as data to be stored in the cache memory to the processor core having the cache memory indicated by the write destination cache memory identification information acquired by the determination unit 14b. For example, if the DMA controller 204b determines that the data received by the determination unit 14b is data to be stored in the cache memory 5a, the DMA controller 204b transmits the received data to the processor core 4h.
  • the DMA controller 204b determines that the data stored in the packet received by the determination unit 14b is data to be stored in the memory 6, the processor core uses the received data as data to be stored in the memory 6.
  • the updating unit 17a receives a memory address for storing data to be polled from each of the processor cores 4h to 4j.
  • the updating unit 17a receives write destination cache memory identification information indicating the cache memories 5a to 5c included in the processor cores 4h to 4j. In such a case, the updating unit 17a stores the received data and the write destination cache memory identification information in one memory line included in the write destination address table 16a.
  • the update unit 17a stores the data to be polled from the processor cores 4h to 4j in the cache memory, and executes the following processing when the memory address is received. To do. That is, the update unit 17a searches the write destination address table 16a for a line memory in which the received memory address is stored, and updates the effective bit of the searched line memory to “0”.
  • the information processing apparatus 2h having such units executes the following process when the processor core 4h executes the polling process. That is, the information processing device 2h stores the memory address for storing the data to be polled in the write destination address table 16a in association with the write destination cache memory identification information indicating the cache memory 5a.
  • the information processing device 2h receives a packet from another information processing device such as the information processing device 2i, the memory address for storing the data stored in the received packet is the write destination address table 16a. It is determined whether it is stored in the.
  • the information processing apparatus 2h determines that the processor core that is performing the polling process uses the processor core 4h based on the write destination cache memory identification information indicating the cache memory 5a that is stored in association with the memory address that stores the received data. It is determined that Then, the information processing apparatus 2h transmits the received data to the processor core 4h and stores it in the cache memory 5a. The data written to the cache memory 5a is aligned data.
  • the information processing device 2h stores the data in the write destination address table 16a in association with the memory address for storing the data to be polled and the write destination cache memory identification information indicating the cache memory. Then, the information processing apparatus 2 determines whether or not the memory address for storing the received packet data is stored in the write destination address table 16a, and if it is stored, executes the following processing. That is, the information processing apparatus 2h stores the received data in the cache memory indicated by the write destination cache memory identification information stored in association with each other.
  • the information processing device 2h can directly store the received data in the cache memories 5a to 5c when the data to be polled by the processor cores 4h to 4j is received. Therefore, the parallel computer system 1d can efficiently perform arithmetic processing even when the processors included in the information processing apparatuses 2h and 2i are multi-core processors having a plurality of processor cores.
  • the information processing apparatus 2h is stored in the cache memories 5a to 5c when the processor cores 4h to 4j receive data that is not used for calculation. Prevent data discharge. As a result, the parallel computer system 1d can prevent a decrease in calculation processing speed.
  • the information processing apparatus 2h uses the identity information stored in the cache memory 5a to identify the data stored in the cache memory 5a and the data stored in the memory 6. Hold. For this reason, the parallel computer system 1d can cause each information processing device 2h, 2i to execute an appropriate process.
  • the padding adding unit 207 refers to the padding information added to the received data, and creates padded data by adding padding to the payload when the padding flag is valid.
  • the DMA controller 204 writes the padded data in the cache memories 5 a to 5 c and the memory 6. As a result, even when the received data is not aligned, the latency at the time of writing to the cache memories 5a to 5c and the memory 6 can be reduced.
  • Example 6 of the third embodiment a parallel computer system having a plurality of information processing apparatuses in which a plurality of processor cores each having its own L1 cache memory and a processor having one L2 cache memory shared by each processor core is installed. Will be described.
  • FIG. 23 is a diagram for explaining the parallel computer system according to the sixth example of the third embodiment.
  • the parallel computer system 1e includes a plurality of information processing devices including information processing devices 2j and 2k.
  • the information processing apparatuses including the information processing apparatus 2k perform the same processing as the information processing apparatus 2j, and a description thereof will be omitted.
  • the units included in the parallel computer system 1e those that execute the same processing as the parallel computer system 1b are assigned the same reference numerals, and the following description is omitted.
  • the information processing apparatus 2j includes a processor 3e having a plurality of processor cores 4k to 4m and a level 2 cache memory 7 shared by the processor cores 4k to 4m. Each of the processor cores 4k to 4m has level 1 cache memories 5d to 5f, respectively. Note that the processor cores 4l and 4m execute the same processing as the processor core 4k, and the following description is omitted.
  • the processor core 4k receives the received data as data to be stored in the level 1 cache memory 5d when the data received by the communication device 10d is stored in the level 1 cache memory 5d. To store. Further, the processor core 4 k stores the received data in the memory 6 when the data received by the communication device 10 d is received as data to be stored in the memory 6.
  • the processor core 4k executes the same processing as the processor core 4d according to the third embodiment when storing data in the level 1 cache memory 5d or the level 2 cache memory 7. In other words, the processor core 4k maintains the identity of the data stored in the level 1 cache memory 5d, the level 2 cache memory 7, and the memory 6 based on the first identity information and the second identity information.
  • the processor core 4k transmits to the communication device 10d the memory address for storing the data to be polled and the write destination cache memory identification information indicating the level 1 cache memory 5d. To do. That is, the processor core 4k associates the memory address for storing the data to be polled with the write destination cache memory identification information indicating the level 1 cache memory 5d, and stores them in the write destination address table 16b.
  • the processor core 4k when the data to be polled is stored in the level 1 cache memory 5d, the processor core 4k indicates that the data has been stored in the level 1 cache memory 5d and the memory address for storing the data. Send to. That is, the processor core 4k deletes, from the write destination address table 16b, a memory address or the like that stores data to be polled.
  • the communication device 10d has a write destination address table 16b. Similar to the write destination address table 16a, the following information is stored in the write address table 16b in association with each other. That is, in the write destination address table 16b, the memory address for storing the data to be polled and the write destination cache memory identification information for identifying each level 1 cache memory 5d to 5f are stored in association with each other. Yes.
  • the communication device 10d executes the following processing when receiving a packet from another information processing device such as the information processing device 2k. That is, the communication device 10d determines whether or not the same memory address as the memory address for storing the received packet is stored in the write destination address table 16b. Then, the communication device 10d executes the following processing when the same memory address as the memory address for storing the received packet is stored in the write destination address table 16b. That is, the communication device 10d determines a processor core having a level 1 cache memory indicated by the write destination cache memory identification information associated with the same memory address as the memory address storing the received packet. Then, the communication device 10d transmits the received data as data to be stored in the cache memory to the determined processor core.
  • the communication device 10d uses the received data as the data to be stored in the memory 6 for each processor core. Send to 4k-4f.
  • the information processing apparatus 2j having such units executes the following process when the processor core 4k executes the polling process. That is, the information processing device 2j associates the memory address for storing the data to be polled with the write destination cache memory identification information indicating the level 1 cache memory 5d, and stores them in the write destination address table 16b.
  • the information processing apparatus 2j receives a packet from another information processing apparatus such as the information processing apparatus 2k, the memory address for storing the data stored in the received packet is the write destination address table 16b. It is determined whether it is stored in the.
  • the information processing apparatus 2j determines that the processor core performing the polling process is based on the write destination cache memory identification information indicating the level 1 cache memory 5d stored in association with the memory address storing the received data. It is determined that the core 4k. Then, the information processing device 2j transmits the received data to the processor core 4k and stores it in the level 1 cache memory 5d.
  • the information processing device 2j executes the following processing using the first identity information and the second identity information stored in the level 1 cache memories 5d to 5f and the level 2 cache memory 7. That is, the information processing device 2j maintains the identity of the data stored in each of the level 1 cache memories 5d to 5f, the level 2 cache memory 7, and the memory 6, and then receives the received data for each level 1 cache memory 5d. 5f or stored in the memory 6.
  • Example 6 of the third embodiment in the communication device 10d, when “1 (valid)” is set as the padding flag in the padding information received via the determination unit 14, the padding addition unit 207 creates padded data by adding padding so that the data is aligned to the alignment size.
  • the communication device 10d transmits this padded data to the processor cores 4k to 4m as data held in the level 1 cache memories 5d to 5f or the memory 6.
  • the padding adding unit 207 sends the data received by the packet receiving unit 208 to the processor cores 4k to 4m at a level 1 level.
  • the data is transmitted as data held in the cache memories 5d to 5f or the memory 6. That is, the communication device 10d transmits the aligned data to the processor cores 4k to 4m.
  • the information processing device 2j associates the memory address storing the data to be polled with the write destination cache memory identification information indicating the level 1 cache memory included in the processor core that executes the polling process. Add and remember.
  • the information processing device 2j When the memory address for storing the received data matches the stored memory address, the information processing device 2j receives the data received in the level 1 cache memory indicated by the write destination cache memory identification information stored in association therewith. Is stored. Therefore, the parallel computer system 1e can efficiently perform arithmetic processing on each of the processor cores 4k to 4m.
  • the information processing apparatus 2j when the information processing apparatus 2j receives data that is not a polling target, the information processing apparatus 2j stores the received data in the memory 6. For this reason, the parallel computer system 1e can perform efficient arithmetic processing without reducing the calculation processing speed. Further, the information processing device 2j executes the following process using the first identity information stored in the level 1 cache memories 5d to 5f and the second identity information stored in the level 2 cache memory 7. . That is, the information processing apparatus 2j appropriately maintains the identity of the data stored in the level 1 cache memories 5d to 5f, the level 2 cache memory 7, and the memory 6. As a result, the parallel computer system 1e can execute an appropriate arithmetic processing device.
  • the padding adding unit 207 refers to the padding information added to the received data, and creates padded data by adding padding to the payload when the padding flag is valid.
  • the DMA controller 204 causes the padded data to be written in the level 1 cache memories 5 d to 5 f and the memory 6. Thereby, even when the received data is not aligned, it is possible to shorten the latency when writing to the cache memory 5 or the memory 6.
  • Example 7 Although the respective examples of the third embodiment have been described so far, the examples may be implemented in various different forms other than the examples described above. Therefore, another example included in the present invention will be described below as Example 7 of the third embodiment.
  • Information processing apparatus included in parallel computer system Each parallel computer system 1, 1 c in the above description has a processor core 4, 4 g having a cache memory 5. However, the embodiment is not limited to this.
  • each parallel computer system 1, 1c may include a processor core having a level 1 cache memory and a processor having a level 2 cache memory. The processor cores of the parallel computer systems 1 and 1c maintain data coherency by using the first identity information and the second identity information stored in the level 1 cache memory and the level 2 cache memory. It is good.
  • the information processing apparatus determines whether or not the received data is data that is subject to polling processing, and if it is determined that it is data that is subject to polling processing, stores the received data in the cache memory To do. Further, when the information processing apparatus determines that the received data is not the data to be polled, the information processing apparatus stores the received data in the memory. That is, the information processing apparatus can have any configuration as long as it is an information processing apparatus that performs such processing.
  • the padding adding unit 207 adds padding to the payload as padded data. Create and store.
  • the embodiment is not limited to this, and may be a parallel computer system including an arbitrary information processing apparatus in each embodiment. That is, the information processing apparatus determines whether or not the data of the received packet is data to be polled based on whether or not “1” is stored as control information in the received packet. Then, it is determined whether or not the memory address is stored in the write destination address table. Then, the information processing apparatus may determine that the data is subject to polling processing when any of the conditions is satisfied.

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Abstract

　データを保持する記憶装置（５，６）と、受信したデータに含まれる調整情報に基づいて、データに対してパディングを付加したパディング付きデータを作成するデータ作成部（２０７）と、データ作成部（２０７）によって作成されたパディング付きデータを記憶装置（５，６）に格納する格納処理部（２０４）とを備えることにより、アラインされていないデータを受信する場合においてもレイテンシを小さくできる。

Description

情報処理装置，並列計算機システム及び情報処理装置の制御方法
　本発明は、情報処理装置，並列計算機システム及び情報処理装置の制御方法に関する。
　従来、複数の情報処理装置（ノード）が相互にデータの送受信を行ない、演算処理を実行する並列計算機システムが知られている。このような並列計算機システムの一例として、メモリ空間を共有しない複数の情報処理装置を、相互結合網を介して相互に接続した並列計算機システムが知られている。
　このような並列計算機システムが有する情報処理装置は、演算に利用するデータを記憶する主記憶装置であるメインメモリと、演算を行なう演算処理装置と、他の情報処理装置との間で演算に利用するデータの送受信を行なうネットワークインタフェース（通信装置）とを有する。このような情報処理装置が有するネットワークインタフェースは、相互結合網を介して、他の情報処理装置と演算に関わるデータの送受信を行ない、受信したデータをメインメモリに格納する。ここで、書きこんだメインメモリのアドレスに対応するプロセッサのキャッシュラインが有効となっていれば、キャッシュメモリとメインメモリとの整合性を保つため、キャッシュラインを無効化するなどの処理が必要となる。
特開平４－２８９９３５号公報 特開平９－１２８３２４号公報
　しかしながら、このような従来の並列計算機システムにおいては、ノード間のデータ通信において、データを受信してメインメモリに書き込む際に、データが一定サイズでアラインされていない場合がある。そして、このようにデータがアラインされていない場合に、メインメモリに書き込むレイテンシが長くなるケースがある。以下にレイテンシが長くなる事例を示す。
　（１）メインメモリにデータとError Check and Correct（ＥＣＣ）とを格納する場合であって、受信データ長がＥＣＣ生成単位サイズでアラインされていない場合に、メインメモリから不足分のデータを読み出して、ＥＣＣを再計算する必要がある。メインメモリから一度データを読み出す必要があるので、書き込みのレイテンシが長くなる。
　（２）受信ノードのプロセッサが持つキャッシュが、ライトバック（Write Back）方式における受信データを書き込むアドレスをキャッシュしている。そのキャッシュラインが、主記憶に更新データを書き戻していない、いわゆるダーティ（Dirty）な状態であり、受信データがキャッシュラインサイズでアラインされていない場合である。このような場合には、キャッシュライン中で書き込み対象でない領域をメインメモリに書き戻す必要がある。受信データがキャッシュラインサイズでアラインされている場合は、メインメモリに書き戻す必要はない。従って、受信データがキャッシュラインサイズでアラインされていない場合には、キャッシュラインサイズでアラインされている場合と比べてレイテンシは長くなる。
　本発明は、このような課題に鑑み創案されたもので、アラインされていないデータを受信する場合においてもレイテンシを小さくできるようにすることを目的とする。
　なお、前記目的に限らず、後述する発明を実施するための最良の形態に示す各構成により導かれる作用効果であって、従来の技術によっては得られない作用効果を奏することも本発明の他の目的の1つとして位置付けることができる。
　このため、この情報処理装置は、並列計算機システムに含まれる複数の情報処理装置のいずれかにおいて、データを保持する記憶装置と、受信したデータに含まれる調整情報に基づいて、前記データに対してパディングを付加したパディング付きデータを作成するデータ作成部と、前記データ作成部によって作成された前記パディング付きデータを前記記憶装置に格納する格納処理部とを備える。
　また、この情報処理装置は、並列計算機システムに含まれる複数の情報処理装置のいずれかにおいて、データを保持する記憶装置と、受信したデータのデータサイズ情報及び書き込み先アドレス情報と前記調整サイズ情報とに基づき、当該受信したデータに対する調整の要否を判断する判断部と、前記判断部が前記調整が必要であると判断した場合に、受信したデータのデータサイズ情報及び書き込み先アドレス情報と前記調整サイズ情報とに基づき、前記データに対して前記調整サイズ情報に合わせたパディングを付加したパディング付きデータを作成するデータ作成部と、前記データ作成部によって作成された前記パディング付きデータを前記記憶装置に格納する格納処理部とを備える。
　さらに、この並列計算機システムは、複数の情報処理装置を有する並列計算機システムにおいて、調整情報を備えるデータを送信する第１の情報処理装置と、データを保持する記憶装置と、受信したデータに含まれる調整情報に基づいて、前記データに対してパディングを付加したパディング付きデータを作成するデータ作成部と、前記データ作成部によって作成された前記パディング付きデータを前記記憶装置に格納する格納処理部とを備える第２の情報処理装置とを備える。
　また、この並列計算機システムは、複数の情報処理装置を有する並列計算機システムにおいて、前記情報処理装置は、データを保持する記憶装置と、受信したデータのデータサイズ情報及び書き込み先アドレス情報と前記調整サイズ情報とに基づき、当該受信したデータに対する調整の要否を判断する判断部と、前記判断部が前記調整が必要であると判断した場合に、受信したデータのデータサイズ情報及び書き込み先アドレス情報と前記調整サイズ情報とに基づき、前記データに対して前記調整サイズ情報に合わせたパディングを付加したパディング付きデータを作成するデータ作成部と、前記データ作成部によって作成された前記パディング付きデータを前記記憶装置に格納する格納処理部とを備える。
　また、この情報処理装置の制御方法は、複数の情報処理装置を備える並列計算機システムを構成する情報処理装置の制御方法において、調整情報を備えるデータを送信し、受信したデータに含まれる調整情報に基づいて、前記データに対してパディングを付加したパディング付きデータを作成し、作成された前記パディング付きデータを記憶装置に格納する。
　さらに、この情報処理装置の制御方法は、複数の情報処理装置を備える並列計算機システムを構成する情報処理装置の制御方法において、受信したデータのデータサイズ情報及び書き込み先アドレス情報と前記調整サイズ情報とに基づき、当該受信したデータに対する調整の要否を判断し、前記調整が必要であると判断した場合に、受信したデータのデータサイズ情報及び書き込み先アドレス情報と前記調整サイズ情報とに基づき、前記データに対して前記調整サイズ情報に合わせたパディングを付加したパディング付きデータを作成し、作成された前記パディング付きデータを記憶装置に格納する。
　一実施形態によれば、アラインされていないデータを受信する場合においてもレイテンシを小さくできる。
第１実施形態の一例として並列計算機システムを説明するための図である。 メモリアドレスの一例を説明するための図である。 第１実施形態の一例としての並列計算機システムに関わるキャッシュメモリの一例を説明するための図である。 第１実施形態の一例としての並列計算機システムに関わる通信装置の機能構成を示す図である。 第１実施形態の一例としての並列計算機システムにおける送信パケットのフォーマットを模式的に例示する図である。 第１実施形態の一例としての並列計算機システムにおける情報処理装置のパディング付加部の処理を説明するためのフローチャートである。 第１実施形態の一例としての並列計算機システムにおける情報処理装置の通信装置のデータ受信時の処理を説明するためのフローチャートである。 第２実施形態の一例としての並列計算機システムにおける送信パケットのフォーマットを模式的に例示する図である。 第２実施形態の一例としての並列計算機システムに関わる通信装置の機能構成を示す図である。 第２実施形態の一例としての並列計算機システムにおける情報処理装置のパディング付加部の処理を説明するフローチャートである。 第３実施形態の実施例１としての並列計算機システムに関わる通信装置の一例を説明するための図である。 第３実施形態の実施例１に関わる制御部が生成するパケットの一例を説明するための図である。 第３実施形態の実施例１に関わる通信装置が実行する処理の流れを説明するためのフローチャートである。 第３実施形態の実施例２に関わる並列計算機システムの一例を説明するための図である。 第３実施形態の実施例２に関わる通信装置を説明するための図である。 第３実施形態の実施例３に関わる並列計算機システムの一例を説明するための図である。 第３実施形態の実施例４に関わる並列計算機システムを説明するための図である。 第３実施形態の実施例４に関わる通信装置の一例を説明するための図である。 書き込み先アドレステーブルの一例を説明するための図である。 第３実施形態の実施例４に関わる通信装置が実行する処理の流れを説明するためのフローチャートである。 第３実施形態の実施例５に関わる並列計算機システムの一例を説明するための図である。 実施例５に関わる通信装置の一例を説明するための図である。 第３実施形態の実施例６に関わる並列計算機システムを説明するための図である。
　以下、図面を参照して本情報処理装置，並列計算機システム及び情報処理装置の制御方法に係る実施の形態を説明する。ただし、以下に示す実施形態はあくまでも例示に過ぎず、実施形態で明示しない種々の変形例や技術の適用を排除する意図はない。すなわち、本実施形態を、その趣旨を逸脱しない範囲で種々変形（実施形態及び各実施例を組み合わせる等）して実施することができる。又、各図は、図中に示す構成要素のみを備えるという趣旨ではなく、他の機能等を含むことができる。
　（Ａ）第１実施形態
　以下の第１実施形態では、図１を用いて、並列計算機システムの一例を説明する。図１は、第１実施形態の一例として並列計算機システムを説明するための図である。
　図１に示すように、並列計算機システム１は、複数の情報処理装置２、２ａ、各情報処理装置２、２ａを接続するバス８を有する。なお、図１に示す例では、情報処理装置２および２ａが記載されているが、並列計算機システム１は、さらに多数の情報処理装置を有してもよい。並列計算機システム１は、任意の数の情報処理装置を有してよい。また、以下の説明においては、情報処理装置２ａは、情報処理装置２と同様の処理を実行するものとして、説明を省略する。又、以下、情報処理装置２，２ａをノードという場合がある。
　情報処理装置２は、プロセッサ３、メモリ６、通信装置（ネットワークインタフェース）１０を有する。プロセッサ３、メモリ６、通信装置１０は、それぞれ情報処理装置２が有するバスによって接続される。プロセッサ３は、演算処理を実行する演算処理装置である。具体的には、プロセッサ３は、演算を行なうプロセッサコア４を有する。また、プロセッサコア４は、キャッシュメモリ５を有する。
　以下、メモリ６、キャッシュメモリ５に格納されるデータについての説明を行ない、その後、プロセッサコア４および通信装置１０が実行する処理について説明する。
　メモリ６は、情報処理装置２が有するメインメモリ（主記憶装置）であり、プロセッサコア４が演算に用いるデータを保持する。
　以下、図２、図３を用いて、メモリ６の一例について説明する。図２は、メモリアドレスの一例を説明するための図である。例えば、メモリ６の格納領域を示すメモリアドレスは、プロセッサ３が４０ビットのメモリアドレス空間を有する場合には、例えば４０ビット長のメモリアドレスとなる。このような場合には、メモリアドレスを、例えば、図２中（Ａ）に示す範囲の上位「３４－Ｎ」ビットをタグとして、続く図２中（Ｂ）に示す範囲の「Ｎ」ビットをインデックスとして、図２中（Ｃ）に示す範囲の下位「６」ビットをオフセットとして分割することができる。ここで、インデックスのサイズは、任意のビット数を設定することができるものとし、以下の説明においては「Ｎ」ビットがインデックスとして設定されたものとする。
　キャッシュメモリ５は、プロセッサコアが演算に利用するデータを記憶する記憶装置であり、メモリ６よりも高速でデータの出し入れを行なう事ができる。以下、キャッシュメモリ５の一例について説明する。図３は、第１実施形態の一例としての並列計算機システムに関わるキャッシュメモリの一例を説明するための図である。例えば、キャッシュメモリ５は、ラインサイズが６４バイトである２Ｎ個のキャッシュラインを有し、全体の記憶容量が２Ｎ＋６バイトであるキャッシュメモリである。
　ここで、各キャッシュラインには、キャッシュライン番号「０」～「２Ｎ－１」が付与されている。また、各キャッシュラインには、図３中（Ａ）で示す２ビットの状態データ、図３中（Ｂ）で示す「３４－Ｎ」ビットのタグデータ、および図３中（Ｃ）で示す６４バイトのデータが格納される。ここで、状態データのうち、一方のビットは、対応するキャッシュラインに格納されたデータが有効であるか否かを示すＶａｌｉｄビットである。例えば、Ｖａｌｉｄビットに「１」が格納されていた場合には、対応するキャッシュラインに格納されたデータが有効であることを示し、Ｖａｌｉｄビットに「０」が格納されていた場合には、対応するキャッシュラインに格納されたデータが無効であることを示す。
　また、状態データのうち、もう一方のビットは、対応するキャッシュラインに格納されたデータとメモリ６に格納されたデータとの同一性を保持するための情報であるＤｉｒｔｙビットである。例えば、Ｄｉｒｔｙビットに「１」が格納されている場合には、対応するキャッシュラインに格納されたデータがプロセッサコア４によって更新されているため、データをメモリ６に書き戻す必要があることを示す。Ｄｉｒｔｙビットに「０」が格納されている場合には、対応するキャッシュラインに格納されたデータがプロセッサコア４によって更新されておらず、当該キャッシュラインに格納されたデータとメモリ６に格納されたデータと同一である旨を表す。例えば、Ｖａｌｉｄビットが「１」でＤｉｒｔｙビットが「１」であるキャッシュラインに格納されたデータは、有効なデータであり、かつ、プロセッサコア４による書換え等のためにキャッシュ元であるメモリ６に格納されたデータと同一ではない。
　また、キャッシュメモリ５はダイレクトマップ方式が採用されており、メモリ６のデータがキャッシュされる場合には、キャッシュ元データが格納されていたメモリアドレスのインデックスに応じたキャッシュラインに格納する。例えば、キャッシュメモリ５は、キャッシュ元のデータが格納されていたメモリアドレスのインデックスが「ｉ」である場合には、キャッシュライン番号が「ｉ」のキャッシュラインに格納する。ただし、キャッシュメモリ５には、複数のキャッシュウェイを有するセットアソシエイティブ方式が採用されてもよい。
　図１に戻って、プロセッサコア４は、データを用いて演算を行なう演算処理部である。具体的には、プロセッサコア４は、メモリ６またはキャッシュメモリ５に格納されたデータを用いて、演算処理を実行する。また、プロセッサコア４は、メモリ６に格納されていたデータを取得し、取得したデータをキャッシュメモリ５に格納する。すなわち、プロセッサコア４は、メモリ６に格納されていたデータをキャッシュメモリ５に保持する。そして、プロセッサコア４は、キャッシュメモリ５に格納したデータを用いて、演算処理を実行する。
　また、プロセッサコア４は、情報処理装置２ａ等の他の情報処理装置による演算の結果を用いて演算処理を実行する場合には、他の演算処理装置から送信されたデータを通信装置１０が受信するまで待機する。つまり、プロセッサコア４は、他の情報処理装置による演算結果のデータを待ち合わせるポーリング処理を実行する。そして、プロセッサコア４は、ポーリング処理の対象となるデータを通信装置１０が受信した場合には、受信を感知し、受信したデータを用いた演算処理を実行する。
　次に、プロセッサコア４が実行する処理の一例を説明する。例えば、プロセッサコア４は、通信装置１０からデータをメモリ６に格納するデータとして受信した場合には、以下の処理を実行する。すなわち、プロセッサコア４は、データを格納するメモリアドレスのインデックスと対応するキャッシュラインの状態データであるＶａｌｉｄビットとＤｉｒｔｙビットとを参照する。そして、プロセッサコア４は、参照したＶａｌｉｄビットが「１」であり、かつ、Ｄｉｒｔｙビットが「１」であれば、以下の処理を実行する。
　すなわち、プロセッサコア４は、キャッシュメモリ５に格納されているキャッシュされたデータを用いて、メモリ６に格納されていたキャッシュ元のデータを最新のデータに更新する。そして、プロセッサコア４は、参照したＶａｌｉｄビットを「１」から「０」に更新し、その後、通信装置１０から受信したデータを、データと共に受信したメモリ６のメモリアドレスに格納する。
　また、プロセッサコア４は、参照したＶａｌｉｄビットが「０」である場合、または、Ｖａｌｉｄビットが「１」でＤｉｒｔｙビットが「０」である場合には、Ｖａｌｉｄビットを「０」に更新し、受信したデータをメモリ６に格納する。
　図１に戻って、通信装置１０は、バス８を介して、情報処理装置２ａを初めとする他の情報処理装置からパケット化されたデータを受信する。ここで、パケット化されたデータには、データと、データを格納するメモリ６のメモリアドレスとが格納されている。通信装置１０は、受信したデータをメモリ６に格納する。
　また、通信装置１０は、プロセッサ３（プロセッサコア４）からデータと送信先の他の情報処理装置２ａを示す情報とを受信した場合には、受信したデータをパケット化し、バス８を介して、送信先の他の情報処理装置２ａへパケットを送信する。また、通信装置１０は、プロセッサコア４から他の情報処理装置２ａが有するプロセッサが待ち合わせているデータである旨を合わせて受信した場合には、受信したデータをパケット化するとともに、ポーリング処理の対象である旨を示す制御情報をパケットに付加する。そして、通信装置１０は、制御情報を付加したパケットを送信先の他の情報処理装置２ａへ送信する。
　以下、図４を用いて、通信装置１０の一例を説明する。図４は第１実施形態の一例としての並列計算機システムに関わる通信装置の機能構成を示す図である。図４に示す例では、通信装置１０は、Direct Memory Access（ＤＭＡ）コントローラ２０４，制御部２０５，パケット送信部２０６，パディング付加部２０７及びパケット受信部２０８を備える。
　ＤＭＡコントローラ（格納処理部）２０４は、バスマスターであり、後述する制御部２０５からＤＭＡを行なうデータのアドレスとデータ長とを通知されると、メモリ６に対して、制御部２０５が通知したアドレスとデータ長を指定してＤＭＡ要求を行なう。すると、メモリ６は、指定されたアドレスに格納されているデータを、指定されたデータ長だけＤＭＡコントローラ２０４にＤＭＡ転送する。ＤＭＡコントローラ２０４は、メモリ６からＤＭＡ転送されるデータをパケット送信部２０６に送信する。
　また、ＤＭＡコントローラ２０４は、ＤＭＡ書き込みデータを、メモリ６のＤＭＡ書き込み先頭アドレスからＤＭＡ書き込み長にかかる領域に対して書き込む。そして、ＤＭＡコントローラ２０４は、後述するパディング付加部２０７が作成するパディング付きデータをＤＭＡ書き込みデータとしてプロセッサ３にメモリ６に書き込ませる。
　制御部２０５は、プロセッサ３からパケット送信指示を受けると、ＤＭＡコントローラ２０４やパケット送信部２０６，パケット受信部２０８等を制御して、パケットの送信処理を行なう。パケットの送信処理を行なう場合には、制御部２０５は、ＤＭＡコントローラ２０４に、１つのパケットに含むデータのデータ長を指定することにより、メモリ６から送信するデータを読み込む。情報処理装置２から送信するパケットの長さ（サイズ）は一定（固定）であってもよく、又、可変であってもよい。
　制御部２０５は、送信するデータ（ペイロード）を受け取ると、このデータにヘッダを付加したパケット（送信パケット）を作成し、この作成したパケットをパケット送信部２０６に送り、バス８に送信させる。すなわち、制御部２０５は、送信するパケットを生成するパケット生成部として機能する。
　制御部２０５は、送信するデータをパケット化し、送信先の他の情報処理装置２ａやデータを格納する送信先の他の情報処理装置２ａが有するメモリのメモリアドレス等をパケットに格納する。そして、制御部２０５は、生成したパケットをパケット送信部２０６へ送信する。
　送信するパケットは、例えば、送信先の他の情報処理装置２ａを示すアドレスが格納されたヘッダ部と、データを格納するデータ部とを有する。
　図５は第１実施形態の一例としての並列計算機システムにおける送信パケットのフォーマットを模式的に例示する図である。
　送信パケットは、例えば、図５に示すように、パケットタイプ，ルーティングヘッダ，ローカルノードアドレス，リモートノードアドレス，オフセット，パディングフラグ，アラインサイズ及びペイロードをそれぞれ格納するフィールドを備える。パケットタイプは、当該パケットの種類を示す情報であり、例えば、Ｐｕｔリクエスト（Ｐｕｔ通信）に使用するパケットやＧｅｔリクエスト（Ｇｅｔ通信）に使用するパケットであることを示す。
　ここで、Ｐｕｔ通信とは、ローカルノードが自身とリモートノードのメモリ６の領域を指定して、ローカルノードのメモリ６のデータを、リモートノードのメモリ６の領域に書き込む通信を示す。
　また、Ｇｅｔ通信とは、ローカルノードが自身とリモートノードのメモリ６の領域を指定して、リモートノードのメモリ６のデータを、ローカルノードのメモリ６の領域に書き込む通信を示す。
　ローカルノードアドレスは、当該パケットの送信元ノードのアドレス（ノードアドレス）を示す情報であり、リモートノードアドレスは、当該パケットの送信先ノードのアドレスを示す情報である。これらのノードアドレスは、例えば、各次元の座標値で表される。
　ルーティングヘッダは、当該パケットの経路を指定する情報であり、例えば、バス８上における当該パケットの送信元ノード（ローカルノード）の位置を原点とした時のリモートノードの位置を表す座標値である。このルーティングヘッダは、例えば、各次元の座標値で表される。
　ペイロードは、送信元ノードが送信先ノードに対して送信するメッセージ（データソース）を必要に応じて分割したデータである。オフセットは、ペイロードを格納するメモリ６のアドレスを指定する情報である。
　パディングフラグ（要否情報）は、そのパケットに対するアラインの必要の有無を表す情報である。例えば、キャッシュラインサイズ等の所定のサイズにアラインされていないデータには、このパディングフラグに有効である旨（例えば、「１」）が設定される。すなわち、このパディングフラグに「１（有効）」が設定されている場合には、後述するパディング付加部２０７がアラインサイズに合わせてパディングを付加する。
　一方、キャッシュラインサイズ等にアラインされているデータには、このパディングフラグに無効である旨（例えば、「０」）が設定される。すなわち、このパディングフラグに「０（無効）」が設定されている場合には、パディング付加部２０７はパディングの付加を行なわない。
　ここで、パディングとは、データを特定の長さに合わせるために、短いデータの前や後に無意味なデータ（例えば、「０」）を追加して長さを合わせる処理である。本実施形態においては、後述するパディング付加部２０７が、データに足りない桁数だけ「０」を追加して長さを合わせる、いわゆる「ゼロパディング（zero padding）」を行なう。
　アラインサイズ（調整サイズ情報）は、パディングによりそのパケットをアラインさせるサイズであり、パディング付加部２０７は、このアラインサイズに合わせて当該パケットのペイロードにパディングを付加する。このアラインサイズは、例えば、ＥＣＣ生成単位もしくはキャッシュメモリ５のキャッシュラインサイズである。
　これらのパディングフラグ及びアラインサイズは、例えば、情報処理装置２上で動作する図示しないアプリケーションが入力（設定）してもよく、又、オペレータが入力してもよい。パディングフラグ及びアラインサイズは、パディング情報（調整情報）として制御部２０５によって送信パケットに付加される。
　パケット受信部２０８は、他の情報処理装置２等からバス８を介して送信されたパケットを受信し、そのペイロードをプロセッサ３に受け渡す等の受信処理を行なう。
　また、パケット受信部２０８は、パケットのペイロードに格納されているデータとパディング情報（パディングフラグ及びアラインサイズ）とをパディング付加部２０７に送る。
　パケット送信部２０６は、当該情報処理装置２が送信元ノードである状態では、制御部２０５によって作成されたパケットを宛先の情報処理装置２に送信する。
　パケット送信部２０６は、制御部２０５及びＤＭＡコントローラ２０４からパケットヘッダとデータとを受け取ると、パケットを生成し、バス８に送出する。
　また、パケット送信部２０６は、当該情報処理装置２が送信先ノードである状態では、受信したパケットの送信元の情報処理装置２に対して、応答パケットを作成して送信する。
　パディング付加部（データ作成部，判断部）２０７は、パケット受信部２０８によって受信されたデータに対してパディングを付加することによりパディング付きデータを作成する。パディング付加部２０７は、パケット受信部２０８から受け取ったパディング情報においてパディングフラグとして「１（有効）」が設定されている場合に、データがアラインサイズにアラインするように、パディングを付けることによりパディング付きデータを作成する。
　パディング付加部２０７は、ペイロードの先頭に対して付加するパディングの長さp_fを以下の式（１）により算出する。
　P_f＝ペイロード書き込み先頭アドレス－（ｎ×アライメントサイズ）　・・・（１）
ただし、
　ｎ＝floor（ペイロード書き込み先頭アドレス／アライメントサイズ）　・・・（２）
である。ここでfloorは床関数であり、ｎは、「ペイロード書き込み先頭アドレス／アライメントサイズ」の小数部分を切り下げた整数値である。
　また、パディング付加部２０７は、ペイロードの末尾に対して付加するパディングの長さp_eを以下の式（３）により算出する。
　p_e＝（ｍ×アライメントサイズ）－（p_f＋ペイロードの長さ）　・・・（３）
ただし、
　ｍ＝ceil（（ペイロードの長さ＋p_f）／アライメントサイズ）　・・・（４）
である。ここでceilは天井関数であり、ｍは、「（ペイロードの長さ＋p_f）／アライメントサイズ」の小数部分を切り上げた整数値である。
　また、パディング付加部２０７は、「ｎ×アライメントサイズ」をＤＭＡ書き込み先頭アドレスに設定し、又、「ｍ×アライメントサイズ」をＤＭＡ書き込み長に設定する。
　パディング付加部２０７は、作成したパディング付きデータをＤＭＡコントローラ２０４に送る。ＤＭＡコントローラ２０４は、パディングが付加されたデータをメモリ６に書き込む。
　また、パディング情報においてパディングフラグとして「０（無効）」が設定されている場合には、パディング付加部２０７は、パケット受信部２０８が受信したデータを、ＤＭＡコントローラ２０４に送る。
　第１実施形態の一例としての並列計算機システム１における情報処理装置２のパディング付加部２０７の処理を、図６に示すフローチャート（ステップＡ１０～Ａ４０）に従って説明する。
　ステップＡ１０において、パディング付加部２０７は、上記式（１）～（４）を算出してｎ，p_f，ｍ及びp_eの各値を算出する。
　次に、ステップＡ２０において、ＤＭＡ書き込み先頭アドレスを「ｎ×アライメントサイズ」に設定し、又、ＤＭＡ書き込み長を「ｍ×アライメントサイズ」にする。
　そして、ステップＡ３０において、パディング付加部２０７は、ペイロードの先頭に対して、p_fの長さのパディングを付加するとともに、ペイロードの末尾に対してp_eの長さのパディングを付加したパディング付きデータを作成する。このパディング付きデータが、ＤＭＡコントローラ２０４によりメモリ６に書き込まれるＤＭＡ書き込みデータとなる。
　ステップＡ４０において、パディング付加部２０７は、ステップＡ２０において設定したＤＭＡ書き込み先頭アドレス，ＤＭＡ書き込み長及びＤＭＡ書き込みデータ（パディング付きデータ）をＤＭＡコントローラ２０４に送って、処理を終了する。パディング付加部２０７により、ペイロードはアラインされているので、ペイロードのアドレスや長さが、そのままＤＭＡのアドレス及び長さになる。
　なお、ＤＭＡコントローラ２０４は、ＤＭＡ書き込みデータ（パディング付きデータ）を、メモリ６のＤＭＡ書き込み先頭アドレスからＤＭＡ書き込み長にかかる領域に対して書き込む。
　上述の如く構成された、第１実施形態の一例としての並列計算機システム１における情報処理装置２の通信装置１０のデータ受信時の処理を、図７に示すフローチャート（ステップＢ１～Ｂ４）に従って説明する。
　通信装置１０のパケット受信部２０８がデータを受信し、パケットのペイロードに格納されているデータとパディング情報（パディングフラグ及びアラインサイズ）とをパディング付加部２０７に送る。
　ステップＢ１において、パディング付加部２０７は、パディング情報を参照してパディングフラグが有効になっているか否かを判断する。パディングフラグに「１」が設定されている場合、すなわち、パディングフラグが有効である場合には（ステップＢ１のＹＥＳルート参照）、ステップＢ２においてパディング付加部２０７がペイロードにパディングを付加する。すなわち、パディング付加部２０７は、図６に示したフローチャートに従って処理を行なう。
　その後、ステップＢ３において、ＤＭＡコントローラ２０４が、ＤＭＡ書き込みデータ（パディング付きデータ）を、メモリ６のＤＭＡ書き込み先頭アドレスからＤＭＡ書き込み長にかかる領域に対して書き込み、処理を終了する。
　一方、ステップＢ１における判断の結果、パディングフラグに「０」が設定されている場合、すなわち、パディングフラグが無効である場合には（ステップＢ１のＮＯルート参照）、ステップＢ３に移行する。
　このように、第１実施形態の一例としての並列計算機システム１の情報処理装置２においては、パディング付加部２０７が、受信したデータに付加されているパディング情報を参照して、パディングフラグが有効である場合にペイロードにパディングを付加してパディング付きデータを作成する。ＤＭＡコントローラ２０４が、このパディング付きデータをメモリ６に書き込む。これにより、受信したデータがアラインされていない場合であっても、パディング付加部２０７がこのデータをアラインすることにより、メモリ６へ書き込みを行なう際のレイテンシを短くすることができる。
　送信元においては、送信するデータにパディング情報（パディングフラグ及びパディングサイズ）を付加することで、送信先の情報処理装置２におけるデータ受信時のパディング実施／不実施を制御することができ、利便性が高い。
　また、パディング付加部２０７において、前述した式（１）～（４）を用いて、ペイロードの先頭に対して行なうパディングの長さp_fや、ペイロードの末尾に対して行なうパディングの長さp_eを算出し、パディング付きデータを作成する。
　さらに、パディング付加部２０７は、作成したパディング付きデータをＤＭＡコントローラ２０４に送る。ＤＭＡコントローラ２０４は、パディングが付加されたデータをメモリ６に書き込む。このように、パディング付きデータを容易に作成することができる。すなわち、データのアラインを容易に実現することができる。
　また、パディング付加部２０７は、式（２），（４）により算出した値ｎ，ｍに基づき、ＤＭＡ書き込み先頭アドレスを「ｎ×アライメントサイズ」と設定し、又、ＤＭＡ書き込み長を「ｍ×アライメントサイズ」と設定する。そして、ＤＭＡコントローラ２０４が、パディング付きデータを、メモリ６のＤＭＡ書き込み先頭アドレスからＤＭＡ書き込み長にかかる領域に対して書き込むことで、小さいレイテンシでデータをメモリ６に書き込むことができる。
　（Ｂ）第２実施形態
　上述した第１実施形態においては、送信元の情報処理装置２ａがパディングフラグとアラインサイズとを有するパディング情報を備えたパケットを送信する。そして、送信先の情報処理装置２において、パディング付加部２０７がパディング情報に基づいてパディング付きデータの作成を行なっているが、これに限定されるものではない。本第２実施形態の一例としての並列計算機システムにおいては、送信パケットにパディングフラグ及びアラインサイズを備えない。
　図８は第２実施形態の一例としての並列計算機システム１における送信パケットのフォーマットを模式的に例示する図、図９はその並列計算機システムに関わる通信装置の機能構成を示す図である。なお、図中、既述のフィールドと同じフィールドは同様の部分を示しているので、その説明は省略する。
　図８に示すように、送信パケットは、パケットタイプ，ルーティングヘッダ，ローカルノードアドレス，リモートノードアドレス，オフセット及びペイロードをそれぞれ格納するフィールドを備える。
　図９に示すように、第２実施形態の並列計算機システム１における情報処理装置２は、通信装置１０が、第１実施形態の通信装置１０に加えてキャッシュラインサイズ保持部（調整サイズ情報格納部）２０９を備えるものであり、その他の部分は第１実施形態の情報処理装置２と同様に構成されている。
　キャッシュラインサイズ保持部（調整サイズ情報格納部）２０９は、プロセッサ３のキャッシュメモリ５のキャッシュラインサイズ（調整情報，調整サイズ情報）を保持する記憶装置（メモリ）である。このキャッシュラインサイズ保持部２０９は、プロセッサ３から通知されるキャッシュラインサイズを格納する。なお、プロセッサ３は、例えば、当該情報処理装置２の起動時等の所定のタイミングで、キャッシュラインサイズをキャッシュラインサイズ保持部２０９に通知することが望ましい。
　また、パディング付加部２０７は、パケット受信部２０８が受信したパケットに基づき、ペイロードがアラインされているか否かの判断を行なう。具体的には、パディング付加部２０７は、受信したパケットのペイロード書き込み先頭アドレスがアライメントサイズの倍数であり、且つ、ペイロードの長さがアライメントサイズの倍数である場合に、このデータがアラインされていると判断する。
　そして、パディング付加部２０７は、ペイロードがアラインされていないと判断した場合に、パケット受信部２０８によって受信されたデータに対してパディングを付加することによりパディング付きデータを作成する。
　本第２実施形態においては、パディング付加部２０７は、アライメントサイズとして、このキャッシュラインサイズ保持部２０９からキャッシュラインサイズを読み出し、前述した式（１）～（４）の算出に用いる。
　上述の如く構成された、第２実施形態の一例としての並列計算機システム１における情報処理装置２のパディング付加部２０７の処理を、図１０に示すフローチャート（ステップＡ１，Ａ１０～Ａ５０）に従って説明する。なお、図中、既述の符号と同一の符号を付したステップは同様の処理を示しているので、その説明は省略する。
　先ず、ステップＡ１において、パディング付加部２０７は、パケット受信部２０８が受信したパケットに基づき、ペイロードがアラインされているか否かの判断を行なう。
　パディング付加部２０７は、ペイロードがアラインされていないと判断した場合には（ステップＡ１のＮＯルート参照）、パケット受信部２０８によって受信されたデータに対してパディングを付加することによりパディング付きデータを作成する。すなわち、ステップＡ１０～Ａ４０の処理を行なう。
　一方、パディング付加部２０７は、ペイロードがアラインされていると判断した場合には（ステップＡ１のＹＥＳルート参照）、ステップＡ５０において、ペイロードの書き込み先頭アドレスをＤＭＡ書き込み先頭アドレスをとし、又、ペイロードの長さをＤＭＡ書き込み長をとする。更に、ペイロードをＤＭＡ書き込みデータとする。
　その後、ステップＡ４０において、パディング付加部２０７は、ステップＡ２０において設定したＤＭＡ書き込み先頭アドレス，ＤＭＡ書き込み長及びＤＭＡ書き込みデータをＤＭＡコントローラ２０４に送って、処理を終了する。なお、ＤＭＡコントローラ２０４は、ＤＭＡ書き込みデータを、メモリ６のＤＭＡ書き込み先頭アドレスからＤＭＡ書き込み長にかかる領域に対して書き込む。
　このように、第２実施形態の一例としての並列計算機システム１の情報処理装置２においては、通信装置１０において、パディング付加部２０７は、パケット受信部２０８が受信したパケットに基づき、ペイロードがアラインされているか否かの判断を行なう。そして、ペイロードがアラインされていないと判断した場合に、パディング付加部２０７は、ペイロードにパディングを付加してパディング付きデータを作成する。これにより、第１実施形態と同様に、受信したデータがアラインされていない場合であっても、メモリ６への書き込みを行なう際のレイテンシを短くすることができる。
　また、第１実施形態と比べて、送信元において、送信するデータにパディング情報（パディングフラグ及びパディングサイズ）を付加する必要がなく、送信側の情報処理装置２を変更する必要がない。これにより、既存のシステムに対して容易に導入することができ、利便性が高く、又、経済的である。
　また、パディング付加部２０７において、前述した式（１）～（４）を用いて、ペイロードの先頭に対して行なうパディングの長さp_fや、ペイロードの末尾に対して行なうパディングの長さp_eを算出し、パディング付きデータを作成する。
　さらに、パディング付加部２０７は、作成したパディング付きデータをＤＭＡコントローラ２０４に送る。ＤＭＡコントローラ２０４は、パディングが付加されたデータをメモリ６に書き込む。このように、パディング付きデータを容易に作成することができる。
　また、パディング付加部２０７は、式（２），（４）により算出した値ｎ，ｍに基づき、ＤＭＡ書き込み先頭アドレスを「ｎ×アライメントサイズ」と設定し、又、ＤＭＡ書き込み長を「ｍ×アライメントサイズ」と設定する。そして、ＤＭＡコントローラ２０４が、パディング付きデータを、メモリ６のＤＭＡ書き込み先頭アドレスからＤＭＡ書き込み長にかかる領域に対して書き込むことで、小さいレイテンシでデータをメモリ６に書き込むことができる。
　（Ｃ）第３実施形態
　（Ｃ－１）実施例１
　第３実施形態の実施例１としての並列計算機システム１においては、前述した第１実施形態の並列計算機システム１としての機能に加えて、プロセッサコア４は、キャッシュメモリ５に格納するデータとして通信装置１０からデータを受信した場合には、受信したデータをキャッシュメモリ５とメモリ６とに格納する機能を備える。
　そして、これらのキャッシュメモリ５やメモリ６にデータを格納する際に、データがアラインされていない場合には、パディング付加部２０７がペイロードにパディングを付加して作成したパディング付きデータを格納する。
　本第３実施形態の実施例１の並列計算機システム１においても、プロセッサコア４は、情報処理装置２ａ等の他の情報処理装置による演算の結果を用いて演算処理を実行する場合には、他の演算処理装置から送信されたデータを通信装置１０が受信するまで待機する。つまり、プロセッサコア４は、他の情報処理装置による演算結果のデータを待ち合わせるポーリング処理を実行する。
　そして、本第３実施形態の実施例１の並列計算機システム１においては、プロセッサコア４は、ポーリング処理の対象となるデータを通信装置１０が受信した場合には、受信したデータを取得し、取得したデータをキャッシュメモリ５とメモリ６とに格納する。
　ここで、プロセッサコア４が受信したデータをキャッシュメモリ５およびメモリ６に格納する処理の例について説明する。例えば、プロセッサコア４は、後述する通信装置１０からデータをメモリ６に格納するデータとして受信した場合には、メモリ６に受信したデータを格納する。
　また、プロセッサコア４は、通信装置１０からデータをキャッシュメモリ５に書き込むデータとして受信した場合には、以下の処理を実行する。すなわちプロセッサコア４は、受信したデータをメモリ６に格納するとともに、受信したデータをキャッシュメモリ５に格納する。つまり、プロセッサコア４は、キャッシュメモリ５に格納するデータとして通信装置１０からデータを受信した場合には、受信したデータをキャッシュメモリ５とメモリ６とに格納する。
　ここで、プロセッサコア４は、受信したデータをキャッシュメモリ５に格納する場合には、キャッシュメモリ５に格納されているデータとメモリ６に格納されているデータとの同一性を保持するための情報を参照する。そして、プロセッサコア４は、参照した同一性を保持するための情報に基づいて、キャッシュメモリ５に格納されていたデータをメモリ６に吐き出し、その後、受信したデータをキャッシュメモリ５に格納する。その後、プロセッサコア４は、キャッシュメモリ５に格納したデータ、すなわちポーリング処理の対象となるデータを用いて、演算処理を実行する。
　また、プロセッサコア４は、演算の結果、算出したデータを他の情報処理装置へ送信する場合には、送信先の情報処理装置を示す情報と、算出したデータとを通信装置１０へ送信する。この際、プロセッサコア４は、算出したデータが他の情報処理装置が有するプロセッサコアが待ち合わせているデータであるか否かを判定する。そして、プロセッサコア４は、算出したデータが他の情報処理装置が有するプロセッサコアが待ち合わせているデータであると判定した場合には、プロセッサコアが待ち合わせているデータである旨とを通信装置１０へ送信する。
　次に、プロセッサコア４が通信装置１０からデータをキャッシュメモリ５に格納するデータとして受信した場合について説明する。このような場合には、プロセッサコア４は、受信したデータを格納するキャッシュラインのＶａｌｉｄビットとＤｉｒｔｙビットとタグデータとを参照する。つまり、プロセッサコア４は、受信したデータを格納するメモリアドレスのインデックスに対応するキャッシュラインのＶａｌｉｄビットとＤｉｒｔｙビットとを参照する。そして、プロセッサコア４は、参照したＶａｌｉｄビットが「０」または参照したタグデータが受信したメモリアドレスのタグデータと一致しない場合には、受信したデータをメモリ６に格納する。
　また、プロセッサコア４は、参照したＶａｌｉｄビットが「１」、かつ、参照したタグデータが受信したデータを格納するメモリアドレスのタグと一致する場合には、以下の処理を実行する。すなわち、プロセッサコア４は、通信装置１０から受信したデータを状態データとタグデータとを参照したキャッシュラインに格納する。
　通信装置１０は、バス８を介して、情報処理装置２ａを初めとする他の情報処理装置からパケット化されたデータを受信する。ここで、パケット化されたデータには、データと、データを格納するメモリ６のメモリアドレスとが格納されている。通信装置１０は、他の情報処理装置２ａからデータを受信した場合には、受信したデータが、プロセッサコア４が待ち合わせているデータであるか否かを判定する。
　そして、通信装置１０は、受信したデータが、プロセッサコア４が待ち合わせているデータであると判定した場合には、データをキャッシュメモリ６に格納するデータとしてプロセッサコア４に送信する。つまり、通信装置１０は、データをキャッシュメモリ６に格納するデータとしてプロセッサコア４に送信することで、受信したデータをキャッシュメモリ５とメモリ６に格納する。
　一方、通信装置１０は、受信したデータが、プロセッサコア４が待ち合わせているデータではないと判定した場合には、データをメモリ６に格納するデータとしてプロセッサコア４に送信する。つまり、通信装置１０は、データをメモリ６に格納するデータとしてプロセッサコア４に送信することで、受信したデータをメモリ６に格納する。
　また、通信装置１０は、プロセッサコア４からデータと送信先の他の情報処理装置２ａを示す情報とを受信した場合には、受信したデータをパケット化し、バス８を介して、送信先の他の情報処理装置２ａへパケットを送信する。また、通信装置１０は、プロセッサコア４から他の情報処理装置２ａが有するプロセッサが待ち合わせているデータである旨を合わせて受信した場合には、受信したデータをパケット化するとともに、ポーリング処理の対象である旨を示す制御情報をパケットに付加する。そして、通信装置１０は、制御情報を付加したパケットを送信先の他の情報処理装置２ａへ送信する。
　本第３実施形態の実施例１においても、通信装置１０において、判定部１４を介して受け取ったパディング情報においてパディングフラグとして「１（有効）」が設定されている場合に、パディング付加部２０７が、データがアラインサイズにアラインするようにパディングを付けることによりパディング付きデータを作成する。通信装置１０はこのパディング付きデータを各プロセッサコア４に対して、キャッシュメモリ５もしくはメモリ６に保持するデータとして送信する。
　また、パディング情報においてパディングフラグとして「０（無効）」が設定されている場合には、パディング付加部２０７は、パケット受信部２０８が受信したデータを各プロセッサコア４に対して、キャッシュメモリ５もしくはメモリ６に保持するデータとして送信する。
　すなわち、通信装置１０ａは、プロセッサコア４に対してアラインされたデータを送信する。
　以下、図１１を用いて、通信装置１０の一例を説明する。図１１は、第３実施形態の実施例１としての並列計算機システムに関わる通信装置の一例を説明するための図である。図１０に示す例では、通信装置１０は、第１実施形態の通信装置１０に、更に判定部１４を有する。
　制御部２０５（パケット生成部）は、図１１中（Ａ）に示すように、他の情報処理装置２ａのプロセッサコアが待ち合わせているデータを送信する場合には以下の処理を実行する。すなわち、制御部２０５は、送信するデータをパケット化し、送信先の他の情報処理装置２ａやデータを格納する送信先の他の情報処理装置２ａが有するメモリのメモリアドレス等をパケットに格納する。また、制御部２０５は、他の情報処理装置２ａのプロセッサコアが有するキャッシュメモリに書き込む旨の制御情報をパケットに付加する。そして、制御部２０５は、生成したパケットをパケット送信部２０６へ送信する。
　ここで、図１２は、第３実施形態の実施例１に関わる制御部２０５が生成するパケットの一例を説明するための図である。図１２中（Ａ）に示すように、従来のパケットは、送信先の他の情報処理装置２ａを示すアドレスが格納されたヘッダ部と、データを格納するデータ部とを有する。一方、制御部２０５は、図１２中（Ｂ）に示すパケットを生成する。具体的には、制御部２０５は、図１２中（Ｃ）に示すように、パケットのヘッダとデータとの間に制御情報を格納する１ビットのフラグ領域を追加する。
　そして、制御部２０５は、送信するデータが送信先の他の情報処理装置２ａのプロセッサコアが待ち合わせるデータである場合には、制御情報としてフラグ領域に「１」を格納する。また、制御部２０５は、送信するデータが送信先の情報処理装置のプロセッサコアが待ち合わせるデータではない場合には、制御情報としてフラグ領域に「０」を格納する。なお、上記した制御情報が格納されたパケットは、情報処理装置２だけではなく、情報処理装置２ａを始めとする他の情報処理装置も同様のパケットを生成するものとする。
　図１１に戻って、パケット送信部２０６は、制御部２０５が生成したパケットを受信した場合には、図１１中（Ｂ）に示すように、バス８を介して、受信したパケットを送信先の他の情報処理装置２ａへ送信する。
　パケット受信部２０８は、図１１中（Ｃ）に示すように、バス８を介してパケットを受信した場合には、受信したパケットを判定部１４に転送する。判定部１４は、受信したパケットのフラグ領域に「１」が格納されているか否かを判定する。
　そして、判定部１４は、パケットのフラグ領域に「１」が格納されている場合には、パケットに格納されていたデータがキャッシュメモリ５に格納するデータであると判定する。また、判定部１４は、パケットのフラグ領域に「０」が格納されている場合には、パケットに格納されていたデータをメモリ６に格納するデータであると判定する。その後、判定部１４は、判定した内容とパケットに格納されていたデータとをパディング付加部２０７に送信する。
　パディング付加部２０７は、パケット受信部２０８によって受信されたデータに対してパディングを付加することによりパディング付きデータを作成する。パディング付加部２０７は、判定部１４を介して受け取ったパディング情報においてパディングフラグとして「１（有効）」が設定されている場合に、データがアラインサイズにアラインするように、パディングを付けることによりパディング付きデータを作成する。そして。パディング付加部２０７は、この作成したパディング付きデータをＤＭＡ書き込みデータとしてＤＭＡコントローラ２０４に送る。
　また、パディング情報においてパディングフラグとして「１（有効）」が設定されていない場合には、パディング付加部２０７は、パケット受信部２０８が受信したデータを、ＤＭＡ書き込みデータとしてＤＭＡコントローラ２０４に送る。
　ＤＭＡコントローラ２０４（格納部）は、パケットに格納されていたデータがキャッシュメモリ５に格納するデータであると判定部１４が判定した場合には、以下の処理を実行する。すなわち、ＤＭＡコントローラ２０４は、図１１中（Ｄ）に示すようにパディング付加部２０７から送られたＤＭＡデータを、キャッシュメモリ５とメモリ６とに格納するデータとしてプロセッサコア４に送信する。
　また、ＤＭＡコントローラ２０４は、パケットに格納されていたデータをメモリ６に格納するデータであると判定部１４が判定した場合には、パディング付加部２０７から送られたＤＭＡデータをメモリ６に格納するデータとしてプロセッサコア４に送信する。
　具体的には、ＤＭＡコントローラ２０４は、パケットのフラグ領域に「１」が格納されていた場合には、パディング付加部２０７から受信したデータとデータをキャッシュメモリ５に格納する旨の通知とをプロセッサコア４に送信する。また、ＤＭＡコントローラ２０４は、パケットのフラグ領域に「０」が格納されていた場合には、パディング付加部２０７から受信したデータをプロセッサコア４に送信する。つまり、ＤＭＡコントローラ２０４は、メモリ６に格納するデータとしてパディング付加部２０７から受信したデータをプロセッサコア４に送信する。
　そして、前述の如く、パケット受信部２０８が受信したデータがアラインされていないものであった場合には、パディング付加部２０７が、このデータのペイロードに対してパディングを付加したパディング付きデータを作成する。通信装置１０はこのパディング付きデータをプロセッサコア４に送信する。
　また、パケット受信部２０８が受信したデータがアラインされているものであった場合には、パディング付加部２０７は、パケット受信部２０８が受信したデータを、プロセッサコア４に送信する。
　すなわち、通信装置１０は、プロセッサコア４に対してアラインされたデータ（アライン済みデータ）を送信する。
　上述したように、通信装置１０は、他の情報処理装置２ａが有するプロセッサコアが待ち合わせているデータ、つまりポーリング対象となるデータを送信する場合には、以下の処理を実行する。すなわち、通信装置１０は、送信するパケットのフラグ領域に制御情報として「１」を格納し、送信先の他の情報処理装置２ａへ送信する。また、情報処理装置２ａを初めとする他の情報処理装置が有する通信装置も、プロセッサコア４が待ち合わせているデータを送信する場合には、フラグ領域に「１」を格納したパケットを送信する。
　また、通信装置１０は、送信するデータ（パケット）のアラインサイズの領域にアラインサイズを格納する。更に、通信装置１０は、送信するデータがアラインサイズにアラインされていない場合には、パディングフラグの領域に「１」を格納して送信する。又、通信装置１０は、送信するデータがアラインサイズにアラインされている場合には、パディングフラグの領域に「０」を格納して送信する。
　そして、通信装置１０は、受信したパケットのフラグ領域に「１」が格納されている場合には、受信したパケットに格納されたデータをキャッシュメモリ５に書き込むべきデータとしてパディング付加部２０７に送信する。
　パディング付加部２０７は、パディングフラグに「１」が格納されている場合には、受信したパケットに対して、アラインサイズに合わせたパディングを付加して、ＤＭＡコントローラ２０４に送信する。
　ＤＭＡコントローラ２０４は、パディング付加部２０７から受信したパケットをキャッシュメモリ５に書き込むべきデータとしてプロセッサコア４に送信する。
　プロセッサコア４は、メモリ６に格納されているデータのうち受信したデータを書き込むべきメモリアドレスに格納されたデータをキャッシュメモリ５にキャッシュしている場合には、通信装置１０から受信したデータをキャッシュメモリ５にキャッシュする。このため、プロセッサコア４は、待ち合わせていたデータをメモリ６ではなく、キャッシュメモリ５から読み出すことができるので、効率的に演算処理を実行することができる。
　また、この際、プロセッサコア４が受け取るＤＭＡ書き込みデータは、アラインされたデータ（アライン済みデータ）であるので、キャッシュメモリ５に格納する際のレイテンシを小さくすることができる。
　一方、通信装置１０は、受信したパケットのフラグ領域に「０」が格納されている場合には、受信したパケットに格納されたデータをメモリ６に書き込むべきデータとしてパディング付加部２０７に送信する。
　パディング付加部２０７は、パディングフラグに「１」が格納されている場合には、受信したパケットに対して、アラインサイズに合わせたパディングを付加して、ＤＭＡコントローラ２０４に送信する。
　ＤＭＡコントローラ２０４は、パディング付加部２０７から受信したパケットをメモリ６に書き込むべきデータとしてプロセッサコア４に送信する。
　このような場合には、プロセッサコア４は、データをメモリ６に書き込む。つまり、情報処理装置２は、プロセッサコア４が待ち合わせているデータを他の情報処理装置２ａから受信した場合にのみプロセッサコア４が有するキャッシュメモリ５に格納し、それ以外のデータについてはメモリ６に格納する。このため、演算に使用するか不明なデータによってキャッシュメモリ５に格納された演算に使用するデータが吐き出されることが防がれる結果、並列計算機システム１は、計算処理速度の低下を防ぐことができる。
　また、この際、プロセッサコア４が受け取るＤＭＡ書き込みデータは、アラインされたデータ（アライン済みデータ）であるので、キャッシュメモリ５に格納する際のレイテンシを小さくすることができる。
　例えば、プロセッサ３、プロセッサコア４、制御部２０５、パケット送信部２０６、パケット受信部２０８、判定部１４、パディング付加部２０７及びＤＭＡコントローラ２０４は、ＬＳＩなどの集積回路により実現される。
［通信装置１０の処理の流れ］
　次に、図１３を用いて、通信装置１０が実行する処理の流れについて説明する。図１３は、第３実施形態の実施例１に関わる通信装置が実行する処理の流れを説明するためのフローチャートである。図１３に示す例では、通信装置１０は、バス８を介して情報処理装置２を送信先とするパケットを受信したことをトリガとして処理を開始する。
　まず、通信装置１０は、受信したパケットのフラグ領域に「１」が格納されているか否かを判定する（ステップＳ１０１）。そして、通信装置１０は、受信したパケットのフラグ領域に「１」が格納されている場合には（ステップＳ１０１のＹＥＳルート参照）、受信したパケットに格納されていたデータをキャッシュメモリ５に格納するデータとしてプロセッサコア４へ送信する（ステップＳ１０２）。又、この際、パディング付加部２０７は、パディングフラグに「１」が格納されている場合には、受信したパケットに対して、アラインサイズに合わせたパディングを付加して、ＤＭＡ書き込みデータを作成する。パディング付加部２０７は、作成したＤＭＡ書き込みデータをＤＭＡコントローラ２０４に送信し、ＤＭＡコントローラ２０４は、ＤＭＡ書き込みデータをキャッシュメモリ５に格納するデータとしてプロセッサコア４へ送信する。なお、パディングフラグに「０」が格納されている場合には、パディング付加部２０７は、受信したパケットに対して、アラインサイズに合わせたパディングを付加することなく、受信したパケットに格納されていたデータをＤＭＡ書き込みデータとしてＤＭＡコントローラ２０４に送信する。ＤＭＡコントローラ２０４は、ＤＭＡ書き込みデータをキャッシュメモリ５に格納するデータとしてプロセッサコア４へ送信する。
　一方、通信装置１０は、受信したパケットのフラグ領域に「０」が格納されている場合には（ステップＳ１０１のＮＯルート参照）、受信したパケットに格納されていたデータをメモリ６に格納するデータとしてプロセッサコア４へ送信する（ステップＳ１０３）。その後、通信装置１０は、処理を終了する。又、この際、パディング付加部２０７は、パディングフラグに「１」が格納されている場合には、受信したパケットに対して、アラインサイズに合わせたパディングを付加して、ＤＭＡ書き込みデータを作成する。パディング付加部２０７は、作成したＤＭＡ書き込みデータをＤＭＡコントローラ２０４に送信し、ＤＭＡコントローラ２０４は、ＤＭＡ書き込みデータをメモリ６に格納するデータとしてプロセッサコア４へ送信する。なお、パディングフラグに「０」が格納されている場合には、パディング付加部２０７は、受信したパケットに対して、アラインサイズに合わせたパディングを付加することなく、受信したパケットに格納されていたデータをＤＭＡ書き込みデータとしてＤＭＡコントローラ２０４に送信する。ＤＭＡコントローラ２０４は、ＤＭＡ書き込みデータをメモリ６に格納するデータとしてプロセッサコア４へ送信する。
［第３実施形態の実施例１の効果］
　上述したように、情報処理装置２は、他の情報処理装置２ａからデータを受信した場合には、受信したデータをプロセッサコア４が待ち合わせているか否かを判定する。そして、情報処理装置２は、受信したデータをプロセッサコア４が待ち合わせていると判定した場合には、受信したデータをキャッシュメモリ５に格納する。また、情報処理装置２は、受信したデータをプロセッサコア４が待ち合わせていないと判定した場合には、受信したデータをキャッシュメモリ５ではなくメモリ６に格納する。
　このため、情報処理装置２は、プロセッサコア４が演算に利用しないデータを受信した際に、キャッシュメモリ５に格納されたデータの吐き出しを防止する。この結果、並列計算機システム１は、各情報処理装置２、２ａが有するプロセッサコアがキャッシュメモリに格納されたデータを用いて効率的な処理を実行することができるので、計算処理速度の低下を防止することができる。
　また、各情報処理装置２、２ａは、他の情報処理装置が有するプロセッサコアが待ち合わせているデータを送信する場合には、送信するパケットにプロセッサコアが待ち合わせている旨を示す制御情報を格納する。そして、各情報処理装置２、２ａは、受信したパケットに制御情報が格納されていた場合には、受信したパケットのデータをキャッシュメモリ５に格納する。また、各情報処理装置２、２ａは、受信したパケットに制御情報が格納されていない場合には、受信したパケットのデータをメモリ６に格納する。このため、各情報処理装置２、２ａは、受信したデータをキャッシュメモリに格納すべきか否かを容易に判定することができる。
　そして、パディング付加部２０７が、受信したデータに付加されているパディング情報を参照して、パディングフラグが有効である場合にペイロードにパディングを付加してパディング付きデータを作成する。ＤＭＡコントローラ２０４が、このパディング付きデータをキャッシュメモリ５やメモリ６に書き込む。これにより、受信したデータがアラインされていない場合であっても、キャッシュメモリ５やメモリ６への書き込みを行なう際のレイテンシを小さくすることができる。
　（Ｃ－２）実施例２
　第３実施形態の実施例２では、複数のプロセッサコアを有するプロセッサが設置された情報処理装置を複数有する並列計算機システムについて説明する。図１４は、第３実施形態の実施例２に関わる並列計算機システムの一例を説明するための図である。図１４に示す例では、並列計算機システム１ａは、複数の情報処理装置２ｂ、２ｃを有する。なお、情報処理装置２ｃは、情報処理装置２ｂと同様の処理を実行するものとして、説明を省略する。
　また、情報処理装置２ｂが有する各部のうち、情報処理装置２が有する各部と同様の機能を発揮するものについては、同じ符号を付し、以下の説明を省略する。
　情報処理装置２ｂは、プロセッサ３ａを有する。また、プロセッサ３ａは、複数のプロセッサコア４ａ～４ｃを有する。なお、プロセッサ３ａ内のプロセッサコアは、任意の数が適用可能である。各プロセッサコア４ａ～４ｃは、それぞれキャッシュメモリ５ａ～５ｃを有する。なお、以下の説明においては、プロセッサコア４ｂ、４ｃはプロセッサコア４ａと同様の機能を発揮するものとし、説明を省略する。また、キャッシュメモリ５ｂ、５ｃは、キャッシュメモリ５ａと同様の機能を発揮するものとして、説明を省略する。
　キャッシュメモリ５ａは、第３実施形態の実施例１に関わるキャッシュメモリ５と同様に、状態データ、タグデータおよびデータを格納する複数のキャッシュラインを有する。ここで、キャッシュメモリ５は、タグ情報と同じキャッシュラインに格納されたデータと他のキャッシュメモリ５ｂ、５ｃに格納されたデータとメモリ６に格納されたデータとの関係を示す同一性情報が格納される。
　例えば、キャッシュメモリ５は、状態データとしてＭＥＳＩプロトコル（イリノイ・プロトコル）に基づくキャッシュラインの状態を示す情報を格納する。詳細には、状態データに「Ｍ：Ｍｏｄｉｆｙ」が格納されている場合には、同じキャッシュラインに格納されたデータを排他的にキャッシュしており、かつ、キャッシュしたデータがプロセッサコア４ａによって最新の状態に更新されていることを示す。
　また、状態データに「Ｅ：Ｅｘｃｌｕｓｉｖｅ」が格納されている場合には、同じキャッシュラインに格納されたデータを排他的にキャッシュしており、かつ、キャッシュしたデータがプロセッサコア４ａによって更新されていない状態を示す。また、状態データに「Ｓ：Ｓｈａｒｅｄ」が格納されている場合には、他のキャッシュメモリ５ｂ、５ｃが同一の共有データをキャッシュしていることを示す。また、状態データに「Ｉ：Ｉｎｖａｌｉｄ」が格納されている場合には、同一キャッシュラインのデータが無効であることを示す。
　プロセッサコア４ａは、各プロセッサコア４ａ～４ｃが待ち合わせていないデータを通信装置１０ａが受信した場合には、受信したデータをメモリ６に格納する。また、プロセッサコア４ａは、通信装置１０ａが受信したデータが、自身が待ち合わせているデータであって、メモリ６のうち受信したデータを格納するメモリアドレスに格納されていたデータをキャッシュメモリ５ａに保持している場合には、以下の処理を実行する。
　すなわち、プロセッサコア４ａは、キャッシュメモリ５ａに保持したデータを他のプロセッサコア４ｂ、４ｃがキャッシュしているか否かを判定し、保持していると判定した場合には、受信したデータをメモリ６に格納する。また、プロセッサコア４ａは、キャッシュメモリ５ａに保持したデータを他のプロセッサコア４ｂ、４ｃがキャッシュしていないと判定した場合には、受信したデータをキャッシュメモリ５ａのみに格納する。
　また、通信装置１０ａが受信したデータがアラインされていないものであった場合には、パディング付加部２０７がペイロードにパディングを付加してパディング付きデータとし、このパディング付きデータが、キャッシュメモリ５ａ，５ｂ，５ｃやメモリ６に格納される。又、通信装置１０ａが受信したデータがアラインされたものであった場合には、このアラインされた状態でキャッシュメモリ５ａ，５ｂ，５ｃやメモリ６に格納される。すなわち、キャッシュメモリ５ａ，５ｂ，５ｃ及びメモリ６には、アラインされたデータが格納される。
　次に、プロセッサコア４ａが実行する処理の一例を説明する。例えば、プロセッサコア４ａは、通信装置１０ａからデータをメモリ６に格納するデータとして受信した場合には、以下の処理を実行する。すなわち、プロセッサコア４ａは、キャッシュメモリ５ａのうち、受信したデータを格納するメモリ６のメモリアドレスのインデックスに対応するキャッシュラインの状態データを参照する。
　そして、プロセッサコア４ａは、参照した状態データに「Ｍ」が格納されている場合には、参照した状態データと同じキャシュラインに格納されているデータをメモリ６へ書き出す。次に、プロセッサコア４ａは、参照した状態データを「Ｍ」から「Ｉ」に更新する。その後、プロセッサコア４ａは、受信したデータをメモリ６に格納する。また、プロセッサコア４ａは、参照した状態データが「Ｍ」以外である場合には、参照した状態データを「Ｉ」に更新し、受信したデータをメモリ６に格納する。そして、メモリ６に書き込まれるデータは、アラインされたデータである。
　一方、プロセッサコア４ａは、通信装置１０ａからデータをキャッシュメモリに格納するデータとして受信した場合には、以下の処理を実行する。すなわち、プロセッサコア４ａは、キャッシュメモリ５ａのうち、受信したデータを格納するメモリ６のメモリアドレスのインデックスに対応するキャッシュラインの状態データとタグデータとを参照する。
　そして、プロセッサコア４ａは、参照した状態データに「Ｉ」が格納されていた場合、又は、受信したデータを格納するメモリアドレスのタグと参照したタグデータとが一致しない場合には、受信したデータをメモリ６に格納する。このメモリ６に書き込まれるデータもアラインされたデータである。
　また、プロセッサコア４ａは、参照した状態データに「Ｓ」が格納され、かつ、受信したデータを格納するメモリアドレスのタグと参照したタグデータとが一致した場合には、受信したデータをメモリ６に格納し、参照した状態データを「Ｓ」から「Ｉ」に更新する。
　また、プロセッサコア４ａは、参照した状態データが「Ｍ」または「Ｅ」で、かつ、受信したデータを格納するメモリアドレスのタグと参照したタグデータとが一致した場合には、以下の処理を実行する。すなわち、プロセッサコア４ａは、受信したデータをキャッシュメモリ５ａに格納し、参照した状態データを「Ｍ」に更新する。又、キャッシュメモリ５に書き込まれるデータもアラインされたデータである。
　つまり、各プロセッサコア４ａ～４ｃは、キャッシュメモリに格納するデータとして通信装置１０ａからデータを受信した場合には、受信したデータを格納するメモリアドレスのインデックスに対応するキャッシュラインの状態データとタグデータとを参照する。そして、各プロセッサコア４ａ～４ｃは、参照した状態データとタグデータとから、受信したデータが、自身のポーリング処理の対象となるデータであって、受信したデータを格納するメモリアドレスに格納されていたデータを自身のキャッシュメモリが保持しているか否かを判別する。つまり、各プロセッサコア４ａ～４ｃは、自身のキャッシュメモリに対してポーリング処理を行っているか否かを判別する。
　通信装置１０ａは、情報処理装置２ｃを初めとする他の情報処理装置からパケットを受信した場合には、受信したパケットのフラグ領域に「１」が格納されているか否かを判定する。そして、通信装置１０ａは、受信したパケットのフラグ領域に「１」が格納されていた場合には、以下の処理を実行する。すなわち、通信装置１０ａは、受信したデータを各プロセッサコア４ａ～４ｃに対して、キャッシュメモリに保持するデータとして受信したデータを送信する。又、この際、通信装置１０ａにおいて、判定部１４を介して受け取ったパディング情報においてパディングフラグとして「１（有効）」が設定されている場合に、パディング付加部２０７が、データがアラインサイズにアラインするようにパディングを付けることによりパディング付きデータを作成する。通信装置１０ａはこのパディング付きデータを各プロセッサコア４ａ～４ｃに対して、キャッシュメモリ５ａ～５ｃに保持するデータとして送信する。
　また、パディング情報においてパディングフラグとして「０（無効）」が設定されている場合には、パディング付加部２０７は、パケット受信部２０８が受信したデータを各プロセッサコア４ａ～４ｃに対して、キャッシュメモリ５ａ～５ｃに保持するデータとして送信する。
　一方、通信装置１０ａは、受信したパケットのフラグ領域に「０」が格納されている場合には、受信したデータをメモリ６に格納するデータとして、各プロセッサコア４ａ～４ｃに送信する。又、この際、通信装置１０ａにおいて、判定部１４を介して受け取ったパディング情報においてパディングフラグとして「１（有効）」が設定されている場合に、パディング付加部２０７が、データがアラインサイズにアラインするようにパディングを付けることによりパディング付きデータを作成する。通信装置１０ａはこのパディング付きデータを各プロセッサコア４ａ～４ｃに対して、メモリ６に保持するデータとして送信する。
　また、パディング情報においてパディングフラグとして「０（無効）」が設定されている場合には、パディング付加部２０７は、パケット受信部２０８が受信したデータを各プロセッサコア４ａ～４ｃに対して、メモリ６に保持するデータとして送信する。
　次に、図１５を用いて、通信装置１０ａが有する各部について説明する。図１５は、第３実施形態の実施例２に関わる通信装置を説明するための図である。図１５に示す例では、通信装置１０ａは、制御部２０５（パケット生成部）、パケット送信部２０６、パケット受信部２０８、判定部１４、パディング付加部２０７及びＤＭＡコントローラ２０４ａ（格納部）を有する。
　パディング付加部２０７は、判定部１４を介して受け取ったパディング情報においてパディングフラグとして「１」が設定されている場合に、データがアラインサイズにアラインするようにパディングを付けることによりパディング付きデータを作成する。パディング付加部２０７は、この作成したパディング付きデータをＤＭＡコントローラ２０４に送信する。
　また、パディング情報においてパディングフラグとして「０」が設定されている場合には、パディング付加部２０７は、パケット受信部２０８が受信したデータをＤＭＡコントローラ２０４に送信する。
　ＤＭＡコントローラ２０４ａは、判定部１４がパケットのフラグ領域に「１」が格納されていると判定した場合には、図１５中（Ａ）に示すように、キャッシュメモリ５ａ～５ｃにキャッシュするデータとして受信したデータを各プロセッサコア４ａ～４ｃへ送信する。つまり、ＤＭＡコントローラ２０４ａは、判定部１４がパケットのフラグ領域に「１」が格納されていると判定した場合には、受信したデータを格納するメモリ６のメモリアドレスに格納されていたデータを保持しているキャッシュメモリに受信したデータを格納する。
　また、ＤＭＡコントローラ２０４ａは、判定部１４がパケットのフラグ領域に「０」が格納されていると判定した場合には、図１５中（Ａ）に示すように、メモリ６に格納するデータとして受信したデータを各プロセッサコア４ａ～４ｃへ送信する。つまり、ＤＭＡコントローラ２０４ａは、判定部１４がパケットのフラグ領域に「０」が格納されていると判定した場合には、受信したデータをメモリ６に格納する。
［第３実施形態の実施例２の効果］
　上述したように、情報処理装置２ｂは、複数のプロセッサコア４ａ～４ｃを有するプロセッサ３ａを有する。また、各プロセッサコア４ａ～４ｃは、それぞれキャッシュメモリ５ａ～５ｃを有する。そして、情報処理装置２ｂは、情報処理装置２ｃを初めとする他の情報処理装置からパケットを受信した場合には、受信したパケットのフラグ領域に制御情報として「１」が格納されているか否かを判定する。そして、情報処理装置２ｂは、制御情報として「１」が格納されている場合には、受信したパケットのデータを格納するメモリ６のメモリアドレスに格納されていたデータをキャッシュしているキャッシュメモリに受信したパケットのデータを格納する。また、情報処理装置２ｂは、制御情報として「０」が格納されている場合には、受信したパケットのデータをメモリ６に格納する。
　このため、情報処理装置２ｂは、各プロセッサコア４ａ～４ｃによるポーリング処理の対象とするデータを受信した場合には、受信したデータをキャッシュメモリ５ａ～５ｃに直接格納することができる。このため、情報処理装置２ｂは、プロセッサ３ａが複数のプロセッサコア４ａ～４ｃを有するマルチコアプロセッサである場合にも、プロセッサ３ａが実行する演算処理を効率的に行わせることができる。
　また、情報処理装置２ｂは、各プロセッサコア４ａ～４ｃによるポーリング処理の対象ではないデータを受信した場合には、受信したデータをメモリ６に格納する。このため、情報処理装置２ｂは、各プロセッサコア４ａ～４ｃが演算処理に利用するデータが受信したデータによってキャッシュメモリ５ａ～５ｃから吐き出されることを防ぐことができる。このため、並列計算機システム１ａは、計算処理速度を低下させることなく、プロセッサ３ａに効率的な演算処理を実行させることができる。
　また、各キャッシュメモリ５ａ～５ｃは、自身に保持したデータと他のキャッシュメモリ５ａ～５ｃに保持されたデータとメモリ６に格納されたデータとの関係を示す同一性情報が格納される。そして、各プロセッサコア４ａ～４ｃは、キャッシュメモリに格納するデータとしてデータを受信した場合には、自身のキャッシュメモリ５ａ～５ｃにキャッシュしたデータと、受信したデータを格納するメモリアドレスのデータとの同一性情報をそれぞれ保持する。
　この際、各プロセッサコア４ａ～４ｃは、自身のキャッシュメモリ５ａ～５ｃに格納された同一性情報に基づいて、キャッシュしたデータとメモリ６に格納されているデータとの同一性を保持する。その後、各プロセッサコア４ａ～４ｃは、通信装置１０から受信したデータをキャッシュメモリ５ａ～５ｃに格納する。このため、並列計算機システム１ａは、各プロセッサコア４ａ～４ｃが独自のキャッシュメモリ５ａ～５ｃを有する場合にも、データのコヒーレンシを保持し、適切な演算処理を各情報処理装置２ｂ、２ｃに実行させることができる。
　そして、パディング付加部２０７が、受信したデータに付加されているパディング情報を参照して、パディングフラグが有効である場合にペイロードにパディングを付加してパディング付きデータを作成する。ＤＭＡコントローラ２０４が、このパディング付きデータをキャッシュメモリ５ａ～５ｃやメモリ６に書き込ませる。これにより、受信したデータがアラインされていない場合であっても、キャッシュメモリ５ａ～５ｃやメモリ６への書き込みを行なう際のレイテンシを短くすることができる。
　（Ｃ－３）実施例３
　第３実施形態の実施例３では、それぞれ独自のＬ１キャッシュメモリを有する複数のプロセッサコアと各プロセッサコアが共用する１つのＬ２キャッシュメモリを有するプロセッサが設置された情報処理装置を複数有する並列計算機システムについて説明する。図１６は、第３実施形態の実施例３に関わる並列計算機システムの一例を説明するための図である。図１６に示す例では、並列計算機システム１ｂは、複数の情報処理装置２ｅ、２ｆを有する。なお、情報処理装置２ｆは、情報処理装置２ｅと同様の処理を実行するものとして、説明を省略する。
　また、並列計算機システム１ｂが有する各部のうち、並列計算機システム１ａが有する各部と同様の機能を発揮するものについては、同じ符号を付し、以下の説明を省略する。
　情報処理装置２ｅは、プロセッサ３ｂを有する。また、プロセッサ３ｂは、複数のプロセッサコア４ｄ～４ｆと各プロセッサコア４ｄ～４ｆが共用するレベル２キャッシュメモリ７を有する。また、各プロセッサコア４ｄ～４ｆは、それぞれレベル１キャッシュメモリ５ｄ～５ｆを有する。なお、各プロセッサコア４ｅ、４ｆは、プロセッサコア４ｄと同様の機能を発揮するものとし、説明を省略する。
　本第３実施形態の実施例３においても、通信装置１０ａにおいて、判定部１４を介して受け取ったパディング情報においてパディングフラグとして「１（有効）」が設定されている場合に、パディング付加部２０７が、データがアラインサイズにアラインするようにパディングを付けることによりパディング付きデータを作成する。通信装置１０ａはこのパディング付きデータを各プロセッサコア４ｄ～４ｆに対して、レベル１キャッシュメモリ５ｄ～５ｆもしくはメモリ６に保持するデータとして送信する。
　また、パディング情報においてパディングフラグとして「０（無効）」が設定されている場合には、パディング付加部２０７は、パケット受信部２０８が受信したデータを各プロセッサコア４ｄ～４ｆに対して、レベル１キャッシュメモリ５ｄ～５ｆもしくはメモリ６に保持するデータとして送信する。
　すなわち、通信装置１０ａは、プロセッサコア４ｄ～４ｆに対してアラインされたデータを送信する。
　各レベル１キャッシュメモリ５ｄ～５ｆは、ラインサイズ６４バイトのキャッシュラインを複数有する。各レベル１キャッシュメモリ５ｄ～５ｆは、「２Ｎ１」個のキャッシュラインを有し、各キャッシュラインに「２」ビットの状態データ、「３４－Ｎ１」ビットのタグデータ、６４バイトのデータを格納する「２Ｎ１＋６」バイトのキャッシュメモリである。ここで、「Ｎ１」とは、各レベル１キャッシュメモリ５ｄ～５ｆが、自身の各キャッシュラインと対応付けるインデックスのサイズである。
　なお、各レベル１キャッシュメモリ５ｄ～５ｆの各キャッシュラインに格納される各情報は、キャッシュメモリ５ａ～５ｃが有する各キャッシュラインに格納される各情報と同様の情報であるものとする。また、各レベル１キャッシュメモリ５ｄ～６ｆの各キャッシュラインに格納される状態データは、以下の同一性を示す同一性情報である。すなわち状態データは、同一キャッシュラインに格納されたデータと、他のレベル１キャッシュメモリ５ｄ～５ｆに格納されたデータと、レベル２キャッシュメモリ７に格納されたデータとの同一性を示す。
　レベル２キャッシュメモリ７は、各レベル１キャッシュメモリ５ｄ～５ｆと同様に、それぞれ６４ビットのデータを格納する「２Ｎ２」個のキャッシュラインを有する。また、レベル２キャッシュメモリ７は、各キャッシュラインに「２」ビットの状態データ、「３４－Ｎ２」ビットのタグデータ、６４バイトのデータを格納する「２Ｎ２＋６」バイトのキャッシュメモリである。ここで、「Ｎ２」は、レベル２キャッシュメモリ７が自身の各キャッシュラインと対応付けるインデックスのサイズである。また、レベル２キャッシュメモリ７の各キャッシュラインに格納される状態データは、同一キャッシュラインに格納されたデータと、メモリ６に格納されたデータとの同一性を示す。従って、レベル２キャッシュメモリ７に格納されるデータもアラインされているデータである。
　なお、各レベル１キャッシュメモリ５ｄ～５ｆ、および、レベル２キャッシュメモリ７は、ダイレクトマップ方式のキャッシュメモリである。例えば、各レベル１キャッシュメモリ５ｄ～５ｆ、および、レベル２キャッシュメモリ７は、メモリ６のメモリアドレス「ｉ」に格納されたデータを保持する場合には、キャッシュライン番号が「ｉ」のキャッシュラインにデータを保持するものとする。
　プロセッサコア４ｄは、各プロセッサコア４ｄ～４ｆが待ち合わせていないデータを通信装置１０ａが受信した場合には、受信したデータをメモリ６に格納する。また、プロセッサコア４ｄは、自身が待ち合わせているデータを通信装置１０ａが受信した場合には、以下の処理を実行する。すなわち、プロセッサコア４ｄは、メモリ６のうち、受信したデータを格納するメモリアドレスが示す格納領域に格納されていたデータを１次キャッシュメモリとしてのレベル１キャッシュメモリ５ｄにキャッシュしているか判定する。
　そして、プロセッサコア４ｄは、メモリアドレスが示すメモリ６の格納領域に格納されていたデータをレベル１キャッシュメモリ５ｄに保持していると判定した場合には、受信したデータをレベル１キャッシュメモリ５ｄにキャッシュする。なお、キャッシュメモリ５に書き込まれるデータはアラインされたデータであり、レイテンシを小さくすることができる。
　また、プロセッサコア４ｄは、メモリアドレスが示すメモリ６の格納領域に格納されていたデータをレベル１キャッシュメモリ５ｄに保持していないと判定した場合には、受信したデータをメモリ６に格納する。なお、メモリ６に書き込まれるデータもアラインされたデータであり、これによってもレイテンシを小さくすることができる。
　次に、プロセッサコア４ｄが実行する処理の一例を説明する。例えば、プロセッサコア４ｄは、通信装置１０ａからデータをメモリ６に格納するデータとして受信した場合には、以下の処理を実行する。すなわち、プロセッサコア４ｄは、レベル１キャッシュメモリ５ｄのうち、受信したデータが格納されるメモリアドレスのインデックスと対応するキャッシュラインに格納された状態データを参照する。そして、プロセッサコア４ｄは、参照した状態データが「Ｍ」である場合には、参照した状態データと同一キャッシュラインのデータをメモリ６に書き出し、参照した状態データを「Ｉ」に更新する。そして、プロセッサコア４ｄは、受信したデータをメモリ６に格納する。そして、メモリ６に書き込まれるデータはアラインされたデータである。
　一方、プロセッサコア４ｄは、通信装置１０ａからデータをキャッシュメモリ５ｄ～５ｆに格納するデータとして受信した場合には、以下の処理を実行する。すなわち、プロセッサコア４ｄは、受信したデータを格納するメモリアドレスのインデックスと対応するキャッシュラインのうち、状態データとタグデータとを参照する。そして、プロセッサコア４ｄは、参照した状態データに「Ｉ」が格納されている場合、または、参照したタグデータが受信したデータを格納するメモリアドレスのタグと異なる場合には、受信したデータをメモリ６に格納する。このメモリ６に書き込まれるデータもアラインされたデータである。
　また、プロセッサコア４ｄは、参照した状態データに「Ｓ」が格納され、かつ、参照したタグデータが受信したデータを格納するメモリアドレスのタグと一致する場合には、受信したデータをメモリ６に格納するとともに、参照した状態データを「Ｉ」に更新する。また、プロセッサコア４ｄは、参照した状態データに「Ｍ」又は「Ｅ」が格納され、かつ、参照したタグデータが受信したデータを格納するメモリアドレスのタグと一致する場合には、以下の処理を実行する。すなわち、プロセッサコア４ｄは、受信したデータを自身が有するキャッシュメモリ、すなわちレベル１キャッシュメモリ５ｄに格納し、参照した状態データを「Ｍ」に更新する。この際、プロセッサコア４ｄは、受信したデータをメモリ６には格納しない。そして、キャッシュメモリ５ｄに書き込まれるデータは、アラインされたデータである。
　なお、プロセッサコア４ｄは、受信したデータをメモリ６に格納する場合には、書き込みに先立って、キャッシュメモリ５ａ～５ｃとメインメモリ６間のデータの整合性であるデータのコヒーレンシを保持する処理を実行する。すなわち、プロセッサコア４ｄは、レベル２キャッシュメモリ７のうち、受信したデータを格納するメモリアドレスのインデックスに対応するキャッシュラインの状態データとタグデータとを参照する。そして、プロセッサコア４ｄは、参照した状態データが「Ｍ」であり、タグデータが受信したデータを格納するメモリアドレスのタグと一致する場合には、参照した状態データと同じキャッシュラインに格納されているデータをメモリ６に格納する。その後、プロセッサコア４ｄは、参照した状態データを「Ｉ」に更新し、さらに、受信したデータをメモリ６に格納する。そして、これらのメモリ６に書き込まれるデータもアラインされたデータである。
　つまり、プロセッサコア４ｄは、プロセッサコア４ｄ～４ｆのいずれかがポーリング処理の対象とする情報を通信装置１０ａが受信した場合には、受信したデータをレベル１キャッシュメモリ５ｄに格納するデータとして受信する。このような場合には、プロセッサコア４ｄは、受信したデータを格納するメモリ６の格納領域に格納されていたデータをレベル１キャッシュメモリ５ｄに排他的にキャッシュしているか否かを判定する。そして、プロセッサコア４ｄは、受信したデータを格納するメモリ６の格納領域に格納されていたデータをレベル１キャッシュメモリ５ｄに排他的にキャッシュしている場合には、受信したデータをレベル１キャッシュメモリ５ｄにキャッシュする。又、このキャッシュメモリ５ｄに書き込まれるデータもアラインされたデータである。
　通常、プロセッサコア４ｄは、ポーリング処理の対象となるデータが格納されるメモリアドレスのデータがキャッシュされている。このため、情報処理装置２ｅは、通信装置１０ａによってプロセッサコア４ｄが待ち合わせているデータを受信した場合には、受信したデータをメモリ６ではなく、レベル１キャッシュメモリ５ｄに格納する。この結果、並列計算機システム１ｂは、各情報処理装置２ｅ、２ｆに、効率的に処理を実行させることができる。
［第３実施形態の実施例３の効果］
　上述したように、情報処理装置２ｅは、複数のプロセッサコア４ｄ～４ｆを有するプロセッサ３ｂを有する。また、各プロセッサコア４ｄ～４ｆは、それぞれレベル１キャッシュメモリ５ｄ～５ｆを有する。そして、情報処理装置２ｅは、情報処理装置２ｆを初めとする他の情報処理装置からパケットを受信した場合には、受信したパケットのフラグ領域に制御情報として「１」が格納されているか否かを判定する。
　そして、情報処理装置２ｅは、制御情報として「１」が格納されている場合には、受信したデータを格納するメモリアドレスのデータをキャッシュしているレベル１キャッシュメモリ５ｄ～５ｆに受信したデータを格納する。また、情報処理装置２ｅは、制御情報として「０」が格納されている場合には、受信したパケットのデータをメモリ６に格納する。
　このため、情報処理装置２ｅは、各プロセッサコア４ｄ～４ｆによるポーリング処理の対象とするデータを受信した場合には、受信したデータをレベル１キャッシュメモリ５ｄ～５ｆに直接格納することができる。このため、情報処理装置２ｅは、プロセッサ３ｂが実行する演算処理を効率的に行わせることができる。
　また、情報処理装置２ｅは、各プロセッサコア４ｄ～４ｆによるポーリング処理の対象ではないデータを受信した場合には、受信したデータをメモリ６に格納する。このため、情報処理装置２ｅは、各プロセッサコア４ｄ～４ｆが演算処理に利用するデータが受信したデータによってレベル１キャッシュメモリ５ｄ～５ｆから吐き出されることを防ぐことができる。このため、並列計算機システム１ｂは、計算処理速度を低下させることなく、効率的な演算処理を実行することができる。
　また、各レベル１キャッシュメモリ５ｄ～５ｆは、自身にキャッシュされたデータと他のレベル１キャッシュメモリ５ｄ～５ｆに格納されたデータとレベル２キャッシュメモリ７に格納されたデータとの関係を示す状態データである第１同一性情報が格納される。また、レベル２キャッシュメモリ７には、自身にキャッシュされたデータとメモリ６にキャッシュされたデータとの関係を示す状態データである第２同一性情報が格納される。そして、各プロセッサコア４ｄ～４ｆは、第１同一性情報および第２同一性情報に基づいて、レベル１キャッシュメモリ５ｄ～５ｆに格納されたデータとレベル２キャシュメモリ７に格納されたデータとメモリ６に格納されたデータとの同一性を保持する。
　このため、並列計算機システム１ｂは、各プロセッサコア４ｄ～４ｆが独自のレベル１キャッシュメモリ５ｄ～５ｆを有し、レベル２キャッシュメモリ７を共用する場合にも、データの同一性を適切に保持し、適切な演算処理を実行させることができる。
　そして、パディング付加部２０７が、受信したデータに付加されているパディング情報を参照して、パディングフラグが有効である場合にペイロードにパディングを付加してパディング付きデータを作成する。ＤＭＡコントローラ２０４が、このパディング付きデータをレベル１キャッシュメモリ５ｄ～５ｆやメモリ６に書き込ませる。これにより、受信したデータがアラインされていない場合であっても、レベル１キャッシュメモリ５ｄ～５ｆやメモリ６への書き込みを行なう際のレイテンシを短くすることができる。
　（Ｃ－４）実施例４
　以下の第３実施形態の実施例４では、図１７を用いて、並列計算機システムの一例を説明する。図１７は、第３実施形態の実施例４に関わる並列計算機システムを説明するための図である。図１７に示すように、並列計算機システム１ｃは、複数の情報処理装置２ｆ、２ｇを有する。なお、図１７では省略したが、並列計算機システム１ｃは、さらに多数の情報処理装置を有するものとする。また、情報処理装置２ｇは、情報処理装置２ｆと同様の処理を実行するものとして、以下の説明を省略する。また、前述した第１～３実施形態及び第３実施形態の実施例１～４に関わる各部と同様の処理を実行するものについては、同一の符号を付すものとし、以下の説明を省略する。
　情報処理装置２ｆは、プロセッサ３ｃ、メモリ６、通信装置１０ｂを有する。プロセッサ３ｃは、プロセッサコア４ｇを有する。プロセッサコア４ｇは、キャッシュメモリ５を有する。また、通信装置１０ｂは、書き込み先アドレステーブル１６を有する。
　プロセッサコア４ｇは、第３実施形態の実施例１に関わるプロセッサコア４と同様の処理を実行する。つまり、プロセッサコア４ｇは、通信装置１０ｂからデータをメモリ６に格納するデータとして受信した場合には、プロセッサコア４と同様の処理を実行し、受信したデータをメモリ６に吐き出す。また、プロセッサコア４ｇは、通信装置１０ｂからデータをキャッシュメモリ５に格納するデータとして受信した場合には、プロセッサコア４と同様の処理を実行し、受信したデータをキャッシュメモリ５に格納する。このため、プロセッサコア４ｇがデータをキャッシュメモリ５またはメモリ６に格納する処理の説明については、省略する。
　さらに、プロセッサコア４ｇは、受信データを待ち合わせるポーリング処理を実行する場合には、直前に、通信装置１０ｂの書き込み先アドレステーブル１６に、ポーリング処理の対象となるデータを格納するメモリ６のメモリアドレスを登録する。具体的には、プロセッサコア４ｇは、ポーリング処理の対象となるデータを格納するメモリ６のメモリアドレスを通信装置１０ｂに送信し、後述する通信装置１０ｂの更新部１７に、送信したメモリアドレスを書き込み先アドレステーブル１６に格納させる。
　また、プロセッサコア４ｇは、ポーリング処理の対象とするデータを通信装置１０ｃから受信し、受信したデータをキャッシュメモリ５に格納した場合には、ポーリング処理の対象とするデータをキャッシュメモリ５に格納した旨を通信装置１０ｃへ通知する。例えば、プロセッサコア４ｇは、ポーリング処理の対象とするデータをキャッシュメモリ５に格納した旨とともに、キャッシュメモリ５に格納したデータを格納するメモリ６のメモリアドレスとを通信装置１０ｂに送信する。
　通信装置１０ｂは、キャッシュメモリ５へのデータの書き込みを制御する制御アドレスを保持する書き込み先アドレステーブル１６を有する。そして、通信装置１０ｂは、情報処理装置２ｇを初めとする他の情報処理装置から受信したデータの書き込み先アドレスが、書き込み先アドレステーブル１６に保持された制御アドレスと一致する場合には、以下の処理を実行する。すなわち、通信装置１０ｂは、受信したデータをキャッシュメモリ５に格納するデータとしてプロセッサコア４ｇに送信する。
　また、通信装置１０ｂは、受信したデータの書き込み先アドレスが、書き込み先アドレステーブル１６に保持された制御アドレスと一致しない場合には、受信したデータをメモリ６に格納するデータとしてプロセッサコア４ｇに送信する。
　また、通信装置１０ｂは、プロセッサコア４ｇからポーリング処理の対象とするデータをキャッシュメモリ５に格納した旨の通知を受けた場合には、以下の処理を実行する。すなわち、通信装置１０ｂは、書き込み先アドレステーブル１６からキャッシュメモリ５に格納したデータを格納するメモリ６のメモリアドレスを削除する。
　例えば、通信装置１０ｂは、プロセッサコア４ｇからポーリング処理の対象とするデータをキャッシュメモリ５に格納した旨とともに、キャッシュメモリ５に格納したデータを格納するメモリ６のメモリアドレスとを受信する。このような場合には、通信装置１０ｂは、受信したメモリアドレスを書き込み先アドレステーブル１６から検索し、検索したメモリアドレスを書き込み先アドレステーブル１６から削除する。
　また、本第３実施形態の実施例４においても、通信装置１０ｂにおいて、判定部１４を介して受け取ったパディング情報においてパディングフラグとして「１（有効）」が設定されている場合に、パディング付加部２０７が、データがアラインサイズにアラインするようにパディングを付けることによりパディング付きデータを作成する。通信装置１０ｂはこのパディング付きデータをプロセッサコア４ｇに対して、キャッシュメモリ５もしくはメモリ６に保持するデータとして送信する。
　また、パディング情報においてパディングフラグとして「０（無効）」が設定されている場合には、パディング付加部２０７は、パケット受信部２０８が受信したデータを各プロセッサコア４ｇに対して、キャッシュメモリ５もしくはメモリ６に保持するデータとして送信する。
　すなわち、通信装置１０ｂは、プロセッサコア４ｇに対してアラインされたデータを送信する。
　以下、通信装置１０ｂについて、図１８、および、図１９を用いて説明する。まず、図１８を用いて、通信装置１０ｂが有する各部について説明する。図１８は、第３実施形態の実施例４に関わる通信装置の一例を説明するための図である。図１８に示すように、通信装置１０ｂは、制御部２０５（パケット生成部）、パケット送信部２０６、パケット受信部２０８、判定部１４ａ、ＤＭＡコントローラ２０４（格納部）、書き込み先アドレステーブル１６、更新部１７及びパディング付加部２０７を有する。
　書き込み先アドレステーブル１６は、プロセッサコア４ｇのポーリング処理の対象とするデータが格納されるメモリアドレスを保持する。ここで、図１９は、書き込み先アドレステーブルの一例を説明するための図である。図１９に示す例では、書き込み先アドレステーブル１６は、メモリアドレスを格納するライン番号が「０」～「Ｎ－１」のＮ個のラインメモリを有する。
　各ラインメモリは、図１９中（Ａ）に示す１ビットの領域に有効ビットが格納され、図１９中（Ｂ）に示す６４ビットの範囲にメモリアドレスが格納される。ここで有効ビットとは、ラインメモリに格納されたメモリアドレスが有効なデータであるか否かを示すビットである。例えば、有効ビットに「０」が格納されている場合には、このラインメモリに格納されたメモリアドレスのデータは無効であることを示す。また、有効ビットに「１」が格納されている場合には、このラインメモリに格納されたメモリアドレスのデータは、有効であることを示す。なお、書き込み先アドレステーブル１６とは、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）、フラッシュメモリ （flash memory）などの半導体メモリ素子である。
　判定部１４ａは、パケット受信部２０８からパケットを受信した場合には、受信したパケットに格納されていたデータを格納するメモリ６のメモリアドレスを取得する。また、判定部１４ａは、取得したメモリアドレスと同一のメモリアドレスが書き込み先アドレステーブル１６に格納されているか否かを判定する。
　すなわち、判定部１４ａは、書き込み先アドレステーブル１６が有する各ラインメモリのうち、有効ビットに「１」が格納されているラインメモリに格納されたメモリアドレスと取得したメモリアドレスとを比較する。そして、判定部１４ａは、有効ビットに「１」が格納されているラインメモリに格納されたメモリアドレスと取得したメモリアドレスとが一致した場合には、受信したパケットに格納されていたデータをキャッシュメモリ５に格納するデータであると判定する。一方、判定部１４ａは、有効ビットに「１」が格納されているラインメモリに格納されたメモリアドレスと取得したメモリアドレスとが一致しないと判定した場合には、受信したパケットに格納されていたデータをメモリ６に格納するデータであると判定する。
　更新部１７は、図１８中（Ａ）に示すように、プロセッサコア４ｇからポーリング処理の対象とするデータを格納するメモリ６のメモリアドレスを受信した場合には、受信したメモリアドレスを書き込み先アドレステーブル１６に追加する。また、更新部１７は、プロセッサコア４ｇからポーリング処理の対象とするデータを取得した旨の通知を受けた場合には、ポーリング処理の対象とするデータを格納するメモリ６のメモリアドレスを書き込み先アドレステーブル１６から削除する。
　例えば、更新部１７は、プロセッサコア４ｇからポーリング処理の対象とするデータを格納するメモリ６のメモリアドレスを受信した場合には、書き込み先アドレステーブル１６が有する各ラインメモリのうち、有効ビットが「０」であるラインメモリを選択する。そして、更新部１７は、選択したラインメモリにプロセッサコア４ｇから受信したメモリアドレスを格納するとともに、選択したラインメモリの有効ビットを「１」に更新する。
　また、更新部１７は、プロセッサコア４ｇからポーリング処理の対象とするデータをキャッシュメモリ５に格納した旨とともに、キャッシュメモリ５に格納したデータを格納するメモリ６のメモリアドレスとを受信した場合には、以下の処理を実行する。すなわち、更新部１７は、書き込み先アドレステーブル１６が有する各ラインメモリのうち、有効ビットが「１」であるラインメモリであって、プロセッサコア４ｇから受信したアドレスが格納されているラインメモリを検索する。そして、更新部１７は、検索したラインメモリの有効ビットを「０」に更新する。なお、更新部１７とは、電子回路である。ここで、電子回路の例として、ＡＳＩＣ（Application Specific Integrated Circuit）やＦＰＧＡ （Field Programmable Gate Array）などの集積回路、またはＣＰＵ（Central Processing Unit）やＭＰＵ（Micro Processing Unit）などを適用する。
［通信装置１０ｂの処理の流れ］
　次に、図２０を用いて、通信装置１０ｂが実行する処理の流れについて説明する。図２０は、第３実施形態の実施例４に関わる通信装置が実行する処理の流れを説明するためのフローチャートである。図２０に示す例では、通信装置１０ｂは、バス８を介して情報処理装置２ｆを送信先とするパケットを受信したことをトリガとして処理を開始する。
　まず、通信装置１０ｂは、受信したパケットに格納されたデータの書き込み先アドレスと書き込み先アドレステーブル１６に格納されているメモリアドレスとが一致するか否かを判別する（ステップＳ２０１）。つまり、通信装置１０ｂは、受信したデータを格納するメモリ６のメモリアドレスが書き込み先アドレステーブル１６に登録されているか否かを判別する。
　そして、通信装置１０ｂは、受信したパケットに格納されたデータの書き込み先アドレスと書き込み先アドレステーブル１６に格納されているメモリアドレスとが一致する場合には（ステップＳ２０１のＹＥＳルート参照）、以下の処理を実行する。すなわち、通信装置１０ｂは、受信したパケットのデータをキャッシュメモリ５に格納するデータとしてプロセッサコア４ｇへ送信する（ステップＳ２０２）。又、この際、パディング付加部２０７は、パディングフラグに「１」が格納されている場合には、受信したパケットに対して、アラインサイズに合わせたパディングを付加して、ＤＭＡ書き込みデータを作成する。パディング付加部２０７は、作成したＤＭＡ書き込みデータをＤＭＡコントローラ２０４に送信し、ＤＭＡコントローラ２０４は、ＤＭＡ書き込みデータをキャッシュメモリ５に格納するデータとしてプロセッサコア４へ送信する。なお、パディングフラグに「０」が格納されている場合には、パディング付加部２０７は、受信したパケットに対して、アラインサイズに合わせたパディングを付加することなく、受信したパケットに格納されていたデータをＤＭＡ書き込みデータとしてＤＭＡコントローラ２０４に送信する。ＤＭＡコントローラ２０４は、ＤＭＡ書き込みデータをキャッシュメモリ５に格納するデータとしてプロセッサコア４へ送信する。
　一方、通信装置１０ｂは、受信したパケットに格納されたデータの書き込み先アドレスと書き込み先アドレステーブル１６に格納されているメモリアドレスとが一致しない場合には（ステップＳ２０１のＮＯルート参照）、以下の処理を実行する。すなわち、通信装置１０ｂは、受信したパケットのデータをメモリ６に格納するデータとしてプロセッサコア４ｇへ送信する（ステップＳ２０３）。その後、通信装置１０ｂは、処理を終了する。又、この際、パディング付加部２０７は、パディングフラグに「１」が格納されている場合には、受信したパケットに対して、アラインサイズに合わせたパディングを付加して、ＤＭＡ書き込みデータを作成する。パディング付加部２０７は、作成したＤＭＡ書き込みデータをＤＭＡコントローラ２０４に送信し、ＤＭＡコントローラ２０４は、ＤＭＡ書き込みデータをメモリ６に格納するデータとしてプロセッサコア４へ送信する。なお、パディングフラグに「０」が格納されている場合には、パディング付加部２０７は、受信したパケットに対して、アラインサイズに合わせたパディングを付加することなく、受信したパケットに格納されていたデータをＤＭＡ書き込みデータとしてＤＭＡコントローラ２０４に送信する。ＤＭＡコントローラ２０４は、ＤＭＡ書き込みデータをメモリ６に格納するデータとしてプロセッサコア４へ送信する。
［第３実施形態の実施例４の効果］
　上述したように、情報処理装置２ｆは、プロセッサコア４ｇがポーリング処理の対象とするデータを格納するメモリアドレスを保持する書き込み先アドレステーブル１６を有する。また、情報処理装置２ｆは、プロセッサコア４ｇがポーリング処理を実行する場合には、ポーリング処理の対象となるデータが格納されるメモリアドレスを書き込み先アドレステーブル１６に格納する。
　そして、情報処理装置２ｆは、情報処理装置２ｇを初めとする他の情報処理装置からデータを受信した場合には、受信したデータを格納するメモリアドレスが書き込み先アドレステーブル１６に格納されているか否かを判定する。また、情報処理装置２ｆは、受信したデータを格納するメモリアドレスが書き込み先アドレステーブル１６に格納されていると判定した場合には、受信したデータをキャッシュメモリ５に格納する。また、情報処理装置２ｆは、受信したデータを格納するメモリアドレスが書き込み先アドレステーブル１６に格納されていないと判定した場合には、受信したデータをメモリ６に格納する。
　このため、情報処理装置２ｆは、プロセッサコア４ｇが演算に利用しないデータを受信した際に、キャッシュメモリ５に格納されたデータの吐き出しを防止する。この結果、並列計算機システム１ｃは、各情報処理装置２ｆ、２ｇが有するプロセッサコアがキャッシュメモリに格納されたデータを用いて効率的な処理を実行することができるので、計算処理速度の低下を防止することができる。
　そして、パディング付加部２０７が、受信したデータに付加されているパディング情報を参照して、パディングフラグが有効である場合にペイロードにパディングを付加してパディング付きデータを作成する。ＤＭＡコントローラ２０４が、このパディング付きデータをキャッシュメモリ５やメモリ６に書き込ませる。これにより、受信したデータがアラインされていない場合であっても、キャッシュメモリ５やメモリ６への書き込みを行なう際のレイテンシを短くすることができる。
　（Ｃ－５）実施例５
　第３実施形態の実施例５では、複数のプロセッサコアを有するプロセッサが設置された情報処理装置を複数有する並列計算機システム１ｄについて説明する。図２１は、第３実施形態の実施例５に関わる並列計算機システムの一例を説明するための図である。図２１に示す例では、並列計算機システム１ｄは、情報処理装置２ｈ、２ｉをはじめとする複数の情報処理装置を有する。なお、情報処理装置２ｉを初めとする各情報処理装置は、情報処理装置２ｈと同様の処理を実行するものとして、説明を省略する。また、情報処理装置２ｈが有する各部のうち、情報処理装置２ｂが有する各部と同様の処理を実行するものについては、同一の符号を付し、説明を省略する。
　情報処理装置２ｈは、複数のプロセッサコア４ｈ～４ｊを有するプロセッサ３ｄ、メモリ６、通信装置１０ｃを有する。各プロセッサコア４ｈ～４ｊは、キャッシュメモリ５ａ～５ｃを有する。また、通信装置１０ｃは、書き込み先アドレステーブル１６ａを有する。
　プロセッサコア４ｈは、第３実施形態の実施例２に関わるプロセッサコア４ａと同様に、通信装置１０ｃからメモリ６に格納するデータを受信した場合には、受信したデータをメモリ６に格納する。また、プロセッサコア４ｈは、通信装置１０ｃからキャッシュメモリ５ａに格納するデータを受信した場合には、受信したデータをキャッシュメモリ５ａに格納する。
　また、プロセッサコア４ｈは、受信したデータをキャッシュメモリ５ａ、又は、メモリ６に格納する場合には、以下の処理を実行する。つまり、プロセッサコア４ｈは、プロセッサコア４ａと同様に、キャッシュメモリ５ａに格納された同一性情報に基づいて、キャッシュメモリ５ａに格納されたデータとメモリ６に格納されたデータとのコヒーレンシを保持する。
　具体的には、プロセッサコア４ｈは、キャッシュメモリ５ａが有する各キャッシュラインに格納された状態データに応じて、キャッシュメモリ５ａとメモリ６とに格納されたデータの同一性を保持する。その後、プロセッサコア４ｈは、受信したデータをキャッシュメモリ５ａ又はメモリ６に格納する。なお、プロセッサコア４ｈがキャッシュメモリ５ａとメモリ６とに格納されたデータの同一性を保持する詳細な処理については、プロセッサコア４ａが実行する処理と同様の処理を行うものとして、説明を省略する。
　さらに、プロセッサコア４ｈは、実施例４に関わるプロセッサコア４ｇと同様に、ポーリング処理を実行する場合には、直前に、通信装置１０ｃの書き込み先アドレステーブル１６にポーリング処理の対象となるデータの書き込み先アドレスを登録する。この際、プロセッサコア４ｈは、書き込み先アドレスとともに、自身のキャッシュメモリ５ａを示す書込先キャッシュメモリ識別情報をメモリアドレスと対応付けて登録する。
　通信装置１０ｃは、受信したデータを格納するメモリアドレスと、各キャッシュメモリ５ａ～５ｃを識別する書込先キャッシュメモリ識別情報とを対応付けて保持する書き込み先アドレステーブル１６ａを有する。そして通信装置１０ｃは、実施例４に関わる通信装置１０ｂと同様に、情報処理装置２ｉを初めとする他の情報処理装置からパケットを受信した場合には、以下の処理を実行する。すなわち、通信装置１０ｃは、受信したパケットを格納するメモリアドレスと同一のメモリアドレスが書き込み先アドレステーブル１６ａに格納されているか否かを判別する。
　そして、通信装置１０ｃは、受信したパケットを格納するメモリアドレスと同一のメモリアドレスが書き込み先アドレステーブル１６ａに格納されている場合には、以下の処理を実行する。すなわち、通信装置１０ｃは、受信したパケットを格納するメモリアドレスと同一のメモリアドレスに対応付けられた書込先キャッシュメモリ識別情報が示すキャッシュメモリを有するプロセッサコアを判定する。そして、通信装置１０ｃは、判定したプロセッサコアに対して、受信したデータをキャッシュメモリに格納するデータとして送信する。
　一方、通信装置１０ｃは、受信したパケットを格納するメモリアドレスと同一のメモリアドレスが書き込み先アドレステーブル１６ａに格納されていない場合には、受信したデータをメモリ６に格納するデータとして、各プロセッサコア４ｈ～４ｊに送信する。
　次に、図２２を用いて、通信装置１０ｃが有する各部について説明する。図２２は、実施例５に関わる通信装置の一例を説明するための図である。なお、通信装置１０ｃが有する各部のうち、実施例１～４に示す各部と同様の処理を実行するものについては、同一の符号を付し、説明を省略する。
　図２２に示す例では、通信装置１０ｃは、ＤＭＡコントローラ２０４ｂ（格納部）、判定部１４ｂ、書き込み先アドレステーブル１６ａ、更新部１７ａ、制御部２０５、パケット送信部２０６及びパディング付加部２０７を有する。
　本第３実施形態の実施例５においても、通信装置１０ｃにおいて、判定部１４を介して受け取ったパディング情報においてパディングフラグとして「１（有効）」が設定されている場合に、パディング付加部２０７が、データがアラインサイズにアラインするようにパディングを付けることによりパディング付きデータを作成する。通信装置１０ｃはこのパディング付きデータを各プロセッサコア４ｈ～４ｊに対して、キャッシュメモリ５ａ～５ｃもしくはメモリ６に保持するデータとして送信する。
　また、パディング情報においてパディングフラグとして「０（無効）」が設定されている場合には、パディング付加部２０７は、パケット受信部２０８が受信したデータを各プロセッサコア４ｄ～４ｆに対して、キャッシュメモリ５ａ～５ｃもしくはメモリ６に保持するデータとして送信する。
　すなわち、通信装置１０ａは、プロセッサコア４ｄ～４ｆに対してアラインされたデータを送信する。
　書き込み先アドレステーブル１６ａは、第３実施形態の実施例４に関わる書き込み先アドレステーブル１６と同様に、ポーリング処理の対象となるデータを格納するメモリアドレスを保持する。さらに、書き込み先アドレステーブル１６ａは、保持するメモリアドレスに、ポーリング処理を行うプロセッサコアが有するキャッシュメモリを識別する書込先キャッシュメモリ識別情報を対応付けて保持する。
　例えば、書き込み先アドレステーブル１６ａは、書き込み先アドレステーブル１６が有する各ラインメモリに書込先キャッシュメモリ識別情報を格納する格納領域をさらに追加した複数のラインメモリを有する。そして、書き込み先アドレステーブル１６ａは、対応付けるメモリアドレスと書込先キャッシュメモリ識別情報とを同一ラインメモリに格納する。
　判定部１４ｂは、パケット受信部２０８が受信したパケットに格納されていたデータを格納するメモリ６のメモリアドレスを取得する。そして、判定部１４ｂは、取得したメモリアドレスと同一のメモリアドレスが書き込み先アドレステーブル１６ａに格納されているか否かを判定する。
　そして、判定部１４ｂは、取得したメモリアドレスと同一のメモリアドレスが書き込み先アドレステーブル１６ａに格納されている場合には、以下の処理を実行する。すなわち、判定部１４ｂは、書き込み先アドレステーブル１６ａに格納されていたメモリアドレスと対応付けて記憶された書込先キャッシュメモリ識別情報を取得する。そして、判定部１４ｂは、受信したパケットに格納されていたデータを、取得した書込先キャッシュメモリ識別情報が示すキャッシュメモリに格納するデータであると判定する。
　一方、判定部１４ｂは、取得したメモリアドレスと同一のメモリアドレスが書き込み先アドレステーブル１６ａに格納されていない場合には、受信したパケットに格納されていたデータをメモリ６に格納するデータであると判定する。
　ＤＭＡコントローラ２０４ｂは、受信したデータをキャッシュメモリに格納するデータであると判定部１４ｂが判定した場合には、以下の処理を実行する。すなわち、ＤＭＡコントローラ２０４ｂは、判定部１４ｂが取得した書込先キャッシュメモリ識別情報が示すキャッシュメモリを有するプロセッサコアに、キャッシュメモリに格納するデータとして、受信したデータを送信する。例えば、ＤＭＡコントローラ２０４ｂは、判定部１４ｂが受信したデータをキャッシュメモリ５ａに格納するデータであると判定した場合には、受信したデータをプロセッサコア４ｈに送信する。
　一方、ＤＭＡコントローラ２０４ｂは、判定部１４ｂが受信したパケットに格納されていたデータをメモリ６に格納するデータであると判定した場合には、受信したデータをメモリ６に格納するデータとして、プロセッサコア４ｈ～４ｊに送信する。
　更新部１７ａは、図２２中（Ａ）に示すように、各プロセッサコア４ｈ～４ｊからポーリング処理の対象となるデータを格納するメモリアドレスを受信する。これと同時に、更新部１７ａは、各プロセッサコア４ｈ～４ｊが有する各キャッシュメモリ５ａ～５ｃを示す書込先キャッシュメモリ識別情報を受信する。このような場合には、更新部１７ａは、受信したデータと書込先キャッシュメモリ識別情報とを書き込み先アドレステーブル１６ａが有する１つのメモリラインに格納する。また、更新部１７ａは、更新部１７と同様、各プロセッサコア４ｈ～４ｊからポーリング処理の対象となるデータをキャッシュメモリに格納した旨とともに、メモリアドレスを受信した場合には、以下の処理を実行する。すなわち、更新部１７ａは、受信したメモリアドレスが格納されているラインメモリを書き込み先アドレステーブル１６ａから検索し、検索したラインメモリの有効ビットを「０」に更新する。
　例えば、このような各部を有する情報処理装置２ｈは、プロセッサコア４ｈがポーリング処理を実行する場合には、以下の処理を実行する。すなわち、情報処理装置２ｈは、ポーリング処理の対象となるデータを格納するメモリアドレスとキャッシュメモリ５ａを示す書込先キャッシュメモリ識別情報とを対応付けて書き込み先アドレステーブル１６ａに格納する。そして、情報処理装置２ｈは、情報処理装置２ｉを初めとする他の情報処理装置からパケットを受信した場合には、受信したパケットに格納されていたデータを格納するメモリアドレスが書き込み先アドレステーブル１６ａに格納されているか否かを判別する。
　この際、受信したパケットに格納されていたデータがプロセッサコア４ｈがポーリング処理の対象となるデータである場合には、格納するメモリアドレスが書き込み先アドレステーブル１６ａに格納されている。このため、情報処理装置２ｈは、受信したデータを格納するメモリアドレスと対応付けて記憶されたキャッシュメモリ５ａを示す書込先キャッシュメモリ識別情報から、ポーリング処理を行っているプロセッサコアがプロセッサコア４ｈであると判定する。そして、情報処理装置２ｈは、受信したデータをプロセッサコア４ｈに送信し、キャッシュメモリ５ａに格納する。なお、キャッシュメモリ５ａに書き込まれるデータはアラインされたデータである。
［実施例５の効果］
　上述したように、情報処理装置２ｈは、ポーリング処理の対象となるデータを格納するメモリアドレスとキャッシュメモリを示す書込先キャッシュメモリ識別情報と対応付けて書き込み先アドレステーブル１６ａに格納する。そして、情報処理装置２は、受信したパケットのデータを格納するメモリアドレスが書き込み先アドレステーブル１６ａかに格納されているか否かを判別し、格納されている場合には以下の処理を実行する。すなわち、情報処理装置２ｈは、対応付けて格納されていた書込先キャッシュメモリ識別情報が示すキャッシュメモリに受信したデータを格納する。
　このため、情報処理装置２ｈは、各プロセッサコア４ｈ～４ｊによるポーリング処理の対象とするデータ受信した場合には、受信したデータをキャッシュメモリ５ａ～５ｃに直接格納することができる。このため、並列計算機システム１ｄは、各情報処理装置２ｈ、２ｉが有するプロセッサが複数のプロセッサコアを有するマルチコアプロセッサである場合にも、演算処理を効率的に行わせることができる。
　また、情報処理装置２ｈは、他の実施例に関わる情報処理装置２～２ｇと同様に、プロセッサコア４ｈ～４ｊが演算に利用しないデータを受信した際に、キャッシュメモリ５ａ～５ｃに格納されたデータの吐き出しを防止する。この結果、並列計算機システム１ｄは、計算処理速度の低下を防止することができる。
　また、情報処理装置２ｈは、情報処理装置２ｆと同様に、キャッシュメモリ５ａに格納された同一性情報に基づいて、キャッシュメモリ５ａに格納されたデータとメモリ６に格納されたデータとの同一性を保持する。このため、並列計算機システム１ｄは、各情報処理装置２ｈ、２ｉに適切な処理を実行させることができる。
　そして、パディング付加部２０７が、受信したデータに付加されているパディング情報を参照して、パディングフラグが有効である場合にペイロードにパディングを付加してパディング付きデータを作成する。ＤＭＡコントローラ２０４が、このパディング付きデータをキャッシュメモリ５ａ～５ｃやメモリ６に書き込む。これにより、受信したデータがアラインされていない場合であっても、キャッシュメモリ５ａ～５ｃやメモリ６への書き込みを行なう際のレイテンシを小さくすることができる。
　（Ｃ－６）実施例６
　第３実施形態の実施例６では、それぞれ独自のＬ１キャッシュメモリを有する複数のプロセッサコアと各プロセッサコアが共用する１つのＬ２キャッシュメモリを有するプロセッサが設置された情報処理装置を複数有する並列計算機システムについて説明する。図２３は、第３実施形態の実施例６に関わる並列計算機システムを説明するための図である。
　図２３に示すように、並列計算機システム１ｅは、情報処理装置２ｊ、２ｋを初めとする複数の情報処理装置を有する。なお、情報処理装置２ｋを初めとする各情報処理装置は情報処理装置２ｊと同様の処理を実行するものとして、説明を省略する。
　また、並列計算機システム１ｅが有する各部のうち、並列計算機システム１ｂと同様の処理を実行するものについては、同一の符号を付し、以下の説明を省略する。
　情報処理装置２ｊは、複数のプロセッサコア４ｋ～４ｍを有するプロセッサ３ｅと、各プロセッサコア４ｋ～４ｍが共用するレベル２キャッシュメモリ７を有する。また、各プロセッサコア４ｋ～４ｍは、それぞれ、レベル１キャッシュメモリ５ｄ～５ｆを有する。なお、プロセッサコア４ｌ、４ｍは、プロセッサコア４ｋと同様の処理を実行するものとして、以下の説明を省略する。
　プロセッサコア４ｋは、実施例５に関わるプロセッサコア４ｈと同様に、通信装置１０ｄが受信したデータをレベル１キャッシュメモリ５ｄに格納するデータとして受信した場合には、受信したデータをレベル１キャッシュメモリ５ｄに格納する。また、プロセッサコア４ｋは、通信装置１０ｄが受信したデータをメモリ６に格納するデータとして受信した場合には、受信したデータをメモリ６に格納する。
　また、プロセッサコア４ｋは、データをレベル１キャッシュメモリ５ｄまたはレベル２キャッシュメモリ７に格納する場合には、実施例３に関わるプロセッサコア４ｄと同様の処理を実行する。すなわち、プロセッサコア４ｋは、第１同一性情報と、第２同一性情報とに基づいて、レベル１キャッシュメモリ５ｄ、レベル２キャッシュメモリ７、メモリ６に格納されたデータの同一性を保持する。
　また、プロセッサコア４ｋは、ポーリング処理を実行する場合には、ポーリング処理の対象となるデータを格納するメモリアドレスとレベル１キャッシュメモリ５ｄを示す書込先キャッシュメモリ識別情報とを通信装置１０ｄに送信する。つまり、プロセッサコア４ｋは、ポーリング処理の対象となるデータを格納するメモリアドレスとレベル１キャッシュメモリ５ｄを示す書込先キャッシュメモリ識別情報とを対応付けて書き込み先アドレステーブル１６ｂに格納する。
　また、プロセッサコア４ｋは、ポーリング処理の対象となるデータをレベル１キャッシュメモリ５ｄに格納した場合には、データをレベル１キャッシュメモリ５ｄに格納した旨とデータを格納するメモリアドレスとを通信装置１０ｄに送信する。つまり、プロセッサコア４ｋは、ポーリング処理の対象となるデータを格納するメモリアドレス等を書き込み先アドレステーブル１６ｂから削除する。
　通信装置１０ｄは、書き込み先アドレステーブル１６ｂを有する。書き込みアドレステーブル１６ｂには、書き込み先アドレステーブル１６ａと同様に、以下の情報が対応付けて格納されている。すなわち、書き込み先アドレステーブル１６ｂには、ポーリング処理の対象となるデータを格納するメモリアドレスと各レベル１キャッシュメモリ５ｄ～５ｆを識別する書込先キャッシュメモリ識別情報とが対応付けられて格納されている。
　そして、通信装置１０ｄは、通信装置１０ｃと同様に、情報処理装置２ｋを初めとする他の情報処理装置からパケットを受信した場合には、以下の処理を実行する。すなわち、通信装置１０ｄは、受信したパケットを格納するメモリアドレスと同一のメモリアドレスが書き込み先アドレステーブル１６ｂに格納されているか否かを判別する。
　そして、通信装置１０ｄは、受信したパケットを格納するメモリアドレスと同一のメモリアドレスが書き込み先アドレステーブル１６ｂに格納されている場合には、以下の処理を実行する。すなわち、通信装置１０ｄは、受信したパケットを格納するメモリアドレスと同一のメモリアドレスに対応付けられた書込先キャッシュメモリ識別情報が示すレベル１キャッシュメモリを有するプロセッサコアを判定する。そして、通信装置１０ｄは、判定したプロセッサコアに対して、受信したデータをキャッシュメモリに格納するデータとして送信する。
　一方、通信装置１０ｄは、受信したパケットを格納するメモリアドレスと同一のメモリアドレスが書き込み先アドレステーブル１６ｂに格納されていない場合には、受信したデータをメモリ６に格納するデータとして、各プロセッサコア４ｋ～４ｆに送信する。
　例えば、このような各部を有する情報処理装置２ｊは、プロセッサコア４ｋがポーリング処理を実行する場合には、以下の処理を実行する。すなわち、情報処理装置２ｊは、ポーリング処理の対象となるデータを格納するメモリアドレスとレベル１キャッシュメモリ５ｄを示す書込先キャッシュメモリ識別情報とを対応付けて書き込み先アドレステーブル１６ｂに格納する。そして、情報処理装置２ｊは、情報処理装置２ｋを初めとする他の情報処理装置からパケットを受信した場合には、受信したパケットに格納されていたデータを格納するメモリアドレスが書き込み先アドレステーブル１６ｂに格納されているか否かを判別する。
　この際、受信したパケットに格納されていたデータがプロセッサコア４ｋがポーリング処理の対象となるデータである場合には、格納するメモリアドレスが書き込み先アドレステーブル１６ｂに格納されている。このため、情報処理装置２ｊは、受信したデータを格納するメモリアドレスと対応付けて記憶されたレベル１キャッシュメモリ５ｄを示す書込先キャッシュメモリ識別情報から、ポーリング処理を行っているプロセッサコアがプロセッサコア４ｋであると判定する。そして、情報処理装置２ｊは、受信したデータをプロセッサコア４ｋに送信し、レベル１キャッシュメモリ５ｄに格納する。
　また、情報処理装置２ｊは、各レベル１キャッシュメモリ５ｄ～５ｆおよびレベル２キャッシュメモリ７に格納された第１同一性情報および第２同一性情報を用いて、以下の処理を実行する。つまり、情報処理装置２ｊは、各レベル１キャッシュメモリ５ｄ～５ｆ、レベル２キャッシュメモリ７、メモリ６に格納されているデータの同一性を保持し、その後、受信したデータを各レベル１キャッシュメモリ５ｄ～５ｆ、または、メモリ６に格納する。
　また、本第３実施形態の実施例６においても、通信装置１０ｄにおいて、判定部１４を介して受け取ったパディング情報においてパディングフラグとして「１（有効）」が設定されている場合に、パディング付加部２０７が、データがアラインサイズにアラインするようにパディングを付けることによりパディング付きデータを作成する。通信装置１０ｄはこのパディング付きデータをプロセッサコア４ｋ～４ｍに対して、レベル１キャッシュメモリ５ｄ～５ｆもしくはメモリ６に保持するデータとして送信する。
　また、パディング情報においてパディングフラグとして「０（無効）」が設定されている場合には、パディング付加部２０７は、パケット受信部２０８が受信したデータを各プロセッサコア４ｋ～４ｍに対して、レベル１キャッシュメモリ５ｄ～５ｆもしくはメモリ６に保持するデータとして送信する。
　すなわち、通信装置１０ｄは、プロセッサコア４ｋ～４ｍに対してアラインされたデータを送信する。
［実施例６の効果］
　上述したように、情報処理装置２ｊは、ポーリング処理の対象となるデータを格納するメモリアドレスと、ポーリング処理を実行するプロセッサコアが有するレベル１キャッシュメモリを示す書込先キャッシュメモリ識別情報とを対応付けて記憶する。そして、情報処理装置２ｊは、受信したデータを格納するメモリアドレスが記憶したメモリアドレスと一致する場合には、対応付けて記憶した書込先キャッシュメモリ識別情報が示すレベル１キャッシュメモリに受信したデータを格納する。このため、並列計算機システム１ｅは、各プロセッサコア４ｋ～４ｍに効率的に演算処理を実行することができる。
　また、情報処理装置２ｊは、ポーリング処理の対象ではないデータを受信した場合には、受信したデータをメモリ６に格納する。このため、並列計算機システム１ｅは、計算処理速度を低下させることなく、効率的な演算処理を実行することができる。
　また、情報処理装置２ｊは、各レベル１キャッシュメモリ５ｄ～５ｆに格納された第１同一性情報およびレベル２キャッシュメモリ７に格納された第２同一性情報を用いて、以下の処理を実行する。すなわち、情報処理装置２ｊは、各レベル１キャッシュメモリ５ｄ～５ｆ、レベル２キャッシュメモリ７、メモリ６に格納されたデータの同一性を適切に保持する。この結果、並列計算機システム１ｅは、適切な演算処理装置を実行することができる。
　そして、パディング付加部２０７が、受信したデータに付加されているパディング情報を参照して、パディングフラグが有効である場合にペイロードにパディングを付加してパディング付きデータを作成する。ＤＭＡコントローラ２０４が、このパディング付きデータをレベル１キャッシュメモリ５ｄ～５ｆやメモリ６に書き込ませる。これにより、受信したデータがアラインされていない場合であっても、キャッシュメモリ５やメモリ６への書き込みを行なう際のレイテンシを短くすることができる。
　（Ｃ－７）実施例７
　これまで第３実施形態の各実施例について説明したが実施例は、上述した実施例以外にも様々な異なる形態にて実施されてよいものである。そこで、以下では第３実施形態の実施例７として本発明に含まれる他の実施例を説明する。
（１）並列計算機システムが有する情報処理装置について
　上述した説明における各並列計算機システム１、１ｃは、キャッシュメモリ５を有するプロセッサコア４、４ｇを有していた。しかし、実施例はこれに限定されるものではなく、例えば、各並列計算機システム１、１ｃは、レベル１キャッシュメモリを有するプロセッサコアとレベル２キャッシュメモリを有するプロセッサを有しても良い。そして、並列計算機システム１、１ｃが有するプロセッサコアは、レベル１キャッシュメモリおよびレベル２キャッシュメモリに格納された第１同一性情報と第２同一性情報とを用いて、データのコヒーレンシを保持することとしてもよい。
　すなわち、情報処理装置は、受信したデータがポーリング処理の対象となるデータであるか否か判定し、ポーリング処理の対象となるデータであると判定した場合には、受信したデータをキャッシュメモリに格納する。また、情報処理装置は、受信したデータがポーリング処理の対象となるデータではないと判定した場合には、受信したデータをメモリに格納する。つまり、情報処理装置は、このような処理を実行する情報処理装置であれば、任意の構成を有することができる。
　そして、これらのレベル１キャッシュメモリやレベル２キャッシュメモリに対して格納するデータについても、受信したデータがアラインされていない場合に、パディング付加部２０７がペイロードにパディングを付加することによりパディング付きデータとして作成し、格納する。
（２）並列計算機システムについて
　上述した各並列計算機システム１～１ｅは、それぞれ同様の機能を発揮する複数の情報処理装置を有していた。しかし、実施例はこれに限定されるものではなく、各実施例における任意の情報処理装置をそなえた並列計算機システムであってもよい。つまり、情報処理装置は、受信したパケットに制御情報として「１」が格納されているか否かに基づいて、受信したパケットのデータがポーリング処理の対象となるデータであるか否かを判定するとともに、書き込み先アドレステーブルにメモリアドレスが格納されているか否かを判定する。そして、情報処理装置は、いずれかの条件を満たした場合には、ポーリング処理の対象となるデータであると判定してもよい。
　１～１ｅ　並列計算機システム
　２～２ｋ　情報処理装置
　３～３ｅ　プロセッサ
　４～４ｍ　プロセッサコア
　５～５ｃ　キャッシュメモリ
　５ｄ～５ｆ　レベル１キャッシュメモリ
　６　メモリ
　７　レベル２キャッシュメモリ
　８　　バス
　１０～１０ｄ　通信装置
　１４～１４ｂ　判定部
　１５～１５ｂ　格納部
　１６、１６ａ　書き込み先アドレステーブル
　１７、１７ａ　更新部
　２０４　　ＤＭＡコントローラ（格納部）
　２０５　　制御部（パケット生成部）
　２０６　パケット送信部
　２０７　パディング付加部
　２０８　パケット受信部
　２０９　キャッシュラインサイズ保持部（調整サイズ情報格納部）

Claims (18)

  1. 　並列計算機システムに含まれる複数の情報処理装置のいずれかにおいて、
    　データを保持する記憶装置と、
    　受信したデータに含まれる調整情報に基づいて、前記データに対してパディングを付加したパディング付きデータを作成するデータ作成部と、
    　前記データ作成部によって作成された前記パディング付きデータを前記記憶装置に格納する格納処理部とを備えることを特徴とする情報処理装置。
  2. 　前記調整情報が調整サイズ情報をそなえ、前記データ作成部が、前記データに対して前記調整サイズ情報に合わせたパディングを付加することにより、前記パディング付きデータを作成することを特徴とする請求項１記載の情報処理装置。
  3. 　前記調整情報が調整の要否を示す要否情報をそなえ、前記要否情報が調整が必要であることを示す場合に、前記データ作成部が、前記パディング付きデータを作成することを特徴とする請求項１又は２記載の情報処理装置。
  4. 　並列計算機システムに含まれる複数の情報処理装置のいずれかにおいて、
    　データを保持する記憶装置と、
    　受信したデータのデータサイズ情報及び書き込み先アドレス情報と前記調整サイズ情報とに基づき、当該受信したデータに対する調整の要否を判断する判断部と、
    　前記判断部が前記調整が必要であると判断した場合に、受信したデータのデータサイズ情報及び書き込み先アドレス情報と前記調整サイズ情報とに基づき、前記データに対して前記調整サイズ情報に合わせたパディングを付加したパディング付きデータを作成するデータ作成部と、
    　前記データ作成部によって作成された前記パディング付きデータを前記記憶装置に格納する格納処理部とを備えることを特徴とする情報処理装置。
  5. 　前記調整サイズ情報を格納する調整サイズ情報格納部を備え、
    　前記判断部が、前記調整サイズ情報格納部から前記調整サイズ情報を取得することを特徴とする請求項４記載の情報処理装置。
  6. 　データを保持する主記憶装置と、
    　前記主記憶装置に保持されたデータの一部を保持するキャッシュメモリ部と、前記主記憶装置又は前記キャッシュメモリ部に保持されたデータを用いて演算を行なう演算処理部とを有する演算処理装置と、
    　他の情報処理装置から受信したデータが、前記演算処理装置が待ち合わせているデータであるか否かを判定する判定部とをそなえ、
    　前記受信したデータが前記演算処理装置が待ち合わせているデータであると、前記判定部が判定した場合に、前記データ作成部が前記パディング付きデータを作成し、前記格納処理部が、前記パディング付きデータを前記キャッシュメモリ部に格納することを特徴とする請求項１～５のいずれか１項に記載の情報処理装置。
  7. 　複数の情報処理装置を有する並列計算機システムにおいて、
    　調整情報を備えるデータを送信する第１の情報処理装置と、
    　データを保持する記憶装置と、受信したデータに含まれる調整情報に基づいて、前記データに対してパディングを付加したパディング付きデータを作成するデータ作成部と、前記データ作成部によって作成された前記パディング付きデータを前記記憶装置に格納する格納処理部とを備える第２の情報処理装置と、
    を備えることを特徴とする並列計算機システム。
  8. 　前記調整情報が調整サイズ情報をそなえ、前記データ作成部が、前記データに対して前記調整サイズ情報に合わせたパディングを付加することにより、前記パディング付きデータを作成することを特徴とする請求項７記載の並列計算機システム。
  9. 　前記調整情報が調整の要否を示す要否情報をそなえ、前記要否情報が調整が必要であることを示す場合に、前記データ作成部が、前記パディング付きデータを作成することを特徴とする請求項７又は８記載の並列計算機システム。
  10. 　複数の情報処理装置を有する並列計算機システムにおいて、
    　前記情報処理装置は、
    　データを保持する記憶装置と、
    　受信したデータのデータサイズ情報及び書き込み先アドレス情報と前記調整サイズ情報とに基づき、当該受信したデータに対する調整の要否を判断する判断部と、
    　前記判断部が前記調整が必要であると判断した場合に、受信したデータのデータサイズ情報及び書き込み先アドレス情報と前記調整サイズ情報とに基づき、前記データに対して前記調整サイズ情報に合わせたパディングを付加したパディング付きデータを作成するデータ作成部と、
    　前記データ作成部によって作成された前記パディング付きデータを前記記憶装置に格納する格納処理部とを備えることを特徴とする並列計算機システム。
  11. 　前記情報処理装置は、
    　前記調整サイズ情報を格納する調整サイズ情報格納部を備え、
    　前記判断部が、前記調整サイズ情報格納部から前記調整サイズ情報を取得することを特徴とする請求項１０記載の並列計算機システム。
  12. 　前記情報処理装置は、
    　データを保持する主記憶装置と、
    　前記主記憶装置に保持されたデータの一部を保持するキャッシュメモリ部と、前記主記憶装置又は前記キャッシュメモリ部に保持されたデータを用いて演算を行なう演算処理部とを有する演算処理装置と、
    　他の情報処理装置から受信したデータが、前記演算処理装置が待ち合わせているデータであるか否かを判定する判定部とをそなえ、
    　前記受信したデータが前記演算処理装置が待ち合わせているデータであると、前記判定部が判定した場合に、前記データ作成部）が前記パディング付きデータを作成し、前記格納処理部が、前記パディング付きデータを前記キャッシュメモリ部に格納することを特徴とする請求項７～１１のいずれか１項に記載の並列計算機システム。
  13. 　複数の情報処理装置を備える並列計算機システムを構成する情報処理装置の制御方法において、
    　調整情報を備えるデータを送信し、
    　受信したデータに含まれる調整情報に基づいて、前記データに対してパディングを付加したパディング付きデータを作成し、
    　作成された前記パディング付きデータを記憶装置に格納することを特徴とする情報処理装置の制御方法。
  14. 　前記調整情報が調整サイズ情報をそなえ、
    　前記データに対して前記調整サイズ情報に合わせたパディングを付加することにより、前記パディング付きデータを作成することを特徴とする請求項１３記載の情報処理装置の制御方法。
  15. 　前記調整情報が調整の要否を示す要否情報をそなえ、前記要否情報が調整が必要であることを示す場合に、前記パディング付きデータを作成することを特徴とする請求項１３又は１４記載の情報処理装置の制御方法。
  16. 　複数の情報処理装置を備える並列計算機システムを構成する情報処理装置の制御方法において、
    　受信したデータのデータサイズ情報及び書き込み先アドレス情報と前記調整サイズ情報とに基づき、当該受信したデータに対する調整の要否を判断し、
    　前記調整が必要であると判断した場合に、受信したデータのデータサイズ情報及び書き込み先アドレス情報と前記調整サイズ情報とに基づき、前記データに対して前記調整サイズ情報に合わせたパディングを付加したパディング付きデータを作成し、
    　作成された前記パディング付きデータを記憶装置に格納することを特徴とする情報処理装置の制御方法。
  17. 　前記調整サイズ情報を格納する調整サイズ情報格納部から前記調整サイズ情報を取得することを特徴とする請求項１６記載の情報処理装置の制御方法。
  18. 　他の情報処理装置から受信したデータが、データを保持する主記憶装置に保持されたデータの一部を保持するキャッシュメモリ部と、前記主記憶装置又は前記キャッシュメモリ部に保持されたデータを用いて演算を行なう演算処理部とを有する演算処理装置が待ち合わせているデータであるか否かを判定し、
    　前記受信したデータが前記演算処理装置が待ち合わせているデータであると判定した場合に、前記パディング付きデータを作成し、当該パディング付きデータを前記キャッシュメモリ部に格納することを特徴とする請求項１３～１７のいずれか１項に記載の情報処理装置の制御方法。
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