KR102290229B1 - 병렬 처리를 위한 데이터 생성 장치 - Google Patents
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Abstract
개시된 일 실시 예에 따른 데이터 생성 장치는, 병렬 처리 장치로 입력될 입력 데이터를 생성할 수 있다. 데이터 생성 장치는, 패딩 데이터를 출력하기 위한 컨트롤러, 및 외부로부터 원본 데이터를 수신하고, 수신된 원본 데이터를 컨트롤러로부터 수신된 패딩 데이터에 기초하여 처리함으로써 원본 데이터 중 적어도 일부가 패딩 데이터로 패딩된 입력 데이터를 생성할 수 있다. 데이터 생성 장치는, 패딩 데이터와 원본 데이터를 입력 받도록 구성되는 제1멀티플렉서, 제1멀티플렉서로부터 출력되는 데이터를 저장하기 위한 레지스터, 및 제1멀티플렉서로부터 출력되는 데이터와 레지스터에 저장된 데이터를 입력 받도록 구성되는 제2멀티플렉서를 포함할 수 있다.
Description
본 발명은 전자 장치에 관한 것으로, 구체적으로는 병렬 처리 장치에 입력될 입력 데이터를 생성하기 위한 데이터 생성 장치에 관한 것이다.
병렬 처리 장치는 영상, 음성 및 문자와 같은 대용량 데이터를 고속으로 처리하기 위한 장치이다. 병렬 처리 장치는, 데이터의 압축 및 복원, 기계 학습을 통한 인식, 뉴럴 네트워크 기반의 인공지능 기술 등과 같은 대용량 데이터를 고속으로 처리해야 하는 분야에서 사용될 수 있다. 병렬 처리 장치는 병렬 처리를 위한 복수개의 메모리, 연산 유닛(PE: Processing Element) 등을 구성하여 알고리즘을 처리할 수 있다. 병렬 처리를 위한 데이터는, 병렬 처리 장치로 순차적으로 입력되거나 복수의 메모리를 통해 병렬적으로 입력될 수 있다.
데이터의 압축 및 복원 및 인공 지능 알고리즘들에서 처리되는 데이터들은 일반적으로, 데이터들 사이의 종속성이 존재하고, 이로 인해 병렬 처리 연산 시, 이전에 처리한 데이터를 다시 처리하거나 원본 데이터의 경계 밖에 있는 값들을 특수한 값으로 패딩하여 처리하는 과정이 필요할 수 있다.
따라서, 병렬 처리 장치는 이러한 데이터 처리를 위해 메모리 접근이나 연산 유닛의 제어와 같은 복잡도가 높은 동작을 수행하여야 하는 문제점이 있다.
병렬 처리 장치에 입력될 데이터를 효율적으로 출력하기 위한 데이터 생성 장치가 제공될 수 있다.
본 실시 예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제로 한정되지 않으며, 이하의 실시 예들로부터 또 다른 기술적 과제들이 유추될 수 있다.
병렬 처리 장치로 입력될 입력 데이터를 생성하기 위한 데이터 생성 장치는, 패딩 데이터를 출력하기 위한 컨트롤러, 및 외부로부터 원본 데이터를 수신하고, 상기 원본 데이터 중 적어도 일부가 상기 패딩 데이터로 패딩된 상기 입력 데이터를 생성하도록 구성되는 데이터 처리 장치를 포함할 수 있다. 상기 데이터 처리 장치는, 상기 패딩 데이터와 상기 원본 데이터를 입력 받도록 구성되는 제1멀티플렉서, 상기 제1멀티플렉서로부터 출력되는 데이터를 저장하기 위한 레지스터, 및 상기 제1멀티플렉서로부터 출력되는 데이터와 상기 레지스터에 저장된 데이터를 입력 받도록 구성되는 제2멀티플렉서를 포함할 수 있다.
데이터 생성 장치는 병렬 처리 장치에 입력될 패딩 데이터를 효율적으로 출력 및 제공할 수 있다. 이에 따라, 병렬 처리 장치는 입력된 데이터의 패딩을 위해, 메모리 저장 및 접근 또는 연산 유닛의 제어와 같은 복잡도가 높은 동작을 수행할 필요가 없다.
또한, 일 실시 예에 따른 데이터 생성 장치는 현재 처리 단계에서 처리한 데이터 중 다음 처리 단계에서 다시 사용되는 종속성이 있는 데이터를 레지스터에 저장할 수 있다. 레지스터에 저장된 데이터는 다음 처리 단계에서 다시 사용될 수 있다. 따라서, 병렬 처리 장치가 종속성이 있는 데이터를 중복하여 입력 받음으로써 발생되는 성능의 저하가 감소될 수 있다.
도1은 일 실시 예에 따른 데이터 생성 장치의 블록도를 나타낸다.
도2는 일 실시 예에 따른 데이터 생성 장치의 상세한 구성을 나타낸다.
도3은 일 실시 예에 따라 원본 데이터에 대한 패딩이 필요 없는 경우의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
도4는 일 실시 예에 따라 원본 데이터의 왼쪽 경계에 대해 제로 패딩이 필요한 경우의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
도5는 일 실시 예에 따라 원본 데이터의 오른쪽 경계에 대한 제로 패딩이 필요한 경우의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
도6은 일 실시 예에 따라 원본 데이터의 위쪽 경계에 대한 제로 패딩이 필요한 경우의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
도7은 일 실시 예에 따라 원본 데이터의 아래쪽 경계에 대한 제로 패딩이 필요한 경우의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
도8은 일 실시 예에 따라 원본 데이터의 왼쪽 및 위쪽 경계에 대한 제로 패딩이 필요한 경우의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
도9는 일 실시 예에 따라 원본 데이터의 아래쪽 및 오른쪽 경계에 대한 제로 패딩이 필요한 경우의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
도10은 일 실시 예에 따라 원본 데이터의 위쪽 경계에 위치한 데이터를 복사함으로써 수행되는 패딩이 필요한 경우의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
도11은 일 실시 예에 따라 원본 데이터의 아래쪽 경계에 위치한 데이터를 복사함으로써 수행되는 패딩이 필요한 경우의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
도12는 일 실시 예에 따라 원본 데이터의 왼쪽 및 위쪽 경계에 위치한 데이터를 복사함으로써 수행되는 패딩이 필요한 경우의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
도13은 일 실시 예에 따라 원본 데이터의 오른쪽 및 아래쪽 경계에 위치한 데이터를 복사함으로써 수행되는 패딩이 필요한 경우의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
도14는 일 실시 예에 따라 원본 데이터에 대해 임의의 형태로 패딩이 필요한 경우의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
도15는 일 실시 예에 따라 라이트 백(write back) 모드에서 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
도16은 도15에서의 현재 처리 단계가 완료되고 다음 처리 단계의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
도2는 일 실시 예에 따른 데이터 생성 장치의 상세한 구성을 나타낸다.
도3은 일 실시 예에 따라 원본 데이터에 대한 패딩이 필요 없는 경우의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
도4는 일 실시 예에 따라 원본 데이터의 왼쪽 경계에 대해 제로 패딩이 필요한 경우의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
도5는 일 실시 예에 따라 원본 데이터의 오른쪽 경계에 대한 제로 패딩이 필요한 경우의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
도6은 일 실시 예에 따라 원본 데이터의 위쪽 경계에 대한 제로 패딩이 필요한 경우의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
도7은 일 실시 예에 따라 원본 데이터의 아래쪽 경계에 대한 제로 패딩이 필요한 경우의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
도8은 일 실시 예에 따라 원본 데이터의 왼쪽 및 위쪽 경계에 대한 제로 패딩이 필요한 경우의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
도9는 일 실시 예에 따라 원본 데이터의 아래쪽 및 오른쪽 경계에 대한 제로 패딩이 필요한 경우의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
도10은 일 실시 예에 따라 원본 데이터의 위쪽 경계에 위치한 데이터를 복사함으로써 수행되는 패딩이 필요한 경우의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
도11은 일 실시 예에 따라 원본 데이터의 아래쪽 경계에 위치한 데이터를 복사함으로써 수행되는 패딩이 필요한 경우의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
도12는 일 실시 예에 따라 원본 데이터의 왼쪽 및 위쪽 경계에 위치한 데이터를 복사함으로써 수행되는 패딩이 필요한 경우의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
도13은 일 실시 예에 따라 원본 데이터의 오른쪽 및 아래쪽 경계에 위치한 데이터를 복사함으로써 수행되는 패딩이 필요한 경우의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
도14는 일 실시 예에 따라 원본 데이터에 대해 임의의 형태로 패딩이 필요한 경우의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
도15는 일 실시 예에 따라 라이트 백(write back) 모드에서 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
도16은 도15에서의 현재 처리 단계가 완료되고 다음 처리 단계의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
아래에서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자들(이하, 통상의 기술자들)이 본 발명을 용이하게 실시할 수 있도록, 첨부되는 도면들을 참조하여 몇몇 실시 예가 명확하고 상세하게 설명될 것이다.
도1은 일 실시 예에 따른 데이터 생성 장치의 블록도를 나타낸다.
데이터 생성 장치(1000)는 원본 데이터를 처리하여 병렬 처리 장치로 입력될 입력 데이터를 생성할 수 있다. 일 실시 예에 따라, 데이터 생성 장치(1000)는 버퍼 메모리로부터 원본 데이터를 수신하고, 수신된 원본 데이터를 처리하여 병렬 처리 장치로 입력될 입력 데이터를 생성할 수 있다.
버퍼 메모리는 전역 메모리로부터 읽어온 원본 데이터를 저장할 수 있다. 일 실시 예에 따라, 대용량 데이터는 전역 메모리(예를 들면, DDR)에 저장될 수 있으며, 현재 처리 단계에서 필요한 데이터가 버스를 통해 버퍼 메모리로 전송될 수 있다. 일 실시 예에 따른 버퍼 메모리는, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), SDRAM(Synchronous DRAM), MRAM(Magnetic Random Access Memory), PRAM(Phase-change Random Access Memory)을 포함할 수 있으나 이에 제한되지 않는다.
도1을 참조하면, 데이터 생성 장치(1000)는 컨트롤러(1200) 및 데이터 처리 장치(1400)를 포함할 수 있다.
컨트롤러(1200)는 데이터 처리 장치(1400)를 제어하기 위한 제어 신호를 출력할 수 있다. 예를 들어, 컨트롤러(1200)는 제1선택 신호, 인에이블 신호, 제2선택 신호, 및 원본 데이터의 패딩에 필요한 패딩 데이터를 데이터 처리 장치(1400)로 출력할 수 있다. 데이터 처리 장치(1400)가 수신된 원본 데이터에 대해 제로 패딩을 수행하는 경우, 컨트롤러(1200)는 '0'을 패딩 데이터로서 출력할 수 있다. 일 실시 예에 따라, 컨트롤러(1200)는 ASIC, 임베디드 프로세서, 마이크로 프로세서, 하드웨어 제어 로직, 하드웨어 유한 상태 기계(FSM) 또는 이들의 조합으로 구현될 수 있다.
데이터 처리 장치(1400)는 컨트롤러(1200)로부터 수신된 패딩 데이터에 기초하여 외부에 위치한 버퍼 메모리로부터 읽어온 원본 데이터를 패딩하고, 병렬 처리 장치로 입력될 데이터를 생성할 수 있다. 데이터 처리 장치(1400)에서 병렬 처리 장치로 출력되는 데이터는 원본 데이터의 일부가 특정 값 또는 원본 데이터를 복사한 값으로 패딩된 데이터일 수 있다. 다만 패딩이 필요하지 않은 경우, 데이터 처리 장치(1400)에서 병렬 처리 장치로 출력되는 데이터는, 데이터 처리 장치(1400)에 의해 수신된 원본 데이터 그 자체일 수도 있다.
데이터 처리 장치(1400)는 복수의 사이클들에 걸쳐서 버퍼 메모리에 저장된 원본 데이터를 순차적으로 읽어올 수 있다. 컨트롤러(1200)에 의해 출력되는 제어 신호는 복수의 사이클들 각각에 대해 서로 독립적일 수 있다. 일 실시 예에 따라, 데이터 처리 장치(1400)는 복수의 사이클들 각각에 대해, 버퍼 메모리의 일부 영역에 저장된 원본 데이터를 읽고, 읽어온 원본 데이터를 해당 사이클에서 컨트롤러(1200)에 의해 출력된 제어 신호에 기초하여 처리할 수 있다.
보다 구체적으로 설명하면, 데이터 처리 장치(1400)는 제1멀티플렉서(1420), 레지스터(1440), 및 제2멀티플렉서(1460)를 포함할 수 있다.
제1멀티플렉서(1420)는 컨트롤러(1200)로부터 수신되는 적어도 하나의 패딩 데이터와 버퍼 메모리로부터 수신되는 적어도 하나의 원본 데이터를 입력 받을 수 있다. 제1멀티플렉서(1420)는 컨트롤러(1200)로부터 수신되는 제1선택 신호에 기초하여 단일한 데이터를 출력할 수 있다.
제1멀티플렉서(1420)로부터 출력된 데이터는 제2멀티플렉서(1460)로 전달될 수 있다. 또한, 제1멀티플렉서(1420)로부터 출력된 데이터는 컨트롤러(1200)로부터 수신된 인에이블 신호에 따라 레지스터(1440)에도 저장될 수 있다. 인에이블 신호는 레지스터(1440)를 인에이블하기 위한 신호이다. 일 실시 예에 따라 인에이블 신호가 '1'인 경우, 레지스터(1440)로 전달된 데이터가 레지스터(1440)에 저장되거나 레지스터(1440)에 저장된 데이터가 출력될 수 있다.
레지스터(1440)는 데이터 생성 장치(1000)의 라이트 백(write back) 모드(종속성이 있는 데이터를 저장하였다가 나중에 필요할 때에 병렬 처리 장치의 입력으로 전송하기 위한 모드)를 위해 사용될 수 있다. 레지스터(1440)에 저장된 데이터는 현재 사이클 이후의 사이클에서 병렬 처리 장치로 출력될 수 있다.
제2멀티플렉서(1460)는 제1멀티플렉서(1420)로부터 출력된 데이터와 레지스터(1440)에 저장된 데이터를 입력 받을 수 있다. 제2멀티플렉서(1460)는 컨트롤러(1200)로부터 수신된 제2선택 신호에 기초하여 단일한 데이터를 병렬 처리 장치로 출력할 수 있다. 일 실시 예에 따라, 제2멀티플렉서(1460)로부터 출력된 데이터는 병렬 처리 장치의 복수의 입력 채널들 중 하나의 입력 채널로 입력될 수 있다.
도1에 도시된 데이터 처리 장치(1400)는 병렬 처리 장치의 복수의 입력 채널들 중 하나의 입력 채널로 입력되는 데이터를 생성하기 위한 장치를 나타낼 수 있다. 일 실시 예에 따라, 병렬 처리 장치는 복수의 입력 채널들을 포함할 수 있으며, 데이터 생성 장치(1000)는 복수의 입력 채널들로 데이터를 병렬적으로 출력하기 위한 적어도 하나의 추가 데이터 처리 장치를 포함할 수 있다. 일 실시 예에 따라, 추가 데이터 처리 장치는 데이터 처리 장치(1400)와 동일하게 구성될 수 있으며, 컨트롤러(1200)로부터 출력된 제어 신호를 공유할 수 있으나 이에 제한되지 않는다.
병렬 처리 장치는 디지털 회로로 구성된 프로세서일 수 있으며, 알고리즘을 수행하기 위한 복수의 연산 유닛들을 포함할 수 있다. 병렬 처리 장치는 데이터 생성 장치(1000)로부터 생성된 입력 데이터에 기초하여 병렬 처리 알고리즘을 수행할 수 있다. 일 실시 예에 따라, 병렬 처리 장치는 데이터 생성 장치(1000)로부터 생성된 입력 데이터를 복수의 입력 채널들을 통해 병렬적으로 입력 받고, 병렬 처리 알고리즘을 수행할 수 있다.
도2는 일 실시 예에 따른 데이터 생성 장치의 상세한 구성을 나타낸다.
도2의 데이터 생성 장치(2000)는 도1의 데이터 생성 장치(1000)의 일 실시 예에 따른 상세한 구성을 나타낸다. 데이터 생성 장치(2000)는 병렬 처리 장치의 네 개의 입력 채널들(제1입력 채널(CH1), 제2입력 채널(CH2), 제3입력 채널(CH3), 제4입력 채널(CH4))로 입력되는 네 개의 데이터를 생성하기 위한 장치를 나타낸다. 생성된 네 개의 데이터는 병렬적으로 출력되어 네 개의 입력 채널들(제1입력 채널(CH1), 제2입력 채널(CH2), 제3입력 채널(CH3), 제4입력 채널(CH4))을 통해 병렬 처리 장치로 각각 입력될 수 있다. 데이터 생성 장치(2000)는 도1의 데이터 생성 장치(1000)를 구현하기 위한 하나의 실시 예일 뿐이며, 병렬 처리 장치의 입력 채널들의 개수 또는 설계의 변경에 따라 구성 요소의 변경, 삭제 또는 추가가 가능하다.
데이터 생성 장치(2000)는 도1을 참조하여 상술한 데이터 생성 장치(1000)에 대응될 수 있다. 컨트롤러(2200)는 도1의 컨트롤러(1200)에 대응될 수 있고, 데이터 처리 장치(2400)는 도1의 데이터 처리 장치(1400)에 대응될 수 있다. 따라서, 이하 생략된 내용이라 하더라도 도1의 컨트롤러(1200) 및 데이터 처리 장치(1400)에 관하여 기술된 내용은 도2의 컨트롤러(2200) 및 데이터 처리 장치(2400)에도 적용될 수 있다.
원본 데이터는 전역 메모리로부터 메모리#1 내지 메모리#4와 같은 버퍼 메모리로 버스를 통해 현재 처리 단계에 필요한 만큼 전송될 수 있다.
데이터 처리 장치(2400)는 버퍼 메모리부터 원본 데이터를 순차적으로 읽고, 읽어온 원본 데이터를 컨트롤러(2200)로부터 출력된 패딩 데이터 및 다양한 제어 신호들에 기초하여 처리할 수 있다. 데이터 처리 장치(2400)는 처리된 원본 데이터를 입력 채널들(제1입력 채널(CH1), 제2입력 채널(CH2), 제3입력 채널(CH3), 제4입력 채널(CH4))을 통해 전달할 수 있다. 병렬 처리 장치는, 데이터 처리 장치(2400)로부터 수신된 입력 데이터에 기초하여 병렬 처리 알고리즘을 수행할 수 있다. 일 실시 예에 따라, 병렬 처리된 결과는 다시 버퍼 메모리에 전송되거나 전역 메모리로 전송될 수 있다.
병렬 처리 장치는 알고리즘을 수행하면서 처리 정보(데이터 크기, 메모리 위치, 메모리 분할 정보, 현재 처리하고 있는 데이터 정보)와 패딩 정보를 생성할 수 있다. 생성된 처리 정보와 패딩 정보는 컨트롤러(2200)로 전송될 수 있다. 일 실시 예에 따른 컨트롤러(2200)는, 병렬 처리 장치로부터 수신된 패딩 정보에 기초하여, 이후의 사이클에서 사용될 패딩 데이터를 결정할 수 있다. 다만, 패딩할 데이터의 값이 미리 정의된 값(예를 들어, 데이터 처리 장치(2400)가 제로 패딩을 수행하는 경우)이면, 패딩 데이터는 컨트롤러(2200) 내부에서 직접 생성될 수 있다.
데이터 처리 장치(2400)는 멀티플렉서들(2401, 2402, 2405, 2406, 2409, 2410, 2413, 2414, 2415, 2418) 및 레지스터들(2403, 2404, 2407, 2408, 2411, 2412, 2416, 2417)을 포함할 수 있다. 다만, 멀티플렉서들의 개수 및 레지스터들의 개수는 설계에 따라 변경될 수 있으며 이에 제한되지 않는다.
컨트롤러(2200)는 데이터 처리 장치(2400)에 있는 멀티플렉서들(2401, 2405, 2406, 2409, 2410, 2413, 2414, 2418)을 제어하기 위한 다양한 제어 신호들을 출력할 수 있다.
예를 들어, 컨트롤러(2200)는 레지스터들(2403, 2404, 2407, 2408, 2411, 2412, 2416, 2417)을 인에이블시키기 위한 인에이블 신호(ENA)를 출력할 수 있다. 레지스터들(2403, 2404, 2407, 2408, 2411, 2412, 2416, 2417)은 현재 사이클에서 처리되는 원본 데이터 중 이후의 사이클에서 다시 사용될 수 있는 원본 데이터를 저장할 수 있다. 레지스터(2403, 2404, 2407, 2408, 2411, 2412, 2416, 2417)에 저장된 원본 데이터는 현재 사이클 이후의 사이클에서 데이터 처리 장치(2400)가 병렬 처리 장치로 입력될 데이터를 생성할 때 사용될 수 있다. 인에이블 신호(ENA)가 ‘1’일 경우 레지스터로 입력된 값은 클럭 에지에서 입력단(in)에서 출력단(out)으로 전송될 수 있다. 인에이블 신호(ENA)는 도1의 인에이블 신호에 대응할 수 있다. 도2은 입력 채널 별로 2단의 레지스터들이 존재하는 것으로 도시하였으나 1단 혹은 여러 단이 될 수 있다.
예를 들어, 컨트롤러(2200)는 원본 데이터의 패딩에 사용될 패딩 데이터들(P11, P12, P21, P31, P41, P42)을 출력할 수 있다. 패딩 데이터들(P11, P12, P21, P31, P41, P42)은 도2의 패딩 데이터에 대응할 수 있다. 예를 들어, 데이터 처리 장치(2400)가 원본 데이터에 대한 제로 패딩을 수행하는 경우, 컨트롤러(2200)는 패딩 데이터들(P11, P12, P21, P31, P41, P42)의 값을 '0'으로 출력할 수 있다.
예를 들어, 컨트롤러(2200)는 원본 데이터의 경계에 위치한 값을 복사함으로써 패딩을 수행할 때 사용되는 데이터 복사 신호(COPY)를 생성할 수 있다.
예를 들어, 컨트롤러(2200)는 멀티플렉서들(2401, 2405, 2406, 2409, 2410, 2413, 2414, 2418)로 입력되는 데이터들 중 하나를 선택하기 위한 선택 신호들(SW1, SW2, SW3, SW4)을 생성할 수 있다. 선택 신호들(SW1, SW2, SW3, SW4)은 도2의 제1선택 신호에 대응할 수 있다.
컨트롤러(2200)는 라이트 백 모드에서 적절하게 데이터가 전송될 수 있도록 멀티플렉서들(2405, 2409, 2413, 2418)을 제어하기 위한 선택 신호(SW_WB)를 생성할 수 있다. 선택 신호(SW_WB)는 도2의 제2선택 신호에 대응할 수 있다.
이하, 데이터 처리 장치(2400)가 메모리#1, 메모리#2, 메모리#3, 및 메모리 #4로부터 입력 받는 원본 데이터를 각각 A, B, C, D 라 지칭한다.
먼저, 병렬 처리 장치의 제1입력 채널(CH1)로 전달되는 데이터를 생성하기 위한 데이터 생성 장치(2000)의 동작을 살펴본다. 멀티플렉서(2401)는 네 개의 입력단 각각에 의해 패딩 데이터(P11), 패딩 데이터(P12)와 원본 데이터(A) 중에서 멀티플렉서(2402)에 의해 선택적으로 출력된 데이터, 원본 데이터들(A 및 A) 를 입력 받을 수 있다. 멀티플렉서(2402)는 컨트롤러(2200)에 의해 수신된 데이터 복사 신호(COPY)에 따라 패딩 데이터(P12)와 원본 데이터(A) 중 하나를 선택적으로 출력할 수 있다. 멀티플렉서(2401)는 컨트롤러(2200)에 의해 수신된 선택 신호(SW1)에 의해 입력 받은 네 개의 데이터 중 하나의 데이터를 선택적으로 출력할 수 있다. 멀티플렉서(2401)로부터 출력된 데이터는 멀티플렉서(2405)로 전달될 수 있다. 멀티플렉서(2401)로부터 출력된 데이터는, 컨트롤러(2200)로부터 수신되는 인에이블(ENA) 신호에 따라 레지스터(2404)로도 전달될 수 있다. 멀티플렉서(2405)는 컨트롤러(2200)로부터 수신되는 선택 신호(SW_WB)에 따라, 멀티플렉서(2401)로부터 전달 받은 데이터와 레지스터(2403)에 저장된 데이터 중 하나의 데이터를 병렬 처리 장치의 제1입력 채널(CH1)로 출력할 수 있다.
병렬 처리 장치의 제2입력 채널(CH2)로 전달되는 데이터를 생성하기 위한 데이터 생성 장치(2000)의 동작을 살펴본다. 멀티플렉서(2406)는 네 개의 입력단 각각에 의해 패딩 데이터(P21), 원본 데이터들(A, B, 및 B)을 입력 받을 수 있다. 멀티플렉서(2406)는 컨트롤러(2200)에 의해 수신된 선택 신호(SW2)에 따라 입력 받은 네 개의 데이터 중 하나의 데이터를 선택적으로 출력할 수 있다. 멀티플렉서(2406)로부터 출력된 데이터는 멀티플렉서(2409)로 전달될 수 있다. 멀티플렉서(2406)로부터 출력된 데이터는, 컨트롤러(2200)로부터 수신되는 인에이블 신호(ENA)에 따라 레지스터(2408)로도 전달될 수 있다. 멀티플렉서(2409)는 컨트롤러(2200)로부터 수신되는 선택 신호(SW_WB)에 따라 멀티플렉서(2406)로부터 전달 받은 데이터와 레지스터(2407)에 저장된 데이터 중 하나의 데이터를 병렬 처리 장치의 제2입력 채널(CH2)로 출력할 수 있다.
병렬 처리 장치의 제3입력 채널(CH3)로 전달되는 데이터를 생성하기 위한 데이터 생성 장치(2000)의 동작을 살펴본다. 멀티플렉서(2410)는 네 개의 입력단 각각에 의해 패딩 데이터(P31), 원본 데이터들(B, C, 및 C)을 입력 받을 수 있다. 멀티플렉서(2410)는 컨트롤러(2200)에 의해 수신된 선택 신호(SW3)에 따라 입력 받은 네 개의 데이터 중 하나의 데이터를 선택적으로 출력할 수 있다. 멀티플렉서(2410)로부터 출력된 데이터는 멀티플렉서(2413)로 전달될 수 있다. 멀티플렉서(2410)로부터 출력된 데이터는 컨트롤러(2200)로부터 수신되는 인에이블 신호(ENA)에 따라 레지스터(2412)로도 전달될 수 있다. 멀티플렉서(2413)는 컨트롤러(2200)로부터 수신되는 선택 신호(SW_WB)에 따라, 멀티플렉서(2410)로부터 전달 받은 데이터와 레지스터(2411)에 저장된 데이터 중 하나의 데이터를 병렬 처리 장치의 제3입력 채널(CH3)로 출력할 수 있다.
마지막으로, 병렬 처리 장치의 제4입력 채널(CH4)로 전달되는 데이터를 생성하기 위한 데이터 생성 장치(2000)의 동작을 살펴본다. 멀티플렉서(2414)는 네 개의 입력단 각각에 의해 패딩 데이터(P41), 원본 데이터들(C, D), 및 원본 데이터(C)와 패딩 데이터(P42) 중에서 멀티플렉서(2415)에 의해 선택적으로 출력된 데이터를 입력 받을 수 있다. 멀티플렉서(2415)는 컨트롤러(2200)에 의해 수신된 데이터 복사 신호(COPY)에 따라 원본 데이터(C)와 패딩 데이터(P42) 중 하나를 선택적으로 출력할 수 있다. 멀티플렉서(2414)는 컨트롤러(2200)에 의해 수신된 선택 신호(SW4)에 따라 입력 받은 네 개의 데이터 중 하나의 데이터를 선택적으로 출력할 수 있다. 멀티플렉서(2414)로부터 출력된 데이터는 멀티플렉서(2418)로 전달될 수 있다. 멀티플렉서(2414)로부터 출력된 데이터는 컨트롤러(2200)로부터 수신되는 인에이블 신호(ENA) 에 따라 레지스터(2417)로도 전달될 수 있다. 멀티플렉서(2418)는 컨트롤러(2200)로부터 수신되는 선택 신호(SW_WB)에 따라, 멀티플렉서(2414)로부터 전달 받은 데이터와 레지스터(2416)에 저장된 데이터 중 하나의 데이터를 병렬 처리 장치의 제4입력 채널(CH4)로 출력할 수 있다.
이하, 도3 내지 16을 참조하여, 데이터 생성 장치(2000)가 수신된 원본 데이터를 다양한 실시 예에 따라 처리하고, 병렬 처리 장치로 입력될 입력 데이터를 생성하는 동작을 설명한다.
후술하는 다양한 실시 예들에서, 이미지 프로세서 또는 GPU(Graphic Processing Unit)와 같은 병렬 처리 장치는 4x4 블록의 이미지 데이터를 수신하여 병렬 처리 알고리즘을 수행하는 것으로 가정될 수 있다. 이러한 경우, 병렬 처리 장치는 병렬 처리 알고리즘을 수행하기 위해 원본 이미지 데이터가 아닌 병렬 처리에 적합하도록 가공된 이미지 데이터(예를 들어, 패딩 이미지 데이터)를 원할 수 있다. 데이터 생성 장치(2000)는 원본 이미지 데이터를 컨트롤러(2200)로부터 수신된 패딩 데이터와 다양한 제어 신호에 기초하여 처리함으로써, 병렬 처리 장치로 입력될 패딩 이미지 데이터를 생성할 수 있다.
도3은 일 실시 예에 따라 원본 데이터에 대한 패딩이 필요 없는 경우의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
일 실시 예에 따라, 전역 메모리의 원본 데이터들(A1, B1, C1, D1, A2, B2, C2, D2, A3, B3, C3, D3, A4, B4, C4, D4)이 버퍼 메모리로 그대로 전송되어 저장될 수 있다. 원본 데이터는 버퍼 메모리로 순차적으로 입력된 순서에 따라 버퍼 메모리의 어드레스#1, 어드레스#2, 어드레스#3, 어드레스#4에 의해 지시되는 영역에 저장될 수 있다. 데이터 생성 장치(2000)가 라이트 백 모드가 아니기 때문에 선택 신호(SW_WB)와 인에이블 신호(ENA)는 모두 ‘0’의 값을 가질 수 있다(이하, 도3 내지 14의 실시 예에서, 선택 신호(SW_WB)와 인에이블 신호(ENA)는 모두 ‘0’, 라이트 백 모드에 대해서는 도15 및 16을 참조하여 후술).
사이클#1에서 데이터 생성 장치(2000)는 버퍼 메모리의 어드레스#1에 의해 지시되는 영역에 저장된 원본 데이터들(A1, B1, C1, D1)을 읽어올 수 있다. 사이클#1에서 컨트롤러(2200)는 선택 신호들(SW1, SW2, SW3, SW4)을 모두 ‘10’로 출력하고, 데이터 복사 신호(COPY)를 ‘0’으로 출력할 수 있다. 패딩 데이터들(P11, P12, P21, P31, P41, P42) 은 데이터 처리에 영향을 미치지 않으므로 임의의 값이 사용될 수 있다. 데이터 생성 장치(2000)에 의해 생성된 입력 데이터들(A1, B1, C1, D1)은 병렬 처리 장치의 입력 채널들로 각각 전송될 수 있다.
사이클#2 내지 사이클#4에서, 데이터 생성 장치(2000)는 순차적으로 버퍼 메모리의 어드레스#2 내지 어드레스#4에 의해 지시되는 영역에 저장된 원본 데이터를 읽어오고, 사이클#1에서와 동일한 제어 신호에 기초하여 원본 데이터를 처리할 수 있다. 처리된 데이터는 병렬 처리 장치의 입력 채널들로 순차적으로 전송될 수 있다.
사이클#4까지 완료되면, 병렬 처리 장치는 원하는 입력 데이터를 입력 받을 수 있으며, 입력 데이터에 대한 병렬 처리를 수행할 수 있다.
도4는 일 실시 예에 따라 원본 데이터의 왼쪽 경계에 대해 제로 패딩이 필요한 경우의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
일 실시 예에 따라, 제로로 패딩되는 데이터가 제외된 원본 데이터들(A1, B1, C1, D1, A2, B2, C2, D2, A3, B3, C3, D3)이 전역 메모리로부터 별도의 재맵핑 없이 버퍼 메모리로 전송될 수 있다.
사이클#1에서, 데이터 생성 장치(2000)는 버퍼 메모리로부터 원본 데이터를 읽지 않는다. 컨트롤러(2200)는 선택 신호들(SW1, SW2, SW3, SW4)을 모두 ‘00’으로 출력하고 패딩 데이터들(P11, P21, P31, P41)을 ‘0’으로 출력하고 데이터 복사 신호(COPY)를 ‘0’으로 출력할 수 있다. 예를 들어, 패딩 데이터들(P12, P42)의 값은 데이터 처리에 영향을 미치지 않으므로 임의의 값이 사용될 수 있다. 데이터 생성 장치(2000)에 의해 생성된 입력 데이터들(네 개의 ‘0’ 값)은 병렬 처리 장치의 입력 채널들로 각각 전송될 수 있다.
사이클#2에서, 데이터 생성 장치(2000)는 버퍼 메모리의 어드레스#1에 의해 지시되는 영역에 저장된 원본 데이터들(A1, B1, C1, D1)을 읽어올 수 있다. 사이클#2에서 컨트롤러(2200)는 선택 신호들(SW1, SW2, SW3, SW4)을 모두 ‘10’으로 출력하고 데이터 복사 신호(COPY)를 ‘0’으로 출력할 수 있다. 사이클#2에서와 마찬가지로, 패딩 데이터들(P11, P12, P21, P31, P41, P42)은 데이터 처리에 영향을 미치지 않으므로 임의의 값이 사용될 수 있다. 데이터 생성 장치(2000)에 의해 생성된 입력 데이터들(A1, B1, C1, D1)은 병렬 처리 장치의 입력 채널들로 각각 전송될 수 있다.
사이클#3 및 사이클#4에서, 데이터 생성 장치(2000)는 순차적으로 버퍼 메모리의 어드레스#2 내지 어드레스#3에 의해 지시되는 영역에 저장된 원본 데이터를 읽어오고, 사이클#2에서와 동일한 제어 신호에 기초하여 원본 데이터를 처리할 수 있다. 처리된 데이터는 병렬 처리 장치의 입력 채널들로 순차적으로 전송될 수 있다.
사이클#4까지 완료되면, 병렬 처리 장치는 왼쪽 경계가 제로 패딩된 원하는 입력 데이터를 입력 받을 수 있으며, 입력 데이터에 대한 병렬 처리를 수행할 수 있다.
도5는 일 실시 예에 따라 원본 데이터의 오른쪽 경계에 대한 제로 패딩이 필요한 경우의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
일 실시 예에 따라, 제로로 패딩되는 데이터가 제외된 원본 데이터들(A2, B2, C2, D2, A3, B3, C3, D3, A4, B4, C4, D4)이 전역 메모리로부터 별도의 재맵핑 없이 버퍼 메모리로 전송될 수 있다.
사이클#1에서, 데이터 생성 장치(2000)는 버퍼 메모리의 어드레스#1에 의해 지시되는 영역에 저장된 원본 데이터들(A2, B2, C2, D2)을 읽어올 수 있다. 사이클#1에서 컨트롤러(2200)는 선택 신호들(SW1, SW2, SW3, SW4)을 모두 ‘10’으로 출력하고 신호(COPY)를 ‘0’으로 출력할 수 있다. 패딩 데이터들(P11, P12, P21, P31, P41, P42)은 데이터 처리에 영향을 미치지 않으므로 임의의 값이 사용될 수 있다. 데이터 생성 장치(2000)에 의해 생성된 입력 데이터들(A2, B2, C2, D2)은 병렬 처리 장치의 입력 채널들로 각각 전송될 수 있다.
사이클#2 및 사이클#3에서 데이터 생성 장치(2000)는 순차적으로 버퍼 메모리의 어드레스#2 및 어드레스#3에 의해 지시되는 영역에 저장된 원본 데이터를 읽어오고, 사이클#1에서와 동일한 제어 신호에 기초하여 원본 데이터를 처리할 수 있다. 처리된 데이터는 병렬 처리 장치의 입력 채널들로 순차적으로 전송될 수 있다.
사이클#4에서, 데이터 생성 장치(2000)는 버퍼 메모리로부터 원본 데이터를 읽지 않고, 제어 신호들(SW1, SW2, SW3, SW4)을 모두 ‘00’으로 출력하고 패딩 데이터들(P11, P21, P31, P41)의 값을 모두 ‘0’으로 출력하고 신호(COPY)를 ‘0’으로 출력할 수 있다. 앞선 사이클에서와 마찬가지로, 패딩 데이터들(P12, P42)은 데이터 처리에 영향을 미치지 않으므로 임의의 값이 사용될 수 있다. 데이터 생성 장치(2000)에 의해 생성된 입력 데이터들(네 개의 ‘0’ 값)은 병렬 처리 장치의 입력 채널들로 각각 전송될 수 있다.
사이클#4까지 완료되면, 병렬 처리 장치는 오른쪽 경계가 제로 패딩된 원하는 입력 데이터를 입력 받을 수 있으며, 입력 데이터에 대한 병렬 처리를 수행할 수 있다.
도6은 일 실시 예에 따라 원본 데이터의 위쪽 경계에 대한 제로 패딩이 필요한 경우의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
일 실시 예에 따라, 제로로 패딩되는 데이터가 제외된 원본 데이터들(A1, B1, C1, A2, B2, C2, A3, B3, C3, A4, B4, C4)이 전역 메모리로부터 별도의 재맵핑 없이 버퍼 메모리로 전송될 수 있다.
사이클#1에서 데이터 생성 장치(2000)는 버퍼 메모리의 어드레스#1에 의해 지시되는 영역에 저장된 원본 데이터들(A1, B1, C1)을 읽어올 수 있다. 컨트롤러(2200)는 선택 신호들(SW1, SW2, SW3, SW4)을 모두 ‘01’으로 출력하고 패딩 데이터(P12)는 ‘0’으로 출력하고 데이터 복사 신호(COPY)를 ‘0’으로 출력할 수 있다(패딩 데이터들(P11, P21, P31, P41, P42)은 데이터 처리에 영향을 미치지 않으므로 임의의 값을 사용). 원본 데이터들(A1, B1, C1)은 데이터 생성 장치(2000)에 의해 위쪽 경계가 패딩되고, 데이터 생성 장치(2000)에 의해 입력 데이터들(0, A1, B1, C1)이 병렬 처리 장치의 입력 채널들로 각각 전송될 수 있다.
사이클#2 내지 사이클#4에서, 데이터 생성 장치(2000)는 버퍼 메모리의 어드레스#2 내지 어드레스#4에 의해 지시되는 영역에 저장된 원본 데이터를 순차적으로 읽어오고, 사이클#1과 동일한 제어 신호에 기초하여 읽어온 원본 데이터를 처리할 수 있다.
사이클#4까지 완료되면, 병렬 처리 장치는 위쪽 경계가 제로 패딩된 원하는 입력 데이터를 입력 받을 수 있으며, 입력 데이터에 대한 병렬 처리를 수행할 수 있다.
도7은 일 실시 예에 따라 원본 데이터의 아래쪽 경계에 대한 제로 패딩이 필요한 경우의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
일 실시 예에 따라, 제로로 패딩되는 데이터가 제외된 원본 데이터들(B1, C1, D1, B2, C2, D2, B3, C3, D3, B4, C4, D4)이 전역 메모리로부터 별도의 재맵핑 없이 버퍼 메모리로 전송될 수 있다.
사이클#1에서 데이터 생성 장치(2000)는 버퍼 메모리의 어드레스#1에 의해 지시되는 영역에 저장된 원본 데이터들(B1, C1, D1)을 읽어올 수 있다. 사이클#1에서 컨트롤러(2200)는 선택 신호(SW1, SW2, SW3, SW4)를 모두 ‘11’으로 출력하고 패딩 데이터(P42)는 ‘0’으로 출력하고 데이터 복사 신호(COPY)를 ‘0’으로 출력할 수 있다(패딩 데이터들(P11, P12, P21, P31, P41)은 데이터 처리에 영향을 미치지 않으므로 임의의 값을 사용). 원본 데이터들(B1, C1, D1)은 데이터 생성 장치(2000)에 의해 아래쪽 경계가 패딩되고, 데이터 생성 장치(2000)에 의해 입력 데이터(B1, C1, D1, 0)가 병렬 처리 장치의 입력 채널들로 각각 전송될 수 있다.
사이클#2 내지 사이클#4에서 역시, 데이터 생성 장치(2000)는 버퍼 메모리의 어드레스#2 내지 어드레스#4에 의해 지시되는 영역에 저장된 원본 데이터를 순차적으로 읽어오고, 사이클#1과 동일한 제어 신호에 기초하여 읽어온 원본 데이터를 처리할 수 있다.
사이클#4까지 완료되면, 병렬 처리 장치는 아래쪽 경계가 제로 패딩된 원하는 입력 데이터를 입력 받을 수 있으며, 입력 데이터에 대한 병렬 처리를 수행할 수 있다.
도8은 일 실시 예에 따라 원본 데이터의 왼쪽 및 위쪽 경계에 대한 제로 패딩이 필요한 경우의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
일 실시 예에 따라, 제로로 패딩되는 데이터가 제외된 원본 데이터들(A1, B1, C1, A2, B2, C2, A3, B3, C3)이 전역 메모리로부터 별도의 재맵핑 없이 버퍼 메모리로 전송될 수 있다.
사이클#1에서, 데이터 생성 장치(2000)는 버퍼 메모리로부터 원본 데이터를 읽지 않는다. 컨트롤러(2200)는 선택 신호들(SW1, SW2, SW3, SW4)을 모두 ‘00’으로 출력하고 패딩 데이터들(P11, P21, P31, P41)을 모두 ‘0’으로 출력하고 데이터 복사 신호(COPY)를 ‘0’으로 출력할 수 있다(패딩 데이터들(P21, P42)은 데이터 처리에 영향을 미치지 않으므로 임의의 값을 사용). 데이터 생성 장치(2000)에 의해 생성된 입력 데이터들(네 개의 ‘0’ 값)은 병렬 처리 장치의 입력 채널들로 각각 전송될 수 있다.
사이클#2에서, 데이터 생성 장치(2000)는 버퍼 메모리의 어드레스#1에 의해 지시되는 영역으로부터 원본 데이터들(A1, B1, C1)을 읽을 수 있다. 컨트롤러(2200)는 선택 신호(SW1, SW2, SW3, SW4)를 모두 ‘01’으로 출력하고 패딩 데이터(P12)는 ‘0’으로 출력하고 데이터 복사 신호(데이터 복사 신호(COPY))를 ‘0’으로 출력할 수 있다(패딩 데이터들(P11, P21, P31, P41, P42)은 상 데이터 처리에 영향을 미치지 않으므로 임의의 값을 사용). 원본 데이터는 데이터 생성 장치(2000)에 의해 아래쪽 경계가 패딩되고, 데이터 생성 장치(2000)에 의해 입력 데이터들(0, A1, B1, C1)이 병렬 처리 장치의 입력 채널들로 각각 전송될 수 있다.
사이클#3 및 사이클4에서, 데이터 생성 장치(2000)는 버퍼 메모리의 어드레스#2 및 어드레스#3에 의해 지시되는 영역으로부터 원본 데이터를 순차적으로 읽어오고, 사이클#2에서와 동일한 제어 신호에 기초하여 원본 데이터를 처리할 수 있다.
사이클#4까지 완료되면, 병렬 처리 장치는 왼쪽 및 위쪽 경계가 제로 패딩된 원하는 입력 데이터를 입력 받을 수 있으며, 입력 데이터에 대한 병렬 처리를 수행할 수 있다.
도9는 일 실시 예에 따라 원본 데이터의 아래쪽 및 오른쪽 경계에 대한 제로 패딩이 필요한 경우의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
일 실시 예에 따라, 제로로 패딩되는 데이터가 제외된 원본 데이터들(B2, C2, D2, B3, C3, D3, B4, C4, D4)이 전역 메모리로부터 별도의 재맵핑 없이 버퍼 메모리로 전송될 수 있다.
사이클#1에서, 데이터 생성 장치(2000)는 버퍼 메모리의 어드레스#1에 의해 지시되는 영역으로부터 원본 데이터들(B2, C2, D2)을 읽을 수 있다. 컨트롤러(2200)는 선택 신호들(SW1, SW2, SW3, SW4)을 모두 ‘11’으로 출력하고 패딩 데이터(P42)를 ‘0’으로 출력하고 데이터 복사 신호(COPY)를 ‘0’으로 출력할 수 있다(패딩 데이터들(P11, P12, P21, P31, P41)은 데이터 처리에 영향을 미치지 않으므로 임의의 값을 사용). 데이터 생성 장치(2000)에 의해 생성된 입력 데이터(B2, C2, D2, 0)는 병렬 처리 장치의 입력 채널들로 각각 전송될 수 있다.
사이클#2 및 사이클#3 에서, 데이터 생성 장치(2000)는 버퍼 메모리의 어드레스#2 및 어드레스#3에 의해 지시되는 영역으로부터 원본 데이터를 순차적으로 읽고, 사이클#1에서와 동일한 제어 신호에 기초하여 읽어온 원본 데이터를 처리할 수 있다.
사이클#4에서, 데이터 생성 장치(2000)는 버퍼 메모리로부터 데이터를 읽지 않는다. 컨트롤러(2200)는 선택 신호들(SW1, SW2, SW3, SW4)을 모두 ‘00’으로 출력하고 패딩 데이터들(P11, P21, P31, P41)을 ‘0’으로 출력하고 데이터 복사 신호(COPY)를 ‘0’으로 출력할 수 있다(패딩 데이터들(P12, P42)은 데이터 처리에 영향을 미치지 않으므로 임의의 값을 사용). 데이터 생성 장치(2000)에 의해 생성된 입력 데이터들(네 개의 ‘0’ 값)은 병렬 처리 장치의 입력 채널들로 각각 전송될 수 있다.
사이클#4까지 완료되면, 병렬 처리 장치는 아래쪽 및 오른쪽 경계가 제로 패딩된 원하는 입력 데이터를 입력 받을 수 있으며, 입력 데이터에 대한 병렬 처리를 수행할 수 있다.
도10은 일 실시 예에 따라 원본 데이터의 위쪽 경계에 위치한 데이터를 복사함으로써 수행되는 패딩이 필요한 경우의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
일 실시 예에 따라, 복사된 값으로 패딩되는 데이터가 제외된 원본 데이터들(A1, B1, C1, A2, B2, C2, A3, B3, C3, A4, B4, C4)이 전역 메모리로부터 별도의 재매핑 없이 버퍼 메모리로 전송될 수 있다.
사이클#1에서 데이터 생성 장치(2000)는 버퍼 메모리의 어드레스#1에 의해 지시되는 영역으로부터 원본 데이터들(A1, B1, C1)을 읽을 수 있다. 컨트롤러(2200)는 선택 신호들(SW1, SW2, SW3, SW4)을 모두 ‘01’으로 출력하고 데이터 복사 신호(COPY)를 ‘1’로 출력할 수 있다(패딩 데이터들(P11, P12, P21, P31, P41, P42)은 데이터 처리에 영향을 미치지 않으므로 임의의 값을 사용). 이에 따라, 데이터 생성 장치(2000)에 의해 생성된 입력 데이터들(복사된 값 A1, 원래 값 A1, B1, C1)이 병렬 처리 장치의 입력 채널들로 각각 전송될 수 있다.
사이클#2 내지 사이클#4 에서 데이터 생성 장치(2000)는 버퍼 메모리의 어드레스#2 내지 어드레스#4에 의해 지시되는 영역으로부터 원본 데이터를 순차적으로 읽고, 사이클#1에서와 동일한 제어 신호에 기초하여 읽어온 원본 데이터를 처리할 수 있다.
사이클#4까지 완료되면 병렬 처리 장치는 위쪽 경계에 위치한 원본 데이터를 복사함으로써 패딩된 원하는 입력 데이터를 입력 받을 수 있으며, 입력 데이터에 대한 병렬 처리를 수행할 수 있다.
도11은 일 실시 예에 따라 원본 데이터의 아래쪽 경계에 위치한 데이터를 복사함으로써 수행되는 패딩이 필요한 경우의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
일 실시 예에 따라, 복사된 값으로 패딩되는 데이터가 제외된 원본 데이터들(B1, C1, D1, B2, C2, D2, B3, C3, D3, B4, C4, D4)이 전역 메모리로부터 별도의 재매핑 없이 버퍼 메모리로 전송될 수 있다.
사이클#1에서 데이터 생성 장치(2000)는 버퍼 메모리의 어드레스#1에 의해 지시되는 영역으로부터 원본 데이터들(B1, C1, D1)을 읽을 수 있다. 컨트롤러(2200)는 선택 신호(SW1, SW2, SW3, SW4)를 모두 ‘11’으로 출력하고 데이터 복사 신호(COPY)는 ‘1’로 출력할 수 있다(패딩 데이터들(P11, P12, P21, P31, P41, P42)은 데이터 처리에 영향을 미치지 않으므로 임의의 값을 사용). 이에 따라, 데이터 생성 장치(2000)에 의해 생성된 입력 데이터들(B1, C1, 원래의 D1, 및 복사된 D1)이 병렬 처리 장치의 입력 채널들로 각각 전송될 수 있다.
사이클#2 내지 사이클#4 에서, 데이터 생성 장치(2000)는 버퍼 메모리의 어드레스#2 내지 어드레스#4에 의해 지시되는 영역으로부터 원본 데이터를 순차적으로 읽고, 사이클#1에서와 동일한 제어 신호에 기초하여 읽어온 원본 데이터를 처리할 수 있다.
사이클#4까지 완료되면 병렬 처리 장치는 아래쪽 경계에 위치한 원본 데이터를 복사함으로써 패딩된 원하는 입력 데이터를 입력 받을 수 있으며, 입력 데이터에 대한 병렬 처리를 수행할 수 있다.
도12는 일 실시 예에 따라 원본 데이터의 왼쪽 및 위쪽 경계에 위치한 데이터를 복사함으로써 수행되는 패딩이 필요한 경우의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
일 실시 예에 따라, 복사된 값으로 패딩되는 데이터가 제외된 원본 데이터들(A1, B1, C1, A2, B2, C2, A3, B3, C3)이 전역 메모리로부터 별도의 재매핑 없이 버퍼 메모리로 전송될 수 있다.
사이클#1에서 데이터 생성 장치(2000)는 버퍼 메모리의 어드레스#1에 의해 지시되는 영역으로부터 원본 데이터들(A1, B1, C1)을 읽을 수 있다. 컨트롤러(2200)는, 선택 신호(SW1, SW2, SW3, SW4)를 모두 ‘01’으로 출력하고 데이터 복사 신호(COPY)를 ‘1’로 출력할 수 있다(패딩 데이터들(P11, P12, P21, P31, P41, P42 )은 데이터 처리에 영향을 미치지 않으므로 임의의 값을 사용). 이에 따라, 데이터 생성 장치(2000)에 의해 생성된 입력 데이터들(복사된 A1, 원래의 A1, B1, C1)이 병렬 처리 장치의 입력 채널들로 각각 전송될 수 있다.
사이클#2에서 데이터 생성 장치(2000)는 버퍼 메모리의 어드레스#1에 의해 지시되는 영역의 원본 데이터들(A1, B1, C1)을 다시 읽을 수 있다. 컨트롤러(2200)는 사이클#1과 동일한 제어 신호를 출력할 수 있다. 즉, 데이터 생성 장치(2000)는 사이클#1에서와 동일한 제어 신호에 기초하여 읽어온 원본 데이터들(A1, B1, C1)을 처리할 수 있다. 이에 따라, 데이터 생성 장치(2000)에 의해 생성된 입력 데이터들(복사된 A1, 원래의 A1, B1, C1)이 병렬 처리 장치의 입력 채널들로 각각 전송될 수 있다.
사이클#3 및 사이클 #4에서 데이터 생성 장치(2000)는 버퍼 메모리의 어드레스#2 및 어드레스#3에 의해 지시되는 영역으로부터 원본 데이터를 순차적으로 읽고, 사이클#1에서와 동일한 제어 신호에 기초하여 읽어온 원본 데이터를 처리할 수 있다.
사이클#4까지 완료되면 병렬 처리 장치는 왼쪽 및 위쪽 경계에 위치한 원본 데이터를 복사함으로써 패딩된 원하는 입력 데이터를 입력 받을 수 있으며, 입력 데이터에 대한 병렬 처리를 수행할 수 있다.
도13은 일 실시 예에 따라 원본 데이터의 오른쪽 및 아래쪽 경계에 위치한 데이터를 복사함으로써 수행되는 패딩이 필요한 경우의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
일 실시 예에 따라, 복사된 값으로 패딩되는 데이터가 제외된 원본 데이터들(B2, C2, D2, B3, C3, D3, B4, C4, D4)이 전역 메모리로부터 별도의 재매핑 없이 버퍼 메모리로 전송될 수 있다.
사이클#1에서 데이터 생성 장치(2000)는 버퍼 메모리의 어드레스#1에 의해 지시되는 영역으로부터 원본 데이터들(B2, C2, D2)을 읽을 수 있다. 컨트롤러(2200)는, 선택 신호(SW1, SW2, SW3, SW4)를 모두 ‘11’으로 출력하고 데이터 복사 신호(COPY)를 ‘1’로 출력할 수 있다(패딩 데이터들(P11, P12, P21, P31, P41, P42 )은 데이터 처리에 영향을 미치지 않으므로 임의의 값을 사용). 이에 따라, 데이터 생성 장치(2000)에 의해 생성된 입력 데이터(B2, C2, 원래의 D2, 복사된 D2)이 병렬 처리 장치의 입력 채널들로 각각 전송될 수 있다.
사이클#2에서 데이터 생성 장치(2000)는 버퍼 메모리의 어드레스#2에 의해 지시되는 영역으로부터 원본 데이터들(B3, C3, D3)을 읽고, 사이클#1에서와 동일한 제어 신호에 기초하여 원본 데이터들(B3, C3, D3)을 처리할 수 있다. 이에 따라, 데이터 생성 장치(2000)에 의해 생성된 입력 데이터들(B3, C3, 원래의 D3, 복사된 D3)이 병렬 처리 장치의 입력 채널들로 각각 전송될 수 있다.
사이클#3에서 데이터 생성 장치(2000)는 버퍼 메모리의 어드레스#3에 의해 지시되는 영역의 원본 데이터들(B4, C4, D4)을 읽고, 사이클#1에서와 동일한 제어 신호에 기초하여 원본 데이터들(B4, C4, D4)을 처리할 수 있다. 이에 따라, 데이터 생성 장치(2000)에 의해 생성된 입력 데이터들(B4, C4, 원래의 D4, 복사된 D4)이 병렬 처리 장치의 입력 채널들로 각각 전송될 수 있다.
사이클#4에서 데이터 생성 장치(2000)는 버퍼 메모리의 어드레스#3에 의해 지시되는 영역의 원본 데이터들(B4, C4, D4)을 다시 읽고, 사이클#1에서와 동일한 제어 신호에 기초하여 원본 데이터를 처리할 수 있다. 이에 따라, 데이터 생성 장치(2000)에 의해 생성된 입력 데이터들(B4, C4, 원래의 D4, 복사된 D4)이 병렬 처리 장치의 입력 채널들로 각각 전송될 수 있다.
사이클#4까지 완료되면 병렬 처리 장치는 오른쪽 및 아래쪽 경계에 위치한 원본 데이터를 복사함으로써 패딩된 원하는 입력 데이터를 입력 받을 수 있으며, 입력 데이터에 대한 병렬 처리를 수행할 수 있다.
도14는 일 실시 예에 따라 원본 데이터에 대해 임의의 형태로 패딩이 필요한 경우의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
일 실시 예에 따라, 복사된 값으로 패딩되는 데이터가 제외된 원본 데이터들(A1, A2, B2, A3, B3, C3)이 전역 메모리로부터 별도의 재매핑 없이 버퍼 메모리로 전송될 수 있다.
사이클#1에서 데이터 생성 장치(2000)는 버퍼 메모리로부터 원본 데이터를 읽지 않는다. 컨트롤러(2200)는 선택 신호(SW1, SW2, SW3, SW4)를 모두 ‘00’으로 출력하고 패딩 데이터들(P11=1, P21=2, P31=3, P41=4)을 출력하고 데이터 복사 신호(COPY)를 ‘0’으로 출력할 수 있다(패딩 데이터들(P12, P42)은 데이터 처리에 영향을 미치지 않으므로 임의의 값을 사용). 이에 따라, 데이터 생성 장치(2000)에 의해 생성된 입력 데이터들(1, 2, 3, 4)이 병렬 처리 장치의 입력 채널들로 각각 전송될 수 있다.
사이클#2에서 데이터 생성 장치(2000)는 버퍼 메모리의 어드레스#1에 의해 지시되는 영역으로부터 원본 데이터(A1)를 읽을 수 있다. 컨트롤러(2200)는 선택 신호(SW1)를 ‘10’로, 선택 신호들(SW2, SW3, SW4)을 모두 ‘00’으로 출력하고 패딩 데이터들(P21=1, P31=2, P41=3)을 출력하고 데이터 복사 신호(COPY)를 ‘0’으로 출력할 수 있다(패딩 데이터들(P11, P12, P42)은 데이터 처리에 영향을 미치지 않으므로 임의의 값을 사용). 이에 따라, 데이터 생성 장치(2000)에 의해 생성된 입력 데이터들(A1, 1, 3, 3)이 병렬 처리 장치의 입력 채널들로 각각 전송될 수 있다.
사이클#3에서 데이터 생성 장치(2000)는 버퍼 메모리의 어드레스#2에 의해 지시되는 영역으로부터 원본 데이터들(A2, B2)을 읽을 수 있다. 컨트롤러(2200)는 선택 신호(SW1)와 선택 신호(SW2)를 ‘10’로, 선택 신호(SW3)와 선택 신호(SW4)를 ‘00’으로 출력하고 패딩 데이터들(P31=1, P41=2)을 출력하며 데이터 복사 신호(COPY)를 ‘0’으로 출력할 수 있다(패딩 데이터들(P11, P12, P21, P42)은 데이터 처리에 영향을 미치지 않으므로 임의의 값을 사용). 이에 따라, 데이터 생성 장치(2000)에 의해 생성된 입력된 데이터들(A2, B2, 1, 2)이 병렬 처리 장치의 입력 채널들로 각각 전송될 수 있다.
사이클#4에서 데이터 생성 장치(2000)는 버퍼 메모리의 어드레스#3에 의해 지시되는 영역으로부터 원본 데이터들(A3, B3, C3)을 읽을 수 있다. 컨트롤러(2200)는 선택 신호들(SW1, SW2, SW3)을 ‘10’으로, 선택 신호(SW4)를 ‘00’로 출력하고 패딩 데이터(P41=1)로 출력하며 데이터 복사 신호(COPY)를 ‘0’으로 출력할 수 있다(패딩 데이터들(P11, P12, P21, P31, P42)은 데이터 처리에 영향을 미치지 않으므로 임의의 값을 사용). 이에 따라, 데이터 생성 장치(2000)에 의해 생성된 입력 데이터들(A3, B3, C3, 1)이 병렬 처리 장치의 입력 채널들로 각각 전송될 수 있다.
사이클#4까지 완료되면 병렬 처리 장치는 원하는 형태로 패딩된 입력 데이터를 입력 받을 수 있으며, 입력 데이터에 대한 병렬 처리를 수행할 수 있다.
이하 도15 내지 16을 참조하여, 데이터 생성 장치(2000)가 현재 처리 단계에서 수신된 원본 데이터 중 다음 처리 단계에서 다시 사용되는 종속성이 있는 원본 데이터를 레지스터에 저장하고, 다음 처리 단계에서 병렬 처리 장치로 입력될 데이터를 생성하는 과정에서 레지스터에 저장된 원본 데이터를 사용하는 동작을 설명한다.
도15는 일 실시 예에 따라 라이트 백 모드에서 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
일 실시 예에 따른 데이터 생성 장치(2000)는 종속성이 있는 원본 데이터가 데이터 생성 장치(2000)로 입력되는 사이클에서 인에이블 신호(ENA)를 ‘1’로 출력하고 선택 신호(SW_WB)를 ‘0’으로 출력함으로써, 처리된 원본 데이터가 병렬 처리 장치의 입력 채널들로 전송될 뿐만 아니라 레지스터에 저장되도록 할 수 있다. 일 실시 예에 따라, 종속성이 있는 데이터가 모두 입력 채널들로 전송되면 데이터 생성 장치(2000)는 바로 인에이블 신호(ENA)를 ‘0’로 출력하여 레지스터에는 종속성이 있는 데이터가 저장되어 있도록 할 수 있다.
다음 처리 단계에서 데이터 생성 장치(2000)는, 이전 처리 단계의 종속성이 있는 데이터를 병렬 처리 장치로 다시 전송하기 위하여, 선택 신호(SW_WB)는 ‘1’로 출력하고 인에이블 신호(ENA)를 ‘1’로 출력함으로써, 레지스터에 저장된 데이터가 병렬 처리 장치의 입력 채널들로 전송되도록 할 수 있다.
현재 처리 단계는 버퍼 메모리로부터 원본 데이터들(A1, B1, C1, D1, A2, B2, C2, D2, A3, B3, C3, D3, A4, B4, C4, D4)을 수신하고, 수신된 원본 데이터를 처리하여 블록(1520)과 같은 데이터를 생성하는 단계를 의미할 수 있다. 데이터 생성 장치(2000)는 사이클#1 내지 사이클#5에 걸쳐서 원본 데이터들(A1, B1, C1, D1, A2, B2, C2, D2, A3, B3, C3, D3, A4, B4, C4, D4)을 처리할 수 있다.
수신된 원본 데이터 중에서 종속성이 있는 데이터들(A3, B3, C3, D3, A4, B4, C4, D4)은 다음 처리 단계(도16을 참조하여 후술)에서 블록(1540)과 같은 데이터를 생성하기 위해 다시 사용될 수 있다. 따라서, 데이터 생성 장치(2000)는 현재 처리 단계에서 종속성이 있는 원본 데이터들(A3, B3, C3, D3, A4, B4, C4, D4)을 레지스터에 저장할 수 있다.
사이클#1 에서 데이터 생성 장치(2000)는, 버퍼 메모리의 어드레스#1 의해 지시되는 영역에 저장된 원본 데이터들(A1, B1, C1, D1)을 읽어올 수 있다. 컨트롤러(2200)는 선택 신호(SW1, SW2, SW3, SW4)의 값을 '10'로, 데이터 복사 신호(COPY)의 값을 '0'으로, 인에이블 신호(ENA)의 값을 '0'으로 출력할 수 있다(패딩 데이터들(P11, P12, P21, P31, P41, P42)은 데이터 처리에 영향을 미치지 않으므로 임의의 값을 사용). 이에 따라, 데이터 생성 장치(2000)에 의해 생성된 입력 데이터들(A1, B1, C1, D1)이 병렬 처리 장치의 입력 채널들로 각각 전송될 수 있다.
사이클#2 에서 데이터 생성 장치(2000)는, 버퍼 메모리의 어드레스#2 의해 지시되는 영역에 저장된 원본 데이터들(A2, B2, C2, D2)을 읽고, 사이클#1에서와 동일한 제어 신호에 기초하여 읽어온 원본 데이터들을 처리할 수 있다. 이에 따라, 데이터 생성 장치(2000)에 의해 생성된 입력 데이터들(A2, B2, C2, D2)이 병렬 처리 장치의 입력 채널들로 각각 전송될 수 있다.
사이클#3에서 데이터 생성 장치(2000)는, 버퍼 메모리의 어드레스#3에 의해 지시되는 영역에 저장된 원본 데이터들(A3, B3, C3, D3)을 읽어올 수 있다. 컨트롤러(2200)는, 종속성이 있는 원본 데이터들(A3, B3, C3, D3)을 병렬 처리 장치의 입력 채널들로 전송하면서 동시에 레지스터에도 저장되도록 인에이블 신호(ENA)를 ‘1’로 변경하여 출력할 수 있다. 이에 따라, 종속성이 있는 원본 데이터들(A3, B3, C3, D3)은 레지스터에 저장되고, 데이터 생성 장치(2000)에 의해 생성된 입력 데이터들(A3, B3, C3, D3)이 병렬 처리 장치의 입력 채널들로 각각 전송될 수 있다.
사이클#4에서 데이터 생성 장치(2000)는, 버퍼 메모리의 어드레스#4에 의해 지시되는 영역에 저장된 원본 데이터들(A4, B4, C4, D4)을 읽어올 수 있다. 컨트롤러(2200)는, 종속성이 있는 원본 데이터들(A4, B4, C4, D4)을 병렬 처리 장치의 입력 채널들로 전송하면서 동시에 레지스터에도 저장되도록 인에이블 신호(ENA)를 ‘1’로 유지할 수 있다. 이에 따라, 종속성이 있는 원본 데이터들(A4, B4, C4, D4)은 레지스터에 저장되고, 데이터 생성 장치(2000)에 의해 생성된 입력 데이터들(A4, B4, C4, D4)이 병렬 처리 장치의 입력 채널들로 각각 전송될 수 있다.
사이클#5에서 데이터 생성 장치(2000)는, 종속성이 있는 원본 데이터들(A3, B3, C3, D4, A4, B4, C4, D4)이 레지스터에 계속 저장되어 있도록 인에이블 신호(ENA)를 ‘0’로 다시 변경할 수 있다. 사이클#5까지 완료되면, 병렬 처리 장치는 현재 단계에서 원하는 입력 데이터를 입력 받을 수 있으며, 입력 데이터에 대한 병렬 처리를 수행할 수 있다. 또한, 종속성이 있는 원본 데이터들(A3, B3, C3, D4, A4, B4, C4, D4)이 레지스터에 저장될 수 있다.
도16은 도15에서의 현재 처리 단계가 완료되고 다음 처리 단계의 도2의 데이터 생성 장치의 동작을 설명하기 위한 도면이다.
일 실시 예에 따라 종속성이 있는 데이터를 제외한 원본 데이터들(A5, B5, C5, D5, A6, B6, C6, D6)이 전역 메모리로부터 버퍼 메모리로 전송될 수 있다. 다음 처리 단계는 사이클#10에서 시작되는 것으로 가정한다. 이전에 생성된 블록(1620)의 데이터 중 데이터(A3, B3, C3, D4, A4, B4, C4, D4)가 현재 레지스터에 저장되어 있다.
사이클#10에서 데이터 생성 장치(2000)는 버퍼 메모리로부터 원본 데이터를 읽지 않는다. 컨트롤러(2200)는 선택 신호(SW1, SW2, SW3, SW4)를 모두 ‘10’으로 출력하고 데이터 복사 신호(COPY)를 ‘0’으로 출력하고 인에이블 신호(ENA)를 ‘1’로 출력하고 선택 신호(SW_WB)를 ‘1’로 출력할 수 있다. 이에 따라, 도15의 레지스터의 첫 번째 단에 저장되어 있던 원본 데이터들(A3, B3, C3, D3)이 병렬 처리 장치의 입력 채널들로 각각 전송될 수 있다.
사이클#11에서 데이터 생성 장치(2000)는, 사이클#10과 같이 버퍼 메모리로부터 원본 데이터를 읽지 않으며, 사이클#10에서와 동일한 제어 신호에 기초하여 데이터를 생성할 수 있다. 이에 따라, 레지스터의 두 번째 단에 저장되어 있던 원본 데이터들(A4, B4, C4, D4)이 병렬 처리 장치의 입력 채널들로 각각 전송될 수 있다.
사이클#12 에서부터 데이터 생성 장치(2000)는, 버퍼 메모리로부터 새로운 원본 데이터를 읽어올 수 있다.
사이클#12에서 데이터 생성 장치(2000)는, 버퍼 메모리의 어드레스#1에 의해 지시되는 영역에 저장된 원본 데이터들(A5, B5, C5, D5)을 읽을 수 있다. 컨트롤러(2200)는 선택 신호들(SW1, SW2, SW3, SW4)을 모두 ‘10’으로 출력하고 데이터 복사 신호(COPY)는 ‘0’으로 출력하고 인에이블 신호(ENA)는 ‘0’으로 출력하고 선택 신호(SW_WB)를 ‘0’으로 출력할 수 있다. 이에 따라, 수정되지 않은 원본 데이터들(A5, B5, C5, D5)이 입력 데이터들로서 병렬 처리 장치의 입력 채널들로 전송될 수 있다.
사이클#13에서 데이터 생성 장치(2000)는, 버퍼 메모리의 어드레스#2에 저장된 원본 데이터들(A6, B6, C6, D6)을 읽을 수 있다. 컨트롤러(2200)는 선택 신호들(SW1, SW2, SW3, SW4)을 모두 ‘10’으로 출력하고 데이터 복사 신호(COPY)는 ‘0’으로 출력하고 인에이블 신호(ENA)를 ‘0’로 출력하고 선택 신호(SW_WB)를 ‘0’로 출력할 수 있다. 이에 따라, 수정되지 않은 원본 데이터들(A6, B6, C6, D6)이 입력 데이터들로서 병렬 처리 장치의 입력 채널들로 전송될 수 있다.
사이클#13까지 완료되면, 병렬 처리 장치는 블록(1640)과 같은 입력 데이터를 입력 받을 수 있으며, 입력 데이터에 대한 병렬 처리를 수행할 수 있다. 또한, 레지스터에 저장된 데이터들이 모두 병렬 처리 장치로 출력되었으므로 비어있게 된다.
위 설명들은 본 발명을 구현하기 위한 예시적인 구성들 및 동작들을 제공하도록 의도된다. 본 발명의 기술 사상은 위에서 설명된 실시 예들뿐만 아니라, 위 실시 예들을 단순하게 변경하거나 수정하여 얻어질 수 있는 구현들도 포함할 것이다. 또한, 본 발명의 기술 사상은 위에서 설명된 실시 예들을 앞으로 용이하게 변경하거나 수정하여 달성될 수 있는 구현들도 포함할 것이다.
Claims (8)
- 병렬 처리 장치로 입력될 입력 데이터를 생성하기 위한 데이터 생성 장치에 있어서,
패딩 데이터를 출력하기 위한 컨트롤러; 및
외부로부터 원본 데이터를 수신하고, 상기 원본 데이터 중 적어도 일부가 상기 패딩 데이터로 패딩된 상기 입력 데이터를 생성하도록 구성되는 데이터 처리 장치를 포함하고,
상기 데이터 처리 장치는,
상기 패딩 데이터와 상기 원본 데이터를 입력 받도록 구성되는 제1멀티플렉서;
상기 제1멀티플렉서로부터 출력되는 데이터를 저장하기 위한 레지스터; 및
상기 제1멀티플렉서로부터 출력되는 데이터와 상기 레지스터에 저장된 데이터를 입력 받도록 구성되는 제2멀티플렉서를 포함하는 데이터 생성 장치. - 제1항에 있어서,
상기 레지스터에 저장된 데이터는, 현재 사이클 이후의 사이클에서 상기 입력 데이터로서 출력되는 데이터 생성 장치. - 제1항에 있어서,
상기 컨트롤러는, 상기 제1멀티플렉서, 상기 레지스터, 및 상기 제2멀티플렉서 중 적어도 하나를 제어하기 위한 제어 신호를 출력하는 데이터 생성 장치. - 제1항에 있어서,
상기 원본 데이터는 2차원 데이터이고,
상기 원본 데이터 중 상기 적어도 일부는, 상기 2차원 데이터의 경계에 위치한 데이터를 포함하는 데이터 생성 장치. - 제1항에 있어서,
상기 데이터 처리 장치는, 복수의 사이클들에 걸쳐서 외부에 위치한 버퍼 메모리로부터 상기 원본 데이터를 순차적으로 수신하는 데이터 생성 장치. - 제1항에 있어서,
상기 패딩 데이터는 제1패딩 데이터와 제2패딩 데이터를 포함하고,
상기 원본 데이터는 제1원본 데이터와 제2원본 데이터를 포함하고,
상기 데이터 처리 장치는, 상기 제2패딩 데이터와 상기 제2원본 데이터를 입력 받고 단일한 데이터를 상기 제1멀티플렉서의 입력으로서 출력하는 제3멀티플렉서를 더 포함하는 데이터 생성 장치. - 제1항에 있어서,
추가 데이터 처리 장치를 더 포함하고,
상기 추가 데이터 처리 장치는, 상기 추가 데이터 처리 장치에 의해 수신되는 원본 데이터를 상기 패딩 데이터에 기초하여 패딩함으로써 상기 병렬 처리 장치로 입력될 추가 입력 데이터를 생성하는 데이터 생성 장치. - 제7항에 있어서,
상기 입력 데이터와 상기 추가 입력 데이터는, 제1입력 채널과 제2입력 채널을 통해 상기 병렬 처리 장치로 각각 입력되는 데이터 생성 장치.
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