WO2014012426A1 - 一种场终止igbt的制造方法 - Google Patents

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WO2014012426A1
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wafer
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manufacturing
igbt
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张硕
芮强
王根毅
邓小社
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无锡华润上华半导体有限公司
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    • H01L29/7395—Vertical transistors, e.g. vertical IGBT

Definitions

  • the invention belongs to the technical field of Insulated Gate Bipolar Transistors (IGBT), and relates to a field stop (FS) IGBT, and an IGBT manufacturing method for performing an ion implantation process on a back surface of a wafer.
  • IGBT Insulated Gate Bipolar Transistors
  • FS field stop
  • Background technique
  • the IGBT is a common power type device that includes an FS-IGBT.
  • the FS layer is usually formed on the back side of the wafer, and then the conventional IGBT front-side process flow is performed, and then the FS layer on the back side is performed. Ion implantation doping is performed on top to form a collector layer such as a P+ layer.
  • the back implanter and the front implanter are two different devices.
  • the back implanter is usually placed on the downstream process line, and the front implanter is usually placed on the front process line;
  • the backside implanter is used for ion implantation of the FS layer, which will require the wafer flow to be transferred to the backside injection line of the downstream process line, and then return to the front process line, so that the rearward return, difficult and front
  • the problem of process line compatibility is complicated, which is often avoided in semiconductor process design.
  • the ion implantation of the collector layer is performed directly by the front implanter for ion implantation, the surface of the wafer is easily damaged and/or contaminated by the contact surface, and the yield of the front-end process may be lowered. Conducive to the realization of the normal function of the FS-IGBT.
  • One of the objects of the present invention is that ion implantation of the collector layer on the back side of the FS-IGBT can be accomplished by a front side ion implanter, making it easy to be compatible with the front process line.
  • the present invention provides a method of fabricating a field termination insulated gate bipolar transistor comprising the steps of:
  • the wafer is flipped so that its back side faces the front side implanter, and the field stop layer on the back side of the wafer is ion implanted with the front side implanter to form a collector layer;
  • the front protective layer is removed.
  • the wafer is provided, including an isolation dielectric layer over the gate electrode that has been completed in the front surface structure; wherein the front protection layer is deposited on the isolation dielectric layer on.
  • a field stop layer is formed in the process of preparing the front surface structure Protected back cover.
  • the method further comprises the steps of:
  • the back protective layer is removed.
  • the front surface protective layer is a composite layer structure formed of at least an oxide layer and a silicon nitride layer, and the oxide layer is deposited on the silicon nitride layer.
  • the silicon nitride layer is removed by a full lift-off method to remove the front protective layer.
  • the oxide layer has a thickness ranging from 100 nm to 700 nm
  • the silicon nitride layer has a thickness ranging from 30 nm to 200 nm.
  • substantially the same front protective layer is deposited on the back surface of the wafer.
  • the method further comprises the steps of:
  • the front protective layer of the back side of the wafer is removed.
  • the method further comprises the step of: completing the preparation of the metal electrode.
  • a manufacturing method wherein the collector layer is doped rich Range of 1E16 ions / cm 3 to 1E20 ions / cm 3.
  • the technical effect of the invention is that the front protective layer formed on the front surface structure of the wafer used in the preparation process can realize the ion implantation of the collector layer by using the front side injection machine, so that it is easy to be compatible with the front process line, which is advantageous for the invention.
  • the preparation process is simplified; and the front protective layer can prevent the front structure of the FS-IGBT from being damaged and/or contaminated during the collector layer ion implantation process on the back side, thereby ensuring the yield and reliability of the FS-IGBT.
  • FIG. 1 is a flow chart showing a method of fabricating an FS-IGBT according to an embodiment of the present invention.
  • 2 to 8 are schematic diagrams showing changes in the structure of the method corresponding to the embodiment shown in Fig. 1. detailed description
  • the back side thereof is defined as one side for forming the FS layer
  • the front side thereof is defined as at least one side for forming the gate end of the FS-IGBT
  • front implanter means When the wafer is normally placed, an ion implantation device can be disposed opposite to the front side of the wafer, which can perform front side ion implantation on the front surface of the normally placed wafer
  • back implanter means that when the wafer is normally placed, it can be opposite to each other.
  • An ion implantation apparatus is provided on the back side of the wafer, which can perform front side ion implantation on the back side of the normally placed wafer.
  • Fig. 1 is a flow chart showing a method of fabricating an FS-IGBT according to an embodiment of the present invention.
  • 2 to 8 are schematic views showing the structural changes of the method flow corresponding to the embodiment shown in Fig. 1.
  • the direction perpendicular to the wafer surface and directed from the wafer surface to the front implanter is defined as the z-direction
  • the direction parallel to the wafer surface is defined as the X-direction.
  • step S10 a wafer having a front surface structure in which the FS-IGBT has been substantially formed is provided.
  • the wafer 100 is an N-doped semiconductor substrate having a doping concentration of a doping concentration of the drift layer of the IGBT to be formed. Therefore, the doping concentration range of the wafer 100 is selected to be 8E12 ions/cm. 3 to 1E13 ion/cm 3 , for example, 9E12 ion/cm 3 .
  • the back side of the wafer 100 has been ion-implanted to form the FS layer 120.
  • a thin oxide layer 121 is formed on the back surface of the wafer 100 in order to prevent lattice damage of the semiconductor substrate caused by ion implantation.
  • the thickness of the thin oxide layer 120 ranges from 10 nm to 200 nm (for example, 100 nm).
  • the front side structure includes a P-body region 140, an emitter layer 142, a gate dielectric layer 143, a polysilicon gate electrode 144, and an isolation dielectric layer 145.
  • the isolation dielectric layer 145 is used to implement the polysilicon gate electrode 144. Isolation between the emitter electrodes (not shown in Figure 2).
  • the front structure is a front structure of the planar IGBT.
  • the front structure of the IGBT is not limited by the embodiment of the present invention. In other embodiments, the front structure may also be the front structure of the trench IGBT. .
  • the front-end process of the front structure is also not limiting, and various front-end processes can be used to complete the preparation of the front structure. In this embodiment, preferably, the isolation dielectric layer 145 covering the gate electrode 144 has been completed.
  • the back protective layer 122 may also be employed to prevent damage and/or contamination of the FS layer 120 during the front process of completing the front structure of the FS-IGBT.
  • the wafer provided includes a backside protective layer 122 formed on the FS layer 120 on the back side thereof.
  • backside protective layer 122 can be, but is not limited to, a polysilicon layer having a thickness ranging from 100 nm to 2000 nm, such as 500 nm.
  • a front protective layer is deposited on the front structure of the wafer.
  • the front protective layer 150 is selected as a composite layer structure including an oxide layer 152 and a silicon nitride layer (SiN) 151 over the oxide layer 152; the thickness of the oxide layer 152 is in the range of 100-700 nm, for example, 300 nm; thickness range of silicon nitride layer 151 It is 30-200 nm, for example, it is selected to be 70 nm.
  • the specific composite layer structure of the front protective layer 150 is not limited by the illustrated embodiment, and may be set as other composite layer structures having a protective function; even, the front protective layer may be configured as a single layer structure in other embodiments. . A person skilled in the art can select the material type and structure of the front protective layer 150 according to the conditions of the specific front process line and the like.
  • the front surface protective layer 150 when the front surface protective layer 150 is deposited on the front side of the wafer, the same structure as the front surface protective layer 150 is deposited on the back surface, that is, the back surface protective layer 122, that is, the oxide layer 152a. And a silicon nitride layer 151a over the oxide layer 152a.
  • step S30 as shown in Fig. 4, the front protective layer portion of the back surface of the wafer is removed.
  • the oxide layer 152a and the silicon nitride layer 151a the oxide layer 152a may be removed by wet etching first, and the silicon nitride layer 151a may be removed by a full lift-off method.
  • step S40 the back surface protective layer on the back surface of the wafer is removed to prepare for collector layer ion implantation.
  • the backside protective layer 122 of polysilicon may be removed by dry etching using, but not limited to.
  • step S50 the wafer is turned over so that the back side of the wafer faces the front side implanter, and the FS layer on the back side of the wafer is ion-implanted using a front side implanter to form a collector layer.
  • the FS layer 120 faces the front implanter (when the wafer is placed abnormally), so that the front implanter can be used for ion implantation smoothly; meanwhile, on the front side of the wafer.
  • the front protective layer 150 can protect the front structure of the FS-IGBT from damage and/or contamination of the front implanter's workbench (e.g., wafer carrier) during its operation.
  • ion implantation may be, but not limited to, boron ion implantation, and the P+ layer 130, that is, the collector layer 130, is formed by a push-well process.
  • the push-pull process can also be performed after the front protective layer 150 is removed.
  • this step can use the front implanter to achieve ion implantation of the collector layer, which is easy to be compatible with the previous process line, and can avoid the use of the backside ion implanter of the subsequent process line.
  • the front protective layer 150 can prevent the front structure of the FS-IGBT from being damaged and/or contaminated during the collector layer ion implantation process on the back side, thereby ensuring the yield and reliability of the FS-IGBT.
  • the doping concentration of collector layer 11 is the range of 1E16 ions / cm 3 to 1E20 ions / cm 3, for example, 1E19 ions / cm 3.
  • the specific ion implantation process conditions of the collector layer 130 such as implantation energy, etc., are not limiting, and it is possible to selectively set various process conditions that can be accomplished by various front implanters to achieve ion implantation. Further, in step S60, as shown in FIG. 7, the front surface protective layer 150 on the front side of the wafer is removed.
  • the silicon nitride layer 151 is removed by a full lift-off method, thereby removing the entire front protective layer 150, and the removal process is convenient without damaging the front structure of the FS-IGBT, which is advantageous for improving the preparation yield of the FS-IGBT and FS-IGBT reliability.
  • step S70 the preparation of the metal electrode is completed.
  • a back gold process is performed on the back side of the wafer to form a collector electrode 135, and a metal electrode is patterned on the front side of the wafer to form a emitter electrode 148.
  • the FS-IGBT of an embodiment of the present invention has been basically formed.

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Abstract

一种场终止绝缘栅双极型晶体管（FS-IGBT）的制造方法，属于绝缘栅双极型晶体管技术领域。方法包括步骤：提供已经基本形成场终止绝缘栅双极型晶体管的正面结构的晶片；在晶片的正面结构上沉积正面保护层（150）；将晶片翻转使其背面朝向正面注入机，并使用该正面注入机对晶片的背面的场终止层进行离子注入掺杂以形成集电极层（130）；以及去除正面保护层（150）。在制造方法中可以使用正面注入机实现集电极层的离子注入，使其容易与前道工艺线兼容，并且FS-IGBT的正面结构得到有效保护，FS-IGBT的良率和可靠性高。

Description

一种场终止 IGBT的制造方法
技术领域
本发明属于绝缘栅双极型晶体管 （ Insulated Gate Bipolar Transistor, IGBT ) 技术领域， 涉及场终止 （Field Stop, FS ) IGBT, 对晶片的背面进行离子注入工艺的 IGBT制造方法。 背景技术
IGBT 是一种常见的功率型器件， 其中包括一种 FS-IGBT。 在
FS-IGBT的常规制造方法的前道工艺中， 通常是先在晶片 （wafer ) 的 背面形成 FS层之后、 再按照常规的 IGBT正面前道工艺流程来进行流 片， 然后在其背面的 FS层之上进行离子注入掺杂， 以形成诸如 P+层 的集电极层。
但是， 在进行集电极层的离子注入时， 通常需要使用背面注入机 来完成该步骤的离子注入工艺。 而在半导体制作中， 背面注入机和正 面注入机是两者不同的设备， 背面注入机通常在后道工艺线上设置， 正面注入机通常是在前道工艺线上设置； 如果在前道工艺中采用背面 注入机对 FS层进行离子注入， 这将要求将晶片流转到后道工艺线的背 面注入机上完成， 再返回前道工艺线上， 这样， 就会出现后道返现、 难以与前道工艺线兼容的问题， 过程复杂， 这通常也是半导体工艺流 程设计中需要避免的。
如果进行集电极层的离子注入时直接采用正面注入机进行离子注 入， 这样容易导致晶片正面被与之接触的承载面损伤和 /或污染， 可能 会正面的后道工艺的良率等下降，不利于 FS-IGBT的正常功能的实现。
有鉴于此， 有必要提出一种新型的 FS-IGBT制造方法。 发明内容
本发明的目的之一在于， 使 FS-IGBT的背面的集电极层离子注入 可以通过正面离子注入机完成， 从而使之容易与前道工艺线兼容。
本发明的又一目的在于， 防止 FS-IGBT的正面结构在其背面的集 电极层离子注入过程中被损伤和 /或污染。 为实现以上目的或者其他目的， 本发明提供一种场终止绝缘栅双 极型晶体管的制造方法， 其包括以下步骤：
提供已经基本形成场终止绝缘栅双极型晶体管的正面结构的 晶片；
在所述晶片的正面结构上沉积正面保护层；
将所述晶片翻转使其背面朝向正面注入机， 并使用该正面注 入机对所述晶片的背面的场终止层进行离子注入掺杂以形成集电 极层； 以及
去除所述正面保护层。
按照本发明一实施例的制造方法， 其中， 提供的所述晶片中， 包 括正面结构中已经完成的位于栅电极之上的隔离介质层； 其中， 所述 正面保护层沉积于该隔离介质层之上。
按照本发明一实施例的制造方法， 其中， 提供的所述晶片中， 在 所述晶片的背面的场终止层上， 形成有用于在制备所述正面结构的过 程中对所述场终止层进行保护的背面保护层。
进一步， 在所述晶片翻转步骤之前， 还包括步骤：
去除所述背面保护层。
按照本发明一实施例的制造方法， 其中， 所述正面保护层是至少 由氧化层和氮化硅层形成的复合层结构， 所述氧化层沉积形成于所述 氮化硅层上。
进一步， 去除所述正面保护层的步骤中， 对所述氮化硅层采用全 剥离方法去除， 从而去除所述正面保护层。
进一步， 所述氧化层的厚度范围为 lOOnm至 700nm, 所述氮化硅 层的厚度范围为 30nm至 200nm。
按照本发明一实施例的制造方法， 其中， 在所述晶片的正面结构 上沉积正面保护层的步骤中， 也同时在所述晶片的背面沉积有基本相 同的正面保护层。
进一步， 在所述晶片翻转步骤之前， 还包括步骤：
去除所述晶片的背面的正面保护层。
按照本发明一实施例的制造方法， 其中， 在去除所述正面保护层 的步骤之后， 还包括步骤： 完成金属电极的制备。
按照本发明一实施例的制造方法， 其中， 所述集电极层的掺杂浓 度范围为 1E16离子 /cm3至 1E20离子 /cm3。
本发明的技术效果是， 制备过程所使用的形成于晶片的正面结构 上的正面保护层， 从而可以采用正面注入机实现集电极层的离子注入， 使其容易与前道工艺线兼容， 有利于简化制备工艺流程； 并且， 该正 面保护层可以防止 FS-IGBT的正面结构在其背面的集电极层离子注入 过程中被损伤和 /或污染， 保证了 FS-IGBT的良率和可靠性。 附图说明
从结合附图的以下详细说明中， 将会使本发明的上述和其他目的 及优点更加完全清楚， 其中， 相同或相似的要素采用相同的标号表示。
图 1是按照本发明一实施例的 FS-IGBT制造方法的流程示意图。 图 2至图 8是对应于图 1所示实施例的方法流程的结构变化示意 图。 具体实施方式
下面介绍的是本发明的多个可能实施例中的一些， 旨在提供对本发 明的基本了解， 并不旨在确认本发明的关键或决定性的要素或限定所要 保护的范围。 容易理解， 根据本发明的技术方案， 在不变更本发明的实 质精神下， 本领域的一般技术人员可以提出可相互替换的其他实现方式。 因此， 以下具体实施方式以及附图仅是对本发明的技术方案的示例性说 明， 而不应当视为本发明的全部或者视为对本发明技术方案的限定或限 制。
在附图中， 为了清楚起见， 夸大了层和区域的厚度， 并且， 由于 刻蚀引起的圆润等形状特征未在附图中示意出。
本文中， 用于制备 FS-IGBT的晶片中， 其背面定义为用于形成 FS 层的一面， 其正面定义为至少用于形成 FS-IGBT的栅端的一面； 其中， "正面注入机" 是指晶片正常置放时， 可相向于晶片的正面来设置的 离子注入设备， 其可以对正常置放的晶片的正面进行正面离子注入； "背面注入机" 是指晶片正常置放时， 可相向于晶片的背面来设置的 离子注入设备， 其可以对正常置放的晶片的背面进行正面离子注入。
在描述中， 使用方向性术语 （例如 "上" 、 "下" 等） 以及类似 术语描述的各种实施方式的部件表示附图中示出的方向或者能被本领 域技术人员理解的方向。 这些方向性术语用于相对的描述和澄清， 而 不是要将任何实施例的定向限定到具体的方向或定向。
图 1所示为按照本发明一实施例的 FS-IGBT制造方法的流程示意 图。 图 2至图 8所示为对应于图 1所示实施例的方法流程的结构变化 示意图。 在如图所示的实施例中， 以垂直于晶片表面并从晶片表面指 向正面注入机的方向定义为 z 方向， 平行于晶片表面的方向定义为 X 方向。 以下结合图 1至图 8对本发明实施例的光刻方法进行说明。
首先， 步骤 S10, 提供已经基本形成 FS-IGBT的正面结构的晶片。 如图 2所示， 晶片 100为 N-掺杂的半导体衬底， 其掺杂浓度为欲形成 的 IGBT的漂移层的掺杂浓度， 因此， 晶片 100的掺杂浓度范围选择为 8E12离子 /cm3至 1E13 离子 /cm3, 例如为 9E12离子 /cm3。 晶片 100的 背面上已经离子注入掺杂以形成 FS层 120, 在该实施例中， 为防止离 子注入造成半导体衬底晶格损伤， 在晶片 100 的背面形成薄氧化层 121。 薄氧化层 120的厚度范围为 10nm至 200nm (例如为 lOOnm ) 。 在本发明的一实施例中， 正面结构包括 P-体区 140、 发射极层 142、 栅 介质层 143、 多晶硅栅电极 144和隔离介质层 145 , 隔离介质层 145用 于实现多晶硅栅电极 144与发射电极 （图 2 中未示出） 之间的隔离。 在该实施例中， 正面结构为平面型 IGBT的正面结构， 但是， IGBT的 正面结构并不受本发明实施例的限制， 在其他实施例中， 正面结构也 可以为沟槽型 IGBT的正面结构。正面结构的前道工艺方法也不是限制 性的， 其可以采用各种前道工艺方法来完成正面结构的制备。 在该实 施例中， 优选地， 已经完成覆盖栅电极 144的隔离介质层 145。
继续如图 2所示， 在该实施例中， 优选地， 在完成 FS-IGBT的正 面结构的前道工艺过程中，也可以采用背面保护层 122来防止 FS层 120 被损伤和 /或污染。 因此， 提供的晶片包括在其背面的 FS层 120上形 成的背面保护层 122。 在一实例中， 背面保护层 122可以但不限于为多 晶硅层， 其厚度范围为 lOOnm至 2000nm, 例如为 500nm。
进一步， 步骤 S20, 在晶片的正面结构上沉积正面保护层。 如图 3 所示， 在该实施例中， 正面保护层 150选择为复合层结构， 其包括氧 化层 152和氧化层 152之上的氮化硅层 （SiN ) 151 ; 氧化层 152的厚 度范围为 100-700nm, 例如， 选择为 300nm; 氮化硅层 151的厚度范围 为 30-200nm, 例如， 选择为 70nm。 正面保护层 150的具体复合层结构 并不受图示实施例限制， 其可以也可以设置为其他具有保护功能的复 合层结构； 甚至， 正面保护层在其他实施例中也可以设置为单层结构。 本领域技术人员可以根据具体前道工艺线的条件等来选择设置正面保 护层 150的材料类型和结构。
在该实施例中， 在对晶片的正面沉积形成正面保护层 150 时， 也 同时在其背面上， 也即背面保护层 122 上， 沉积形成了与正面保护层 150相同的结构， 即氧化层 152a和氧化层 152a之上的氮化硅层 151a。
进一步， 步骤 S30, 如图 4所示， 将晶片背面的正面保护层部分去 除。 在该实施例中， 对于氧化层 152a和氮化硅层 151a, 可以先通过湿 法腐蚀的方法去除氧化层 152a,再通过全剥离方法去除氮化硅层 151a。
进一步， 步骤 S40, 如图 5所示， 将晶片背面的背面保护层去除， 以准备进行集电极层离子注入。 具体地， 可以但不限于采用干法刻蚀 去除多晶硅的背面保护层 122。
进一步， 步骤 S50, 将晶片翻转使晶片的背面朝向正面注入机， 并 使用正面注入机对晶片的背面的 FS层进行离子注入以形成集电极层。 如图 6所示， 对晶片翻转后， FS层 120朝向正面注入机 （此时晶片为 非正常置放） ， 因此， 可以顺利使用正面注入机对其进行离子注入； 同时， 晶片的正面上的正面保护层 150可以实现对 FS-IGBT的正面结 构的保护， 防止在其过程中， 正面注入机的工作台 （例如晶片承载台） 等对其造成损伤和 /或污染。 具体地， 离子注入可以但不限于采用硼离 子注入， 并通过推阱工艺形成 P+层 130, 也即集电极层 130。 当然， 推 阱工艺也可以在正面保护层 150去除之后再进行。
因此， 该步骤可以采用正面注入机实现集电极层的离子注入， 从 而容易与前道工艺线兼容， 可以避免使用后道工艺线的背面离子注入 机。 并且， 正面保护层 150可以防止 FS-IGBT的正面结构在其背面的 集电极层离子注入过程中被损伤和 /或污染， 保证了 FS-IGBT的良率和 可靠性。
具体地，集电极层 11的掺杂浓度范围为 1E16离子 /cm3至 1E20离 子 /cm3, 例如为 1E19离子 /cm3。 集电极层 130的具体离子注入工艺条 件， 例如注入能量等不是限制性的， 其可以选择设置各种正面注入机 所能完成的各种工艺条件实现离子注入。 进一步， 步骤 S60, 如图 7所示，去除晶片正面的正面保护层 150。 在该实施例中， 使用全剥离方法去除氮化硅层 151 , 从而去除整个正面 保护层 150, 去除过程方便并不会损坏 FS-IGBT的正面结构， 有利于 提高 FS-IGBT的制备良率和 FS-IGBT的可靠性。
进一步， 步骤 S70, 完成金属电极的制备。 在该实施例中， 如图 8 所示， 在晶片的背面完成背金工艺， 以形成集电极 135 , 在晶片的正 面构图制备金属电极以形成发射电极 148。
至此， 基本地形成了本发明一实施例的 FS-IGBT。
以上例子主要说明了本发明的 FS-IGBT的制造方法。 尽管只对其 中一些本发明的实施方式进行了描述， 但是本领域普通技术人员应当 了解， 本发明可以在不偏离其主旨与范围内以许多其他的形式实施。 因此， 所展示的例子与实施方式被视为示意性的而非限制性的， 在不 脱离如所附各权利要求所定义的本发明精神及范围的情况下， 本发明 可能涵盖各种的修改与替换。

Claims

权利要求
1. 一种场终止 IGBT的制造方法， 其特征在于， 包括以下步骤： 提供已经基本形成场终止绝缘栅双极型晶体管的正面结构的 晶片；
在所述晶片的正面结构上沉积正面保护层；
将所述晶片翻转使其背面朝向正面注入机， 并使用该正面注 入机对所述晶片的背面的场终止层进行离子注入掺杂以形成集电 极层； 以及
去除所述正面保护层。
2. 如权利要求 1所述的制造方法， 其特征在于， 提供的所述晶片 中， 包括正面结构中已经完成的位于栅电极之上的隔离介质层； 其中， 所述正面保护层沉积于该隔离介质层之上。
3. 如权利要求 1所述的制造方法， 其特征在于， 提供的所述晶片 中， 在所述晶片的背面的场终止层上， 形成有用于在制备所述正面结 构的过程中对所述场终止层进行保护的背面保护层。
4. 如权利要求 3所述的制造方法， 其特征在于， 在所述晶片翻转 步骤之前， 还包括步骤：
去除所述背面保护层。
5. 如权利要求 1所述的制造方法， 其特征在于， 所述正面保护层 是至少由氧化层和氮化硅层形成的复合层结构， 所述氧化层沉积形成 于所述氮化硅层上。
6. 如权利要求 5所述的制造方法， 其特征在于， 去除所述正面保 护层的步骤中， 对所述氮化硅层采用全剥离方法去除， 从而去除所述 正面保护层。
7. 如权利要求 5或 6所述的制造方法， 其特征在于， 所述氧化层 的厚度范围为 lOOnm至 700nm, 所述氮化硅层的厚度范围为 30nm至 200
8. 如权利要求 1或 5所述的制造方法， 其特征在于， 在所述晶片 的正面结构上沉积正面保护层的步骤中， 也同时在所述晶片的背面沉 积有基本相同的正面保护层。
9. 如权利要求 8所述的制造方法， 其特征在于， 在所述晶片翻转 步骤之前， 还包括步骤： 去除所述晶片的背面的正面保护层。
10. 如权利要求 1所述的制造方法， 其特征在于， 在去除所述正面 保护层的步骤之后， 还包括步骤： 完成金属电极的制备。
11. 如权利要求 1所述的制造方法， 其特征在于， 所述集电极层的 掺杂浓度范围为 1E16离子 /cm3至 1E20离子 /cm3。
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