WO2014012374A1 - 控制方法和装置 - Google Patents

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WO2014012374A1
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topology
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黄锦波
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华为技术有限公司
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    • H02M1/00—Details of apparatus for conversion
    • H02M1/36—Means for starting or stopping converters

Definitions

  • the present invention relates to the field of communications technologies, and in particular, to a control method and apparatus. Background technique
  • the single inductor buck-boost topology is a topological structure that supports the DC/DC regulator module for high efficiency.
  • FIG. 1 is a circuit diagram of a single inductor BUCK-BOOST topology in the prior art.
  • a metal-oxide-semiconductor-semiconductor-effect transistor (MOSFET) field effect transistor T1 a MOSFET field effect transistor ⁇ 3, and an inductor L1 form a buck type.
  • the conversion circuit is a BUCK circuit; the MOSFET field effect transistor T2, the MOSFET field effect transistor T4 and the inductor L1 form a boost conversion circuit, that is, a BOOST circuit.
  • the topology circuit needs to switch between three top states of buck (BUCK), pass-through (PASS), and boost (BOOST) according to the input signal.
  • BUCK buck
  • PASS pass-through
  • BOOST boost
  • the method of controlling the three top states to switch is to detect the state of the input signal through three comparators, and the state of the input signal is sent to the Complex Programmable Logic Device (CPLD) through the optocoupler, and then the CPLD.
  • the state of the BUCK-BOOST topology will be judged according to the state of the input signal.
  • the pulse width modulation (Pulse Width Modulation) controller controls the three top states according to the state of the BUCK-BOOST topology to switch.
  • the topology When the input signal is 36V to 48V, the topology enters the boost or BOOST state; when the input signal is 46V to 54V, the topology enters the pass-through state, ie, the PASS state; when the input signal is 52V to 72V, the extension Park enters the boost or BUCK state.
  • the state of the P controller when the topology state is switched, the state of the P controller is also abruptly changed. In order to prevent the state of the pulse width modulation controller from abrupt, when the three top states of the buck, the boost, and the pass are switched, , need to be slow start treatment.
  • the above control method can achieve buck BUCK, straight through PASS and boost BOOST three kinds of top state switching.
  • the embodiment of the invention provides a control method and device, which solves the problem that the control circuit is complicated in the prior art and needs to be slowed up when the state is switched, and the smooth switching of the three top states is realized.
  • the present invention provides a control method for applying buck-boost
  • the BUCK-BOOST topology includes: processing the output signal of the topology to obtain a pulse width modulation signal; performing a OR operation on the pulse width modulation signal and the first modulation signal to obtain a first control signal, thereby Controlling a state of the first transistor of the topology; performing an AND operation process on the pulse width modulation signal and the second modulation signal to obtain a second control signal, thereby controlling a state of the topology of the second transistor.
  • the present invention provides a control device, which is applied to a buck-boost BUCK-BOOST topology, the device comprising: a pulse width modulation signal generating circuit, an OR gate, an AND gate; An input end of the wide modulation signal generating circuit is connected to an output end of the topology, and an output end of the pulse width modulation signal generating circuit is respectively connected to an input end of the OR gate and an input end of the AND gate
  • the output of the OR gate is connected to the gate of the first transistor of the topology, and the output of the AND gate is connected to the gate of the second transistor of the topology;
  • the pulse width modulation a signal generating circuit for processing the output signal of the topology to obtain a pulse width modulated signal, and transmitting the pulse width modulated signal to the OR gate and the AND gate respectively;
  • the OR gate for Pulse width adjustment
  • the signal generating circuit receives the pulse width modulation signal and performs an OR operation with the first modulation signal to obtain a first control signal, thereby controlling
  • the method and apparatus disclosed in the embodiments of the present invention use a pulse width modulation signal generating circuit to process a topology output signal to obtain a pulse width modulation signal; and the pulse width modulation signal and the first modulation signal are OR-processed to obtain a first control signal.
  • the state of the first transistor is a switching state or a through state; and the pulse width modulation signal and the second modulation signal are subjected to an AND operation to obtain a second control signal, thereby controlling the topology of the topology
  • the state of the second transistor, the state of the second transistor is the off state or the switch state; when the state of the first transistor is the switch state and the second transistor is the off state, then the top state is the BUCK state; when the first transistor is When the state is the through state and the second transistor is in the switch state, the top state is the BOOST state.
  • the state of the first transistor is the through state and the second transistor is the off state, the top state is the through state.
  • FIG. 1 is a circuit diagram of a single inductor BUCK-BOOST topology according to Embodiment 1 of the present invention
  • FIG. 2 is a flowchart of a control method according to Embodiment 2 of the present invention
  • FIG. 3 is a schematic diagram of a pulse width modulation signal generating circuit according to Embodiment 3 of the present invention
  • FIG. 4 is a first modulation signal, a second modulation signal, a pulse width modulation signal, and a first control in a control method according to Embodiment 4 of the present invention; a schematic diagram of the signal and the second control signal;
  • 5 is a schematic diagram of a first modulation signal, a second modulation signal, a pulse width modulation signal, a first control signal, and a second control signal in a control method according to Embodiment 5 of the present invention
  • 6 is a schematic diagram of a first modulation signal, a second modulation signal, a pulse width modulation signal, a first control signal, and a second control signal in a control method according to Embodiment 6 of the present invention
  • FIG. 7 is a schematic diagram of a first modulation signal, a second modulation signal, a pulse width modulation signal, a first control signal, and a second control signal in a control method according to Embodiment 7 of the present invention
  • FIG. 8 is a schematic diagram of a first modulation signal, a second modulation signal, a pulse width modulation signal, a first control signal, and a second control signal in a control method according to Embodiment 8 of the present invention
  • FIG. 9 is a schematic diagram of a first modulation signal, a second modulation signal, a pulse width modulation signal, a first control signal, and a second control signal in a control method according to Embodiment 9 of the present invention
  • FIG. 10 is a schematic diagram of a first modulation signal, a second modulation signal, a pulse width modulation signal, a first control signal, and a second control signal in a control method according to Embodiment 10 of the present invention
  • FIG. 1 is a schematic diagram of a first modulation signal, a second modulation signal, a pulse width modulation signal, a first control signal, and a second control signal in a control method according to Embodiment 11 of the present invention
  • FIG. 12 is a schematic structural diagram of a control device according to Embodiment 12 of the present invention. detailed description
  • the invention discloses a control method and device, which obtains a pulse width modulation signal by processing an output signal of a BUCK-BOOST topology, and performs a OR operation on a pulse width modulation signal and a first modulation signal to obtain a first control signal, and simultaneously The pulse width modulation signal and the second modulation signal are ANDed to obtain a second control signal, and the first control signal and the second control signal are used to control the BUCK upper tube and the BOOST lower tube of the BUCK-BOOST topology, so that the BUCK-BOOST topology is The three states are smoothly switched, and no special slow-up processing is required.
  • the single inductor BUCK-BOOST topology mainly includes a first transistor T1, a second transistor ⁇ 2, a third transistor ⁇ 3, a fourth transistor ⁇ 4, and an inductor L1.
  • the first transistor T1, the third transistor ⁇ 3, and the inductor L1 constitute a BUCK circuit.
  • the first transistor T1 is a BUCK upper tube
  • the third transistor T3 is a BUCK lower tube.
  • the second transistor T2, the fourth transistor ⁇ 4, and the inductor L1 constitute a BOOST circuit.
  • the second transistor T2 is a BOOST lower tube
  • the fourth transistor T4 is a BOOST upper tube.
  • the voltage value of the topology input signal is represented by V i
  • the voltage value of the output signal is represented by Vo.
  • the state of the state is defined as a buck BUCK state; when the voltage value Vi of the input signal is relatively close to the voltage value Vo of the output signal, the second transistor T2 and the third transistor T3 are in a closed state, and the first transistor T1 and the fourth transistor ⁇ 4 are at In the through state, the top state is defined as the through PASS state; when the voltage value Vi of the input signal is greater than the voltage value V of the output signal.
  • the second transistor T2 and the fourth transistor T4 are in a switching state, the third transistor T3 is in a closed state, and the first T1 of the transistor is in a through state, and the top state is defined as a boosted BOOST state.
  • the BUCK circuit When the topology state is BUCK state, the BUCK circuit enters the switch state, and the BOOST circuit enters the through state; when the topology state is the BOOST state, the BUCK circuit enters the through state, the BOOST circuit enters the switch state; when the topology state is the PASS state The BUCK circuit and the BOOST circuit are all in a through state.
  • the first transistor T1 and the second transistor ⁇ 2 are switching transistors, such as a triode, a MOSFET or an IGBT transistor.
  • the third transistor ⁇ 3 and the fourth transistor ⁇ 4 may be a switching transistor or a diode.
  • the third transistor ⁇ 3 and the fourth transistor ⁇ 4 are diodes, taking the BUCK circuit as an example, the first transistor T1, that is, the BUCK upper tube is a switching tube, and the third transistor T3, that is, the BUCK lower tube is a diode, when the BUCK upper tube is turned on.
  • the diode T3 is subjected to a reverse voltage at both ends, the diode T3 is turned off and turned off; when the BUCK upper tube is turned off, since the inductor L current will continue to flow, the freewheeling current will be strong.
  • the diode T3 is turned on and the state is through.
  • the conduction relationship of the diode is that the diode is turned off when the upper tube is turned on, and the diode is turned on when the upper tube is turned off, and the switching timing of the switching transistor is the same as that of the lower tube. It will not be described in detail here.
  • the “switching state” mentioned above refers to both the on state and the off state in one cycle time. For example, if the switching power supply frequency is 1 00 kHz, its period T is 1 0us. The duty cycle of the ⁇ transistor is 30%, then the transistor is turned on 30% of the time, 70% of the time is turned off, that is, the 3us time is turned on, and the 7us time is turned off. The next cycle also enters this turn-on state. Therefore, the "switching state” mentioned in the embodiments provided by the present invention below refers to both the open state and the closed state in one cycle time.
  • FIG. 2 is a flowchart of a control method according to an embodiment of the present invention. As shown in the figure, the embodiment of the present invention specifically includes the following steps:
  • Step 21 0 Processing the output signal of the single-inductor BUCK-BOOST topology to obtain a pulse width modulation, that is, a P-modulation signal.
  • the circuit for generating a pulse width modulation P-modulation signal in the prior art is a P-modulation signal generating circuit.
  • the P-modulation signal generating circuit is generally composed of a loop circuit and a comparator.
  • the working principle of the PWM modulation signal generating circuit is: when the voltage value Vo of the output signal becomes high, causing the voltage value V fb of the feedback signal to be greater than the voltage value Vref of the reference signal, the loop circuit signal output by the loop circuit The voltage value is lowered, and the duty ratio of the output P-modulation signal is reduced by comparing with the voltage value of the comparison signal, and the final purpose is to lower the voltage value Vo of the output signal; when the voltage value of the output signal becomes lower, When the voltage value V fb of the feedback signal is less than the voltage value Vref of the reference signal, the loop C0MP signal output by the loop circuit is raised, and then compared with the voltage value of the comparison signal, thereby causing the duty of the output P-modulation signal. The ratio becomes larger, and the ultimate goal is to increase the voltage value Vo of the output signal.
  • a loop signal is obtained according to the topology output signal and the reference signal.
  • the operational amplifier of the loop circuit inputs the feedback signal of the topology output signal and the reference The test signal is subjected to operational amplification processing.
  • the voltage value of the feedback signal is greater than the voltage value of the reference signal
  • the voltage value of the output signal of the operational amplifier decreases
  • the output signal of the operational amplifier The voltage value rises to obtain a loop signal.
  • the circuit used is a typical loop circuit, as shown in Figure 3.
  • the loop circuit is a negative feedback circuit composed of an operational amplifier XI, peripheral capacitors C l, C2, C 3 and resistors R l, R2, R 3, R4.
  • the negative input terminal of the operational amplifier XI input voltage feedback signal V fb output signal Vo the voltage value of the output signal V fb feedback signal value Vo relationship as shown in equation (1).
  • V 3 V 0 ⁇ - Formula (1)
  • the positive input terminal of the operational amplifier XI inputs the voltage value Vref of the reference signal, and the value range of the voltage value Vref of the reference signal is customized, ranging from 0.8V to 3V.
  • the voltage regulation of a general digital switching power supply is achieved by adjusting Vref.
  • the loop circuit outputs the voltage value of the loop CT0 signal after being operated by the operational amplifier XI.
  • the relationship between the output signal Vo and the voltage value of the COMMP signal is that when the output signal Vo rises, the voltage value V FB of the feedback signal that causes the voltage value Vo of the output signal is greater than the voltage value Vref of the reference signal, the operational amplifier XI outputs are low.
  • the level that is, the C0MP level is lowered, so that the duty ratio of the output pulse width modulation signal becomes smaller, and finally the output voltage Vo is lowered back; when the voltage value Vo of the output signal decreases, the voltage value of the C0MP signal rises, so that the output pulse width is increased.
  • the duty cycle of the modulation signal becomes large, and finally the output voltage Vo is raised back. Therefore, the function of the loop circuit is such that V fb is equal to Vref by such a negative feedback, and finally the voltage value Vo of the output signal is stabilized at a constant value.
  • a pulse width modulated signal is obtained based on the loop signal and the comparison signal.
  • the loop signal and the comparison signal are input to the comparator X2 as shown in FIG.
  • the pulse width modulation P-modulation signal is obtained after comparison by the comparator X2.
  • the loop signal is input to the positive input terminal of the comparator X2, and the comparison signal is input to the negative input terminal of the comparator X2.
  • the comparison signal may be a sawtooth wave, a triangular wave, a resistive capacitor RC charging waveform, or a current signal converted into a voltage signal, and the like.
  • the working principle of the comparator X2 is the voltage value of the loop signal When the voltage value of the comparison signal is higher, the output is high level; when the voltage value of the loop signal is lower than the voltage value of the comparison signal, a low level is output, thereby obtaining a pulse width modulation signal.
  • the above loop circuit or comparator can be implemented by using an analog circuit or a digital circuit, but it is a relatively mature technology in the prior art, and is not detailed here. Any of the PWM modulated signal generating circuits can be used in the embodiment of the present invention, so that all of the PWM modulated signal generating circuits are suitable for use in the present invention.
  • Step 220 The pulse width modulation P-modulation signal is OR-processed with the first modulation signal D1 to obtain a first control signal S1, thereby controlling the state of the topmost transistor T1; the pulse width modulation P-modulation signal and the second The modulation signal D2 performs an AND operation process to obtain a second control signal S2, thereby controlling the state of the topology second transistor T2.
  • the first modulation signal, the second modulation signal and the pulse width modulation P-modulation signal are synchronized, and the falling edge of the first modulation signal and the second modulation signal appear at the same time as the rising edge of the pulse width modulation P-modulation signal .
  • the pulse width modulation P-modulation signal and the first modulation signal D1 are input to the OR gate U1, and the first control signal S1 is obtained through the OR gate U1, and the single inductance BUCK-BOOST is controlled by the first control signal S1.
  • the first transistor T1 of the topology Wherein, one input of the OR gate U1 inputs a pulse width modulation modulated signal, and the other input terminal inputs a first modulation signal D1.
  • the first modulation signal D1 is preset according to actual conditions.
  • the pulse width modulation P-modulation signal and the second modulation signal D2 are input to the AND gate U2, and the second control signal S2 is obtained through the AND gate U2, and the second inductance BUCK-BOOST topology is controlled by the second control signal S2.
  • the second modulation signal D2 is preset according to the actual situation.
  • the first control signal controls the first transistor of the single inductor BUCK-BOOST topology, and controls the third transistor T3 of the topology after the first control signal S 1 is inverted by the first NOT gate; and passes the second control signal S2 After the second non-gate is inverted, the fourth transistor T4 of the topology is controlled.
  • the third transistor ⁇ 3, the fourth transistor ⁇ 4 may be a switching transistor, or may be two Tube.
  • the control of the first control signal S1 and the second control signal S2 is required; when the third transistor T3 and the fourth transistor ⁇ 4 are diodes, the first control signal is not needed. After the first non-gate inversion control and the second control signal S2 are controlled by the second non-gate inversion, the diode can automatically complete the through and off functions.
  • the process of implementing the three top states of BUCK, PASS and BOOST by the control method provided by the embodiment of the present invention will be described in detail below by taking the third transistor ⁇ 3 and the fourth transistor ⁇ 4 as switching transistors as an example.
  • the duty ratio of the first modulation signal D1 is represented by rl
  • the duty ratio of the second modulation signal D2 is represented by r2
  • the duty ratio of the pulse width modulation signal is represented by r
  • the duty ratio of the first control signal S1 The duty ratio of the second modulation signal S2 expressed by z1 is represented by z2.
  • the P-modulation signal and the first modulation signal D1 are OR-processed by an OR gate to obtain a first control signal S1, which controls the topology first transistor T1 to be in a switching state.
  • the duty ratio zl of the first control signal S1 is r+rl.
  • the P-modulation signal and the second modulation signal D2 are subjected to an AND operation by the AND gate to obtain a second control signal S2 of a low level, and the topology second transistor T2 is controlled to be in a closed state.
  • the duty ratio z2 of the second control signal S2 is 0.
  • the first control signal S1 is inverted, and the topology third transistor T3 is controlled to be in a switching state.
  • the BUCK circuit is in a BUCK state; the second control signal S2 is inverted, and the topology fourth transistor T4 is controlled to be in a through state.
  • the BOOST circuit is in a through state. Therefore, the state of the topology is BUCK state at this time.
  • the duty ratio rl of the first modulation signal D1 is greater than the duty ratio r2 of the second modulation signal D2
  • the duty ratio rl of the first modulation signal D1 is set to 54%
  • the duty ratio r2 of the second modulation signal D2 is set. 44%
  • the duty ratio r of the P-modulation signal is 30%
  • the P-modulation signal and the first modulation signal D1 are OR-ORed to obtain the duty ratio of the first control signal S1.
  • Zl is 84%
  • the duty ratio z2 of the second control signal S2 is 0 by the AND operation of the P-modulation signal and the second modulation signal D2. Therefore, the state of the topology is the BUCK state.
  • the duty ratio rl of the first modulation signal D1 is smaller than the duty ratio r2 of the second modulation signal D2
  • the duty ratio rl of the first modulation signal D1 is set to 44%
  • the duty ratio r2 of the second modulation signal D2 is set. 54%
  • the duty cycle r of the PWM modulation signal is 30%
  • the PWM modulation signal and the first modulation signal D1 are OR-processed by the OR gate to obtain the duty ratio zl of the first control signal S1 is 74%
  • P-modulation The signal and the second modulation signal D2 are subjected to an AND operation by the AND gate to obtain a duty ratio z2 of the second control signal S2 being zero. Therefore, the state of the topology is BUCK state at this time.
  • the duty ratio rl of the first modulation signal D1 is equal to the duty ratio r2 of the second modulation signal D2
  • the duty ratio rl of the first modulation signal D1 is set to 50%
  • the duty ratio r2 of the second modulation signal D2 is set.
  • the duty cycle r of the PWM modulation signal is 30%
  • the PWM modulation signal and the first modulation signal D1 are processed by OR gate to obtain the duty ratio zl of the first control signal S1 is 80%
  • P Li The modulation signal and the second modulation signal D2 are subjected to an AND operation by an AND gate to obtain a duty ratio z2 of the second control signal S2 being zero. Therefore, the state of the topology is BUCK state at this time.
  • the P-modulation signal and the first modulation signal D1 are OR-processed by an OR gate to obtain a first control signal S1 of a high level. Control the topology first transistor T1 to be in a through state.
  • the duty ratio z1 of the first control signal S1 is 100%.
  • the P-modulation signal and the second modulation signal D2 are subjected to an AND operation through the AND gate to obtain a second control signal S2, and the topology second transistor T2 is controlled to be in a switching state.
  • the duty ratio z2 of the second control signal S2 is r_( l-r2 ).
  • the first control signal S1 is inverted, and the topology third transistor T3 is controlled to be in a closed state.
  • the BUCK circuit is in a through state; the second control signal S2 is inverted, and the fourth transistor T4 is controlled to be in a switching state.
  • the BOOST circuit is in the BOOST state. Therefore, the state of the topology at this time is the BOOST state.
  • the duty ratio rl of the first modulation signal D1 is greater than the second modulation signal
  • the duty ratio r2 of D2 is set, the duty ratio rl of the first modulation signal D1 is set to 54%, the duty ratio r2 of the second modulation signal D2 is 44%, and the duty ratio r of the P-modulation signal is 70%.
  • the P-modulation signal and the first modulation signal D1 are processed by an OR gate to obtain a duty ratio z1 of the first control signal S1 of 100%, and the P-modulation signal and the second modulation signal D2 are processed by an AND gate.
  • the duty ratio z2 of the second control signal S2 is obtained to be 14%. Therefore, the state of the topology is the BOOST state.
  • the duty ratio rl of the first modulation signal D1 is smaller than the duty ratio r2 of the second modulation signal D2
  • the duty ratio rl of the first modulation signal D1 is set to 44%
  • the duty ratio r2 of the second modulation signal D2 is set.
  • the duty cycle r of the PWM modulation signal is 70%
  • the PWM modulation signal and the first modulation signal D1 are OR-processed by the OR gate to obtain the duty ratio zl of the first control signal S1 is 100%
  • P-modulation The signal and the second modulation signal D2 are subjected to an AND operation by the AND gate to obtain a duty ratio z2 of the second control signal S2 of 24%. Therefore, the state of the topology at this time is the BOOST state.
  • the duty ratio rl of the first modulation signal D1 is equal to the duty ratio r2 of the second modulation signal D2
  • the duty ratio rl of the first modulation signal D1 is set to 50%
  • the duty ratio r2 of the second modulation signal D2 is set.
  • the duty cycle r of the PWM modulation signal is 70%
  • the PWM modulation signal and the first modulation signal D1 are processed by OR gate to obtain the duty ratio zl of the first control signal S1 is 100%
  • P Li The modulation signal and the second modulation signal D2 are subjected to an AND operation by the AND gate to obtain a duty ratio z2 of the second control signal S2 of 20%. Therefore, the state of the topology at this time is the BOOST state.
  • the duty ratio rl of the first modulation signal D1 is set to be greater than the duty ratio r2 of the second modulation signal D2, when the duty ratio r of the PWM modulation signal is greater than 1-rl and r is less than l-r2:
  • the P-modulation signal and the first modulation signal D1 are processed by an OR gate to obtain a high-level first control signal S1, and the topology first transistor T1 is controlled to be in a through state.
  • the duty ratio z1 of the first control signal S1 is 100%.
  • the P-modulation signal and the second modulation signal D2 are subjected to AND operation processing by the AND gate to obtain a low-level second control signal S2, and the topology second transistor T2 is controlled to be in an off state.
  • the duty ratio z2 of the second control signal S2 is zero.
  • the first control signal SI is inverted, and the topology third transistor T3 is controlled to be in a closed state.
  • the BUCK circuit is in a through state; the second control signal S2 is inverted, and the fourth transistor T4 is controlled to be in a through state.
  • the BOOST circuit is in a through state. Therefore, the state of the topology is the PASS state.
  • the duty ratio rl of the first modulation signal D1 is set to 44%
  • the duty ratio r2 of the second modulation signal D2 is 54%
  • the duty ratio r of the P-modulation signal is 51%
  • the P-modulation signal is first.
  • the modulation signal D1 is processed by the OR gate or the operation process to obtain the duty ratio z1 of the first control signal S1 is 100%
  • the P-modulation signal and the second modulation signal D2 are processed by the AND gate to obtain the second control signal S2.
  • the space ratio z2 is zero. Therefore, the state of the topology is PASS.
  • the through PASS state by judging the level of the loop C0MP signal. Specifically, when directly determining that the level of the loop C0MP signal is in the middle of the first level threshold and the second level threshold, the BUCK upper tube and the BOOST upper tube are always in a straight state, and the single inductor BUCK-BOOST can also be made. The topology enters the pass-through PASS state.
  • the above method for realizing the through state has a problem, the instantaneous input voltage and the output voltage have a small differential pressure, but due to the effect of the loop integration, the loop circuit will cause the C0MP signal to exceed the range of the through-state signal, or the P-modulation signal, sooner or later.
  • the duty cycle r exceeds the range of (l-rl) _ (l-r2), causing the circuit to switch back and forth between the through state and the non-through state.
  • the full-through state can be achieved by the following methods: detecting the input signal Vi, the output signal Vo, and the output current. When the input signal Vi is substantially equal to the output signal Vo, and the output current of each module is relatively balanced, the loop signal is forced.
  • the level is maintained within the signal range in which the BUCK-BOOST topology is in the pass-through PASS state.
  • This method achieves the through state by clamping the C0MP level, which ensures the extremely high efficiency of the system regulated DC/DC module when the input voltage is close to the output voltage.
  • the duty ratio rl of the first modulation signal D1 is set to be smaller than the duty ratio r2 of the second modulation signal D2, and the duty ratio r of the PWM modulation signal is greater than l-r2 and r is less than 1-rl:
  • P The first modulation signal S1 is obtained by performing an OR operation on the first modulation signal D1 and the first modulation signal D1, and the first transistor T1 is controlled to be in a switching state.
  • the duty ratio z1 of the first control signal S1 is r+rl.
  • the P-modulation signal and the second modulation signal D2 are subjected to an AND operation process by the AND gate to obtain a second control signal S2, and the topology second transistor T2 is controlled to be in a switching state.
  • the duty ratio z2 of the second control signal S2 is r_( l-r2 ).
  • the first control signal S1 is inverted, and the topology third transistor T3 is controlled to be in a switching state.
  • the BUCK circuit is in a BUCK state; the second control signal S2 is inverted, and the topology fourth transistor T4 is controlled to be in a switching state.
  • the BOOST circuit is in the BOOST state. Therefore, the state of the topology at this time is the buck-boost state of the buck-boost state.
  • the duty ratio rl of the first modulation signal D1 is set to 44%
  • the duty ratio r2 of the second modulation signal D2 is 54%
  • the duty ratio r of the P-modulation signal is 51%
  • the P-modulation signal is first.
  • the modulation signal D1 is processed by the OR gate or the operation process to obtain the duty ratio z1 of the first control signal S1 is 95%
  • the P-modulation signal and the second modulation signal D2 are processed by the AND gate to obtain the second control signal S2.
  • the space ratio z2 is 5%. Therefore, the state of the topology at this time is the BUCK-BOOST state.
  • the control method provided by the embodiment of the present invention also ensures smooth switching between the BUCK state and the BOOST state.
  • the duty ratio of the first modulated signal is 55%
  • the duty ratio of the second modulated signal is 45%
  • the voltage value Vi of the input signal is a high voltage, for example, Vi is 75V
  • the voltage value of the output signal is Vo.
  • the BUCK-BOOST topology works in the BUCK state.
  • the input signal changes, its voltage value decreases from high voltage to relatively low voltage, for example, from 75V to 36V, then through the loop.
  • the duty ratio of the pulse width modulation signal outputted by the circuit and the comparator will be increased from small to large, and after the AND gate NAND operation, the duty ratio of the first control signal will gradually become larger and larger until the first transistor T1
  • the BUCK upper tube is completely through, and the BUCK-BOOST topology enters the through state.
  • the duty ratio of the pulse width modulated PWM modulation signal is further increased, the duty ratio of the BOOST lower tube gradually increases from 0 to BUCK.
  • -BOOST topology enters the BOOST state.
  • the duty cycle of the BUCK upper tube gradually increases to the through-through, and the BOOST duty cycle gradually increases from 0.
  • the switching process is very smooth, and no additional slow-up process is required.
  • the control method also ensures that different system voltage regulator DC/DC modules can work normally when the input voltage difference is relatively large.
  • the control method provided by the embodiment of the present invention passes the single inductor BUCK-BOOST topology
  • the output signal is processed to obtain a pulse width modulation signal, and the pulse width modulation signal is ORed with the first modulation signal to obtain a first control signal, so that the first control transistor is controlled by the first control signal, and the pulse width modulation signal is simultaneously
  • the second modulated signal performs an AND operation to obtain a second control signal to control the second transistor by using the second control signal, and finally implements three top states of a buck BUCK, a pass-through PASS, and a boost BOOST, and between the three top states. Smooth switching, no special slow-up processing is required.
  • the method is simple to implement and can be applied to different input signals.
  • FIG. 12 is a schematic diagram of a topology control apparatus according to an embodiment of the present invention.
  • the device is applied to a single-inductor buck-boost topology.
  • the topology control device of the embodiment includes: a pulse width modulation signal generating circuit 11, an OR gate 13 and an AND gate 14.
  • An input end of the pulse width modulation signal generating circuit 11 is connected to the output of the topology, and an output end of the pulse width modulation signal generating circuit 11 is respectively connected to the input end of the OR gate 13 and the input end of the AND gate 14, or The output of the gate 13 is connected to the gate of the first transistor 15 of the topology, and the output of the gate 14 is connected to the gate of the second transistor 16 of the topology;
  • the pulse width modulation signal generating circuit 1 1 is configured to process the topology output signal to obtain a pulse width modulation signal; and the OR gate 13 is used for performing a OR operation on the pulse width modulation signal and the first modulation signal to obtain a first control signal, thereby The state of the first transistor 15 of the topology is controlled; the AND gate 14 performs an AND operation process on the pulse width modulation signal and the second modulation signal to obtain a second control signal, thereby controlling the state of the topology second transistor 16.
  • the pulse width modulation signal generating circuit 11 is composed of a loop circuit 21 and a comparator 22.
  • the loop circuit 21 is for obtaining a loop signal based on the topology output signal and the reference signal;
  • the comparator 22 is configured to obtain a pulse width modulated signal based on the loop signal and the comparison signal.
  • the input of the loop circuit 21 is connected to the output of the topology, and the output of the loop circuit 21 is connected to the input of the comparator 22; the output of the comparator 22 is respectively connected to the input of the OR gate 13 Connected to the input of the door 14;
  • the device further includes: a first NOT gate 17 and a second NOT gate 18.
  • the input end of the first NOT gate 17 is connected to the output end of the OR gate 13.
  • the output end of the first NOT gate 17 is connected to the gate of the top third transistor 19;
  • the input end of the second NOT gate 18 is Connected to the output of the gate 14, the second non
  • the output of the gate 18 is connected to the gate of the fourth transistor 20 of the topology;
  • the first NOT gate 17 is configured to control the third transistor of the topology after the first control signal is inverted by the first NOT gate 17;
  • the second NOT gate 18 is configured to control the fourth transistor of the topology after the second control signal is inverted by the second NOT gate 18.
  • the operational amplifier of the loop circuit in the loop circuit 21 performs an operation amplification process on the feedback signal and the reference signal of the input topology output signal, and when the voltage value of the feedback signal is greater than the voltage value of the reference signal, the output signal of the operational amplifier The voltage value decreases. When the voltage value of the feedback signal is less than the voltage value of the reference signal, the voltage value of the output signal of the operational amplifier rises, thereby obtaining a loop signal.
  • the circuit used is a typical loop circuit, as shown in Figure 3.
  • the loop circuit is a negative feedback circuit composed of an operational amplifier XI, peripheral capacitors C1, C2, C3 and resistors R1, R2, R3, R4.
  • the negative input terminal of the operational amplifier XI input voltage feedback signal V fb output signal Vo, the voltage value of the output signal V fb feedback signal value Vo relationship as shown in equation (1).
  • the positive input terminal of the operational amplifier X3 inputs the voltage value Vref of the reference signal, and the value range of the voltage value Vref of the reference signal is customized, ranging from 0.8V to 3V.
  • the voltage regulation of a general digital switching power supply is achieved by adjusting Vref.
  • the loop circuit outputs the voltage value of the loop CT0 signal after being operated by the operational amplifier XI.
  • the relationship between the output signal Vo and the voltage value of the COMP signal is that when the output signal Vo rises, the voltage value V FB of the feedback signal that causes the voltage value Vo of the output signal is greater than the voltage value Vref of the reference signal, the operational amplifier XI output is low.
  • the level, that is, the C0MP level is lowered; when the voltage value Vo of the output signal is lowered, the voltage value of the COMP signal is raised. Therefore, the function of the loop circuit is such that V fb is equal to Vref by such a negative feedback, and finally the voltage value Vo of the output signal is stabilized at a constant value.
  • the loop circuit can be implemented by using an analog circuit or a digital circuit, but it is a relatively mature technology in the prior art, and is not detailed here. Any loop circuit can be used in embodiments of the invention.
  • the comparator 22 inputs the voltage value of the loop signal and the voltage value of the comparison signal to the comparator X2 as shown in FIG.
  • the voltage value of the pulse width modulation P-modulation signal is obtained after comparison by the comparator X2.
  • the voltage value of the loop signal is input to the positive input terminal of the comparator X2, and the voltage value of the comparison signal is input to the negative input terminal of the comparator X2.
  • the comparison signal is a sawtooth wave.
  • the working principle of the comparator X2 The reason is that when the voltage value of the loop signal is higher than the voltage value of the comparison signal, the high level is output; when the voltage value of the loop signal is lower than the voltage value of the reference signal, the low level is output.
  • the comparator can be implemented by using an analog circuit or a digital circuit, but it is a relatively mature technology in the prior art, and is not detailed here. Any comparator can be used in embodiments of the invention.
  • OR gate 1 3 pulse width modulation P modulating signal and first modulation signal input to OR gate 1 3 , OR gate
  • the first control signal is obtained after the operation of 1 3, and the first transistor 15 of the single inductor BUCK-BOOST topology is controlled by the first control signal.
  • one input of the OR gate U1 inputs a pulse width modulation P-modulation signal, and the other input terminal inputs a first modulation signal.
  • the first modulated signal is preset according to actual conditions.
  • the pulse width modulation P-modulation signal and the second modulation signal are input to the AND gate 14, and the first control signal is obtained after the AND gate 14 is operated, and the second inductance BUCK-BOOST topology is controlled by the second control signal.
  • Two transistors 16 Wherein, one input terminal of the AND gate 14 inputs a pulse width modulation P-modulation signal, and the other input terminal inputs a second modulation signal.
  • the second modulated signal is preset according to the actual situation.
  • the third transistor 19 and the fourth transistor 20 may be a switching transistor or a diode.
  • the third transistor 19 and the fourth transistor 20 are switching transistors, the first control signal and the second control signal need to be inverted by the first NOT gate 17 and the second NOT gate 18, respectively, and then the third transistor 19 and the fourth transistor are controlled.
  • the process of implementing the three top states of BUCK, PASS, and BOOST by the control method provided by the embodiment of the present invention is described in detail below by taking the third transistor ⁇ 3 and the fourth transistor ⁇ 4 as switching transistors as an example.
  • the duty ratio of the first modulation signal D1 is represented by rl
  • the duty ratio of the second modulation signal D2 is represented by r2
  • the duty ratio of the pulse width modulation signal is represented by r
  • the duty ratio of the first control signal S1 The duty ratio of the second modulation signal S2 expressed by z1 is represented by z2.
  • 1-rl is a first threshold, that is, a difference between 1 and a duty ratio of the first modulation signal D1; l-r2 is a second threshold, that is, a difference between a duty ratio of 1 and the second modulation signal D2.
  • the P-modulation signal and the first modulation signal D1 are OR-processed by an OR gate to obtain a first control signal S1, which controls the topology first transistor T1 to be in a switching state.
  • the duty ratio zl of the first control signal S1 is r+rl.
  • the P-modulation signal and the second modulation signal D2 are subjected to an AND operation by the AND gate to obtain a second control signal S2 of a low level, and the topology second transistor T2 is controlled to be in a closed state.
  • the duty ratio z2 of the second control signal S2 is 0.
  • the first control signal S1 is inverted, and the topology third transistor T3 is controlled to be in a switching state.
  • the BUCK circuit is in a BUCK state; the second control signal S2 is inverted, and the topology fourth transistor T4 is controlled to be in a through state.
  • the BOOST circuit is in a through state. Therefore, the state of the topology is BUCK state at this time.
  • the P-modulation signal and the first modulation signal D1 are processed by an OR gate to obtain a high-level first control signal S1, and the topology first transistor T1 is controlled to be in a through state.
  • the duty ratio z1 of the first control signal S1 is 100%.
  • the P-modulation signal and the second modulation signal D2 are subjected to an AND operation through the AND gate to obtain a second control signal S2, and the topology second transistor T2 is controlled to be in a switching state.
  • the duty ratio z2 of the second control signal S2 is r_( l-r2 ).
  • the first control signal S1 is inverted, and the topology third transistor T3 is controlled to be in a closed state.
  • the BUCK circuit is in a through state; the second control signal S2 is inverted, and the fourth transistor T4 is controlled to be in a switching state.
  • the BOOST circuit is in the BOOST state. Therefore, the state of the topology at this time is the BOOST state.
  • the duty ratio rl of the first modulation signal D1 is set to be greater than the duty ratio r2 of the second modulation signal D2.
  • the duty ratio r of the PWM modulation signal is greater than or equal to 1-rl and r is less than or equal to l-r2:
  • the P-modulation signal and the first modulation signal D1 are processed by an OR gate to obtain a high level.
  • the first control signal SI controls the topology first transistor T1 to be in a through state.
  • the duty ratio z1 of the first control signal S1 is 100%.
  • the P-modulation signal and the second modulation signal D2 are subjected to an AND operation through the AND gate to obtain a low-level second control signal S2, and the topology second transistor T2 is controlled to be in an off state.
  • the duty ratio z2 of the second control signal S2 is 0.
  • the first control signal S1 is inverted, and the topology third transistor T3 is controlled to be in a closed state.
  • the BUCK circuit is in a through state;
  • the second control signal S2 is inverted to control the topology fourth transistor T4 to be in a through state.
  • the BOOST circuit is in a through state. Therefore, the state of the topology is PASS.
  • the through PASS state by judging the level of the loop C0MP signal. Specifically, when directly determining that the level of the loop C0MP signal is in the middle of the high level and the low level, the BUCK upper tube and the BOOST upper tube are always in a straight state, and the single inductor BUCK-BOOST topology can also enter the through PASS. status.
  • the input signal Vi, the output signal Vo, and the output current are detected. When the input signal Vi is substantially equal to the output signal Vo, and the output current of each module is relatively balanced, the level of the loop signal is forcibly maintained at the BUCK-BOOST extension. Park is in the signal range of the pass-through PASS state.
  • the duty ratio r l of the first modulation signal D1 is set to be smaller than the duty ratio r2 of the second modulation signal D2, and the duty ratio r of the PWM modulation signal is greater than l - r2 and r is less than 1-r l:
  • the P-modulation signal and the first modulation signal D1 are OR-processed by an OR gate to obtain a first control signal S1, which controls the topology first transistor T1 to be in a switching state.
  • the duty ratio zl of the first control signal S1 is r+r l.
  • the P-modulation signal and the second modulation signal D2 are subjected to an AND operation through the AND gate to obtain a second control signal S2, and the topology second transistor T2 is controlled to be in a switching state.
  • the duty ratio z2 of the second control signal S2 is r_( l-r2 ).
  • the first control signal S1 is inverted, and the topology third transistor T3 is controlled to be in a switching state.
  • the BUCK circuit is in a BUCK state; the second control signal S2 is inverted, and the topology fourth transistor T4 is controlled to be in a switching state.
  • the BOOST circuit is in the BOOST state. Therefore, the state of the topology is buck-boost. BUCK-BOOST status.
  • control apparatus also ensures smooth switching between the BUCK state and the BOOST state.
  • the duty ratio of the first modulation signal is 55%
  • the duty ratio of the second modulation signal is 45%
  • the voltage value Vi of the input signal is a high voltage, for example, Vi is 75V
  • the voltage value of the output signal is V.
  • the BUCK-BOOST topology works in the BUCK state.
  • the input signal changes, its voltage value decreases from high voltage to relatively low voltage, for example, from 75V to 36V, then through the loop.
  • the duty ratio of the pulse width modulation signal outputted by the circuit and the comparator will be increased from small to large, and after the AND gate NAND operation, the duty ratio of the first control signal will gradually become larger and larger until the first transistor T1
  • the BUCK upper tube is completely through, and the BUCK-BOOST topology enters the through state.
  • the duty ratio of the pulse width modulated PWM modulation signal is further increased, the duty ratio of the BOOST lower tube gradually increases from 0 to BUCK.
  • -BOOST topology enters the BOOST state.
  • the duty cycle of the BUCK upper tube gradually increases to the through-through, and the BOOST duty cycle gradually increases from 0. The switching process is very smooth, and no additional slow-up process is required.
  • control device processes the output signal of the single-inductance BUCK-BOOST topology by the pulse width modulation signal generating circuit to obtain a pulse width modulation signal, and performs the pulse width modulation signal and the first modulation signal through the OR gate.
  • RAM random access memory
  • ROM read only memory
  • electrically programmable ROM electrically erasable programmable ROM
  • registers hard disk, removable disk, CD-ROM, or any other form of storage known in the art. In the medium.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dc-Dc Converters (AREA)

Abstract

本发明实施例涉及一种控制方法和装置，该控制方法和装置应用于降压-升压BUCK-BOOST拓朴。该方法具体为，对拓朴输出信号进行处理得到脉宽调制信号；将所述脉宽调制信号与第一调制信号进行或运算处理得到第一控制信号，从而控制拓朴的第一晶体管的状态；将所述脉宽调制信号与第二调制信号进行与运算处理得到第二控制信号，从而控制拓朴的第二晶体管的状态。因此，该方法实现了三种拓朴状态以及平滑切换，同时控制电路比较简单，扩大了控制范围、提高了控制精度。

Description

说 明 书 控制方法和装置 技术领域
本发明涉及通信技术领域， 尤其涉及一种控制方法和装置。 背景技术
随着路由器、 企业网设备整机和单板功率增加， 一些大功率框式设备需 要系统中的直流 /直流 ( Di rect Current/ Di rect Current , DC/DC )稳压模 块支持灵活配置， 以此用来满足客户投资的要求和机房配电的要求。 为了提 高 DC/DC稳压模块的转换效率， 釆用单电感降压 -升压 （BUCK-BOOST )拓朴是 支撑 DC/DC稳压模块实现高效率的一种拓朴结构。
图 1为现有技术中单电感 BUCK-BOOST拓朴的电路图。 如图 1所示， 金属-氧 化层-半导体 -场效晶体管 ( Meta l-Oxide-Semiconductor Fie ld-Effect Trans i s tor , MOSFET ) 场效应晶体管 Tl、 M0SFET场效应晶体管 Τ3和电感 L1组 成降压式变换电路即 BUCK电路； MOSFET场效应晶体管 T2、 MOSFET场效应晶体 管 T4和电感 L1组成升压式变换电路即 BOOST电路。 该拓朴电路需要根据输入信 号进行降压（BUCK )、 直通（PASS )和升压（BOOST )这三种拓朴状态的切换。
目前， 控制三种拓朴状态进行切换的方法是通过三个比较器来检测输入 信号状态， 该输入信号状态通过光耦发送到复杂可编程逻辑器件 （Complex Programmable Log ic Device , CPLD ) ，然后 CPLD将根据输入信号状态来判断 BUCK-BOOST拓朴的状态， 最后脉冲宽度调制 ( Pul se Width Modula t ion, P丽） 控制器根据 BUCK-BOOST拓朴的状态控制三种拓朴状态进行切换。 比如： 当输 入信号为 36V至 48V时， 该拓朴进入升压即 BOOST状态； 当输入信号为 46V至 54V 时， 该拓朴进入直通即 PASS状态； 当输入信号为 52V至 72V时， 该拓朴进入升 压即 BUCK状态。 其中， 当进行拓朴状态切换时， P丽控制器的状态也会发生突 变， 为了防止脉冲宽度调制控制器的状态发生突变， 当进行降压、 升压、 直 通这三种拓朴状态切换时， 需要作緩起动处理。 上述控制方法能够实现降压 BUCK , 直通 PASS和升压 BOOST这三种拓朴状态的切换。
但是， 该控制方法的具体实现很复杂， 其实现电路包括 CPLD等电源非常 规器件。 同时， 因为 P丽控制器最大占空比的问题而导致 BUCK状态的调整输出 信号与 BOOST状态的调整输出信号不同， 从而造成不同模块不能同时存在 BUCK 状态和 BOOST状态， 这样直接导致不同模块不能工作在输入信号差异较大的场 合。 当系统中需要多个 DC/DC稳压模块并机均流时， 而在现有技术中是无法实 现的。 发明内容
本发明实施例提供了一种控制方法和装置， 以一定程度上解决现有技术 中控制电路复杂、 状态切换时需要作緩起处理的问题， 实现了三种拓朴状态 的平滑切换。
第一方面， 本发明提供了一种控制方法， 所述方法应用于降压 -升压
BUCK-BOOST拓朴， 所述方法包括： 对所述拓朴的输出信号进行处理得到脉宽 调制信号； 将所述脉宽调制信号与第一调制信号进行或运算处理得到第一控 制信号， 从而控制所述拓朴的第一晶体管的状态； 将所述脉宽调制信号与第 二调制信号进行与运算处理得到第二控制信号， 从而控制所述拓朴的第二晶 体管的状态。
第二方面， 本发明提供了一种控制装置， 所述装置应用于降压 -升压 BUCK-BOOST拓朴， 所述装置包括： 脉宽调制信号产生电路、 或门、 与门； 所 述脉宽调制信号产生电路的输入端与所述拓朴的输出端相连接， 以及所述脉 宽调制信号产生电路的输出端分别与所述或门的输入端、 所述与门的输入端 相连接， 所述或门的输出端与所述拓朴的第一晶体管的栅极相连接， 所述与 门的输出端与所述拓朴的第二晶体管的栅极相连接； 所述脉宽调制信号产生 电路用于对所述拓朴的输出信号进行处理得到脉宽调制信号， 以及将所述脉 宽调制信号分别传输给所述或门和所述与门； 所述或门， 用于从所述脉宽调 制信号产生电路接收所述脉宽调制信号， 并与第一调制信号进行或运算处理 得到第一控制信号， 从而控制所述拓朴的所述第一晶体管的状态； 所述与门 用于从所述脉宽调制信号产生电路接收所述脉宽调制信号， 并与第二调制信 号进行与运算处理得到第二控制信号， 从而控制所述拓朴的所述第二晶体管 的状态。
因此， 本发明实施例公开的方法和装置， 利用脉宽调制信号产生电路对 拓朴输出信号进行处理得到脉宽调制信号； 脉宽调制信号与第一调制信号进 行或运算处理得到第一控制信号， 从而控制拓朴的第一晶体管的状态， 该第 一晶体管的状态为开关状态或直通状态； 脉宽调制信号与第二调制信号进行 与运算处理得到第二控制信号， 从而控制拓朴的第二晶体管的状态， 该第二 晶体管的状态为关闭状态或开关状态； 当第一晶体管的状态为开关状态而第 二晶体管为关闭状态时， 此时拓朴状态为 BUCK状态； 当第一晶体管的状态为 直通状态而第二晶体管为开关状态时， 此时拓朴状态为 BOOST状态，当第一晶 体管的状态为直通状态而第二晶体管为关闭状态时， 此时拓朴状态为直通状 态。 通过应用本发明实施例公开的方法和装置， 可以实现了三种拓朴状态以 及三种拓朴状态的平滑切换， 同时控制电路比较简单， 扩大了控制范围、 提 高了控制精度。 附图说明
图 1为本发明实施例一提供的单电感 BUCK-BOOST拓朴的电路图； 图 2为本发明实施例二提供的一种控制方法的流程图；
图 3为本发明实施例三提供的脉宽调制信号产生电路的示意图； 图 4为本发明实施例四提供的控制方法中第一调制信号、第二调制信号、 脉宽调制信号、 第一控制信号和第二控制信号的示意图；
图 5为本发明实施例五提供的控制方法中第一调制信号、第二调制信号、 脉宽调制信号、 第一控制信号和第二控制信号的示意图； 图 6为本发明实施例六提供的控制方法中第一调制信号、第二调制信号、 脉宽调制信号、 第一控制信号和第二控制信号的示意图；
图 7为本发明实施例七提供的控制方法中第一调制信号、第二调制信号、 脉宽调制信号、 第一控制信号和第二控制信号的示意图；
图 8为本发明实施例八提供的控制方法中第一调制信号、第二调制信号、 脉宽调制信号、 第一控制信号和第二控制信号的示意图；
图 9为本发明实施例九提供的控制方法中第一调制信号、第二调制信号、 脉宽调制信号、 第一控制信号和第二控制信号的示意图；
图 1 0为本发明实施例十提供的控制方法中第一调制信号、第二调制信号、 脉宽调制信号、 第一控制信号和第二控制信号的示意图；
图 1 1为本发明实施例十一提供的控制方法中第一调制信号、第二调制信 号、 脉宽调制信号、 第一控制信号和第二控制信号的示意图；
图 1 2为本发明实施例十二提供的一种控制装置的结构示意图。 具体实施方式
为使本发明实施例的目的、 技术方案和优点更加清楚， 下面将结合本 发明实施例中的附图， 对本发明实施例中的技术方案进行清楚、 完整地描 述， 显然， 所描述的实施例是本发明一部分实施例， 而不是全部的实施例。 基于本发明中的实施例， 本领域普通技术人员在没有作出创造性劳动前提 下所获得的所有其他实施例， 都属于本发明保护的范围。
本发明公开了一种控制方法和装置， 通过对 BUCK-BOOST拓朴的输出信 号进行处理得到脉宽调制信号， 将脉宽调制信号与第一调制信号进行或运算 得到第一控制信号， 同时将脉宽调制信号与第二调制信号进行与运算得到第 二控制信号，利用第一控制信号和第二控制信号控制 BUCK-BOOST拓朴的 BUCK 上管和 BOOST下管，使得 BUCK-BOOST拓朴的三种状态平滑切换， 无需做特 殊緩起处理。 图 1为本发明实施例一提供的单电感 BUCK-BOOST拓朴的电路图。 如图 所示， 单电感 BUCK-BOOST拓朴主要包括第一晶体管 Tl、 第二晶体管 Τ2、 第 三晶体管 Τ3、 第四晶体管 Τ4和电感 Ll。 第一晶体管 Tl、 第三晶体管 Τ 3和 电感 L1组成 BUCK电路。 其中， 第一晶体管 T1为 BUCK上管， 第三晶体管 T3为 BUCK下管。 第二晶体管 T2、 第四晶体管 Τ4和电感 L1组成 BOOST电 路。 其中， 第二晶体管 T2为 BOOST下管， 第四晶体管 T4为 BOOST上管。 另外， 该拓朴的输入信号的电压值用 V i表示， 输出信号的电压值用 Vo表 示。 当输入信号的电压值 V i比输出信号的电压值 Vo高时， 第一晶体管 T1 和第三晶体管 T3处于开关状态， 第二晶体管 T2处于关闭状态， 第四晶体 管 T4处于直通状态， 此时拓朴状态定义为降压 BUCK状态； 当输入信号的 电压值 Vi与输出信号的电压值 Vo比较接近时， 第二晶体管 T2和第三晶体 管 T3处于关闭状态， 第一晶体管 Tl、 第四晶体管 Τ4处于直通状态， 此时 拓朴状态定义为直通 PASS状态； 当输入信号的电压值 Vi比输出信号的电 压值 V。低时， 第二晶体管 T2和第四晶体管 T4处于开关状态， 第三晶体管 T3处于关闭状态， 晶体管第一 T1处于直通状态， 此时拓朴状态定义为升 压 BOOST状态。当拓朴状态为 BUCK状态时， BUCK电路进入开关状态， BOOST 电路进入直通状态； 当拓朴状态为 BOOST状态时， BUCK电路进入直通状态， BOOST电路进入开关状态； 当拓朴状态为 PASS状态时， BUCK电路和 BOOST 电路皆进入直通状态。
其中， 第一晶体管 Tl、 第二晶体管 Τ2是开关管， 比如三极管、 M0SFET 管或 IGBT管等； 第三晶体管 Τ3、 第四晶体管 Τ4可以为开关晶体管， 也可以 为二极管。
当第三晶体管 Τ3、 第四晶体管 Τ4为二极管时， 以 BUCK电路为例， 第一 晶体管 T1即 BUCK上管是开关管， 第三晶体管 T 3即 BUCK下管是二极管， 当 BUCK上管导通时，二极管 T3两端承受一个反向电压， 则二极管 T3关断 即关闭状态； 当 BUCK上管关闭时， 由于电感 L电流会续流， 续流电流会强 行把二极管 T 3导通即直通状态。 因此， 使用二极管时， 二极管的导通关系 就是上管导通时二极管关断， 上管关闭时二极管导通， 跟下管使用开关晶 体管的开关时序是一样的。 在此不再详细说明。
上述提到的 "开关状态" 是指在一个周期时间里既有开通状态也有关闭 状态。 例如， ϋ殳开关电源频率为 1 00kHz , 则其周期 T为 1 0us。 ϋ殳晶体管 的占空比为 30% , 则该晶体管 30%的时间开通， 70%的时间关断， 即 3us 时间 是开通的， 7us的时间是关断的。 下一个周期同样进入这种开通关断的状态。 因此， 在下述本发明提供的实施例中所提及的 "开关状态" ， 均指在一个周 期时间里既有开通状态也有关闭状态。
图 2为本发明实施例提供的一种控制方法的流程图。 如图所示， 本发明 实施例具体包括以下步骤：
步骤 21 0 , 对单电感 BUCK-BOOST拓朴的输出信号进行处理得到脉宽调 制即 P丽调制信号。在现有技术中产生脉宽调制 P丽调制信号的电路为 P丽 调制信号产生电路。 该 P丽调制信号产生电路一般由环路电路和比较器组 成。
具体地， 该 PWM调制信号产生电路的工作原理为： 当输出信号的电压 值 Vo变高， 导致反馈信号的电压值 Vfb大于参考信号的电压值 Vref 时， 环 路电路输出的环路 C0MP信号的电压值就会降低，再通过与比较信号的电压 值比较从而导致输出 P丽调制信号的占空比变小， 最终目的是降低输出信 号的电压值 Vo ; 当输出信号的电压值变低， 导致反馈信号的电压值 Vfb小 于参考信号的电压值 Vref 时， 环路电路输出的环路 C0MP信号就会升高， 再通过与比较信号的电压值比较从而导致输出 P丽 调制信号的占空比变 大， 最终目的提高输出信号的电压值 Vo。
下面详细说明根据拓朴的输出信号得到 P丽调制信号的过程。
第一， 根据拓朴输出信号和参考信号得到环路信号。
具体地， 环路电路的运算放大器将输入的拓朴输出信号的反馈信号和参 考信号进行运算放大处理， 当反馈信号的电压值大于参考信号的电压值时， 运算放大器的输出信号的电压值下降， 当反馈信号的电压值小于参考信号的 电压值， 运算放大器的输出信号的电压值上升， 从而得到环路信号。 其釆用 的电路为典型的环路电路， 如图 3所示。 该环路电路是一个负反馈电路， 由 运算放大器 XI、 外围电容 C l、 C2、 C 3和电阻 R l、 R2、 R 3、 R4构成。 其中， 运算放大器 XI的负输入端输入输出信号 Vo的反馈信号的电压值 Vfb , 反馈 信号的电压值 Vfb与输出信号的电压值 Vo关系如公式 （1 ) 所示。
V3 = V0 ^- 公式（1 )
3 0 RI + R2
运算放大器 XI的正输入端输入参考信号的电压值 Vref , 该参考信号的电 压值 Vref的取值范围是自定义的， 从 0. 8V到 3V不等。 一般数字开关电源的 调压就是通过调整 Vref来实现的。 最后， 该环路电路通过运算放大器 XI运算 后输出环路 C0MP信号的电压值。 其中， 输出信号 Vo与 C0MP信号的电压值的 关系是当输出信号 Vo升高， 导致输出信号的电压值 Vo的反馈信号的电压值 VFB大于参考信号的电压值 Vref , 则运算放大器 XI输出低电平即 C0MP电平降 低， 使得输出脉宽调制信号占空比变小， 最终把输出电压 Vo降回来； 当输出 信号的电压值 Vo降低，则 C0MP信号的电压值升高，使得输出脉宽调制信号占 空比变大， 最终把输出电压 Vo升回来。 因此， 该环路电路的作用就是通过这 样一个负反馈作用， 使得 Vfb等于 Vref , 最终保证输出信号的电压值 Vo稳定在 一个定值。
第二， 根据所述环路信号和比较信号得到脉宽调制信号。
具体地， 将环路信号与比较信号， 比如， 锯齿波信号， 输入到比较器 X2 , 如图 3所示。 经比较器 X2比较后得到脉宽调制 P丽调制信号。 其中， 环路信 号输入到比较器 X2的正输入端， 比较信号输入到比较器 X2的负输入端。 其 中， 比较信号可以为锯齿波、 三角波、 电阻电容 RC充电波形、 或者电流釆样 转换成的电压信号等等。 其中， 比较器 X2的工作原理是， 环路信号的电压值 比比较信号的电压值高时， 则输出高电平； 环路信号的电压值比比较信号的 电压值低时， 则输出低电平， 从而得到脉宽调制信号。
上述环路电路或比较器可以使用模拟电路实现， 也可以用数字电路实 现， 但都是现有技术中比较成熟的技术， 在这里不再——详述。 在本发明 实施例中可以使用任一 PWM调制信号产生电路， 故所有的 PWM调制信号产 生电路皆适用于本发明。
步骤 220 , 脉宽调制 P丽调制信号与第一调制信号 D1进行或运算处理得 到第一控制信号 S 1 , 从而控制拓朴的第一晶体管 T1的状态； 脉宽调制 P丽调 制信号与第二调制信号 D2进行与运算处理得到第二控制信号 S2 ,从而控制拓 朴的第二晶体管 T2的状态。 其中， 第一调制信号、 第二调制信号与脉宽调制 P丽调制信号是同步的， 第一调制信号、 第二调制信号的下降沿与脉宽调制 P丽调制信号的上升沿在同一时刻出现。
具体地， 将脉宽调制 P丽调制信号与第一调制信号 D1输入到或门 U1 , 经 或门 U1 运算后得到第一控制信号 S 1 , 利用第一控制信号 S 1 控制单电感 BUCK-BOOST拓朴的第一晶体管 Tl。 其中， 或门 U1的一个输入端输入脉宽调 制 Ρ丽调制信号， 另一输入端输入第一调制信号 Dl。 其中， 第一调制信号 D1 是根据实际情况预设的。
将脉宽调制 P丽调制信号与第二调制信号 D2输入到与门 U2 , 经与门 U2 运算后得到第二控制信号 S 2 , 利用第二控制信号 S2控制单电感 BUCK-BOOST 拓朴的第二晶体管 T2。其中， 与门 U2的一个输入端输入脉宽调制 Ρ丽调制信 号， 另一输入端输入第二调制信号 D2。 其中， 第二调制信号 D2是根据实际情 况预设的。
第一控制信号控制单电感 BUCK-BOOST拓朴的第一晶体管， 并将第一控 制信号 S 1经过第一非门取反后控制该拓朴的第三晶体管 T3 ;将第二控制信号 S2经过第二非门取反后控制该拓朴的第四晶体管 T4。
另外， 第三晶体管 Τ3、 第四晶体管 Τ4可以为开关晶体管， 也可以为二 极管。 当第三晶体管 T3、 第四晶体管 Τ4为开关晶体管时， 需要第一控制信 号 Sl、 第二控制信号 S2的控制； 当第三晶体管 T3、 第四晶体管 Τ4为二极管 时， 不需要第一控制信号 S1 经过第一非门取反后的控制、 第二控制信号 S2 经过第二非门取反后的控制， 二极管能够自动完成直通和关闭的功能。
下面以第三晶体管 Τ3、 第四晶体管 Τ4为开关晶体管为例详细说明本发 明实施例提供的控制方法实现 BUCK、 PASS和 BOOST这三种拓朴状态的过程。 其中， 将第一调制信号 D1的占空比用 rl表示、 第二调制信号 D2的占空比 用 r2表示， 脉宽调制信号的占空比用 r表示， 第一控制信号 S1的占空比用 zl表示、 第二调制信号 S2的占空比用 z2表示。 另外， 1-rl为第一阈值， 即 1与第一调制信号 D1的占空比的差值； l-r2为第二阈值， 即 1与第二调制 信号 D2的占空比的差值。
第一， 实现 BUCK状态的过程。
当 PWM调制信号的占空比 r小于 1-rl且小于或等于 l-r2时：
P丽调制信号与第一调制信号 D1通过或门进行或运算处理得到第一控制 信号 S1 , 控制拓朴第一晶体管 T1为开关状态。 其中， 第一控制信号 S1的占 空比 zl为 r+rl。
P丽调制信号与第二调制信号 D2通过与门进行与运算处理得到低电平的 第二控制信号 S2 , 控制拓朴第二晶体管 T2为关闭状态。 其中， 第二控制信号 S2的占空比 z2为 0。
将第一控制信号 S1取反，控制拓朴第三晶体管 T3为开关状态，此时 BUCK 电路为 BUCK状态； 将第二控制信号 S2取反，控制拓朴第四晶体管 T4为直通 状态， 此时 BOOST电路为直通状态。 故此时拓朴的状态为 BUCK状态。
例如， 如图 4所示。 当第一调制信号 D1的占空比 rl大于第二调制信号 D2的占空比 r2时， 设定第一调制信号 D1的占空比 rl为 54%, 第二调制信 号 D2的占空比 r2为 44%, P丽调制信号的占空比 r为 30% , P丽调制信号 与第一调制信号 D1通过或门进行或运算处理得到第一控制信号 S1 的占空比 zl为 84%, P丽调制信号与第二调制信号 D2通过与门进行与运算处理得到第 二控制信号 S2的占空比 z2为 0。 故此时拓朴的状态为 BUCK状态。
如图 5所示。 当第一调制信号 D1的占空比 rl小于第二调制信号 D2的 占空比 r2时， 设定第一调制信号 D1的占空比 rl为 44%, 第二调制信号 D2 的占空比 r2为 54% , PWM调制信号的占空比 r为 30% , PWM调制信号与第一 调制信号 D1通过或门进行或运算处理得到第一控制信号 S1 的占空比 zl 为 74%, P丽调制信号与第二调制信号 D2通过与门进行与运算处理得到第二控 制信号 S2的占空比 z2为 0。 故此时拓朴的状态为 BUCK状态。
如图 6所示。 当第一调制信号 D1的占空比 rl等于第二调制信号 D2的 占空比 r2时， 设定第一调制信号 D1的占空比 rl为 50%, 第二调制信号 D2 的占空比 r2也为 50%, PWM调制信号的占空比 r为 30% , PWM调制信号与第 一调制信号 D1通过或门进行或运算处理得到第一控制信号 S1的占空比 zl为 80%, P丽调制信号与第二调制信号 D2通过与门进行与运算处理得到第二控 制信号 S2的占空比 z2为 0。 故此时拓朴的状态为 BUCK状态。
第二， 实现升压 BOOST状态的过程。
当 PWM调制信号的占空比 r大于 l-r2且 r大于或等于 1-rl时： P丽调制信号与第一调制信号 D1通过或门进行或运算处理得到高电平的 第一控制信号 S1 , 控制拓朴第一晶体管 T1为直通状态。 其中， 第一控制信号 S1的占空比 zl为 100%。
P丽调制信号与第二调制信号 D2通过与门进行与运算处理得到第二控制 信号 S2 , 控制拓朴第二晶体管 T2为开关状态。 其中， 第二控制信号 S2的占 空比 z2为 r_ ( l-r2 ) 。
将第一控制信号 S1取反，控制拓朴第三晶体管 T3为关闭状态，此时 BUCK 电路为直通状态； 将第二控制信号 S2取反， 控制拓朴第四晶体管 T4为开关 状态， 此时 BOOST电路为 BOOST状态。 故此时拓朴的状态为 BOOST状态。
例如， 如图 7所示。 当第一调制信号 D1的占空比 rl大于第二调制信号 D2的占空比 r2时， 设定第一调制信号 D1的占空比 rl为 54%, 第二调制信 号 D2的占空比 r2为 44%, P丽调制信号的占空比 r为 70% , P丽调制信号 与第一调制信号 D1通过或门进行或运算处理得到第一控制信号 S1 的占空比 zl为 100%, P丽调制信号与第二调制信号 D2通过与门进行与运算处理得到 第二控制信号 S2的占空比 z2为 14%。 故此时拓朴的状态为 BOOST状态。
如图 8所示。 当第一调制信号 D1的占空比 rl小于第二调制信号 D2的 占空比 r2时， 设定第一调制信号 D1的占空比 rl为 44%, 第二调制信号 D2 的占空比 r2为 54% , PWM调制信号的占空比 r为 70% , PWM调制信号与第一 调制信号 D1通过或门进行或运算处理得到第一控制信号 S1 的占空比 zl 为 100%, P丽调制信号与第二调制信号 D2通过与门进行与运算处理得到第二控 制信号 S2的占空比 z2为 24%。 故此时拓朴的状态为 BOOST状态。
如图 9所示。 当第一调制信号 D1的占空比 rl等于第二调制信号 D2的 占空比 r2时， 设定第一调制信号 D1的占空比 rl为 50%, 第二调制信号 D2 的占空比 r2也为 50%, PWM调制信号的占空比 r为 70% , PWM调制信号与第 一调制信号 D1通过或门进行或运算处理得到第一控制信号 S1的占空比 zl为 100%, P丽调制信号与第二调制信号 D2通过与门进行与运算处理得到第二控 制信号 S2的占空比 z2为 20%。 故此时拓朴的状态为 BOOST状态。
第三， 实现直通 PASS状态的过程。
设定第一调制信号 D1的占空比 rl大于第二调制信号 D2的占空比 r2 , 当 PWM调制信号的占空比 r大于 1-rl且 r小于 l-r2时：
P丽调制信号与第一调制信号 D1通过或门进行或运算处理得到高电平的 第一控制信号 S1 , 控制拓朴第一晶体管 T1为直通状态。 其中， 第一控制信号 S1的占空比 zl为 100%。
P丽调制信号与第二调制信号 D2通过与门进行与运算处理得到低电平第 二控制信号 S2 , 控制拓朴第二晶体管 T2 为关闭状态。 其中， 第二控制信号 S2的占空比 z2为 0。 将第一控制信号 SI取反，控制拓朴第三晶体管 T3为关闭状态，此时 BUCK 电路为直通状态； 将第二控制信号 S2取反， 控制拓朴第四晶体管 T4为直通 状态， 此时 BOOST电路为直通状态。 故此时拓朴的状态为 PASS状态。
例如， 如图 10所示。 设定第一调制信号 D1的占空比 rl为 44%, 第二调 制信号 D2的占空比 r2为 54%, P丽调制信号的占空比 r为 51% , P丽调制 信号与第一调制信号 D1通过或门进行或运算处理得到第一控制信号 S1的占 空比 zl为 100%, P丽调制信号与第二调制信号 D2通过与门进行与运算处理 得到第二控制信号 S2的占空比 z2为 0。 故此时拓朴的状态为 PASS状态。
另外 ,也可以通过判断环路 C0MP信号的电平实现进入直通 PASS状态。 具体为 ,直接判断环路 C0MP信号的电平位于第一电平阈值和第二电平阈值 的中间区域时让 BUCK上管和 BOOST上管皆恒直通状态，则也能使得单电感 BUCK-BOOST拓朴进入直通 PASS状态。
上述实现直通态的办法有个问题， 即时输入电压与输出电压有艮小的 压差，但由于环路积分的效果， 环路电路迟早会导致 C0MP信号超出直通态 信号范围， 或者 P丽调制信号占空比 r超出（l-rl) _ (l-r2)的范围， 导致电 路在直通态和非直通态来回切换。 使用下面办法， 便可以实现完全直通态： 检测输入信号 Vi、 输出信号 Vo和输出电流， 当输入信号 Vi与输出信号 Vo 大致相等时， 而且各模块输出电流比较均衡时则强行让环路信号的电平维 持在该 BUCK-BOOST拓朴处于直通 PASS状态的信号范围内。 此方法用钳位 C0MP电平的方式实现直通状态，保证了系统稳压 DC/DC模块在输入电压与 输出电压接近时的极高效率。
进一步， 当设定第一调制信号 D1的占空比 rl小于第二调制信号 D2的 占空比 r2时， 并且 PWM调制信号的占空比 r大于 l-r2且 r小于 1-rl时： P丽调制信号与第一调制信号 D1通过或门进行或运算处理得到第一控制 信号 S1 , 控制拓朴第一晶体管 T1为开关状态。 其中， 第一控制信号 S1的占 空比 zl为 r+rl。 P丽调制信号与第二调制信号 D2通过与门进行与运算处理得到第二控制 信号 S2 , 控制拓朴第二晶体管 T2为开关状态。 其中， 第二控制信号 S2的占 空比 z2为 r_ ( l-r2 ) 。
将第一控制信号 S1取反，控制拓朴第三晶体管 T3为开关状态，此时 BUCK 电路为 BUCK状态； 将第二控制信号 S2取反，控制拓朴第四晶体管 T4为开关 状态， 此时 BOOST 电路为 BOOST 状态。 故此时拓朴的状态为降压-升压即 BUCK-BOOST状态。
例如， 如图 11所示。 设定第一调制信号 D1的占空比 rl为 44%, 第二调 制信号 D2的占空比 r2为 54%, P丽调制信号的占空比 r为 51% , P丽调制 信号与第一调制信号 D1通过或门进行或运算处理得到第一控制信号 S1的占 空比 zl为 95%, P丽调制信号与第二调制信号 D2通过与门进行与运算处理得 到第二控制信号 S2的占空比 z2为 5%。故此时拓朴的状态为 BUCK-BOOST状态。
同时， 本发明实施例提供的控制方法还保证了 BUCK状态与 BOOST状态的 平滑切换。比如，第一调制信号的占空比为 55% ,第二调制信号的占空比为 45%, 当输入信号的电压值 Vi为高电压， 比如， Vi为 75V , 并且输出信号的电压值 Vo为 50V , 此时 BUCK-BOOST拓朴工作在 BUCK状态， 当输入信号发生跳变时， 其电压值从高电压降低为比较低的电压时， 比如， 从 75V跳变到 36V, 那么 经过环路电路和比较器输出的脉宽调制信号的占空比将由小变大， 再经过 与门和非门运算后， 第一控制信号的占空比会逐渐越来越大， 直到第一晶 体管 T1即 BUCK上管完全直通， BUCK-BOOST拓朴进入直通态； 随着脉宽调制 PWM调制信号的占空比的进一步增大， BOOST下管的占空比开始慢慢从 0逐渐 增大， 直至 BUCK-BOOST拓朴进入 BOOST态。 在整个 BUCK状态与 BOOST状态的 切换过程中， BUCK上管占空比逐渐增大至直通， BOOST占空比逐渐从 0增大， 其切换过程非常平滑， 无需额外的緩起过程。 同时， 该控制方法还保证了 不同的系统稳压 DC/DC模块能在输入压差比较大的场合正常工作。
因此， 本发明实施例提供的控制方法， 通过对单电感 BUCK-BOOST拓朴 的输出信号进行处理得到脉宽调制信号， 将脉宽调制信号与第一调制信号进 行或运算得到第一控制信号从而利用第一控制信号控制拓朴的第一晶体管， 同时将脉宽调制信号与第二调制信号进行与运算得到第二控制信号从而利用 第二控制信号控制第二晶体管，最终实现降压 BUCK、直通 PASS和升压 BOOST 这三种拓朴状态以及该三种拓朴状态之间的平滑切换， 无需做特殊緩起处 理。 该方法实现简单， 可以应用于不同输入信号的场合。
图 12为本发明实施例提供的一种拓朴控制装置的示意图。 该装置应用于 单电感降压 -升压 BUCK-BOOST拓朴， 如图所示， 本实施例拓朴控制装置具体 包括： 脉宽调制信号产生电路 11、 或门 1 3、 与门 14。
脉宽调制信号产生电路 11的输入端与拓朴的输出端相连接， 以及脉宽调 制信号产生电路 11的输出端分别与或门 1 3的输入端、 与门 14的输入端相连 接， 或门 1 3的输出端与拓朴的第一晶体管 15的栅极相连接， 与门 14的输出 端与拓朴的第二晶体管 16的栅极相连接；
脉宽调制信号产生电路 1 1用于对拓朴的输出信号进行处理得到脉宽调制 信号； 或门 1 3用于脉宽调制信号与第一调制信号进行或运算处理得到第一控 制信号， 从而控制拓朴的第一晶体管 15的状态； 与门 14用于脉宽调制信号 与第二调制信号进行与运算处理得到第二控制信号， 从而控制拓朴的第二晶 体管 16的状态。
其中， 脉宽调制信号产生电路 11由环路电路 21、 比较器 22组成。 环路 电路 21用于根据拓朴输出信号和参考信号得到环路信号； 比较器 22用于根 据环路信号和比较信号得到脉宽调制信号。 环路电路 21的输入端与拓朴的输 出端相连接， 以及环路电路 21 的输出端与比较器 22的输入端相连接； 比较 器 22的输出端分别与或门 1 3的输入端、 与门 14的输入端相连接；
进一步， 该装置还包括： 第一非门 17、 第二非门 18。 第一非门 17的输 入端与或门 1 3的输出端相连接， 第一非门 17的输出端与拓朴的第三晶体管 19的栅极相连接； 第二非门 18的输入端与与门 14的输出端相连接， 第二非 门 18的输出端与拓朴的第四晶体管 20的栅极相连接； 第一非门 17用于将第 一控制信号经过第一非门 17 取反后控制该拓朴的第三晶体管； 第二非门 18 用于将第二控制信号经过第二非门 18取反后控制该拓朴的第四晶体管。
具体地， 环路电路 21中环路电路的运算放大器将输入的拓朴输出信号的 反馈信号和参考信号进行运算放大处理， 当反馈信号的电压值大于参考信号 的电压值时， 运算放大器的输出信号的电压值下降， 当反馈信号的电压值小 于参考信号的电压值， 运算放大器的输出信号的电压值上升， 从而得到环路 信号。 其釆用的电路为典型的环路电路， 如图 3 所示。 该环路电路是一个负 反馈电路， 由运算放大器 XI、 外围电容 Cl、 C2、 C3和电阻 Rl、 R2、 R3、 R4 构成。其中，运算放大器 XI的负输入端输入输出信号 Vo的反馈信号的电压值 Vfb, 反馈信号的电压值 Vfb与输出信号的电压值 Vo关系如公式（1 )所示。 运 算放大器 X3的正输入端输入参考信号的电压值 Vref ,该参考信号的电压值 Vref 的取值范围是自定义的， 从 0. 8V到 3V不等。 一般数字开关电源的调压就是 通过调整 Vref来实现的。 最后， 该环路电路通过运算放大器 XI运算后输出环 路 C0MP信号的电压值。 其中， 输出信号 Vo与 C0MP信号的电压值的关系是当 输出信号 Vo升高， 导致输出信号的电压值 Vo的反馈信号的电压值 VFB大于参 考信号的电压值 Vref ,则运算放大器 XI输出低电平即 C0MP电平降低； 当输出 信号的电压值 Vo降低， 则 C0MP信号的电压值升高。 因此， 该环路电路的作用 就是通过这样一个负反馈作用， 使得 Vfb等于 Vref , 最终保证输出信号的电压 值 Vo稳定在一个定值。 其中， 环路电路可以使用模拟电路实现， 也可以用数 字电路实现， 但都是现有技术中比较成熟的技术， 在这里不再——详述。 在 本发明实施例中可以使用任一环路电路。
比较器 22中将环路信号的电压值与比较信号的电压值输入到比较器 X2 , 如图 3所示。经比较器 X2比较后得到脉宽调制 P丽调制信号的电压值。其中， 环路信号的电压值输入到比较器 X2的正输入端， 比较信号的电压值输入到比 较器 X2的负输入端。 其中， 比较信号为锯齿波。 其中， 比较器 X2的工作原 理是， 环路信号的电压值比比较信号的电压值高时， 则输出高电平； 环路信 号的电压值比参考信号的电压值低时， 则输出低电平。 其中比较器可以使用 模拟电路实现， 也可以用数字电路实现， 但都是现有技术中比较成熟的技术， 在这里不再——详述。 在本发明实施例中可以任一比较器。
或门 1 3中脉宽调制 P丽调制信号与第一调制信号输入到或门 1 3 ,经或门
1 3运算后得到第一控制信号， 利用第一控制信号控制单电感 BUCK-BOOST拓 朴的第一晶体管 15。其中，或门 U1的一个输入端输入脉宽调制 P丽调制信号， 另一输入端输入第一调制信号。 其中， 第一调制信号是根据实际情况预设的。
与门 14中将脉宽调制 P丽调制信号与第二调制信号输入到与门 14 ,经与 门 14运算后得到第一控制信号， 利用第二控制信号控制单电感 BUCK-BOOST 拓朴的第二晶体管 16。其中， 与门 14的一个输入端输入脉宽调制 P丽调制信 号， 另一输入端输入第二调制信号。 其中， 第二调制信号是根据实际情况预 设的。
另外， 第三晶体管 19和第四晶体管 20可以为开关晶体管， 也可以为二 极管。 当第三晶体管 19和第四晶体管 20为开关晶体管时， 需要将第一控制 信号、 第二控制信号分别通过第一非门 17、 第二非门 18取反后控制第三晶体 管 19和第四晶体管 20; 当第三晶体管 T3、 第四晶体管 Τ4为二极管时， 该装 置不需要第一非门 17、 第二非门 18 , 也不需要第一控制信号、 第二控制信号 的控制二极管， 二极管能够自动完成直通和关闭的功能。
下面以第三晶体管 Τ3、 第四晶体管 Τ4为开关晶体管为例详细说明本发 明实施例提供的控制方法实现 BUCK、 PASS和 BOOST这三种拓朴状态的过程。 其中， 将第一调制信号 D1的占空比用 r l表示、 第二调制信号 D2的占空比 用 r2表示， 脉宽调制信号的占空比用 r表示， 第一控制信号 S1的占空比用 zl表示、 第二调制信号 S2的占空比用 z2表示。 另外， 1-r l为第一阈值， 即 1与第一调制信号 D1的占空比的差值； l-r2为第二阈值， 即 1与第二调制 信号 D2的占空比的差值。 第一， 实现 BUCK状态的过程。
当 PWM调制信号的占空比 r小于 1-rl且小于或等于 l-r2时：
P丽调制信号与第一调制信号 D1通过或门进行或运算处理得到第一控制 信号 S1 , 控制拓朴第一晶体管 T1为开关状态。 其中， 第一控制信号 S1的占 空比 zl为 r+rl。
P丽调制信号与第二调制信号 D2通过与门进行与运算处理得到低电平的 第二控制信号 S2 , 控制拓朴第二晶体管 T2为关闭状态。 其中， 第二控制信号 S2的占空比 z2为 0。
将第一控制信号 S1取反，控制拓朴第三晶体管 T3为开关状态，此时 BUCK 电路为 BUCK状态； 将第二控制信号 S2取反，控制拓朴第四晶体管 T4为直通 状态， 此时 BOOST电路为直通状态。 故此时拓朴的状态为 BUCK状态。
第二， 实现升压 BOOST状态的过程。
当 PWM调制信号的占空比 r大于 l-r2且 r大于或等于 1-rl时：
P丽调制信号与第一调制信号 D1通过或门进行或运算处理得到高电平的 第一控制信号 S1 , 控制拓朴第一晶体管 T1为直通状态。 其中， 第一控制信号 S1的占空比 zl为 100%。
P丽调制信号与第二调制信号 D2通过与门进行与运算处理得到第二控制 信号 S2 , 控制拓朴第二晶体管 T2为开关状态。 其中， 第二控制信号 S2的占 空比 z2为 r_ ( l-r2 ) 。
将第一控制信号 S1取反，控制拓朴第三晶体管 T3为关闭状态，此时 BUCK 电路为直通状态； 将第二控制信号 S2取反， 控制拓朴第四晶体管 T4为开关 状态， 此时 BOOST电路为 BOOST状态。 故此时拓朴的状态为 BOOST状态。
第三， 实现直通 PASS状态的过程。
设定第一调制信号 D1的占空比 rl大于第二调制信号 D2的占空比 r2 , 当 PWM调制信号的占空比 r大于或等于 1-rl且 r小于或等于 l-r2时：
P丽调制信号与第一调制信号 D1通过或门进行或运算处理得到高电平的 第一控制信号 SI , 控制拓朴第一晶体管 T1为直通状态。 其中， 第一控制信号 S1的占空比 zl为 100%。
P丽调制信号与第二调制信号 D2通过与门进行与运算处理得到低电平第 二控制信号 S2 , 控制拓朴第二晶体管 T2 为关闭状态。 其中， 第二控制信号 S2的占空比 z2为 0。
将第一控制信号 S1取反，控制拓朴第三晶体管 T3为关闭状态，此时 BUCK 电路为直通状态； 将第二控制信号 S2取反， 控制拓朴第四晶体管 T4为直通 状态， 此时 BOOST电路为直通状态。 故此时拓朴的状态为 PASS状态。
另外 ,也可以通过判断环路 C0MP信号的电平实现进入直通 PASS状态。 具体为，直接判断环路 C0MP信号的电平位于高电平和低电平的中间区域时 让 BUCK上管和 BOOST上管皆恒直通状态， 则也能使得单电感 BUCK-BOOST 拓朴进入直通 PASS状态。 或者， 检测输入信号 Vi、 输出信号 Vo和输出电 流， 当输入信号 Vi与输出信号 Vo大致相等时， 而且各模块输出电流比较 均衡时则强行让环路信号的电平维持在该 BUCK-BOOST拓朴处于直通 PASS 状态的信号范围内。
进一步， 当设定第一调制信号 D1的占空比 r l小于第二调制信号 D2的 占空比 r2时， 并且 PWM调制信号的占空比 r大于 l -r2且 r小于 1-r l时：
P丽调制信号与第一调制信号 D1通过或门进行或运算处理得到第一控制 信号 S1 , 控制拓朴第一晶体管 T1为开关状态。 其中， 第一控制信号 S1的占 空比 zl为 r+r l。
P丽调制信号与第二调制信号 D2通过与门进行与运算处理得到第二控制 信号 S2 , 控制拓朴第二晶体管 T2为开关状态。 其中， 第二控制信号 S2的占 空比 z2为 r_ ( l-r2 ) 。
将第一控制信号 S1取反，控制拓朴第三晶体管 T3为开关状态，此时 BUCK 电路为 BUCK状态； 将第二控制信号 S2取反，控制拓朴第四晶体管 T4为开关 状态， 此时 BOOST 电路为 BOOST 状态。 故此时拓朴的状态为降压-升压即 BUCK-BOOST状态。
另外， 本发明实施例提供的控制装置还保证了 BUCK状态与 BOOST状态的 平滑切换。比如，第一调制信号的占空比为 55% ,第二调制信号的占空比为 45%, 当输入信号的电压值 Vi为高电压， 比如， Vi为 75V , 并且输出信号的电压值 V。为 50V , 此时 BUCK-BOOST拓朴工作在 BUCK状态， 当输入信号发生跳变时， 其电压值从高电压降低为比较低的电压时， 比如， 从 75V跳变到 36V, 那么 经过环路电路和比较器输出的脉宽调制信号的占空比将由小变大， 再经过 与门和非门运算后， 第一控制信号的占空比会逐渐越来越大， 直到第一晶 体管 T1即 BUCK上管完全直通， BUCK-BOOST拓朴进入直通态； 随着脉宽调制 PWM调制信号的占空比的进一步增大， BOOST下管的占空比开始慢慢从 0逐渐 增大， 直至 BUCK-BOOST拓朴进入 BOOST态。 在整个 BUCK状态与 BOOST状态的 切换过程中， BUCK上管占空比逐渐增大至直通， BOOST占空比逐渐从 0增大， 其切换过程非常平滑， 无需额外的緩起过程。
因此， 本发明实施例提供的控制装置， 通过脉宽调制信号产生电路对单 电感 BUCK-BOOST拓朴的输出信号进行处理得到脉宽调制信号， 通过或门将 脉宽调制信号与第一调制信号进行或运算得到第一控制信号从而利用第一控 制信号控制拓朴的第一晶体管的状态， 同时通过与门将脉宽调制信号与第二 调制信号进行与运算得到第二控制信号从而利用第二控制信号控制第二晶体 管的状态， 最终实现降压 BUCK、 直通 PASS和升压 BOOST这三种拓朴状态以 及该三种拓朴状态之间的平滑切换， 无需做特殊緩起处理。 该装置实现简 单， 可以应用于不同输入信号的场合。 本领域普通技术人员应该还可以进一步意识到， 结合本文中所公开的实 施例描述的各示例的单元及算法步骤， 能够以电子硬件、 计算机软件或者二 者的结合来实现， 为了清楚地说明硬件和软件的可互换性， 在上述说明中已 经按照功能一般性地描述了各示例的组成及步骤。 这些功能究竟以硬件还是 软件方式来执行， 取决于技术方案的特定应用和设计约束条件。 专业技术人 员可以对每个特定的应用来使用不同方法来实现所描述的功能， 但是这种实 现不应认为超出本发明的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、 处理 器执行的软件模块， 或者二者的结合来实施。 软件模块可以置于随机存储器
( RAM ) 、 内存、 只读存储器（ROM ) 、 电可编程 R0M、 电可擦除可编程 R0M、 寄存器、 硬盘、 可移动磁盘、 CD-R0M、 或技术领域内所公知的任意其它形式 的存储介质中。
以上所述的具体实施方式， 对本发明的目的、 技术方案和有益效果进行 了进一步详细说明， 所应理解的是， 以上所述仅为本发明的具体实施方式而 已， 并不用于限定本发明的保护范围， 凡在本发明的精神和原则之内， 所做 的任何修改、 等同替换、 改进等， 均应包含在本发明的保护范围之内。

Claims

权 利 要 求 书
1、 一种控制方法，其特征在于，所述方法应用于降压 -升压 BUCK-BOOST 拓朴， 所述方法包括：
对所述拓朴的输出信号进行处理得到脉宽调制信号；
将所述脉宽调制信号与第一调制信号进行或运算处理得到第一控制信 号， 从而控制所述拓朴的第一晶体管的状态； 将所述脉宽调制信号与第二调 制信号进行与运算处理得到第二控制信号， 从而控制所述拓朴的第二晶体管 的状态。
2、 根据权利要求 1所述的控制方法，其特征在于，所述对所述拓朴的输 出信号进行处理得到脉宽调制信号具体为：
根据所述拓朴的输出信号和参考信号得到环路信号 , 并根据所述环路信 号和比较信号得到脉宽调制信号。
3、 根据权利要求 2所述的控制方法，其特征在于，所述根据拓朴输出信 号和参考信号得到环路信号具体包括： 将所述拓朴的输出信号的反馈信号和 所述参考信号进行运算放大处理， 当所述反馈信号的电压值大于所述参考信 号的电压值时， 获得的输出信号的电压值下降， 当所述反馈信号的电压值小 于所述参考信号的电压值， 获得的输出信号的电压值上升， 从而得到环路信 号。
4、 根据权利要求 2所述的控制方法，其特征在于，所述根据所述环路信 号和比较信号得到脉宽调制信号具体包括： 将输入的所述环路信号的电压值 和所述比较信号的电压值进行比较处理， 当所述环路信号的电压值大于所述 比较信号的电压值时， 获得的输出信号的电压值为高电平， 当所述环路信号 的电压值小于所述比较信号的电压值时， 获得的输出信号的电压值为低电平， 从而得到所述脉宽调制信号。
5、 根据权利要求 1至 4任一项所述的控制方法，其特征在于，所述脉宽 调制信号的占空比小于第一阈值且小于或等于第二阈值； 所述脉宽调制信号与第一调制信号进行或运算处理得到第一控制信号， 从而控制拓朴的第一晶体管的状态具体为， 将输入的所述脉宽调制信号和第 一调制信号进行或运算处理， 得到第一控制信号， 控制所述第一晶体管为开 关状态；
所述脉宽调制信号与第二调制信号进行与运算处理得到第二控制信号， 从而控制所述拓朴的第二晶体管的状态具体为， 将输入的所述脉宽调制信号 和第二调制信号进行与运算， 得到低电平的第二控制信号， 控制所述第二晶 体管为关闭状态； 从而控制所述拓朴为降压状态。
6、 根据权利要求 5 所述的控制方法， 其特征在于， 所述方法还包括， 将所述第一控制信号取反， 控制所述拓朴的第三晶体管为开关状态， 将所述 第二控制信号取反， 控制所述拓朴的第四晶体管为直通状态。
7、 根据权利要求 1至 4任一项所述的控制方法，其特征在于，所述脉宽 调制信号的占空比大于或等于第一阈值且大于第二阈值；
所述脉宽调制信号与第一调制信号进行或运算处理得到第一控制信号， 从而控制所述拓朴的第一晶体管的状态具体为： 将所述脉宽调制信号和第一 调制信号进行或运算处理， 得到高电平的第一控制信号， 控制所述第一晶体 管为直通状态；
所述脉宽调制信号与第二调制信号进行与运算处理得到第二控制信号， 从而控制所述拓朴的第二晶体管的状态具体为： 将所述脉宽调制信号和第二 调制信号进行与运算处理得到第二控制信号， 控制所述第二晶体管为开关状 态； 从而控制所述拓朴为升压状态。
8、 根据权利要求 7 所述的控制方法， 其特征在于， 所述方法还包括， 将所述第一控制信号取反， 控制所述拓朴的第三晶体管为关闭状态， 将所述 第二控制信号取反， 控制所述拓朴的第四晶体管为开关状态。
9、 根据权利要求 1至 4任一项所述的控制方法，其特征在于，所述第一 调制信号的占空比大于第二调制信号的占空比， 所述脉宽调制信号的占空比 大于第一阈值且小于第二阈值；
所述脉宽调制信号与第一调制信号进行或运算处理得到第一控制信号， 从而控制所述拓朴的第一晶体管的状态具体为： 将输入的所述脉宽调制信号 和第一调制信号进行或运算处理， 得到高电平的第一控制信号， 控制所述第 一晶体管为直通状态；
所述脉宽调制信号与第二调制信号进行与运算处理得到第二控制信号， 从而控制所述拓朴的第二晶体管的状态具体为： 将输入的所述脉宽调制信号 和第二调制信号进行与运算处理， 得到低电平的第二控制信号， 控制所述第 二晶体管为关闭状态； 从而控制所述拓朴为直通状态。
10、 根据权利要求 9所述的控制方法， 其特征在于， 所述方法还包括， 将所述第一控制信号取反， 控制所述拓朴的第三晶体管为关闭状态， 将所述 第二控制信号取反， 控制所述拓朴的第四晶体管为直通状态。
11、 根据权利要求 1至 4任一项所述的控制方法， 其特征在于， 所述第 一调制信号的占空比小于第二调制信号的占空比， 所述脉宽调制信号的占空 比小于第一阈值且大于第二阈值；
所述脉宽调制信号与第一调制信号进行或运算处理得到第一控制信号， 从而控制所述拓朴的第一晶体管的状态具体为： 将输入的所述脉宽调制信号 和第一调制信号进行或运算处理得到第一控制信号， 控制所述第一晶体管为 开关状态；
所述脉宽调制信号与第二调制信号进行与运算处理得到第二控制信号， 从而控制所述拓朴的第二晶体管的状态具体为： 将输入的所述脉宽调制信号 和第二调制信号进行与运算处理得到第二控制信号， 控制所述第二晶体管为 开关状态； 从而控制所述拓朴为降压 -升压状态。
12、 根据权利要求 1 1所述的控制方法， 其特征在于， 所述方法还包括， 将所述第一控制信号取反， 控制所述拓朴的第三晶体管为开关状态， 将所述 第二控制信号取反， 控制所述拓朴的第四晶体管为开关状态。 1 3、 根据权利要求 1至 12任一项所述的控制方法， 其特征在于， 所述第 一阈值为 1与所述第一调制信号的占空比的差值； 所述第二阈值为 1与所述 第二调制信号的占空比的差值。
14、一种控制装置，其特征在于，所述装置应用于降压 -升压 BUCK-BOOST 拓朴， 所述装置包括： 脉宽调制信号产生电路、 或门、 与门；
所述脉宽调制信号产生电路的输入端与所述拓朴的输出端相连接， 以及 所述脉宽调制信号产生电路的输出端分别与所述或门的输入端、 所述与门的 输入端相连接， 所述或门的输出端与所述拓朴的第一晶体管的栅极相连接， 所述与门的输出端与所述拓朴的第二晶体管的栅极相连接；
所述脉宽调制信号产生电路， 用于对所述拓朴的输出信号进行处理得到 脉宽调制信号， 以及将所述脉宽调制信号分别传输给所述或门和所述与门； 所述或门， 用于从所述脉宽调制信号产生电路接收所述脉宽调制信号， 并将所述脉宽调制信号与第一调制信号进行或运算处理得到第一控制信号， 从而控制所述拓朴的所述第一晶体管的状态；
所述与门， 用于从所述脉宽调制信号产生电路接收所述脉宽调制信号， 并将所述脉宽调制信号与第二调制信号进行与运算处理得到第二控制信号， 从而控制所述拓朴的所述第二晶体管的状态。
15、 根据权利要求 14所述的控制装置， 其特征在于， 所述脉宽调制信号 产生电路包括： 环路电路和比较器；
所述环路电路的输入端与所述拓朴的输出端相连接， 以及所述环路电路 的输出端与所述比较器的输入端相连接； 所述比较器的输出端分别与所述或 门的输入端、 所述与门的输入端相连接；
所述环路电路用于根据所述拓朴的输出信号和参考信号得到环路信号； 所述比较器用于从所述环路电路接收到的所述环路信号， 所述环路信号 与比较信号进行比较， 得到脉宽调制信号。
16、 根据权利要求 14或 15所述的控制装置， 其特征在于， 所述环路电 路具体包括： 运算放大器； 所述运算放大器用于： 将输入的所述拓朴的输出 信号的反馈信号和所述参考信号进行运算放大处理， 当所述反馈信号的电压 值大于所述参考信号的电压值时， 所述运算放大器的输出信号的电压值下降， 当所述反馈信号的电压值小于所述参考信号的电压值， 所述运算放大器的输 出信号的电压值上升， 从而得到环路信号。
17、 根据权利要求 14至 16任一项所述的控制装置， 其特征在于， 所述 比较器具体用于： 将输入的所述环路信号的电压值和所述比较信号的电压值 进行比较处理， 当所述环路信号的电压值大于所述比较信号时， 所述比较器 输出高电平， 当所述环路信号的电压值小于所述比较信号的电压值时， 所述 比较器输出低电平， 从而得到所述脉宽调制信号。
18、 根据权利要求 14至 17任一项所述的控制装置， 其特征在于， 所述 脉宽调制信号的占空比小于第一阈值且小于或等于第二阈值；
所述或门具体用于： 将输入的所述脉宽调制信号和第一调制信号进行或 运算处理得到第一控制信号， 控制所述第一晶体管为开关状态；
所述与门具体用于： 将输入的所述脉宽调制信号和第二调制信号进行与 运算， 得到低电平的第二控制信号， 控制所述第二晶体管为关闭状态； 从而 控制所述拓朴为降压状态。
19、 根据权利要求 18所述的控制装置， 其特征在于， 所述装置还包括： 第一非门、 第二非门；
所述第一非门的输入端与所述或门的输出端相连接， 所述第一非门的输 出端与所述拓朴的第三晶体管的栅极相连接； 所述第二非门的输入端与所述 与门的输出端相连接， 所述第二非门的输出端与所述拓朴的第四晶体管的栅 极相连接；
所述第一非门用于将所述第一控制信号取反， 控制所述拓朴的第三晶体 管为开关状态；
所述第二非门用于将所述第二控制信号取反， 控制所述拓朴的第四晶体 管为直通状态。
20、 根据权利要求 14至 17任一项所述的控制装置， 其特征在于， 所述 脉宽调制信号的占空比大于或等于第一阈值且大于第二阈值；
所述或门具体用于： 将输入的所述脉宽调制信号和第一调制信号进行或 运算处理， 得到高电平的第一控制信号， 控制所述第一晶体管为直通状态； 所述与门具体用于： 将输入的所述脉宽调制信号和第二调制信号进行与 运算处理得到第二控制信号， 控制所述第二晶体管为开关状态； 从而控制所 述拓朴为升压状态。
21、 根据权利要求 20所述的控制装置， 其特征在于， 所述装置还包括： 第一非门、 第二非门；
所述第一非门的输入端与所述或门的输出端相连接， 所述第一非门的输 出端与所述拓朴的第三晶体管的栅极相连接； 所述第二非门的输入端与所述 与门的输出端相连接， 所述第二非门的输出端与所述拓朴的第四晶体管的栅 极相连接；
所述第一非门用于将所述第一控制信号取反， 控制所述拓朴的第三晶体 管为关闭状态；
所述第二非门用于将所述第二控制信号取反， 控制所述拓朴的第四晶体 管为开关状态。
11、 根据权利要求 14至 17任一项所述的控制装置， 其特征在于， 所述 第一调制信号的占空比大于第二调制信号的占空比， 所述脉宽调制信号的占 空比大于第一阈值且小于第二阈值；
所述或门具体用于： 将输入的所述脉宽调制信号和第一调制信号进行或 运算处理， 得到高电平的第一控制信号， 控制所述第一晶体管为直通状态； 所述与门具体用于： 将输入的所述脉宽调制信号和第二调制信号进行与 运算处理， 得到低电平的第二控制信号， 控制所述第二晶体管为关闭状态； 从而控制所述拓朴为直通状态。 23、 根据权利要求 22所述的拓朴装置， 其特征在于， 所述装置还包括： 第一非门、 第二非门；
所述第一非门的输入端与所述或门的输出端相连接， 所述第一非门的输 出端与所述拓朴的第三晶体管的栅极相连接； 所述第二非门的输入端与所述 与门的输出端相连接， 所述第二非门的输出端与所述拓朴的第四晶体管的栅 极相连接；
所述第一非门用于将所述第一控制信号取反， 控制所述拓朴的第三晶体 管为关闭状态；
所述第二非门用于将所述第二控制信号取反， 控制所述拓朴的第四晶体 管为直通状态。
24、 根据权利要求 14至 17任一项所述的控制装置， 其特征在于， 所述 第一调制信号的占空比小于第二调制信号的占空比， 所述脉宽调制信号的占 空比小于第一阈值且大于第二阈值；
所述或门具体用于： 将输入的所述脉宽调制信号和第一调制信号进行或 运算处理得到第一控制信号， 控制所述第一晶体管为开关状态；
所述与门具体用于： 将输入的所述脉宽调制信号和第二调制信号进行与 运算处理得到第二控制信号， 控制所述第二晶体管为开关状态； 从而控制所 述拓朴为降压 -升压状态。
25、 根据权利要求 24所述的控制装置， 其特征在于， 所述装置还包括： 第一非门、 第二非门；
所述第一非门的输入端与所述或门的输出端相连接， 所述第一非门的输 出端与所述拓朴的第三晶体管的栅极相连接； 所述第二非门的输入端与所述 与门的输出端相连接， 所述第二非门的输出端与所述拓朴的第四晶体管的栅 极相连接；
所述第一非门用于将所述第一控制信号取反， 控制所述拓朴的第三晶体 管为开关状态； 所述第二非门用于将所述第二控制信号取反， 控制所述拓朴的第四晶体 管为开关状态。
26、 根据权利要求 14至 25任一项所述的拓朴装置， 其特征在于， 所述 第一阈值为 1与所述第一调制信号的占空比的差值； 所述第二阈值为 1与所 述第二调制信号的占空比的差值。
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