WO2011127688A1 - 电源转换装置和误差放大器 - Google Patents

电源转换装置和误差放大器 Download PDF

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WO2011127688A1
WO2011127688A1 PCT/CN2010/074200 CN2010074200W WO2011127688A1 WO 2011127688 A1 WO2011127688 A1 WO 2011127688A1 CN 2010074200 W CN2010074200 W CN 2010074200W WO 2011127688 A1 WO2011127688 A1 WO 2011127688A1
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output
voltage
input
reference voltage
switch
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PCT/CN2010/074200
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English (en)
French (fr)
Inventor
杨喆
王钊
董贤辉
Original Assignee
无锡中星微电子有限公司
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators

Definitions

  • the present invention relates to the field of circuits, and more particularly to a power converter and an error amplifier.
  • Power converters are widely used in a variety of portable electronic devices, and boost DC/DC converters are one of them.
  • FIG. 1 is a circuit diagram of a step-up DC/DC converter.
  • the boost DC/DC converter 100 includes a boost output circuit 110, a voltage feedback circuit 120, an error amplifier 130, a pulse width modulation comparator 140, and a logic control circuit 150.
  • the boost output circuit 110 includes an inductor L, a diode D, an NMOS transistor MN1, and a capacitor Cout. One end of the inductor L is connected to the input voltage Vin, and the other end is connected to the anode of the diode D.
  • the cathode of the diode D and one end of the capacitor Cout Connected, the intermediate node voltage of the diode D and the capacitor Cout is used as the output voltage Vout, and the gate of the NMOS transistor MN1 receives the pulse width modulation signal of the logic control circuit 150 as the control terminal of the boost output circuit 110, and the NMOS transistor MN1
  • the drain is connected to the inductor L and the intermediate node of the diode, the source of the NMOS transistor MN1 and the other end of the capacitor C are connected to the ground, and the transistor MN1 is a power switch.
  • the voltage feedback circuit 120 includes resistors R1 and R2 connected in series between the output voltage and ground, and the resistors R1 and R2 form a voltage dividing circuit to sample the output voltage Vout to obtain a feedback voltage Vfb.
  • the error amplifier 130 is used to error-amplify the reference voltage Vref and the feedback voltage Vfb to output an error amplification signal EA0.
  • the pulse width modulation comparator 140 is operative to compare the error amplification signal EA0 with the triangular wave signal Ramp to generate a pulse width modulated signal PWM0.
  • the logic control circuit 150 is configured to perform logic control on the pulse width modulation signal PWM0, and control the on and off of the power switch MN1 by using a logic controlled pulse width modulation signal NPWM, where the logic control includes setting a maximum Control logic such as air ratio and minimum duty cycle.
  • the system loop After the reference voltage Vref and the output feedback resistors R1 and R2 are set, the system loop generates a duty cycle (Duty cycle) pulse width modulation signal through the error amplifier 130 and the PWM comparator 140 to bring the output voltage to a set value.
  • Vout Vref
  • the step-up DC/DC converter must be able to operate normally under a variety of different load conditions and maintain a constant output voltage during different load transients.
  • the load response is the change amplitude and steady speed of the output voltage Vout when the operating state of the converter is quickly switched from one load to another (such as switching from light load to heavy load). Since we need a constant output voltage Vout, when the load is quickly switched, the smaller the variation of the output voltage Vout, the faster the stability and the better the performance.
  • Fig. 2 is a diagram showing the variation of the respective circuit parameters when the step-up DC/DC converter of Fig. 1 is switched from a light load to a heavy load.
  • the phase (A) in the figure is the light load phase
  • the phase (B) in the figure is the response phase just after switching to heavy load.
  • Iout lmA, indicating that the load is very light
  • the output voltage Vout is constant
  • the feedback voltage Vfb is constant
  • EAO error amplification signal
  • the load is switched from light to heavy, that is, lout jumps from 1 mA to 400 mA, causing the output voltage Vout to drop immediately, and the feedback voltage Vfb also decreases, causing the error amplification signal EAO to start rising due to the EAO connection.
  • the compensation capacitor makes the EAO rise slowly.
  • the valley voltage of the triangular wave Ramp is usually set to be higher than the zero voltage by a certain amplitude, such as 0.5V or IV, and the valley voltage of the Ramp in FIG. 1 is IV, so that the PWM comparator is only in the valley value.
  • a pulse width modulated signal with an effective duty cycle is generated above the voltage.
  • the power switch tube MN1 of the system can still only work at the minimum on time, and the energy transmitted to the load cannot meet the load requirement at all, so the output voltage Vout It will continue to drop until the EAO rises high enough to produce a pulse width modulated signal of appropriate duty cycle, and the output voltage Vout begins to transition from falling to rising.
  • the usual methods for improving the load response in the prior art are: First, improving the closed-loop characteristics of the entire system. Since the step-up DC/DC converter is a negative feedback system, both the loop bandwidth and the loop response speed are improved. It is beneficial to reduce the variation of the output voltage when the load responds. Second, increasing the capacitance of the output capacitor Cout also helps to improve the load response.
  • the above two methods have their limitations: Firstly, simply increasing the response speed and bandwidth of the loop will bring difficulties to the frequency compensation of the feedback loop, making the feedback loop unstable; secondly, increasing the output capacitance will also affect Feedback loop compensation, and large capacitance capacitors will have a larger volume and higher cost. It should be noted that here, only the step-up DC/DC converter circuit is taken as an example to introduce the load response problem commonly found in the power conversion circuit. Other power conversion circuits including a pulse width modulation comparator and an error amplifier also have Such a load response problem.
  • an error amplifier comprising an error amplifying circuit and an output adjusting circuit.
  • the error amplifying circuit is configured to perform error amplification on two input voltages to obtain an output voltage, and includes an output branch connected between the first power source and the second power source, and a node on the output branch is used as an output The output of the output voltage, wherein the voltage of the first power source is lower than the voltage of the second power source.
  • the output adjustment circuit includes a first comparator, a first switch connected in series between the output terminal and a first power source, wherein the first comparator is configured to compare the output voltage with a first reference voltage, And outputting an off control signal to disconnect the first switch when the output voltage is less than the first reference voltage, and outputting a conduction control signal to turn off when the output voltage is greater than or equal to the first reference voltage
  • the first switch is described.
  • the present invention is directed to another error amplifier that includes an error amplifying circuit and an output adjusting circuit.
  • the error amplifying circuit is configured to perform error amplification on two input voltages to obtain an output voltage, and includes an output branch connected between the first power source and the second power source, and a node on the output branch is used as an output An output of the output voltage, wherein the voltage of the first power source is lower than the second power source.
  • the output adjustment circuit includes a determination circuit, a selector, a comparator, a first switch connected in series between the output and the first power source, and a second switch connected in series between the output terminal and the second power source, wherein a first input end of the selector is connected to the first reference voltage, a second input end of the selector is connected to the second reference voltage, and a first input end of the comparator is connected to the An output voltage, the second input of the comparator being coupled to the output of the selector.
  • the determining circuit is configured to determine whether the pulse width modulation signal is a minimum duty ratio or a maximum duty ratio, and control the selector to select a second reference voltage for its output or when the pulse width modulation signal is at a maximum duty ratio
  • the selector controls the selector to select a first reference voltage for its output when the pulse width modulated signal is at a minimum duty cycle. Turning off the second switch when the input of the first input of the comparator is greater than the input of the second input and the pulse width modulation signal is the maximum duty cycle, the input at the first input of the comparator is less than the input of the second input and The first switch is turned off when the pulse width modulation signal is at a minimum duty ratio, wherein the first reference voltage is less than the second reference voltage.
  • the present invention provides a power converter including an output circuit having a power switch for modulating an input voltage into an output voltage under the on and off control of the power switch; a voltage feedback circuit for sampling the output voltage to obtain a feedback voltage; an error amplifier capable of clamping the error amplification signal for amplifying the reference voltage and the feedback voltage to obtain an error amplification voltage; a pulse width modulation comparator The error amplification voltage is compared to the triangular wave signal to generate a pulse width modulated signal, the pulse width modulated signal being used to control the turning on and off of the power switch.
  • the output voltage of the error amplifier is clamped by the output adjustment circuit, so that the output voltage of the error amplifier can be within a preset range in a short time, thereby improving the power converter.
  • the load responds.
  • Figure 1 is a system block diagram of a step-up DC/DC converter
  • FIG. 2 is a schematic diagram showing a variation curve of each circuit parameter when the step-up DC/DC converter of FIG. 1 is changed from light load to heavy load;
  • FIG. 3 is a circuit diagram of an error amplifier in the first embodiment of the present invention.
  • Figure 5 is a circuit diagram of an error amplifier in the third embodiment of the present invention.
  • FIG. 6 is a circuit diagram of an error amplifier in a fourth embodiment of the present invention
  • Figure 7 is a circuit diagram of the error amplifier in the fifth embodiment of the present invention
  • Figure 8 is a circuit diagram of the error amplifier in the sixth embodiment of the present invention
  • Figure 9 is an error amplifier using the present invention.
  • one embodiment or “an embodiment” as used herein means that a particular feature, structure, or characteristic associated with the described embodiments can be included in at least one implementation of the invention.
  • the appearances of the "a” or “an” In addition, the order of the modules in the method, the flowchart or the functional block diagrams of the one or more embodiments is not intended to be in any specific order, and is not intended to limit the invention.
  • the error amplification signal EAO of the error amplifier output needs to be clamped so that the error amplification signal EAO can quickly enter the amplitude range of the triangular wave signal Ramp, which is also It can speed up the load response and also reduce the variation of the output voltage Vout. Therefore, the present invention also proposes a step-up DC/DC converter 100 as shown in FIG. 1.
  • a step-up DC/DC converter 100 as shown in FIG. 1.
  • FIG. 1 please refer to the related description of the step-up DC/DC converter 100 in the background art, which is different from the prior art in that In the error amplifier of the invention, an output adjustment circuit that clamps the error amplification signal EAO outputted therefrom is added.
  • the error amplifier 300 is a circuit diagram of the error amplifier in the first embodiment 300 of the present invention.
  • the error amplifier 300 can be used as the error amplifier 130 in the step-up DC/DC converter 100 shown in FIG. 1 to improve the rise.
  • the load response of the DC/DC converter Referring to FIG. 3, the error amplifier 300 has a non-inverting input terminal INPUT1, an inverting input terminal INPUT2, and an output terminal EAO.
  • An error amplifying circuit and an output adjusting circuit 310 are included.
  • the error amplifying circuit is used for error amplifying the input signals INPUT1 and INPUT2 of the two inputs to obtain an error amplifying signal EAO at the output, which may be any existing error amplifier.
  • EAO error amplifying signal
  • the output adjustment circuit 310 includes a switching transistor K31 and a comparator CMP31.
  • the switching transistor K31 is connected in series between the output terminal EAO and the ground GND.
  • One input terminal of the comparator CMP31 is connected to a reference voltage V31, and the other input terminal is connected.
  • the output terminal EAO is connected, and the output of the comparator CMP31 is connected to the control terminal of the switching transistor K31.
  • the comparator CMP31 controls the switching transistor K31 to be turned on, and the output branch of the error amplifying circuit also works normally as in the past, at the output.
  • the comparator CMP31 controls the switching transistor K31 to be turned off, thus closing the path of the output terminal EAO downward, thereby causing the voltage on the output terminal EAO It is raised until the error amplification signal on the output terminal EAO is higher than or equal to the reference voltage V31.
  • the output adjustment circuit 310 can clamp the error amplification signal EAO output from the error amplifying circuit to the reference voltage V31 or higher.
  • the reference voltage V31 can be set to the valley voltage of the triangular wave Ramp, such that the error amplification signal EAO output by the error amplifier 300 Clamp the voltage at or above the valley voltage to improve the load response of the step-up DC/DC converter.
  • FIG. 9 A schematic diagram of a variation curve of each circuit parameter when the step-up DC/DC converter after the error amplifier 300 of the present invention is changed from light load to heavy load can be referred to FIG. Referring to Figure 9, the ( ⁇ ') phase is the light load phase.
  • the error amplifier 400 can be used as the error amplifier 130 in the step-up DC/DC converter 100 shown in FIG. The load response of the step-up DC/DC converter.
  • the error amplifier 400 similar to the error amplifier 300, the error amplifier 400 also includes an error amplifying circuit and an output adjusting circuit 410, and the error amplifying circuit can be the same as that in FIG. 3, and details are not described herein again.
  • the output adjustment circuit 410 includes a first switching transistor K41, a second switching transistor ⁇ 42, a first comparator CMP41, and a second comparator CMP42.
  • the first switching transistor K41 is connected in series between the output terminal EAO and the ground GND.
  • One input end of the first comparator CMP41 is connected to the first reference voltage V41, and the other input terminal is connected to the output terminal EAO of the error amplifying circuit, and the output end thereof is connected to The control terminal of the first switching transistor K41.
  • the second switching transistor K42 is connected in series between the output terminal EAO and the power supply VDD, one input terminal of the second comparator CMP42 is connected to the second reference voltage V42, and the other input terminal is connected to the output terminal EAO of the error amplifying circuit, and the output end thereof is connected to The control terminal of the second switching transistor K42, wherein the first reference voltage V41 is lower than the second reference voltage V42.
  • the comparator CMP41 controls the first switching transistor K41 to be turned on, and the error amplification signal on the output terminal EAO is lower than the first
  • the comparator CMP41 controls the first switching transistor K41 to be turned off, thus closing the downward path of the output terminal EAO, so that the voltage on the output terminal EAO rises until the output terminal EAO
  • the error amplification signal is higher than or equal to the reference voltage V41.
  • the comparator CMP42 controls the second switching transistor K42 to be turned on, and the error amplification signal at the output terminal EAO is higher than
  • the comparator CMP42 controls the second switching transistor K42 to be turned off, thus closing the upward path of the output terminal EAO, so that the voltage on the output terminal EAO is lowered until the output terminal EAO Error amplification The signal is lower than or equal to the second reference voltage V42.
  • the output adjustment circuit 410 can clamp the error amplification signal outputted by the error amplification circuit at the output terminal EAO between the second reference voltage V42 and the first reference voltage V41.
  • the error amplifier 400 shown in FIG. 4 differs from the error amplifier 300 shown in FIG. 3 in that the error amplifier 400 adds a second switching transistor K42 and a second comparator CMP42, thereby ensuring an error.
  • the amplified signal is not too high, so that the error amplification signal outputted from the output terminal EAO can be clamped between the first reference voltage V41 and the second reference voltage V42.
  • the first reference voltage V41 may be set to the valley voltage of the triangular wave Ramp
  • the second reference voltage V42 may be set to the triangular wave Ramp.
  • the peak voltage is such that the error amplification signal EAO output by the error amplifier 400 is clamped between the valley voltage and the peak voltage, so that the load response of the step-up DC/DC converter can be further improved.
  • a schematic diagram of the variation of each circuit parameter when the step-up DC/DC converter using the error amplifier shown in Fig. 4 is changed from light load to heavy load can be referred to Fig. 9.
  • the error amplifier 500 can be used as an error amplifier 130 in the step-up DC/DC converter 100 shown in FIG. The load response of the step-up DC/DC converter.
  • the error amplifier 500 similar to the error amplifier 400 and the error amplifier 300, the error amplifier 500 also includes an error amplifying circuit and an output adjusting circuit 510, and the error amplifying circuit can be the same as in FIG. 4 and FIG. No longer.
  • the output adjustment circuit 510 includes a first switching transistor K51, a second switching transistor ⁇ 52, a determination circuit 0_1/01 (, a selector SELECT, a comparator CMP51, a NAND gate NAND, an AND gate AND, and an inverter NOT.
  • a switching transistor K51 is connected in series between the output terminal EAO and the ground GND, and its control terminal is connected to the output terminal of the NAND gate NAND, and an input terminal of the NAND gate NAND is connected to the output terminal of the comparator CMP51 through the inverter NOT.
  • the other input terminal is connected to the first output terminal Min_on of the judging circuit D_LOGIC.
  • the second switching transistor K52 is connected in series between the output terminal EAO and the power source VDD, and its control terminal is connected to the output terminal of the AND gate AND, and an input of the AND gate AND
  • the terminal is connected to the output end of the comparator CMP51, and the other input terminal is connected to the second output terminal Max_on of the judgment circuit D_LOGIC, and the third output terminal DJirn of the circuit D_LOGIC is connected to the control terminal of the comparator CMP51, and the second circuit of the circuit D_LOGIC is judged.
  • Output Max_on is also connected to the control terminal of the selector SELECT.
  • One input terminal of the selector SELECT is the first reference voltage V51, and the other input terminal is the second reference voltage V52, wherein the first reference voltage V51 is lower than the second reference voltage V52.
  • One input of the judging circuit D_L0GIC is a pulse width modulation signal PWM output by a PWM comparator or a logic control circuit LOGIC, and the other input is a pulse width modulation signal of a maximum duty ratio, and another input is a minimum duty ratio
  • a pulse width modulated signal is used to determine whether the actual duty cycle of the pulse width modulated signal PWM is the maximum duty cycle or the minimum duty cycle.
  • a circuit respectively indicated by a broken line between the second switching transistor K52 and the power source VDD and between the first switching transistor K51 and the ground GND may further include Other components, such as transistors, etc., are not described in detail herein.
  • the third output signal D_lim of the determining circuit D_LOGIC starts the comparator CMP51, and the other output signal Max_on causes the selector SELECT to select the first reference voltage V51 output to
  • the comparator CMP51 compares the first reference voltage V51 and the output voltage EAO.
  • the output of the comparator CMP51 is The first output Min_on of the determining circuit D_LOGIC is turned on by the NAND gate NAND to control the first switching transistor K51, and the output of the comparator CMP51 and the second output Max_on of the determining circuit D_LOGIC are controlled by the AND gate AND
  • the switching transistor K52 is turned on, and the output branch of the error amplifying circuit also works normally as before; when the error amplifying signal on the output terminal EAO is lower than the first reference voltage V51, the output and the determining circuit of the comparator CMP51
  • the first output Min_on of D_LOGIC controls the first switching transistor K51 through NAND gate NAND Turning off, at the same time, the output of the comparator CMP51 and the second output Max_on of the judging circuit D_LOGIC are turned on by the AND gate AND to control the second switching transistor K52, thus closing the downward path of the output terminal EAO, thereby
  • the third output signal D_lim of the determining circuit 0_1/01 starts the comparator CMP51, and the second output signal Max_on causes the selector SELECT to select
  • the second reference voltage V52 is output to compare CMP51, the comparator CMP51 compares the second reference voltage V52 with the output voltage EAO, and outputs and judges the comparator CMP51 when the error amplification signal on the output terminal EAO is lower than or equal to the second reference voltage V52
  • the second output Max_on of the circuit D_LOGIC is turned on by the AND gate AND, and the first output Min_on of the output of the comparator CMP51 and the judging circuit D_LOGIC is controlled by the NAND gate NAND.
  • the transistor K51 is turned on, and the output branch of the error amplifying circuit also works normally as before; when the error amplifying signal on the output terminal EAO is higher than the second reference voltage V52, the output of the comparator CMP51 and the judging circuit D_LOGIC
  • the second output Max_on is controlled to be turned off by the AND gate AND, and the output of the comparator CMP51 and the first output Min_on of the determination circuit D_LOGIC are controlled by the NAND gate NAND to control the first switching transistor K51. Turned on, thus closing the path from the power supply VDD to the output terminal EAO, so that the voltage on the output terminal EAO is lowered until the error on the output terminal EAO
  • the differential amplification signal is lower than or equal to the second reference voltage V52.
  • the output adjustment circuit 510 can clamp the error amplification signal outputted by the error amplification circuit at the output terminal EAO between the second reference voltage V52 and the first reference voltage V51.
  • the error amplifier 500 shown in FIG. 5 and the error amplifier 400 shown in FIG. 4 can achieve the same control effect on the error amplification signal EAO, but there are the following differences in structure:
  • the output adjustment circuit 510 uses only one comparator. CMP51, and the output adjustment circuit 410 uses two comparators CMP41 and CMP42. Relatively speaking, the error amplifier 500 reduces the area occupied by the chip, and the comparator CMP51 only has the maximum duty ratio or the minimum duty ratio of the pulse width modulation signal PWM. When the ratio is empty, it is in the working state, and the rest of the time is set to the off state by the third output D_lim of the judgment logic D_LOGIC, so that the power consumption can be further reduced.
  • the first reference voltage V51 may be set to the valley voltage of the triangular wave Ramp
  • the second reference voltage V52 may be set to the triangular wave Ramp.
  • the peak voltage is such that the error amplification signal EAO output by the error amplifier 500 is clamped between the valley voltage and the peak voltage, thereby improving the load response of the step-up DC/DC converter.
  • a schematic diagram of the variation of each circuit parameter when the step-up DC/DC converter using the error amplifier shown in Fig. 5 is changed from light load to heavy load can be referred to Fig. 9.
  • FIG. 6 is a circuit diagram showing the error amplifier 600 in the fourth embodiment of the present invention. And figure 3.
  • the error amplifiers of FIGS. 4 and 5 are different in that: FIG. 6 shows the error amplifying circuit 620 of the error amplifier 600 in detail, and only the output adjusting circuit 610 of the error amplifier 600 is schematically shown, wherein Output adjustment circuit 610 can be any of the schemes shown in Figures 4 and 5.
  • the error amplifying circuit 620 includes:
  • the PMOS transistor MP11, the PMOS transistor MP21, the resistor R3, the NMOS transistor MN32, and the NMOS transistor MN34 are connected in such a manner that the power supply VDD is connected to the source of the PMOS transistor MP11, and the drain of the PMOS transistor MP11 is connected to the source of the PMOS transistor MP21.
  • the drain of the PMOS transistor MP21 is connected to one end of the resistor R3, the other end of the resistor R3 is connected to the drain of the NMOS transistor MN32, the source of the NMOS transistor MN32 is connected to the drain of the NMOS transistor MN34, and the source of the NMOS transistor MN34 is grounded to GND. ;
  • the PMOS transistor MP24, the NMOS transistor MN36, the PMOS transistor MP23, the NMOS transistor MN35, and the current source I are connected in such a manner that the source of the PMOS transistor MP24 is connected to the current source I, and the drain thereof is connected to the drain of the NMOS transistor MN36.
  • the gate is connected to an input terminal FB, the source of the NMOS transistor MN36 is grounded to GND, the source of the PMOS transistor MP23 is connected to the current source I, the drain thereof is connected to the drain of the NMOS transistor MN35, and the gate thereof is connected to an input terminal REF.
  • the source of the NMOS transistor MN35 is grounded to GND;
  • the PMOS transistor MP12, the PMOS transistor MP22, the output terminal EAO, the NMOS transistor MN31, and the NMOS transistor MN33 are connected in such a manner that the power supply VDD is connected to the source of the PMOS transistor MP12, and the drain of the PMOS transistor MP12 is connected to the source of the PMOS transistor MP22.
  • the drain of the PMOS transistor MP22 is connected to the second switching transistor K62 of the output adjustment circuit 610.
  • the first switching transistor K61 and the second switching transistor K62 are the output terminal EAO, and the source and the NMOS of the first switching transistor K61.
  • the drain of the MN31 is connected, the source of the NMOS transistor MN31 is connected to the drain of the NMOS transistor MN33, and the source of the NMOS transistor MN33 is grounded to GND;
  • the resistor R4 and the capacitor C are specifically: one end of the resistor R4 is connected to the output terminal EAO, the other end is connected to one end of the capacitor C, and the other end of the capacitor C is grounded to GND;
  • the gate of the PMOS transistor MP11 is connected to the gate of the PMOS transistor MP12, and the gate of the PMOS transistor MP11 is also connected to a node between the PMOS transistor MP21 and the resistor R3, the gate of the PMOS transistor MP21 and the PMOS transistor MP22.
  • the gate is connected, the gate of the PMOS transistor MP21 is also connected to a node between the resistor R3 and the NMOS transistor MN32, the gate of the NMOS transistor MN32 and The gate of the NMOS transistor MN31 is connected, the gate of the NMOS transistor MN34 is connected to the gate of the NMOS transistor MN36, and the drain of the NMOS transistor MN36 is connected to its gate, and the gate of the NMOS transistor MN33 is connected to the gate of the NMOS transistor MN35. And the drain of the NMOS transistor MN35 is connected to its gate.
  • the branch of the PMOS transistor MP12, the PMOS transistor MP22, the output terminal EAO, the NMOS transistor MN31, and the NMOS transistor MN33 of the error amplifying circuit 620 is the output branch of the error amplifying circuit 620.
  • Fig. 7 is a circuit diagram showing the error amplifier 700 of the present invention in the fifth embodiment.
  • the difference from the error amplifiers of FIGS. 3, 4, and 5 is that the error amplifying circuit 720 of the error amplifier 700 is also shown in detail in FIG. 7, and only the output adjusting circuit of the error amplifier 700 is schematically shown. 710, wherein the output adjustment circuit 710 can be any of the schemes shown in FIG. 4 and FIG.
  • the error amplifying circuit 720 includes:
  • the PMOS transistor MP73 and the NMOS transistor MN74 are connected in the following manner: the source of the PMOS transistor MP73 is connected to the power supply VDD, the drain thereof is connected to the drain of the NMOS transistor MN74, and the source of the NMOS transistor MN74 is grounded to GND;
  • the current source 171, the PMOS transistor MP71, the NMOS transistor MN71, the PMOS transistor MP72, and the NMOS transistor MN72 are connected in such a manner that the source of the PMOS transistor MP71 is connected to the current source 171, and the drain thereof is connected to the drain of the NMOS transistor MN71.
  • the gate is connected to the inverting input terminal FB, the source of the NMOS transistor MN71 is grounded to GND, the source of the PMOS transistor MP72 is connected to the current source 171, and the drain thereof is connected to the drain of the NMOS transistor MN72, and its gate and forward input are connected.
  • the terminal REF is connected, and the source of the NMOS transistor MN72 is grounded to GND;
  • the PMOS transistor MP74, the output terminal EAO and the NMOS transistor MN73 are connected in such a manner that the source of the PMOS transistor MP74 is connected to the power supply VDD, the drain thereof is connected to the second switching transistor K72 of the output adjustment circuit 710, and the output terminal EAO is connected.
  • the gate of the PMOS transistor MP73 is connected to the gate of the PMOS transistor MP74, the gate of the NMOS transistor MN74 is connected to the gate of the NMOS transistor MN71, and the gate of the NMOS transistor MN72 is connected to the gate of the NMOS transistor MN73.
  • the PMOS transistor MP74, the output terminal EAO, and the NMOS transistor MN73 of the error amplifying circuit 720 This branch is the output branch of the error amplifying circuit 720.
  • Figure 8 is a circuit diagram of the error amplifier 800 in the sixth embodiment of the present invention.
  • the difference from the error amplifiers of FIGS. 3, 4, and 5 is that the error amplifying circuit 820 of the error amplifier 800 is shown in detail in FIG. 8, and only the output adjusting circuit 810 of the error amplifier 800 is schematically shown.
  • the output adjustment circuit 810 can be any of the schemes shown in FIGS. 4 and 5.
  • the error amplifying circuit 820 includes:
  • the PMOS transistor MP81 and the NMOS transistor MN84 are connected in the following manner: the source of the PMOS transistor MP81 is connected to the power supply VDD, the drain thereof is connected to the drain of the NMOS transistor MN84, and the source of the NMOS transistor MN84 is grounded to GND;
  • the PMOS transistor MP82, the PMOS transistor MP83, the NMOS transistor MN81, the NMOS transistor MN82, and the current source 181 are specifically connected by: the source of the PMOS transistor MP82 is connected to the power supply VDD, the gate thereof is connected to the drain thereof, and the drain and the NMOS transistor are connected.
  • the drain of the MN81 is connected, the source of the NMOS transistor MN81 is connected to one end of the current source 181, the gate thereof is connected to the inverting input terminal FB, the other end of the current source 181 is connected to the ground GND, and the source of the PMOS transistor MP83 is connected to the power source VDD.
  • the gate thereof is connected to its drain, the drain thereof is connected to the drain of the NMOS transistor MN82, the source of the NMOS transistor MN82 is connected to a node between the NMOS transistor MN81 and the current source 181, and the gate and the forward input terminal thereof are connected. REF connected;
  • the PMOS transistor MP84 and the NMOS transistor MN85 are connected in such a way that the source of the PMOS transistor is connected to the power supply VDD, the drain thereof is connected to the drain of the NMOS transistor, the source of the NMOS transistor MN85 is connected to the ground GND, and the gate thereof is connected to the drain thereof. ;
  • the PMOS transistor MP85, the output terminal EAO and the current source 182 are connected in such a manner that the source of the PMOS transistor MP85 is connected to the power supply VDD, and the drain thereof is connected to the second switching transistor K82 of the output adjustment circuit 810, and the gate connection thereof is At a node between the PMOS transistor MP81 and the NMOS transistor MN84, the output terminal EAO is connected to a node between the second switching transistor K82 and the first switching transistor K81, and the first switching transistor K81 is connected to one end of the current source 182. The other end of the current source 182 is grounded to GND;
  • the resistor R5 and the capacitor C are specifically: one end of the resistor R5 is connected to the output terminal EAO, the other end is connected to one end of the capacitor C, and the other end of the capacitor C is grounded to GND;
  • the gate of the PMOS transistor MP81 is connected to the gate of the PMOS transistor MP82, and the PMOS transistor The gate of the MP83 is connected to the gate of the PMOS transistor MP84, and the gate of the NMOS transistor MN84 is connected to the gate of the NMOS transistor MN85.
  • the branch of the PMOS transistor MP85, the output terminal EAO and the current source 182 of the error amplifying circuit 820 is the output branch of the error amplifying circuit 820.
  • the error amplifier described above is not only used in a DC/DC converter. According to the same principle, it can also be applied to many other power converters including an error amplifier and a pulse width modulation comparator. It can effectively improve the load response in the power converter by clamping the error amplification signal.
  • the present invention clamps the voltage output from the error amplifier compared to the prior art, effectively improving the transient load response.

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Description

电源转换装置和误差放大器 技术领域
本发明涉及电路领域， 特别是涉及一种电源转换器和误差放大器。
背景技术
电源转换器广泛应用于各种便携式电子设备中， 升压 DC/DC 转换器 (boost DC/DC converter) 便是其中一种。
图 1为一种升压 DC/DC转换器的电路示意图。请参考图 1所示， 所述升 压 DC/DC转换器 100包括有升压输出电路 110、 电压反馈电路 120、 误差放 大器 130、 脉宽调制比较器 140和逻辑控制电路 150。
所述升压输出电路 110包括电感 L、二级管 D、 NM0S晶体管 MN1和电 容 Cout, 电感 L的一端连接输入电压 Vin， 另一端与二极管 D的阳极相连， 二极管 D的阴极与电容 Cout的一端相连， 二极管 D和电容 Cout的中间节点 电压作为输出电压 Vout, 所述 NM0S晶体管 MN1的栅极作为升压输出电路 110的控制端接收逻辑控制电路 150的脉宽调制信号， 所述 NM0S管 MN1 的漏极与电感 L和二极管的中间节点相连， 所述 NM0S管 MN1的源极和电 容 C的另一端与地相连， 所述晶体管 MN1是功率开关管。 所述电压反馈电 路 120包括串联在输出电压和地之间的电阻 R1和 R2,所述电阻 R1和 R2组 成了一个分压电路， 从而采样所述输出电压 Vout以得到反馈电压 Vfb。 所述 误差放大器 130用来将参考电压 Vref和反馈电压 Vfb进行误差放大以输出误 差放大信号 EA0。 所述脉宽调制比较器 140用来将误差放大信号 EA0与三 角波信号 Ramp进行比较以生成脉宽调制信号 PWM0。所述逻辑控制电路 150 用于对脉宽调制信号 PWM0进行逻辑控制，并用逻辑控制后的脉宽调制信号 NPWM去控制所述功率开关 MN1的导通和关断， 所述逻辑控制包括设置最 大占空比和最小占空比等控制逻辑。
在设置好参考电压 Vref和输出反馈电阻 R1和 R2后，系统环路就会通过 误差放大器 130和 PWM比较器 140产生一定占空比 （Duty cycle) 的脉宽调 制信号使输出电压达到设定值： Vout = Vref
R2
在实际应用中，升压 DC/DC转换器必须可以在多种不同负载条件下均正 常工作， 并且在不同负载瞬态切换时， 也要基本维持固定的输出电压。 负载 响应是指当变换器的工作状态从某一个负载迅速切换到另一个负载 （如从轻 载切换到重载） 时， 输出电压 Vout的变化幅度以及稳定速度。 由于我们需要 恒定的输出电压 Vout, 因此当负载快速切换时， 输出电压 Vout的变化幅度越 小， 稳定速度越快， 性能越好。
图 2示出了图 1中的升压 DC/DC转换器由轻负载切换至重负载时的各个 电路参数的变化曲线示意图。 请参看图 2所示， 图中的 （A) 阶段为轻负载 阶段， 图中的 （B ) 阶段为刚切换至重负载时的响应阶段。 在 （A) 阶段， Iout=lmA， 表示负载很轻， 输出电压 Vout恒定， 反馈电压 Vfb恒定， 误差放 大信号 EAO在 0值附近。在（B )阶段时，负载从轻切换至重，即 lout从 1mA 跳升至 400mA左右， 引起输出电压 Vout立刻下降， 反馈电压 Vfb同时也随 之下降导致误差放大信号 EAO开始上升， 由于 EAO连接了补偿电容， 使得 EAO上升缓慢。 另外， 在现有技术中， 三角波 Ramp的谷值电压通常设置的 比零电压高一定幅度， 比如 0.5V或 IV， 图 1中的 Ramp的谷值电压为 IV， 这样 PWM比较器只有在谷值电压以上才会产生有效占空比的脉宽调制信号。 因此， 在误差放大信号 EAO上升到三角波 Ramp信号的谷值之前， 系统的功 率开关管 MN1仍然只能工作在最小导通时间，传输到负载的能量就根本不能 满足负载的要求， 因而输出电压 Vout会继续下降， 直到 EAO升到足够高， 产生适当占空比的脉宽调制信号， 输出电压 Vout才开始从下降转为上升。
在现有技术中改善负载响应的通常方法是： 第一、 改善整个系统的闭环 特性， 由于升压 DC/DC转换器是一个负反馈系统， 因而提高环路的带宽和环 路响应速度都有利于减小负载响应时输出电压的变化幅度； 第二、 增大输出 电容 Cout的容值，也有助于改善负载响应。但是上述两种方法均有其局限性： 首先单纯地提高环路的响应速度和带宽会给反馈环路的频率补偿带来困难， 使得反馈环路不稳定； 其次， 增大输出电容也会影响反馈环路的补偿， 并且 大容值的电容会有更庞大的体积和更高的成本。 需要注意的是，此处仅以升压 DC/DC转换电路为例介绍了一下电源转换 电路中普遍存在的负载响应问题， 其他包括有脉宽调制比较器和误差放大器 的电源转换电路同样也具有这样的负载响应问题。
因此， 希望提出一种改进的技术方案来克服上述问题。
发明内容
本部分的目的在于概述本发明的实施例的一些方面以及简要介绍一些较 佳实施例。 在本部分以及本申请的说明书摘要和发明名称中可能会做些简化 或省略以避免使本部分、 说明书摘要和发明名称的目的模糊， 而这种简化或 省略不能用于限制本发明的范围。
本发明的目的之一在于提供一种误差放大器， 其输出经过钳位的误差放 大信号。
本发明的目的之二在于提供一种电源转换器， 其具有改善的负载响应。 根据本发明的一个方面， 本发明提供了一种误差放大器， 其包括误差放 大电路和输出调整电路。 所述误差放大电路用来将两个输入电压进行误差放 大以得到输出电压， 其包括有连接于第一电源和第二电源之间的输出支路， 所述输出支路上的一节点作为输出所述输出电压的输出端， 其中第一电源的 电压低于第二电源的电压。 所述输出调整电路包括第一比较器、 串联在所述 输出端和第一电源之间的第一开关， 其中所述第一比较器用于将所述输出电 压与第一基准电压进行比较， 在所述输出电压小于所述第一基准电压时输出 断开控制信号去断开所述第一开关， 在所述输出电压大于或等于所述第一基 准电压时输出导通控制信号去导通所述第一开关。
根据本发明的另一个方面， 本发明涉及了另一种误差放大器， 其包括误 差放大电路和输出调整电路。 所述误差放大电路用来将两个输入电压进行误 差放大以得到输出电压， 其包括有连接于第一电源和第二电源之间的输出支 路， 所述输出支路上的一节点作为输出所述输出电压的输出端， 其中第一电 源的电压低于第二电源。 输出调整电路包括判断电路、 选择器、 比较器、 串 联在所述输出端和第一电源之间的第一开关以及串联在所述输出端和第二电 源之间的第二开关， 其中所述选择器的第一输入端连接第一基准电压， 所述 选择器的第二输入端连接第二基准电压， 所述比较器的第一输入端连接所述 输出电压， 所述比较器的第二输入端连接所述选择器的输出端。 所述判断电 路用于判断脉宽调制信号是否为最小占空比或最大占空比， 并在脉宽调制信 号为最大占空比时控制所述选择器选择第二基准电压为其输出或在脉宽调制 信号为最小占空比时控制所述选择器选择第一基准电压为其输出。 在比较器 的第一输入端的输入大于第二输入端的输入且脉宽调制信号为最大占空比时 断开所述第二开关， 在比较器的第一输入端的输入小于第二输入端的输入且 脉宽调制信号为最小占空比时断开所述第一开关， 其中所述第一基准电压小 于所述第二基准电压。
根据本发明的再一方面， 本发明提供了一种电源转换器， 其包括有功率 开关的输出电路， 用于在功率开关的导通和关断控制下将一输入电压调制为 一输出电压； 电压反馈电路， 用于采样输出电压得到一反馈电压； 可将误差 放大信号进行钳位的误差放大器， 用于将参考电压和反馈电压进行误差放大 以得到误差放大电压； 脉宽调制比较器， 用于将误差放大电压与三角波信号 进行比较以生成脉宽调制信号， 所述脉宽调制信号用来控制所述功率开关的 导通和关断。
与现有技术相比， 在本发明中通过输出调整电路对误差放大器的输出电 压进行钳位， 使得误差放大器的输出电压可以在较短的时间内处于预设范围 内， 进而可以改善电源转换器的负载响应。
在结合参考附图及接下来的实施例的详细描述后， 本发明的其它目的、 特点和优点将会是显而易见的。
附图说明
参考附图及接下来的详细描述后， 本发明将更容易理解， 其中： 图 1为一种升压 DC/DC转换器的系统框图；
图 2为图 1中的升压 DC/DC转换器由轻载变重载时的各个电路参数的变 化曲线示意图；
图 3为本发明中的误差放大器在第一实施例中的电路示意图；
图 4为本发明中的误差放大器在第二实施例中的电路示意图；
图 5为本发明中的误差放大器在第三实施例中的电路示意图；
图 6为本发明中的误差放大器在第四实施例中的电路示意图； 图 7为本发明中的误差放大器在第五实施例中的电路示意图； 图 8为本发明中的误差放大器在第六实施例中的电路示意图； 和 图 9为采用了本发明中的误差放大器后的升压 DC/DC转换器由轻载变重 载时的各个电路参数的变化曲线示意图。
具体实施方式
本发明的详细描述主要通过程序、 步骤、 逻辑块、 过程或其他象征性的 描述来呈现， 其直接或间接地模拟本发明中的技术方案的运作。 所属领域内 的技术人员使用此处的这些描述和陈述向所属领域内的其他技术人员有效的 介绍他们的工作本质。
此处所称的 "一个实施例"或 "实施例"是指与所述实施例相关的特定 特征、 结构或特性至少可包含于本发明至少一个实现方式中。 在本说明书中 不同地方出现的 "在一个实施例中"并非必须都指同一个实施例， 也不必须 是与其他实施例互相排斥的单独或选择实施例。 此外， 表示一个或多个实施 例的方法、 流程图或功能框图中的模块顺序并非固定的指代任何特定顺序， 也不构成对本发明的限制。
这里结合参考图 1-9所示来描述一下本发明的实施例。 然而， 所属领域 技术人员会很容易认识到此处结合这些图给出的详细描述是仅是为了说明的 目的， 所述发明并不局限于这些实施例。
为了改善升压 DC/DC转换器的负载响应，在本发明中需要对误差放大器 输出的误差放大信号 EAO进行钳位， 以使误差放大信号 EAO能快速进入三 角波信号 Ramp 的幅度范围内， 这也就可以加快负载响应的速度， 同时也能 降低输出电压 Vout的变化幅度。因此，本发明也提出如图 1所示的升压 DC/DC 转换器 100，具体结构请参见背景技术对升压 DC/DC转换器 100的相关描述， 与现有技术不同之处在于， 本发明中的误差放大器内增加了将其输出的误差 放大信号 EAO进行钳位的输出调整电路。
图 3为本发明中的误差放大器在第一实施例 300中的电路示意图， 所述 误差放大器 300可以用作图 1示出的升压 DC/DC转换器 100中的误差放大器 130， 以改善升压 DC/DC转换器的负载响应。 请参阅图 3所示， 所述误差放 大器 300具有正相输入端 INPUT1、 反相输入端 INPUT2和输出端 EAO, 其 包括误差放大电路和输出调整电路 310。
所述误差放大电路用来将两个输入端的输入信号 INPUT1和 INPUT2进 行误差放大以在输出端得到误差放大信号 EAO, 其可以是任意一种现有误差 放大器。为了便于理解，图 3中仅示意性的示出了误差放大电路的从电源 VDD 到地 GND的一条输出支路，所述输出支路上的一个节点作为误差放大器 300 的输出端 EAO。所述输出调整电路 310包括开关晶体管 K31和比较器 CMP31 , 所述开关晶体管 K31串联于输出端 EAO和地 GND之间，所述比较器 CMP31 的一个输入端连接一基准电压 V31 , 另一个输入端连接输出端 EAO, 所述比 较器 CMP31的输出端连接至所述开关晶体管 K31的控制端。
需要注意的是， 在所述开关晶体管 K31和电源 VDD之间以及所述开关 晶体管 K31和地 GND之间分别用虚线表示的电路中可能还包括其它元件， 如晶体管等， 这里就不再详细描述。
在输出端 EAO上的误差放大信号高于或等于所述基准电压 V31时， 所 述比较器 CMP31控制所述开关晶体管 K31导通， 误差放大电路的输出支路 还像以往一样正常工作，在输出端 EAO上的误差放大信号低于所述基准电压 V31时， 所述比较器 CMP31控制所述开关晶体管 K31关断， 这样就关闭了 输出端 EAO 向下的通路， 从而使得输出端 EAO 上的电压升高直到输出端 EAO上的误差放大信号高于或等于所述基准电压 V31。 这样， 所述输出调整 电路 310就可以将误差放大电路输出的误差放大信号 EAO钳位在基准电压 V31或以上。
在所述误差放大器 300应用于图 1示出的升压 DC/DC转换器 100中时， 可以将基准电压 V31设置为三角波 Ramp的谷值电压， 这样所述误差放大器 300 输出的误差放大信号 EAO 就钳位在谷值电压或以上， 从而改善升压 DC/DC 转换器的负载响应。 采用了本发明中的误差放大器 300 后的升压 DC/DC转换器由轻载变重载时的各个电路参数的变化曲线示意图可参照图 9 所示。请参阅图 9， 图中的（Α' )阶段为轻负载阶段，在（Α' )阶段， Iout=lmA， 表示负载很轻， 输出电压 Vout恒定， 反馈电压 Vfb恒定， 误差放大信号 EAO 通过所述误差放大器 300被钳位在 Ramp的谷值附近， 随后负载从轻切换至 重， 即 lout从 1mA跳升至 400mA左右， 引起输出电压 Vout立刻下降， 反馈 电压 Vfb 同时也随之下降导致误差放大信号 EAO开始上升， 误差放大信号 EAO不需要经过图 2中的 B阶段而直接就可以进入三角波 Ramp的幅度范围， 这样大大地缩小了负载响应时误差放大信号 EAO的不必要的行程。
图 4为本发明中的误差放大器在第二实施例 400中的电路示意图， 所述 误差放大器 400可以用作于图 1示出的升压 DC/DC转换器 100中的误差放大 器 130， 以改善升压 DC/DC转换器的负载响应。 请参阅图 4所示， 与误差放 大器 300类似，所述误差放大器 400也包括误差放大电路和输出调整电路 410， 并且误差放大电路可以与图 3中的相同， 此处不再赘述。
所述输出调整电路 410包括第一开关晶体管 K41、第二开关晶体管 Κ42、 第一比较器 CMP41和第二比较器 CMP42。 第一开关晶体管 K41串联于输出 端 EAO和地 GND之间， 第一比较器 CMP41的一个输入端连接第一基准电 压 V41 , 另一个输入端连接误差放大电路的输出端 EAO, 其输出端连接至第 一开关晶体管 K41的控制端。 第二开关晶体管 K42串联于输出端 EAO和电 源 VDD之间， 第二比较器 CMP42的一个输入端连接第二基准电压 V42, 另 一个输入端连接误差放大电路的输出端 EAO, 其输出端连接至第二开关晶体 管 K42的控制端， 其中第一基准电压 V41低于第二基准电压 V42。
需要注意的是， 同图 3中类似，在所述第二开关晶体管 K42和电源 VDD 之间以及所述第一开关晶体管 K41和地 GND之间用虚线表示的电路中可能 还包括其它元件， 如晶体管等， 这里也不再详细描述。
在输出端 EAO上的误差放大信号高于或等于第一基准电压 V41时， 所 述比较器 CMP41控制所述第一开关晶体管 K41导通， 在输出端 EAO上的误 差放大信号低于所述第一基准电压 V41时， 所述比较器 CMP41控制所述第 一开关晶体管 K41关断， 这样就关闭了输出端 EAO向下的通路， 从而使得 输出端 EAO上的电压升高直到输出端 EAO上的误差放大信号高于或等于所 述基准电压 V41。在输出端 EAO上的误差放大信号低于或等于所述第二基准 电压 V42时， 所述比较器 CMP42控制所述第二开关晶体管 K42导通， 在输 出端 EAO 上的误差放大信号高于所述第二基准电压 V42 时， 所述比较器 CMP42控制所述第二开关晶体管 K42关断， 这样就关闭了输出端 EAO向上 的通路， 从而使得输出端 EAO上的电压降低直到输出端 EAO上的误差放大 信号低于或等于所述第二基准电压 V42。 这样， 所述输出调整电路 410就可 以将误差放大电路在输出端 EAO 输出的误差放大信号钳位在第二基准电压 V42和第一基准电压 V41之间。
由上可知，图 4中所示的误差放大器 400与图 3中所示的误差放大器 300 的区别在于： 所述误差放大器 400增加了第二开关晶体管 K42和第二比较器 CMP42, 从而可以保证误差放大信号不至于过高， 这样就可以将输出端 EAO 输出的误差放大信号钳位在第一基准电压 V41和第二基准电压 V42之间。
在所述误差放大器 400应用于图 1示出的升压 DC/DC转换器 100中时， 可以将第一基准电压 V41设置为三角波 Ramp的谷值电压， 将第二基准电压 V42设置为三角波 Ramp的峰值电压， 这样所述误差放大器 400输出的误差 放大信号 EAO被钳位在谷值电压和峰值电压之间，从而可以进一步改善升压 DC/DC转换器的负载响应。 采用了图 4所示的误差放大器的升压 DC/DC转 换器由轻载变重载时的各个电路参数的变化曲线示意图可参照图 9所示。
图 5为本发明中的误差放大器在第三实施例 500中的电路示意图， 所述 误差放大器 500可以用作图 1示出的升压 DC/DC转换器 100中的误差放大器 130内， 以改善升压 DC/DC转换器的负载响应。 请参阅图 5所示， 与误差放 大器 400和误差放大器 300类似， 所述误差放大器 500也包括误差放大电路 和输出调整电路 510， 并且误差放大电路可以与图 4和图 3中的相同， 此处 不再赘述。
所述输出调整电路 510包括第一开关晶体管 K51、第二开关晶体管 Κ52、 判断电路0_1/ 01(、 选择器 SELECT, 比较器 CMP51、 与非门 NAND、 与 门 AND和一反向器 NOT。第一开关晶体管 K51串联于输出端 EAO和地 GND 之间， 其控制端与与非门 NAND的输出端相连， 与非门 NAND的一输入端 通过反向器 NOT与比较器 CMP51的输出端连接， 另一个输入端与判断电路 D_LOGIC的第一输出端 Min_on连接。 第二开关晶体管 K52 串联于输出端 EAO和电源 VDD之间， 其控制端与与门 AND的输出端连接， 与门 AND的 一输入端与比较器 CMP51 的输出端连接， 另一个输入端与判断电路 D_LOGIC 的第二输出端 Max_on连接， 判断电路 D_LOGIC 的第三输出端 DJirn连接至比较器 CMP51 的控制端， 判断电路 D_LOGIC 的第二输出端 Max_on还同时连接至选择器 SELECT的控制端， 选择器 SELECT的一个输 入端为第一基准电压 V51 , 另一个输入端为第二基准电压 V52, 其中第一基 准电压 V51低于第二基准电压 V52。 所述判断电路 D_L0GIC的一个输入是 PWM比较器输出的或逻辑控制电路 LOGIC输出的脉宽调制信号 PWM, 另 一个输入是最大占空比的脉宽调制信号， 再一个输入是最小占空比的脉宽调 制信号， 其用于判断脉宽调制信号 PWM的实际占空比是否为最大占空比或 最小占空比。
需要注意的是， 同图 3和图 4中类似， 在所述第二开关晶体管 K52和电 源 VDD之间以及所述第一开关晶体管 K51和地 GND之间分别用虚线表示的 电路中可能还包括其它元件， 如晶体管等， 这里也不再详细描述。
当所述判断电路 D_LOGIC判断脉宽调制信号 PWM为最小占空比时，判 断电路 D_LOGIC的第三输出信号 D_lim启动比较器 CMP51 , 另一个输出信 号 Max_on 使得选择器 SELECT 选择第一基准电压 V51 输出到比较器 CMP51 , 比较器 CMP51对第一基准电压 V51和输出电压 EAO进行比较， 在 输出端 EAO上的误差放大信号高于或等于所述第一基准电压 V51时， 所述 比较器 CMP51的输出和判断电路 D_LOGIC的第一输出 Min_on通过与非门 NAND控制所述第一开关晶体管 K51导通， 同时所述比较器 CMP51的输出 和判断电路 D_LOGIC的第二输出 Max_on通过与门 AND控制所述第二开关 晶体管 K52导通， 误差放大电路的输出支路还像以往一样正常工作； 在输出 端 EAO上的误差放大信号低于所述第一基准电压 V51时，所述比较器 CMP51 的输出和判断电路 D_LOGIC的第一输出 Min_on通过与非门 NAND控制所 述第一开关晶体管 K51 关断， 同时所述比较器 CMP51 的输出和判断电路 D_LOGIC 的第二个输出 Max_on通过与门 AND控制所述第二开关晶体管 K52导通， 这样就关闭了输出端 EAO向下的通路， 从而使得输出端 EAO上 的电压升高直到输出端 EAO 上的误差放大信号高于或等于所述第二基准电 压 V51。
所述判断电路 D_LOGIC判断脉宽调制信号 PWM的实际占空比为最大占 空比时， 判断电路0_1/ 01( 的第三输出信号 D_lim启动比较器 CMP51 , 第 二输出信号 Max_on使得选择器 SELECT选择第二基准电压 V52输出到比较 器 CMP51， 比较器 CMP51对第二基准电压 V52和输出电压 EAO进行比较， 在输出端 EAO上的误差放大信号低于或等于所述第二基准电压 V52时， 所 述比较器 CMP51的输出和判断电路 D_LOGIC的第二输出 Max_on通过与门 AND控制所述第二开关晶体管 K52导通， 同时所述比较器 CMP51的输出和 判断电路 D_LOGIC的第一输出 Min_on通过与非门 NAND控制所述第一开 关晶体管 K51导通， 误差放大电路的输出支路还像以往一样正常工作； 在输 出端 EAO 上的误差放大信号高于所述第二基准电压 V52 时， 所述比较器 CMP51的输出和判断电路 D_LOGIC的第二输出 Max_on通过与门 AND控制 所述第二开关晶体管 K52关断， 同时所述比较器 CMP51的输出和判断电路 D_LOGIC的第一输出 Min_on通过与非门 NAND控制所述第一开关晶体管 K51导通， 这样就关闭了从电源 VDD向输出端 EAO的通路， 从而使得输出 端 EAO上的电压降低直到输出端 EAO上的误差放大信号低于或等于所述第 二基准电压 V52。 这样， 所述输出调整电路 510就可以将误差放大电路在输 出端 EAO输出的误差放大信号钳位在第二基准电压 V52和第一基准电压 V51 之间。
图 5中所示的误差放大器 500与图 4所示的误差放大器 400可以实现对 误差放大信号 EAO相同的控制效果， 但两者在结构上存在如下区别： 输出调 整电路 510仅用到一个比较器 CMP51， 而输出调整电路 410使用了两个比较 器 CMP41 和 CMP42, 相对来讲误差放大器 500减少了所占芯片的面积， 且 比较器 CMP51只有在脉宽调制信号 PWM为最大占空比或最小占空比时才处 于工作状态， 其余时间均被判断逻辑 D_LOGIC的第三输出 D_lim设置为关 闭状态， 从而可以进一步降低功耗。
在所述误差放大器 500应用于图 1示出的升压 DC/DC转换器 100中时， 可以将第一基准电压 V51设置为三角波 Ramp的谷值电压， 将第二基准电压 V52设置为三角波 Ramp的峰值电压， 这样所述误差放大器 500输出的误差 放大信号 EAO就钳位在谷值电压和峰值电压之间， 从而改善升压 DC/DC转 换器的负载响应。采用了图 5所示的误差放大器的升压 DC/DC转换器由轻载 变重载时的各个电路参数的变化曲线示意图可参照图 9所示。
图 6为本发明中的误差放大器 600在第四实施例中的电路示意图。 与图 3、 图 4和图 5中的误差放大器的不同之处在于： 图 6中详细的示出了误差放 大器 600的误差放大电路 620， 而仅概要示出了误差放大器 600的输出调整 电路 610， 其中输出调整电路 610可以为图 4和图 5中示出的任一种方案。
请参阅图 6所示， 所述误差放大电路 620包括：
PMOS管 MP11、 PMOS管 MP21、 电阻 R3、 NMOS管 MN32和 NMOS 管 MN34,具体连接方式为：电源 VDD与 PMOS管 MP11的源极相连， PMOS 管 MP11的漏极与 PMOS管 MP21的源极相连， PMOS管 MP21的漏极与电 阻 R3的一端相连， 电阻 R3的另一端与 NMOS管 MN32的漏极相连， NMOS 管 MN32的源极与 NMOS管 MN34的漏极相连， NMOS管 MN34的源极接 地 GND;
PMOS管 MP24、 NMOS管 MN36、 PMOS管 MP23、 NMOS管 MN35、 电流源 I， 具体连接方式为： PMOS管 MP24的源极与电流源 I相连， 其漏极 与 NMOS管 MN36的漏极相连， 其栅极连接一输入端 FB， NMOS管 MN36 的源极接地 GND, PMOS管 MP23的源极与电流源 I相连， 其漏极与 NMOS 管 MN35的漏极相连， 其栅极连接一输入端 REF， NMOS管 MN35的源极接 地 GND;
PMOS管 MP12、PMOS管 MP22、输出端 EAO、NMOS管 MN31和 NMOS 管 MN33,具体连接方式为：电源 VDD与 PMOS管 MP12的源极相连， PMOS 管 MP12的漏极与 PMOS管 MP22的源极相连， PMOS管 MP22的漏极与所 述输出调整电路 610的第二开关晶体管 K62相连，第一开关晶体管 K61和第 二开关晶体管 K62之间为输出端 EAO，第一开关晶体管 K61的源极与 NMOS 管 MN31的漏极相连， NMOS管 MN31的源极与 NMOS管 MN33的漏极相 连， NMOS管 MN33的源极接地 GND;
电阻 R4和电容 C, 具体为： 电阻 R4的一端与输出端 EAO相连， 另一 端与电容 C的一端相连， 电容 C的另一端接地 GND;
其中， PMOS管 MP11的栅极和 PMOS管 MP12的栅极相连， PMOS管 MP11的栅极还连接在 PMOS管 MP21和电阻 R3之间的一节点上， PMOS管 MP21的栅极和 PMOS管 MP22的栅极相连， PMOS管 MP21的栅极还连接 在电阻 R3和 NMOS管 MN32之间的一节点上， NMOS管 MN32的栅极和 NMOS管 MN31的栅极相连， NMOS管 MN34的栅极和 NMOS管 MN36的 栅极相连， 且 NMOS管 MN36的漏极与其栅极相连， NMOS管 MN33的栅 极和 NMOS管 MN35的栅极相连，且 NMOS管 MN35的漏极与其栅极相连。
其中误差放大电路 620的 PMOS管 MP12、PMOS管 MP22、输出端 EAO、 NMOS管 MN31和 NMOS管 MN33这条支路就是误差放大电路 620的输出 支路。
图 7为本发明中的误差放大器 700在第五实施例中的电路示意图。 与图 3、 图 4和图 5中的误差放大器的不同之处在于： 图 7中也详细的示出了误差 放大器 700的误差放大电路 720， 而仅概要示出了误差放大器 700的输出调 整电路 710， 其中输出调整电路 710可以为图 4和图 5中示出的任一种方案。
请参阅图 7所示， 所述误差放大电路 720包括：
PMOS管 MP73和 NMOS管 MN74, 具体连接方式为： PMOS管 MP73 的源极与电源 VDD相连， 其漏极与 NMOS管 MN74的漏极相连， NMOS管 MN74的源极接地 GND;
电流源 171、 PMOS管 MP71、 NMOS管 MN71、 PMOS管 MP72和 NMOS 管 MN72, 具体连接方式为： PMOS管 MP71的源极与电流源 171相连， 其漏 极与 NMOS管 MN71的漏极相连， 其栅极与反向输入端 FB相连， NMOS管 MN71的源极接地 GND, PMOS管 MP72的源极与电流源 171相连， 其漏极 与 NMOS管 MN72的漏极相连， 其栅极与正向输入端 REF相连， NMOS管 MN72的源极接地 GND;
PMOS管 MP74、输出端 EAO和 NMOS管 MN73，具体连接方式为： PMOS 管 MP74的源极与电源 VDD连接，其漏极与所述输出调整电路 710的第二开 关晶体管 K72相连， 输出端 EAO连接在第二开关晶体管 K72和第一开关晶 体管 K71之间的一节点上， 第一开关晶体管 K71与 NMOS管 MN73的漏极 相连， NMOS管 MN73的源极接地 GND;
其中， PMOS管 MP73的栅极分别与其漏极和 PMOS管 MP74的栅极相 连， NMOS管 MN74的栅极和 NMOS管 MN71的栅极相连， NMOS管 MN72 的栅极和 NMOS管 MN73的栅极相连。
其中误差放大电路 720的 PMOS管 MP74、输出端 EAO和 NMOS管 MN73 这条支路就是误差放大电路 720的输出支路。
图 8为本发明中的误差放大器 800在第六实施例中的电路示意图。 与图 3、 图 4和图 5中的误差放大器的不同之处在于： 图 8中详细的示出了误差放 大器 800的误差放大电路 820， 而仅概要示出了误差放大器 800的输出调整 电路 810， 其中输出调整电路 810可以为图 4和图 5中示出的任一种方案。
请参阅图 8所示， 所述误差放大电路 820包括：
PMOS管 MP81和 NMOS管 MN84, 具体连接方式为： PMOS管 MP81 的源极与电源 VDD相连， 其漏极与 NMOS管 MN84的漏极相连， NMOS管 MN84的源极接地 GND;
PMOS管 MP82、 PMOS管 MP83、 NMOS管 MN81、 NMOS管 MN82 和电流源 181， 具体连接方式为： PMOS管 MP82的源极与电源 VDD相连， 其栅极与其漏极相连， 其漏极与 NMOS 管 MN81 的漏极相连， NMOS 管 MN81的源极与电流源 181的一端相连， 其栅极与反向输入端 FB相连， 电流 源 181的另一端接地 GND, PMOS管 MP83的源极与电源 VDD相连， 其栅 极与其漏极相连， 其漏极与 NMOS管 MN82的漏极相连， NMOS管 MN82 的源极与 NMOS管 MN81和电流源 181之间的一节点相连， 其栅极与正向输 入端 REF相连；
PMOS管 MP84和 NMOS管 MN85, 具体连接方式为： PMOS管的源极 与电源 VDD相连， 其漏极与 NMOS管的漏极相连， NMOS管 MN85的源极 接地 GND, 其栅极与其漏极相连；
PMOS管 MP85、 输出端 EAO和电流源 182， 具体连接方式为： PMOS 管 MP85的源极与电源 VDD连接，其漏极与所述输出调整电路 810的第二开 关晶体管 K82相连， 其栅极连接在 PMOS管 MP81和 NMOS管 MN84之间 的一节点上，输出端 EAO连接在第二开关晶体管 K82和第一开关晶体管 K81 之间的一节点上，第一开关晶体管 K81与电流源 182的一端相连， 电流源 182 的另一端接地 GND;
电阻 R5和电容 C, 具体为： 电阻 R5的一端与输出端 EAO相连， 另一 端与电容 C的一端相连， 电容 C的另一端接地 GND;
其中， PMOS管 MP81的栅极和 PMOS管 MP82的栅极相连， PMOS管 MP83的栅极和 PMOS管 MP84的栅极相连， NMOS管 MN84的栅极和 NMOS 管 MN85的栅极相连。
其中误差放大电路 820的 PMOS管 MP85、 输出端 EAO和电流源 182这 条支路就是误差放大电路 820的输出支路。
除以上图 6、 图 7和图 8中示出的误差放大电路 620、 误差放大电路 720 和误差放大电路 820， 还有其他连接方式的误差放大电路， 具体结构是所属 领域的普通技术人员都能够实现的， 这里就不再一一详述。
需要指明的是， 以上所述的误差放大器不仅仅用在 DC/DC转换器中， 根 据同样的原理， 其还可以应用在包括误差放大器和脉宽调制比较器的很多其 他的电源转换器中， 其通过对误差放大信号的钳位均可以有效的改善电源转 换器中的负载响应。
综上所述， 本发明与现有技术相比对误差放大器输出的电压进行钳位， 有效地改善了瞬态的负载响应。
需要注意的是， 虽然在背景技术中已经结合图 2 对现有技术中的升压 DC/DC转换器的负载响应的缺陷进行了分析， 但是这些分析都是发明人经过 仔细研究和反复实践才得出的， 并不是所述领域内的普通技术人员都知晓的 内容。 换句话说， 发明人不仅仅找到了改善负载响应得方案， 还找到了负载 响应差的原因， 两者都属于发明人做出的共献。
上文对本发明进行了足够详细的具有一定特殊性的描述。 所属领域内的 普通技术人员应该理解， 实施例中的描述仅仅是示例性的， 在不偏离本发明 的真实精神和范围的前提下做出所有改变都应该属于本发明的保护范围。 本 发明所要求保护的范围是由所述的权利要求书进行限定的， 而不是由实施例 中的上述描述来限定的。

Claims

权利 要 求 书
1、一种误差放大器，其包括误差放大电路和输出调整电路，其特征在于: 所述误差放大电路用来将两个输入电压进行误差放大以得到输出电压， 其包括有连接于第一电源和第二电源之间的输出支路， 所述输出支路上的一 节点作为输出所述输出电压的输出端， 其中第一电源的电压低于第二电源的 电压； 和
所述输出调整电路包括第一比较器、 串联在所述输出端和第一电源之间 的第一开关， 其中所述第一比较器用于将所述输出电压与第一基准电压进行 比较， 在所述输出电压小于所述第一基准电压时输出断开控制信号去断开所 述第一开关， 在所述输出电压大于或等于所述第一基准电压时输出导通控制 信号去导通所述第一开关。
2、 如权利要求 1所述的误差放大器， 其特征在于： 所述输出调整电路还 包括有第二比较器以及串联在所述输出端和第二电源之间的第二开关， 其中 第二比较器用于将所述输出电压与第二基准电压进行比较， 在所述输出电压 大于第二基准电压时输出断开控制信号去断开所述第二开关， 在所述输出电 压小于或等于所述第二基准电压时输出导通控制信号去导通所述第二开关， 其中所述第一基准电压小于所述第二基准电压。
3、 如权利要求 2所述的误差放大器， 其特征在于： 第一开关和第二开关 为 MOS晶体管。
4、一种误差放大器，其包括误差放大电路和输出调整电路，其特征在于: 所述误差放大电路用来将两个输入电压进行误差放大以得到输出电压， 其包括有连接于第一电源和第二电源之间的输出支路， 所述输出支路上的一 节点作为输出所述输出电压的输出端， 其中第一电源的电压低于第二电源的 电压； 和
输出调整电路包括判断电路、 选择器、 比较器、 串联在所述输出端和第 一电源之间的第一开关以及串联在所述输出端和第二电源之间的第二开关， 其中所述选择器的第一输入端连接第一基准电压， 所述选择器的第二输入端 连接第二基准电压， 所述比较器的第一输入端连接所述输出电压， 所述比较 器的第二输入端连接所述选择器的输出，
所述判断电路用于判断脉宽调制信号是否为最小占空比或最大占空比， 并在脉宽调制信号为最大占空比时控制所述选择器选择第二基准电压为其输 出或在脉宽调制信号为最小占空比时控制所述选择器选择第一基准电压为其 输出，
在比较器的第一输入端的输入大于第二输入端的输入且脉宽调制信号为 最大占空比时断开所述第二开关， 在比较器的第一输入端的输入小于第二输 入端的输入且脉宽调制信号为最小占空比时断开所述第一开关， 其中所述第 一基准电压小于所述第二基准电压。
5、 如权利要求 4所述的误差放大器， 其特征在于： 在脉宽调制信号为最 大占空比或最小占空比时启动所述比较器。
6、 如权利要求 4所述的误差放大器， 其特征在于： 所述输出调整电路还 包括与门和与非门，
所述与门的一个输入端连接所述比较器的输出端， 另一个输入端连接判 断电路的、 用于表示脉宽调制信号是否为最大占空比的输出端， 所述与门的 输出端连接所述第二开关的控制端，
所述比较器的输出经过反相后接入所述与非门的一个输入端， 所述与非 门的另一个输入端连接判断电路的、 用于表示脉宽调制信号是否为最小占空 比的输出端， 所述与非门的输出端连接所述第一开关的控制端。
7、 如权利要求 4所述的误差放大器， 其特征在于： 第一开关和第二开关 为 MOS晶体管。
8、 一种电源转换器， 其包括：
包括有功率开关的输出电路， 用于在功率开关的导通和关断控制下将一 输入电压调制为一输出电压；
电压反馈电路， 用于采样输出电压得到一反馈电压；
误差放大器， 用于将参考电压和反馈电压进行误差放大以得到误差放大 信号；
脉宽调制比较器， 用于将误差放大信号与三角波信号进行比较以生成脉 宽调制信号， 所述脉宽调制信号用来控制所述功率开关的导通和关断。
9、 如权利要求 8所述的电源转换器， 其特征在于： 所述误差放大器包括 误差放大电路和输出调整电路，
所述误差放大电路用来将两个输入电压进行误差放大以得到输出电压， 其包括有连接于第一电源和第二电源之间的输出支路， 所述输出支路上的一 节点作为输出所述输出电压的输出端， 其中第一电源的电压低于第二电源的 电压； 和
所述输出调整电路包括第一比较器、 串联在所述输出端和第一电源之间 的第一开关， 其中所述第一比较器用于将所述输出电压与第一基准电压进行 比较， 在所述输出电压小于所述第一基准电压时输出断开控制信号去断开所 述第一开关， 在所述输出电压大于或等于所述第一基准电压时输出导通控制 信号去导通所述第一开关。
10、 如权利要求 9所述的电源转换器， 其特征在于： 所述输出调整电路 还包括有第二比较器以及串联在所述输出端和第二电源之间的第二开关， 其 中第二比较器用于将所述输出电压与第二基准电压进行比较， 在所述输出电 压大于第二基准电压时输出断开控制信号去断开所述第二开关， 在所述输出 电压小于或等于所述第二基准电压时输出导通控制信号去导通所述第二开 关， 其中所述第一基准电压小于所述第二基准电压。
11、 如权利要求 8所述的电源转换器， 其特征在于： 所述误差放大器包 括误差放大电路和输出调整电路，
所述误差放大电路用来将两个输入电压进行误差放大以得到输出电压， 其包括有连接于第一电源和第二电源之间的输出支路， 所述输出支路上的一 节点作为输出所述输出电压的输出端， 其中第一电源的电压低于第二电源的 电压； 和
输出调整电路包括判断电路、 选择器、 比较器、 串联在所述输出端和第 一电源之间的第一开关以及串联在所述输出端和第二电源之间的第二开关， 其中所述选择器的第一输入端连接第一基准电压， 所述选择器的第二输入端 连接第二基准电压， 所述比较器的第一输入端连接所述输出电压， 所述比较 器的第二输入端连接所述选择器的输出端，
所述判断电路用于判断脉宽调制信号是否为最小占空比或最大占空比， 并在脉宽调制信号为最大占空比时控制所述选择器选择第二基准电压为其输 出或在脉宽调制信号为最小占空比时控制所述选择器选择第一基准电压为其 输出，
在比较器的第一输入端的输入大于第二输入端的输入且脉宽调制信号为 最大占空比时断开所述第二开关， 在比较器的第一输入端的输入小于第二输 入端的输入且脉宽调制信号为最小占空比时断开所述第一开关， 其中所述第 一基准电压小于所述第二基准电压。
12、 如权利要求 11所述的电源转换器， 其特征在于： 在脉宽调制信号为 最大占空比或最小占空比时启动所述比较器。
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