WO2014009991A1 - ３次元構造のｍｏｓｆｅｔ及びその製造方法 - Google Patents

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    • H10D30/6219—Fin field-effect transistors [FinFET] characterised by the source or drain electrodes

Definitions

  • the present invention relates to a MOSFET having a three-dimensional structure and a manufacturing method thereof.
  • MOSFETs Metal Oxide Semiconductors Field Effects Transistors
  • the degree of integration has been further improved by adopting a three-dimensional array structure by multilayering by multilayer wiring technology, or by using a three-dimensional basic electronic device typified by FinFET to reduce device resistance characteristics. Therefore, further miniaturization and higher integration are achieved.
  • the electrical contact between the source / drain region and each corresponding electrode is an ohmic contact.
  • a silicidation technique is generally employed.
  • the structure of the source / drain regions is polycrystalline. It is a plane configuration and is composed of a plurality of different crystal planes. An electrode is attached to each of the different crystal planes, and a silicide region is provided between the electrode and the source / drain region.
  • the silicide regions provided on each of the different crystal planes serve to reduce the electric resistance of the current path flowing through the electrode / silicide region / source region and the electrode / silicide region / drain region as much as possible and enhance the characteristics of the formed transistor. Bear.
  • the electric resistance of the current path does not have to be considered as a problem, but the degree of integration is improved by miniaturization. As the size of the basic electronic device decreases and the size of the basic electronic device decreases, the problem of the electric resistance of the current path has become apparent.
  • the electric resistance of the current path is roughly classified into contact resistance between the electrode and the silicide region, between the silicide region and the source region / drain region, and internal resistance of the silicide region, source region / drain region.
  • the source / drain regions are high concentration regions formed by doping impurities such as boron (B) or phosphorus (P) in the Si layer at a high concentration.
  • the silicide region is a region formed by silicidation reaction between this high concentration region and an appropriate metal.
  • the internal resistance of the source region and drain region is reduced by optimizing the doping amount by appropriately selecting the material of the impurity to be doped. The reduction in contact resistance is achieved by proper metal selection and proper silicidation.
  • This element design protocol has also been applied to the case of a semiconductor device composed of a basic electronic element group having a source region and a drain region composed of a plurality of different crystal planes such as FinFET.
  • the source / drain regions are formed on one crystal plane.
  • the silicide region is uniformly formed regardless of the crystal plane.
  • the conventional method as described above or a method that is an extension of the conventional method improves the performance of the basic electronic element, such as a highly integrated semiconductor device configured by integrating a large number of basic electronic elements. We obtained the knowledge that it is difficult to achieve high performance.
  • One of the problems to be solved by the present invention is to provide a basic electronic element having essential element performance based on the size design even when the size is smaller, and an integrated semiconductor device configured by integrating the basic electronic elements. Is to provide.
  • Another object of the present invention is to provide a basic electronic element having essential element performance based on the size design even when the size is further reduced, and a method of manufacturing an integrated semiconductor device configured by integrating the basic electronic elements. That is.
  • Still another object of the present invention is to provide a basic electronic device having a structure having a source region and a drain region composed of a plurality of different crystal planes, and an integrated semiconductor device configured by integrating the basic electronic devices. That is.
  • One aspect of the semiconductor device of the present invention is a source region / drain region in which the basic electronic element is a MOS-FET having a three-dimensional structure, each having an electrode and a silicide region, and comprising a plurality of different crystal planes.
  • the silicide regions of the source region and drain region are different in crystal planes different from each other (“first semiconductor device” of the present invention).
  • Another aspect of the semiconductor device of the present invention is a MOS-FET having a three-dimensional structure as a basic electronic element, facing a channel region having a plurality of different crystal planes and a plurality of crystal planes of the channel region.
  • a gate electrode provided, a gate insulating film provided between the gate electrode and the channel region, and a first provided to sandwich the channel region so as to face in a direction in which a current flows in the channel region
  • a second semiconductor impurity high-concentration region, each high-concentration region has a plurality of different crystal faces and a silicide region provided directly on each crystal face, and the silicide region has a layer thickness of It is characterized by different crystal planes (“second semiconductor device” of the present invention).
  • semiconductor device means either or both of the basic electronic element and the integrated semiconductor device formed by integrating the basic electronic elements. Shall mean.
  • the present invention it is possible to obtain a basic electronic element having essential element performance based on the size design even if the size is further reduced, and an integrated semiconductor device configured by integrating the basic electronic elements.
  • FIG. 1 is a schematic perspective view showing one typical example of a MOSFET having a three-dimensional structure according to the present invention.
  • FIG. 2 is a schematic cross-sectional view taken along line AA shown in FIG.
  • FIG. 3 is a schematic cross-sectional view taken along line BB shown in FIG.
  • FIG. 4 is a first schematic process schematic explanatory view showing a pre-process of a process example of a specific manufacturing method of one example of the three-dimensional structure MOS-FET of the present invention.
  • FIG. 5 is a second schematic process schematic explanatory view showing an intermediate process of a process example of a specific manufacturing method of one example of the three-dimensional structure MOS-FET of the present invention.
  • FIG. 1 is a schematic perspective view showing one typical example of a MOSFET having a three-dimensional structure according to the present invention.
  • FIG. 2 is a schematic cross-sectional view taken along line AA shown in FIG.
  • FIG. 3 is a schematic cross-sectional view taken along line
  • FIG. 6 is a third schematic process schematic explanatory view showing a post-process of a process example of a specific manufacturing method of one example of the three-dimensional structure MOS-FET of the present invention.
  • FIG. 7 is a process diagram for schematically explaining one of typical examples of formation of a silicide region according to the present invention.
  • FIG. 8 is a process diagram for schematically explaining another typical example of formation of a silicide region according to the present invention.
  • FIG. 9 is a schematic cross-sectional view for explaining another typical example of the MOSFET having a three-dimensional structure according to the present invention.
  • FIGS. 1, 2 and 3 show one of typical examples of the MOSFET 100 having a three-dimensional structure according to the present invention.
  • FIG. 1 is a schematic perspective view
  • FIG. 2 is a schematic sectional view taken along line AA shown in FIG. 1
  • FIG. 3 is a schematic sectional view taken along line BB shown in FIG.
  • the MOSFET 100 includes an SOI layer region 201 in which a channel region (not shown) is formed, and a source region (n + region) 202 and a drain region (n + region) 203 on the outer side of the SOI layer region 201, respectively. Is provided.
  • a gate insulating film region 207 and a gate electrode layer region 208 are provided on the upper surface of the SOI layer region 201, respectively.
  • Silicide regions 204a and 204b are provided outside the source region 202 and the drain region 203, respectively.
  • the source electrode 205 is provided in the silicide region 204a and the drain electrode 206 is provided in direct contact with the silicide region 204b.
  • Each of the gate insulating film region 207 and the gate electrode layer region 208 includes not only the upper surface of the SOI layer region 201 but also the SOI layer along the flow direction of the current flowing in the channel region formed in the SOI layer region 201. It also extends to the side surface of the region 201. That is, each of the gate insulating film region 207 and the gate electrode layer region 208 includes the SOI layer region on three surfaces of the outer surface of the SOI layer region 201 along the flow direction of the current flowing in the SOI layer region 201. It is provided so as to surround 201.
  • the silicide regions 204a and 204b are side surfaces of the SOI layer region 201, and correspond to two side surfaces that are perpendicular or substantially perpendicular to the flow direction of the current flowing in the SOI layer region 201. It is provided in a state of being in direct electrical contact with the entire side surface or substantially the entire region.
  • a channel region formed in the SOI layer region 201 can be formed substantially or substantially in the entire region of the SOI layer region 201.
  • FIG. 4 is a first schematic process schematic explanatory view showing a pre-process of a process example of a specific manufacturing method of one example of the three-dimensional structure MOS-FET of the present invention
  • FIG. 6 is a third schematic process schematic explanatory diagram showing a subsequent process. 4, 5, and 6 explain the process up to the formation of the silicide region 204.
  • a preferred example of forming the silicide region 204 on each predetermined crystal plane is shown in FIGS.
  • a substrate 400 for forming a three-dimensional structure MOS-FET of the present invention is prepared, and an SOI layer 401 is formed thereon (“Step (4a)” in FIG. 4).
  • the base 400 includes a silicon substrate 101 and a BOX layer 102 provided thereon.
  • step (4b) the removed portion of the SOI layer 401 is etched by dry etching or the like to form an SOI layer region a402 (“step (4b)” in FIG. 4).
  • a gate insulating film (not shown) and a gate electrode layer 404 are formed of an insulating material such as SiO 2 on the SOI layer region a402 by film formation by sputtering and normal patterning.
  • the gate electrode layer 404 is made of, for example, Poly-Si (“step (5c)” in FIG. 5).
  • step (5d) in FIG. 5).
  • Impurities such as boron (B) are ion-implanted at a high concentration in the source / drain formation region of the SOI layer region a402, thereby forming a source region layer 405 and a drain region layer 406 which are high-concentration n + regions.
  • Step (6e) in FIG. 6).
  • anisotropic etching is performed by dry etching to form sidewalls 209a and 209b as shown in FIG. ) ").
  • Step (4a) Preparation of SOI wafer • Adjust the film thickness of the SOI layer as prescribed.
  • a gate insulating film is formed of an insulating material such as SiO 2 .
  • Step (5d) Etching of the gate electrode, etching of the gate insulating film / Poly-Si for gate electrode (gate electrode layer 404) is dry-etched to form the gate electrode layer region 208.
  • the gate insulating film is etched (dry etching or wet etching) to form a gate insulating film region a403.
  • Step (6e) Ions are implanted into the source / drain region layer.
  • Semiconductor impurities such as boron (B) or phosphorus (P) are ion implanted into the source / drain region layer to form a high concentration region layer (source region layer 405, 405).
  • a drain region layer 406) is formed.
  • Step (6f) Formation of sidewall 209, deposition of sidewall forming thin film, dry etching (anisotropic etching) of sidewall forming thin film
  • a metal layer b705 for forming a silicide is divided into two portions and is provided by an evaporation method as illustrated. At this time, the vapor deposition is carried out by selecting the vapor deposition conditions so as to obtain the optimum thickness of the silicide region on each crystal plane.
  • the layer thickness of the metal layer b705 on the (100) plane 702 is thicker than the layer thickness of the metal layer b705 on the (551) plane 701. Therefore, the layer thickness of the silicide region formed by the silicidation process applied later is also thicker on the (100) plane 702.
  • the thickness of the silicide region a708 formed on the (551) plane 701 depends on the metal used for silicidation.
  • the metal used for silicidation For example, in the case of eurobium (Er), preferably 4 nm The following is desirable.
  • a source region 202 and a drain region 203 are formed (see FIG. 2).
  • Step (7g) unnecessary metal layers 707a and 707b (unreacted metal layers) that are not silicided are removed by the above silicidation process ("Step (7g)" in FIG. 7).
  • a metal for forming an electrical contact is deposited to form a metal layer for forming a contact, and then unnecessary portions of the metal layer are removed by patterning to form a source electrode 205 and a drain electrode 206 ( (See FIG. 2).
  • a source / drain region having a three-dimensional structure is formed (step 7a in FIG. 7).
  • a resist is applied by a spin coater (step 7b in FIG. 7).
  • a metal film is formed to form a metal layer a704 (step 7c in FIG. 7).
  • ⁇ Er (Eurobium) is deposited by sputtering. Sputtering conditions: Ar gas flow rate 20 sccm, Pressure: 133 Pa (1 Torr), Film thickness: 8 nm
  • Step 7d in FIG. 7 Removal of resist and metal on the resist. For example, the metal film is lifted off while removing the resist with an organic solvent.
  • a metal film is formed to form a metal layer b705 (step 7e in FIG. 7).
  • ⁇ Er (Eurobium) is deposited by sputtering. Sputtering conditions: Ar gas flow rate 20 sccm, Pressure: 133 Pa (1 Torr), Film thickness: 2 nm
  • step 7f in FIG. 7 Silicidation is performed (step 7f in FIG. 7). Lamp annealing is performed at 600 ° C. for 2 minutes.
  • a three-dimensional source / drain region is formed (step 8a in FIG. 8).
  • a metal layer is formed in the same manner as in FIG. 7 by forming a metal film by tilting the base and performing anisotropic film formation under the following conditions (step 8b in FIG. 8).
  • -An Er film is formed by sputtering. Sputtering conditions: Ar gas flow rate 20 sccm, Pressure: 0.67 Pa (5 mTorr), An Er film is formed to 5 nm on the (100) plane and 1 nm on the (551) plane.
  • a metal layer is formed by tilting the base and performing anisotropic film formation under the following conditions to form a metal layer as in FIG. 7 (step 8c in FIG. 8).
  • Sputtering conditions Ar gas flow rate 20 sccm, Pressure: 0.67 Pa (5 mTorr), An Er film is formed to 5 nm on the (100) plane and 1 nm on the (551) plane.
  • an Er film of 10 nm is formed on the (100) plane and 2 nm on the (551) plane.
  • a metal (tungsten: W) layer for forming a contact is formed.
  • -A tungsten (W) film is formed by sputtering.
  • Sputtering conditions Ar gas flow rate ... 20 sccm, Pressure ... 1.33 Pa (10 mTorr), Film thickness ... 100 nm
  • FIG. 9 shows an example in which silicide regions are provided on four surfaces of a source / drain region having a three-dimensional structure.
  • the example of FIG. 9 is a modification of the example of FIG. That is, in the example of FIG. 2, silicide regions are provided on three surfaces.
  • silicide regions 901a and 901b are additionally provided. With such a structure, the current path can be secured more reliably.

Landscapes

  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

　本発明の解決しようとする課題の一つは、サイズがより小さくなってもそのサイズ設計に基づく本質的素子性能を有する基本電子素子及びその基本電子素子を集積して構成した集積化半導体装置を提供することである。本発明の解決手段は、３次元構造のＭＯＳ－ＦＥＴにおいて、異なる複数の結晶面を有するチャネル領域と、該チャンル領域の複数の結晶面に対面して設けられているゲート電極と、該ゲート電極と前記チャネル領域の間に設けてあるゲート絶縁膜と、前記チャネル領域の電流を流す方向に対面し該チャネル領域を挟むように設けられた第一、第二のシリサイド領域と、を備えたことにある。

Description

３次元構造のＭＯＳＦＥＴ及びその製造方法
　本発明は、３次元構造のＭＯＳＦＥＴ及びその製造方法に関するものである。
　ＩＣ（集積回路）やＬＳＩ（大規模集積回路）のような半導体装置の開発の歴史の殆どは、微細化と高集積化によって進展してきた。
　半導体装置の構成要素の一つである、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のような基本電子素子の寸法（特にゲート長）は縮小の一途を辿り、所謂、スケーリング則に沿う形で基本電子素子の微細化が進められてきた。しかも、スケーリングによる高性能化の維持も図られてきている。
　しかし、基本電子素子の微細化の世代が進むごとに種々の課題が生じ、その都度、解決策が施されてきてはいるが、基本電子素子の本来の特性を確保しながら微細化を図って集積度を高めるのに基本電子素子の２次元構造（プレナー構造）・２次元配列では、その限界が見え始めてきている。
　最近は、多層配線技術による多層化による３次元配列構造の採用で集積度を更に高め、或いは、ＦｉｎＦＥＴに代表されるような立体構造の基本電子素子の採用で、微細化による素子の耐特性低下を図ってより一層の微細化・高集積化が図られている。
　他方、トランジスタのような基本電子素子、例えばＭＯＳトランジスタの場合でいえば、ソース・ドレイン領域と対応の各電極との間の電気的接触がオーミックコンタクトであることが理想とされる。そのために、一般的にはシリサイド化の技術が採用されている。
　より微細化を進めながら微細化による素子特性の低下を避けて高機能を達成することが出来る、例えば、ＦｉｎＦＥＴのような３次元構造の基本電子素子の場合、ソース・ドレイン領域の構造は多結晶面構成であり、複数の異なる結晶面で構成されている。この異なる結晶面のそれぞれに電極が付設されるが、この電極とソース・ドレイン領域との間にシリサイド領域が設けられる。
　異なる結晶面のそれぞれにおいて設けられるシリサイド領域は、電極・シリサイド領域・ソース領域及び電極・シリサイド領域・ドレイン領域を流れる電流のパスの電気抵抗をできるだけ小さくし、形成されるトランジスタの特性を高める役目を担う。
　基本電子素子のサイズがこれまでのようにある程度の大きさを有している場合は、前記の電流のパスの電気抵抗はそれ程問題視される必要はなかったが、微細化による集積度の向上が高まり基本電子素子のサイズが小さくなるにつれ前記の電流のパスの電気抵抗の問題が顕在化してきた。
　電流パスの電気抵抗は、電極とシリサイド領域の間、シリサイド領域とソース領域・ドレイン領域との間の接触抵抗と、シリサイド領域及びソース領域・ドレイン領域の内部抵抗とに大別される。
　半導体基板にシリコンウェハー若しくはＳＯＩ基板を利用する場合、ソース・ドレイン領域は、例えばボロン（Ｂ）若しくはリン（Ｐ）などの不純物をＳｉ層に高濃度にドープして形成された高濃度領域であり、シリサイド領域は、この高濃度領域と適当な金属とをシリサイド化反応させて形成した領域である。ソース領域・ドレイン領域の内部抵抗の低減は、ドープする不純物の材料選択を適切にしてそのドープ量を最適化することでなされる。接触抵抗の低減は、金属の適切な選択と適切なシリサイド化処理によって実現される。
　この素子設計プロトコールは、ＦｉｎＦＥＴのような複数の異なる結晶面で構成されているソース領域・ドレイン領域を有する基本電子素子群で構成されている半導体装置の場合にも適用されてきている。
　しかも、これまでは、ＦｉｎＦＥＴのような複数の異なる結晶面で構成されているソース領域・ドレイン領域を有する基本電子素子の場合であっても、ソース領域・ドレイン領域が一つの結晶面に形成されている２次元構造の基本電子素子の場合と同様に、結晶面によらず一様にシリサイド領域を形成していた。
　しかしながら、本発明者等が鋭意研究した結果、基本電子素子のサイズがある程度以下になるとシリサイド領域には結晶面依存性が顕在化し、基本電子素子の微細化が高まるに連れその結晶面依存性も高まり、微細化をより高めるには上記のような従来法若しくはその延長にある方法では、基本電子素子の性能向上、如いては多数の基本電子素子を集積して構成する高集積化半導体装置の高性能化を図ることが難しいという知見を得た。
　本発明の解決しようとする課題の一つは、サイズがより小さくなってもそのサイズ設計に基づく本質的素子性能を有する基本電子素子及びその基本電子素子を集積して構成した集積化半導体装置を提供することである。
　本発明の他の課題は、サイズがより小さくなってもそのサイズ設計に基づく本質的素子性能を有する基本電子素子及びその基本電子素子を集積して構成する集積化半導体装置の製造法を提供することである。
　本発明の更にもう一つの課題は、複数の異なる結晶面で構成されているソース領域・ドレイン領域を有する構造の基本電子素子及びその基本電子素子を集積して構成した集積化半導体装置を提供することである。
　これらの課題は、結晶面毎に最適なシリサイド領域を形成することによって達成される。
　本発明の半導体装置の一つの側面は、基本電子素子が３次元構造のＭＯＳ－ＦＥＴであって、それぞれ電極とシリサイド領域を有し、複数の異なる結晶面で構成されているソース領域・ドレイン領域を有する構造を備え、該ソース領域・ドレイン領域のシリサイド領域の層厚が異なる結晶面で異なることを特徴とする（本発明の「第一の半導体装置」）。
　本発明の半導体装置のもう一つの側面は、基本電子素子が３次元構造のＭＯＳ－ＦＥＴであって、異なる複数の結晶面を有するチャネル領域と、該チャネル領域の複数の結晶面に対面して設けられているゲート電極と、該ゲート電極と前記チャネル領域の間に設けてあるゲート絶縁膜と、前記チャネル領域の電流を流す方向に対面し該チャネル領域を挟むように設けられた第一、第二の半導体不純物の高濃度領域と、を備え、各高濃度領域は、異なる複数の結晶面を有すると共に各結晶面上に直接設けられたシリサイド領域を有し、該シリサイド領域の層厚が異なる結晶面で異なることを特徴とする（本発明の「第二の半導体装置」）。
　以後、本発明においては、特別に断ることなければ、「半導体装置」の語は、上記の基本電子素子及びその基本電子素子を集積して構成した集積化半導体装置の両者若しくは何れか一つを意味するものとする。
　本発明によれば、サイズがより小さくなってもそのサイズ設計に基づく本質的素子性能を有する基本電子素子及びその基本電子素子を集積して構成した集積化半導体装置を得ることができる。
　本発明のその他の特徴及び利点は、添付図面を参照とした以下の説明により明らかになるであろう。なお、添付図面においては、同じ若しくは同様の構成には、同じ参照番号を付す。
　添付図面は明細書に含まれ、その一部を構成し、本発明の実施の形態を示し、その記述と共に本発明の原理を説明するために用いられる。
図１は、本発明の３次元構造のＭＯＳＦＥＴの典型例の一つを示す模式的斜視図である。 図２は、図１に示す線ＡＡでの模式的切断面図である。 図３は、図２に示す線ＢＢでの模式的切断面図である。 図４は、本発明の３次元構造のＭＯＳ－ＦＥＴの一つの例の具体的製法の工程例の前工程を示す第一の模式的工程概略説明図である。 図５は、本発明の３次元構造のＭＯＳ－ＦＥＴの一つの例の具体的製法の工程例の中工程を示す第二の模式的工程概略説明図である。 図６は、本発明の３次元構造のＭＯＳ－ＦＥＴの一つの例の具体的製法の工程例の後工程を示す第三の模式的工程概略説明図である。 図７は、本発明に係るシリサイド領域の形成の典型例の一つを模式的に説明するための工程図である。・ 図８は、本発明に係るシリサイド領域の形成のもう一つの典型例を模式的に説明するための工程図である。 図９は、本発明の３次元構造のＭＯＳＦＥＴのもう一つの典型例を説明するための模式的切断面である。
　以下、本発明を具体的に説明するが、本発明はそれらの例に限定されるものでない。
　図１，２，３に本発明の３次元構造のＭＯＳＦＥＴ１００の典型例の一つが示される。図１は、その模式的斜視図、図２は、図１に示す線ＡＡでの模式的切断面図、図３は、図２に示す線ＢＢでの模式的切断面図である。
　ＭＯＳＦＥＴ１００は、チャネル領域（図示されてない）が形成されるＳＯＩ層領域２０１、該ＳＯＩ層領域２０１の外側サイドには、ソース領域（ｎ＋領域）２０２、ドレイン領域（ｎ＋領域）２０３がそれぞれ設けられている。
　前記ＳＯＩ層領域２０１の上面にはゲート絶縁膜領域２０７、ゲート電極層領域２０８がそれぞれ設けられている。
　前記ソース領域２０２、前記ドレイン領域２０３の外側のそれぞれには、シリサイド領域２０４ａ，２０４ｂがそれぞれ設けてある。
　前記シリサイド領域２０４ａには、ソース電極２０５が、前記シリサイド領域２０４ｂには、ドレイン電極２０６が、それぞれ電気的に直接接触する状態に設けてある。
　前記ゲート絶縁膜領域２０７、前記ゲート電極層領域２０８のそれぞれは、前記ＳＯＩ層領域２０１の上面だけでなく前記ＳＯＩ層領域２０１に形成されるチャネル領域内を流れる電流の流れ方向に沿う前記ＳＯＩ層領域２０１の側面にも延在して設けてある。即ち、前記ゲート絶縁膜領域２０７、前記ゲート電極層領域２０８のそれぞれは、前記ＳＯＩ層領域２０１内を流れる電流の流れ方向に沿う前記ＳＯＩ層領域２０１の外面の中の３面に前記ＳＯＩ層領域２０１を囲うように設けられている。
　前記シリサイド領域２０４ａ，２０４ｂは、それぞれ、前記ＳＯＩ層領域２０１の側面であって、前記ＳＯＩ層領域２０１内を流れる電流の流れ方向に対して垂直乃至は略垂直な２つの側面の中の対応する側面の全域若しくは実質上の全域に、電気的に直接接触する状態で設けられてある。
　このように前記シリサイド領域２０４ａ，２０４ｂを設けることにより、前記ＳＯＩ層領域２０１に形成されるチャネル領域を前記ＳＯＩ層領域２０１の略あるいは実質上の全域に形成することが出来る。
　図４は、本発明の３次元構造のＭＯＳ－ＦＥＴの一つの例の具体的製法の工程例の前工程を示す第一の模式的工程概略説明図、図５は、その中工程を示す第二の模式的工程概略説明図、図６は、その後工程を示す第三の模式的工程概略説明図、である。図４，５，６は、シリサイド領域２０４を形成する前までの工程を説明するものである。尚、各所定の結晶面にシリサイド領域２０４を形成する好適な例は、図７，８に示される。
　先ず、本発明の３次元構造のＭＯＳ－ＦＥＴを形成するための基体４００を用意し、その上にＳＯＩ層４０１を形成する（図４の「工程（４ａ）」）。基体４００は、シリコン基板１０１とその上に設けたＢＯＸ層１０２とで構成されている。
　次いで、ドライエッチングなどでＳＯＩ層４０１の除去部分をエッチングしＳＯＩ層領域ａ４０２を形成する（図４の「工程（４ｂ）」）。
　その後、スパッタ法での成膜と通常のパターニングにより前記ＳＯＩ層領域ａ４０２上にＳｉＯ２などの絶縁材料でゲート絶縁膜（不図示）とゲート電極層層４０４を形成する。ゲート電極層４０４は、例えば、Ｐｏｌｙ－Ｓｉなどで構成される（図５の「工程（５ｃ）」）。
　その後、レジスト塗布、パターン露光、エッチング、洗浄などを施すことでパターニングして、ゲート絶縁膜領域ａ４０３、ゲート電極層領域２０８を形成する（図５の「工程（５ｄ）」）。
　ＳＯＩ層領域ａ４０２のソース・ドレインの形成領域に、ボロン（Ｂ）などの不純物を高濃度にイオン注入することで、高濃度のｎ＋領域であるソース領域層４０５、ドレイン領域層４０６を形成する（図６の「工程（６ｅ）」）。
　次に、ＳｉＯ２などの絶縁材料をスパッタ法などで堆積させた後、ドライエッチング法で異方性エッチングし、サイドウォール２０９ａ，２０９ｂをそれぞれ図示のように形成する（図６の「工程（６ｆ）」）。
　以上説明した工程（図４乃至５）の要点を以下にまとめて記す。
工程（４ａ）ＳＯＩウェハの準備
・ＳＯＩ層の膜厚を所定通りに調整する。
工程（４ｂ）ＳＯＩ層素子分離
・ドライエッチングで素子分離部のパターン形成
工程（５ｃ）ゲート絶縁膜の形成、ゲート電極の成膜
・ＳｉＯ２などの絶縁材料でゲート絶縁膜を形成する。
・ゲート電極用Ｐｏｌｙ－Ｓｉのデポジッション
工程（５ｄ）ゲート電極のエッチング、ゲート絶縁膜のエッチング
・ゲート電極用Ｐｏｌｙ－Ｓｉ（ゲート電極層４０４）をドライエッチング処理して、ゲート電極層領域２０８を形成する。
・ゲート絶縁膜をエッチング（ドライエッチング又はウェットエッチング）処理して、ゲート絶縁膜領域ａ４０３を形成する。
工程（６ｅ）ソース・ドレイン領域層にイオン注入する
・ソース・ドレイン領域層へボロン（Ｂ）又は燐（Ｐ）等の半導体不純物をイオン注入して不純物の高濃度領域層（ソース領域層４０５，ドレイン領域層４０６）を形成する。
工程（６ｆ）サイドウォール２０９の形成
・サイドウォール形成用薄膜のデポジッション
・サイドウォール形成用薄膜をドライエッチング（異方性エッチング）処理
［シリサイド領域の形成例１］
　次に、シリサイド領域を設ける例を図７に従って説明する。図７の工程（７ｃ）乃至（７ｅ）において、シリサイド形成用の金属（メタル）層ｂ７０５を二度に分けて蒸着法により図示のごとく設ける。この際、各結晶面に最適なシリサイド領域の層厚になるように蒸着条件を選択して蒸着する。
　図の例の場合、（５５１）面７０１上のメタル層ｂ７０５の層厚に比べ（１００）面７０２上のメタル層ｂ７０５の層厚の方が厚くなっている。従って、後で適用されるシリサイド化処理により形成されるシリサイド領域の層厚も（１００）面７０２上の方が厚い。
　本発明に於いては、（５５１）面７０１に形成するシリサイド領域ａ７０８の層厚は、シリサイド化に使用される金属にもよるが、例えば、ユーロビウム（Ｅｒ）の場合だと、好ましくは、４ｎｍ以下であるのが望ましい。
　次いで、熱処理して、メタル層ｂ７０５とソース領域層４０５およびドレイン領域層４０６との各界面領域にシリサイド領域ａ７０８、シリサイド領域７０９ａ，７０９ｂをそれぞれ形成する（図７の「工程（７ｆ）、（７ｇ）」）。同時に、ソース領域２０２、ドレイン領域２０３がそれぞれ形成される（図２参照）。
　次いで、上記のシリサイド化処理で、シリサイドされてない不要メタル層７０７ａ，７０７ｂ（未反応メタル層）を除去する（図７の「工程（７ｇ）」）。
　その後、電気的コンタクト形成用の金属を蒸着してコンタクト形成用の金属層を形成し、次いで、パターニングにより該金属層の不要な部分を除去して、ソース電極２０５、ドレイン電極２０６を形成する（図２参照）。
　以上説明した工程の中、シリサイド領域を形成する要点の形成条件の一例を以下にまとめて記す。
（ａ）３次元構造のソース・ドレイン領域を形成する（図７の工程７ａ）。
（ｂ）スピンコータでレジストを塗布する（図７の工程７ｂ）。
（ｃ）メタル成膜を行ってメタル層ａ７０４を形成する（図７の工程７ｃ）。
・スパッタ法で、Ｅｒ（ユーロビウム）を成膜する。
・スパッタリング条件：Ａｒガス流量・・・２０ sccm,
　　　　　　　　　　　圧力・・・１３３ Pa(１ Torr),
　　　　　　　　　　　膜厚・・・８ nm
（ｄ）レジストおよびレジスト上のメタルの除去（図７の工程７ｄ）。
　例えば、有機溶剤でレジストを剥離しながら、メタル膜をリフトオフする。
（ｅ）メタル成膜を行って、メタル層ｂ７０５を形成する（図７の工程７ｅ）。
・スパッタ法で、Ｅｒ（ユーロビウム）を成膜する。
・スパッタリング条件：Ａｒガス流量・・・２０ sccm,
　　　　　　　　　　　圧力・・・１３３ Pa(１ Torr),
　　　　　　　　　　　膜厚・・・２ nm
（ｆ）シリサイド化処理する（図７の工程７ｆ）。
　６００℃で２min間、ランプアニールする。
（ｇ）未反応メタルを除去する（図７の工程７ｇ）。
　ＳＰＭ(H2SO4:H2O2=4:1)を３０sec間適用する。
［シリサイド領域の形成例２］
　次に、シリサイド領域を設けるもう一つの例を図８に従って説明する。煩雑さを避けるために、以下にまとめ書きして置くことにする。
（ａ）３次元構造ソース・ドレイン領域を形成する（図８の工程８ａ）。
（ｂ）以下の条件で、基体を傾け、かつ異方的な成膜を行うことでメタル成膜を行って図７の場合と同様にメタル層を形成する（図８の工程８ｂ）。
・スパッタ法でＥｒ膜を形成する。
・スパッタリング条件：Ａｒガスの流量・・・２０ sccm,
　　　　　　　　　　　圧力・・・０．６７ Pa(５ mTorr),
・（１００）面上に５ nm、（５５１）面上に１ nm、Ｅｒ膜を形成する。
（ｃ）以下の条件で、基体を傾け、かつ異方的な成膜を行うことでメタル成膜を行って図７の場合と同様にメタル層を形成する（図８の工程８ｃ）。
・スパッタリング条件：Ａｒガスの流量・・・２０ sccm,
　　　　　　　　　　　圧力・・・０．６７ Pa(５ mTorr),
・（１００）面上に５ nm、（５５１）面上に１ nm、Ｅｒ膜を形成する。
　この２回の成膜で、（１００）面上に１０ nm、（５５１）面上に２ nm、Ｅｒ膜が形成される。
（ｄ）シリサイド化処理
　６００℃で２min間、ランプアニールする。
（ｅ）未反応メタル除去
　ＳＰＭ(H2SO4:H2O2=4:1)を３０sec間適用する。
　以下に、ソース電極２０５、ドレイン電極２０６を形成する場合の一例を記す。
（１）コンタクト形成用の金属（タングステン：Ｗ）層を形成する。
・スパッタ法に依り、タングステン（Ｗ）膜を形成する。
・スパッタリング条件：Ａｒガスの流量・・・・２０ sccm,
　　　　　　　　　　　圧力・・・・１．３３ Pa(１０ mTorr),
　　　　　　　　　　　膜厚・・・・１００ nm
（２）コンタクト形成用の金属（タングステン：Ｗ）層の不要部分をドライエッチングで除去する。
・Ｗのドライエッチング条件：Ａｒガスの流量・・・・１００ sccm,
　　　　　　　　　　　　　　ＳＦ６ガスの流量・・・・２０ sccm,
　　　　　　　　　　　　　　圧力・・・・１．３３ Pa(１０ mTorr),
　　　　　　　　　　　　　　ＲＦパワー・・・・３０Ｗ
　図９には、シリサイド領域を、立体構造のソ－ス・ドレイン領域の４つの面に設けた例が示される。図９の例は、図２の例の変形例である。即ち、図２の例の場合は、３つの面にシリサイド領域が設けてあるが、図９の例の場合は、加えて、シリサイド領域９０１ａ、９０１ｂが夫々設けてある。このような構造とすることで、電流路の確保がより確実になる。
　本発明は上記実施の形態に制限されるものではなく、本発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、本発明の範囲を公にするために、以下の請求項を添付する。
１００　　ＦＥＴ
１０１　　シリコン基板
１０２　　ＢＯＸ層
２０１　　ＳＯＩ層領域
２０２　　ソース領域
２０３　　ドレイン領域
２０４　　シリサイド領域
２０５　　ソース電極
２０６　　ドレイン電極
２０７　　ゲート絶縁膜領域
２０８　　ゲート電極層領域
２０９　　サイドウォール
４００　　基体
４０１　　ＳＯＩ層
４０２　　ＳＯＩ層領域ａ
４０３　　ゲート絶縁膜領域ａ
４０４　　ゲート電極層
４０５　　ソース領域層
４０６　　ドレイン領域層
４０７　　上面ウォール
７０１　　（５５１）面
７０２　　（１００）面
７０３　　レジスト膜
７０４　　メタル層ａ（シリサイド形成用の金属層）
７０５　　メタル層ｂ（シリサイド形成用の金属層）
７０６　　シリサイド化領域
７０７　　不要（未反応）メタル層
７０８　　シリサイド領域ａ
７０９　　シリサイド領域
８０１　　（５５１）面
８０２　　（１００）面
８０３　　シリサイド化領域
８０４　　シリサイド領域ａ
８０５　　シリサイド領域
８０６　　不要（未反応）メタル層
９０１　　シリサイド領域

Claims (2)

  1. 　基本電子素子が３次元構造のＭＯＳ－ＦＥＴであって、それぞれ電極とシリサイド領域を有し、複数の異なる結晶面で構成されているソース領域・ドレイン領域を有する構造を備え、該ソース領域・ドレイン領域のシリサイド領域の層厚が異なる結晶面で異なることを特徴とする半導体装置。
  2. 　基本電子素子が３次元構造のＭＯＳ－ＦＥＴであって、異なる複数の結晶面を有するチャネル領域と、該チャネル領域の複数の結晶面に対面して設けられているゲート電極と、該ゲート電極と前記チャネル領域の間に設けてあるゲート絶縁膜と、前記チャネル領域の電流を流す方向に対面し該チャネル領域を挟むように設けられた第一、第二の半導体不純物の高濃度領域と、を備え、各高濃度領域は、異なる複数の結晶面を有すると共に各結晶面上に直接設けられたシリサイド領域を有し、該シリサイド領域の層厚が異なる結晶面で異なることを特徴とする半導体装置。
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