WO2014006655A1 - Iii族窒化物半導体素子およびその製造方法 - Google Patents

Iii族窒化物半導体素子およびその製造方法 Download PDF

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明煥 ▲チョ▼
錫雨 李
弼國 張
會永 梁
眞熙 金
虎均 盧
細榮 文
鳥羽　隆一
嘉孝 門脇
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Definitions

  • the present invention relates to a group III nitride semiconductor device and a manufacturing method thereof.
  • Semiconductor devices include various devices such as field effect transistors (FETs) and light emitting diodes (LEDs).
  • FETs field effect transistors
  • LEDs light emitting diodes
  • a III-V semiconductor composed of a compound of a group III element and a group V element is used.
  • Group III nitride semiconductors using Al, Ga, In, etc. as group III elements and N as group V elements have a high melting point, a high nitrogen dissociation pressure, and are difficult to grow bulk single crystals, and are large in diameter and inexpensive. Because there is no conductive single crystal substrate, it is generally formed by growing on a sapphire substrate.
  • the sapphire substrate is insulative and no current flows. Therefore, in recent years, a group III nitride semiconductor layer including a light emitting layer is formed on a growth substrate such as a sapphire substrate, and a separate support is bonded onto the group III nitride semiconductor layer, and then the sapphire substrate is peeled off. Research has been made on a method of manufacturing a vertical structure LED chip or the like in which a group III nitride semiconductor layer is supported by a support by (lift-off).
  • the group III nitride semiconductor LED chip 200 of FIG. 10 has a semiconductor structure having an n-type group III nitride semiconductor layer (n layer) 201, a light emitting layer 202, and a p-type group III nitride semiconductor layer (p layer) 203 in this order.
  • the part 204 has a structure supported by the submount substrate 210.
  • An n-side contact layer 205 is provided on the n-layer 201 at the bottom of the recess that penetrates the p-layer 203 and the light-emitting layer 202, and a p-side contact layer 206 is provided on the p-layer 203.
  • An insulating layer 207 that insulates the n-side contact layer 205 and the p-side contact layer 206 is formed therebetween.
  • An Au bump 208 ⁇ / b> A that conducts with the n-side contact layer and an Au bump 208 ⁇ / b> B that conducts with the p-side contact layer both extend to the same side of the semiconductor structure 204.
  • the submount substrate 210 is provided with an n-layer wiring 210A and a p-layer wiring 210B. Then, the Au bump 208A and the n-layer wiring 210A are joined, and the Au bump 208B and the p-layer wiring 210B are joined. An underfill 209 made of an epoxy resin is filled between the Au bumps 208A and 208B.
  • the back surface of the support 210 is provided with solder 211 that is electrically connected to the n-layer wiring 210 ⁇ / b> A and the p-layer wiring 210 ⁇ / b> B, and the LED chip 200 is connected to the package substrate or printed wiring board (not shown) via the solder 211. Etc.
  • Such an LED chip 200 is manufactured, for example, by the following lift-off method.
  • an n layer 201, a light emitting layer 202, and a p layer 203 are epitaxially grown on a growth substrate (not shown) such as a sapphire substrate.
  • a growth substrate such as a sapphire substrate.
  • an n-side contact layer 205, a p-side contact layer 206, an insulating layer 207, and Au bumps 208A and 208B are formed using a known film forming technique such as etching, vapor deposition, plating, and patterning.
  • the growth substrate is positioned and pressed against the support substrate 210 so that the Au bump 208A and the n-layer wiring 210A are joined, and the Au bump 208B and the p-layer wiring 210B are joined. Thereafter, underfill 209 is injected, and finally the growth substrate is lifted off to obtain the LED chip 200.
  • Patent Document 1 Such a manufacturing method is described in Patent Document 1 and Patent Document 2.
  • Patent Document 1 also describes forming an underfill 209 before bonding the Au bumps 208 ⁇ / b> A and 208 ⁇ / b> B to the support substrate 210.
  • the LED chip as described above uses a large amount of underfill between the Au bumps, which has a significantly lower heat dissipation than the Au bump, and it has also been noted that this is an obstacle to the heat dissipation of the LED chip. .
  • the present inventors have found that the above-mentioned problem occurs when a group III nitride semiconductor device in which a current path to the n layer and a current path to the p layer are secured on the same side of the semiconductor structure is formed by the chemical lift-off method. It has been recognized that solving this problem is important for mass production and performance improvement of group III nitride semiconductor devices.
  • the present invention provides a group III nitride semiconductor device with higher heat dissipation and a group III nitride semiconductor device capable of producing such a group III nitride semiconductor device with a higher yield. It is an object to provide a manufacturing method.
  • the gist of the present invention is as follows. (1) a first step of forming a semiconductor structure part formed by sequentially laminating a first conductive group III nitride semiconductor layer, an active layer, and a second conductive group III nitride semiconductor layer on a growth substrate; , A second step of removing a part of the second conductive group III nitride semiconductor layer and the active layer to expose a part of the first conductive group III nitride semiconductor layer; Forming a first contact layer on the exposed portion of the first conductive group III nitride semiconductor layer, and forming a second contact layer on the second conductive group III nitride semiconductor layer; An insulating layer is formed on the exposed semiconductor structure, the first contact layer, and the second contact layer by exposing a part of the first contact layer and a part of the second contact layer.
  • a fourth step A first structure made of an insulator and crossing the exposed surface is formed on a part of the insulating layer, and the exposed surface of the first contact layer is formed by the first structure.
  • a plating layer is grown from each of the first and second exposed surfaces, and a first support body functioning as a first electrode is formed on the first exposed surface to contact the exposed portion of the first contact layer.
  • the sixth step includes Forming a first layer of the first support body on the first exposed surface, and plating and growing the first layer of the second support body on the second exposed surface; Forming a second structure made of an insulator connected to the first structure on the first layer of the first support body; The second layer of the first support body and the second layer of the second support body are further grown by plating from the exposed first layer of the first support body and the first layer of the second support body, respectively.
  • Plating process The group III nitride according to (2) above, wherein the upper area of the second layer of the second support body is larger than the upper area of the second layer of the second support body after the first plating step A method for manufacturing a semiconductor device.
  • a semiconductor structure having a first conductivity type group III nitride semiconductor layer, an active layer, and a second conductivity type group III nitride semiconductor layer in this order; A first contact layer provided on the first conductivity type group III nitride semiconductor layer at the bottom of a recess penetrating the second conductivity type group III nitride semiconductor layer and the active layer; A second contact layer provided on the second conductivity type group III nitride semiconductor layer; A portion of the first contact layer; a portion of the second contact layer; and the first structure provided on the semiconductor structure located between the first contact layer and the second contact layer.
  • An insulating layer for insulating the contact layer and the second contact layer A single first support body, which is provided on the insulating layer, partially contacts the first contact layer and functions as a first electrode, and partially contacts the second contact layer to form a second electrode.
  • the first and second support bodies each include a first layer provided on the insulating layer, and a second layer provided on the first layer,
  • the structure includes: a first structure located between the first layers of the first and second support bodies; and the second structure of the first and second support bodies connected to the first structure.
  • a Group III nitride semiconductor device with higher heat dissipation and a method for manufacturing a Group III nitride semiconductor device capable of producing such a Group III nitride semiconductor device with a higher yield are provided. Can be provided.
  • FIG. 7 is a schematic side cross-sectional view illustrating a process subsequent to FIG. 6.
  • FIG. 6 A) and (B) are schematic top views of FIGS.
  • A) is a schematic side cross-sectional view of a conventional group III nitride semiconductor LED chip, and (B) is a II-II cross-sectional view of (A).
  • FIG. 8A is a top view corresponding to FIG. 1B, and the II cross section in FIG. 8A corresponds to FIG. Note that cross-sectional views other than FIG. 1B are also in the same position.
  • FIG. 8B is a top view corresponding to FIG.
  • FIG. 9A is a top view corresponding to FIG.
  • FIG. 9B is a top view corresponding to FIG.
  • a lift-off layer 104 is formed on a growth substrate 102.
  • an i-type group III nitride semiconductor layer 106 (hereinafter referred to as “i-layer”) is formed as a buffer layer.
  • the n-type group III nitride semiconductor layer 108 which is the first conductivity type is formed.
  • n layer an active layer 110 and a second conductivity type p-type group III nitride semiconductor layer 112 (hereinafter referred to as “p layer”) are sequentially stacked. This is the first step.
  • the i-type group III nitride semiconductor layer refers to a layer to which a specific impurity is not intentionally added (undoped layer). Ideally, it is preferable to use a semiconductor that does not contain impurities at all. However, a semiconductor that does not function electrically as p-type or n-type may be used, and has a low carrier concentration (for example, less than 5 ⁇ 10 16 / cm 3 Can be referred to as i-type.
  • a part of the p layer 112, the active layer 110, the n layer 108, and the i layer 106 is removed, and a part of the growth substrate 102 is formed.
  • the grooves 116 exposed at the bottom in a lattice shape, a plurality of semiconductor structure portions 114 each including an n layer 108, an active layer 110, and a p layer 112 having a transverse cross-sectional shape aligned vertically and horizontally are formed.
  • a structure formed on the growth substrate 102 and defined by the grooves 116 is hereinafter referred to as an element unit 115.
  • the element unit 115 finally becomes a group III nitride semiconductor element.
  • a substrate including the growth substrate 102 and all structures formed thereon is called a “wafer”.
  • each element unit 115 a part of the p layer 112 and the active layer 110 is removed to expose a part of the n layer 108.
  • the exposed portion 108A of the n layer is circular and is formed in four locations in each semiconductor structure portion 114.
  • the arrangement position, the number of arrangements, and the like can be appropriately set in consideration of the current spreading length and the chip size due to the layer structure of the semiconductor structure 114.
  • n-side contact layer 118 as a first contact layer is formed on the exposed portion 108A of the n layer.
  • a third step of forming a p-side contact layer 120 as a second contact layer on substantially the entire surface of the p layer 112 is performed.
  • a fourth step of forming the insulating layer 122 in each element unit 115 is performed.
  • the insulating layer 122 is formed on the exposed surface of the element unit 115, specifically, on the exposed portion of the semiconductor structure 114, the n-side contact layer 118, and the p-side contact layer 120.
  • the insulating layer 122 is not formed on a part of the n-side contact layer 118 and a part of the p-side contact layer 120 but is exposed.
  • the exposed portion 118A of the n-side contact layer has a circular shape at the center portion of the n-type contact layer 118, and the exposed portion 120A of the p-type contact layer is p-type in the top view (FIG. 9A).
  • the layer 112 extends in a straight line between the end portion 112A of the layer 112 and the exposed portion 108A of the n layer closest to the end portion.
  • a portion where the exposed portion 108A of the n layer, the n-side contact layer 118, and the p-side contact layer 120 are covered with the insulating layer 122 is indicated by a broken line.
  • the shape of the exposed portion 108A for forming the n-type contact layer is not necessarily circular, and may be concentric or comb-shaped.
  • the lattice-shaped grooves 116 are closed with the first resin 124 every other row in the vertical direction. Accordingly, only one side surface of each element unit 115 is covered with the first resin 124. The first resin 124 is removed in a later step.
  • a plating seed layer 126 is formed on almost the entire exposed surface on the front side of the wafer.
  • plating is performed on the insulating layer 122 between the exposed portion 120A of the p-contact layer and the exposed portion 118A of the n-contact layer in a straight line substantially parallel to the exposed portion 120A of the p-contact layer.
  • the seed layer 126 is not formed, and a part of the insulating layer 122 is exposed.
  • each element unit 115 specifically, an exposed portion of the insulating layer 122 where the plating seed layer 126 is not formed is covered on a part of the insulating layer 122. Then, a fifth step of forming a first structure 128 made of an insulator and crossing the exposed surface of each element unit 115 is performed. Due to the first structure 128, the exposed surface of each element unit 115 includes a first exposed surface 130 having an exposed portion 118A of the n-side contact layer and a second exposed surface 132 having an exposed portion 120A of the p-side contact layer. Separated. The first and second exposed surfaces 130 and 132 are defined as exposed surfaces excluding the plating seed layer 126. In FIG. 3A, in each element unit 115, the left side of the first structure 128 is the first exposed surface 130 and the right side is the second exposed surface 132.
  • the second resin 134 is formed on the first resin 124 like the first structure 128 via the plating seed layer 126. This second resin 134 is also removed in a later step.
  • the sixth step includes a first plating step shown in FIGS. 3B and 9B, a second structure forming step shown in FIG. 4, and a second plating step shown in FIG. including.
  • a first layer 136A of the first support body is formed on the first exposed surface 130, and the second exposed surface 132 is formed.
  • a first layer 138A of the second support body is grown by plating. Plating growth is stopped at the stage where the first layers 136A and 138A do not merge.
  • the first layer 136A of the first support body is in contact with the exposed portion 118A (broken line in the figure) of the n-side contact layer, and the first layer 138A of the second support body is on the p side. It is in contact with the exposed portion 120A (broken line in the figure) of the contact layer.
  • the first structure 128 is located between the first layers 136A and 138A of the first and second support bodies.
  • a second structure 140 made of an insulator connected to the first structure 128 is formed on the first layer 136A of the first support body.
  • the second structure 140 is formed linearly wider than the first structure 128.
  • the third resin 142 connected to the second resin 134 is linearly formed on the second resin 134.
  • the second layer 136B of the first support body and A second layer 138B of the second support body is further grown by plating.
  • the plating growth is stopped at the stage where the second layers 136B and 138B do not merge.
  • the second structure 140 is located between the second layers 136B and 138B of the first and second support bodies.
  • the first support body 136 that functions as the n-side electrode as the first electrode is formed on the first exposed surface 130 in contact with the exposed portion 118A of the n-side contact layer, and the second exposed surface 132 is formed.
  • a second support body 138 that functions as a p-side electrode as a second electrode can be formed on the exposed portion 120A of the second contact layer.
  • the second support body of the second support body is larger than the area of the first layer 138A of the second support body after the first plating process. The upper area of the two layers 138B increases.
  • the removal of the lift-off layer 104 proceeds in one direction (arrow direction in FIG. 6) from the side surface that is the gap 144.
  • the growth substrate 102 may be peeled off from each element unit 115 by a laser lift-off method.
  • the surface of the i layer 106 exposed by the removal of the lift-off layer 104 is further etched to expose the n layer 108. Furthermore, the 1st support body 136 and the 2nd support body 138 are cut
  • the support 146 is formed by plating growth rather than being provided by bonding with bumps, it is not necessary to align the growth substrate with respect to the support, resulting in misalignment. There is nothing. Therefore, the group III nitride semiconductor device can be manufactured with a higher yield than the conventional method.
  • Group III nitride semiconductor device 100 A group III nitride semiconductor device 100 will be described with reference to FIG.
  • Group III nitride semiconductor device 100 includes a semiconductor structure 114 having n layer 108, active layer 110, and p layer 112 in this order.
  • An n-side contact layer 118 is provided on the n layer 108 at the bottom of the recess that penetrates the p layer 112 and the active layer 110.
  • a p-side contact layer 120 is provided on the p layer 112.
  • an insulating layer 122 for insulating the n-side contact layer 118 and the p-side contact layer 120 includes a part of the n-side contact layer 118, a part of the p-side contact layer 120, and the n-side contact layer 118 and p It is provided on the semiconductor structure 114 located between the side contact layer 120.
  • a structure comprising a single first support body 136, a single second support body 138, and an insulator positioned between adjacent first and second support bodies 136, 138. 128 and 140 are provided.
  • the first support body 136 partially contacts the n-side contact layer 118 and functions as an n-side electrode.
  • the second support body 138 partially contacts the p-side contact layer 120 and functions as a p-side electrode.
  • the first and second support bodies 136 and 138 and the structures 128 and 140 serve as a support body 146 that supports the semiconductor structure portion 114.
  • the first and second support bodies 136 and 138 with high heat dissipation which are grown by plating, are used as the main support without using an underfill with low heat dissipation. Therefore, the heat dissipation is good and the junction temperature can be reduced, so that a larger current operation is possible.
  • the semiconductor structure 114 has a plurality of recesses and the n-side contact layer 118 at a plurality of locations. For this reason, since the current flows uniformly in the element, the element characteristics (light emission output in the case of LED) are improved.
  • the arrangement of the n-side contact layer is not limited to FIG.
  • the circular shape has a diameter of 20 to 40 ⁇ m and is uniformly arranged at a total of 16 locations at 4 ⁇ 4 orthogonal lattice intersection positions.
  • tip outer peripheral part, and a hexagonal close-packed arrangement position may be sufficient.
  • the first and second support bodies 136 and 138 include first layers 136A and 138A provided on the insulating layer 122, and second layers 136B and 138B provided on the first layers 136A and 138A, respectively. including.
  • the structures 128 and 140 are connected to the first structure 128 positioned between the first layers 136A and 138A of the first and second support bodies, and are connected to the first structure 128.
  • a second structure 140 positioned between the second layers 136B and 138B.
  • the upper area of the second layer 138B of the second support body is larger than the upper area of the first layer 138A of the second support body.
  • This structure can be produced by the two-step plating described above.
  • the first layer 138A of the second support body inevitably becomes considerably smaller than the first layer 136A of the first support body.
  • the upper area of the second layer 138B of the second support body can be made larger than that of the first layer 138A of the second support body by the two-step plating. In this case, there is an effect that it is easy to align the group III nitride semiconductor device 100 when it is mounted on a separate package substrate or printed wiring board.
  • the growth substrate 102 is preferably a sapphire substrate or an AlN template substrate in which an AlN film is formed on a sapphire substrate.
  • the chemical lift-off method it may be appropriately selected depending on the type of lift-off layer to be formed, the composition of Al, Ga, and In of the group III nitride semiconductor layer, the quality of the LED chip, the cost, and the like.
  • the lift-off layer 104 is preferable because a metal other than Group III such as CrN or a metal nitride buffer layer can be dissolved by chemical selective etching. It is preferable to form the film by sputtering, vacuum deposition, ion plating, or MOCVD. Usually, the thickness of the lift-off layer 104 is about 2 to 100 nm.
  • the i layer 106, the n layer 108, the active layer 110, and the p layer 112 are made of an arbitrary group III nitride semiconductor such as GaN or AlGaN. If the active layer 110 is a light emitting layer in which a multiple quantum well (MQW) structure is formed of a group III nitride semiconductor, it becomes an LED, and if it is not a light emitting layer, it becomes another semiconductor element. These layers can be epitaxially grown on the lift-off layer 104 by, for example, the MOCVD method. In the present embodiment, the first conductivity type is n-type, and the second conductivity type is p-type.
  • MQW multiple quantum well
  • the cross-sectional shape of the semiconductor structure 114 is not particularly limited as long as it is substantially rectangular, but is preferably rectangular from the viewpoint of effective area.
  • This substantially quadrilateral includes, for example, a quadrilateral having a slightly rounded or chamfered corner.
  • the cross-sectional shape based on polygons, such as a rectangle and a hexagon in which the length of a short side and a long side differs, may be sufficient.
  • One side of the semiconductor structure 114 is usually 250 to 3000 ⁇ m.
  • the maximum width of the groove 116 is preferably in the range of 40 to 200 ⁇ m, and more preferably in the range of 60 to 100 ⁇ m. This is because when the thickness is 40 ⁇ m or more, the etching solution can be sufficiently smoothly supplied to the groove 116, and when the thickness is 200 ⁇ m or less, the loss of the light emitting area can be minimized.
  • the second step of removing a part of the p layer 112 and the active layer 110 and exposing a part of the n layer 108 is preferably performed by a dry etching method using a resist as a mask. This is because the etching end point of the n layer 108 can be controlled with good reproducibility.
  • the n-side contact layer 118 is formed by a lift-off method using a resist as a mask.
  • a resist As the electrode material, Al, Cr, Ti, Ni, Ag, Au, or the like is used.
  • the p-side contact layer 120 is formed by a lift-off method using a resist as a mask. Ni, Ag, Ti, Pd, Cu, Au, Rh, Ru, Pt, Ir, etc. are used as the electrode material.
  • the insulating film 122 is made of, for example, SiO 2 , SiN, or the like, and is formed by wet etching or dry etching using a resist pattern as a mask after forming 0.5 to 2.0 ⁇ m by PECVD.
  • the first resin 124 may be formed by applying an arbitrary resist material and using an arbitrary patterning technique. The same applies to the second resin 134 and the third resin 142.
  • the first structure 128 and the second structure 140 are part of the element as a support.
  • an insulating material for example, a resin such as epoxy resin or polyimide, or an inorganic material such as SiO 2 or SiN can be used. Any patterning technique may be used, but the process can be simplified if it is a permanent film photoresist (such as SU-8) used in MEMS (Micro Electro Mechanical System) or the like.
  • the height is desirably 10 to 100 ⁇ m, and the width is desirably 10 to 100 ⁇ m and 500 to 900 ⁇ m, respectively.
  • the first support body 136 and the second support body 138 can be formed by a plating method such as wet plating or dry plating.
  • a plating method such as wet plating or dry plating.
  • Cu, Ni, Au or the like can be used as the surface of the plating seed layer 126 (conductive support body side).
  • the plating seed layer 126 can be formed by sputtering, for example.
  • the plating seed layer 126 may have a thickness of 2.0 to 20 ⁇ m, and the first support body 136 and the second support body 138 may have a thickness of about 10 to 200 ⁇ m.
  • the 1st resin 124, the 2nd resin 134, and the 3rd resin 142 can be performed using the solution which melt
  • the plating seed layer 126 between the first resin 124 and the second resin 134 is not dissolved in acetone or the like, but the plating seed layer 126 is a very thin film compared to the first resin 124 and the second resin 134. Therefore, removal is easy. It may be removed mechanically or by metal etching or the like. At this time, the first structure 128 and the second structure 140 are not removed.
  • the removal of the lift-off layer 104 is performed by a general chemical lift-off method or a photochemical lift-off method.
  • the chemical lift-off method is a method of etching a lift-off layer.
  • a method of performing etching while activating the lift-off layer by irradiating light such as ultraviolet light during etching is called a photochemical lift-off method.
  • Etching solutions that can be used include known ceric ammonium nitrate solutions and ferricyanic potassium-based solutions when the lift-off layer is CrN, and selective etching methods such as hydrochloric acid, nitric acid, and organic acids when the lift-off layer is ScN.
  • a liquid can be mentioned.
  • the growth substrate can also be removed by a laser lift-off method or a dissolution / mechanical polishing removal method of the growth substrate itself.
  • the surface of the i layer 106 exposed by the removal of the lift-off layer 104 is preferably cleaned by wet cleaning. Next, a predetermined amount may be shaved by dry etching and / or wet etching to expose the n layer 108. Since the group III nitride semiconductor device 100 of the present invention collects both the n-side electrode and the p-side electrode on the support 146 side, the treatment on the surface exposed after the removal of the lift-off layer 104 is optional. When the element 100 is an LED, this exposed surface serves as a light extraction surface, and therefore, it is preferable to perform uneven processing by wet etching and to cover with a protective film such as SiO 2 in order to ensure reliability such as moisture resistance.
  • a blade dicer or a laser dicer can be used for the cutting of the first support body 136 and the second support body 138.
  • Example 1A to 3B were performed, and then an LED chip was manufactured by a chemical lift-off method without performing two-step plating. Specifically, first, as shown in FIG. 1A, a lift-off layer (CrN layer, thickness: 18 nm) is formed by forming a Cr layer on a sapphire substrate by sputtering and performing heat treatment in an atmosphere containing ammonia.
  • a lift-off layer CrN layer, thickness: 18 nm
  • An i-type GaN layer (thickness: 4 ⁇ m), an n-type GaN layer (thickness: 6 ⁇ m), a light emitting layer (AlInGaN-based MQW layer, thickness: 0.1 ⁇ m), a p-type GaN layer (thickness) : 0.2 ⁇ m) was epitaxially grown sequentially by MOCVD.
  • a part of the p-type GaN layer, the light emitting layer, the n-type GaN layer, and the i-type GaN layer is removed by dry etching to form lattice-shaped grooves.
  • a plurality of semiconductor structure portions having a transverse cross-sectional shape aligned in the vertical and horizontal directions were formed.
  • One side of the semiconductor structure was 1500 ⁇ m, and the maximum width of the groove was 100 ⁇ m.
  • the exposed portion of the n-type GaN layer is arranged at four locations in each element unit, but in this embodiment, it is 16 locations and the diameter is 60 ⁇ m.
  • a circular n-side contact layer (material) is formed on the exposed portion of the n-type GaN layer by EB vapor deposition. : Cr / Ni / Ag, thickness: 50 nm / 20 nm / 400 nm), and the resist was removed. Further, after using a resist as a mask, a p-side contact layer (material: Ni / Ag / Ni / Ti, thickness: 5 mm / 200 nm / 25 mm / 25 mm) is formed on almost the entire surface of the p-type GaN layer by EB vapor deposition. ) And the resist was removed.
  • the resist is used as a mask by BHF.
  • Part of the insulating layer was wet etched to expose part of the n-side contact layer and part of the p-side contact layer.
  • the exposed portion of the n-side contact layer had a diameter of 30 ⁇ m, and the exposed portion of the p-side contact layer had a width of 60 ⁇ m.
  • the lattice-like grooves were filled with photoresist (width: 100 ⁇ m, height: 10 ⁇ m) every other column in the vertical direction.
  • a plating seed layer (Ti / Ni / Au, each thickness: 0.02 ⁇ m / 0.2 ⁇ m / 0. 6 ⁇ m) was formed.
  • the insulating layer was exposed only at the position shown in FIG. 3A by wet etching using the resist as a mask.
  • the exposed portion of the insulating layer had a width of 50 ⁇ m.
  • the plating seed layer was divided into a region for forming a first support body, which will be described later, and a region for forming a second support body, which were electrically separated.
  • a first structure (width: 100 ⁇ m, height: 30 ⁇ m) made of SU-8 was formed by using a photolithographic method so as to cover the exposed portion of the insulating layer.
  • a photoresist (width: 550 ⁇ m, height: 30 ⁇ m) was further formed on the photoresist formed in every other row in the groove, and the height was made the same as that of the first structure.
  • Cu is formed from the plating seed layer by plating, and the first layer of the first and second support bodies (on the p-type GaN layer) (Thickness: 40 ⁇ m) was formed.
  • the plating was electroplating using a copper sulfate electrolyte, the temperature of the solution was in the range of 25-30 ° C., and the deposition rate was 35 ⁇ m / hr.
  • the widths of the first layers of the first and second support bodies were 1200 ⁇ m and 150 ⁇ m, respectively.
  • the first support body and the second support body are electrically separated by the first structure.
  • the selective etching solution for the lift-off layer was supplied to the gap, and the lift-off layer was removed by a chemical lift-off method, whereby the sapphire substrate was peeled from each element unit.
  • the i-type GaN layer exposed by removing the lift-off layer was dry-etched using an ICP-RIE apparatus. And the 1st support body and the 2nd support body were cut
  • Example 2 The LED chip shown in FIG. 7 was manufactured by the two-step plating manufacturing method shown in FIGS. Since the steps up to FIGS. 3B and 9B are the same as those in the first embodiment, the description thereof is omitted.
  • a second structure made of SU-8 (width: 550 ⁇ m, connected to the first structure on the first layer of the first support body using a photolithographic method. (Height: 30 ⁇ m).
  • a photoresist (width: 80 ⁇ m, height: 25 ⁇ m) was further formed above the photoresist formed in every other row in the groove by using a photolithographic method.
  • Cu is further formed from the first layer of the first support body and the second support body by plating, and the second layer (on the first layer) of the first and second support bodies.
  • Thiickness 200 ⁇ m.
  • the plating was electroplating using a copper sulfate electrolyte, the temperature of the solution was in the range of 25-30 ° C., and the deposition rate was 35 ⁇ m / hr.
  • the widths of the second layers of the first and second support bodies were 930 ⁇ m and 310 ⁇ m, respectively.
  • the upper area of the second layer of the second support body can be made larger by the two-step plating than the upper area of the first layer of the second support body after the first plating step.
  • the LED chip shown in FIGS. 10A and 10B is the same as that of the example except that the plating seed layer and the plating method are not used and the method described above in the background art is used to join the submount substrate with the Au bump. 600 pieces were produced by the method.
  • the arrangement of the exposed portions of the n-side contact layer and the p-side contact layer was the arrangement shown in FIG.
  • a total of 12 Au bumps 208A connected to the n-side contact layer are 4 ⁇ 3
  • a total of 4 Au bumps 208A connected to the p-side contact layer are 4 ⁇ 1.
  • the diameter was 60 ⁇ m.
  • the underfill filled between these Au bumps was an epoxy resin.
  • the support was a submount substrate mainly composed of an alumina ceramic substrate provided with wirings to be bonded to Au bumps.
  • the yield rate is defined as the yield rate when the energization test and the appearance test are performed using a sorter. As a result, the yield was 90% in Example 1, 90% in Example 2, and 50% in the comparative example. Further, in order to energize each of the first support body and the second support body, when a mounting process is performed in which solder bonding is performed using Au—Sn solder at 300 ° C., the second embodiment is mounted in comparison with the first embodiment. The yield in the process was improved by 10%.
  • a Group III nitride semiconductor device with higher heat dissipation and a method for manufacturing a Group III nitride semiconductor device capable of producing such a Group III nitride semiconductor device with a higher yield are provided. Can be provided.

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Abstract

　より放熱性の高いIII族窒化物半導体素子と、かようなIII族窒化物半導体素子をより高い歩留まりで作製することが可能なIII族窒化物半導体素子の製造方法とを提供する。　本発明のIII族窒化物半導体素子１００の製造方法は、成長用基板の上に、ｎ層１０８、活性層１１０およびｐ層１１２を順次積層してなる半導体構造部１１４を形成し、半導体構造部１１４のｐ層側に、ｎ層と電気的に接続してｎ側電極として機能する第１サポート体１３６と、ｐ層と電気的に接続してｐ側電極として機能する第２サポート体１３８と、第１および第２サポート体１３６，１３８を絶縁する絶縁体からなる構造物１２８，１４０と、からなる支持体１４６を形成し、リフトオフ法を用いて前記成長用基板を剥離する。第１サポート体１３６および第２サポート体１３８は、メッキにより成長させる。

Description

III族窒化物半導体素子およびその製造方法
　本発明は、III族窒化物半導体素子およびその製造方法に関する。
　半導体素子には、電界効果トランジスタ（ＦＥＴ）、発光ダイオード（ＬＥＤ）などの各種デバイスがある。これらには、例えば、III族元素とＶ族元素との化合物からなるIII－Ｖ族半導体が用いられる。
　III族元素としてＡｌ，Ｇａ，Ｉｎなどを用い、Ｖ族元素としてＮを用いたIII族窒化物半導体は、高融点で窒素の解離圧が高くバルク単結晶成長が困難であり、大口径で安価な導電性単結晶基板が無いという理由から、サファイア基板上に成長させることにより形成するのが一般的である。
　しかしながら、サファイア基板は絶縁性であって電流が流れない。そのため近年、サファイア基板などの成長用基板上に、発光層を含むIII族窒化物半導体層を形成し、このIII族窒化物半導体層上に、別途支持体を貼合せた後、サファイア基板を剥離（リフトオフ）して、III族窒化物半導体層が支持体に支持された縦型構造のＬＥＤチップなどを作製する方法が研究されている。
　この方法で作製されるＬＥＤチップの一態様として、図１０（Ａ），（Ｂ）に示す構造が知られている。図１０のIII族窒化物半導体ＬＥＤチップ２００は、ｎ型III族窒化物半導体層（ｎ層）２０１、発光層２０２およびｐ型III族窒化物半導体層（ｐ層）２０３をこの順に有する半導体構造部２０４が、サブマウント基板２１０に支持された構造を有する。ｐ層２０３および発光層２０２を貫通する凹部の底のｎ層２０１上にｎ側コンタクト層２０５が設けられ、ｐ層２０３上にはｐ側コンタクト層２０６が設けられる。そして、ｎ側コンタクト層２０５とｐ側コンタクト層２０６とを絶縁する絶縁層２０７が、両者の間に形成されている。ｎ側コンタクト層と導通するＡｕバンプ２０８Ａとｐ側コンタクト層と導通するＡｕバンプ２０８Ｂとが、ともに半導体構造部２０４の同じ側に延びている。サブマウント基板２１０には、ｎ層用配線２１０Ａおよびｐ層用配線２１０Ｂが設けられている。そして、Ａｕバンプ２０８Ａとｎ層用配線２１０Ａとが接合し、Ａｕバンプ２０８Ｂとｐ層用配線２１０Ｂとが接合する。Ａｕバンプ２０８Ａ，２０８Ｂの間は、エポキシ樹脂からなるアンダーフィル２０９が充填されている。支持体２１０の裏面にはｎ層用配線２１０Ａおよびｐ層用配線２１０Ｂと導通するハンダ２１１が設けられ、ＬＥＤチップ２００は、このハンダ２１１を介してパッケージ基材やプリント配線板（図示せず）などに実装される。
　このようなＬＥＤチップ２００は、例えば以下のようなリフトオフ法により製造される。まず、サファイア基板などの成長用基板（図示せず）上に、ｎ層２０１、発光層２０２、ｐ層２０３をエピタキシャル成長させる。その後、エッチング、蒸着、メッキ、パターニングなどの公知の成膜技術を用いて、ｎ側コンタクト層２０５、ｐ側コンタクト層２０６、絶縁層２０７、Ａｕバンプ２０８Ａ，２０８Ｂを形成する。その後、Ａｕバンプ２０８Ａとｎ層用配線２１０Ａとが接合し、Ａｕバンプ２０８Ｂとｐ層用配線２１０Ｂとが接合するように、支持基板２１０に対して成長用基板を位置あわせして押しつける。その後、アンダーフィル２０９を注入し、最後に、成長用基板をリフトオフして、ＬＥＤチップ２００を得る。
　このような製造方法は、特許文献１および特許文献２に記載されている。特許文献１には、Ａｕバンプ２０８Ａ，２０８Ｂを支持基板２１０に接合する前にアンダーフィル２０９を形成することも記載されている。
特表２０１０－５３３３７４号公報 特表２００６－１２８７１０号公報
　しかしながら、上記のような製造方法では、支持基板の配線に対するＡｕバンプの相対位置の制御や、支持基板に対するＡｕバンプの押圧力の制御が困難なため、Ａｕバンプと支持基板の配線との完全な位置合わせが難しい。また、一度支持基板にＡｕバンプを接触させると、仮に支持基板の配線に対してＡｕバンプが位置ずれしていた場合に、リワークが不可能である。これらに起因して、上記製造方法では、歩留まりが十分に得られないという問題があることに、本発明者らは着目した。また、上記のようなＬＥＤチップでは、Ａｕバンプに比べて放熱性が著しく低いアンダーフィルをＡｕバンプ間に多量に用いており、これがＬＥＤチップの放熱性の障害になっていることにも着目した。
　このように本発明者らは、半導体構造部の同じ側にｎ層への電流経路とｐ層への電流経路を確保したIII族窒化物半導体素子をケミカルリフトオフ法によって作製するにあたり、上記の問題を解決することがIII族窒化物半導体素子の量産化と性能向上において重要であるとの認識に至った。
　そこで本発明は、上記課題に鑑み、より放熱性の高いIII族窒化物半導体素子と、かようなIII族窒化物半導体素子をより高い歩留まりで作製することが可能なIII族窒化物半導体素子の製造方法とを提供することを目的とする。
　上記目的を達成するため、本発明の要旨構成は以下のとおりである。
　（１）成長用基板の上に、第１導電型III族窒化物半導体層、活性層および第２導電型III族窒化物半導体層を順次積層してなる半導体構造部を形成する第１工程と、
　前記第２導電型III族窒化物半導体層および前記活性層の一部を除去して、前記第１導電型III族窒化物半導体層の一部を露出させる第２工程と、
　前記第１導電型III族窒化物半導体層の露出部の上に第１コンタクト層を形成し、前記第２導電型III族窒化物半導体層上に第２コンタクト層を形成する第３工程と、
　露出している前記半導体構造部、前記第１コンタクト層および前記第２コンタクト層の上に、前記第１コンタクト層の一部および前記第２コンタクト層の一部を露出させて絶縁層を形成する第４工程と、
　前記絶縁層の一部の上に、絶縁体からなり露出表面を横断する第１構造物を形成して、該第１構造物により、前記露出表面を、前記第１コンタクト層の露出部がある第１露出表面と、前記第２コンタクト層の露出部がある第２露出表面とに分離する第５工程と、
　前記第１および第２露出表面からそれぞれメッキ層を成長させて、前記第１露出表面上に、前記第１コンタクト層の露出部と接触して第１電極として機能する第１サポート体を形成し、前記第２露出表面上に、前記第２コンタクト層の露出部と接触して第２電極として機能する第２サポート体を形成する第６工程と、
　リフトオフ法を用いて前記成長用基板を剥離する第７工程と、
を有することで、前記第１および第２サポート体ならびに前記第１構造物を含む支持体に前記半導体構造部が支持されたIII族窒化物半導体素子を作製することを特徴とするIII族窒化物半導体素子の製造方法。
　（２）前記第２工程において、前記第１導電型III族窒化物半導体層の露出部が、前記半導体構造部中の複数箇所に形成され、前記第３工程において、前記第１コンタクト層が複数箇所に形成される上記（１）に記載のIII族窒化物半導体素子の製造方法。
　（３）前記第６工程は、
　前記第１露出表面上に、前記第１サポート体の第１層を形成し、前記第２露出表面上に、前記第２サポート体の第１層をメッキ成長させる第１メッキ工程と、
　前記第１サポート体の第１層の上に、前記第１構造物と連結した、絶縁体からなる第２構造物を形成する工程と、
　露出した前記第１サポート体の第１層および前記第２サポート体の第１層から、それぞれ前記第１サポート体の第２層および前記第２サポート体の第２層をさらにメッキ成長させる第２メッキ工程と、
を含み、前記第１メッキ工程後の前記第２サポート体の第１層の上面積よりも、前記第２サポート体の第２層の上面積が大きい上記（２）に記載のIII族窒化物半導体素子の製造方法。
　（４）第１導電型III族窒化物半導体層、活性層および第２導電型III族窒化物半導体層をこの順に有する半導体構造部と、
　前記第２導電型III族窒化物半導体層および前記活性層を貫通する凹部の底で前記第１導電型III族窒化物半導体層上に設けられた第１コンタクト層と、
　前記第２導電型III族窒化物半導体層上に設けられた第２コンタクト層と、
　前記第１コンタクト層の一部、前記第２コンタクト層の一部、および前記第１コンタクト層と前記第２コンタクト層との間に位置する前記半導体構造部の上に設けられた、前記第１コンタクト層と前記第２コンタクト層とを絶縁するための絶縁層と、
　前記絶縁層上に設けられた、部分的に前記第１コンタクト層と接触して第１電極として機能する単一の第１サポート体、部分的に前記第２コンタクト層と接触して第２電極として機能する単一の第２サポート体、ならびに、隣接する前記第１および第２サポート体の間に位置する絶縁体からなる構造物と、
を有し、前記第１および第２サポート体ならびに前記構造物が、前記半導体構造部を支持する支持体であることを特徴とするIII族窒化物半導体素子。
　（５）前記半導体構造部には複数箇所に前記凹部があり、前記第１コンタクト層が複数箇所にある上記（４）に記載のIII族窒化物半導体素子。
　（６）前記第１および第２サポート体は、それぞれ前記絶縁層上に設けられた第１層と、該第１層上に設けられた第２層とを含み、
　前記構造物は、前記第１および第２サポート体の第１層の間に位置する第１構造物と、該第１構造物と連結し、前記第１および第２サポート体の第２層の間に位置する第２構造物とを含み、
　前記第２サポート体の第１層の上面積よりも前記第２サポート体の第２層の上面積が大きい上記（５）に記載のIII族窒化物半導体素子。
　本発明によれば、より放熱性の高いIII族窒化物半導体素子と、かようなIII族窒化物半導体素子をより高い歩留まりで作製することが可能なIII族窒化物半導体素子の製造方法とを提供することができる。
（Ａ），（Ｂ）は、本発明の一実施形態にかかるIII族窒化物半導体素子１００の製造方法の工程の一部を模式側面断面図で示したものである。 （Ａ），（Ｂ）は、図１（Ｂ）に引き続く工程を模式側面断面図で示したものである。 （Ａ），（Ｂ）は、図２（Ｂ）に引き続く工程を模式側面断面図で示したものである。 図３（Ｂ）に引き続く工程を模式側面断面図で示したものである。 図４に引き続く工程を模式側面断面図で示したものである。 図５に引き続く工程を模式側面断面図で示したものである。 図６に引き続く工程を模式側面断面図で示したものである。 （Ａ）および（Ｂ）は、それぞれ図１（Ｂ）および図２（Ａ）の模式上面図である。 （Ａ）および（Ｂ）は、それぞれ図２（Ｂ）および図３（Ｂ）の模式上面図である。 （Ａ）は、従来のIII族窒化物半導体ＬＥＤチップの模式側面断面図であり、（Ｂ）は、（Ａ）のＩＩ－ＩＩ断面図である。
　以下、図面を参照しつつ本発明の実施形態を説明する。
　（III族窒化物半導体素子１００の製造方法）
　まず、図１～図９を参照して、本発明の一実施形態にかかるIII族窒化物半導体素子１００の製造方法について、ケミカルリフトオフ法を用いた場合を例として説明する。まず、図１～図７の断面図と図８，９の上面図との対応関係を先に説明する。図８（Ａ）は図１（Ｂ）に対応する上面図であり、図８（Ａ）のＩ－Ｉ断面が図１（Ｂ）に対応する。なお、図１（Ｂ）以外の断面図も同様の位置でのものである。図８（Ｂ）は図２（Ａ）に対応する上面図である。図９（Ａ）は図２（Ｂ）に対応する上面図である。図９（Ｂ）は図３（Ｂ）に対応する上面図である。
　まず、図１（Ａ）に示すように、成長用基板１０２の上にリフトオフ層１０４を形成する。リフトオフ層１０４の上に、バッファ層としてｉ型III族窒化物半導体層１０６（以後、「ｉ層」という。）を形成し、さらに、第１導電型であるｎ型III族窒化物半導体層１０８（以後、「ｎ層」という。）、活性層１１０および第２導電型であるｐ型III族窒化物半導体層１１２（以後、「ｐ層」という。）を順次積層させる。これが第１工程である。なお、ｉ型III族窒化物半導体層とは、特定の不純物を意図的に添加していない層（アンドープ層）のことをいう。理想的には不純物を全く含まない半導体とするのが好ましいが、電気的にｐ型またはｎ型として機能しない半導体とすればよく、キャリア濃度が小さいもの（例えば５×１０１６／ｃｍ３未満のもの）をｉ型と称することができる。
　次に、図１（Ｂ）および図８（Ａ）に示すように、ｐ層１１２、活性層１１０、ｎ層１０８およびｉ層１０６の一部を除去して、成長用基板１０２の一部が底部で露出する溝１１６を格子状に形成することで、横断面形状が四角形の縦横に整列したｎ層１０８、活性層１１０およびｐ層１１２からなる半導体構造部１１４を複数個形成する。成長用基板１０２上に形成され、溝１１６により区画される構造体を、以後、素子単位１１５と呼称する。素子単位１１５が最終的にそれぞれのIII族窒化物半導体素子となる。また、成長用基板１０２とこの上に形成される全ての構造物を含めたものは「ウェハ」と呼ぶ。
　引き続き図１（Ｂ）および図８（Ａ）に示すように、各素子単位１１５において、ｐ層１１２および活性層１１０の一部を除去して、ｎ層１０８の一部を露出させる第２工程を行う。本実施形態では、ｎ層の露出部１０８Ａは円形で、各半導体構造部１１４中に４箇所形成される。ただし、半導体構造部１１４の層構成による電流の広がり長（Current　Spreading　Length）およびチップサイズを考慮して、配置位置や配置個数などは適宜設定することができる。
　次に、図２（Ａ）および図８（Ｂ）に示すように、各素子単位１１５において、ｎ層の露出部１０８Ａの上に第１コンタクト層としての円形のｎ側コンタクト層１１８を形成し、ｐ層１１２のほぼ全面の上に第２コンタクト層としてのｐ側コンタクト層１２０を形成する第３工程を行う。
　次に、図２（Ｂ）および図９（Ａ）に示すように、各素子単位１１５において、絶縁層１２２を形成する第４工程を行う。絶縁層１２２は、素子単位１１５の露出表面上、具体的には半導体構造部１１４の露出している部位、ｎ側コンタクト層１１８の上、およびｐ側コンタクト層１２０の上に形成される。ただし、これらの図中にも示すように、ｎ側コンタクト層１１８の一部およびｐ側コンタクト層１２０の一部には絶縁層１２２を形成せず、露出させる。本実施形態では、ｎ側コンタクト層の露出部１１８Ａは、ｎ型コンタクト層１１８の中心部分で円形をなし、ｐ型コンタクト層の露出部１２０Ａは、上面図（図９（Ａ））において、ｐ層１１２の端部１１２Ａと該端部から最も近いｎ層の露出部１０８Ａとの間で直線状に延在する。図９（Ａ）では、ｎ層の露出部１０８Ａ、ｎ側コンタクト層１１８およびｐ側コンタクト層１２０が絶縁層１２２で覆われている部分を破線で示している。なお、ｎ型コンタクト層形成のための露出部１０８Ａの形状は円形でなくともよく、同心状、櫛形状などであっても良い。
　引き続き図２（Ｂ）および図９（Ａ）に示すように、格子状の溝１１６を縦方向に１列おきに第１樹脂１２４で塞ぐ。これにより、各素子単位１１５において１つの側面のみが第１樹脂１２４に覆われる。なお、この第１樹脂１２４は後の工程で除去される。
　次に、図３（Ａ）に示すように、ウェハの表側露出表面のほぼ全面にメッキシード層１２６を形成する。このとき、各素子単位１１５において、ｐコンタクト層の露出部１２０Ａとｎコンタクト層の露出部１１８Ａとの間の絶縁層１２２上に、ｐコンタクト層の露出部１２０Ａとほぼ平行な直線状に、メッキシード層１２６を形成せず、絶縁層１２２の一部を露出させる。
　引き続き図３（Ａ）に示すように、各素子単位１１５において、絶縁層１２２の一部の上に、具体的には、メッキシード層１２６の形成されていない絶縁層１２２の露出部を覆うように、絶縁体からなり各素子単位１１５の露出表面を横断する第１構造物１２８を形成する第５工程を行う。この第１構造物１２８により、各素子単位１１５の露出表面は、ｎ側コンタクト層の露出部１１８Ａがある第１露出表面１３０と、ｐ側コンタクト層の露出部１２０Ａがある第２露出表面１３２とに分離される。なお、第１および第２の露出表面１３０，１３２はメッキシード層１２６を除いた露出表面と定義する。図３（Ａ）では、各素子単位１１５において第１構造物１２８の左側が第１露出表面１３０、右側が第２露出表面１３２となる。
　引き続き図３（Ａ）に示すように、第１樹脂１２４の上に、メッキシード層１２６を介して第２樹脂１３４を第１構造物１２８のように形成する。この第２樹脂１３４も後の工程で除去される。
　次に、第１および第２露出表面１３０，１３２からそれぞれメッキ層を成長させる第６工程を行う。本実施形態では、第６工程は、図３（Ｂ）および図９（Ｂ）に示す第１メッキ工程と、図４に示す第２構造物形成工程と、図５に示す第２メッキ工程とを含む。
　まず、第１メッキ工程では、図３（Ｂ）および図９（Ｂ）に示すように、第１露出表面１３０上に、第１サポート体の第１層１３６Ａを形成し、第２露出表面１３２上に、第２サポート体の第１層１３８Ａをメッキ成長させる。メッキ成長は、第１層１３６A，１３８Ａ同士が合体しない段階で止める。図９（Ｂ）に示すように、第１サポート体の第１層１３６Ａは、ｎ側コンタクト層の露出部１１８Ａ（図中破線）と接触し、第２サポート体の第１層１３８Ａはｐ側コンタクト層の露出部１２０Ａ（図中破線）と接触している。第１構造物１２８は、第１および第２サポート体の第１層１３６Ａ，１３８Ａの間に位置する。
　続いて、図４に示すように、第１サポート体の第１層１３６Ａの上に、第１構造物１２８と連結した、絶縁体からなる第２構造物１４０を形成する。本実施形態では、第１構造物１２８よりも幅広に第２構造物１４０を直線状に形成する。合わせて、第２樹脂１３４上に、これと連結した第３樹脂１４２を直線状に形成する。
　続いて、第２メッキ工程では、図５に示すように、露出した第１サポート体の第１層１３６Ａおよび第２サポート体の第１層１３８Ａから、それぞれ第１サポート体の第２層１３６Ｂおよび第２サポート体の第２層１３８Ｂをさらにメッキ成長させる。メッキ成長は、第２層１３６Ｂ，１３８Ｂ同士が合体しない段階で止める。第２構造物１４０は、第１および第２サポート体の第２層１３６Ｂ，１３８Ｂの間に位置する。
　このようにして、第１露出表面１３０上に、ｎ側コンタクト層の露出部１１８Ａと接触して第１電極であるｎ側電極として機能する第１サポート体１３６を形成し、第２露出表面１３２上に、第２コンタクト層の露出部１２０Ａと接触して第２電極であるｐ側電極として機能する第２サポート体１３８を形成することができる。このとき、図５から明らかなように、第２構造物１４０の配置に起因して、第１メッキ工程後の第２サポート体の第１層１３８Ａの上面積よりも、第２サポート体の第２層１３８Ｂの上面積が大きくなる。
　引き続き図５に示すように、第１樹脂１２４、第２樹脂１３４および第３樹脂１４２を除去することにより、成長用基板１０２および各素子単位１１５のリフトオフ層１０４に連通する空隙１４４を形成する。
　次に、図６に示すように、空隙１４４にエッチング液を供給して、ケミカルリフトオフ法を用いてリフトオフ層１０４を除去することで、成長用基板１０２を各素子単位１１５から剥離する第７工程を行う。本実施形態では、各素子単位１１５では４つの側面のうち１つの側面のみが空隙１４４となっている。そのため、リフトオフ層１０４の除去は、空隙１４４となっている側面から一方向（図６中矢印方向）に進行する。レーザーリフトオフ法により成長用基板１０２を各素子単位１１５から剥離する方法でもよい。
　最後に、図７に示すように、リフトオフ層１０４の除去によって露出したｉ層１０６表面をさらにエッチングし、ｎ層１０８を露出させる。さらに、第１サポート体１３６および第２サポート体１３８を切断し、各素子単位１１５を個片化する。図７中の破線が切断箇所となる。
　このようにして、第１および第２サポート体１３６，１３８ならびに第１および第２構造物１２８，１４０を含む支持体１４６に半導体構造部１１４が支持された複数個のIII族窒化物半導体素子１００を作製することができる。
　本実施形態の製造方法によれば、支持体１４６をバンプによる接合で設けるのではなく、メッキ成長により形成したので、支持体に対して成長用基板を位置合わせする必要がなく、位置ずれが生じることもない。よって、従来の方法と比べてIII族窒化物半導体素子をより高い歩留まりで作製することができる。
　（III族窒化物半導体素子１００）
　図７を参照して、III族窒化物半導体素子１００を説明する。III族窒化物半導体素子１００は、ｎ層１０８、活性層１１０およびｐ層１１２をこの順に有する半導体構造部１１４を含む。ｐ層１１２および活性層１１０を貫通する凹部の底にはｎ層１０８上にｎ側コンタクト層１１８が設けられている。また、ｐ層１１２上にはｐ側コンタクト層１２０が設けられている。さらに、ｎ側コンタクト層１１８とｐ側コンタクト層１２０とを絶縁するための絶縁層１２２が、ｎ側コンタクト層１１８の一部、ｐ側コンタクト層１２０の一部、およびｎ側コンタクト層１１８とｐ側コンタクト層１２０との間に位置する半導体構造部１１４の上に設けられている。この絶縁層１２２上には、単一の第１サポート体１３６、単一の第２サポート体１３８、および隣接する第１および第２サポート体１３６，１３８の間に位置する絶縁体からなる構造物１２８，１４０が設けられている。第１サポート体１３６は、部分的にｎ側コンタクト層１１８と接触してｎ側電極として機能する。第２サポート体１３８は、部分的にｐ側コンタクト層１２０と接触してｐ側電極として機能する。そして、第１および第２サポート体１３６，１３８ならびに構造物１２８，１４０が、半導体構造部１１４を支持する支持体１４６となっている。
　本実施形態のIII族窒化物半導体素子１００によれば、放熱性の低いアンダーフィルを用いず、メッキ成長させた放熱性の高い第１および第２サポート体１３６，１３８が主の支持体となるため放熱性が良好で、ジャンクション温度の低減が図れるので、より大電流の動作が可能となる。
　本実施形態のIII族窒化物半導体素子１００では、半導体構造部１１４には複数箇所に凹部があり、ｎ側コンタクト層１１８が複数箇所にある。このため、素子内を均等に電流が流れるため、素子特性（ＬＥＤの場合は発光出力）が向上する。ｎ側コンタクト層の配置は、図９（Ａ）に限られない。例えば、直径２０～４０μｍの円形で、４×４の直交格子交差点位置に計１６箇所に均等に配置することも好ましい。また、チップ外周部の電流密度の均一化のため外周側に偏らせた配置や、六方最密配置位置であってもよい。
　また、第１および第２サポート体１３６，１３８は、それぞれ絶縁層１２２上に設けられた第１層１３６Ａ，１３８Ａと、該第１層１３６Ａ，１３８Ａ上に設けられた第２層１３６Ｂ，１３８Ｂとを含む。構造物１２８，１４０は、第１および第２サポート体の第１層１３６Ａ，１３８Ａの間に位置する第１構造物１２８と、第１構造物１２８と連結し、第１および第２サポート体の第２層１３６Ｂ，１３８Ｂの間に位置する第２構造物１４０とを含む。
　ここで、第２サポート体の第１層１３８Ａの上面積よりも第２サポート体の第２層１３８Ｂの上面積が大きい。この構造は、既述の２段階メッキにより作製できる。ｎ側コンタクト層１１８を複数設ける場合、第２サポート体の第１層１３８Ａは、どうしても第１サポート体の第１層１３６Ａに比べてかなり小さくならざるを得ない。しかし、２段階メッキにより、第２サポート体の第１層１３８Ａの上面積よりも第２サポート体の第２層１３８Ｂの上面積を大きくすることができる。この場合、III族窒化物半導体素子１００を別途のパッケージ基材やプリント配線板などに実装する際の位置合わせが容易になるという効果がある。
　以下、III族窒化物半導体素子１００の製造方法の各工程における好適な実施態様を説明する。
　（第１工程）
　成長用基板１０２は、サファイア基板またはサファイア基板上にＡｌＮ膜を形成したＡｌＮテンプレート基板を用いるのが好ましい。ケミカルリフトオフ法の場合は、形成するリフトオフ層の種類やIII族窒化物半導体層のＡｌ、Ｇａ、Ｉｎの組成、ＬＥＤチップの品質、コストなどにより適宜選択すればよい。
　リフトオフ層１０４は、ケミカルリフトオフ法ではＣｒＮなどのIII族以外の金属や金属窒化物バッファ層が化学選択エッチングで溶解できるので好ましい。スパッタリング法、真空蒸着法、イオンプレーティング法やＭＯＣＶＤ法で成膜するのが好ましい。通常、リフトオフ層１０４の膜厚は２～１００ｎｍ程度とする。
　ｉ層１０６、ｎ層１０８、活性層１１０、ｐ層１１２は、ＧａＮ、ＡｌＧａＮなどの任意のIII族窒化物半導体からなる。活性層１１０がIII族窒化物半導体により多重量子井戸（ＭＱＷ）構造を形成した発光層であればＬＥＤとなり、発光層でない場合は他の半導体素子となる。これらの層は、例えばＭＯＣＶＤ法により、リフトオフ層１０４上にエピタキシャル成長させることができる。なお、本実施形態では、第１導電型をｎ型、第２導電型をｐ型としたが、この逆であってもよいことは勿論である。
　溝１１６の形成には、ドライエッチング法を用いるのが好ましい。これは、III族窒化物半導体層のエッチングの終点を再現性良く制御できるからである。本発明において半導体構造部１１４の横断面形状は略四角形であれば特に限定されないが、有効面積の観点から矩形であることが好ましい。この略四角形とは、四角形の他には例えば、コーナーに多少丸みや面取りを有する四角形などを含む。また、短辺と長辺の長さが異なる長方形や六角形などの多角形を基本とする横断面形状であってもよい。
　半導体構造部１１４の１辺は通常２５０～３０００μｍとする。また、溝１１６の最大幅は、４０～２００μｍの範囲内とすることが好ましく、６０～１００μｍの範囲内とすることがより好ましい。４０μｍ以上とすることにより、溝１１６へのエッチング液の供給を十分に円滑に行うことができ、２００μｍ以下とすることにより、発光面積のロスを最小限に抑えることができるからである。
　（第２工程）
　ｐ層１１２および活性層１１０の一部を除去して、ｎ層１０８の一部を露出させる第２工程は、レジストをマスクとして、ドライエッチング法により行なうことが好ましい。ｎ層１０８のエッチングの終点を再現性良く制御できるからである。
　（第３工程）
　ｎ側コンタクト層１１８は、レジストをマスクとしたリフトオフ法により形成する。電極材としてはＡｌ、Ｃｒ、Ｔｉ、Ｎｉ、Ａｇ、Ａｕなどが用いられる。
　ｐ側コンタクト層１２０は、レジストをマスクとしたリフトオフ法により形成する。電極材としてはＮｉ、Ａｇ、Ｔｉ、Ｐｄ、Ｃｕ、Ａｕ、Ｒｈ、Ｒｕ、Ｐｔ、Ｉｒなどが用いられる。
　（第４工程）
　絶縁膜１２２は、例えばＳｉＯ２やＳｉＮなどからなり、ＰＥＣＶＤにより０．５～２．０μｍ成膜した後、レジストパターンをマスクとしてウェットエッチングまたはドライエッチングにより形成する。
　第１樹脂１２４は、任意のレジスト材料を塗布し、任意のパターニング技術で形成すればよい。第２樹脂１３４および第３樹脂１４２も同様である。
　（第５工程）
　第１構造物１２８および第２構造物１４０は、上記の第１樹脂１２４に用いる材料とは異なり、支持体として素子の一部となるものである。そのような絶縁性材料として、例えばエポキシ樹脂やポリイミドなどの樹脂、ＳｉＯ２やＳｉＮなどの無機材料を用いることができる。任意のパターニング技術で形成すればよいが、ＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍ）などで使用される永久膜用フォトレジスト（ＳＵ－８など）であれば工程を簡略化できる。高さは１０～１００μｍ、幅はそれぞれ１０～１００μｍ、５００～９００μｍが望ましい。
　（第６工程）
　第１サポート体１３６および第２サポート体１３８は、湿式メッキまたは乾式メッキのようなメッキ法により形成することができる。たとえばＣｕまたはＡｕの電気メッキでは、メッキシード層１２６の表面（導電性サポート体側）としてＣｕ，Ｎｉ，Ａｕなどを用いることができる。この場合、メッキシード層１２６の成長基板側（半導体構造部側）は、半導体構造部１１４および絶縁膜１２２との密着性が十分な金属、例えばＴｉまたはＮｉを用いるのが好ましい。メッキシード層１２６は、例えばスパッタ法により形成できる。メッキシード層１２６の厚さは２．０～２０μｍ、第１サポート体１３６および第２サポート体１３８の厚さは、１０～２００μｍ程度とすることができる。
　（第７工程）
　第１樹脂１２４、第２樹脂１３４および第３樹脂１４２は、例えばアセトン、アルコール類などの樹脂を溶解する溶液を用いて行なうことができる。このとき、第１樹脂１２４と第２樹脂１３４との間のメッキシード層１２６は、アセトンなどに溶解しないが、メッキシード層１２６は、第１樹脂１２４と第２樹脂１３４に比べて極めて薄い膜であるため、除去は容易である。機械的に除去しても良いし、金属エッチング等により除去しても良い。このとき、第１構造物１２８および第２構造物１４０は、除去されないようにする。
　リフトオフ層１０４の除去は、一般的なケミカルリフトオフ法またはフォトケミカルリフトオフ法により行う。ケミカルリフトオフ法は、リフトオフ層をエッチングする方法であり、その中でも、エッチング中に紫外光などの光を照射し、リフトオフ層を活性化させながらエッチングを行う方法をフォトケミカルリフトオフ法という。使用可能なエッチング液としては、リフトオフ層がＣｒＮの場合、硝酸第二セリウムアンモン溶液やフェリシアンカリウム系の溶液、リフトオフ層がＳｃＮの場合、塩酸、硝酸、有機酸など選択性のある公知のエッチング液を挙げることができる。なお、レーザーリフトオフ法や成長用基板自身の溶解・機械研磨除去法で成長用基板を除去することもできる。
　リフトオフ層１０４の除去により露出したｉ層１０６の面は、ウェット洗浄で清浄化されるのが好ましい。次いで、ドライエッチングおよび／またはウェットエッチングで所定量削り、ｎ層１０８を露出させてもよい。本発明のIII族窒化物半導体素子１００は、ｎ側電極およびｐ側電極の両方を支持体１４６側に集めているため、リフトオフ層１０４の除去後に露出した面に対する処理は任意である。素子１００がＬＥＤの場合、この露出面は光取り出し面となるため、ウェットエッチングにより凹凸処理を施すとともに、耐湿等の信頼性確保のため、ＳｉＯ２などの保護膜で覆うことが好ましい。
　第１サポート体１３６および第２サポート体１３８の切断は、例えばブレードダイサーやレーザーダイサーを用いることができる。
　以上は代表的な実施形態の例を示したものであって、本発明はこの実施形態に限定されるものではなく、請求の範囲を逸脱しない範囲において適宜変更が可能である。
　（実施例１）
　図１（Ａ）から図３（Ｂ）までを行い、その後２段階メッキを行なうことなく、ケミカルリフトオフ法によりＬＥＤチップを作製した。具体的には、まず、図１（Ａ）に示すように、サファイア基板上に、スパッタ法によりＣｒ層を形成しアンモニアを含む雰囲気中で熱処理することによりリフトオフ層（ＣｒＮ層、厚さ：１８ｎｍ）を形成後、ｉ型ＧａＮ層（厚さ：４μｍ）、ｎ型ＧａＮ層（厚さ：６μｍ）、発光層（ＡｌＩｎＧａＮ系ＭＱＷ層、厚さ：０．１μｍ）、ｐ型ＧａＮ層（厚さ：０．２μｍ）をＭＯＣＶＤ法により順次エピタキシャル成長させた。
　その後、図１（Ｂ）および図８（Ａ）に示すように、ｐ型ＧａＮ層、発光層、ｎ型ＧａＮ層およびｉ型ＧａＮ層の一部をドライエッチングにより除去して格子状の溝を形成することで、横断面形状が正方形の縦横に整列した複数個の半導体構造部を形成した。半導体構造部の１辺は１５００μｍとし、溝の最大幅は１００μｍとした。
　また、レジストをマスクとして、ＩＣＰ－ＲＩＥドライエッチングにより、ｐ型ＧａＮ層および発光層の一部を除去して、ｎ型ＧａＮ層の一部を露出させた。ｎ型ＧａＮ層の露出部の配置は図８（Ａ）では各素子単位で４箇所としたが、本実施例では１６箇所とし、直径は６０μｍとした。
　次に、図２（Ａ）および図８（Ｂ）に示すように、レジストをマスクとした後、ＥＢ蒸着法にて、ｎ型ＧａＮ層の露出部の上に円形のｎ側コンタクト層（材質：Ｃｒ／Ｎｉ／Ａｇ、厚さ：５０ｎｍ／２０ｎｍ／４００ｎｍ）を形成し、レジストを除去した。また、レジストをマスクとした後、ＥＢ蒸着法にて、ｐ型ＧａＮ層のほぼ全面の上にｐ側コンタクト層（材質：Ｎｉ／Ａｇ／Ｎｉ／Ｔｉ、厚さ：５Å／２００ｎｍ／２５Å／２５Å）を形成し、レジストを除去した。
　次に、図２（Ｂ）および図９（Ａ）に示すように、絶縁層（ＳｉＯ２、厚さ：０．７μｍ）をＰＥＣＶＤ法によりほぼ全面に成膜した後、レジストをマスクとしてＢＨＦにより絶縁層の一部をウェットエッチングして、ｎ側コンタクト層の一部およびｐ側コンタクト層の一部は露出させた。ｎ側コンタクト層の露出部は直径３０μｍとし、ｐ側コンタクト層の露出部は幅６０μｍとした。また、フォトリソグラフ法を用いて、格子状の溝を縦方向に１列おきにフォトレジスト（幅：１００μｍ、高さ：１０μｍ）で塞いだ。
　次に、図３（Ａ）に示すように、ウェハの表側露出表面のほぼ全面に、スパッタ法によりメッキシード層（Ｔｉ／Ｎｉ／Ａｕ、各厚さ：０．０２μｍ／０．２μｍ／０．６μｍ）を形成した。レジストをマスクとし、ウェットエッチングによって、図３（Ａ）に示す位置のみ絶縁層を露出させた。絶縁層の露出部は幅５０μｍとした。これにより、メッキシード層を後述の第１サポート体を形成する領域と第２サポート体を形成する領域とに分け、電気的に分離した。
　また、フォトリソグラフ法を用いて、絶縁層の露出部を覆うように、ＳＵ－８からなる第１構造物（幅：１００μｍ、高さ：３０μｍ）を形成した。同様にフォトリソグラフ法を用いて、溝に１列おきに形成したフォトレジスト上にさらにフォトレジスト（幅：５５０μｍ、高さ：３０μｍ）を形成し、第１構造物と同じ高さにした。
　次に、図３（Ｂ）および図９（Ｂ）に示すように、メッキ法によりメッキシード層からＣｕを形成し、第１および第２サポート体の第１層（ｐ型ＧａＮ層上での厚さ：４０μｍ）を形成した。メッキは硫酸銅系の電解液を用いた電気メッキであり、液温は２５～３０℃の範囲で、成膜速度は３５μｍ／ｈｒであった。第１および第２サポート体の第１層の幅は、それぞれ１２００μｍおよび１５０μｍであった。第１サポート体と第２サポート体とは、第１構造物により電気的に分離されている。
　その後、溝に設けたフォトレジストのみをアセトンで除去し、サファイア基板およびリフトオフ層に連通する空隙を形成した。
　この空隙にリフトオフ層の選択エッチング液を供給し、ケミカルリフトオフ法によりリフトオフ層を除去することで、サファイア基板を各素子単位から剥離した。
　その後、リフトオフ層の除去によって露出したｉ型ＧａＮ層を、ＩＣＰ－ＲＩＥ装置を用いてドライエッチングを行った。そして、レーザーダイサーにより第１サポート体および第２サポート体を切断し、実施例１にかかる６００個のＬＥＤチップを得た。
　（実施例２）
　図１（Ａ）～図７に示す２段階メッキの製造方法で、図７に示すＬＥＤチップを作製した。図３（Ｂ）および図９（Ｂ）の工程までは実施例１と同様なので、説明を省略する。
　その後、図４に示すように、フォトリソグラフ法を用いて、第１サポート体の第１層の上に、第１構造物と連結した、ＳＵ－８からなる第２構造物（幅：５５０μｍ、高さ：３０μｍ）を形成した。同様にフォトリソグラフ法を用いて、溝に１列おきに形成したフォトレジストの上方に、さらにフォトレジスト（幅：８０μｍ、高さ：２５μｍ）を形成した。
　次に、図５に示すように、メッキ法により第１サポート体および第２サポート体の第１層からさらにＣｕを形成し、第１および第２サポート体の第２層（第１層上での厚さ：２００μｍ）を形成した。メッキは硫酸銅系の電解液を用いた電気メッキであり、液温は２５～３０℃の範囲で、成膜速度は３５μｍ／ｈｒであった。第１および第２サポート体の第２層の幅は、それぞれ９３０μｍおよび３１０μｍであった。このように、２段階メッキにより、第１メッキ工程後の第２サポート体の第１層の上面積よりも、第２サポート体の第２層の上面積を大きくすることができた。
　その後のリフトオフ層の除去以降の工程も実施例１と同様なので、説明を省略する。このようにして、実施例２にかかる６００個のＬＥＤチップを得た。
　（比較例）
　図１０（Ａ），（Ｂ）に示すＬＥＤチップを、メッキシード層およびメッキ法を用いず背景技術において既述の方法を用いてＡｕバンプによりサブマウント基板に接合した以外は実施例と同様の方法で６００個作製した。実施例と異なり、ｎ側コンタクト層およびｐ側コンタクト層の露出部の配置は図１０に示す配置とした。図１０（Ｂ）に示すように、ｎ側コンタクト層に接続するＡｕバンプ２０８Ａは、４×３の計１２個、ｐ側コンタクト層に接続するＡｕバンプ２０８Ａは、４×１の計４個とし、それぞれ直径を６０μｍとした。これらのＡｕバンプの間に充填するアンダーフィルはエポキシ樹脂とした。支持体は、Ａｕバンプと接合する配線が設けられたアルミナセラミックス基板を主体とするサブマウント基板とした。
　＜歩留まりの評価＞
　実施例１，２および比較例の各６００個の素子について、選別機を用いて通電試験および外観試験を行った際の良品率を歩留まりとする。その結果、歩留まりは実施例１で９０％、実施例２で９０％、比較例では５０％であった。さらに、第１サポート体および第２サポート体にそれぞれ通電するため、Ａｕ－Ｓｎはんだを用いて３００℃ではんだ接合を行う実装工程を行うと、実施例２は、実施例１に比べて、実装工程における歩留まりが１０％向上した。
　＜放熱性の評価＞
　Ｔ３ｓｔｅｒ装置を用いて、２５℃にて実施例１，２および比較例の素子について熱抵抗（Ｒｔｈ）を測定した。その結果、実施例１，２ではＲｔｈ～３．８Ｋ／Ｗ、比較例ではＲｔｈ～８．２Ｋ／Ｗであった。
　このように、実施例１，２では比較例よりも放熱性の高いＬＥＤをより高い歩留まりで作製することができた。
　本発明によれば、より放熱性の高いIII族窒化物半導体素子と、かようなIII族窒化物半導体素子をより高い歩留まりで作製することが可能なIII族窒化物半導体素子の製造方法とを提供することができる。
　１００　　III族窒化物半導体素子
　１０２　　成長用基板
　１０４　　リフトオフ層
　１０６　　ｉ型III族窒化物半導体層
　１０８　　ｎ型III族窒化物半導体層
　１０８Ａ　ｎ型III族窒化物半導体層の露出部
　１１０　　活性層
　１１２　　ｐ型III族窒化物半導体層
　１１４　　半導体構造部
　１１５　　素子単位
　１１６　　溝
　１１８　　ｎ側コンタクト層（第１コンタクト層）
　１１８Ａ　ｎ側コンタクト層の露出部
　１２０　　ｐ側コンタクト層（第２コンタクト層）
　１２０Ａ　ｐ側コンタクト層の露出部
　１２２　　絶縁層
　１２４　　第１樹脂
　１２６　　メッキシード層
　１２８　　第１構造物
　１３０　　第１露出表面
　１３２　　第２露出表面
　１３４　　第２樹脂
　１３６　　第１サポート体（ｎ側電極）
　１３６Ａ　第１サポート体の第１層
　１３６Ｂ　第１サポート体の第２層
　１３８　　第２サポート体（ｐ側電極）
　１３８Ａ　第２サポート体の第１層
　１３８Ｂ　第２サポート体の第２層
　１４０　　第２構造物
　１４２　　第３樹脂
　１４４　　空隙
　１４６　　支持体
 
 

Claims (6)

  1. 　成長用基板の上に、第１導電型III族窒化物半導体層、活性層および第２導電型III族窒化物半導体層を順次積層してなる半導体構造部を形成する第１工程と、
    　前記第２導電型III族窒化物半導体層および前記活性層の一部を除去して、前記第１導電型III族窒化物半導体層の一部を露出させる第２工程と、
    　前記第１導電型III族窒化物半導体層の露出部の上に第１コンタクト層を形成し、前記第２導電型III族窒化物半導体層上に第２コンタクト層を形成する第３工程と、
    　露出している前記半導体構造部、前記第１コンタクト層および前記第２コンタクト層の上に、前記第１コンタクト層の一部および前記第２コンタクト層の一部を露出させて絶縁層を形成する第４工程と、
    　前記絶縁層の一部の上に、絶縁体からなり露出表面を横断する第１構造物を形成して、該第１構造物により、前記露出表面を、前記第１コンタクト層の露出部がある第１露出表面と、前記第２コンタクト層の露出部がある第２露出表面とに分離する第５工程と、
    　前記第１および第２露出表面からそれぞれメッキ層を成長させて、前記第１露出表面上に、前記第１コンタクト層の露出部と接触して第１電極として機能する第１サポート体を形成し、前記第２露出表面上に、前記第２コンタクト層の露出部と接触して第２電極として機能する第２サポート体を形成する第６工程と、
    　リフトオフ法を用いて前記成長用基板を剥離する第７工程と、
    を有することで、前記第１および第２サポート体ならびに前記第１構造物を含む支持体に前記半導体構造部が支持されたIII族窒化物半導体素子を作製することを特徴とするIII族窒化物半導体素子の製造方法。
  2. 　前記第２工程において、前記第１導電型III族窒化物半導体層の露出部が、前記半導体構造部中の複数箇所に形成され、前記第３工程において、前記第１コンタクト層が複数箇所に形成される請求項１に記載のIII族窒化物半導体素子の製造方法。
  3. 　前記第６工程は、
    　前記第１露出表面上に、前記第１サポート体の第１層を形成し、前記第２露出表面上に、前記第２サポート体の第１層をメッキ成長させる第１メッキ工程と、
    　前記第１サポート体の第１層の上に、前記第１構造物と連結した、絶縁体からなる第２構造物を形成する工程と、
    　露出した前記第１サポート体の第１層および前記第２サポート体の第１層から、それぞれ前記第１サポート体の第２層および前記第２サポート体の第２層をさらにメッキ成長させる第２メッキ工程と、
    を含み、前記第１メッキ工程後の前記第２サポート体の第１層の上面積よりも、前記第２サポート体の第２層の上面積が大きい請求項２に記載のIII族窒化物半導体素子の製造方法。
  4. 　第１導電型III族窒化物半導体層、活性層および第２導電型III族窒化物半導体層をこの順に有する半導体構造部と、
    　前記第２導電型III族窒化物半導体層および前記活性層を貫通する凹部の底で前記第１導電型III族窒化物半導体層上に設けられた第１コンタクト層と、
    　前記第２導電型III族窒化物半導体層上に設けられた第２コンタクト層と、
    　前記第１コンタクト層の一部、前記第２コンタクト層の一部、および前記第１コンタクト層と前記第２コンタクト層との間に位置する前記半導体構造部の上に設けられた、前記第１コンタクト層と前記第２コンタクト層とを絶縁するための絶縁層と、
    　前記絶縁層上に設けられた、部分的に前記第１コンタクト層と接触して第１電極として機能する単一の第１サポート体、部分的に前記第２コンタクト層と接触して第２電極として機能する単一の第２サポート体、ならびに、隣接する前記第１および第２サポート体の間に位置する絶縁体からなる構造物と、
    を有し、前記第１および第２サポート体ならびに前記構造物が、前記半導体構造部を支持する支持体であることを特徴とするIII族窒化物半導体素子。
  5. 　前記半導体構造部には複数箇所に前記凹部があり、前記第１コンタクト層が複数箇所にある請求項４に記載のIII族窒化物半導体素子。
  6. 　前記第１および第２サポート体は、それぞれ前記絶縁層上に設けられた第１層と、該第１層上に設けられた第２層とを含み、
    　前記構造物は、前記第１および第２サポート体の第１層の間に位置する第１構造物と、該第１構造物と連結し、前記第１および第２サポート体の第２層の間に位置する第２構造物とを含み、
    　前記第２サポート体の第１層の上面積よりも前記第２サポート体の第２層の上面積が大きい請求項５に記載のIII族窒化物半導体素子。
     
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010251807A (ja) * 2010-08-09 2010-11-04 Toshiba Corp 発光装置
JP2012019217A (ja) * 2010-07-08 2012-01-26 Samsung Led Co Ltd 半導体発光素子、半導体発光素子の製造方法、照明装置及びバックライト

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006228855A (ja) * 2005-02-16 2006-08-31 Rohm Co Ltd 半導体発光素子およびその製法
US8536584B2 (en) * 2007-11-14 2013-09-17 Cree, Inc. High voltage wire bond free LEDS
DE102009018603B9 (de) * 2008-04-25 2021-01-14 Samsung Electronics Co., Ltd. Leuchtvorrichtung und Herstellungsverfahren derselben
JPWO2010146808A1 (ja) * 2009-06-18 2012-11-29 パナソニック株式会社 窒化ガリウム系化合物半導体発光ダイオード
KR100999771B1 (ko) * 2010-02-25 2010-12-08 엘지이노텍 주식회사 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지
TWI532214B (zh) * 2010-10-12 2016-05-01 Ｌｇ伊諾特股份有限公司 發光元件及其封裝

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012019217A (ja) * 2010-07-08 2012-01-26 Samsung Led Co Ltd 半導体発光素子、半導体発光素子の製造方法、照明装置及びバックライト
JP2010251807A (ja) * 2010-08-09 2010-11-04 Toshiba Corp 発光装置

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