WO2013179845A1 - 表示装置およびその駆動方法 - Google Patents

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WO2013179845A1
WO2013179845A1 PCT/JP2013/062586 JP2013062586W WO2013179845A1 WO 2013179845 A1 WO2013179845 A1 WO 2013179845A1 JP 2013062586 W JP2013062586 W JP 2013062586W WO 2013179845 A1 WO2013179845 A1 WO 2013179845A1
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compensation
unit
driving
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杉原　利典
野口　登
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シャープ株式会社
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    • G09G3/3275—Details of drivers for data electrodes
    • G09G3/3291—Details of drivers for data electrodes in which the data driver supplies a variable data voltage for setting the current through, or the voltage across, the light-emitting elements

Definitions

  • the present invention relates to a display device, and more particularly, to a display device including an electro-optic element driven by a current such as an organic EL (Electro Luminescence) element and a driving method thereof.
  • a display device including an electro-optic element driven by a current such as an organic EL (Electro Luminescence) element and a driving method thereof.
  • An organic EL display device is known as a thin, high image quality, low power consumption display device.
  • a plurality of pixel circuits including an organic EL element which is a self-luminous electro-optical element driven by a current and a driving transistor are arranged in a matrix.
  • FIG. 31 is a diagram for explaining the influence of deterioration over time of the organic EL element on the screen display. More specifically, FIG. 31A is a diagram showing how the same pattern is displayed for a long time, and FIG. 31B is a signal having the same luminance in all pixel circuits after the same pattern is displayed for a long time. It is a figure which shows a mode that gave. As shown in FIG. 31A is a diagram showing how the same pattern is displayed for a long time, and FIG. 31B is a signal having the same luminance in all pixel circuits after the same pattern is displayed for a long time. It is a figure which shows a mode that gave. As shown in FIG.
  • an organic EL element in a pixel circuit (hereinafter referred to as “organic EL element in the first region PA”) in a region PA (hereinafter referred to as “first region”) in which bright display is performed for a long time. )) Is the organic EL element in the pixel circuit in the region PB (hereinafter referred to as “second region”) where dark display is performed for a long time (hereinafter referred to as “organic EL element in the second region PB”). Longer than the ones. For this reason, the organic EL element of the first region PA is deteriorated more than that of the second region PB, so that the light emission efficiency is lowered. As a result, as shown in FIG. 31B, so-called surface burn-in occurs in the first area PA. Specifically, in the first area PA, display with the same luminance as that of the second area PB should be originally performed, but display with luminance lower than that of the second area PB is performed.
  • FIG. 32 is a diagram for explaining a decrease in luminance of the organic EL element.
  • a constant current is supplied to the organic EL element.
  • the impedance of the organic EL element increases.
  • the forward bias voltage applied to the organic EL element becomes higher as the deterioration of the organic EL element with time progresses.
  • the light emission efficiency decreases as the deterioration of the organic EL element with time progresses, and as a result, the luminance decreases as shown in FIG.
  • the luminance decrease in the second region PB is relatively small.
  • the deterioration with time of the organic EL element in the first area PA progresses more than that in the second area PB, so that the luminance decrease in the first area PA is relatively large. As a result, the display state shown in FIG.
  • Patent Document 1 discloses a pixel circuit that performs compensation according to an increase in the forward bias voltage due to deterioration with time of an organic EL element.
  • FIG. 33 is a circuit diagram showing a configuration of the pixel circuit 91 disclosed in Patent Document 1. As shown in FIG. In FIG. 33, for convenience of explanation, the reference numerals in FIG. The pixel circuit 91 includes one organic EL element OLED, six transistors T11 to T16, two capacitors C11 and C12, and a variable bias voltage source VS.
  • the transistor T12 is a p-channel type, and the transistors T11 and T13 to T16 are n-channel type.
  • the scanning line Sj is selected, the transistor T11 is turned on, and a voltage corresponding to the data signal supplied from the data line Di is written into the capacitor C11.
  • the selection of the scanning line Sj is completed, the transistor T11 is turned off, and the control lines Vg13j and Vg15j are selected.
  • the transistor T13 is turned on, and a drive current corresponding to the source-gate voltage of the transistor T12 is supplied to the organic EL element OLED.
  • the transistor T15 is turned on, and the gate potential of the transistor T16 becomes equal to the anode potential of the organic EL element OLED corresponding to the drive current.
  • the anode potential Pi of the organic EL element OLED changes due to deterioration of the organic EL element OLED.
  • the source potential Ps of the transistor T16 is set as in the following equation (1).
  • Ps Pi-Vth (1)
  • Vth represents the threshold voltage of the transistor T16.
  • the increase in the forward bias voltage due to the deterioration of the organic EL element OLED can be taken out as the source / drain current of the transistor T16. .
  • the selection of the control line Vg15j is completed and the transistor T15 is turned off, and the control line Vg14j is selected and the transistor T14 is turned on.
  • the potential of the gate terminal of the transistor T12 decreases according to the source / drain current of the transistor T16.
  • the luminance compensation according to the increase of the forward bias voltage due to the deterioration with time of the organic EL element OLED can be performed. Therefore, it is possible to suppress a decrease in light emission luminance due to deterioration with time of the organic EL element OLED.
  • the organic EL element OLED emits light when determining the source / drain current of the transistor T16. That is, the display is performed with the luminance according to the drive current before compensation according to the increase of the forward bias voltage. For this reason, it is not possible to sufficiently suppress a decrease in emission luminance due to deterioration with time of an electro-optical element such as an organic EL element.
  • an object of the present invention is to provide a display device and a driving method thereof in which a decrease in light emission luminance due to deterioration over time of an electro-optical element such as an organic EL element is suppressed as compared with the conventional one.
  • a first aspect of the present invention is an active matrix display device, A plurality of data lines each supplying a data signal; A plurality of scan lines each driven selectively; A first power supply line for supplying a first power supply potential; A second power supply line for supplying a second power supply potential; A reverse bias control line for supplying a control potential in at least a first predetermined period; A plurality of pixel circuits provided corresponding to the intersections of the plurality of data lines and the plurality of scanning lines;
  • the pixel circuit includes: An electro-optic element provided between the first power line and the second power line; A drive unit that includes a drive transistor provided in series with the electro-optic element between the first power line and the second power line, and that controls a current flowing through the electro-optic element; An input unit that supplies a voltage of a data signal supplied by the corresponding data line to the driving unit in response to selection of the corresponding scanning line; A first compensation unit that supplies a compensation signal corresponding to a reverse current flowing in the electro-optic element between the
  • the compensation signal indicates a first voltage according to the reverse current
  • the driving unit may determine the driving voltage based on at least the voltage of the data signal and the first voltage.
  • the driving unit includes a driving capacitor unit that is provided between a control terminal and a first conduction terminal of the driving transistor and holds the driving voltage;
  • the input unit supplies a voltage of the data signal to the driving capacitor unit,
  • the first compensation unit supplies the first voltage to the driving capacitor unit during at least a part of the first predetermined period.
  • the first compensation unit supplies the reverse current to the driving capacitor unit in the first predetermined period
  • the input unit includes an input capacitor, and supplies the voltage of the data signal to the drive capacitor through the input capacitor.
  • the drive capacitor unit includes a first drive capacitor element to which the reverse current is supplied in the first predetermined period
  • the driving unit may further include a driving voltage application control unit that controls application of the driving voltage to the driving transistor.
  • a sixth aspect of the present invention is the fifth aspect of the present invention,
  • the pixel circuit further includes a preprocessing unit that performs preprocessing on the driving voltage held in the driving capacitor unit in a preprocessing period provided within the second predetermined period and before the first predetermined period. It is characterized by including.
  • a seventh aspect of the present invention is the sixth aspect of the present invention,
  • the pre-processing unit includes a first pre-processing unit that short-circuits both terminals of the first driving capacitive element in a first pre-processing period within the pre-processing period.
  • the driving capacitor unit further includes a second driving capacitor element provided between the first conduction terminal and the second conduction terminal of the driving transistor
  • the pre-processing unit further includes a second pre-processing unit provided between the control terminal and the second conduction terminal of the driving transistor, At least the second preprocessing unit short-circuits the control terminal and the second conduction terminal of the driving transistor in a second preprocessing period provided within the preprocessing period and after the first preprocessing period. It is characterized by.
  • the first compensation unit receives the reverse current in the first predetermined period, and generates a compensation current whose value is determined according to the reverse current between the drive capacitor unit and the reverse bias control line.
  • the first voltage is supplied to the driving capacitor by flowing between them.
  • the first compensation unit includes: A first compensation current control unit that controls a value of the compensation current according to the reverse current; And a reverse current supply unit that supplies the reverse current to the first compensation current control unit.
  • the first compensation unit further includes a second compensation current control unit that controls timing of flowing the compensation current
  • the first compensation current control unit includes: A compensation current control capacitive element that holds a second voltage according to the reverse current; A compensation current control transistor that is provided between the drive capacitor unit and the reverse bias control line and that flows a compensation current having a value corresponding to a second voltage held in the compensation current control capacitor element; It is characterized by including.
  • a twelfth aspect of the present invention is the eleventh aspect of the present invention
  • the pixel circuit may further include a first compensation initialization unit that short-circuits both terminals of the compensation current control capacitive element before or after the first predetermined period.
  • a thirteenth aspect of the present invention is the tenth aspect of the present invention
  • the first compensation current control unit includes: A resistance element through which the reverse current flows; A compensation current control transistor that is provided between the drive capacitor section and the reverse bias control line and flows a compensation current having a value corresponding to a second voltage generated between the terminals of the resistance element.
  • a fourteenth aspect of the present invention is the ninth aspect of the present invention.
  • the pixel circuit connects the control terminal and the second conduction terminal of the driving transistor before the compensation current flows between the driving capacitor unit and the reverse bias control line in the first predetermined period. It further includes a second compensator for short-circuiting.
  • the reverse bias control line supplies the control potential in the second predetermined period
  • the light emission control unit is controlled by the reverse bias control line, and cuts off a current flowing between the first power supply line and the electro-optic element when the control potential is supplied to the control line. It is characterized by that.
  • a plurality of data lines each supplying a data signal, a plurality of scanning lines each selectively driven, a first power supply line supplying a first power supply potential, A second power supply line that supplies two power supply potentials, and a plurality of pixel circuits provided corresponding to intersections of the plurality of data lines and the plurality of scanning lines, the pixel circuit including the first power supply
  • An electro-optical element provided between the first power line and the second power line, and a driving transistor provided in series with the electro-optical element between the first power line and the second power line.
  • a driving method of an active matrix display device including a driving unit that controls a current flowing through the electro-optic element, Supplying a voltage of a data signal supplied by a corresponding data line to the driving unit in response to selection of a corresponding scanning line; Supplying a compensation signal corresponding to a reverse current flowing in the electro-optic element between the second power supply line and a reverse bias control line for supplying a control potential at least in a first predetermined period to the drive unit.
  • the compensation signal corresponding to the reverse current flowing through the electro-optic element (hereinafter referred to as an organic EL element in the description of the effect of the invention) at the time of reverse bias is supplied to the drive unit.
  • the driving voltage is determined by at least the voltage of the compensation signal and the data signal.
  • a forward current (drive current) corresponding to the drive voltage is supplied to the organic EL element.
  • the reverse current increases as the deterioration of the organic EL element with time progresses. For this reason, the compensation signal also has a value corresponding to the degree of progress of deterioration with time of the organic EL element.
  • the drive current also has a value corresponding to the degree of progress of deterioration with time of the organic EL element.
  • luminance compensation is performed according to the degree of progress of deterioration of the organic EL element with time. Further, this luminance compensation operation is performed within a second predetermined period in which the organic EL element does not emit light. Therefore, since the organic EL element does not emit light before the completion of the luminance compensation operation, it is possible to suppress the decrease in the light emission luminance due to the deterioration of the organic EL element with the passage of time.
  • the first voltage corresponding to the reverse current is supplied to the drive unit, and the drive voltage is determined by at least the first voltage and the voltage of the data signal. Then, a forward current (drive current) corresponding to the drive voltage is supplied to the organic EL element.
  • the reverse current increases as the deterioration of the organic EL element with time progresses. For this reason, the first voltage corresponding to the reverse current increases as the deterioration of the organic EL element with time progresses.
  • the drive current also increases as the deterioration of the organic EL element with time progresses. As a result, the same effect as the first aspect of the present invention can be achieved.
  • the drive voltage can be determined using the first voltage supplied to the drive capacitor unit.
  • the voltage of the data signal is supplied to the driving capacitor through the input capacitor, so that at least the first The driving voltage can be determined based on the voltage and the voltage of the data signal. In this way, luminance compensation can be performed according to the degree of progress of deterioration of the organic EL element over time.
  • the reverse current is supplied to the first drive capacitor element, and the application of the drive voltage is controlled by the drive voltage application control unit, whereby the progress of the deterioration of the organic EL element with time is progressed.
  • Luminance compensation can be performed according to the above.
  • preprocessing can be performed on the drive voltage.
  • Preprocessing includes initialization and threshold voltage compensation.
  • both terminals of the first driving capacitive element are electrically connected to each other during the first preprocessing period by the first preprocessing unit. For this reason, the holding voltage of the first driving capacitive element is initialized to 0V. As a result, the first voltage can be reliably written to the first driving capacitive element.
  • At least the second preprocessing unit electrically connects the control terminal and the second conduction terminal of the driving transistor to each other in the second preprocessing period (becomes diode connection). .) Therefore, the threshold voltage of the driving transistor is written to the second driving capacitor element in the second preprocessing period. As a result, variations in the threshold voltage of the driving transistor can be compensated using this threshold voltage.
  • compensation is performed by flowing a compensation current whose value is determined according to the reverse current between the drive capacitor and the reverse bias control line in the first predetermined period.
  • the holding voltage of the driving capacitor changes according to the current.
  • the holding voltage of the driving capacitor changes according to the reverse current.
  • the same effect as in the ninth aspect of the present invention can be achieved by using the first compensation current control unit and the reverse current supply unit.
  • the compensation voltage control capacitive element holds the second voltage corresponding to the backward current, and the compensation current control transistor is controlled by the second voltage, whereby the backward current is controlled. It is possible to flow a compensation current whose value is determined in accordance with.
  • both terminals of the compensation current control capacitive element are electrically connected to each other before or after the first predetermined period by the first compensation initialization unit. For this reason, the holding voltage of the compensation current control capacitive element is initialized to 0V. As a result, the second voltage corresponding to the reverse current can be reliably written to the compensation current control capacitor.
  • the compensation current control transistor by controlling the compensation current control transistor with the second voltage generated between the terminals of the resistance element when the reverse current is flowing, the value is set according to the reverse current.
  • the compensation current to be determined can be passed.
  • the second compensation unit controls the control terminal of the driving transistor before the compensation current flows between the driving capacitor unit and the reverse bias control line in the first predetermined period.
  • the second conduction terminals are electrically connected to each other (diode connection). For this reason, the threshold voltage of the driving transistor is written into the driving capacitor section. As a result, variations in the threshold voltage of the driving transistor can be compensated using this threshold voltage.
  • the reverse bias control line is shared by the light emitting control unit and the components in the first compensation unit to which the reverse bias control line is connected. For this reason, the number of wirings can be reduced.
  • the same effect as that of the first aspect of the present invention can be achieved in the display device driving method.
  • FIG. 1 is a block diagram illustrating an overall configuration of a display device according to a first embodiment of the present invention.
  • FIG. 3 is a circuit diagram illustrating a configuration of a pixel circuit in the first embodiment. 3 is a timing chart illustrating a driving method of the pixel circuit in the first embodiment. It is a circuit diagram which shows the structure of the pixel circuit in the 2nd Embodiment of this invention. 10 is a timing chart showing a driving method of the pixel circuit in the second embodiment.
  • 10 is a timing chart showing a driving method of the pixel circuit in the third embodiment. It is a circuit diagram which shows the structure of the pixel circuit in the 4th Embodiment of this invention. It is a timing chart which shows the drive method of the pixel circuit in the said 4th Embodiment. It is a circuit diagram which shows the structure of the pixel circuit in the 5th Embodiment of this invention. 10 is a timing chart illustrating a pixel circuit driving method according to the fifth embodiment. It is a circuit diagram which shows the structure of the pixel circuit in the 6th Embodiment of this invention.
  • (A) is a figure which shows a mode that the same pattern is displayed for a long time.
  • (B) is a diagram showing a state in which signals having the same luminance are given to all the pixel circuits after displaying the same pattern for a long time. It is a figure for demonstrating the brightness fall of an organic EL element. It is a circuit diagram which shows the structure of the conventional pixel circuit.
  • the inventor of the present application supplies a constant current of 15 mA to an 8 mm 2 organic EL element, and the elapsed time from the start of constant current supply is 36 seconds, 3 minutes, 6 minutes, 12 minutes, 24 minutes, 1 hour, 2 hours. , And 5 hours, the light emission luminance and the current at the time of reverse bias (hereinafter referred to as “reverse current”, represented by the symbol Ioledr) were measured.
  • the reverse bias voltage was 2.8V.
  • FIG. 1 shows the luminance characteristics of the organic EL element obtained by the above measurement.
  • This luminance characteristic shows the relationship between the value obtained by dividing the luminance L at each elapsed time by L0, where the initial luminance of the organic EL element is L0, and the logarithm of the elapsed time.
  • FIG. 1 it can be seen that the emission luminance of the organic EL element decreases as time elapses, that is, as the deterioration of the organic EL element with time progresses.
  • FIG. 2 shows the reverse current characteristics of the organic EL element obtained by the above measurement.
  • This reverse current characteristic indicates the relationship between the reverse current Ioledr flowing through the organic EL element and the logarithm of elapsed time. As shown in FIG. 2, it can be seen that the reverse current Ioledr increases as time elapses, that is, as the deterioration of the organic EL element with time progresses.
  • the transistor included in the pixel circuit in each embodiment is a field effect transistor, and is typically a thin film transistor (sometimes abbreviated as “TFT”).
  • the transistor included in the pixel circuit includes an oxide TFT in which a channel layer is formed from an oxide semiconductor, a low-temperature polysilicon TFT in which a channel layer is formed from low-temperature polysilicon, and an amorphous silicon TFT in which a channel layer is formed from amorphous silicon.
  • Etc As an oxide TFT, in particular, a channel layer is formed of InGaZnOx (indium gallium zinc oxide) which is an oxide semiconductor mainly composed of indium (In), gallium (Ga), zinc (Zn), and oxygen (O).
  • Indium gallium zinc oxide-TFTs that have been prepared are listed.
  • An oxide TFT such as an indium gallium zinc oxide-TFT is particularly effective when employed as an n-channel transistor included in a pixel circuit.
  • the present invention does not exclude the use of a p-channel oxide TFT.
  • oxide semiconductors other than indium gallium zinc oxide include indium, gallium, zinc, copper (Cu), silicon (Si), tin (Sn), aluminum (Al), calcium (Ca), germanium (Ge), The same effect can be obtained even when the channel layer is formed using an oxide semiconductor containing at least one of lead and lead (Pb).
  • the first conduction terminal corresponds to the source terminal
  • the second conduction terminal corresponds to the drain terminal.
  • the oxide semiconductor layer included in the oxide TFT will be described.
  • the oxide semiconductor layer is, for example, an In—Ga—Zn—O-based semiconductor layer.
  • the oxide semiconductor layer includes, for example, an In—Ga—Zn—O-based semiconductor.
  • An In—Ga—Zn—O-based semiconductor is a ternary oxide of indium (In), gallium (Ga), and zinc (Zn).
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an amorphous silicon TFT) and low leakage current (less than one hundredth of that of an amorphous silicon TFT). It is suitably used as a driving TFT and a switching TFT in the pixel circuit.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer is used, power consumption of the display device can be significantly reduced.
  • the In—Ga—Zn—O-based semiconductor may be amorphous, may include a crystalline portion, and may have crystallinity.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • Such a crystal structure of an In—Ga—Zn—O-based semiconductor is disclosed in, for example, Japanese Patent Application Laid-Open No. 2012-134475. For reference, the entire disclosure of Japanese Patent Application Laid-Open No. 2012-134475 is incorporated herein by reference.
  • the oxide semiconductor layer may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • Zn—O based semiconductor ZnO
  • In—Zn—O based semiconductor IZO (registered trademark)
  • Zn—Ti—O based semiconductor ZTO
  • Cd—Ge—O based semiconductor Cd—Pb—O based
  • CdO cadmium oxide
  • Mg—Zn—O based semiconductors In—Sn—Zn—O based semiconductors (eg, In 2 O 3 —SnO 2 —ZnO), In—Ga—Sn—O based semiconductors, etc. You may go out.
  • the state in which the component A is connected to the component B is not limited to the case where the component A is physically directly connected to the component B, but the component A is connected via another component. Including the case of being connected to the component B. Further, “the state in which the component C is provided between the component A and the component B” is not limited to the case where the component C is physically directly connected to the component A and the component B, The case where C is connected to the component A and the component B via other components is also included. However, other components are limited to those that do not violate the concept of the present invention.
  • FIG. 3 is a block diagram showing an overall configuration of the display device 1 according to the first embodiment of the present invention.
  • the display device 1 is an organic EL display device, and includes a display unit 10, a display control circuit 20, a data driver 30, a scanning driver 40, and a selection driver group 50 as shown in FIG.
  • the scanning driver 40 and the selection driver group 50 are formed integrally with the display unit 10, for example.
  • the present invention is not limited to this.
  • the display unit 10 is provided with m ⁇ n pixel circuits 11 corresponding to the intersections of the m data lines Di and the n scanning lines Sj. In FIG. 3, only one pixel circuit 11 is shown for convenience.
  • the display unit 10 is provided with n control lines Vg4j, n control lines Vg5j, n control lines Vg6j, and n control lines Vg7j along the n scanning lines Sj. ing. Control lines Vg4j, Vg5j, Vg6j, Vg7j along the corresponding scanning line Sj are connected to the pixel circuit 11.
  • the m data lines Di are connected to the data driver 30, the n scan lines Sj are connected to the scan driver 40, the n control lines Vg4j, the n control lines Vg5j, the n control lines Vg6j, and The n control lines Vg7j are connected to the selection driver group 50.
  • the display unit 10 is supplied with a power supply line for supplying a high level power supply potential Vdd (hereinafter referred to as “high level power supply line” and denoted by the same symbol Vdd as the high level power supply potential) and a low level power supply potential Vss.
  • a power supply line hereinafter referred to as “low-level power supply line” and represented by the same symbol Vss as the low-level power supply potential
  • a power supply line for supplying a reverse bias power supply potential Vr (hereinafter referred to as “reverse bias power supply line”) It is indicated by the symbol Vr as in the case of the reverse bias power supply potential.
  • the magnitude relation among the high level power supply potential Vdd, the low level power supply potential Vss, and the reverse bias power supply potential Vr is given by the following equation (2).
  • the high level power supply potential Vdd, the low level power supply potential Vss, and the reverse bias power supply potential Vr are supplied from a power supply circuit (not shown).
  • the high-level power supply line Vdd, the low-level power supply line Vss, and the reverse bias power supply line Vr are commonly connected to the pixel circuits 11.
  • the first power supply line is realized by the high level power supply line Vdd
  • the second power supply line is realized by the low level power supply line Vss
  • the reverse bias control line is realized by the reverse bias power supply line Vr. ing.
  • the display control circuit 20 outputs various control signals to the data driver 30, the scan driver 40, and the selection driver group 50. More specifically, the display control circuit 20 outputs a data start pulse DSP, a data clock DCK, display data DA, and a latch pulse LP to the data driver 30. Further, the display control circuit 20 outputs a scan start pulse SSP1 and a scan clock SCK1 to the scan driver 40. Further, the display control circuit 20 outputs the selection start pulse SSP2 and the selection clock SCK2 to the selection driver group 50. Note that the selected start pulse SSP2 actually includes a plurality of start pulses. Similarly, the selection clock SCK2 includes a plurality of clocks.
  • the data driver 30 includes an m-bit shift register (not shown), a sampling circuit, a latch circuit, and m D / A converters.
  • the shift register has m bistable circuits connected in cascade with each other, transfers the data start pulse DSP supplied to the first stage in synchronization with the data clock DCK, and outputs a sampling pulse from each stage.
  • display data DA is supplied to the sampling circuit.
  • the sampling circuit stores the display data DA according to the sampling pulse.
  • the display control circuit 20 outputs a latch pulse LP to the latch circuit.
  • the latch circuit holds the display data DA stored in the sampling circuit.
  • the D / A converter is provided corresponding to m data lines Di, converts the display data DA held in the latch circuit into a data signal which is an analog signal, and converts the obtained data signal into m data lines. Supply to the data line Di.
  • the scan driver 40 drives n scan lines Sj.
  • the scan driver 40 includes a shift register and a buffer (not shown).
  • the shift register sequentially transfers the scan start pulse SSP1 in synchronization with the scan clock SCK1.
  • a scanning signal that is an output from each stage of the shift register is supplied to a corresponding scanning line via a buffer.
  • the m pixel circuits 11 connected to the scanning line Sj are collectively selected by an active (low level in this embodiment) scanning signal.
  • the selection driver group 50 drives n control lines Vg4j, n control lines Vg5j, n control lines Vg6j, and n control lines Vg7j.
  • the selection driver group 50 includes a plurality of selection drivers, and each selection driver drives one or a plurality of types of control lines.
  • Each selection driver sequentially transfers the start pulse included in the selection start pulse SSP2 in synchronization with the clock included in the selection clock SCK2.
  • a selection signal which is an output from each stage of the shift register is supplied to a corresponding control line via a buffer.
  • FIG. 4 is a circuit diagram showing a configuration of the pixel circuit 11 in the present embodiment.
  • the pixel circuit 11 includes one organic EL element OLED, an input unit 101, a drive unit 102, a light emission control unit 103, and a reverse current compensation unit 104 as a first compensation unit.
  • the input unit 101 includes one transistor T1 and one capacitor C1.
  • the drive unit 102 includes one transistor T2, a drive capacitor unit 111, and a drive voltage application control unit 112.
  • the drive capacitor 111 includes one capacitor C3.
  • the drive voltage application control unit 112 includes one transistor T6.
  • the light emission control unit 103 includes one transistor T4.
  • the reverse current compensator 104 includes two transistors T5 and T7.
  • the transistors T1, T2, T4 to T7 are p-channel type.
  • Transistor T1 functions as an input transistor.
  • the transistor T2 functions as a driving transistor.
  • the transistor T4 functions as a light emission control transistor.
  • the transistor T5 functions as a first reverse current supply transistor.
  • the transistor T6 functions as a drive voltage application control transistor.
  • the transistor T7 functions as a second reverse current supply transistor.
  • the capacitor C1 functions as an input capacitance element.
  • the capacitor C3 functions as a first driving capacitive element.
  • the input unit 101 supplies a data voltage corresponding to a data signal supplied from the corresponding data line Di to the driving unit 102 in accordance with selection of the corresponding scanning line Sj.
  • the transistor T1 has a gate terminal connected to the scanning line Sj and a first conduction terminal connected to the data line Di.
  • the capacitor C1 has a first terminal connected to the second conduction terminal of the transistor T1.
  • the drive unit 102 controls the forward current (drive current) flowing through the organic EL element OLED.
  • the drive capacitor 111 holds a drive voltage to be applied between the gate terminal of the transistor T2 and the first conduction terminal.
  • the drive voltage application control unit 112 controls application of the drive voltage to the transistor T2.
  • the transistor T2 has a gate terminal connected to the second terminal of the capacitor C3, and a first conduction terminal connected to the high-level power supply line Vdd.
  • the transistor T6 has a gate terminal connected to the control line Vg6j and is provided between the first terminal of the capacitor C3 and the first conduction terminal of the transistor T2.
  • the light emission control unit 103 controls the light emission timing of the organic EL element OLED, and a current (forward current) flowing between the high level power supply line Vdd (first power supply line) and the organic EL element OLED in a non-light emission period LSP described later. ).
  • the organic EL element OLED is electrically disconnected from the transistor T2 in the non-light emitting period LSP.
  • the transistor T4 has a gate terminal connected to the control line Vg4j, and is provided between the second conduction terminal of the transistor T2 and the anode terminal of the organic EL element OLED.
  • the reverse current compensation unit 104 supplies a compensation signal corresponding to the reverse current Ioledr flowing through the organic EL element OLED to the capacitor C3. More specifically, the reverse current compensation unit 104 supplies a voltage corresponding to the reverse current Ioledr flowing through the organic EL element OLED to the capacitor C3.
  • the transistor T5 has a gate terminal connected to the control line Vg5j, and is provided between the anode terminal of the organic EL element OLED and the first terminal of the capacitor C3.
  • the transistor T7 has a gate terminal connected to the control line Vg7j, and is provided between the second terminal of the capacitor C3 and the reverse bias power supply line Vr.
  • FIG. 5 is a timing chart showing a driving method of the pixel circuit 11 in the present embodiment.
  • the times t1a to t3a are the non-light emitting period LSP.
  • Time t1 to t2 is the backward compensation period ICP
  • time t2 to t3 is the writing period WP.
  • the non-light emitting period LSP corresponds to the second predetermined period
  • the reverse direction compensation period ICP corresponds to the first predetermined period.
  • the non-light emitting period LSP may start from time t1.
  • the control lines Vg5j and Vg7j since the control lines Vg5j and Vg7j have the same potential change, they may be one control line (the same applies to the second and third embodiments described later).
  • the potential of the control line Vg4j changes from low level to high level. For this reason, the transistor T4 changes to an off state, and the second conduction terminal of the transistor T2 and the anode terminal of the organic EL element OLED are electrically disconnected from each other. Thereby, organic EL element OLED will be in a non-light-emission state.
  • the potential of the control line Vg6j changes from the low level to the high level, and the transistor T6 changes to the off state. For this reason, the first conduction terminal of the transistor T2 and the first terminal of the capacitor C3 are electrically disconnected from each other.
  • the potentials of the control lines Vg5j and Vg7j change from the high level to the low level, and the transistors T5 and T7 change to the on state. For this reason, the organic EL element OLED is reverse-biased by the low-level power supply potential Vss and the reverse bias power supply potential Vr. Thereby, the reverse current Ioledr flowing through the organic EL element OLED is supplied to the capacitor C3.
  • the reverse current Ioledr has a value corresponding to the degree of progress of the deterioration of the organic EL element OLED, as shown in the basic study. That is, a voltage determined by the reverse current Ioledr corresponding to the degree of progress of the deterioration of the organic EL element OLED (hereinafter referred to as “reverse voltage” and represented by the symbol Voledr) is written in the capacitor C3. Since the reverse current Ioledr increases as the deterioration of the organic EL element proceeds, the reverse voltage Voledr written to the capacitor C3 also increases as the deterioration of the organic EL element proceeds. Thus, in this embodiment, the reverse voltage Voledr is supplied to the drive unit 102 as a voltage corresponding to the reverse current Ioldr.
  • the reverse voltage Voledr corresponds to the first voltage corresponding to the reverse current.
  • the reverse current compensation unit 104 supplies the reverse voltage Voledr to the drive unit 102. 104 corresponds to supplying a compensation signal corresponding to the reverse current Ioledr to the drive unit 102.
  • the potentials of the control lines Vg5j and Vg7j change from the low level to the high level, and the transistors T5 and T7 change to the off state. For this reason, the reverse bias of the organic EL element OLED is stopped.
  • the potential of the control line Vg6j changes from the high level to the low level, and the transistor T6 changes to the on state. For this reason, the capacitor C3 is electrically connected between the gate terminal of the transistor T2 and the first conduction terminal.
  • the potential of the scanning line Sj changes from the high level to the low level, and the transistor T1 changes to the on state.
  • Vsig + Voledr is written to the capacitor C3 by boosting the second terminal of the capacitor C3 (gate potential of the transistor T2) via the capacitor C1.
  • Vsig is a voltage of the data signal (hereinafter referred to as “data voltage”).
  • the data voltage Vsig is a negative voltage in the present embodiment and second to ninth and thirteenth embodiments described later, and is a positive voltage in the tenth to twelfth embodiments described later. It is desirable that the capacitance value of the capacitor C1 is sufficiently larger than the capacitance value of the capacitor C3.
  • the data voltage Vsig is supplied to the drive unit 102 by such boosting.
  • the drive current I1 ( ⁇ 1 / 2) ⁇ (Vgs-VthT2) 2 (3)
  • ⁇ 1 is a constant
  • Vgs represents the source-gate voltage (drive voltage) of the transistor T2
  • VthT2 represents the threshold voltage of the transistor T2.
  • the drive current I1 is determined by the drive voltage. Since the reverse voltage Voledr increases as the deterioration of the organic EL element OLED with time progresses, the drive current I1 expressed by the equation (4) also increases as the deterioration of the organic EL element OLED with time progresses. In the present embodiment and each of the embodiments described later, “the reverse voltage Voledr increases” means that the absolute value of the reverse voltage Voledr increases.
  • the data voltage Vsig and the reverse current Ioledr flowing through the organic EL element OLED at the time of reverse bias are supplied to the driving capacitor unit 111, and the voltage (compensation) according to the data voltage Vsig and the reverse current Ioledr Signal) determines the driving voltage. More specifically, the reverse voltage Voledr is written in the capacitor C3 (drive capacitor 111) connected between the control terminal of the transistor T2 and the first conduction terminal. Thereafter, the sum of the data voltage Vsig and the reverse voltage Voledr is written to the capacitor C3 by boosting via the capacitor C1, whereby the drive voltage is determined by the sum of the data voltage Vsig and the reverse voltage Voledr.
  • the organic EL element OLED emits light according to the drive current I1 that is proportional to the square of the difference between the drive voltage and the threshold voltage of the transistor T2. Since the reverse voltage Voledr increases as the organic EL element OLED deteriorates with time, the drive current I1 also increases as the organic EL element OLED deteriorates with time. Thereby, luminance compensation is performed in accordance with the degree of progress of deterioration of the organic EL element OLED with time. Further, this luminance compensation operation is performed within a non-light emission period LSP in which the organic EL element does not emit light. Accordingly, since the organic EL element OLED does not emit light before the completion of the brightness compensation operation, it is possible to suppress a decrease in light emission luminance due to deterioration with time of the organic EL element as compared with the conventional case.
  • FIG. 6 is a circuit diagram showing a configuration of the pixel circuit 11 in the second embodiment of the present invention.
  • the transistor T4 is an n-channel type.
  • the conduction terminal (first conduction terminal) of the transistor T7 on the side connected to the reverse bias power supply line Vr is connected to the control line Vg4j together with the gate terminal of the transistor T4.
  • a reverse bias control line is realized by the control line Vg4j.
  • the reverse bias power supply line Vr is not provided. Since the other components in the pixel circuit 11 in this embodiment and the connection relationship between the components are the same as those in the first embodiment, description thereof will be omitted.
  • FIG. 7 is a timing chart showing a driving method of the pixel circuit 11 in the present embodiment.
  • the potential of the control line Vg4j in the present embodiment is basically an inversion of that in the first embodiment.
  • the low level of the control line Vg4j in the present embodiment is the reverse bias power supply potential Vr. That is, the reverse bias power supply potential Vr is supplied to the control line Vg4j during the non-light emitting period LSP.
  • the potential of the control line Vg4j changes from the high level to the reverse bias power supply potential Vr.
  • the transistor T4 changes to an off state, and the second conduction terminal of the transistor T2 and the anode terminal of the organic EL element OLED are electrically disconnected from each other.
  • organic EL element OLED will be in a non-light-emission state. Since the reverse bias power supply potential Vr is supplied to the control line Vg4j in the non-light emitting period LSP, the same operation as in the first embodiment is established in the non-light emitting period LSP.
  • the organic EL element OLED emits light according to the drive current I1 represented by the above formula (4) as in the first embodiment.
  • the transistor T4 is an n-channel type, and the control line Vg4j is shared by the gate terminal of the transistor T4 and the first conduction terminal of the transistor T7, whereby the reverse bias in the first embodiment is used.
  • the power supply line Vr can be reduced.
  • FIG. 8 is a circuit diagram showing a configuration of the pixel circuit 11 in the third embodiment of the present invention.
  • the same elements as those of the first embodiment are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the pixel circuit 11 in this embodiment is obtained by adding a preprocessing unit 105 to the pixel circuit 11 in the first embodiment.
  • n control lines Vg8j are arranged along the n scanning lines Sj.
  • the n control lines Vg8j are connected to the selection driver group 50.
  • the preprocessing unit 105 performs preprocessing on the driving voltage held in the driving capacitor unit 111 in the preprocessing period PP provided in the non-light emitting period LSP and before the backward compensation period ICP.
  • the preprocessing unit 105 includes an initialization unit 121.
  • the initialization unit 121 corresponds to the first preprocessing unit.
  • the initialization unit 121 includes one transistor T8.
  • the transistor T8 is a p-channel type.
  • the transistor T8 functions as a first preprocessing transistor.
  • the initialization unit 121 short-circuits the first terminal and the second terminal of the capacitor C3 in an initialization period IP described later within the preprocessing period PP.
  • the transistor T8 has a gate terminal connected to the control line Vg8j and is provided between the first terminal and the second terminal of the capacitor C3. Since the other components in the pixel circuit 11 in this embodiment and the connection relationship between the components are the same as those in the first embodiment, description thereof will be omitted.
  • FIG. 9 is a timing chart showing a driving method of the pixel circuit 11 in the present embodiment.
  • the times t1a to t4a are the non-light emitting period LSP.
  • Time t1 to t2 is the preprocessing period PP
  • time t2 to t3 is the reverse direction compensation period ICP
  • time t3 to t4 is the writing period WP.
  • the preprocessing period PP includes an initialization period IP. More specifically, the initialization period IP matches the preprocessing period PP.
  • the initialization period IP corresponds to the first preprocessing period. Note that the operations in the time t1a, t4a, the backward compensation period ICP, and the writing period WP in the present embodiment are basically the same as those in the first embodiment, and thus the description thereof is omitted.
  • the potential of the control line Vg6j changes from the low level to the high level, and the transistor T6 changes to the off state. For this reason, the first conduction terminal of the transistor T2 and the first terminal of the capacitor C3 are electrically disconnected from each other.
  • the potential of the control line Vg8j changes from the high level to the low level, and the transistor T8 changes to the on state. For this reason, the first terminal and the second terminal of the capacitor C3 are short-circuited, and the charge accumulated in the capacitor C3 disappears (the holding voltage is initialized to 0V).
  • the transistor T8 that is turned on in the initialization period IP is provided between the first terminal and the second terminal of the capacitor C3, so that the first terminal of the capacitor C3 in the initialization period IP The second terminal is electrically connected to each other. For this reason, the holding voltage of the capacitor C3 is initialized to 0V.
  • the reverse voltage Voledr corresponding to the reverse current Ioledr can be reliably written to the capacitor C3 in the reverse direction compensation period ICP.
  • FIG. 10 is a circuit diagram showing a configuration of the pixel circuit 11 in the fourth embodiment of the present invention.
  • the same elements as those of the first or third embodiment are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the pixel circuit 11 in this embodiment is obtained by adding a capacitor C2 to the driving capacitor 111 in the third embodiment and adding a threshold voltage compensator 122 to the preprocessing unit 105. is there.
  • n control lines Vg3j are arranged along the n scanning lines Sj.
  • the n control lines Vg3j are connected to the selection driver group 50.
  • the capacitor C2 is provided between the first conduction terminal of the transistor T2 and the first conduction terminal of the transistor T6.
  • the capacitor C2 functions as a second driving capacitive element.
  • the threshold voltage compensation unit 122 includes one transistor T3.
  • the transistor T3 is a p-channel type.
  • the transistor T3 functions as a second preprocessing transistor.
  • the threshold voltage compensation unit 122, the initialization unit 121, and the drive voltage application control unit 112 are interlocked with each other in a threshold voltage compensation period TCP described later provided within the preprocessing period PP and after the initialization period IP.
  • the transistor T3 has a gate terminal connected to the control line Vg3j, and is provided between the first conduction terminal of the transistor T6 (one end on the capacitor C2 side of the drive voltage application control unit 112) and the second conduction terminal of the transistor T2. Yes.
  • the threshold voltage compensation unit 122 corresponds to a second preprocessing unit.
  • the initialization unit 121, the reverse current compensation unit 104, and the drive voltage application control unit 112 are interlocked with each other in the initialization period IP, so that the first terminal of the capacitor C2 and the reverse bias power supply line Vr. And short circuit.
  • the other components in the pixel circuit 11 and the connection relationship between the components in the present embodiment are the same as those in the third embodiment, and a description thereof will be omitted.
  • FIG. 11 is a timing chart showing a driving method of the pixel circuit 11 in the present embodiment.
  • the times t1a to t6a are the non-light emitting period LSP.
  • Time t1 to t3 is the preprocessing period PP
  • time t3 to t4 is the reverse direction compensation period ICP
  • time t5 to t6 is the writing period WP.
  • Time t1 to t2 is the initialization period IP
  • time t2 to t3 is the threshold voltage compensation period TCP.
  • the threshold voltage compensation period TCP corresponds to the second preprocessing period.
  • the writing period WP may be time t4 to t5 or time t4 to t6.
  • the transistor T6 is in the on state.
  • the control lines Vg7j and Vg8j change from the high level to the low level, and the transistors T7 and T8 change to the on state, respectively.
  • the first terminal and the second terminal of the capacitor C3 are electrically connected to each other, and the holding voltage of the capacitor C3 is initialized to 0V.
  • the first terminal of the capacitor C2 and the reverse bias power supply line Vr are electrically connected to each other, so that the holding voltage of the capacitor C2 is fixed to the high level power supply potential Vdd that is a fixed potential and the reverse bias power supply line Vr. Initialized to a potential difference from the power supply potential Vr. Note that as the initialization in the initialization period IP, only the holding voltage of the capacitor C3 may be initialized to 0V.
  • the potential of the control line Vg7j changes from the low level to the high level, and the transistor T7 changes to the off state. Therefore, the gate terminal of the transistor T2 and the reverse bias power line Vr are electrically disconnected from each other.
  • the potential of the control line Vg3j changes from the high level to the low level, and the transistor T3 changes to the on state. For this reason, the gate terminal and the second conduction terminal of the transistor T2 are electrically connected to each other via the transistors T3, T6, and T8 (becomes diode connection).
  • TCP threshold voltage compensation period
  • the threshold voltage VthT2 of the transistor T2 is written to the capacitor C2. Note that, due to the above-described initialization, a voltage having an absolute value larger than the threshold voltage VthT2 of the transistor T2 is held in the capacitor C2 immediately before time t2.
  • the potentials of the control lines Vg3j, Vg6j, Vg8j change from the low level to the high level, and the transistors T3, T6, T8 change to the off state.
  • the writing of the threshold voltage VthT2 of the transistor T2 to the capacitor C2 is completed.
  • the potentials of the control lines Vg5j and Vg7j change from the high level to the low level, and the transistors T5 and T7 change to the on state.
  • the organic EL element OLED is reverse-biased by the low-level power supply potential Vss and the reverse bias power supply potential Vr.
  • the reverse current Ioledr flowing through the organic EL element OLED is supplied to the capacitor C3.
  • the reverse voltage Voledr is written in the capacitor C3 as in the first embodiment.
  • the potentials of the control lines Vg5j and Vg7j change from the low level to the high level, and the transistors T5 and T7 change to the off state. For this reason, the reverse bias of the organic EL element OLED is stopped.
  • the potential of the control line Vg6j changes from the high level to the low level, and the transistor T6 changes to the on state.
  • the capacitors C2 and C3 are connected in series, and the holding voltage across the driving capacitor 111 becomes “VthT2 + Voledr”.
  • the potential of the scanning line Sj changes from the high level to the low level, and the transistor T1 changes to the on state.
  • the holding voltage in the entire driving capacitor 111 becomes “Vsig + VthT2 + Voledr” by the boosting described above via the capacitor C1.
  • the capacitance value of the capacitor C1 is desirably sufficiently larger than the capacitance values of the capacitors C2 and C3.
  • the potential of the control line Vg4j changes from the high level to the low level, and the transistor T4 changes to the on state.
  • “Vsig + VthT2 + Voledr” is held in the entire driving capacitor 111, that is, the driving voltage is determined by the data voltage Vsig, the threshold voltage VthT2 of the transistor T2, and the reverse voltage Voledr in the driving unit 102.
  • the transistor T3 and the capacitor C2 that are turned on in the threshold voltage compensation period TCP are provided, and the transistors T6 and T8 are turned on in the threshold voltage compensation period TCP.
  • the gate terminal and the second conduction terminal of the transistor T2 are electrically connected to each other via the transistors T3, T6, and T8 (becomes diode connection).
  • the threshold voltage VthT2 of the transistor T2 is written to the capacitor C2. Therefore, the variation in the threshold voltage VthT2 of the transistor T2 can be compensated using the threshold voltage VthT2 of the transistor T2 held in the capacitor C2.
  • the transistors T6 and T7 are turned on in addition to the transistor T8. For this reason, the first terminal of the capacitor C2 and the reverse bias power supply line Vr are electrically connected to each other via the transistors T6 to T8.
  • the holding voltage of the capacitor C2 is initialized to a potential difference between the high-level power supply potential Vdd and the reverse bias power supply potential Vr, which are fixed to each other in the initialization period IP. Therefore, in the threshold voltage compensation period TCP, the threshold voltage VthT2 of the transistor T2 can be stably written to the capacitor C2, so that variations in the threshold voltage VthT2 of the transistor T2 can be stably compensated.
  • FIG. 12 is a circuit diagram showing a configuration of the pixel circuit 11 in the fifth embodiment of the present invention.
  • the input unit 101 includes one transistor T1.
  • the driving unit 102 includes one transistor T2 and a driving capacitor unit 111.
  • the driving capacitor 111 includes one capacitor C2.
  • the light emission control unit 103 includes one transistor T4.
  • the reverse current compensation unit 104 includes a reverse current supply unit 131 and first and second compensation current control units 132 and 133.
  • the reverse current supply unit 131 includes one transistor T5.
  • the first compensation current control unit 132 includes one transistor T9 and one capacitor C3.
  • the second compensation current control unit 133 includes one transistor T6.
  • the transistors T1, T2, T4 to T6 are p-channel type, and the transistor T9 is n-channel type.
  • the first power supply line is realized by the high level power supply line Vdd
  • the second power supply line is realized by the low level power supply line Vss
  • the high level power supply potential Vdd is given by the above equation (2).
  • Transistor T1 functions as an input transistor.
  • the transistor T2 functions as a driving transistor.
  • the transistor T4 functions as a light emission control transistor.
  • the transistor T5 functions as a reverse current supply transistor.
  • the transistor T6 functions as a second compensation current control transistor.
  • the transistor T9 functions as a first compensation current control transistor.
  • the capacitor C2 functions as a driving capacitive element.
  • the capacitor C3 functions as a compensation current control capacitive element.
  • n control lines Vg4j, n control lines Vg5j, and n control lines Vg6j are arranged along the n scanning lines Sj.
  • the n control lines Vg4j, the n control lines Vg5j, and the n control lines Vg6j are connected to the selection driver group 50.
  • the input unit 101 supplies a data voltage corresponding to a data signal supplied from the corresponding data line Di to the driving unit 102 in accordance with selection of the corresponding scanning line Sj.
  • the transistor T1 has a gate terminal connected to the scanning line Sj and a first conduction terminal connected to the data line Di.
  • the drive unit 102 controls the drive current I1.
  • the driving capacitor 111 holds the driving voltage of the transistor T2.
  • the transistor T2 has a gate terminal connected to the second conduction terminal of the transistor T1, and a first conduction terminal connected to the high-level power supply line Vdd.
  • the capacitor C2 has a first terminal connected to the gate terminal of the transistor T2, and a second terminal connected to the first conduction terminal of the transistor T2.
  • the light emission control unit 103 controls the light emission timing of the organic EL element OLED, and generates a current (forward current) flowing between the high level power supply line Vdd (first power supply line) and the organic EL element OLED in the non-light emission period LSP. Cut off. In other words, the organic EL element OLED is electrically disconnected from the transistor T2 in the non-light emitting period LSP.
  • the transistor T4 has a gate terminal connected to the control line Vg4j, and is provided between the second conduction terminal of the transistor T2 and the anode terminal of the organic EL element OLED.
  • the reverse current compensation unit 104 supplies a compensation signal corresponding to the reverse current Ioledr flowing through the organic EL element OLED to the capacitor C2. More specifically, the reverse current compensation unit 104 supplies a voltage corresponding to the reverse current Ioledr flowing through the organic EL element OLED to the capacitor C2. More specifically, the compensation voltage I2 whose value is determined according to the reverse current Ioledr is caused to flow from the capacitor C2 toward the reverse bias power supply line Vr in the second compensation period to be described later, whereby the holding voltage of the capacitor C2 is maintained. Fluctuates. This means that a compensation signal corresponding to the reverse current Ioledr is supplied to the capacitor C2 from the viewpoint of electron movement.
  • the voltage according to the reverse current Ioledr supplied to the capacitor C2 can also be said to be a voltage according to the compensation current I2.
  • the reverse current supply unit 131 supplies the reverse current Ioledr to the first compensation current control unit 132.
  • the transistor T5 has a gate terminal connected to the control line Vg5j, and a first conduction terminal connected to the anode terminal of the organic EL element OLED.
  • the first compensation current control unit 132 controls the value of the compensation current I2 according to the reverse current Ioledr received from the reverse current supply unit 131.
  • the transistor T9 has a gate terminal connected to the second conduction terminal of the transistor T5, and a first conduction terminal connected to the reverse bias power supply line Vr.
  • the capacitor C3 is provided between the gate terminal of the transistor T9 and the first conduction terminal.
  • the second compensation current control unit 133 controls the timing of flowing the compensation current I2.
  • the transistor T6 has a gate terminal connected to the control line Vg6j, a first conduction terminal connected to the first terminal of the capacitor C2, and a second conduction terminal connected to the second conduction terminal of the transistor T9.
  • connection point of the first terminal of the capacitor C2, the gate terminal of the transistor T2, and the first conduction terminal of the transistor T6 is referred to as “node N1” for convenience.
  • node N1 the connection point between the first terminal of the capacitor C2 and the gate terminal of the transistor T2 is referred to as “node N1” for convenience.
  • FIG. 13 is a timing chart showing a driving method of the pixel circuit 11 in the present embodiment.
  • the times t1a to t3a are the non-light emitting period LSP.
  • Time t1 to t3 is the backward compensation period ICP.
  • Times t1 to t2 are the first reverse direction compensation period ICP1 and the writing period WP.
  • Time t2 to t3 is the second reverse direction compensation period ICP2.
  • the non-light emitting period LSP corresponds to the second predetermined period
  • the reverse direction compensation period ICP corresponds to the first predetermined period.
  • the first reverse direction compensation period ICP1 corresponds to the first compensation period
  • the second reverse direction compensation period ICP2 corresponds to the second compensation period.
  • the non-light emitting period LSP may start from time t1.
  • the potential of the control line Vg4j changes from low level to high level. For this reason, the transistor T4 changes to an off state, and the second conduction terminal of the transistor T2 and the anode terminal of the organic EL element OLED are electrically disconnected from each other. Thereby, organic EL element OLED will be in a non-light-emission state.
  • the potential of the scanning line Sj changes from a high level to a low level, and the transistor T1 changes to an on state.
  • the voltage (data voltage) Vsig of the data signal supplied from the data line Di is written into the capacitor C2.
  • the potential of the control line Vg5j changes from the high level to the low level, and the transistor T5 changes to the on state.
  • the organic EL element OLED is reverse-biased by the low-level power supply potential Vss and the reverse bias power supply potential Vr. Thereby, the reverse current Ioledr flowing through the organic EL element OLED is supplied to the capacitor C3, and the reverse voltage Voledr is written in the capacitor C3.
  • the reverse voltage Voledr held in the capacitor C3 corresponds to the second voltage corresponding to the reverse current.
  • the reverse bias power supply potential Vr in this embodiment needs to satisfy the following equation (6) in addition to the above equation (2).
  • VthT9 represents the threshold voltage of the transistor T9.
  • the potential of the scanning line Sj changes from the low level to the high level, and the transistor T1 changes to the off state. For this reason, the writing of the data voltage Vsig to the capacitor C2 is completed.
  • the potential of the control line Vg5j changes from the low level to the high level, and the transistor T5 changes to the off state. For this reason, the reverse bias of the organic EL element OLED is stopped.
  • the potential of the control line Vg6j changes from the high level to the low level, and the transistor T6 changes to the on state. Therefore, the compensation current I2 flows from the capacitor C2 toward the reverse bias power supply line Vr.
  • the potential difference between the potential of the node N1 and the reverse bias power supply potential Vr is such that the transistor T9 operates in the saturation region. desirable.
  • the compensation current I2 becomes a value corresponding to the reverse voltage Voledr held in the capacitor C3 as given by the following equation (7).
  • I2 ( ⁇ 2 / 2) ⁇ (Voledr-VthT9) 2 (7)
  • ⁇ 2 represents a constant.
  • the compensation current I2 is a constant value during the period tc.
  • the first and second conduction terminals of the transistor T9 function as a source terminal and a drain terminal, respectively.
  • the drive voltage held in the capacitor C2 varies by ⁇ VC2 given by the following equation (8).
  • ⁇ VC2 I2 ⁇ tc / C2 (8)
  • the fluctuation ⁇ VC2 of the drive voltage held in the capacitor C2 during the period tc is referred to as “compensation fluctuation voltage”.
  • the compensation fluctuation voltage ⁇ VC2 corresponds to the first voltage corresponding to the reverse current or the compensation current.
  • the compensation fluctuation voltage ⁇ VC2 determined according to the compensation current I2 is supplied to the capacitor C2. Since the reverse voltage Voledr increases as the deterioration of the organic EL element OLED with time progresses, the compensation current I2 expressed by the above equation (7) also increases.
  • the compensation fluctuation voltage ⁇ VC2 is determined by the compensation current I2. For this reason, the compensation fluctuation voltage ⁇ VC2 increases as the compensation current I2 increases as the deterioration of the organic EL element OLED with time progresses.
  • “the compensation fluctuation voltage ⁇ VC2 becomes large” means that the absolute value of the compensation fluctuation voltage ⁇ VC2 becomes large. .
  • the drive current I1 represented by the above formula (9) increases as the deterioration of the organic EL element OLED with time progresses.
  • the compensation current I2 (compensation signal) whose value is determined according to the backward current Ioledr flowing through the organic EL element OLED at the time of backward bias is supplied from the capacitor C2 to the backward bias power line in the period tc.
  • the holding voltage of the capacitor C2 changes according to the compensation current I2.
  • the compensation fluctuation voltage ⁇ VC2 corresponding to the compensation current I2 is supplied to the capacitor C2. Since the value of the compensation current I2 is determined according to the reverse current Ioledr, the compensation fluctuation voltage ⁇ VC2 is also a voltage according to the reverse current Ioled.
  • the drive voltage is determined by the compensation fluctuation voltage ⁇ VC2 and the data voltage Vsig, and the organic EL element OLED responds to the drive current I1 proportional to the square of the difference between the drive voltage and the threshold voltage of the transistor T2. Emits light. Since the reverse current Ioledr increases as the deterioration of the organic EL element OLED with time progresses, the compensation current I2 also increases as the deterioration of the organic EL element OLED with time progresses. For this reason, the compensation fluctuation voltage ⁇ VC2 corresponding to the compensation current I2 increases as the deterioration of the organic EL element OLED with time progresses. Thereby, the driving current I1 also increases as the deterioration of the organic EL element OLED with time progresses.
  • luminance compensation is performed in accordance with the progress of deterioration with time of the organic EL element OLED. Further, this luminance compensation operation is performed within a non-light emission period LSP in which the organic EL element does not emit light. Accordingly, since the organic EL element OLED does not emit light before the completion of the brightness compensation operation, it is possible to suppress a decrease in light emission luminance due to deterioration with time of the organic EL element as compared with the conventional case.
  • FIG. 14 is a circuit diagram showing a configuration of the pixel circuit 11 in the sixth embodiment of the present invention.
  • the transistor T4 is an n-channel type.
  • the first conduction terminal of the transistor T9 is connected to the control line Vg4j together with the gate terminal of the transistor T4.
  • a reverse bias control line is realized by the control line Vg4j.
  • the reverse bias power supply line Vr is not provided.
  • the other components in the pixel circuit 11 in this embodiment and the connection relationship between the components are the same as those in the fifth embodiment, and a description thereof will be omitted.
  • FIG. 15 is a timing chart showing a driving method of the pixel circuit 11 in the present embodiment.
  • the potential of the control line Vg4j in this embodiment is basically an inversion of that in the fifth embodiment.
  • the low level of the control line Vg4j in the present embodiment is the reverse bias power supply potential Vr. That is, the reverse bias power supply potential Vr is supplied to the control line Vg4j during the non-light emitting period LSP.
  • This reverse bias power supply potential Vr satisfies the above formulas (2) and (6) as in the fifth embodiment.
  • the potential of the control line Vg4j changes from the high level to the reverse bias power supply potential Vr.
  • the transistor T4 changes to an off state, and the second conduction terminal of the transistor T2 and the anode terminal of the organic EL element OLED are electrically disconnected from each other.
  • organic EL element OLED will be in a non-light-emission state. Since the reverse bias power supply potential Vr is supplied to the control line Vg4j in the non-light emission period LSP, the same operation as in the fifth embodiment is established in the non-light emission period LSP.
  • the organic EL element OLED emits light according to the drive current I1 expressed by the above formula (9).
  • FIG. 16 is a circuit diagram showing a configuration of the pixel circuit 11 in the seventh embodiment of the present invention.
  • the pixel circuit 11 in the present embodiment is obtained by adding a first compensation initialization unit 106 to the pixel circuit 11 in the fifth embodiment.
  • n control lines Vg7j are arranged along the n scanning lines Sj.
  • the n control lines Vg7j are connected to the selection driver group 50.
  • the first compensation initialization unit 106 includes one transistor T7.
  • the transistor T7 is a p-channel type.
  • the transistor T7 functions as a first compensation initialization transistor.
  • the first compensation initialization unit 106 short-circuits the first terminal and the second terminal of the capacitor C3 in the initialization period IP provided within the non-light emission period LSP and before the backward compensation period ICP.
  • the transistor T7 has a gate terminal connected to the control line Vg7j and is provided between the first terminal and the second terminal of the capacitor C3.
  • the other components in the pixel circuit 11 in this embodiment and the connection relationship between the components are the same as those in the fifth embodiment, and a description thereof will be omitted.
  • FIG. 17 is a timing chart showing a driving method of the pixel circuit 11 in the present embodiment.
  • the times t1a to t4a are the non-light emitting period LSP.
  • Times t1 to t2 are the initialization period IP and the writing period WP.
  • Time t2 to t4 is the reverse direction compensation period ICP.
  • Time t2 to t3 is the first reverse direction compensation period ICP1.
  • Time t3 to t4 is the second reverse direction compensation period ICP2.
  • the operation at time t1a in the present embodiment is basically the same as that in the fifth embodiment, and a description thereof will be omitted.
  • the potential of the control line Vg7j changes from the high level to the low level, and the transistor T7 changes to the on state. For this reason, the first terminal and the second terminal of the capacitor C3 are electrically connected to each other, and the holding voltage of the capacitor C3 is initialized to 0V.
  • the potential of the scanning line Sj changes from the high level to the low level, and the transistor T1 changes to the on state. For this reason, the data voltage Vsig is written to the capacitor C2.
  • the potential of the control line Vg7j changes from the low level to the high level, and the transistor T7 changes to the off state. For this reason, the initialization of the holding voltage of the capacitor C3 is completed.
  • the potential of the scanning line Sj changes from the low level to the high level, and the transistor T1 changes to the off state. For this reason, the writing of the data voltage Vsig to the capacitor C2 is completed.
  • the operation after time t2 is basically the same as the operation after time t1 in the fifth embodiment, and a description thereof will be omitted.
  • the data voltage Vsig is written at the times t1 to t2. However, the data voltage Vsig may be written at the times t2 to t3.
  • the transistor T7 that is turned on in the initialization period IP is provided between the first terminal and the second terminal of the capacitor C3, so that the first terminal of the capacitor C3 in the initialization period IP The second terminal is electrically connected to each other. For this reason, the holding voltage of the capacitor C3 is initialized to 0V.
  • the reverse voltage Voledr corresponding to the reverse current Ioledr can be reliably written to the capacitor C3 in the reverse direction compensation period ICP.
  • FIG. 18 is a timing chart showing a driving method of the pixel circuit 11 in a modification of the seventh embodiment of the present invention.
  • the initialization period IP is from time t1 to t2, but in this modified example, it is from immediately after time t4 to time t5 (time after time t4a).
  • the potential of the control line Vg6j changes from the low level to the high level, and the transistor T6 changes to the off state. Then, the potential of the control line Vg7j changes from the high level to the low level, and the transistor T7 turns on. . For this reason, the first terminal and the second terminal of the capacitor C3 are electrically connected to each other, and the holding voltage of the capacitor C3 is initialized to 0 V as in the seventh embodiment. After that, at time t5, the potential of the control line Vg7j changes from the low level to the high level, and the transistor T7 changes to the off state. For this reason, the initialization of the holding voltage of the capacitor C3 is completed.
  • the holding voltage of the capacitor C3 is initialized to 0V immediately after the end of the second reverse direction compensation period ICP2. For this reason, since the gate bias stress applied to the transistor T9 is reduced, the threshold voltage fluctuation of the transistor T9 can be suppressed. As a result, the compensation current I2 can be more reliably controlled, so that luminance compensation can be more reliably performed in accordance with the degree of progress of deterioration of the organic EL element OLED over time.
  • FIG. 19 is a circuit diagram showing a configuration of the pixel circuit 11 in the eighth embodiment of the present invention.
  • the same elements as those of the fifth or seventh embodiment are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the pixel circuit 11 in this embodiment includes a second compensation initialization unit 107 and a threshold voltage compensation unit 108 in addition to the pixel circuit 11 in the seventh embodiment, and a capacitor in the input unit 101. C1 is added.
  • the threshold voltage compensation unit 108 corresponds to the second compensation unit.
  • the display unit 10 is provided with n control lines Vg3j and n control lines Vg8j along the n scanning lines Sj.
  • the n control lines Vg3j and the n control lines Vg8 are connected to the selection driver group 50.
  • the capacitor C1 included in the input unit 101 is provided between the second conduction terminal of the transistor T1 and the gate terminal of the transistor T2.
  • the capacitor C1 functions as an input capacitance element.
  • the second compensation initialization unit 107 includes one transistor T8.
  • the transistor T8 is a p-channel type.
  • the transistor T8 functions as a second compensation initialization transistor.
  • the second compensation initialization unit 107 operates in conjunction with the second compensation current control unit 133 in the initialization period IP provided within the non-light emission period LSP and before the reverse direction compensation period ICP.
  • the transistor T8 has a gate terminal connected to the control line Vg8j, and is provided between the second conduction terminal of the transistor T6 and the reverse bias power supply line Vr.
  • the transistor T8 may be provided between the first terminal of the capacitor C2 and the reverse bias power supply line Vr.
  • Threshold voltage compensation unit 108 includes one transistor T3.
  • the transistor T3 is a p-channel type.
  • the transistor T3 functions as a second compensation transistor.
  • the threshold voltage compensation unit 108 performs the second continuity between the first terminal of the capacitor C2 and the transistor T2 in the threshold voltage compensation period TCP provided within the backward compensation period ICP and before the second backward compensation period ICP2. Short the terminal.
  • the transistor T3 has a gate terminal connected to the control line Vg3j, and is provided between the gate terminal of the transistor T2 and the second conduction terminal. Since the other components in the pixel circuit 11 in this embodiment and the connection relationship between the components are the same as those in the seventh embodiment, description thereof is omitted.
  • FIG. 20 is a timing chart showing a driving method of the pixel circuit 11 in the present embodiment.
  • the times t1a to t5a are the non-light emitting period LSP.
  • Time t1 to t2 is the initialization period IP.
  • Time t2 to t4 is the reverse direction compensation period ICP.
  • Time t4 to t5 is the writing period WP.
  • Times t2 to t3 are the first reverse direction compensation period ICP1 and the threshold voltage compensation period TCP.
  • Time t3 to t4 is the second reverse direction compensation period ICP2. As shown in FIG.
  • control lines Vg7j, Vg8j or Vg3j, Vg5j since the control lines Vg7j, Vg8j or Vg3j, Vg5j have the same potential change, they may be combined into one control line.
  • the operation at time t1a in the present embodiment is basically the same as that in the fifth embodiment, and a description thereof will be omitted.
  • the potentials of the control lines Vg6j to Vg8j change from the high level to the low level, and the transistors T6 to T8 change to the on state.
  • the transistor T7 is turned on, the first terminal and the second terminal of the capacitor C3 are electrically connected to each other, and the holding voltage of the capacitor C3 is initialized to 0V.
  • the transistors T6 and T8 are turned on, the first terminal of the capacitor C2 and the reverse bias power supply line Vr are short-circuited. For this reason, the holding voltage of the capacitor C2 is initialized to a potential difference between the high level power supply potential Vdd and the reverse bias power supply potential Vr which are fixed potentials. Note that as the initialization in the initialization period IP, only the holding voltage of the capacitor C3 may be initialized to 0V.
  • the potentials of the control lines Vg6j to Vg8j change from the low level to the high level, and the transistors T6 to T8 change to the off state. For this reason, the initialization of the holding voltage of the capacitors C2 and C3 is completed.
  • the potential of the control line Vg5j changes from the high level to the low level, and the transistor T5 changes to the on state. For this reason, the organic EL element OLED is reverse-biased by the low-level power supply potential Vss and the reverse bias power supply potential Vr. Since the operation related to the reverse bias is the same as that in the fifth embodiment, the description thereof is omitted.
  • the potential of the control line Vg3j changes from the high level to the low level, and the transistor T3 changes to the on state. For this reason, the gate terminal and the second conduction terminal of the transistor T2 are electrically connected to each other via the transistor T3 (becomes diode connection). As a result, the threshold voltage VthT2 of the transistor T2 is written to the capacitor C2 in the threshold voltage compensation period TCP from time t2 to t3. Note that, due to the above-described initialization, immediately before time t2, a voltage larger in the negative direction than the threshold voltage VthT2 of the transistor T2 is held in the capacitor C2.
  • the potential of the control line Vg5j changes from the low level to the high level, and the transistor T5 changes to the off state. For this reason, the reverse bias of the organic EL element OLED is stopped.
  • the potential of the control line Vg3j changes from the low level to the high level, and the transistor T3 changes to the off state. Thereby, the writing of the threshold voltage VthT2 of the transistor T2 to the capacitor C2 is completed.
  • the potential of the control line Vg6j changes from the high level to the low level, and the transistor T6 changes to the on state. Therefore, the compensation current I2 flows from the capacitor C2 toward the reverse bias power supply line Vr. Since the operation related to the compensation current I2 is the same as that in the fifth embodiment, description thereof is omitted. Since the compensation current I2 flows, “VthT2 + ⁇ VC2” is held in the capacitor C2 immediately before time t4.
  • Vsig + VthT2 + ⁇ VC2 is written to the capacitor C2 by boosting the potential of the node N1 (gate potential of the transistor T2) via the capacitor C1.
  • the capacitance value of the capacitor C1 is sufficiently larger than the capacitance value of the capacitor C2.
  • the data voltage Vsig is supplied to the drive unit 102 by such boosting.
  • the potential of the control line Vg4j changes from the high level to the low level, and the transistor T4 changes to the on state. Since “Vsig + VthT2 + ⁇ VC2” is held in the capacitor C2, that is, the drive voltage is determined by the data voltage Vsig, the threshold voltage VthT2 of the transistor T2, and the compensation fluctuation voltage ⁇ VC2 in the drive unit 102.
  • the transistor T3 that is turned on in the threshold voltage compensation period TCP is provided.
  • the gate terminal and the second conduction terminal of the transistor T2 are electrically connected to each other via the transistor T3 (becomes diode connection).
  • the threshold voltage VthT2 of the transistor T2 is written to the capacitor C2. Therefore, the variation in the threshold voltage VthT2 of the transistor T2 can be compensated using the threshold voltage VthT2 of the transistor T2 held in the capacitor C2.
  • the transistors T6 and T8 are turned on in the initialization period IP. For this reason, the first terminal of the capacitor C2 and the reverse bias power supply line Vr are electrically connected to each other via the transistors T6 and T8. As a result, the holding voltage of the capacitor C2 is initialized to a potential difference between the high-level power supply potential Vdd and the reverse bias power supply potential Vr, which are fixed to each other in the initialization period IP. Therefore, in the threshold voltage compensation period TCP, the threshold voltage VthT2 of the transistor T2 can be stably written to the capacitor C2, so that variations in the threshold voltage VthT2 of the transistor T2 can be stably compensated.
  • the holding voltage of the capacitor C3 is set to 0 V by turning on the transistor T7 immediately after the end of the second reverse compensation period ICP2. It may be initialized. Thereby, the threshold voltage fluctuation of the transistor T9 can be suppressed.
  • the threshold voltage fluctuation can be further suppressed.
  • FIG. 21 is a circuit diagram showing a configuration of the pixel circuit 11 in the ninth embodiment of the present invention.
  • the same elements as those of the first embodiment are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the connection relationships of some components are changed from the first embodiment.
  • the second power supply line is realized by the high level power supply line Vdd
  • the first power supply line is realized by the low level power supply line Vss
  • the high level power supply potential Vdd The magnitude relationship between the low-level power supply potential Vss and the reverse bias power supply potential Vr is given by the following equation (11). Vr>Vdd> Vss (11)
  • the gate terminal is connected to the second terminal of the capacitor C3, and the second conduction terminal is connected to the low-level power supply line Vss.
  • the transistor T4 has a gate terminal connected to the control line Vg4j, and is provided between the first conduction terminal of the transistor T2 and the cathode terminal of the organic EL element OLED.
  • the transistor T5 has a gate terminal connected to the control line Vg5j, and is provided between the cathode terminal of the organic EL element OLED and the second terminal of the capacitor C3.
  • the transistor T6 has a gate terminal connected to the control line Vg6j and is provided between the first terminal of the capacitor C3 and the first conduction terminal of the transistor T2.
  • the transistor T7 has a gate terminal connected to the control line Vg7j, and is provided between the first terminal of the capacitor C3 and the reverse bias power supply line Vr.
  • the connection relationship of the input unit 101 is the same as that in the first embodiment, and a description thereof will be omitted.
  • FIG. 22 is a timing chart showing a driving method of the pixel circuit 11 in the present embodiment.
  • the times t1a to t3a are the non-light emitting period LSP.
  • Time t1 to t2 is the backward compensation period ICP, and time t2 to t3 is the writing period WP.
  • the potential of the control line Vg4j changes from low level to high level. For this reason, the transistor T4 changes to an off state, and the first conduction terminal of the transistor T2 and the cathode terminal of the organic EL element OLED are electrically disconnected from each other. Thereby, organic EL element OLED will be in a non-light-emission state.
  • the potential of the control line Vg6j changes from the low level to the high level, and the transistor T6 changes to the off state. For this reason, the first conduction terminal of the transistor T2 and the first terminal of the capacitor C3 are electrically disconnected from each other.
  • the potentials of the control lines Vg5j and Vg7j change from the high level to the low level, and the transistors T5 and T7 change to the on state. Therefore, the organic EL element OLED is reverse-biased by the reverse bias power supply potential Vr and the high level power supply potential Vdd. As a result, the reverse voltage Voledr is written to the capacitor C3 as in the first embodiment.
  • the potential of the control line Vg5j changes from the low level to the high level, and the transistor T5 changes to the off state. For this reason, the reverse bias of the organic EL element OLED is stopped. Since the transistor T7 is kept on, the reverse bias power supply potential Vr is applied to the first terminal of the capacitor C3. At time t2, the potential of the scanning line Sj changes from the high level to the low level, and the transistor T1 changes to the on state. For this reason, by boosting the second terminal of the capacitor C3 (gate potential of the transistor T2) via the capacitor C1, “Vsig + Voledr” is written to the capacitor C3 as in the first embodiment.
  • the potential of the control line Vg6j changes from the high level to the low level, and the transistor T6 changes to the on state. For this reason, the capacitor C3 is electrically connected between the gate terminal of the transistor T2 and the first conduction terminal.
  • the potential of the control line Vg7j changes from the low level to the high level, and the transistor T7 changes to the off state. Therefore, the first terminal of the capacitor C3 and the reverse bias power line Vr are electrically disconnected from each other.
  • the potential of the scanning line Sj changes from the low level to the high level, and the transistor T1 changes to the off state. For this reason, the supply of the data voltage Vsig to the drive unit 102 is stopped.
  • the organic EL element OLED emits light according to the value of the drive current I1 that has increased as the deterioration of the organic EL element OLED with time progresses.
  • the high level power supply potential Vdd, the low level power supply potential Vss, and the reverse bias power supply potential Vr determined by the above equation (11) are used, and the same as in the first embodiment. There is an effect.
  • FIG. 23 is a circuit diagram showing a configuration of the pixel circuit 11 in the tenth embodiment of the present invention.
  • the same elements as those of the first embodiment are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the connection relationship of some components is changed from the first embodiment, and the conductivity types of the transistors T1, T2, T4 to T7 are changed to n-channel type. Has been.
  • the first power supply line is realized by the high-level power supply line Vdd
  • the second power supply line is realized by the low-level power supply line Vss
  • the high-level power supply The magnitude relationship among the potential Vdd, the low level power supply potential Vss, and the reverse bias power supply potential Vr is given by the above equation (2).
  • the gate terminal is connected to the second terminal of the capacitor C3, and the second conduction terminal is connected to the high-level power supply line Vdd.
  • the transistor T4 has a gate terminal connected to the control line Vg4j, and is provided between the first conduction terminal of the transistor T2 and the anode terminal of the organic EL element OLED.
  • the transistor T5 has a gate terminal connected to the control line Vg5j, and is provided between the anode terminal of the organic EL element OLED and the second terminal of the capacitor C3.
  • the transistor T7 has a gate terminal connected to the control line Vg7j, and is provided between the first terminal of the capacitor C3 and the reverse bias power supply line Vr.
  • FIG. 24 is a timing chart showing a driving method of the pixel circuit 11 in the present embodiment.
  • the times t1a to t3a are the non-light emitting period LSP.
  • Time t1 to t2 is the backward compensation period ICP, and time t2 to t3 is the writing period WP.
  • the potential of the control line Vg4j changes from high level to low level. For this reason, the transistor T4 changes to an off state, and the first conduction terminal of the transistor T2 and the anode terminal of the organic EL element OLED are electrically disconnected from each other. Thereby, organic EL element OLED will be in a non-light-emission state.
  • the potential of the control line Vg6j changes from the high level to the low level, and the transistor T6 changes to the off state. For this reason, the first conduction terminal of the transistor T2 and the first terminal of the capacitor C3 are electrically disconnected from each other.
  • the potentials of the control lines Vg5j and Vg7j change from the low level to the high level, and the transistors T5 and T7 change to the on state. For this reason, the organic EL element OLED is reverse-biased by the low-level power supply potential Vss and the reverse bias power supply potential Vr. As a result, the reverse voltage Voledr is written to the capacitor C3 as in the first embodiment.
  • the potential of the control line Vg5j changes from the high level to the low level, and the transistor T5 changes to the off state. For this reason, the reverse bias of the organic EL element OLED is stopped. Since the transistor T7 is kept on, the reverse bias power supply potential Vr is applied to the first terminal of the capacitor C3. At time t2, the potential of the scanning line Sj changes from the low level to the high level, and the transistor T1 changes to the on state. For this reason, by boosting the second terminal of the capacitor C3 (gate potential of the transistor T2) via the capacitor C1, “Vsig + Voledr” is written to the capacitor C3 as in the first embodiment.
  • the potential of the control line Vg6j changes from the low level to the high level, and the transistor T6 changes to the on state. For this reason, the capacitor C3 is electrically connected between the gate terminal of the transistor T2 and the first conduction terminal.
  • the potential of the control line Vg7j changes from the high level to the low level, and the transistor T7 changes to the off state. Therefore, the first terminal of the capacitor C3 and the reverse bias power line Vr are electrically disconnected from each other.
  • the potential of the scanning line Sj changes from the high level to the low level, and the transistor T1 changes to the off state. For this reason, the supply of the data voltage Vsig to the drive unit 102 is stopped.
  • the organic EL element OLED emits light according to the value of the drive current I1 that has increased as the deterioration of the organic EL element OLED with time progresses.
  • the same effect as that of the first embodiment can be obtained by using an n-channel transistor.
  • FIG. 25 is a circuit diagram showing a configuration of the pixel circuit 11 in the eleventh embodiment of the present invention.
  • the same elements as those of the first embodiment are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the connection relationship of some components is changed from the tenth embodiment.
  • the second power supply line is realized by the high-level power supply line Vdd
  • the first power supply line is realized by the low-level power supply line Vss
  • the high-level power supply The magnitude relationship among the potential Vdd, the low-level power supply potential Vss, and the reverse bias power supply potential Vr is given by the above equation (11).
  • the gate terminal is connected to the second terminal of the capacitor C3, and the first conduction terminal is connected to the low-level power supply line Vss.
  • the transistor T4 has a gate terminal connected to the control line Vg4j, and is provided between the second conduction terminal of the transistor T2 and the cathode terminal of the organic EL element OLED.
  • the transistor T5 has a gate terminal connected to the control line Vg5j, and is provided between the cathode terminal of the organic EL element OLED and the first terminal of the capacitor C3.
  • the transistor T6 has a gate terminal connected to the control line Vg6j and is provided between the first terminal of the capacitor C3 and the first conduction terminal of the transistor T2.
  • the transistor T7 has a gate terminal connected to the control line Vg7j, and is provided between the second terminal of the capacitor C3 and the reverse bias power supply line Vr.
  • the connection relationship of the input unit 101 is the same as that in the first embodiment, and a description thereof will be omitted.
  • FIG. 26 is a timing chart showing a driving method of the pixel circuit 11 in the present embodiment. As shown in FIG. 26, the timing chart in the present embodiment is the same as that in the tenth embodiment (see FIG. 24).
  • the potential of the control line Vg6j changes from the high level to the low level, and the transistor T6 changes to the off state. For this reason, the first conduction terminal of the transistor T2 and the first terminal of the capacitor C3 are electrically disconnected from each other.
  • the potentials of the control lines Vg5j and Vg7j change from the low level to the high level, and the transistors T5 and T7 change to the on state. Therefore, the organic EL element OLED is reverse-biased by the reverse bias power supply potential Vr and the high level power supply potential Vdd. As a result, the reverse voltage Voledr is written to the capacitor C3 as in the first embodiment.
  • the high level power supply potential Vdd, the low level power supply potential Vss, and the reverse bias power supply potential Vr determined by the above equation (11) are used, and an n-channel transistor is used.
  • the same effects as those of the first embodiment can be obtained.
  • FIG. 27 is a circuit diagram showing a configuration of the pixel circuit 11 in the twelfth embodiment of the present invention.
  • the same elements as those of the fifth embodiment are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the connection relationships of some components are changed from the fifth embodiment, and the conductivity types of the transistors T1, T2, T4 to T6 are changed to n-channel type.
  • the conductivity type of the transistor T9 is changed to the p-channel type.
  • the second power supply line is realized by the high-level power supply line Vdd
  • the first power supply line is realized by the low-level power supply line Vss
  • the high-level power supply The magnitude relationship among the potential Vdd, the low level power supply potential Vss, and the reverse bias power supply potential Vr is given by the above equation (11).
  • the gate terminal is connected to the second conduction terminal of the transistor T1, and the first conduction terminal is connected to the low-level power supply line Vss.
  • the transistor T4 has a gate terminal connected to the control line Vg4j, and is provided between the second conduction terminal of the transistor T2 and the cathode terminal of the organic EL element OLED.
  • the transistor T5 has a gate terminal connected to the control line Vg5j, and a first conduction terminal connected to the cathode terminal of the organic EL element OLED.
  • the reverse current compensator 104 in the present embodiment causes a compensation current I2 whose value is determined according to the reverse current Ioledr to flow from the reverse bias power line Vr toward the capacitor C2 in the second compensation period ICP2.
  • the holding voltage of the capacitor C2 is changed. This means that a compensation signal corresponding to the reverse current Ioledr is supplied to the capacitor C2. It also means that a voltage corresponding to the reverse current Ioledr (voltage fluctuation) is supplied to the capacitor C2.
  • the voltage according to the reverse current Ioledr supplied to the capacitor C2 can also be said to be a voltage according to the compensation current I2.
  • FIG. 28 is a timing chart showing a driving method of the pixel circuit 11 in the present embodiment. As shown in FIG. 28, the timing chart in the present embodiment is obtained by inverting the high level and the low level in the timing chart of the fifth embodiment (see FIG. 13).
  • the potential of the control line Vg4j changes from high level to low level. For this reason, the transistor T4 changes to an off state, and the second conduction terminal of the transistor T2 and the cathode terminal of the organic EL element OLED are electrically disconnected from each other. Thereby, organic EL element OLED will be in a non-light-emission state.
  • the potential of the scanning line Sj changes from the high level to the low level, and the transistor T1 changes to the off state. For this reason, the writing of the data voltage Vsig to the capacitor C2 is completed.
  • the potential of the control line Vg5j changes from the high level to the low level, and the transistor T5 changes to the off state. For this reason, the reverse bias of the organic EL element OLED is stopped.
  • the potential of the control line Vg6j changes from the low level to the high level, and the transistor T6 changes to the on state. Therefore, a compensation current I2 flows from the reverse bias power supply line Vr toward the capacitor C2.
  • the potential difference between the potential of the node N1 and the reverse bias power supply potential Vr is desirably such that the transistor T9 operates in the saturation region.
  • the compensation current I2 becomes a value corresponding to the reverse voltage Voledr held in the capacitor C3, as given by the above equation (7).
  • the first and second conduction terminals of the transistor T9 function as a source terminal and a drain terminal, respectively.
  • the potential of the control line Vg4j changes from the low level to the high level, and the transistor T4 changes to the on state.
  • the drive current I1 given by the above equation (9) is supplied to the organic EL element OLED, and the organic EL element OLED emits light according to the value of the drive current I1.
  • the high-level power supply potential Vdd, the low-level power supply potential Vss, and the reverse bias power supply potential Vr determined by the above equation (11) are used, and the n-channel transistors T1, T2, By using T4 to T6 and the p-channel transistor T9, the same effect as that of the fifth embodiment can be obtained.
  • FIG. 29 is a circuit diagram showing a configuration of the pixel circuit 11 in the thirteenth embodiment of the present invention.
  • the same elements as those of the fifth embodiment are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the resistor element R1 is used instead of the capacitor C3 in the fifth embodiment, and the second compensation current control unit 133 (transistor T6) is omitted.
  • the resistance element R1 is provided between the gate terminal of the transistor T9 and the first conduction terminal.
  • the first power supply line is realized by the high-level power supply line Vdd
  • the second power supply line is realized by the low-level power supply line Vss
  • the high-level power supply The magnitude relationship among the potential Vdd, the low-level power supply potential Vss, and the reverse bias power supply potential Vr is given by the above equation (2).
  • FIG. 30 is a timing chart showing a driving method of the pixel circuit 11 in the present embodiment.
  • the times t1a to t3a are the non-light emitting period LSP.
  • Time t1 to t2 is the writing period WP.
  • Time t2 to t3 is the backward compensation period ICP.
  • the operation at time t1a is the same as that in the fifth embodiment, and a description thereof will be omitted.
  • the potential of the scanning line Sj changes from the high level to the low level, and the transistor T1 changes to the on state. For this reason, the voltage (data voltage) Vsig of the data signal supplied from the data line Di is written into the capacitor C2.
  • the transistor T5 since the transistor T5 is in an off state, no current flows through the resistance element R1. Therefore, since no voltage is generated between the terminals of the resistance element R1, the transistor T9 is in an off state.
  • the potential of the scanning line Sj changes from the low level to the high level, and the transistor T1 changes to the off state. For this reason, the writing of the data voltage Vsig to the capacitor C2 is completed.
  • the potential of the control line Vg5j changes from the high level to the low level, and the transistor T5 changes to the on state.
  • the organic EL element OLED is reverse-biased by the low-level power supply potential Vss and the reverse bias power supply potential Vr. Thereby, the reverse current Ioledr flowing in the organic EL element OLED flows in the resistance element R1, and a voltage is generated between the terminals of the resistance element R1.
  • the voltage generated between the terminals of the resistance element R1 when the reverse current Ioledr flows corresponds to the reverse voltage Voledr (second voltage).
  • the reverse voltage Voledr in this embodiment is given by the following equation (13).
  • Voledr Ioledr ⁇ R1 (13)
  • the reverse voltage Voledr in this embodiment needs to satisfy
  • the transistor T9 When the reverse voltage Voledr is generated between the terminals of the resistance element R1, the transistor T9 is turned on, so that the compensation current I2 flows from the capacitor C2 toward the reverse bias power line Vr.
  • the potential difference between the potential of the node N1 and the reverse bias power supply potential Vr is desirably such that the transistor T9 operates in the saturation region.
  • the compensation current I2 becomes a value corresponding to the reverse voltage Voledr generated between the terminals of the resistance element R1, as given by the above equation (7).
  • the first and second conduction terminals of the transistor T9 function as a source terminal and a drain terminal, respectively.
  • the potential of the control line Vg5j changes from the low level to the high level, and the transistor T5 changes to the off state. For this reason, the reverse bias of the organic EL element OLED is stopped. As a result, the reverse voltage Voledr is not generated between the terminals of the resistance element R1, so that the transistor T9 is changed to an off state. Therefore, the operation of flowing the compensation current I2 is stopped.
  • the potential of the control line Vg4j changes from the low level to the high level, and the transistor T4 changes to the on state.
  • the drive current I1 given by the above equation (9) is supplied to the organic EL element OLED, and the organic EL element OLED emits light according to the value of the drive current I1.
  • the transistor T9 is controlled by the reverse voltage Voledr generated between the terminals of the resistance element R1 when the reverse current Ioledr is flowing, so that the same effect as that of the fifth embodiment is obtained. be able to.
  • the transistor T9 is in the off state, so that it is not necessary to provide the second compensation current control unit (transistor T6).
  • the circuit scale can be reduced as compared with the fifth embodiment.
  • the resistance element R1 is used instead of the capacitor for detecting the reverse current Ioledr, it is possible to prevent luminance compensation from being performed due to poor insulation between the electrodes of the capacitor.
  • the transistor T4 is an n-channel type, and is controlled by the gate terminal of the transistor T4 and the first conduction terminal of the transistor T7.
  • the line Vg4j may be shared.
  • the transistor T4 may be a p-channel type, and the control line Vg4j may be shared by the gate terminal of the transistor T4 and the first conduction terminal of the transistor T7.
  • the transistor T4 is an n-channel type, and is controlled by the gate terminal of the transistor T4 and the first conduction terminal of the transistor T9.
  • the line Vg4j may be shared.
  • the transistor T4 may be a p-channel type, and the control line Vg4j may be shared between the gate terminal of the transistor T4 and the first conduction terminal of the transistor T9.
  • initialization and / or threshold voltage compensation may be performed.
  • the second preprocessing unit 122 (transistor T3) is at least between the gate terminal and the second conduction terminal of the transistor T2.
  • the threshold voltage compensation unit 108 (transistor T3) is at least between the gate terminal and the second conduction terminal of the transistor T2.
  • the position where the transistor T4 is provided may be changed between the high level power supply line Vdd (first power supply line) and the transistor T2.
  • the position where the transistor T4 is provided may be changed between the low-level power supply line Vss (first power supply line) and the transistor T2.
  • the compensation signal corresponding to the reverse current flowing in the electro-optical element (hereinafter referred to as the organic EL element in the supplementary explanation) is driven when the reverse bias is applied.
  • the driving voltage is determined by at least the compensation signal and the voltage of the data signal.
  • a forward current (drive current) corresponding to the drive voltage is supplied to the organic EL element.
  • the reverse current increases as the deterioration of the organic EL element with time progresses.
  • the compensation signal also has a value corresponding to the degree of progress of deterioration with time of the organic EL element.
  • the drive current also has a value corresponding to the degree of progress of deterioration with time of the organic EL element.
  • luminance compensation is performed according to the degree of progress of deterioration of the organic EL element with time. Further, this luminance compensation operation is performed within a second predetermined period in which the organic EL element does not emit light. Therefore, since the organic EL element does not emit light before the completion of the luminance compensation operation, it is possible to suppress the decrease in the light emission luminance due to the deterioration of the organic EL element with the passage of time.
  • the compensation signal indicates a first voltage according to the reverse current
  • the display device according to appendix A1, wherein the driving unit determines the driving voltage based on at least a voltage of the data signal and the first voltage.
  • the first voltage corresponding to the reverse current is supplied to the driving unit, and the driving voltage is determined by at least the first voltage and the voltage of the data signal. Then, a forward current (drive current) corresponding to the drive voltage is supplied to the organic EL element.
  • the reverse current increases as the deterioration of the organic EL element with time progresses. For this reason, the first voltage corresponding to the reverse current increases as the deterioration of the organic EL element with time progresses.
  • the drive current also increases as the deterioration of the organic EL element with time progresses. As a result, the same effect as the display device described in Appendix A1 can be obtained.
  • the driving unit includes a driving capacitor unit that is provided between a control terminal and a first conduction terminal of the driving transistor and holds the driving voltage;
  • the input unit supplies a voltage of the data signal to the driving capacitor unit,
  • the display device according to appendix A2, wherein the first compensation unit supplies the first voltage to the driving capacitor unit during at least a part of the first predetermined period.
  • the driving voltage can be determined using the first voltage supplied to the driving capacitor unit.
  • the drive capacitor unit is provided between the control terminal of the drive transistor and the first conduction terminal located on the first power supply line side. The same effects as those of the display device can be obtained.
  • the drive capacitor unit is provided between the control terminal of the drive transistor and the first conduction terminal located on the second power supply line side, thereby providing the supplementary note A3.
  • the same effects as those of the display device can be obtained.
  • Appendix A6 The display device according to appendix A1, wherein a conductivity type of the driving transistor is a p-channel type.
  • the same effect as that of the display device described in the supplementary note A1 can be obtained by using a p-channel type driving transistor.
  • ⁇ Appendix A7> The display device according to appendix A1, wherein a conductivity type of the driving transistor is an n-channel type.
  • the same effect as that of the display device described in the supplementary note A1 can be obtained by using an n-channel driving transistor.
  • a forward current flows from the first power supply line to the second power supply line, and from the second power supply line to the reverse bias control line.
  • the reverse current By flowing the reverse current, the same effect as the display device described in Appendix A1 can be obtained.
  • a forward current flows from the second power supply line toward the first power supply line, and from the reverse bias control line toward the second power supply line.
  • the reverse current By flowing the reverse current, the same effect as the display device described in Appendix A1 can be obtained.
  • the first compensation unit supplies the reverse current to the driving capacitor unit in the first predetermined period
  • the input unit includes an input capacitive element, and supplies the voltage of the data signal to the drive capacitive unit via the input capacitive element
  • the driving capacitor is A first driving capacitive element to which the reverse current is supplied in the first predetermined period;
  • a second driving capacitive element provided between the first conduction terminal and the second conduction terminal of the driving transistor;
  • the drive unit further includes a drive voltage application control unit that controls application of the drive voltage to the drive transistor,
  • the pixel circuit further includes a preprocessing unit that performs preprocessing on the driving voltage held in the driving capacitor unit in a preprocessing period provided within the second predetermined period and before the first predetermined period.
  • the pre-processing unit is A first pre-processing unit that short-circuits the first terminal and the second terminal of the first driving capacitive element in a first pre-processing period within the pre-processing period; A second pre-processing unit provided between the control terminal of the driving transistor and the second conduction terminal; At least the second preprocessing unit short-circuits the control terminal and the second conduction terminal of the driving transistor, At least one of the first preprocessing unit, the first compensation unit, and the drive voltage application control unit is configured to control the terminal of the second driving capacitive element and the reverse bias control in the first preprocessing period.
  • the display device according to appendix A3, wherein the line is short-circuited.
  • At least one of the first preprocessing unit, the first compensation unit, and the drive voltage application control unit may cause the second driving capacitive element to be included in the first preprocessing period.
  • the terminal and the reverse bias control line are electrically connected to each other. For this reason, the holding voltage of the second drive capacitor element is initialized to a value corresponding to the control potential in the first pretreatment period.
  • the threshold voltage of the driving transistor can be stably written to the second driving capacitor element in the second preprocessing period. Therefore, variations in threshold voltage of the driving transistor can be stably compensated.
  • the first compensation unit receives the reverse current in the first predetermined period, and generates a compensation current whose value is determined according to the reverse current between the drive capacitor unit and the reverse bias control line. Supplying the first voltage to the driving capacitor by flowing in between,
  • the pixel circuit includes: Second compensation for short-circuiting the control terminal and the second conduction terminal of the driving transistor before the compensation current flows between the driving capacitor and the reverse bias control line in the first predetermined period.
  • the first compensation unit is provided between a second compensation current control unit that controls the timing of flowing the compensation current and the reverse bias control line, and is within the second predetermined period and the first predetermined unit.
  • the apparatus further includes a second compensation initialization unit that short-circuits one end of the driving capacitor unit on the second compensation current control unit side and the reverse bias control line before the period.
  • the second compensation unit causes the driving transistor before the compensation current flows between the driving capacitor unit and the reverse bias control line in the first predetermined period.
  • the control terminal and the second conduction terminal are electrically connected to each other (diode connection). For this reason, the threshold voltage of the driving transistor is written into the driving capacitor section. As a result, variations in the threshold voltage of the driving transistor can be compensated using this threshold voltage.
  • the second compensation initialization unit electrically connects the one end on the second compensation current control unit side of the driving capacitor unit and the reverse bias control line within the second predetermined period and before the first predetermined period. Is done.
  • the holding voltage of the driving capacitor is initialized to the potential difference between the first power supply potential and the control potential, which are fixed potentials, within the second predetermined period and before the first predetermined period. Therefore, the threshold voltage of the driving transistor can be stably written in the driving capacitor. Therefore, variations in threshold voltage of the driving transistor can be stably compensated.
  • An active matrix display device A plurality of data lines each supplying a data signal; A plurality of scan lines each driven selectively; A first power supply line for supplying a first power supply potential; A second power supply line for supplying a second power supply potential; A reverse bias control line for supplying a control potential in at least a first predetermined period; A plurality of pixel circuits provided corresponding to the intersections of the plurality of data lines and the plurality of scanning lines; The pixel circuit includes: An electro-optic element provided between the first power line and the second power line; A driving transistor provided in series with the electro-optic element between the first power supply line and the second power supply line; and a driving capacitor unit that holds a driving voltage for controlling the driving transistor.
  • a drive unit that controls a current flowing through the electro-optic element;
  • An input unit that supplies a voltage of a data signal supplied by the corresponding data line to the driving unit in response to selection of the corresponding scanning line;
  • a first compensator for supplying a reverse current flowing in the electro-optic element between the second power supply line and the reverse bias control line to the driving capacitor;
  • a light emission controlling transistor that is provided between the first power supply line and the electro-optic element and is turned off in a second predetermined period including the first predetermined period;
  • the driving unit determines the driving voltage based on at least the voltage of the data signal and the reverse current.
  • the voltage of the data signal and the reverse current flowing in the electro-optical element (organic EL element) at the time of reverse bias are supplied to the driving capacitor unit, and at least in the reverse direction.
  • the drive voltage is determined by the current and the voltage of the data signal.
  • a forward current (drive current) corresponding to the drive voltage is supplied to the organic EL element.
  • the reverse current increases as the deterioration of the organic EL element with time progresses. For this reason, the drive current also has a value corresponding to the degree of progress of deterioration of the organic EL element with time.
  • luminance compensation is performed according to the degree of progress of deterioration of the organic EL element with time.
  • this luminance compensation operation is performed within a second predetermined period in which the organic EL element does not emit light. Therefore, since the organic EL element does not emit light before the completion of the luminance compensation operation, it is possible to suppress the decrease in the light emission luminance due to the deterioration of the organic EL element with the passage of time.
  • Appendix B2 The display device according to appendix B1, wherein the driving unit determines the driving voltage based on at least a voltage of the data signal and a first voltage corresponding to the reverse current.
  • the first voltage corresponding to the reverse current is supplied to the driving capacitor, and the driving voltage is determined by at least the first voltage and the voltage of the data signal. .
  • a forward current (drive current) corresponding to the drive voltage is supplied to the organic EL element.
  • the reverse current increases as the deterioration of the organic EL element with time progresses.
  • the first voltage corresponding to the reverse current increases as the deterioration of the organic EL element with time progresses.
  • the drive current also increases as the deterioration of the organic EL element with time progresses.
  • the same effect as the display device described in Appendix B1 can be obtained.
  • the drive capacitor unit includes a first drive capacitor element provided between a control terminal of the drive transistor and a first conduction terminal, to which the reverse current is supplied in the first predetermined period,
  • the drive section further includes a drive voltage application control transistor that is provided between the first conduction terminal of the drive transistor and the first drive capacitance element and is turned off during the first predetermined period.
  • the display device according to attachment B2 characterized by:
  • the reverse current is supplied to the first drive capacitive element, and the application of the drive voltage is controlled by the drive voltage application control transistor.
  • the same effect as that of the display device can be obtained.
  • the input unit is An input transistor having a control terminal connected to a corresponding scan line and a first conduction terminal connected to a corresponding data line;
  • the input unit is realized using the input transistor and the input capacitance element. Therefore, the voltage of the data signal can be supplied to the driving capacitor through the input capacitor element in accordance with the scanning line selection timing.
  • the first compensation unit includes: A first reverse current supply transistor which is provided between the electro-optic element and the first driving capacitor element and is turned on in the first predetermined period; And a second reverse current supply transistor which is provided between the first drive capacitor element and the reverse bias control line and is turned on during the first predetermined period.
  • the first compensation unit is realized using the first and second reverse current supply transistors.
  • the pixel circuit further includes a preprocessing unit that performs preprocessing on the driving voltage held in the driving capacitor unit in a preprocessing period provided before the first predetermined period within the second predetermined period.
  • preprocessing can be performed on the drive voltage. Preprocessing includes initialization and threshold voltage compensation.
  • the preprocessing unit includes a first preprocessing transistor that is provided between terminals of the first driving capacitive element and is turned on in a first preprocessing period within the preprocessing period.
  • both terminals of the first driving capacitive element are electrically connected to each other through the first preprocessing transistor in the first preprocessing period. For this reason, the holding voltage of the first driving capacitive element is initialized to 0V. As a result, the first voltage corresponding to the reverse current can be reliably written to the first driving capacitive element.
  • the driving capacitor unit further includes a second driving capacitor element provided between the first conduction terminal and the second conduction terminal of the driving transistor,
  • the pre-processing unit is provided between the control terminal of the driving transistor and the second conduction terminal, and is turned on in a second pre-processing period provided in the pre-processing period and after the first pre-processing period.
  • the control terminal and the second conduction terminal of the driving transistor are electrically connected to each other through at least the second preprocessing transistor in the second preprocessing period. (Diode connection). Therefore, the threshold voltage of the driving transistor is written to the second driving capacitor element in the second preprocessing period. As a result, variations in the threshold voltage of the driving transistor can be compensated using this threshold voltage.
  • the first preprocessing transistor and the drive voltage application control transistor are turned on together with the second preprocessing transistor, thereby driving It is possible to reliably compensate for variations in the threshold voltage of the transistor for use.
  • the second reverse current supply transistor, the driving voltage application control transistor, and the first preprocessing transistor cause the second driving current supply transistor.
  • the terminal of the capacitive element and the reverse bias control line are electrically connected to each other. Therefore, in the first preprocessing period, the holding voltage of the second driving capacitor is initialized to a value corresponding to the control potential that is a fixed potential.
  • the threshold voltage of the driving transistor can be stably written to the second driving capacitor element in the second preprocessing period. Therefore, variations in threshold voltage of the driving transistor can be stably compensated.
  • the reverse bias control line supplies the control potential in the second predetermined period
  • the display device according to any one of appendices B1 to B10, wherein a control terminal of the light emission control transistor is connected to the reverse bias control line.
  • the reverse bias control line is shared by the light emitting control transistor and the components in the first compensation unit to which the reverse bias control line is connected. For this reason, the number of wirings can be reduced.
  • ⁇ Appendix B12> A plurality of data lines each supplying a data signal, a plurality of scanning lines each selectively driven, a first power supply line supplying a first power supply potential, and a second power supply supplying a second power supply potential And a plurality of pixel circuits provided corresponding to the intersections of the plurality of data lines and the plurality of scanning lines, and the pixel circuit includes a first power line and a second power line.
  • An electro-optical element provided in between; a driving transistor provided in series with the electro-optical element between the first power supply line and the second power supply line; and a driving voltage for controlling the driving transistor
  • An active matrix display device including a drive capacitor unit that holds the drive capacitor unit, and a drive unit that controls a current flowing through the electro-optic element, Supplying a voltage of a data signal supplied by a corresponding data line to the driving unit in response to selection of a corresponding scanning line; Supplying a reverse current that flows in the electro-optic element between the second power supply line and a reverse bias control line that supplies a control potential for at least a first predetermined period to the drive capacitor unit; Determining the drive voltage by at least the voltage of the data signal and the reverse current; A light emission control step of controlling a light emission timing of the electro-optical element and cutting off a current flowing between the first power line and the electro-optical element in a second predetermined period including the first predetermined period.
  • a driving method characterized by the above.
  • An active matrix display device A plurality of data lines each supplying a data signal; A plurality of scan lines each driven selectively; A first power supply line for supplying a first power supply potential; A second power supply line for supplying a second power supply potential; A reverse bias control line for supplying a control potential in at least a first predetermined period; A plurality of pixel circuits provided corresponding to the intersections of the plurality of data lines and the plurality of scanning lines; The pixel circuit includes: An electro-optic element provided between the first power line and the second power line; A driving transistor provided in series with the electro-optic element between the first power supply line and the second power supply line; and a driving capacitive element that holds a driving voltage for controlling the driving transistor.
  • a drive unit that controls a current flowing through the electro-optic element;
  • An input unit that supplies a voltage of a data signal supplied by the corresponding data line to the driving unit in response to selection of the corresponding scanning line;
  • a reverse current that flows through the electro-optic element between the second power supply line and the reverse bias control line in the first predetermined period is received, and a compensation signal corresponding to the reverse current is received as the driving capacitive element.
  • the display device wherein the driving unit determines a driving voltage for controlling the driving transistor based on at least the voltage of the data signal and the compensation signal.
  • the compensation signal corresponding to the reverse current flowing in the electro-optical element (organic EL element) at the time of reverse bias is supplied to the driving capacitive element in the first predetermined period.
  • the drive voltage is determined by at least the compensation signal and the data signal voltage.
  • a forward current (drive current) corresponding to the drive voltage is supplied to the organic EL element.
  • the reverse current increases as the deterioration of the organic EL element with time progresses.
  • the compensation signal also has a value corresponding to the degree of progress of deterioration with time of the organic EL element.
  • the drive current also has a value corresponding to the degree of progress of deterioration with time of the organic EL element.
  • luminance compensation is performed according to the degree of progress of deterioration of the organic EL element with time. Further, this luminance compensation operation is performed within a second predetermined period in which the organic EL element does not emit light. Therefore, since the organic EL element does not emit light before the completion of the luminance compensation operation, it is possible to suppress the decrease in the light emission luminance due to the deterioration of the organic EL element with the passage of time.
  • the compensation signal has a value determined according to the reverse current, and is a compensation current that flows between the driving capacitive element and the reverse bias control line in the first predetermined period.
  • the display device according to appendix C1, wherein the driving unit determines the driving voltage based on at least a voltage of the data signal and a first voltage corresponding to the compensation current.
  • the compensation current whose value is determined according to the reverse current is caused to flow between the driving capacitive element and the reverse bias control line in the second compensation period.
  • the holding voltage of the driving capacitive element changes according to the compensation current.
  • the first voltage corresponding to the compensation current is supplied to the driving capacitive element.
  • the first voltage is also a voltage according to the reverse current.
  • a drive voltage is determined by at least the first voltage and the voltage of the data signal, and a forward current (drive current) corresponding to the drive voltage is supplied to the organic EL element.
  • the compensation current also increases as the deterioration of the organic EL element progresses with time. For this reason, the first voltage corresponding to the compensation current increases as the deterioration of the organic EL element with time progresses. As a result, the drive current also increases as the deterioration of the organic EL element with time progresses. As a result, the same effect as the display device described in Appendix C1 can be obtained.
  • Appendix C3 The display device according to appendix C2, wherein the driving capacitive element is provided between a control terminal and a first conduction terminal of the driving transistor.
  • the display device described in the supplementary note C3 using the driving transistor controlled by the drive voltage applied between the control terminal and the first conduction terminal, it is the same as the display device described in the supplementary note C2.
  • the effect of can be produced.
  • the first compensation unit includes: Provided between the electro-optic element and the reverse bias control line, and between the second power supply line and the reverse bias control line in a first compensation period within the first predetermined period.
  • a compensation current control capacitive element that is supplied with a reverse current flowing through the electro-optic element and holds a second voltage corresponding to the reverse current;
  • the compensation current provided between the driving capacitive element and the reverse bias control line, and having a value corresponding to the second voltage held in the compensation current control capacitive element, is applied to the first predetermined period.
  • a first compensation current control transistor that flows between the driving capacitive element and the reverse bias control line in a second compensation period after the first compensation period.
  • the compensation current control capacitor element holds the second voltage corresponding to the reverse current, and the compensation current control transistor is controlled by the second voltage.
  • a compensation current whose value is determined according to the reverse current can be passed.
  • the supplementary C4 is characterized in that the compensation current control capacitive element is provided between a control terminal of the first compensation current control transistor and a conduction terminal on the reverse bias control line side. Display device.
  • the supplementary note C4 by providing the compensation current control capacitive element between the control terminal of the compensation current control transistor and the conduction terminal on the reverse bias control line side, the supplementary note C4 is provided.
  • the same effects as those of the display device described in (1) can be obtained.
  • the first compensation unit further includes a second compensation current control transistor that is provided between the driving capacitive element and the first compensation current control transistor and is turned on in the second compensation period.
  • the display device according to appendix C5 which is characterized.
  • the timing at which the compensation current flows can be controlled by the second compensation current control transistor.
  • the first compensation unit further includes a reverse current supply transistor that is provided between the electro-optic element and the compensation current control capacitive element and is turned on in the first compensation period.
  • the reverse current can be supplied between the second power supply line and the compensation current control capacitor by the reverse current supply transistor.
  • the pixel circuit further includes a first compensation initialization transistor that is provided between the terminals of the compensation current control capacitance element and is turned on within the second predetermined period and before or after the first predetermined period.
  • the display device according to appendix C7 which is characterized.
  • both terminals of the compensation current control capacitive element are electrically connected to each other via the first compensation initialization transistor before or after the first predetermined period. For this reason, the holding voltage of the compensation current control capacitive element is initialized to 0V. As a result, the second voltage can be reliably written to the compensation current control capacitor.
  • the holding voltage of the compensation current control capacitive element is initialized to 0 V within the second predetermined period and immediately after the first predetermined period. For this reason, since the gate bias stress applied to the compensation current control transistor is reduced, fluctuations in the threshold voltage of the compensation current control transistor can be suppressed. As a result, the compensation current can be controlled more reliably, so that luminance compensation according to the degree of progress of deterioration of the organic EL element with time can be more reliably performed.
  • the first compensation unit includes: A resistance element through which the reverse current flows; A compensation current control transistor provided between the drive capacitor element and the reverse bias control line and configured to flow a compensation current having a value corresponding to a second voltage generated between the terminals of the resistance element.
  • the compensation current control transistor is controlled by the second voltage generated between the terminals of the resistance element when the reverse current is flowing, so that the response to the reverse current is achieved.
  • the compensation current whose value is determined can be passed.
  • the appendix C10 further includes a reverse current supply transistor that is provided between the electro-optic element and the resistance element and is turned on in the first predetermined period.
  • the reverse current can be supplied between the second power supply line and the resistance element by the reverse current supply transistor.
  • the pixel circuit is provided between a control terminal of the driving transistor and a second conduction terminal, and is turned on before the compensation signal is supplied to the driving capacitive element in the first predetermined period.
  • 2 further includes a compensation transistor;
  • the input unit is An input transistor having a control terminal connected to a corresponding scan line and a first conduction terminal connected to a corresponding data line;
  • the display device according to appendix C1 further including an input capacitive element provided between the second conduction terminal of the input transistor and the driving capacitive element.
  • the terminals are electrically connected to each other (becomes diode connection). For this reason, the threshold voltage of the driving transistor is written into the driving capacitor section. As a result, variations in the threshold voltage of the driving transistor can be compensated using this threshold voltage.
  • the pixel circuit is provided between the driving capacitive element and the reverse bias control line, and is turned on during the second predetermined period and before the first predetermined period.
  • the display device according to appendix C12 further including:
  • the terminal of the driving capacitive element and the reverse bias control are performed via the second compensation initializing transistor within the second predetermined period and before the first predetermined period.
  • the wires are electrically connected to each other.
  • the holding voltage of the driving capacitive element is initialized to a value corresponding to the control potential within the second predetermined period and before the first predetermined period.
  • the threshold voltage of the driving transistor can be stably written to the driving capacitive element. Therefore, variations in threshold voltage of the driving transistor can be stably compensated.
  • the reverse bias control line supplies the control potential in the second predetermined period
  • the display device according to any one of appendices C1 to C13, wherein a control terminal of the light emission control transistor is connected to the reverse bias control line.
  • the reverse bias control line is shared by the light emitting control transistor and the components in the first compensation unit to which the reverse bias control line is connected. For this reason, the number of wirings can be reduced.
  • a plurality of data lines each supplying a data signal, a plurality of scanning lines each selectively driven, a first power supply line supplying a first power supply potential, and a second power supply supplying a second power supply potential
  • a plurality of pixel circuits provided corresponding to the intersections of the plurality of data lines and the plurality of scanning lines, and the pixel circuit includes a first power line and a second power line.
  • An electro-optical element provided in between; a driving transistor provided in series with the electro-optical element between the first power supply line and the second power supply line; and a driving voltage for controlling the driving transistor
  • An active matrix display device including a driving capacitive element that holds the current and a drive unit that controls a current flowing through the electro-optic element, Supplying a voltage of a data signal supplied by a corresponding data line to the driving unit in response to selection of a corresponding scanning line; A reverse current flowing in the electro-optic element is received between the second power supply line and a reverse bias control line for supplying a control potential at least for the first predetermined period, and a compensation signal corresponding to the reverse current is received.
  • a driving method characterized by the above.
  • the display device of the present invention has a feature that it is possible to suppress a decrease in light emission luminance due to deterioration of the electro-optic element over time, and therefore can be used for various display devices including an electro-optic element such as an organic EL display.
  • DESCRIPTION OF SYMBOLS 10 ... Display part 11 ... Pixel circuit 30 ... Data driver 40 ... Scan driver 50 ... Selection driver group 101 ... Input part 102 ... Drive part 103 ... Light emission control part 104 ... Reverse direction current compensation part (1st compensation part) 105 ... Pre-processing unit 106 ... First compensation initialization unit 107 ... Second compensation initialization unit 108 ... Threshold voltage compensation unit (second compensation unit) 111... Capacitance unit for driving 112... Driving voltage application control unit 121. 122... Threshold voltage compensation unit (second preprocessing unit) 131 ... Reverse current supply unit 132 ... First compensation current control unit 133 ... Second compensation current control unit T1-T9 ...

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Abstract

　画素回路１１において、有機ＥＬ素子ＯＬＥＤが非発光である期間に、トランジスタＴ５，Ｔ７がオン状態になり、ローレベル電源電位Ｖｓｓおよび逆方向バイアス用電源電位Ｖｒにより有機ＥＬ素子ＯＬＥＤが逆方向バイアスされる。このため、有機ＥＬ素子ＯＬＥＤの劣化の進行程度に応じた逆方向電流Ｉｏｌｅｄｒにより決定される逆方向電圧ＶｏｌｅｄｒがコンデンサＣ３に書き込まれる。その後、コンデンサＣ１を介してコンデンサＣ３にデータ電圧Ｖｓｉｇが供給されることにより、有機ＥＬ素子ＯＬＥＤの駆動電流を制御するトランジスタＴ２の駆動電圧は「Ｖｓｉｇ＋Ｖｏｌｅｄｒ」となる。これにより、有機ＥＬ素子などの電気光学素子の経時劣化による発光輝度の低下を抑制する。

Description

表示装置およびその駆動方法
　本発明は表示装置に関し、より詳細には、有機ＥＬ（Electro Luminescence）素子などの電流で駆動される電気光学素子を備えた表示装置およびその駆動方法に関する。
　薄型、高画質、低消費電力の表示装置として、有機ＥＬ表示装置が知られている。有機ＥＬ表示装置には、電流で駆動される自発光型の電気光学素子である有機ＥＬ素子および駆動用トランジスタなどを含む複数の画素回路がマトリクス状に配置されている。
　上記有機ＥＬ素子は、経時劣化により発光効率が低下し、結果として発光輝度が低下することが従来から知られている。図３１は、有機ＥＬ素子の経時劣化が画面表示に与える影響を説明するための図である。より詳細には、図３１（Ａ）は、長時間同じパターンを表示させる様子を示す図であり、図３１（Ｂ）は、長時間同じパターンを表示させた後に全画素回路に同一輝度の信号を与えた様子を示す図である。図３１（Ａ）に示すように、明るい表示が長時間行われる領域ＰＡ（以下「第１領域」という。）における画素回路内の有機ＥＬ素子（以下「第１領域ＰＡの有機ＥＬ素子」という。）の累積発光時間は、暗い表示が長時間行われる領域ＰＢ（以下「第２領域」という。）における画素回路内の有機ＥＬ素子（以下「第２領域ＰＢの有機ＥＬ素子」という。）のものよりも長くなる。このため、第１領域ＰＡの有機ＥＬ素子は、第２領域ＰＢのものよりも劣化することにより、発光効率が低下する。その結果、図３１（Ｂ）に示すように、第１領域ＰＡにいわゆる面焼き付きが生じる。具体的には、第１領域ＰＡでは、第２領域ＰＢと同じ輝度の表示が本来行われるべきところ、第２領域ＰＢよりも低い輝度の表示が行われる。
　図３２は、有機ＥＬ素子の輝度低下を説明するための図である。ここでは、有機ＥＬ素子に定電流が供給されているものとする。有機ＥＬ素子の経時劣化が進行するにつれて、当該有機ＥＬ素子のインピーダンスが増加する。このため、図３２に示すように、有機ＥＬ素子に印加される順方向バイアス電圧は、当該有機ＥＬ素子の経時劣化が進行するにつれて高くなる。また、上述のように、有機ＥＬ素子の経時劣化が進行するにつれて発光効率が低下し、その結果として図３２に示すように輝度が低下する。上記第２領域ＰＢの有機ＥＬ素子の経時劣化は上記第１領域ＰＡのものに比べて進行していないので、第２領域ＰＢにおける輝度低下は相対的に小さい。一方、上記第１領域ＰＡの有機ＥＬ素子の経時劣化は上記第２領域ＰＢのものに比べて進行しているので、第１領域ＰＡにおける輝度低下は相対的に大きい。その結果、上述の図３１（Ｂ）に示す表示状態が生じる。
　本願発明に関連して、特許文献１には、有機ＥＬ素子の経時劣化による順方向バイアス電圧の上昇に応じた補償を行う画素回路が開示されている。図３３は、特許文献１に開示された画素回路９１の構成を示す回路図である。図３３では、説明の便宜上、特許文献１の図における符号を変更して用いている。画素回路９１は、１個の有機ＥＬ素子ＯＬＥＤ、６個のトランジスタＴ１１～Ｔ１６、２個のコンデンサＣ１１，Ｃ１２、および可変バイアス電圧源ＶＳにより構成されている。トランジスタＴ１２はｐチャネル型であり、トランジスタＴ１１，Ｔ１３～Ｔ１６はｎチャネル型である。
　まず、走査線Ｓｊが選択されてトランジスタＴ１１がオン状態になり、データ線Ｄｉから供給されるデータ信号に応じた電圧がコンデンサＣ１１に書き込まれる。次に、走査線Ｓｊの選択が終了しトランジスタＴ１１がオフ状態になると共に、制御線Ｖｇ１３ｊ，Ｖｇ１５ｊが選択される。このため、トランジスタＴ１３がオン状態になり、トランジスタＴ１２のソース－ゲート間電圧に応じた駆動電流が有機ＥＬ素子ＯＬＥＤに供給される。また、トランジスタＴ１５がオン状態になり、トランジスタＴ１６のゲート電位が、上記駆動電流に応じた有機ＥＬ素子ＯＬＥＤのアノード電位と等しくなる。有機ＥＬ素子ＯＬＥＤのアノード電位Ｐｉは、当該有機ＥＬ素子ＯＬＥＤの劣化により変化する。ここで、可変バイアス電圧源ＶＳを用いて、トランジスタＴ１６のソース電位Ｐｓが、次式（１）のように設定される。
　Ps=Pi-Vth  …（１）
ここで、ＶｔｈはトランジスタＴ１６のしきい値電圧を表す。
　トランジスタＴ１６のソース電位Ｐｓを式（１）で決定される値に設定することにより、有機ＥＬ素子ＯＬＥＤの劣化による順方向バイアス電圧の上昇分を、トランジスタＴ１６のソース・ドレイン電流として取り出すことができる。トランジスタＴ１６のソース・ドレイン電流が確定した後、制御線Ｖｇ１５ｊの選択が終了してトランジスタＴ１５がオフ状態になると共に、制御線Ｖｇ１４ｊが選択されてトランジスタＴ１４がオン状態になる。このため、トランジスタＴ１６のソース・ドレイン電流に応じてトランジスタＴ１２のゲート端子の電位が低下する。これにより、有機ＥＬ素子ＯＬＥＤの経時劣化による順方向バイアス電圧の上昇に応じた輝度補償を行うことができる。したがって、有機ＥＬ素子ＯＬＥＤの経時劣化による発光輝度の低下を抑制することができる。
日本国特開２００５－２５８４２７号公報
　しかし、特許文献１に開示された画素回路では、トランジスタＴ１６のソース・ドレイン電流を定める際に、有機ＥＬ素子ＯＬＥＤが発光している。すなわち、順方向バイアス電圧の上昇に応じた補償を行う前の駆動電流に応じた輝度により表示が行われている。このため、有機ＥＬ素子などの電気光学素子の経時劣化による発光輝度の低下を十分に抑制できない。
　そこで、本発明は、有機ＥＬ素子などの電気光学素子の経時劣化による発光輝度の低下を従来よりも抑制した表示装置およびその駆動方法を提供することを目的とする。
　本発明の第１の局面は、アクティブマトリクス型の表示装置であって、
　それぞれがデータ信号を供給する複数のデータ線と、
　それぞれが選択的に駆動される複数の走査線と、
　第１電源電位を供給する第１電源線と、
　第２電源電位を供給する第２電源線と、
　制御電位を少なくとも第１所定期間において供給する逆方向バイアス用制御線と、
　前記複数のデータ線と前記複数の走査線との交差点に対応して設けられた複数の画素回路とを備え、
　前記画素回路は、
　　前記第１電源線と前記第２電源線との間に設けられた電気光学素子と、
　　前記第１電源線と前記第２電源線との間に前記電気光学素子と直列に設けられた駆動用トランジスタを含み、前記電気光学素子に流れる電流を制御する駆動部と、
　　対応する走査線の選択に応じて、対応するデータ線が供給するデータ信号の電圧を前記駆動部に供給する入力部と、
　　前記第２電源線と前記逆方向バイアス用制御線との間で前記電気光学素子に流れる逆方向電流に応じた補償信号を前記駆動部に供給する第１補償部と、
　　前記電気光学素子の発光タイミングを制御し、前記第１所定期間を含む第２所定期間において、前記第１電源線と前記電気光学素子との間に流れる電流を遮断する発光制御部とを含み、
　前記駆動部は、前記駆動用トランジスタを制御するための駆動電圧を、少なくとも前記データ信号の電圧と前記補償信号とによって決定することを特徴とする。
　本発明の第２の局面は、本発明の第１の局面において、
　前記補償信号は、前記逆方向電流に応じた第１電圧を示し、
　前記駆動部は、少なくとも前記データ信号の電圧と前記第１電圧とによって前記駆動電圧を決定することを特徴とする。
　本発明の第３の局面は、本発明の第２の局面において、
　前記駆動部は、前記駆動用トランジスタの制御端子と第１導通端子との間に設けられ、前記駆動電圧を保持する駆動用容量部を含み、
　前記入力部は、前記駆動用容量部に前記データ信号の電圧を供給し、
　前記第１補償部は、前記第１所定期間の少なくとも一部の期間において、前記駆動用容量部に前記第１電圧を供給することを特徴とする。
　本発明の第４の局面は、本発明の第３の局面において、
　前記第１補償部は、前記第１所定期間において前記逆方向電流を前記駆動用容量部に供給し、
　前記入力部は、入力用容量素子を含み、当該入力用容量素子を介して前記データ信号の電圧を前記駆動用容量部に供給することを特徴とする。
　本発明の第５の局面は、本発明の第４の局面において、
　前記駆動用容量部は、前記第１所定期間において前記逆方向電流が供給される第１駆動用容量素子を含み、
　前記駆動部は、前記駆動用トランジスタへの前記駆動電圧の印加を制御する駆動電圧印加制御部をさらに含むことを特徴とする。
　本発明の第６の局面は、本発明の第５の局面において、
　前記画素回路は、前記第２所定期間内且つ前記第１所定期間前に設けられた前処理期間において前記駆動用容量部に保持された前記駆動電圧に対して前処理を行う前処理部をさらに含むことを特徴とする。
　本発明の第７の局面は、本発明の第６の局面において、
　前記前処理部は、前記前処理期間内の第１前処理期間において、前記第１駆動用容量素子の両端子を短絡させる第１前処理部を含むことを特徴とする。
　本発明の第８の局面は、本発明の第７の局面において、
　前記駆動用容量部は、前記駆動用トランジスタの前記第１導通端子と第２導通端子との間に設けられた第２駆動用容量素子をさらに含み、
　前記前処理部は、前記駆動用トランジスタの前記制御端子と前記第２導通端子との間に設けられた第２前処理部をさらに含み、
　少なくとも前記第２前処理部は、前記前処理期間内且つ前記第１前処理期間後に設けられた第２前処理期間において前記駆動用トランジスタの前記制御端子と前記第２導通端子とを短絡させることを特徴とする。
　本発明の第９の局面は、本発明の第３の局面において、
　前記第１補償部は、前記第１所定期間において前記逆方向電流を受け取り、当該逆方向電流に応じて値が決定される補償電流を前記駆動用容量部と前記逆方向バイアス用制御線との間に流すことにより、前記駆動用容量部に前記第１電圧を供給することを特徴とする。
　本発明の第１０の局面は、本発明の第９の局面において、
　前記第１補償部は、
　　前記逆方向電流に応じて前記補償電流の値を制御する第１補償電流制御部と、
　　前記逆方向電流を前記第１補償電流制御部に供給する逆方向電流供給部とを含むことを特徴とする。
　本発明の第１１の局面は、本発明の第１０の局面において、
　前記第１補償部は、前記補償電流を流すタイミングを制御する第２補償電流制御部をさらに含み、
　前記第１補償電流制御部は、
　　前記逆方向電流に応じた第２電圧を保持する補償電流制御用容量素子と、
　　前記駆動用容量部と前記逆方向バイアス用制御線との間に設けられ、前記補償電流制御用容量素子に保持された第２電圧に応じた値の補償電流を流す補償電流制御用トランジスタとを含むことを特徴とする。
　本発明の第１２の局面は、本発明の第１１の局面において、
　前記画素回路は、前記第１所定期間前または後に前記補償電流制御用容量素子の両端子を短絡させる第１補償初期化部をさらに含むことを特徴とする。
　本発明の第１３の局面は、本発明の第１０の局面において、
　前記第１補償電流制御部は、
　　前記逆方向電流が流れる抵抗素子と、
　　前記駆動用容量部と前記逆方向バイアス用制御線との間に設けられ、前記抵抗素子の端子間に生じる第２電圧に応じた値の補償電流を流す補償電流制御用トランジスタとを含むことを特徴とする。
　本発明の第１４の局面は、本発明の第９の局面において、
　前記画素回路は、前記第１所定期間において前記駆動用容量部と前記逆方向バイアス用制御線との間に前記補償電流が流れる前に前記駆動用トランジスタの前記制御端子と第２導通端子とを短絡させる第２補償部をさらに含むことを特徴とする。
　本発明の第１５の局面は、本発明の第１の局面から第１４の局面までのいずれかにおいて、
　前記逆方向バイアス用制御線は、前記第２所定期間において前記制御電位を供給し、
　前記発光制御部は、前記逆方向バイアス用制御線により制御され、当該制御線に前記制御電位が供給されているときに前記第１電源線と前記電気光学素子との間に流れる電流を遮断することを特徴とする。
　本発明の第１６の局面は、それぞれがデータ信号を供給する複数のデータ線と、それぞれが選択的に駆動される複数の走査線と、第１電源電位を供給する第１電源線と、第２電源電位を供給する第２電源線と、前記複数のデータ線と前記複数の走査線との交差点に対応して設けられた複数の画素回路とを含み、当該画素回路は、前記第１電源線と前記第２電源線との間に設けられた電気光学素子と、前記第１電源線と前記第２電源線との間に前記電気光学素子と直列に設けられた駆動用トランジスタを有し且つ前記電気光学素子に流れる電流を制御する駆動部とを含むアクティブマトリクス型の表示装置の駆動方法であって、
　対応する走査線の選択に応じて、対応するデータ線が供給するデータ信号の電圧を前記駆動部に供給するステップと、
　前記第２電源線と、制御電位を少なくとも第１所定期間において供給する逆方向バイアス用制御線との間で前記電気光学素子に流れる逆方向電流に応じた補償信号を前記駆動部に供給するステップと、
　前記駆動用トランジスタを制御するための駆動電圧を、少なくとも前記データ信号の電圧と前記補償信号とによって決定するステップと、
　前記電気光学素子の発光タイミングを制御し、前記第１所定期間を含む第２所定期間において、前記第１電源線と前記電気光学素子との間に流れる電流を遮断する発光制御ステップとを備えることを特徴とする。
　本発明の第１の局面によれば、逆方向バイアス時に電気光学素子（以下、発明の効果の説明においては有機ＥＬ素子であるとする。）に流れる逆方向電流に応じた補償信号が駆動部に供給され、少なくとも当該補償信号とデータ信号の電圧とにより駆動電圧が決定される。そして、この駆動電圧に応じた順方向電流（駆動電流）が有機ＥＬ素子に供給される。逆方向電流は有機ＥＬ素子の経時劣化が進行するにつれて大きくなる。このため、補償信号も有機ＥＬ素子の経時劣化の進行程度に応じた値となる。これにより、駆動電流も有機ＥＬ素子の経時劣化の進行程度に応じた値となる。その結果、有機ＥＬ素子の経時劣化の進行程度に応じた輝度補償が行われる。さらに、この輝度補償動作は、有機ＥＬ素子が非発光となる第２所定期間内に行われる。したがって、輝度補償動作の完了前に有機ＥＬ素子が発光することがないので、有機ＥＬ素子の経時劣化による発光輝度の低下を従来よりも抑制できる。
　本発明の第２の局面によれば、逆方向電流に応じた第１電圧が駆動部に供給され、少なくとも当該第１電圧とデータ信号の電圧とにより駆動電圧が決定される。そして、この駆動電圧に応じた順方向電流（駆動電流）が有機ＥＬ素子に供給される。逆方向電流は有機ＥＬ素子の経時劣化が進行するにつれて大きくなる。このため、逆方向電流に応じた第１電圧は、有機ＥＬ素子の経時劣化が進行するにつれて大きくなる。これにより、駆動電流も有機ＥＬ素子の経時劣化が進行するにつれて大きくなる。その結果、本発明の第１の局面と同様の効果を奏することができる。
　本発明の第３の局面によれば、駆動用容量部に供給される第１電圧を用いて駆動電圧を決定することができる。
　本発明の第４の局面によれば、逆方向電流を駆動用容量部に供給する場合に、入力用容量素子を介してデータ信号の電圧を駆動用容量部に供給することにより、少なくとも第１電圧とデータ信号の電圧とにより駆動電圧を決定することができる。このようにして、有機ＥＬ素子の経時劣化の進行程度に応じた輝度補償を行うことができる。
　本発明の第５の局面によれば、第１駆動用容量素子に逆方向電流を供給し、駆動電圧印加制御部により駆動電圧の印加を制御することにより、有機ＥＬ素子の経時劣化の進行程度に応じた輝度補償を行うことができる。
　本発明の第６の局面によれば、駆動電圧に対して前処理を行うことができる。前処理としては、初期化やしきい値電圧補償などがある。
　本発明の第７の局面によれば、第１前処理部により、第１前処理期間において第１駆動用容量素子の両端子が電気的に互いに接続される。このため、第１駆動用容量素子の保持電圧が０Ｖに初期化される。これにより、第１駆動用容量素子に第１電圧を確実に書き込むことができる。
　本発明の第８の局面によれば、少なくとも第２前処理部により、第２前処理期間において駆動用トランジスタの制御端子と第２導通端子とが電気的に互いに接続される（ダイオード接続となる。）。このため、第２前処理期間において、駆動用トランジスタのしきい値電圧が第２駆動用容量素子に書き込まれる。これにより、このしきい値電圧を用いて、駆動用トランジスタのしきい値電圧のばらつきを補償できる。
　本発明の第９の局面によれば、逆方向電流に応じて値が決定される補償電流を第１所定期間において駆動用容量部と逆方向バイアス用制御線との間に流すことにより、補償電流に応じて駆動用容量部の保持電圧が変化する。これは、逆方向電流に応じて駆動用容量部の保持電圧が変化することを意味する。言い換えると、逆方向電流に応じた第１電圧が駆動用容量部に供給されることを意味する。このようにして、有機ＥＬ素子の経時劣化の進行程度に応じた輝度補償を行うことができる。
　本発明の第１０の局面によれば、第１補償電流制御部および逆方向電流供給部を用いて、本発明の第９の局面と同様の効果を奏することができる。
　本発明の第１１の局面によれば、補償電流制御用容量素子に逆方向電流に応じた第２電圧を保持し、当該第２電圧で補償電流制御用トランジスタを制御することにより、逆方向電流に応じて値が決定される補償電流を流すことができる。
　本発明の第１２の局面によれば、第１補償初期化部により、第１所定期間前または後に補償電流制御用容量素子の両端子が電気的に互いに接続される。このため、補償電流制御用容量素子の保持電圧が０Ｖに初期化される。これにより、補償電流制御用容量素子に逆方向電流に応じた第２電圧を確実に書き込むことができる。
　本発明の第１３の局面によれば、逆方向電流が流れているときに抵抗素子の端子間に生じる第２電圧で補償電流制御用トランジスタを制御することにより、逆方向電流に応じて値が決定される補償電流を流すことができる。
　本発明の第１４の局面によれば、第２補償部により、第１所定期間において駆動用容量部と逆方向バイアス用制御線との間に補償電流が流れる前に駆動用トランジスタの制御端子と第２導通端子とが電気的に互いに接続される（ダイオード接続となる。）。このため、駆動用トランジスタのしきい値電圧が駆動用容量部に書き込まれる。これにより、このしきい値電圧を用いて、駆動用トランジスタのしきい値電圧のばらつきを補償できる。
　本発明の第１５の局面によれば、逆方向バイアス用制御線が接続された第１補償部内の構成要素と発光制御部とで逆方向バイアス用制御線が共有化される。このため、配線数を削減できる。
　本発明の第１６の局面によれば、表示装置の駆動方法において、本発明の第１の局面と同様の効果を奏することができる。
本発明の基礎検討における有機ＥＬ素子の輝度特性を示す図である。 上記基礎検討における有機ＥＬ素子の逆方向電流特性を示す図である。 本発明の第１の実施形態に係る表示装置の全体構成を示すブロック図である。 上記第１の実施形態における画素回路の構成を示す回路図である。 上記第１の実施形態における画素回路の駆動方法を示すタイミングチャートである。 本発明の第２の実施形態における画素回路の構成を示す回路図である。 上記第２の実施形態における画素回路の駆動方法を示すタイミングチャートである。 本発明の第３の実施形態における画素回路の構成を示す回路図である。 上記第３の実施形態における画素回路の駆動方法を示すタイミングチャートである。 本発明の第４の実施形態における画素回路の構成を示す回路図である。 上記第４の実施形態における画素回路の駆動方法を示すタイミングチャートである。 本発明の第５の実施形態における画素回路の構成を示す回路図である。 上記第５の実施形態における画素回路の駆動方法を示すタイミングチャートである。 本発明の第６の実施形態における画素回路の構成を示す回路図である。 上記第６の実施形態における画素回路の駆動方法を示すタイミングチャートである。 本発明の第７の実施形態における画素回路の構成を示す回路図である。 上記第７の実施形態における画素回路の駆動方法を示すタイミングチャートである。 上記第７の実施形態の変形例における画素回路の駆動方法を示すタイミングチャートである。 本発明の第８の実施形態における画素回路の構成を示す回路図である。 上記第８の実施形態における画素回路の駆動方法を示すタイミングチャートである。 本発明の第９の実施形態における画素回路の構成を示す回路図である。 上記第９の実施形態における画素回路の駆動方法を示すタイミングチャートである。 本発明の第１０の実施形態における画素回路の構成を示す回路図である。 上記第１０の実施形態における画素回路の駆動方法を示すタイミングチャートである。 本発明の第１１の実施形態における画素回路の構成を示す回路図である。 上記第１１の実施形態における画素回路の駆動方法を示すタイミングチャートである。 本発明の第１２の実施形態における画素回路の構成を示す回路図である。 上記第１２の実施形態における画素回路の駆動方法を示すタイミングチャートである。 本発明の第１３の実施形態における画素回路の構成を示す回路図である。 上記第１３の実施形態における画素回路の駆動方法を示すタイミングチャートである。 有機ＥＬ素子の経時劣化が画面表示に与える影響を説明するための図である。（Ａ）は、長時間同じパターンを表示させる様子を示す図である。（Ｂ）は、長時間同じパターンを表示させた後に全画素回路に同一輝度の信号を与えた様子を示す図である。 有機ＥＬ素子の輝度低下を説明するための図である。 従来の画素回路の構成を示す回路図である。
　＜０．基礎検討＞
　本発明の実施形態について説明する前に、上記課題を解決すべく本願発明者によりなされた基礎検討について説明する。本願発明者は、８ｍｍ2 の有機ＥＬ素子に１５ｍＡの定電流を供給し、定電流の供給開始時点からの経過時間３６秒，３分，６分，１２分，２４分，１時間，２時間，５時間のそれぞれで、発光輝度と逆方向バイアス時の電流（以下「逆方向電流」といい、符号Ｉｏｌｅｄｒで表す。）とを測定した。逆方向バイアス電圧は２．８Ｖとした。
　図１は、上述の測定で得られた有機ＥＬ素子の輝度特性を示す。この輝度特性は、有機ＥＬ素子の初期輝度をＬ０として各経過時間における輝度ＬをＬ０で除した値と、経過時間の対数との関係を示している。図１に示すように、時間が経過するにつれて、すなわち、有機ＥＬ素子の経時劣化が進行するにつれて、有機ＥＬ素子の発光輝度が低下することがわかる。
　図２は、上述の測定で得られた有機ＥＬ素子の逆方向電流特性を示す。この逆方向電流特性は、有機ＥＬ素子を流れる逆方向電流Ｉｏｌｅｄｒと、経過時間の対数との関係を示している。図２に示すように、時間が経過するにつれて、すなわち、有機ＥＬ素子の経時劣化が進行するにつれて、逆方向電流Ｉｏｌｅｄｒが大きくなることがわかる。
　図１および図２から、有機ＥＬ素子の経時劣化が進行するにつれて大きくなる逆方向電流Ｉｏｌｅｄｒを、有機ＥＬ素子の輝度補償に利用できることがわかる。以上の基礎検討に基づき本願発明者によりなされた本発明の第１～第１３の実施形態について、以下、添付図面を参照しながら説明する。
　各実施形態における画素回路に含まれるトランジスタは電界効果トランジスタであり、典型的には薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」と略記する場合がある。）である。画素回路に含まれるトランジスタとしては、酸化物半導体によりチャネル層が形成された酸化物ＴＦＴ、低温ポリシリコンによりチャネル層が形成された低温ポリシリコンＴＦＴ、アモルファスシリコンによりチャネル層が形成されたアモルファスシリコンＴＦＴなどが挙げられる。酸化物ＴＦＴとしては、特に、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、および酸素（Ｏ）を主成分とする酸化物半導体であるＩｎＧａＺｎＯｘ（酸化インジウムガリウム亜鉛）によりチャネル層が形成された酸化インジウムガリウム亜鉛－ＴＦＴが挙げられる。酸化インジウムガリウム亜鉛－ＴＦＴなどの酸化物ＴＦＴは特に、画素回路に含まれるｎチャネル型のトランジスタとして採用する場合に有効である。ただし、本発明は、ｐチャネル型の酸化物ＴＦＴの使用を排除するものではない。また、酸化インジウムガリウム亜鉛以外の酸化物半導体として、例えばインジウム、ガリウム、亜鉛、銅（Ｃｕ）、シリコン（Ｓｉ）、錫（Ｓｎ）、アルミニウム（Ａｌ）、カルシウム（Ｃａ）、ゲルマニウム（Ｇｅ）、および鉛（Ｐｂ）のうち少なくとも１つを含む酸化物半導体によりチャネル層を形成した場合でも同様の効果が得られる。また、各実施形態における画素回路に含まれるトランジスタのうち、後述のトランジスタＴ２については、第１導通端子はソース端子に相当し、第２導通端子はドレイン端子に相当する。
　ここで、酸化物ＴＦＴに含まれる酸化物半導体層について説明する。酸化物半導体層は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体層である。酸化物半導体層は、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）の三元系酸化物である。Ｉｎ、ＧａおよびＺｎの割合（組成比）は、特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２などでもよい。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（アモルファスシリコンＴＦＴに比べて２０倍を超える）と低いリーク電流（アモルファスシリコンＴＦＴに比べて１００分の１未満）を有するので、画素回路内の駆動ＴＦＴおよびスイッチングＴＦＴとして好適に用いられる。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴを用いれば、表示装置の消費電力を大幅に削減することができる。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、アモルファスでもよく、結晶質部分を含み、結晶性を有していてもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体が好ましい。このようなＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体の結晶構造は、例えば日本国特開２０１２－１３４４７５号公報に開示されている。参考のために、日本国特開２０１２－１３４４７５号公報の開示内容のすべてをここに援用する。
　酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体に代えて、他の酸化物半導体を含んでいてもよい。例えばＺｎ－Ｏ系半導体（ＺｎＯ）、Ｉｎ－Ｚｎ－Ｏ系半導体（ＩＺＯ（登録商標））、Ｚｎ－Ｔｉ－Ｏ系半導体（ＺＴＯ）、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドニウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ―Ｓｎ―Ｚｎ―Ｏ系半導体（例えばＩｎ2 Ｏ3 －ＳｎＯ2 －ＺｎＯ）、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体などを含んでいてもよい。
　本明細書において、「構成要素Ａが構成要素Ｂに接続された状態」は、構成要素Ａが構成要素Ｂに物理的に直接接続される場合の他、構成要素Ａが他の構成要素を介して構成要素Ｂに接続される場合も含む。また、「構成要素Ｃが構成要素Ａと構成要素Ｂとの間に設けられた状態」は、構成要素Ｃが構成要素Ａおよび構成要素Ｂに物理的に直接接続される場合の他、構成要素Ｃが他の構成要素を介して構成要素Ａおよび構成要素Ｂに接続される場合も含む。ただし、他の構成要素は、本発明の概念に反しないものに限られる。
　＜１．第１の実施形態＞
　＜１．１　全体構成＞
　図３は、本発明の第１の実施形態に係る表示装置１の全体構成を示すブロック図である。表示装置１は、有機ＥＬ表示装置であり、図３に示すように、表示部１０、表示制御回路２０、データドライバ３０、走査ドライバ４０、および選択ドライバ群５０を備えている。走査ドライバ４０および選択ドライバ群５０は、例えば表示部１０と一体的に形成されている。ただし、本発明はこれに限定されるものではない。
　表示部１０には、ｍ本のデータ線Ｄｉ（ｉ＝１～ｍ）およびこれらに直交するｎ本の走査線Ｓｊ（ｊ＝１～ｎ）が配設されている。また、表示部１０には、ｍ本のデータ線Ｄｉとｎ本の走査線Ｓｊの交差点に対応してｍ×ｎ個の画素回路１１が設けられている。図３では、便宜上１個の画素回路１１のみを示している。また、表示部１０には、ｎ本の走査線Ｓｊに沿って、ｎ本の制御線Ｖｇ４ｊ、ｎ本の制御線Ｖｇ５ｊ、ｎ本の制御線Ｖｇ６ｊ、およびｎ本の制御線Ｖｇ７ｊが配設されている。画素回路１１には、対応する走査線Ｓｊに沿った制御線Ｖｇ４ｊ，Ｖｇ５ｊ，Ｖｇ６ｊ，Ｖｇ７ｊが接続されている。ｍ本のデータ線Ｄｉはデータドライバ３０に接続され、ｎ本の走査線Ｓｊは走査ドライバ４０に接続され、ｎ本の制御線Ｖｇ４ｊ、ｎ本の制御線Ｖｇ５ｊ、ｎ本の制御線Ｖｇ６ｊ、およびｎ本の制御線Ｖｇ７ｊは選択ドライバ群５０に接続されている。
　また、表示部１０には、ハイレベル電源電位Ｖｄｄを供給する電源線（以下「ハイレベル電源線」といい、ハイレベル電源電位と同じく符号Ｖｄｄで表す。）、ローレベル電源電位Ｖｓｓを供給する電源線（以下「ローレベル電源線」といい、ローレベル電源電位と同じく符号Ｖｓｓで表す。）、および逆方向バイアス用電源電位Ｖｒを供給する電源線（以下「逆方向バイアス用電源線」といい、逆方向バイアス用電源電位と同じく符号Ｖｒで表す。）が配設されている。ハイレベル電源電位Ｖｄｄ、ローレベル電源電位Ｖｓｓ、および逆方向バイアス用電源電位Ｖｒの大小関係は、次式（２）で与えられる。
　Vdd>Vss>Vr　…（２）
ハイレベル電源電位Ｖｄｄ、ローレベル電源電位Ｖｓｓ、および逆方向バイアス用電源電位Ｖｒは、図示しない電源回路から供給される。また、ハイレベル電源線Ｖｄｄ、ローレベル電源線Ｖｓｓ、および逆方向バイアス用電源線Ｖｒのそれぞれは各画素回路１１に共通に接続される。本実施形態では、ハイレベル電源線Ｖｄｄにより第１電源線が実現され、ローレベル電源線Ｖｓｓにより第２電源線が実現され、逆方向バイアス用電源線Ｖｒにより逆方向バイアス用制御線が実現されている。
　表示制御回路２０は、データドライバ３０、走査ドライバ４０、および選択ドライバ群５０に各種制御信号を出力する。より詳細には、表示制御回路２０は、データドライバ３０にデータスタートパルスＤＳＰ、データクロックＤＣＫ、表示データＤＡ、およびラッチパルスＬＰを出力する。また、表示制御回路２０は、走査ドライバ４０に走査スタートパルスＳＳＰ１および走査クロックＳＣＫ１を出力する。また、表示制御回路２０は、選択ドライバ群５０に選択スタートパルスＳＳＰ２および選択クロックＳＣＫ２を出力する。なお、選択スタートパルスＳＳＰ２は、実際には複数のスタートパルスを含んでいる。同様に、選択クロックＳＣＫ２は、複数のクロックを含んでいる。
　データドライバ３０は、図示しないｍビットのシフトレジスタ、サンプリング回路、ラッチ回路、およびｍ個のＤ／Ａコンバータなどを含んでいる。シフトレジスタは、互いに縦続接続されたｍ個の双安定回路を有し、初段に供給されたデータスタートパルスＤＳＰをデータクロックＤＣＫに同期して転送し、各段からサンプリングパルスを出力する。サンプリングパルスの出力タイミングに合わせて、サンプリング回路には表示データＤＡが供給される。サンプリング回路は、サンプリングパルスに従って表示データＤＡを記憶する。サンプリング回路に１行分の表示データＤＡが記憶されると、表示制御回路２０はラッチ回路に対してラッチパルスＬＰを出力する。ラッチ回路は、ラッチパルスＬＰを受け取ると、サンプリング回路に記憶された表示データＤＡを保持する。Ｄ／Ａコンバータは、ｍ本のデータ線Ｄｉに対応して設けられており、ラッチ回路に保持された表示データＤＡをアナログ信号であるデータ信号に変換し、得られたデータ信号をｍ本のデータ線Ｄｉに供給する。
　走査ドライバ４０はｎ本の走査線Ｓｊを駆動する。走査ドライバ４０は、図示しないシフトレジスタおよびバッファなどを含んでいる。シフトレジスタは、走査クロックＳＣＫ１に同期して走査スタートパルスＳＳＰ１を順次転送する。シフトレジスタの各段からの出力である走査信号は、バッファを経由して対応する走査線に供給される。アクティブな（本実施形態ではローレベルの）走査信号により、走査線Ｓｊに接続されたｍ個の画素回路１１が一括して選択される。
　選択ドライバ群５０は、ｎ本の制御線Ｖｇ４ｊ、ｎ本の制御線Ｖｇ５ｊ、ｎ本の制御線Ｖｇ６ｊ、およびｎ本の制御線Ｖｇ７ｊを駆動する。選択ドライバ群５０は複数の選択ドライバにより構成され、各選択ドライバが１または複数種類の制御線を駆動する。各選択ドライバは、選択クロックＳＣＫ２に含まれるクロックに同期して選択スタートパルスＳＳＰ２に含まれるスタートパルスを順次転送する。シフトレジスタの各段からの出力である選択信号は、バッファを経由して対応する制御線に供給される。
　＜１．２　画素回路の構成＞
　図４は、本実施形態における画素回路１１の構成を示す回路図である。図４に示すように、画素回路１１は、１個の有機ＥＬ素子ＯＬＥＤ、入力部１０１、駆動部１０２、発光制御部１０３、および第１補償部としての逆方向電流補償部１０４を含んでいる。入力部１０１は、１個のトランジスタＴ１および１個のコンデンサＣ１を含んでいる。駆動部１０２は、１個のトランジスタＴ２、駆動用容量部１１１、および駆動電圧印加制御部１１２を含んでいる。駆動用容量部１１１は１個のコンデンサＣ３を含んでいる。駆動電圧印加制御部１１２は１個のトランジスタＴ６を含んでいる。発光制御部１０３は１個のトランジスタＴ４を含んでいる。逆方向電流補償部１０４は２個のトランジスタＴ５，Ｔ７を含んでいる。トランジスタＴ１，Ｔ２，Ｔ４～Ｔ７はｐチャネル型である。
　トランジスタＴ１は入力用トランジスタとして機能する。トランジスタＴ２は駆動用トランジスタとして機能する。トランジスタＴ４は発光制御用トランジスタとして機能する。トランジスタＴ５は第１逆方向電流供給用トランジスタとして機能する。トランジスタＴ６は駆動電圧印加制御用トランジスタとして機能する。トランジスタＴ７は第２逆方向電流供給用トランジスタとして機能する。コンデンサＣ１は入力用容量素子として機能する。コンデンサＣ３は第１駆動用容量素子として機能する。
　入力部１０１は、対応する走査線Ｓｊの選択に応じて、対応するデータ線Ｄｉが供給するデータ信号に応じたデータ電圧を駆動部１０２に供給する。トランジスタＴ１は、走査線Ｓｊにゲート端子が接続され、データ線Ｄｉに第１導通端子が接続されている。コンデンサＣ１は、トランジスタＴ１の第２導通端子に第１端子が接続されている。
　駆動部１０２は、有機ＥＬ素子ＯＬＥＤに流れる順方向電流（駆動電流）を制御する。駆動用容量部１１１は、トランジスタＴ２のゲート端子と第１導通端子との間に印加すべき駆動電圧を保持する。駆動電圧印加制御部１１２は、トランジスタＴ２への駆動電圧の印加を制御する。トランジスタＴ２は、コンデンサＣ３の第２端子にゲート端子が接続され、ハイレベル電源線Ｖｄｄに第１導通端子が接続されている。トランジスタＴ６は、制御線Ｖｇ６ｊにゲート端子が接続され、コンデンサＣ３の第１端子とトランジスタＴ２の第１導通端子との間に設けられている。
　発光制御部１０３は、有機ＥＬ素子ＯＬＥＤの発光タイミングを制御し、後述の非発光期間ＬＳＰにおいてハイレベル電源線Ｖｄｄ（第１電源線）と有機ＥＬ素子ＯＬＥＤとの間に流れる電流（順方向電流）を遮断する。言い換えると、非発光期間ＬＳＰにおいて有機ＥＬ素子ＯＬＥＤをトランジスタＴ２から電気的に切り離す。トランジスタＴ４は、制御線Ｖｇ４ｊにゲート端子が接続され、トランジスタＴ２の第２導通端子と有機ＥＬ素子ＯＬＥＤのアノード端子との間に設けられている。
　逆方向電流補償部１０４は、有機ＥＬ素子ＯＬＥＤに流れる逆方向電流Ｉｏｌｅｄｒに応じた補償信号をコンデンサＣ３に供給する。より詳細には、逆方向電流補償部１０４は、有機ＥＬ素子ＯＬＥＤに流れる逆方向電流Ｉｏｌｅｄｒに応じた電圧をコンデンサＣ３に供給する。トランジスタＴ５は、制御線Ｖｇ５ｊにゲート端子が接続され、有機ＥＬ素子ＯＬＥＤのアノード端子とコンデンサＣ３の第１端子との間に設けられている。トランジスタＴ７は、制御線Ｖｇ７ｊにゲート端子が接続され、コンデンサＣ３の第２端子と逆方向バイアス用電源線Ｖｒとの間に設けられている。
　＜１．３　動作＞
　図５は、本実施形態における画素回路１１の駆動方法を示すタイミングチャートである。本実施形態では、時刻ｔ１ａ～ｔ３ａは非発光期間ＬＳＰである。時刻ｔ１～ｔ２は逆方向補償期間ＩＣＰであり、時刻ｔ２～ｔ３は書き込み期間ＷＰである。非発光期間ＬＳＰは第２所定期間に対応し、逆方向補償期間ＩＣＰは第１所定期間に対応する。なお、時刻ｔ１から非発光期間ＬＳＰが開始するようにしても良い。また、図５に示すように、制御線Ｖｇ５ｊ，Ｖｇ７ｊは互いに電位変化が同じであるので、これらを１つの制御線としても良い（後述の第２，第３の実施形態でも同様）。
　時刻ｔ１ａにおいて、制御線Ｖｇ４ｊの電位がローレベルからハイレベルに変化する。このため、トランジスタＴ４がオフ状態に変化し、トランジスタＴ２の第２導通端子と有機ＥＬ素子ＯＬＥＤのアノード端子とが電気的に互いに切り離される。これにより、有機ＥＬ素子ＯＬＥＤが非発光状態になる。
　時刻ｔ１において、制御線Ｖｇ６ｊの電位がローレベルからハイレベルに変化し、トランジスタＴ６がオフ状態に変化する。このため、トランジスタＴ２の第１導通端子とコンデンサＣ３の第１端子とが電気的に互いに切り離される。また、時刻ｔ１において、制御線Ｖｇ５ｊ，Ｖｇ７ｊの電位がハイレベルからローレベルに変化し、トランジスタＴ５，Ｔ７がオン状態に変化する。このため、ローレベル電源電位Ｖｓｓおよび逆方向バイアス用電源電位Ｖｒにより有機ＥＬ素子ＯＬＥＤが逆方向バイアスされる。これにより、有機ＥＬ素子ＯＬＥＤに流れる逆方向電流ＩｏｌｅｄｒがコンデンサＣ３に供給される。この逆方向電流Ｉｏｌｅｄｒは、上記基礎検討で示したように、有機ＥＬ素子ＯＬＥＤの劣化の進行程度に応じた値となる。すなわち、コンデンサＣ３には、有機ＥＬ素子ＯＬＥＤの劣化の進行程度に応じた逆方向電流Ｉｏｌｅｄｒにより決定される電圧（以下「逆方向電圧」といい、符号Ｖｏｌｅｄｒで表す。）が書き込まれる。逆方向電流Ｉｏｌｅｄｒは有機ＥＬ素子の劣化が進行するにつれて大きくなるので、コンデンサＣ３に書き込まれる逆方向電圧Ｖｏｌｅｄｒも有機ＥＬ素子の劣化が進行するにつれて大きくなる。このようにして、本実施形態では、逆方向電圧Ｖｏｌｅｄｒが、逆方向電流Ｉｏｌｅｄｒに応じた電圧として駆動部１０２に供給される。本実施形態および後述の第２～第４，第９～第１１の実施形態では、逆方向電圧Ｖｏｌｅｄｒが逆方向電流に応じた第１電圧に相当する。また、本実施形態および後述の第２～第４，第９～第１１の実施形態では、逆方向電流補償部１０４が駆動部１０２に逆方向電圧Ｖｏｌｅｄｒを供給することは、逆方向電流補償部１０４が駆動部１０２に、逆方向電流Ｉｏｌｅｄｒに応じた補償信号を供給することに相当する。
　時刻ｔ２において、制御線Ｖｇ５ｊ，Ｖｇ７ｊの電位がローレベルからハイレベルに変化し、トランジスタＴ５，Ｔ７がオフ状態に変化する。このため、有機ＥＬ素子ＯＬＥＤの逆方向バイアスが停止する。また、時刻ｔ２において、制御線Ｖｇ６ｊの電位がハイレベルからローレベルに変化し、トランジスタＴ６がオン状態に変化する。このため、トランジスタＴ２のゲート端子と第１導通端子との間にコンデンサＣ３が電気的に接続される。また、時刻ｔ２において、走査線Ｓｊの電位がハイレベルからローレベルに変化し、トランジスタＴ１がオン状態に変化する。このため、コンデンサＣ１を介してコンデンサＣ３の第２端子（トランジスタＴ２のゲート電位）がブーストされることにより、コンデンサＣ３に「Ｖｓｉｇ＋Ｖｏｌｅｄｒ」が書き込まれる。ここで、Ｖｓｉｇはデータ信号の電圧（以下「データ電圧」という。）である。データ電圧Ｖｓｉｇは、本実施形態および後述の第２～第９，第１３の実施形態では負電圧であり、後述の第１０～第１２の実施形態では正電圧である。なお、コンデンサＣ１の容量値はコンデンサＣ３の容量値よりも十分に大きいことが望ましい。本実施形態では、このようなブースティングによってデータ電圧Ｖｓｉｇが駆動部１０２に供給される。
　時刻ｔ３において、走査線Ｓｊの電位がローレベルからハイレベルに変化し、トランジスタＴ１がオフ状態に変化する。このため、データ電圧Ｖｓｉｇの駆動部１０２への供給が停止する。
　時刻ｔ３ａにおいて、制御線Ｖｇ４ｊの電位がハイレベルからローレベルに変化し、トランジスタＴ４がオン状態に変化する。このため、次式（３）で与えられる駆動電流Ｉ１が有機ＥＬ素子ＯＬＥＤに供給され、駆動電流Ｉ１の値に応じて有機ＥＬ素子ＯＬＥＤが発光する。
　I1=(β1/2)・(Vgs-VthT2)2　…（３）
ここで、β１は定数、ＶｇｓはトランジスタＴ２のソース－ゲート間電圧（駆動電圧）を表し、ＶｔｈＴ２はトランジスタＴ２のしきい値電圧を表す。時刻ｔ３ａ以降では、トランジスタＴ２の第１，第２導通端子はそれぞれソース端子およびドレイン端子として機能する。上述のようにコンデンサＣ３には「Ｖｓｉｇ＋Ｖｏｌｅｄｒ」が保持されている、すなわち、駆動部１０２においてデータ電圧Ｖｓｉｇおよび逆方向電圧Ｖｏｌｅｄｒにより駆動電圧が決定されるので、式（３）は次式（４）に書き換えられる。
　I1=(β1/2)・(Vsig+Voledr-VthT2)2　…（４）
　このようにして、駆動電圧により駆動電流Ｉ１が定まる。逆方向電圧Ｖｏｌｅｄｒは、有機ＥＬ素子ＯＬＥＤの経時劣化が進行するにつれて大きくなるので、式（４）で示される駆動電流Ｉ１も有機ＥＬ素子ＯＬＥＤの経時劣化が進行するにつれて大きくなる。なお、本実施形態および後述の各実施形態において「逆方向電圧Ｖｏｌｅｄｒが大きくなる」とは、逆方向電圧Ｖｏｌｅｄｒの絶対値が大きくなることを意味する。
　＜１．４　効果＞
　本実施形態によれば、データ電圧Ｖｓｉｇと、逆方向バイアス時に有機ＥＬ素子ＯＬＥＤに流れる逆方向電流Ｉｏｌｅｄｒが駆動用容量部１１１に供給され、データ電圧Ｖｓｉｇと逆方向電流Ｉｏｌｅｄｒに応じた電圧（補償信号）とにより駆動電圧が決定される。より詳細には、トランジスタＴ２の制御端子と第１導通端子との間に接続されるコンデンサＣ３（駆動用容量部１１１）に逆方向電圧Ｖｏｌｅｄｒが書き込まれる。その後、コンデンサＣ１を介したブースティングによりコンデンサＣ３にデータ電圧Ｖｓｉｇと逆方向電圧Ｖｏｌｅｄｒとの和が書き込まれることにより、データ電圧Ｖｓｉｇと逆方向電圧Ｖｏｌｅｄｒとの和により駆動電圧が決定される。そして、この駆動電圧とトランジスタＴ２のしきい値電圧との差の２乗に比例する駆動電流Ｉ１に応じて有機ＥＬ素子ＯＬＥＤが発光する。逆方向電圧Ｖｏｌｅｄｒは、有機ＥＬ素子ＯＬＥＤの経時劣化が進行するにつれて大きくなるので、駆動電流Ｉ１も有機ＥＬ素子ＯＬＥＤの経時劣化が進行するにつれて大きくなる。これにより、有機ＥＬ素子ＯＬＥＤの経時劣化の進行程度に応じた輝度補償が行われる。さらに、この輝度補償動作は、有機ＥＬ素子が非発光となる非発光期間ＬＳＰ内に行われる。したがって、輝度補償動作の完了前に有機ＥＬ素子ＯＬＥＤが発光することがないので、有機ＥＬ素子の経時劣化による発光輝度の低下を従来よりも抑制できる。
　＜２．第２の実施形態＞
　＜２．１　画素回路の構成＞
　図６は、本発明の第２の実施形態における画素回路１１の構成を示す回路図である。本実施形態の構成要素のうち上記第１の実施形態と同一の要素については、同一の参照符号を付して適宜説明を省略する。図６に示すように、本実施形態では、トランジスタＴ４がｎチャネル型となっている。また、上記第１の実施形態において逆方向バイアス用電源線Ｖｒに接続された側のトランジスタＴ７の導通端子（第１導通端子）は、トランジスタＴ４のゲート端子と共に制御線Ｖｇ４ｊに接続されている。本実施形態では、制御線Ｖｇ４ｊにより逆方向バイアス用制御線が実現されている。また、本実施形態では、逆方向バイアス用電源線Ｖｒは設けられない。本実施形態における画素回路１１内のその他の構成要素および構成要素間の接続関係は上記第１の実施形態におけるものと同様であるので、その説明を省略する。
　＜２．２　動作＞
　図７は、本実施形態における画素回路１１の駆動方法を示すタイミングチャートである。図７に示すように、本実施形態における制御線Ｖｇ４ｊの電位は基本的には上記第１の実施形態におけるものを反転させたものである。ただし、本実施形態における制御線Ｖｇ４ｊのローレベルは逆方向バイアス用電源電位Ｖｒである。すなわち、非発光期間ＬＳＰには制御線Ｖｇ４ｊに逆方向バイアス用電源電位Ｖｒが供給される。
　時刻ｔ１ａにおいて、制御線Ｖｇ４ｊの電位がハイレベルから逆方向バイアス用電源電位Ｖｒに変化する。このため、トランジスタＴ４がオフ状態に変化し、トランジスタＴ２の第２導通端子と有機ＥＬ素子ＯＬＥＤのアノード端子とが電気的に互いに切り離される。これにより、有機ＥＬ素子ＯＬＥＤが非発光状態になる。非発光期間ＬＳＰでは制御線Ｖｇ４ｊに逆方向バイアス用電源電位Ｖｒが供給されるので、当該非発光期間ＬＳＰ中では、上記第１の実施形態と同様の動作が成り立つ。
　時刻ｔ３ａにおいて、制御線Ｖｇ４ｊの電位が逆方向バイアス用電源電位Ｖｒからハイレベルに変化し、トランジスタＴ４がオン状態に変化する。このため、上記第１の実施形態と同様に上記式（４）で示される駆動電流Ｉ１に応じて有機ＥＬ素子ＯＬＥＤが発光する。
　＜２．３　効果＞
　本実施形態によれば、トランジスタＴ４をｎチャネル型とし、トランジスタＴ４のゲート端子とトランジスタＴ７の第１導通端子とで制御線Ｖｇ４ｊを共有することにより、上記第１の実施形態における逆方向バイアス用電源線Ｖｒを削減できる。
　＜３．第３の実施形態＞
　＜３．１　画素回路の構成＞
　図８は、本発明の第３の実施形態における画素回路１１の構成を示す回路図である。本実施形態の構成要素のうち上記第１の実施形態と同一の要素については、同一の参照符号を付して適宜説明を省略する。図８に示すように、本実施形態における画素回路１１は、上記第１の実施形態における画素回路１１に前処理部１０５を加えたものである。また、表示部１０には、ｎ本の走査線Ｓｊに沿ってｎ本の制御線Ｖｇ８ｊが配設されている。ｎ本の制御線Ｖｇ８ｊは選択ドライバ群５０に接続されている。
　前処理部１０５は、非発光期間ＬＳＰ内且つ逆方向補償期間ＩＣＰ前に設けられた前処理期間ＰＰにおいて駆動用容量部１１１に保持された駆動電圧に対して前処理を行う。前処理部１０５は初期化部１２１を含んでいる。初期化部１２１は第１前処理部に対応する。
　初期化部１２１は１個のトランジスタＴ８を含んでいる。トランジスタＴ８はｐチャネル型である。トランジスタＴ８は第１前処理用トランジスタとして機能する。初期化部１２１は、前処理期間ＰＰ内の後述の初期化期間ＩＰにおいてコンデンサＣ３の第１端子と第２端子とを短絡させる。トランジスタＴ８は、制御線Ｖｇ８ｊにゲート端子が接続され、コンデンサＣ３の第１端子と第２端子との間に設けられている。本実施形態における画素回路１１内のその他の構成要素および構成要素間の接続関係は上記第１の実施形態におけるものと同様であるので、その説明を省略する。
　＜３．２　動作＞
　図９は、本実施形態における画素回路１１の駆動方法を示すタイミングチャートである。本実施形態では、時刻ｔ１ａ～ｔ４ａは非発光期間ＬＳＰである。時刻ｔ１～ｔ２は前処理期間ＰＰであり、時刻ｔ２～ｔ３は逆方向補償期間ＩＣＰであり、時刻ｔ３～ｔ４は書き込み期間ＷＰである。前処理期間ＰＰには初期化期間ＩＰが含まれる。より詳細には、初期化期間ＩＰが前処理期間ＰＰと一致する。初期化期間ＩＰは第１前処理期間に対応する。なお、本実施形態における時刻ｔ１ａ，ｔ４ａ、逆方向補償期間ＩＣＰ、および書き込み期間ＷＰでの動作は、上記第１の実施形態におけるものと基本的に同様であるので、その説明を省略する。
　時刻ｔ１において、制御線Ｖｇ６ｊの電位がローレベルからハイレベルに変化し、トランジスタＴ６がオフ状態に変化する。このため、トランジスタＴ２の第１導通端子とコンデンサＣ３の第１端子とが電気的に互いに切り離される。また、時刻ｔ１において、制御線Ｖｇ８ｊの電位がハイレベルからローレベルに変化し、トランジスタＴ８がオン状態に変化する。このため、コンデンサＣ３の第１端子と第２端子とが短絡され、コンデンサＣ３に蓄積された電荷が消失する（保持電圧が０Ｖに初期化される）。
　時刻ｔ２において、制御線Ｖｇ８ｊの電位がローレベルからハイレベルに変化し、トランジスタＴ８がオフ状態に変化する。このため、コンデンサＣ３の保持電圧の初期化が終了する。
　＜３．３　効果＞
　本実施形態によれば、初期化期間ＩＰにおいてオン状態になるトランジスタＴ８がコンデンサＣ３の第１端子と第２端子との間に設けられることにより、初期化期間ＩＰにおいてコンデンサＣ３の第１端子と第２端子とが電気的に互いに接続される。このため、コンデンサＣ３の保持電圧が０Ｖに初期化される。これにより、逆方向補償期間ＩＣＰにおいて逆方向電流Ｉｏｌｅｄｒに応じた逆方向電圧ＶｏｌｅｄｒをコンデンサＣ３に確実に書き込むことができる。
　＜４．第４の実施形態＞
　＜４．１　画素回路の構成＞
　図１０は、本発明の第４の実施形態における画素回路１１の構成を示す回路図である。本実施形態の構成要素のうち上記第１または第３の実施形態と同一の要素については、同一の参照符号を付して適宜説明を省略する。図１０に示すように、本実施形態における画素回路１１は、上記第３の実施形態における駆動用容量部１１１にコンデンサＣ２を加え、前処理部１０５にしきい値電圧補償部１２２を加えたものである。また、表示部１０には、ｎ本の走査線Ｓｊに沿ってｎ本の制御線Ｖｇ３ｊが配設されている。ｎ本の制御線Ｖｇ３ｊは選択ドライバ群５０に接続されている。
　コンデンサＣ２は、トランジスタＴ２の第１導通端子とトランジスタＴ６の第１導通端子との間に設けられている。コンデンサＣ２は第２駆動用容量素子として機能する。
　しきい値電圧補償部１２２は１個のトランジスタＴ３を含んでいる。トランジスタＴ３はｐチャネル型である。トランジスタＴ３は第２前処理用トランジスタとして機能する。しきい値電圧補償部１２２と、初期化部１２１および駆動電圧印加制御部１１２とは、前処理期間ＰＰ内且つ初期化期間ＩＰ後に設けられた後述のしきい値電圧補償期間ＴＣＰにおいて互いに連動することにより、トランジスタＴ２の第２導通端子とゲート端子とを短絡する。トランジスタＴ３は、制御線Ｖｇ３ｊにゲート端子が接続され、トランジスタＴ６の第１導通端子（駆動電圧印加制御部１１２のコンデンサＣ２側の一端）とトランジスタＴ２の第２導通端子との間に設けられている。しきい値電圧補償部１２２は第２前処理部に対応する。
　本実施形態における初期化部１２１、逆方向電流補償部１０４、および駆動電圧印加制御部１１２は、初期化期間ＩＰにおいて互いに連動することにより、コンデンサＣ２の第１端子と逆方向バイアス用電源線Ｖｒとを短絡する。本実施形態における画素回路１１内のその他の構成要素および構成要素間の接続関係は上記第３の実施形態におけるものと同様であるので、その説明を省略する。
　＜４．２　動作＞
　図１１は、本実施形態における画素回路１１の駆動方法を示すタイミングチャートである。本実施形態では、時刻ｔ１ａ～ｔ６ａは非発光期間ＬＳＰである。時刻ｔ１～ｔ３は前処理期間ＰＰであり、時刻ｔ３～ｔ４は逆方向補償期間ＩＣＰであり、時刻ｔ５～ｔ６は書き込み期間ＷＰである。時刻ｔ１～ｔ２は初期化期間ＩＰであり、時刻ｔ２～ｔ３はしきい値電圧補償期間ＴＣＰである。しきい値電圧補償期間ＴＣＰは第２前処理期間に対応する。なお、書き込み期間ＷＰを時刻ｔ４～ｔ５または時刻ｔ４～ｔ６としても良い。
　時刻ｔ１において、制御線Ｖｇ６ｊの電位はローレベルを維持しているのでトランジスタＴ６はオン状態である。また、時刻ｔ１において、制御線Ｖｇ７ｊ，Ｖｇ８ｊがハイレベルからローレベルに変化し、トランジスタＴ７，Ｔ８がそれぞれオン状態に変化する。このため、コンデンサＣ３の第１端子と第２端子とが電気的に互いに接続されてコンデンサＣ３の保持電圧が０Ｖに初期化される。さらに、コンデンサＣ２の第１端子と逆方向バイアス用電源線Ｖｒとが電気的に互いに接続されることにより、コンデンサＣ２の保持電圧が、互いに固定電位であるハイレベル電源電位Ｖｄｄと逆方向バイアス用電源電位Ｖｒとの電位差に初期化される。なお、初期化期間ＩＰにおける初期化として、コンデンサＣ３の保持電圧の０Ｖへの初期化のみを行っても良い。
　時刻ｔ２において、制御線Ｖｇ７ｊの電位がローレベルからハイレベルに変化し、トランジスタＴ７がオフ状態に変化する。このため、トランジスタＴ２のゲート端子と逆方向バイアス用電源線Ｖｒとが電気的に互いに切り離される。また、時刻ｔ２において、制御線Ｖｇ３ｊの電位がハイレベルからローレベルに変化し、トランジスタＴ３がオン状態に変化する。このため、トランジスタＴ２のゲート端子と第２導通端子とが、トランジスタＴ３，Ｔ６，Ｔ８を介して電気的に互いに接続される（ダイオード接続となる。）。これにより、時刻ｔ２～ｔ３のしきい値電圧補償期間ＴＣＰにおいて、トランジスタＴ２のしきい値電圧ＶｔｈＴ２に応じた電圧がコンデンサＣ２に書き込まれる。以下では、説明の便宜上、トランジスタＴ２のしきい値電圧ＶｔｈＴ２がコンデンサＣ２に書き込まれるものとする。なお、上述の初期化により、時刻ｔ２の直前には、トランジスタＴ２のしきい値電圧ＶｔｈＴ２よりも絶対値の大きい電圧がコンデンサＣ２に保持されている。
　時刻ｔ３において、制御線Ｖｇ３ｊ，Ｖｇ６ｊ，Ｖｇ８ｊの電位がローレベルからハイレベルに変化し、トランジスタＴ３，Ｔ６，Ｔ８がオフ状態に変化する。これにより、トランジスタＴ２のしきい値電圧ＶｔｈＴ２のコンデンサＣ２への書き込みが完了する。また、時刻ｔ３において、制御線Ｖｇ５ｊ，Ｖｇ７ｊの電位がハイレベルからローレベルに変化し、トランジスタＴ５，Ｔ７がオン状態に変化する。このため、ローレベル電源電位Ｖｓｓおよび逆方向バイアス用電源電位Ｖｒにより有機ＥＬ素子ＯＬＥＤが逆方向バイアスされる。これにより、有機ＥＬ素子ＯＬＥＤに流れる逆方向電流ＩｏｌｅｄｒがコンデンサＣ３に供給される。このため、上記第１の実施形態と同様に、コンデンサＣ３に逆方向電圧Ｖｏｌｅｄｒが書き込まれる。
　時刻ｔ４において、制御線Ｖｇ５ｊ，Ｖｇ７ｊの電位がローレベルからハイレベルに変化し、トランジスタＴ５，Ｔ７がオフ状態に変化する。このため、有機ＥＬ素子ＯＬＥＤの逆方向バイアスが停止する。また、時刻ｔ４において、制御線Ｖｇ６ｊの電位がハイレベルからローレベルに変化し、トランジスタＴ６がオン状態に変化する。これにより、コンデンサＣ２，Ｃ３が直列に接続され、駆動用容量部１１１全体での保持電圧は「ＶｔｈＴ２＋Ｖｏｌｅｄｒ」となる。
　時刻ｔ５において、走査線Ｓｊの電位がハイレベルからローレベルに変化し、トランジスタＴ１がオン状態に変化する。このとき、コンデンサＣ１を介した上述のブースティングにより、駆動用容量部１１１全体での保持電圧は「Ｖｓｉｇ＋ＶｔｈＴ２＋Ｖｏｌｅｄｒ」となる。なお、コンデンサＣ１の容量値は、コンデンサＣ２，Ｃ３の容量値よりも十分に大きいことが望ましい。
　時刻ｔ６において、走査線Ｓｊの電位がローレベルからハイレベルに変化し、トランジスタＴ１がオフ状態に変化する。このため、データ電圧Ｖｓｉｇの駆動部１０２への供給が停止する。
　時刻ｔ６ａにおいて、制御線Ｖｇ４ｊの電位がハイレベルからローレベルに変化し、トランジスタＴ４がオン状態に変化する。駆動用容量部１１１全体には「Ｖｓｉｇ＋ＶｔｈＴ２＋Ｖｏｌｅｄｒ」が保持されている、すなわち、駆動部１０２においてデータ電圧Ｖｓｉｇ、トランジスタＴ２のしきい値電圧ＶｔｈＴ２、および逆方向電圧Ｖｏｌｅｄｒにより駆動電圧が決定されるので、本実施形態では、次式（５）で与えられる駆動電流Ｉ１が有機ＥＬ素子ＯＬＥＤに供給される。
　　I1=(β1/2)・(Vsig+Voledr)2　…（５）
上記式（４）と異なり、式（５）ではしきい値電圧ＶｔｈＴ２の項がなくなっている。このため、トランジスタＴ２のしきい値電圧ＶｔｈＴ２のばらつきが補償される。
　＜４．３　効果＞
　本実施形態によれば、しきい値電圧補償期間ＴＣＰにおいてオン状態になるトランジスタＴ３とコンデンサＣ２とが設けられ、しきい値電圧補償期間ＴＣＰにおいてトランジスタＴ６，Ｔ８がオン状態になる。このため、しきい値電圧補償期間ＴＣＰにおいて、トランジスタＴ２のゲート端子と第２導通端子とが、トランジスタＴ３，Ｔ６，Ｔ８を介して電気的に互いに接続される（ダイオード接続となる。）。これにより、しきい値電圧補償期間ＴＣＰにおいて、トランジスタＴ２のしきい値電圧ＶｔｈＴ２がコンデンサＣ２に書き込まれる。したがって、コンデンサＣ２に保持されたトランジスタＴ２のしきい値電圧ＶｔｈＴ２を用いて、トランジスタＴ２のしきい値電圧ＶｔｈＴ２のばらつきを補償できる。
　また、本実施形態によれば、初期化期間ＩＰにおいて、トランジスタＴ８に加えてトランジスタＴ６，Ｔ７がオン状態になる。このため、トランジスタＴ６～Ｔ８を介してコンデンサＣ２の第１端子と逆方向バイアス用電源線Ｖｒとが電気的に互いに接続される。これにより、コンデンサＣ２の保持電圧が、当該初期化期間ＩＰにおいて互いに固定電位であるハイレベル電源電位Ｖｄｄと逆方向バイアス用電源電位Ｖｒとの電位差に初期化される。したがって、しきい値電圧補償期間ＴＣＰにおいて、トランジスタＴ２のしきい値電圧ＶｔｈＴ２をコンデンサＣ２に安定して書き込むことができるので、トランジスタＴ２のしきい値電圧ＶｔｈＴ２のばらつきを安定的に補償できる。
　＜５．第５の実施形態＞
　＜５．１　画素回路の構成＞
　図１２は、本発明の第５の実施形態における画素回路１１の構成を示す回路図である。入力部１０１は１個のトランジスタＴ１を含んでいる。駆動部１０２は、１個のトランジスタＴ２および駆動用容量部１１１を含んでいる。駆動用容量部１１１は１個のコンデンサＣ２を含んでいる。発光制御部１０３は１個のトランジスタＴ４を含んでいる。逆方向電流補償部１０４は、逆方向電流供給部１３１および第１，第２補償電流制御部１３２，１３３を含んでいる。逆方向電流供給部１３１は、１個のトランジスタＴ５を含んでいる。第１補償電流制御部１３２は、１個のトランジスタＴ９および１個のコンデンサＣ３を含んでいる。第２補償電流制御部１３３は、１個のトランジスタＴ６を含んでいる。トランジスタＴ１，Ｔ２，Ｔ４～Ｔ６はｐチャネル型であり、トランジスタＴ９はｎチャネル型である。本実施形態では、上記第１の実施形態と同様に、ハイレベル電源線Ｖｄｄにより第１電源線が実現され、ローレベル電源線Ｖｓｓにより第２電源線が実現されると共に、ハイレベル電源電位Ｖｄｄ、ローレベル電源電位Ｖｓｓ、および逆方向バイアス用電源電位Ｖｒの大小関係は上記式（２）で与えられる。
　トランジスタＴ１は入力用トランジスタとして機能する。トランジスタＴ２は駆動用トランジスタとして機能する。トランジスタＴ４は発光制御用トランジスタとして機能する。トランジスタＴ５は逆方向電流供給用トランジスタとして機能する。トランジスタＴ６は第２補償電流制御用トランジスタとして機能する。トランジスタＴ９は第１補償電流制御用トランジスタとして機能する。コンデンサＣ２は駆動用容量素子として機能する。コンデンサＣ３は補償電流制御用容量素子として機能する。
　表示部１０には、ｎ本の走査線Ｓｊに沿って、ｎ本の制御線Ｖｇ４ｊ、ｎ本の制御線Ｖｇ５ｊ、およびｎ本の制御線Ｖｇ６ｊが配設されている。ｎ本の制御線Ｖｇ４ｊ、ｎ本の制御線Ｖｇ５ｊ、およびｎ本の制御線Ｖｇ６ｊは選択ドライバ群５０に接続されている。
　入力部１０１は、対応する走査線Ｓｊの選択に応じて、対応するデータ線Ｄｉが供給するデータ信号に応じたデータ電圧を駆動部１０２に供給する。トランジスタＴ１は、走査線Ｓｊにゲート端子が接続され、データ線Ｄｉに第１導通端子が接続されている。
　駆動部１０２は駆動電流Ｉ１を制御する。駆動用容量部１１１は、トランジスタＴ２の駆動電圧を保持する。トランジスタＴ２は、トランジスタＴ１の第２導通端子にゲート端子が接続され、ハイレベル電源線Ｖｄｄに第１導通端子が接続されている。コンデンサＣ２は、トランジスタＴ２のゲート端子に第１端子が接続され、トランジスタＴ２の第１導通端子に第２端子が接続されている。
　発光制御部１０３は、有機ＥＬ素子ＯＬＥＤの発光タイミングを制御し、非発光期間ＬＳＰにおいてハイレベル電源線Ｖｄｄ（第１電源線）と有機ＥＬ素子ＯＬＥＤとの間に流れる電流（順方向電流）を遮断する。言い換えると、非発光期間ＬＳＰにおいて有機ＥＬ素子ＯＬＥＤをトランジスタＴ２から電気的に切り離す。トランジスタＴ４は、制御線Ｖｇ４ｊにゲート端子が接続され、トランジスタＴ２の第２導通端子と有機ＥＬ素子ＯＬＥＤのアノード端子との間に設けられている。
　逆方向電流補償部１０４は、有機ＥＬ素子ＯＬＥＤに流れる逆方向電流Ｉｏｌｅｄｒに応じた補償信号をコンデンサＣ２に供給する。より詳細には、逆方向電流補償部１０４は、有機ＥＬ素子ＯＬＥＤに流れる逆方向電流Ｉｏｌｅｄｒに応じた電圧をコンデンサＣ２に供給する。より詳細には、逆方向電流Ｉｏｌｅｄｒに応じて値が決定される補償電流Ｉ２を後述の第２補償期間においてコンデンサＣ２から逆方向バイアス用電源線Ｖｒに向けて流すことにより、コンデンサＣ２の保持電圧が変動する。これは、電子が移動する観点から、逆方向電流Ｉｏｌｅｄｒに応じた補償信号がコンデンサＣ２に供給されることを意味する。また、逆方向電流Ｉｏｌｅｄｒに応じた電圧（電圧の変動分）がコンデンサＣ２に供給されることをも意味する。また、本実施形態において、コンデンサＣ２に供給される逆方向電流Ｉｏｌｅｄｒに応じた電圧は、補償電流Ｉ２に応じた電圧とも言える。
　逆方向電流供給部１３１は、逆方向電流Ｉｏｌｅｄｒを第１補償電流制御部１３２に供給する。トランジスタＴ５は、制御線Ｖｇ５ｊにゲート端子が接続され、有機ＥＬ素子ＯＬＥＤのアノード端子に第１導通端子が接続されている。
　第１補償電流制御部１３２は、逆方向電流供給部１３１から受け取った逆方向電流Ｉｏｌｅｄｒに応じて補償電流Ｉ２の値を制御する。トランジスタＴ９は、トランジスタＴ５の第２導通端子にゲート端子が接続され、逆方向バイアス用電源線Ｖｒに第１導通端子が接続されている。コンデンサＣ３は、トランジスタＴ９のゲート端子と第１導通端子との間に設けられている。
　第２補償電流制御部１３３は、補償電流Ｉ２を流すタイミングを制御する。トランジスタＴ６は、制御線Ｖｇ６ｊにゲート端子が接続され、コンデンサＣ２の第１端子に第１導通端子が接続され、トランジスタＴ９の第２導通端子にその第２導通端子が接続されている。
　本実施形態および後述の第６～第８，第１２の実施形態では、コンデンサＣ２の第１端子、トランジスタＴ２のゲート端子、およびトランジスタＴ６の第１導通端子の接続点のことを便宜上「ノードＮ１」という。なお、後述の第１３の実施形態では、コンデンサＣ２の第１端子およびトランジスタＴ２のゲート端子の接続点のことを便宜上「ノードＮ１」という。
　＜５．２　動作＞
　図１３は、本実施形態における画素回路１１の駆動方法を示すタイミングチャートである。本実施形態では、時刻ｔ１ａ～ｔ３ａは非発光期間ＬＳＰである。時刻ｔ１～ｔ３は逆方向補償期間ＩＣＰである。時刻ｔ１～ｔ２は第１逆方向補償期間ＩＣＰ１であると共に、書き込み期間ＷＰである。時刻ｔ２～ｔ３は第２逆方向補償期間ＩＣＰ２である。非発光期間ＬＳＰは第２所定期間に対応し、逆方向補償期間ＩＣＰは第１所定期間に対応する。第１逆方向補償期間ＩＣＰ１は第１補償期間に対応し、第２逆方向補償期間ＩＣＰ２は第２補償期間に対応する。なお、時刻ｔ１から非発光期間ＬＳＰが開始するようにしても良い。
　時刻ｔ１ａにおいて、制御線Ｖｇ４ｊの電位がローレベルからハイレベルに変化する。このため、トランジスタＴ４がオフ状態に変化し、トランジスタＴ２の第２導通端子と有機ＥＬ素子ＯＬＥＤのアノード端子とが電気的に互いに切り離される。これにより、有機ＥＬ素子ＯＬＥＤが非発光状態になる。
　時刻ｔ１において、走査線Ｓｊの電位がハイレベルからローレベルに変化し、トランジスタＴ１がオン状態に変化する。このため、データ線Ｄｉから供給されるデータ信号の電圧（データ電圧）ＶｓｉｇがコンデンサＣ２に書き込まれる。また、時刻ｔ１において、制御線Ｖｇ５ｊの電位がハイレベルからローレベルに変化し、トランジスタＴ５がオン状態に変化する。このため、ローレベル電源電位Ｖｓｓおよび逆方向バイアス用電源電位Ｖｒにより有機ＥＬ素子ＯＬＥＤが逆方向バイアスされる。これにより、有機ＥＬ素子ＯＬＥＤに流れる逆方向電流ＩｏｌｅｄｒがコンデンサＣ３に供給され、当該コンデンサＣ３には逆方向電圧Ｖｏｌｅｄｒが書き込まれる。本実施形態および後述の第６～第８，第１２の実施形態では、コンデンサＣ３に保持される逆方向電圧Ｖｏｌｅｄｒが逆方向電流に応じた第２電圧に相当する。なお、本実施形態における逆方向バイアス用電源電位Ｖｒは、上記式（２）に加えて次式（６）を満たす必要がある。
　|Vss-Vr|>|VthT9｜　…（６）
ここで、ＶｔｈＴ９はトランジスタＴ９のしきい値電圧を表す。
　時刻ｔ２において、走査線Ｓｊの電位がローレベルからハイレベルに変化し、トランジスタＴ１がオフ状態に変化する。このため、データ電圧ＶｓｉｇのコンデンサＣ２への書き込みが終了する。また、時刻ｔ２において、制御線Ｖｇ５ｊの電位がローレベルからハイレベルに変化し、トランジスタＴ５がオフ状態に変化する。このため、有機ＥＬ素子ＯＬＥＤの逆方向バイアスが停止する。また、時刻ｔ２において、制御線Ｖｇ６ｊの電位がハイレベルからローレベルに変化し、トランジスタＴ６がオン状態に変化する。このため、コンデンサＣ２から逆方向バイアス用電源線Ｖｒに向けて補償電流Ｉ２が流れる。ここで、時刻ｔ２～ｔ３の期間（以下、符号ｔｃで表す。）において、ノードＮ１の電位と逆方向バイアス用電源電位Ｖｒとの電位差はトランジスタＴ９が飽和領域で動作する大きさであることが望ましい。これにより、補償電流Ｉ２は、次式（７）で与えられるように、コンデンサＣ３に保持された逆方向電圧Ｖｏｌｅｄｒに応じた値となる。
　I2=(β2/2)・(Voledr-VthT9)2　…（７）
ここで、β２は定数を表す。なお、補償電流Ｉ２は期間ｔｃにおいて一定の値である。期間ｔｃでは、トランジスタＴ９の第１，第２導通端子はそれぞれソース端子およびドレイン端子として機能する。
　期間ｔｃにおいて補償電流Ｉ２が流れることにより、コンデンサＣ２に保持された駆動電圧は次式（８）で与えられるΔＶＣ２だけ変動する。
　ΔVC2=I2・tc/C2  …（８）
以下では、期間ｔｃにおけるコンデンサＣ２に保持された駆動電圧の変動分ΔＶＣ２のことを「補償変動電圧」という。本実施形態および後述の第６～第８，第１２，第１３の実施形態では、補償変動電圧ΔＶＣ２が、逆方向電流または補償電流に応じた第１電圧に相当する。
　時刻ｔ３において、制御線Ｖｇ６ｊの電位がローレベルからハイレベルに変化し、トランジスタＴ６がオフ状態に変化する。このため、補償電流Ｉ２を流す動作が停止する。
　時刻ｔ３ａにおいて、制御線Ｖｇ４ｊの電位がハイレベルからローレベルに変化し、トランジスタＴ４がオン状態に変化する。このため、上記式（３）で与えられる駆動電流Ｉ１が有機ＥＬ素子ＯＬＥＤに供給され、駆動電流Ｉ１の値に応じて有機ＥＬ素子ＯＬＥＤが発光する。なお、上述の期間ｔｃにおける補償電流Ｉ２を流す動作により、コンデンサＣ２には「Ｖｓｉｇ＋ΔＶＣ２」が保持されているので、上記式（３）は次式（９）に書き換えられる。
　I1=(β1/2)・(Vsig+ΔVC2-VthT2)2　…（９）
　このようにして、本実施形態では、補償電流Ｉ２に応じて決定される補償変動電圧ΔＶＣ２がコンデンサＣ２に供給される。逆方向電圧Ｖｏｌｅｄｒは、有機ＥＬ素子ＯＬＥＤの経時劣化が進行するにつれて大きくなるので、上記式（７）に示される補償電流Ｉ２も大きくなる。
　上記式（８）において、ｔｃおよびＣ２は固定値であるので、補償変動電圧ΔＶＣ２は補償電流Ｉ２によって決定される。このため、有機ＥＬ素子ＯＬＥＤの経時劣化が進行するにつれて補償電流Ｉ２が大きくなるほど、補償変動電圧ΔＶＣ２も大きくなる。ここで、本実施形態および後述の第６～第８，第１２、第１３の実施形態において「補償変動電圧ΔＶＣ２が大きくなる」とは、補償変動電圧ΔＶＣ２の絶対値が大きくなることを意味する。
　以上のようにして、上記式（９）で示される駆動電流Ｉ１は、有機ＥＬ素子ＯＬＥＤの経時劣化が進行するにつれて大きくなる。
　＜５．３　効果＞
　本実施形態によれば、逆方向バイアス時に有機ＥＬ素子ＯＬＥＤに流れる逆方向電流Ｉｏｌｅｄｒに応じて値が決定される補償電流Ｉ２（補償信号）を、期間ｔｃにおいてコンデンサＣ２から逆方向バイアス用電源線Ｖｒに向けて流すことにより、補償電流Ｉ２に応じてコンデンサＣ２の保持電圧が変化する。これは、補償電流Ｉ２に応じた補償変動電圧ΔＶＣ２がコンデンサＣ２に供給されることを意味する。補償電流Ｉ２の値は逆方向電流Ｉｏｌｅｄｒに応じて決定されるので、補償変動電圧ΔＶＣ２は、逆方向電流Ｉｏｌｅｄに応じた電圧でもある。このような補償変動電圧ΔＶＣ２とデータ電圧Ｖｓｉｇとによって駆動電圧が決定され、当該駆動電圧とトランジスタＴ２のしきい値電圧との差の２乗に比例する駆動電流Ｉ１に応じて有機ＥＬ素子ＯＬＥＤが発光する。逆方向電流Ｉｏｌｅｄｒは有機ＥＬ素子ＯＬＥＤの経時劣化が進行するにつれて大きくなるので、補償電流Ｉ２も有機ＥＬ素子ＯＬＥＤの経時劣化が進行するにつれて大きくなる。このため、補償電流Ｉ２に応じた補償変動電圧ΔＶＣ２は、有機ＥＬ素子ＯＬＥＤの経時劣化が進行するにつれて大きくなる。これにより、駆動電流Ｉ１も有機ＥＬ素子ＯＬＥＤの経時劣化が進行するにつれて大きくなる。その結果、有機ＥＬ素子ＯＬＥＤの経時劣化の進行程度に応じた輝度補償が行われる。さらに、この輝度補償動作は、有機ＥＬ素子が非発光となる非発光期間ＬＳＰ内に行われる。したがって、輝度補償動作の完了前に有機ＥＬ素子ＯＬＥＤが発光することがないので、有機ＥＬ素子の経時劣化による発光輝度の低下を従来よりも抑制できる。
　＜６．第６の実施形態＞
　＜６．１　画素回路の構成＞
　図１４は、本発明の第６の実施形態における画素回路１１の構成を示す回路図である。本実施形態の構成要素のうち上記第５の実施形態と同一の要素については、同一の参照符号を付して適宜説明を省略する。図１４に示すように、本実施形態では、トランジスタＴ４がｎチャネル型となっている。また、トランジスタＴ９の第１導通端子は、トランジスタＴ４のゲート端子と共に制御線Ｖｇ４ｊに接続されている。本実施形態では、制御線Ｖｇ４ｊにより逆方向バイアス用制御線が実現されている。また、本実施形態では、逆方向バイアス用電源線Ｖｒは設けられない。本実施形態における画素回路１１内のその他の構成要素および構成要素間の接続関係は上記第５の実施形態におけるものと同様であるので、その説明を省略する。
　＜６．２　動作＞
　図１５は、本実施形態における画素回路１１の駆動方法を示すタイミングチャートである。図１５に示すように、本実施形態における制御線Ｖｇ４ｊの電位は基本的には上記第５の実施形態におけるものを反転させたものである。ただし、本実施形態における制御線Ｖｇ４ｊのローレベルは逆方向バイアス用電源電位Ｖｒである。すなわち、非発光期間ＬＳＰには制御線Ｖｇ４ｊに逆方向バイアス用電源電位Ｖｒが供給される。この逆方向バイアス用電源電位Ｖｒは、上記第５の実施形態におけるものと同様に上記式（２）および式（６）を満たす。
　時刻ｔ１ａにおいて、制御線Ｖｇ４ｊの電位がハイレベルから逆方向バイアス用電源電位Ｖｒに変化する。このため、トランジスタＴ４がオフ状態に変化し、トランジスタＴ２の第２導通端子と有機ＥＬ素子ＯＬＥＤのアノード端子とが電気的に互いに切り離される。これにより、有機ＥＬ素子ＯＬＥＤが非発光状態になる。非発光期間ＬＳＰでは制御線Ｖｇ４ｊに逆方向バイアス用電源電位Ｖｒが供給されるので、当該非発光期間ＬＳＰ内では、上記第５の実施形態と同様の動作が成り立つ。
　時刻ｔ３ａにおいて、制御線Ｖｇ４ｊの電位が逆方向バイアス用電源電位Ｖｒからハイレベルに変化し、トランジスタＴ４がオン状態に変化する。このため、上記第５の実施形態と同様に上記式（９）で示される駆動電流Ｉ１に応じて有機ＥＬ素子ＯＬＥＤが発光する。
　＜６．３　効果＞
　トランジスタＴ４をｎチャネル型とし、トランジスタＴ４のゲート端子とトランジスタＴ９の第１導通端子とで制御線Ｖｇ４ｊを共有することにより、上記第５の実施形態における逆方向バイアス用電源線Ｖｒを削減できる。
　＜７．第７の実施形態＞
　＜７．１　画素回路の構成＞
　図１６は、本発明の第７の実施形態における画素回路１１の構成を示す回路図である。本実施形態の構成要素のうち上記第５の実施形態と同一の要素については、同一の参照符号を付して適宜説明を省略する。本実施形態における画素回路１１は、上記第５の実施形態における画素回路１１に第１補償初期化部１０６を加えたものである。また、表示部１０には、ｎ本の走査線Ｓｊに沿ってｎ本の制御線Ｖｇ７ｊが配設されている。ｎ本の制御線Ｖｇ７ｊは選択ドライバ群５０に接続されている。
　第１補償初期化部１０６は１個のトランジスタＴ７を含んでいる。トランジスタＴ７はｐチャネル型である。トランジスタＴ７は第１補償初期化用トランジスタとして機能する。第１補償初期化部１０６は、非発光期間ＬＳＰ内且つ逆方向補償期間ＩＣＰ前に設けられた初期化期間ＩＰにおいてコンデンサＣ３の第１端子と第２端子とを短絡させる。トランジスタＴ７は、制御線Ｖｇ７ｊにゲート端子が接続され、コンデンサＣ３の第１端子と第２端子との間に設けられている。本実施形態における画素回路１１内のその他の構成要素および構成要素間の接続関係は上記第５の実施形態におけるものと同様であるので、その説明を省略する。
　＜７．２　動作＞
　図１７は、本実施形態における画素回路１１の駆動方法を示すタイミングチャートである。本実施形態では、時刻ｔ１ａ～ｔ４ａは非発光期間ＬＳＰである。時刻ｔ１～ｔ２は初期化期間ＩＰであると共に、書き込み期間ＷＰである。時刻ｔ２～ｔ４は逆方向補償期間ＩＣＰである。時刻ｔ２～ｔ３は第１逆方向補償期間ＩＣＰ１である。時刻ｔ３～ｔ４は第２逆方向補償期間ＩＣＰ２である。なお、本実施形態における時刻ｔ１ａでの動作は上記第５の実施形態におけるものと基本的に同様であるので、その説明を省略する。
　時刻ｔ１において、制御線Ｖｇ７ｊの電位がハイレベルからローレベルに変化し、トランジスタＴ７がオン状態に変化する。このため、コンデンサＣ３の第１端子と第２端子とが電気的に互いに接続されて、コンデンサＣ３の保持電圧が０Ｖに初期化される。また、時刻ｔ１において、走査線Ｓｊの電位がハイレベルからローレベルに変化し、トランジスタＴ１がオン状態に変化する。このため、データ電圧ＶｓｉｇがコンデンサＣ２に書き込まれる。
　時刻ｔ２において、制御線Ｖｇ７ｊの電位がローレベルからハイレベルに変化し、トランジスタＴ７がオフ状態に変化する。このため、コンデンサＣ３の保持電圧の初期化が終了する。また、時刻ｔ２において、走査線Ｓｊの電位がローレベルからハイレベルに変化し、トランジスタＴ１がオフ状態に変化する。このため、データ電圧ＶｓｉｇのコンデンサＣ２への書き込みが終了する。なお、時刻ｔ２以降の動作は、上記第５の実施形態における時刻ｔ１以降の動作と基本的に同様であるので、その説明を省略する。なお、本実施形態では時刻ｔ１～ｔ２においてデータ電圧Ｖｓｉｇの書き込みを行うものとしたが、時刻ｔ２～ｔ３などにおいて行うようにしても良い。
　＜７．３　効果＞
　本実施形態によれば、初期化期間ＩＰにおいてオン状態になるトランジスタＴ７がコンデンサＣ３の第１端子と第２端子との間に設けられることにより、初期化期間ＩＰにおいてコンデンサＣ３の第１端子と第２端子とが電気的に互いに接続される。このため、コンデンサＣ３の保持電圧が０Ｖに初期化される。これにより、逆方向補償期間ＩＣＰにおいて逆方向電流Ｉｏｌｅｄｒに応じた逆方向電圧ＶｏｌｅｄｒをコンデンサＣ３に確実に書き込むことができる。
　＜７．４　変形例＞
　図１８は、本発明の第７の実施形態の変形例における画素回路１１の駆動方法を示すタイミングチャートである。上記第７の実施形態では初期化期間ＩＰが時刻ｔ１～ｔ２となっていたが、本変形例では時刻ｔ４の直後～時刻ｔ５（時刻ｔ４ａよりも後の時刻）となっている。
　時刻ｔ４において制御線Ｖｇ６ｊの電位がローレベルからハイレベルに変化し、トランジスタＴ６がオフ状態に変化した後、制御線Ｖｇ７ｊの電位がハイレベルからローレベルに変化してトランジスタＴ７がオン状態になる。このため、コンデンサＣ３の第１端子と第２端子とが電気的に互いに接続されて、上記第７の実施形態と同様にコンデンサＣ３の保持電圧が０Ｖに初期化される。その後、時刻ｔ５において制御線Ｖｇ７ｊの電位がローレベルからハイレベルに変化し、トランジスタＴ７がオフ状態に変化する。このため、コンデンサＣ３の保持電圧の初期化が終了する。
　本変形例によれば、第２逆方向補償期間ＩＣＰ２の終了直後にコンデンサＣ３の保持電圧が０Ｖに初期化される。このため、トランジスタＴ９にかかるゲートバイアスストレスが低減されるので、トランジスタＴ９のしきい値電圧変動を抑制することができる。これにより、補償電流Ｉ２をより確実に制御できるので、有機ＥＬ素子ＯＬＥＤの経時劣化の進行程度に応じた輝度補償をより確実に行うことができる。
　＜８．第８の実施形態＞
　＜８．１　画素回路の構成＞
　図１９は、本発明の第８の実施形態における画素回路１１の構成を示す回路図である。本実施形態の構成要素のうち上記第５または第７の実施形態と同一の要素については、同一の参照符号を付して適宜説明を省略する。図１９に示すように、本実施形態における画素回路１１は、上記第７の実施形態における画素回路１１に第２補償初期化部１０７およびしきい値電圧補償部１０８を加え、入力部１０１にコンデンサＣ１を加えたものである。本実施形態では、しきい値電圧補償部１０８は第２補償部に対応する。また、表示部１０には、ｎ本の走査線Ｓｊに沿ってｎ本の制御線Ｖｇ３ｊおよびｎ本の制御線Ｖｇ８ｊが配設されている。ｎ本の制御線Ｖｇ３ｊおよびｎ本の制御線Ｖｇ８は選択ドライバ群５０に接続されている。
　入力部１０１に含まれるコンデンサＣ１は、トランジスタＴ１の第２導通端子とトランジスタＴ２のゲート端子との間に設けられている。コンデンサＣ１は入力用容量素子として機能する。
　第２補償初期化部１０７は１個のトランジスタＴ８を含んでいる。トランジスタＴ８はｐチャネル型である。トランジスタＴ８は第２補償初期化用トランジスタとして機能する。第２補償初期化部１０７は、非発光期間ＬＳＰ内且つ逆方向補償期間ＩＣＰ前に設けられた初期化期間ＩＰにおいて、第２補償電流制御部１３３と連動してコンデンサＣ２の第１端子（駆動用容量部１１１の第２補償電流制御部１３３側の一端）と逆方向バイアス用電源線Ｖｒとを短絡する。トランジスタＴ８は、制御線Ｖｇ８ｊにゲート端子が接続され、トランジスタＴ６の第２導通端子と逆方向バイアス用電源線Ｖｒとの間に設けられている。なお、トランジスタＴ８は、コンデンサＣ２の第１端子と逆方向バイアス用電源線Ｖｒとの間に設けられていても良い。
　しきい値電圧補償部１０８は１個のトランジスタＴ３を含んでいる。トランジスタＴ３はｐチャネル型である。トランジスタＴ３は第２補償用トランジスタとして機能する。しきい値電圧補償部１０８は、逆方向補償期間ＩＣＰ内且つ第２逆方向補償期間ＩＣＰ２前に設けられたしきい値電圧補償期間ＴＣＰにおいて、コンデンサＣ２の第１端子とトランジスタＴ２の第２導通端子とを短絡する。トランジスタＴ３は、制御線Ｖｇ３ｊにゲート端子が接続され、トランジスタＴ２のゲート端子と第２導通端子との間に設けられている。本実施形態における画素回路１１内のその他の構成要素および構成要素間の接続関係は上記第７の実施形態におけるものと同様であるので、その説明を省略する。
　＜８．２　動作＞
　図２０は、本実施形態における画素回路１１の駆動方法を示すタイミングチャートである。本実施形態では、時刻ｔ１ａ～ｔ５ａは非発光期間ＬＳＰである。時刻ｔ１～ｔ２は初期化期間ＩＰである。時刻ｔ２～ｔ４は逆方向補償期間ＩＣＰである。時刻ｔ４～ｔ５は書き込み期間ＷＰである。時刻ｔ２～ｔ３は第１逆方向補償期間ＩＣＰ１であると共に、しきい値電圧補償期間ＴＣＰである。時刻ｔ３～ｔ４は第２逆方向補償期間ＩＣＰ２である。図２０に示すように、制御線Ｖｇ７ｊ，Ｖｇ８ｊあるいはＶｇ３ｊ，Ｖｇ５ｊは互いに電位変化が同じであるので、これらはそれぞれの組み合わせで１つの制御線としても良い。なお、本実施形態における時刻ｔ１ａでの動作は上記第５の実施形態におけるものと基本的に同様であるので、その説明を省略する。
　時刻ｔ１において、制御線Ｖｇ６ｊ～Ｖｇ８ｊの電位がハイレベルからローレベルに変化し、トランジスタＴ６～Ｔ８がオン状態に変化する。トランジスタＴ７がオン状態に変化することにより、コンデンサＣ３の第１端子と第２端子とが電気的に互いに接続されてコンデンサＣ３の保持電圧が０Ｖに初期化される。また、トランジスタＴ６，Ｔ８がオン状態に変化することにより、コンデンサＣ２の第１端子と逆方向バイアス用電源線Ｖｒとが短絡される。このため、コンデンサＣ２の保持電圧が、互いに固定電位であるハイレベル電源電位Ｖｄｄと逆方向バイアス用電源電位Ｖｒとの電位差に初期化される。なお、初期化期間ＩＰにおける初期化として、コンデンサＣ３の保持電圧の０Ｖへの初期化のみを行っても良い。
　時刻ｔ２において、制御線Ｖｇ６ｊ～Ｖｇ８ｊの電位がローレベルからハイレベルに変化し、トランジスタＴ６～Ｔ８がオフ状態に変化する。このため、コンデンサＣ２，Ｃ３の保持電圧の初期化が終了する。また、時刻ｔ２において、制御線Ｖｇ５ｊの電位がハイレベルからローレベルに変化し、トランジスタＴ５がオン状態に変化する。このため、ローレベル電源電位Ｖｓｓおよび逆方向バイアス用電源電位Ｖｒにより有機ＥＬ素子ＯＬＥＤが逆方向バイアスされる。なお、この逆方向バイアスに関する動作は上記第５の実施形態におけるものと同様であるので、その説明を省略する。また、時刻ｔ２において、制御線Ｖｇ３ｊの電位がハイレベルからローレベルに変化し、トランジスタＴ３がオン状態に変化する。このため、トランジスタＴ２のゲート端子と第２導通端子とが、トランジスタＴ３を介して電気的に互いに接続される（ダイオード接続となる。）。これにより、時刻ｔ２～ｔ３のしきい値電圧補償期間ＴＣＰにおいて、トランジスタＴ２のしきい値電圧ＶｔｈＴ２がコンデンサＣ２に書き込まれる。なお、上述の初期化により、時刻ｔ２の直前には、トランジスタＴ２のしきい値電圧ＶｔｈＴ２よりも負方向に大きい電圧がコンデンサＣ２に保持されている。
　時刻ｔ３において、制御線Ｖｇ５ｊの電位がローレベルからハイレベルに変化し、トランジスタＴ５がオフ状態に変化する。このため、有機ＥＬ素子ＯＬＥＤの逆方向バイアスが停止する。また、時刻ｔ３において、制御線Ｖｇ３ｊの電位がローレベルからハイレベルに変化し、トランジスタＴ３がオフ状態に変化する。これにより、トランジスタＴ２のしきい値電圧ＶｔｈＴ２のコンデンサＣ２への書き込みが完了する。また、時刻ｔ３において、制御線Ｖｇ６ｊの電位がハイレベルからローレベルに変化し、トランジスタＴ６がオン状態に変化する。このため、コンデンサＣ２から逆方向バイアス用電源線Ｖｒに向けて補償電流Ｉ２が流れる。なお、補償電流Ｉ２に関する動作は上記第５の実施形態におけるものと同様であるので、その説明を省略する。補償電流Ｉ２が流れることにより、時刻ｔ４の直前において、コンデンサＣ２には「ＶｔｈＴ２＋ΔＶＣ２」が保持されている。
　時刻ｔ４において、制御線Ｖｇ６ｊの電位がローレベルからハイレベルに変化し、トランジスタＴ６がオフ状態に変化する。このため、補償電流Ｉ２を流す動作が停止する。また、時刻ｔ４において、走査線Ｓｊの電位がハイレベルからローレベルに変化し、トランジスタＴ１がオン状態に変化する。このため、コンデンサＣ１を介してノードＮ１の電位（トランジスタＴ２のゲート電位）がブーストされることにより、コンデンサＣ２に「Ｖｓｉｇ＋ＶｔｈＴ２＋ΔＶＣ２」が書き込まれる。ここで、コンデンサＣ１の容量値はコンデンサＣ２の容量値よりも十分に大きいことが望ましい。本実施形態では、このようなブースティングによってデータ電圧Ｖｓｉｇが駆動部１０２に供給される。
　時刻ｔ５において、走査線Ｓｊの電位がローレベルからハイレベルに変化し、トランジスタＴ１がオフ状態に変化する。このため、データ電圧Ｖｓｉｇの駆動部１０２への供給が停止する。
　時刻ｔ５ａにおいて、制御線Ｖｇ４ｊの電位がハイレベルからローレベルに変化し、トランジスタＴ４がオン状態に変化する。コンデンサＣ２には「Ｖｓｉｇ＋ＶｔｈＴ２＋ΔＶＣ２」が保持されている、すなわち、駆動部１０２においてデータ電圧Ｖｓｉｇ、トランジスタＴ２のしきい値電圧ＶｔｈＴ２、および補償変動電圧ΔＶＣ２により駆動電圧が決定されるので、本実施形態では、次式（１０）で与えられる駆動電流Ｉ１が有機ＥＬ素子ＯＬＥＤに供給される。
　　I1=(β1/2)・(Vsig+ΔVC2)2　…（１０）
上記式（９）と異なり、式（１０）ではしきい値電圧ＶｔｈＴ２の項がなくなっている。このため、トランジスタＴ２のしきい値電圧ＶｔｈＴ２のばらつきが補償される。
　＜８．３　効果＞
　本実施形態によれば、しきい値電圧補償期間ＴＣＰにおいてオン状態になるトランジスタＴ３が設けられる。このため、しきい値電圧補償期間ＴＣＰにおいて、トランジスタＴ２のゲート端子と第２導通端子とがトランジスタＴ３を介して電気的に互いに接続される（ダイオード接続となる。）。これにより、しきい値電圧補償期間ＴＣＰにおいて、トランジスタＴ２のしきい値電圧ＶｔｈＴ２がコンデンサＣ２に書き込まれる。したがって、コンデンサＣ２に保持されたトランジスタＴ２のしきい値電圧ＶｔｈＴ２を用いて、トランジスタＴ２のしきい値電圧ＶｔｈＴ２のばらつきを補償できる。
　また、本実施形態によれば、初期化期間ＩＰにおいて、トランジスタＴ６，Ｔ８がオン状態になる。このため、トランジスタＴ６，Ｔ８を介してコンデンサＣ２の第１端子と逆方向バイアス用電源線Ｖｒとが電気的に互いに接続される。これにより、コンデンサＣ２の保持電圧が、当該初期化期間ＩＰにおいて互いに固定電位であるハイレベル電源電位Ｖｄｄと逆方向バイアス用電源電位Ｖｒとの電位差に初期化される。したがって、しきい値電圧補償期間ＴＣＰにおいて、トランジスタＴ２のしきい値電圧ＶｔｈＴ２をコンデンサＣ２に安定して書き込むことができるので、トランジスタＴ２のしきい値電圧ＶｔｈＴ２のばらつきを安定的に補償できる。
　なお、本実施形態においても、上記第７の実施形態の変形例と同様に、第２逆方向補償期間ＩＣＰ２の終了直後にトランジスタＴ７をオン状態にすることにより、コンデンサＣ３の保持電圧を０Ｖに初期化するようにしても良い。これにより、トランジスタＴ９のしきい値電圧変動を抑制することができる。また、本実施形態において、第２逆方向補償期間ＩＣＰ２の終了直後にトランジスタＴ７，Ｔ８の双方をオン状態にする場合には、トランジスタＴ９の各端子間の電位差が０Ｖとなるので、トランジスタＴ９のしきい値電圧変動をさらに抑制することができる。
　＜９．第９の実施形態＞
　＜９．１　画素回路の構成＞
　図２１は、本発明の第９の実施形態における画素回路１１の構成を示す回路図である。本実施形態の構成要素のうち上記第１の実施形態と同一の要素については、同一の参照符号を付して適宜説明を省略する。図２１に示すように、本実施形態では、上記第１の実施形態から一部の構成要素の接続関係が変更されている。また、本実施形態では、上記各実施形態と異なり、ハイレベル電源線Ｖｄｄにより第２電源線が実現され、ローレベル電源線Ｖｓｓにより第１電源線が実現されると共に、ハイレベル電源電位Ｖｄｄ、ローレベル電源電位Ｖｓｓ、および逆方向バイアス用電源電位Ｖｒの大小関係は次式（１１）で与えられる。
　Vr>Vdd>Vss　…（１１）
　トランジスタＴ２は、コンデンサＣ３の第２端子にゲート端子が接続され、ローレベル電源線Ｖｓｓに第２導通端子が接続されている。トランジスタＴ４は、制御線Ｖｇ４ｊにゲート端子が接続され、トランジスタＴ２の第１導通端子と有機ＥＬ素子ＯＬＥＤのカソード端子との間に設けられている。トランジスタＴ５は、制御線Ｖｇ５ｊにゲート端子が接続され、有機ＥＬ素子ＯＬＥＤのカソード端子とコンデンサＣ３の第２端子との間に設けられている。トランジスタＴ６は、制御線Ｖｇ６ｊにゲート端子が接続され、コンデンサＣ３の第１端子とトランジスタＴ２の第１導通端子との間に設けられている。トランジスタＴ７は、制御線Ｖｇ７ｊにゲート端子が接続され、コンデンサＣ３の第１端子と逆方向バイアス用電源線Ｖｒとの間に設けられている。なお、入力部１０１の接続関係は、上記第１の実施形態と同様であるので説明を省略する。
　＜９．２　動作＞
　図２２は、本実施形態における画素回路１１の駆動方法を示すタイミングチャートである。本実施形態では、時刻ｔ１ａ～ｔ３ａは非発光期間ＬＳＰである。時刻ｔ１～ｔ２は逆方向補償期間ＩＣＰであり、時刻ｔ２～ｔ３は書き込み期間ＷＰである。
　時刻ｔ１ａにおいて、制御線Ｖｇ４ｊの電位がローレベルからハイレベルに変化する。このため、トランジスタＴ４がオフ状態に変化し、トランジスタＴ２の第１導通端子と有機ＥＬ素子ＯＬＥＤのカソード端子とが電気的に互いに切り離される。これにより、有機ＥＬ素子ＯＬＥＤが非発光状態になる。
　時刻ｔ１において、制御線Ｖｇ６ｊの電位がローレベルからハイレベルに変化し、トランジスタＴ６がオフ状態に変化する。このため、トランジスタＴ２の第１導通端子とコンデンサＣ３の第１端子とが電気的に互いに切り離される。また、時刻ｔ１において、制御線Ｖｇ５ｊ，Ｖｇ７ｊの電位がハイレベルからローレベルに変化し、トランジスタＴ５，Ｔ７がオン状態に変化する。このため、逆方向バイアス用電源電位Ｖｒおよびハイレベル電源電位Ｖｄｄにより有機ＥＬ素子ＯＬＥＤが逆方向バイアスされる。これにより、上記第１の実施形態と同様に、コンデンサＣ３には逆方向電圧Ｖｏｌｅｄｒが書き込まれる。
　時刻ｔ２において、制御線Ｖｇ５ｊの電位がローレベルからハイレベルに変化し、トランジスタＴ５がオフ状態に変化する。このため、有機ＥＬ素子ＯＬＥＤの逆方向バイアスが停止する。なお、トランジスタＴ７はオン状態を維持するので、コンデンサＣ３の第１端子には逆方向バイアス用電源電位Ｖｒが与えられている。また、時刻ｔ２において、走査線Ｓｊの電位がハイレベルからローレベルに変化し、トランジスタＴ１がオン状態に変化する。このため、コンデンサＣ１を介してコンデンサＣ３の第２端子（トランジスタＴ２のゲート電位）がブーストされることにより、上記第１の実施形態と同様にコンデンサＣ３に「Ｖｓｉｇ＋Ｖｏｌｅｄｒ」が書き込まれる。
　時刻ｔ３において、制御線Ｖｇ６ｊの電位がハイレベルからローレベルに変化し、トランジスタＴ６がオン状態に変化する。このため、トランジスタＴ２のゲート端子と第１導通端子との間にコンデンサＣ３が電気的に接続される。また、時刻ｔ３において、制御線Ｖｇ７ｊの電位がローレベルからハイレベルに変化し、トランジスタＴ７がオフ状態に変化する。このため、コンデンサＣ３の第１端子と逆方向バイアス用電源線Ｖｒとが電気的に互いに切り離される。また、時刻ｔ３において、走査線Ｓｊの電位がローレベルからハイレベルに変化し、トランジスタＴ１がオフ状態に変化する。このため、データ電圧Ｖｓｉｇの駆動部１０２への供給が停止する。
　時刻ｔ３ａにおいて、制御線Ｖｇ４ｊの電位がハイレベルからローレベルに変化し、トランジスタＴ４がオン状態に変化する。このため、上記第１の実施形態と同様に、有機ＥＬ素子ＯＬＥＤの経時劣化が進行するにつれて大きくなった駆動電流Ｉ１の値に応じて有機ＥＬ素子ＯＬＥＤが発光する。
　＜９．３　効果＞
　本実施形態によれば、上記式（１１）で決定されるハイレベル電源電位Ｖｄｄ、ローレベル電源電位Ｖｓｓ、および逆方向バイアス用電源電位Ｖｒを使用して、上記第１の実施形態と同様の効果を奏することができる。
　＜１０．第１０の実施形態＞
　＜１０．１　画素回路の構成＞
　図２３は、本発明の第１０の実施形態における画素回路１１の構成を示す回路図である。本実施形態の構成要素のうち上記第１の実施形態と同一の要素については、同一の参照符号を付して適宜説明を省略する。図２３に示すように、本実施形態では、上記第１の実施形態から一部の構成要素の接続関係が変更されると共に、トランジスタＴ１，Ｔ２，Ｔ４～Ｔ７の導電型がｎチャネル型に変更されている。また、本実施形態では、上記第１の実施形態と同様に、ハイレベル電源線Ｖｄｄにより第１電源線が実現され、ローレベル電源線Ｖｓｓにより第２電源線が実現されると共に、ハイレベル電源電位Ｖｄｄ、ローレベル電源電位Ｖｓｓ、および逆方向バイアス用電源電位Ｖｒの大小関係は上記式（２）で与えられる。
　トランジスタＴ２は、コンデンサＣ３の第２端子にゲート端子が接続され、ハイレベル電源線Ｖｄｄに第２導通端子が接続されている。トランジスタＴ４は、制御線Ｖｇ４ｊにゲート端子が接続され、トランジスタＴ２の第１導通端子と有機ＥＬ素子ＯＬＥＤのアノード端子との間に設けられている。トランジスタＴ５は、制御線Ｖｇ５ｊにゲート端子が接続され、有機ＥＬ素子ＯＬＥＤのアノード端子とコンデンサＣ３の第２端子との間に設けられている。トランジスタＴ７は、制御線Ｖｇ７ｊにゲート端子が接続され、コンデンサＣ３の第１端子と逆方向バイアス用電源線Ｖｒとの間に設けられている。なお、入力部１０１の接続関係は、上記第１の実施形態と同様であるので説明を省略する。
　＜１０．２　動作＞
　図２４は、本実施形態における画素回路１１の駆動方法を示すタイミングチャートである。本実施形態では、時刻ｔ１ａ～ｔ３ａは非発光期間ＬＳＰである。時刻ｔ１～ｔ２は逆方向補償期間ＩＣＰであり、時刻ｔ２～ｔ３は書き込み期間ＷＰである。
　時刻ｔ１ａにおいて、制御線Ｖｇ４ｊの電位がハイレベルからローレベルに変化する。このため、トランジスタＴ４がオフ状態に変化し、トランジスタＴ２の第１導通端子と有機ＥＬ素子ＯＬＥＤのアノード端子とが電気的に互いに切り離される。これにより、有機ＥＬ素子ＯＬＥＤが非発光状態になる。
　時刻ｔ１において、制御線Ｖｇ６ｊの電位がハイレベルからローレベルに変化し、トランジスタＴ６がオフ状態に変化する。このため、トランジスタＴ２の第１導通端子とコンデンサＣ３の第１端子とが電気的に互いに切り離される。また、時刻ｔ１において、制御線Ｖｇ５ｊ，Ｖｇ７ｊの電位がローレベルからハイレベルに変化し、トランジスタＴ５，Ｔ７がオン状態に変化する。このため、ローレベル電源電位Ｖｓｓおよび逆方向バイアス用電源電位Ｖｒにより有機ＥＬ素子ＯＬＥＤが逆方向バイアスされる。これにより、上記第１の実施形態と同様に、コンデンサＣ３には逆方向電圧Ｖｏｌｅｄｒが書き込まれる。
　時刻ｔ２において、制御線Ｖｇ５ｊの電位がハイレベルからローレベルに変化し、トランジスタＴ５がオフ状態に変化する。このため、有機ＥＬ素子ＯＬＥＤの逆方向バイアスが停止する。なお、トランジスタＴ７はオン状態を維持するので、コンデンサＣ３の第１端子には逆方向バイアス用電源電位Ｖｒが与えられている。また、時刻ｔ２において、走査線Ｓｊの電位がローレベルからハイレベルに変化し、トランジスタＴ１がオン状態に変化する。このため、コンデンサＣ１を介してコンデンサＣ３の第２端子（トランジスタＴ２のゲート電位）がブーストされることにより、上記第１の実施形態と同様にコンデンサＣ３に「Ｖｓｉｇ＋Ｖｏｌｅｄｒ」が書き込まれる。
　時刻ｔ３において、制御線Ｖｇ６ｊの電位がローレベルからハイレベルに変化し、トランジスタＴ６がオン状態に変化する。このため、トランジスタＴ２のゲート端子と第１導通端子との間にコンデンサＣ３が電気的に接続される。また、時刻ｔ３において、制御線Ｖｇ７ｊの電位がハイレベルからローレベルに変化し、トランジスタＴ７がオフ状態に変化する。このため、コンデンサＣ３の第１端子と逆方向バイアス用電源線Ｖｒとが電気的に互いに切り離される。また、時刻ｔ３において、走査線Ｓｊの電位がハイレベルからローレベルに変化し、トランジスタＴ１がオフ状態に変化する。このため、データ電圧Ｖｓｉｇの駆動部１０２への供給が停止する。
　時刻ｔ３ａにおいて、制御線Ｖｇ４ｊの電位がローレベルからハイレベルに変化し、トランジスタＴ４がオン状態に変化する。このため、上記第１の実施形態と同様に、有機ＥＬ素子ＯＬＥＤの経時劣化が進行するにつれて大きくなった駆動電流Ｉ１の値に応じて有機ＥＬ素子ＯＬＥＤが発光する。
　＜１０．３　効果＞
　本実施形態によれば、ｎチャネル型のトランジスタを使用して、上記第１の実施形態と同様の効果を奏することができる。
　＜１１．第１１の実施形態＞
　＜１１．１　画素回路の構成＞
　図２５は、本発明の第１１の実施形態における画素回路１１の構成を示す回路図である。本実施形態の構成要素のうち上記第１の実施形態と同一の要素については、同一の参照符号を付して適宜説明を省略する。本実施形態は、上記第１０の実施形態から一部の構成要素の接続関係が変更されている。また、本実施形態では、上記第９の実施形態と同様に、ハイレベル電源線Ｖｄｄにより第２電源線が実現され、ローレベル電源線Ｖｓｓにより第１電源線が実現されると共に、ハイレベル電源電位Ｖｄｄ、ローレベル電源電位Ｖｓｓ、および逆方向バイアス用電源電位Ｖｒの大小関係は上記式（１１）で与えられる。
　トランジスタＴ２は、コンデンサＣ３の第２端子にゲート端子が接続され、ローレベル電源線Ｖｓｓに第１導通端子が接続されている。トランジスタＴ４は、制御線Ｖｇ４ｊにゲート端子が接続され、トランジスタＴ２の第２導通端子と有機ＥＬ素子ＯＬＥＤのカソード端子との間に設けられている。トランジスタＴ５は、制御線Ｖｇ５ｊにゲート端子が接続され、有機ＥＬ素子ＯＬＥＤのカソード端子とコンデンサＣ３の第１端子との間に設けられている。トランジスタＴ６は、制御線Ｖｇ６ｊにゲート端子が接続され、コンデンサＣ３の第１端子とトランジスタＴ２の第１導通端子との間に設けられている。トランジスタＴ７は、制御線Ｖｇ７ｊにゲート端子が接続され、コンデンサＣ３の第２端子と逆方向バイアス用電源線Ｖｒとの間に設けられている。なお、入力部１０１の接続関係は、上記第１の実施形態と同様であるので説明を省略する。
　＜１１．２　動作＞
　図２６は、本実施形態における画素回路１１の駆動方法を示すタイミングチャートである。図２６に示すように、本実施形態におけるタイミングチャートは、上記第１０の実施形態と同様である（図２４を参照）。
　時刻ｔ１ａにおいて、制御線Ｖｇ４ｊの電位がハイレベルからローレベルに変化する。このため、トランジスタＴ４がオフ状態に変化し、トランジスタＴ２の第２導通端子と有機ＥＬ素子ＯＬＥＤのカソード端子とが電気的に互いに切り離される。これにより、有機ＥＬ素子ＯＬＥＤが非発光状態になる。なお、時刻ｔ２～ｔ３ａの動作は上記第１０の実施形態と基本的に同様であるので説明を省略する。
　時刻ｔ１において、制御線Ｖｇ６ｊの電位がハイレベルからローレベルに変化し、トランジスタＴ６がオフ状態に変化する。このため、トランジスタＴ２の第１導通端子とコンデンサＣ３の第１端子とが電気的に互いに切り離される。また、時刻ｔ１において、制御線Ｖｇ５ｊ，Ｖｇ７ｊの電位がローレベルからハイレベルに変化し、トランジスタＴ５，Ｔ７がオン状態に変化する。このため、逆方向バイアス用電源電位Ｖｒおよびハイレベル電源電位Ｖｄｄにより有機ＥＬ素子ＯＬＥＤが逆方向バイアスされる。これにより、上記第１の実施形態と同様に、コンデンサＣ３には逆方向電圧Ｖｏｌｅｄｒが書き込まれる。
　＜１１．３　効果＞
　本実施形態によれば、上記式（１１）で決定されるハイレベル電源電位Ｖｄｄ、ローレベル電源電位Ｖｓｓ、および逆方向バイアス用電源電位Ｖｒを使用すると共に、ｎチャネル型のトランジスタを使用して、上記第１の実施形態と同様の効果を奏することができる。
　＜１２．第１２の実施形態＞
　＜１２．１　画素回路の構成＞
　図２７は、本発明の第１２の実施形態における画素回路１１の構成を示す回路図である。本実施形態の構成要素のうち上記第５の実施形態と同一の要素については、同一の参照符号を付して適宜説明を省略する。図２７に示すように、本実施形態では、上記第５の実施形態から一部の構成要素の接続関係が変更されると共に、トランジスタＴ１，Ｔ２，Ｔ４～Ｔ６の導電型がｎチャネル型に変更され、トランジスタＴ９の導電型がｐチャネル型に変更されている。また、本実施形態では、上記第９の実施形態と同様に、ハイレベル電源線Ｖｄｄにより第２電源線が実現され、ローレベル電源線Ｖｓｓにより第１電源線が実現されると共に、ハイレベル電源電位Ｖｄｄ、ローレベル電源電位Ｖｓｓ、および逆方向バイアス用電源電位Ｖｒの大小関係は上記式（１１）で与えられる。
　トランジスタＴ２は、トランジスタＴ１の第２導通端子にゲート端子が接続され、ローレベル電源線Ｖｓｓに第１導通端子が接続されている。トランジスタＴ４は、制御線Ｖｇ４ｊにゲート端子が接続され、トランジスタＴ２の第２導通端子と有機ＥＬ素子ＯＬＥＤのカソード端子との間に設けられている。トランジスタＴ５は、制御線Ｖｇ５ｊにゲート端子が接続され、有機ＥＬ素子ＯＬＥＤのカソード端子に第１導通端子が接続されている。なお、その他の構成要素の接続関係は、上記第５の実施形態と同様であるので説明を省略する。
　本実施形態における逆方向電流補償部１０４は、逆方向電流Ｉｏｌｅｄｒに応じて値が決定される補償電流Ｉ２を第２補償期間ＩＣＰ２において逆方向バイアス用電源線ＶｒからコンデンサＣ２に向けて流すことにより、コンデンサＣ２の保持電圧を変動させる。これは、逆方向電流Ｉｏｌｅｄｒに応じた補償信号がコンデンサＣ２に供給されることを意味する。また、逆方向電流Ｉｏｌｅｄｒに応じた電圧（電圧の変動分）がコンデンサＣ２に供給されることをも意味する。また、本実施形態において、コンデンサＣ２に供給される逆方向電流Ｉｏｌｅｄｒに応じた電圧は、補償電流Ｉ２に応じた電圧とも言える。
　＜１２．２　動作＞
　図２８は、本実施形態における画素回路１１の駆動方法を示すタイミングチャートである。図２８に示すように、本実施形態におけるタイミングチャートは、上記第５の実施形態のタイミングチャートにおいてハイレベルとローレベルとを反転させたものである（図１３を参照）。
　時刻ｔ１ａにおいて、制御線Ｖｇ４ｊの電位がハイレベルからローレベルに変化する。このため、トランジスタＴ４がオフ状態に変化し、トランジスタＴ２の第２導通端子と有機ＥＬ素子ＯＬＥＤのカソード端子とが電気的に互いに切り離される。これにより、有機ＥＬ素子ＯＬＥＤが非発光状態になる。
　時刻ｔ１において、走査線Ｓｊの電位がローレベルからハイレベルに変化し、トランジスタＴ１がオン状態に変化する。このため、データ線Ｄｉから供給されるデータ信号の電圧（データ電圧）ＶｓｉｇがコンデンサＣ２に書き込まれる。また、時刻ｔ１において、制御線Ｖｇ５ｊの電位がローレベルからハイレベルに変化し、トランジスタＴ５がオン状態に変化する。このため、逆方向バイアス用電源電位Ｖｒおよびハイレベル電源電位Ｖｄｄにより有機ＥＬ素子ＯＬＥＤが逆方向バイアスされる。これにより、有機ＥＬ素子ＯＬＥＤに流れる逆方向電流ＩｏｌｅｄｒがコンデンサＣ３に供給され、当該コンデンサＣ３には逆方向電圧Ｖｏｌｅｄｒが書き込まれる。なお、本実施形態における逆方向バイアス用電源電位Ｖｒは、上記式（１１）に加えて次式（１２）を満たす必要がある。
　|Vdd-Vr|>|VthT9｜　…（１２）
　時刻ｔ２において、走査線Ｓｊの電位がハイレベルからローレベルに変化し、トランジスタＴ１がオフ状態に変化する。このため、データ電圧ＶｓｉｇのコンデンサＣ２への書き込みが終了する。また、時刻ｔ２において、制御線Ｖｇ５ｊの電位がハイレベルからローレベルに変化し、トランジスタＴ５がオフ状態に変化する。このため、有機ＥＬ素子ＯＬＥＤの逆方向バイアスが停止する。また、時刻ｔ２において、制御線Ｖｇ６ｊの電位がローレベルからハイレベルに変化し、トランジスタＴ６がオン状態に変化する。このため逆方向バイアス用電源線ＶｒからコンデンサＣ２に向けて補償電流Ｉ２が流れる。ここで、時刻ｔ２～ｔ３の期間（期間ｔｃ）において、ノードＮ１の電位と逆方向バイアス用電源電位Ｖｒとの電位差はトランジスタＴ９が飽和領域で動作する大きさであることが望ましい。これにより、補償電流Ｉ２は、上記式（７）で与えられるように、コンデンサＣ３に保持された逆方向電圧Ｖｏｌｅｄｒに応じた値となる。なお、期間ｔｃでは、トランジスタＴ９の第１，第２導通端子はそれぞれソース端子およびドレイン端子として機能する。期間ｔｃにおいて補償電流Ｉ２が流れることにより、上記第５の実施形態と同様に、上記式（８）で与えられるΔＶＣ２だけコンデンサＣ２に保持された駆動電圧が変動する。
　時刻ｔ３において、制御線Ｖｇ６ｊの電位がハイレベルからローレベルに変化し、トランジスタＴ６がオフ状態に変化する。このため、補償電流Ｉ２を流す動作が停止する。
　時刻ｔ３ａにおいて、制御線Ｖｇ４ｊの電位がローレベルからハイレベルに変化し、トランジスタＴ４がオン状態に変化する。このため、上記式（９）で与えられる駆動電流Ｉ１が有機ＥＬ素子ＯＬＥＤに供給され、駆動電流Ｉ１の値に応じて有機ＥＬ素子ＯＬＥＤが発光する。
　＜１２．３　効果＞
　本実施形態によれば、上記式（１１）で決定されるハイレベル電源電位Ｖｄｄ、ローレベル電源電位Ｖｓｓ、および逆方向バイアス用電源電位Ｖｒを使用すると共に、ｎチャネル型のトランジスタＴ１，Ｔ２，Ｔ４～Ｔ６およびｐチャネル型のトランジスタＴ９を使用して、上記第５の実施形態と同様の効果を奏することができる。
　＜１３．第１３の実施形態＞
　＜１３．１　画素回路の構成＞
　図２９は、本発明の第１３の実施形態における画素回路１１の構成を示す回路図である。本実施形態の構成要素のうち上記第５の実施形態と同一の要素については、同一の参照符号を付して適宜説明を省略する。図２９に示すように、本実施形態では、上記第５の実施形態においてコンデンサＣ３に代えて抵抗素子Ｒ１が使用されると共に、第２補償電流制御部１３３（トランジスタＴ６）が省かれている。抵抗素子Ｒ１は、トランジスタＴ９のゲート端子と第１導通端子との間に設けられている。また、本実施形態では、上記第５の実施形態と同様に、ハイレベル電源線Ｖｄｄにより第１電源線が実現され、ローレベル電源線Ｖｓｓにより第２電源線が実現されると共に、ハイレベル電源電位Ｖｄｄ、ローレベル電源電位Ｖｓｓ、および逆方向バイアス用電源電位Ｖｒの大小関係は上記式（２）で与えられる。
　＜１３．２　動作＞
　図３０は、本実施形態における画素回路１１の駆動方法を示すタイミングチャートである。本実施形態では、時刻ｔ１ａ～ｔ３ａは非発光期間ＬＳＰである。時刻ｔ１～ｔ２は書き込み期間ＷＰである。時刻ｔ２～ｔ３は逆方向補償期間ＩＣＰである。なお、時刻ｔ１ａにおける動作は上記第５の実施形態と同様であるので説明を省略する。
　時刻ｔ１において、走査線Ｓｊの電位がハイレベルからローレベルに変化し、トランジスタＴ１がオン状態に変化する。このため、データ線Ｄｉから供給されるデータ信号の電圧（データ電圧）ＶｓｉｇがコンデンサＣ２に書き込まれる。なお、このとき、トランジスタＴ５がオフ状態であるので、抵抗素子Ｒ１には電流が流れていない。したがって、抵抗素子Ｒ１の端子間には電圧が生じていないので、トランジスタＴ９はオフ状態になっている。
　時刻ｔ２において、走査線Ｓｊの電位がローレベルからハイレベルに変化し、トランジスタＴ１がオフ状態に変化する。このため、データ電圧ＶｓｉｇのコンデンサＣ２への書き込みが終了する。また、時刻ｔ２において、制御線Ｖｇ５ｊの電位がハイレベルからローレベルに変化し、トランジスタＴ５がオン状態に変化する。このため、ローレベル電源電位Ｖｓｓおよび逆方向バイアス用電源電位Ｖｒにより有機ＥＬ素子ＯＬＥＤが逆方向バイアスされる。これにより、有機ＥＬ素子ＯＬＥＤに流れる逆方向電流Ｉｏｌｅｄｒが抵抗素子Ｒ１に流れて、抵抗素子Ｒ１の端子間に電圧が生じる。本実施形態では、逆方向電流Ｉｏｌｅｄｒが流れることにより抵抗素子Ｒ１の端子間に生じる電圧が逆方向電圧Ｖｏｌｅｄｒ（第２電圧）に相当する。本実施形態における逆方向電圧Ｖｏｌｅｄｒは次式（１３）で与えられる。
　Voledr=Ioledr・R1　…（１３）
なお、本実施形態における逆方向電圧Ｖｏｌｅｄｒは次式（１４）を満たす必要がある。
　|Voledr|>|VthT9｜　…（１４）
　抵抗素子Ｒ１の端子間に逆方向電圧Ｖｏｌｅｄｒが生じると、トランジスタＴ９がオン状態に変化するので、コンデンサＣ２から逆方向バイアス用電源線Ｖｒに向けて補償電流Ｉ２が流れる。ここで、時刻ｔ２～ｔ３の期間（期間ｔｃ）において、ノードＮ１の電位と逆方向バイアス用電源電位Ｖｒとの電位差はトランジスタＴ９が飽和領域で動作する大きさであることが望ましい。これにより、補償電流Ｉ２は、上記式（７）で与えられるように、抵抗素子Ｒ１の端子間に生じた逆方向電圧Ｖｏｌｅｄｒに応じた値となる。なお、期間ｔｃでは、トランジスタＴ９の第１，第２導通端子はそれぞれソース端子およびドレイン端子として機能する。期間ｔｃにおいて補償電流Ｉ２が流れることにより、上記第５の実施形態と同様に、上記式（８）で与えられるΔＶＣ２だけコンデンサＣ２に保持された駆動電圧が変動する。
　時刻ｔ３において、制御線Ｖｇ５ｊの電位がローレベルからハイレベルに変化し、トランジスタＴ５がオフ状態に変化する。このため、有機ＥＬ素子ＯＬＥＤの逆方向バイアスが停止する。これにより、抵抗素子Ｒ１の端子間に逆方向電圧Ｖｏｌｅｄｒが生じなくなるので、トランジスタＴ９がオフ状態に変化する。したがって、補償電流Ｉ２を流す動作が停止する。
　時刻ｔ３ａにおいて、制御線Ｖｇ４ｊの電位がローレベルからハイレベルに変化し、トランジスタＴ４がオン状態に変化する。このため、上記式（９）で与えられる駆動電流Ｉ１が有機ＥＬ素子ＯＬＥＤに供給され、駆動電流Ｉ１の値に応じて有機ＥＬ素子ＯＬＥＤが発光する。
　＜１３．３　効果＞
　本実施形態によれば、逆方向電流Ｉｏｌｅｄｒが流れているときに抵抗素子Ｒ１の端子間に生じる逆方向電圧ＶｏｌｅｄｒでトランジスタＴ９を制御することにより、上記第５の実施形態と同様の効果を奏することができる。また、逆方向電流Ｉｏｌｅｄｒが抵抗素子Ｒ１に流れていないときにはトランジスタＴ９がオフ状態になっているので、第２補償電流制御部（トランジスタＴ６）を設ける必要がない。これにより、上記第５の実施形態に比べて回路規模を縮小することができる。また、逆方向電流Ｉｏｌｅｄｒの検出にコンデンサではなく抵抗素子Ｒ１を利用するので、コンデンサの電極間の絶縁不良によって輝度補償が行えなくなることを防止することができる。
　＜１４．その他＞
　本発明は、上述の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。例えば、上記各実施形態において、図２に示す逆方向電流Ｉｏｌｅｄｒの初期値（４．８μＡ）に対応した電圧を駆動用容量部１１１においてオフセットするようにしても良い。これにより、当該初期値による不要な補償効果を相殺することができる。
　また、上記第３，第４，第９の実施形態において、上記第２の実施形態と同様に、トランジスタＴ４をｎチャネル型とし、トランジスタＴ４のゲート端子とトランジスタＴ７の第１導通端子とで制御線Ｖｇ４ｊを共有するようにしても良い。また、上記第１０，第１１の実施形態において、トランジスタＴ４をｐチャネル型とし、トランジスタＴ４のゲート端子とトランジスタＴ７の第１導通端子とで制御線Ｖｇ４ｊを共有するようにしても良い。また、上記第７，第８，第１３の実施形態において、上記第６の実施形態と同様に、トランジスタＴ４をｎチャネル型とし、トランジスタＴ４のゲート端子とトランジスタＴ９の第１導通端子とで制御線Ｖｇ４ｊを共有するようにしても良い。また、上記第１２の実施形態において、トランジスタＴ４をｐチャネル型とし、トランジスタＴ４のゲート端子とトランジスタＴ９の第１導通端子とで制御線Ｖｇ４ｊを共有するようにしても良い。
　また、上記第９～第１３の実施形態において初期化および／またはしきい値電圧補償を行うようにしても良い。なお、上記第９～第１１の実施形態においてしきい値電圧補償を行う際には、少なくとも、トランジスタＴ２のゲート端子と第２導通端子との間に第２前処理部１２２（トランジスタＴ３）が設けられる。また、上記第１２，第１３の実施形態においてしきい値電圧補償を行う際には、少なくとも、トランジスタＴ２のゲート端子と第２導通端子との間にしきい値電圧補償部１０８（トランジスタＴ３）が設けられる。
　また、上記第１～第３，第１０の実施形態において、トランジスタＴ４を設ける位置を、ハイレベル電源線Ｖｄｄ（第１電源線）とトランジスタＴ２との間に変更しても良い。また、上記第９，第１１の実施形態において、トランジスタＴ４を設ける位置を、ローレベル電源線Ｖｓｓ（第１電源線）とトランジスタＴ２との間に変更しても良い。
　＜１５．付記＞
　＜付記Ａ１＞
　アクティブマトリクス型の表示装置であって、
　それぞれがデータ信号を供給する複数のデータ線と、
　それぞれが選択的に駆動される複数の走査線と、
　第１電源電位を供給する第１電源線と、
　第２電源電位を供給する第２電源線と、
　制御電位を少なくとも第１所定期間において供給する逆方向バイアス用制御線と、
　前記複数のデータ線と前記複数の走査線との交差点に対応して設けられた複数の画素回路とを備え、
　前記画素回路は、
　　前記第１電源線と前記第２電源線との間に設けられた電気光学素子と、
　　前記第１電源線と前記第２電源線との間に前記電気光学素子と直列に設けられた駆動用トランジスタを含み、前記電気光学素子に流れる電流を制御する駆動部と、
　　対応する走査線の選択に応じて、対応するデータ線が供給するデータ信号の電圧を前記駆動部に供給する入力部と、
　　前記第２電源線と前記逆方向バイアス用制御線との間で前記電気光学素子に流れる逆方向電流に応じた補償信号を前記駆動部に供給する第１補償部と、
　　前記電気光学素子の発光タイミングを制御し、前記第１所定期間を含む第２所定期間において、前記第１電源線と前記電気光学素子との間に流れる電流を遮断する発光制御部とを含み、
　前記駆動部は、前記駆動用トランジスタを制御するための駆動電圧を、少なくとも前記データ信号の電圧と前記補償信号とによって決定することを特徴とする、表示装置。
　このような付記Ａ１に記載の表示装置によれば、逆方向バイアス時に電気光学素子（以下、付記の説明においては有機ＥＬ素子であるとする。）に流れる逆方向電流に応じた補償信号が駆動部に供給され、少なくとも当該補償信号とデータ信号の電圧とにより駆動電圧が決定される。そして、この駆動電圧に応じた順方向電流（駆動電流）が有機ＥＬ素子に供給される。逆方向電流は有機ＥＬ素子の経時劣化が進行するにつれて大きくなる。このため、補償信号も有機ＥＬ素子の経時劣化の進行程度に応じた値となる。これにより、駆動電流も有機ＥＬ素子の経時劣化の進行程度に応じた値となる。その結果、有機ＥＬ素子の経時劣化の進行程度に応じた輝度補償が行われる。さらに、この輝度補償動作は、有機ＥＬ素子が非発光となる第２所定期間内に行われる。したがって、輝度補償動作の完了前に有機ＥＬ素子が発光することがないので、有機ＥＬ素子の経時劣化による発光輝度の低下を従来よりも抑制できる。
　＜付記Ａ２＞
　前記補償信号は、前記逆方向電流に応じた第１電圧を示し、
　前記駆動部は、少なくとも前記データ信号の電圧と前記第１電圧とによって前記駆動電圧を決定することを特徴とする、付記Ａ１に記載の表示装置。
　このような付記Ａ２に記載の表示装置によれば、逆方向電流に応じた第１電圧が駆動部に供給され、少なくとも当該第１電圧とデータ信号の電圧とにより駆動電圧が決定される。そして、この駆動電圧に応じた順方向電流（駆動電流）が有機ＥＬ素子に供給される。逆方向電流は有機ＥＬ素子の経時劣化が進行するにつれて大きくなる。このため、逆方向電流に応じた第１電圧は、有機ＥＬ素子の経時劣化が進行するにつれて大きくなる。これにより、駆動電流も有機ＥＬ素子の経時劣化が進行するにつれて大きくなる。その結果、付記Ａ１に記載の表示装置と同様の効果を奏することができる。
　＜付記Ａ３＞
　前記駆動部は、前記駆動用トランジスタの制御端子と第１導通端子との間に設けられ、前記駆動電圧を保持する駆動用容量部を含み、
　前記入力部は、前記駆動用容量部に前記データ信号の電圧を供給し、
　前記第１補償部は、前記第１所定期間の少なくとも一部の期間において、前記駆動用容量部に前記第１電圧を供給することを特徴とする、付記Ａ２に記載の表示装置。
　このような付記Ａ３に記載の表示装置によれば、駆動用容量部に供給される第１電圧を用いて駆動電圧を決定することができる。
　＜付記Ａ４＞
　前記駆動用トランジスタの前記第１導通端子は、前記第１電源線側に位置することを特徴とする、付記Ａ３に記載の表示装置。
　このような付記Ａ４に記載の表示装置によれば、駆動用トランジスタの制御端子と第１電源線側に位置する第１導通端子との間に駆動用容量部を設けることにより、付記Ａ３に記載の表示装置と同様の効果を奏することができる。
　＜付記Ａ５＞
　前記駆動用トランジスタの前記第１導通端子は、前記第２電源線側に位置することを特徴とする、付記Ａ３に記載の表示装置。
　このような付記Ａ５に記載の表示装置によれば、駆動用トランジスタの制御端子と第２電源線側に位置する第１導通端子との間に駆動用容量部を設けることにより、付記Ａ３に記載の表示装置と同様の効果を奏することができる。
　＜付記Ａ６＞
　前記駆動用トランジスタの導電型は、ｐチャネル型であることを特徴とする、付記Ａ１に記載の表示装置。
　このような付記Ａ６に記載の表示装置によれば、ｐチャネル型の駆動用トランジスタを使用して、付記Ａ１に記載の表示装置と同様の効果を奏することができる。
　＜付記Ａ７＞
　前記駆動用トランジスタの導電型は、ｎチャネル型であることを特徴とする、付記Ａ１に記載の表示装置。
　このような付記Ａ７に記載の表示装置によれば、ｎチャネル型の駆動用トランジスタを使用して、付記Ａ１に記載の表示装置と同様の効果を奏することができる。
　＜付記Ａ８＞
　前記第２電源電位は前記第１電源電位よりも低く、
　前記制御電位は前記第２電源電位よりも低いことを特徴とする、付記Ａ１に記載の表示装置。
　このような付記Ａ８に記載の表示装置によれば、第１電源線から第２電源線に向けて順方向電流（駆動電流）を流し、第２電源線から逆方向バイアス用制御線に向けて逆方向電流を流すことによって、付記Ａ１に記載の表示装置と同様の効果を奏することができる。
　＜付記Ａ９＞
　前記第２電源電位は前記第１電源電位よりも高く、
　前記制御電位は前記第２電源電位よりも高いことを特徴とする、付記Ａ１に記載の表示装置。
　このような付記Ａ９に記載の表示装置によれば、第２電源線から第１電源線に向けて順方向電流（駆動電流）を流し、逆方向バイアス用制御線から第２電源線に向けて逆方向電流を流すことによって、付記Ａ１に記載の表示装置と同様の効果を奏することができる。
　＜付記Ａ１０＞
　前記第１補償部は、前記第１所定期間において前記逆方向電流を前記駆動用容量部に供給し、
　前記入力部は、入力用容量素子を含み、当該入力用容量素子を介して前記データ信号の電圧を前記駆動用容量部に供給し、
　前記駆動用容量部は、
　　前記第１所定期間において前記逆方向電流が供給される第１駆動用容量素子と、
　　前記駆動用トランジスタの前記第１導通端子と第２導通端子との間に設けられた第２駆動用容量素子とを含み、
　前記駆動部は、前記駆動用トランジスタへの前記駆動電圧の印加を制御する駆動電圧印加制御部をさらに含み、
　前記画素回路は、前記第２所定期間内且つ前記第１所定期間前に設けられた前処理期間において前記駆動用容量部に保持された前記駆動電圧に対して前処理を行う前処理部をさらに含み、
　前記前処理部は、
　　前記前処理期間内の第１前処理期間において、前記第１駆動用容量素子の第１端子と第２端子とを短絡する第１前処理部と、
　　前記駆動用トランジスタの前記制御端子と前記第２導通端子との間に設けられた第２前処理部とを含み、
　少なくとも前記第２前処理部は、前記駆動用トランジスタの前記制御端子と前記第２導通端子とを短絡させ、
　前記第１前処理部、前記第１補償部、および前記駆動電圧印加制御部の少なくともいずれかは、前記第１前処理期間において、前記第２駆動用容量素子の端子と前記逆方向バイアス用制御線とを短絡させることを特徴とする、付記Ａ３に記載の表示装置。
　このような付記Ａ１０に記載の表示装置によれば、第１前処理部、第１補償部、および駆動電圧印加制御部の少なくともいずれかによって、第１前処理期間において第２駆動用容量素子の端子と逆方向バイアス用制御線とが電気的に互いに接続される。このため、第１前処理期間において、第２駆動用容量素子の保持電圧が、制御電位に応じた値に初期化される。これにより、第２前処理期間において、駆動用トランジスタのしきい値電圧を第２駆動用容量素子に安定して書き込むことができる。したがって、駆動用トランジスタのしきい値電圧のばらつきを安定的に補償できる。
　＜付記Ａ１１＞
　前記第１補償部は、前記第１所定期間において前記逆方向電流を受け取り、当該逆方向電流に応じて値が決定される補償電流を前記駆動用容量部と前記逆方向バイアス用制御線との間に流すことにより、前記駆動用容量部に前記第１電圧を供給し、
　前記画素回路は、
　　前記第１所定期間において前記駆動用容量部と前記逆方向バイアス用制御線との間に前記補償電流が流れる前に前記駆動用トランジスタの前記制御端子と第２導通端子とを短絡させる第２補償部と、
　　前記第１補償部に含まれ、前記補償電流を流すタイミングを制御する第２補償電流制御部と前記逆方向バイアス用制御線との間に設けられ、前記第２所定期間内且つ前記第１所定期間前に、前記駆動用容量部の前記第２補償電流制御部側の一端と前記逆方向バイアス用制御線とを短絡させる第２補償初期化部とをさらに含むことを特徴とする、付記Ａ３に記載の表示装置。
　このような付記Ａ１１に記載の表示装置によれば、第２補償部により、第１所定期間において駆動用容量部と逆方向バイアス用制御線との間に補償電流が流れる前に駆動用トランジスタの制御端子と第２導通端子とが電気的に互いに接続される（ダイオード接続となる。）。このため、駆動用トランジスタのしきい値電圧が駆動用容量部に書き込まれる。これにより、このしきい値電圧を用いて、駆動用トランジスタのしきい値電圧のばらつきを補償できる。また、第２補償初期化部により、第２所定期間内且つ第１所定期間前に駆動用容量部の第２補償電流制御部側の一端と逆方向バイアス用制御線とが電気的に互いに接続される。このため、駆動用容量部の保持電圧が、第２所定期間内且つ第１所定期間前に互いに固定電位である第１電源電位と制御電位との電位差に初期化される。このため、駆動用トランジスタのしきい値電圧を駆動用容量部に安定して書き込むことができる。したがって、駆動用トランジスタのしきい値電圧のばらつきを安定的に補償できる。
　＜付記Ｂ１＞
　アクティブマトリクス型の表示装置であって、
　それぞれがデータ信号を供給する複数のデータ線と、
　それぞれが選択的に駆動される複数の走査線と、
　第１電源電位を供給する第１電源線と、
　第２電源電位を供給する第２電源線と、
　制御電位を少なくとも第１所定期間において供給する逆方向バイアス用制御線と、
　前記複数のデータ線と前記複数の走査線との交差点に対応して設けられた複数の画素回路とを備え、
　前記画素回路は、
　　前記第１電源線と前記第２電源線との間に設けられた電気光学素子と、
　　前記第１電源線と前記第２電源線との間に前記電気光学素子と直列に設けられた駆動用トランジスタと、当該駆動用トランジスタを制御するための駆動電圧を保持する駆動用容量部とを含み、前記電気光学素子に流れる電流を制御する駆動部と、
　　対応する走査線の選択に応じて、対応するデータ線が供給するデータ信号の電圧を前記駆動部に供給する入力部と、
　　前記第２電源線と前記逆方向バイアス用制御線との間で前記電気光学素子に流れる逆方向電流を前記駆動用容量部に供給する第１補償部と、
　　前記第１電源線と前記電気光学素子との間に設けられ、前記第１所定期間を含む第２所定期間においてオフ状態となる発光制御用トランジスタとを含み、
　前記駆動部は、少なくとも前記データ信号の電圧と前記逆方向電流とによって前記駆動電圧を決定することを特徴とする、表示装置。
　このような付記Ｂ１に記載の表示装置によれば、データ信号の電圧と、逆方向バイアス時に電気光学素子（有機ＥＬ素子）に流れる逆方向電流が駆動用容量部に供給され、少なくとも当該逆方向電流とデータ信号の電圧とにより駆動電圧が決定される。そして、この駆動電圧に応じた順方向電流（駆動電流）が有機ＥＬ素子に供給される。逆方向電流は有機ＥＬ素子の経時劣化が進行するにつれて大きくなる。このため、駆動電流も有機ＥＬ素子の経時劣化の進行程度に応じた値となる。その結果、有機ＥＬ素子の経時劣化の進行程度に応じた輝度補償が行われる。さらに、この輝度補償動作は、有機ＥＬ素子が非発光となる第２所定期間内に行われる。したがって、輝度補償動作の完了前に有機ＥＬ素子が発光することがないので、有機ＥＬ素子の経時劣化による発光輝度の低下を従来よりも抑制できる。
　＜付記Ｂ２＞
　前記駆動部は、少なくとも前記データ信号の電圧と前記逆方向電流に応じた第１電圧とによって前記駆動電圧を決定することを特徴とする、付記Ｂ１に記載の表示装置。
　このような付記Ｂ２に記載の表示装置によれば、逆方向電流に応じた第１電圧が駆動用容量部に供給され、少なくとも当該第１電圧とデータ信号の電圧とにより駆動電圧が決定される。そして、この駆動電圧に応じた順方向電流（駆動電流）が有機ＥＬ素子に供給される。逆方向電流は有機ＥＬ素子の経時劣化が進行するにつれて大きくなる。このため、逆方向電流に応じた第１電圧は、有機ＥＬ素子の経時劣化が進行するにつれて大きくなる。これにより、駆動電流も有機ＥＬ素子の経時劣化が進行するにつれて大きくなる。その結果、付記Ｂ１に記載の表示装置と同様の効果を奏することができる。
　＜付記Ｂ３＞
　前記駆動用容量部は、前記駆動用トランジスタの制御端子と第１導通端子との間に設けられ、前記第１所定期間において前記逆方向電流が供給される第１駆動用容量素子を含み、
　前記駆動部は、前記駆動用トランジスタの前記第１導通端子と前記第１駆動用容量素子との間に設けられ、前記第１所定期間においてオフ状態となる駆動電圧印加制御用トランジスタをさらに含むことを特徴とする、付記Ｂ２に記載の表示装置。
　このような付記Ｂ３に記載の表示装置によれば、第１駆動用容量素子に逆方向電流を供給し、駆動電圧印加制御用トランジスタにより駆動電圧の印加を制御することにより、付記Ｂ２に記載の表示装置と同様の効果を奏することができる。
　＜付記Ｂ４＞
　前記入力部は、
　　対応する走査線に制御端子が接続され、対応するデータ線に第１導通端子が接続された入力用トランジスタと、
　　前記入力用トランジスタの第２導通端子と前記第１駆動用容量素子との間に設けられた入力用容量素子とを含むことを特徴とする、付記Ｂ３に記載の表示装置。
　このような付記Ｂ４に記載の表示装置によれば、入力用トランジスタおよび入力用容量素子を用いて入力部が実現される。このため、走査線の選択タイミングに応じて、入力用容量素子を介してデータ信号の電圧を駆動用容量部に供給することができる。
　＜付記Ｂ５＞
　前記第１補償部は、
　　前記電気光学素子と前記第１駆動用容量素子との間に設けられ、前記第１所定期間においてオン状態となる第１逆方向電流供給用トランジスタと、
　　前記第１駆動用容量素子と前記逆方向バイアス用制御線との間に設けられ、前記第１所定期間においてオン状態となる第２逆方向電流供給用トランジスタとを含むことを特徴とする、付記Ｂ４に記載の表示装置。
　このような付記Ｂ５に記載の表示装置によれば、第１，第２逆方向電流供給用トランジスタを用いて第１補償部が実現される。
　＜付記Ｂ６＞
　前記画素回路は、前記第２所定期間内の前記第１所定期間前に設けられた前処理期間において前記駆動用容量部に保持された前記駆動電圧に対して前処理を行う前処理部をさらに含むことを特徴とする、付記Ｂ５に記載の表示装置。
　このような付記Ｂ６に記載の表示装置によれば、駆動電圧に対して前処理を行うことができる。前処理としては、初期化やしきい値電圧補償などがある。
　＜付記Ｂ７＞
　前記前処理部は、前記第１駆動用容量素子の端子間に設けられ、前記前処理期間内の第１前処理期間においてオン状態となる第１前処理用トランジスタを含むことを特徴とする、付記Ｂ６に記載の表示装置。
　このような付記Ｂ７に記載の表示装置によれば、第１前処理期間において、第１前処理用トランジスタを介して第１駆動用容量素子の両端子が電気的に互いに接続される。このため、第１駆動用容量素子の保持電圧が０Ｖに初期化される。これにより、第１駆動用容量素子に逆方向電流に応じた第１電圧を確実に書き込むことができる。
　＜付記Ｂ８＞
　前記駆動用容量部は、前記駆動用トランジスタの前記第１導通端子と第２導通端子との間に設けられた第２駆動用容量素子をさらに含み、
　前記前処理部は、前記駆動用トランジスタの前記制御端子と前記第２導通端子との間に設けられ、前記前処理期間内且つ前記第１前処理期間後に設けられた第２前処理期間においてオン状態となる第２前処理用トランジスタをさらに含むことを特徴とする、付記Ｂ７に記載の表示装置。
　このような付記Ｂ８に記載の表示装置によれば、第２前処理期間において、少なくとも第２前処理用トランジスタを介して駆動用トランジスタの制御端子と第２導通端子とが電気的に互いに接続される（ダイオード接続となる。）。このため、第２前処理期間において、駆動用トランジスタのしきい値電圧が第２駆動用容量素子に書き込まれる。これにより、このしきい値電圧を用いて、駆動用トランジスタのしきい値電圧のばらつきを補償できる。
　＜付記Ｂ９＞
　前記第１前処理用トランジスタおよび前記駆動電圧印加制御用トランジスタのそれぞれは前記第２前処理期間においてオン状態となることを特徴とする、付記Ｂ８に記載の表示装置。
　このような付記Ｂ９に記載の表示装置によれば、第２前処理期間において、第２前処理用トランジスタと共に第１前処理用トランジスタおよび駆動電圧印加制御用トランジスタをオン状態にすることにより、駆動用トランジスタのしきい値電圧のばらつきを確実に補償することができる。
　＜付記Ｂ１０＞
　前記第２逆方向電流供給用トランジスタおよび前記駆動電圧印加制御用トランジスタのそれぞれは、前記第１前処理期間においてオン状態となることを特徴とする、付記Ｂ９に記載の表示装置。
　このような付記Ｂ１０に記載の表示装置によれば、第１前処理期間において、第２逆方向電流供給用トランジスタおよび駆動電圧印加制御用トランジスタと第１前処理用トランジスタとによって、第２駆動用容量素子の端子と逆方向バイアス用制御線とが電気的に互いに接続される。このため、第１前処理期間において、第２駆動用容量素子の保持電圧が、固定電位である制御電位に応じた値に初期化される。これにより、第２前処理期間において、駆動用トランジスタのしきい値電圧を第２駆動用容量素子に安定して書き込むことができる。したがって、駆動用トランジスタのしきい値電圧のばらつきを安定的に補償できる。
　＜付記Ｂ１１＞
　前記逆方向バイアス用制御線は、前記第２所定期間において前記制御電位を供給し、
　前記発光制御用トランジスタの制御端子は前記逆方向バイアス用制御線に接続されていることを特徴とする、付記Ｂ１からＢ１０までのいずれかに記載の表示装置。
　このような付記Ｂ１１に記載の表示装置によれば、逆方向バイアス用制御線が接続された第１補償部内の構成要素と発光制御用トランジスタとで逆方向バイアス用制御線が共有化される。このため、配線数を削減できる。
　＜付記Ｂ１２＞
　それぞれがデータ信号を供給する複数のデータ線と、それぞれが選択的に駆動される複数の走査線と、第１電源電位を供給する第１電源線と、第２電源電位を供給する第２電源線と、前記複数のデータ線と前記複数の走査線との交差点に対応して設けられた複数の画素回路とを備え、当該画素回路は、前記第１電源線と前記第２電源線との間に設けられた電気光学素子と、前記第１電源線と前記第２電源線との間に前記電気光学素子と直列に設けられた駆動用トランジスタおよび当該駆動用トランジスタを制御するための駆動電圧を保持する駆動用容量部を有し、前記電気光学素子に流れる電流を制御する駆動部とを含むアクティブマトリクス型の表示装置の駆動方法であって、
　対応する走査線の選択に応じて、対応するデータ線が供給するデータ信号の電圧を前記駆動部に供給するステップと、
　前記第２電源線と、制御電位を少なくとも第１所定期間において供給する逆方向バイアス用制御線との間で前記電気光学素子に流れる逆方向電流を前記駆動用容量部に供給するステップと、
　少なくとも前記データ信号の電圧と前記逆方向電流とによって前記駆動電圧を決定するステップと、
　前記電気光学素子の発光タイミングを制御し、前記第１所定期間を含む第２所定期間において、前記第１電源線と前記電気光学素子との間に流れる電流を遮断する発光制御ステップとを備えることを特徴とする、駆動方法。
　このような付記Ｂ１２に記載の表示装置の駆動方法によれば、付記Ｂ１に記載の表示装置と同様の効果を奏することができる。
　＜付記Ｃ１＞
　アクティブマトリクス型の表示装置であって、
　それぞれがデータ信号を供給する複数のデータ線と、
　それぞれが選択的に駆動される複数の走査線と、
　第１電源電位を供給する第１電源線と、
　第２電源電位を供給する第２電源線と、
　制御電位を少なくとも第１所定期間において供給する逆方向バイアス用制御線と、
　前記複数のデータ線と前記複数の走査線との交差点に対応して設けられた複数の画素回路とを備え、
　前記画素回路は、
　　前記第１電源線と前記第２電源線との間に設けられた電気光学素子と、
　　前記第１電源線と前記第２電源線との間に前記電気光学素子と直列に設けられた駆動用トランジスタと、当該駆動用トランジスタを制御するための駆動電圧を保持する駆動用容量素子とを含み、前記電気光学素子に流れる電流を制御する駆動部と、
　　対応する走査線の選択に応じて、対応するデータ線が供給するデータ信号の電圧を前記駆動部に供給する入力部と、
　　前記第１所定期間において前記第２電源線と前記逆方向バイアス用制御線との間で前記電気光学素子に流れる逆方向電流を受け取り、前記逆方向電流に応じた補償信号を前記駆動用容量素子に供給する第１補償部と、
　　前記第１電源線と前記電気光学素子との間に設けられ、前記第１所定期間を含む第２所定期間においてオフ状態となる発光制御用トランジスタとを含み、
　前記駆動部は、前記駆動用トランジスタを制御するための駆動電圧を、少なくとも前記データ信号の電圧と前記補償信号とによって決定することを特徴とする、表示装置。
　このような付記Ｃ１に記載の表示装置によれば、第１所定期間において、逆方向バイアス時に電気光学素子（有機ＥＬ素子）に流れる逆方向電流に応じた補償信号が駆動用容量素子に供給され、少なくとも当該補償信号とデータ信号の電圧とにより駆動電圧が決定される。そして、この駆動電圧に応じた順方向電流（駆動電流）が有機ＥＬ素子に供給される。逆方向電流は有機ＥＬ素子の経時劣化が進行するにつれて大きくなる。このため、補償信号も有機ＥＬ素子の経時劣化の進行程度に応じた値となる。これにより、駆動電流も有機ＥＬ素子の経時劣化の進行程度に応じた値となる。その結果、有機ＥＬ素子の経時劣化の進行程度に応じた輝度補償が行われる。さらに、この輝度補償動作は、有機ＥＬ素子が非発光となる第２所定期間内に行われる。したがって、輝度補償動作の完了前に有機ＥＬ素子が発光することがないので、有機ＥＬ素子の経時劣化による発光輝度の低下を従来よりも抑制できる。
　＜付記Ｃ２＞
　前記補償信号は、前記逆方向電流に応じて値が決定され、前記第１所定期間において前記駆動用容量素子と前記逆方向バイアス用制御線との間に流れる補償電流であり、
　前記駆動部は、少なくとも前記データ信号の電圧と前記補償電流に応じた第１電圧とによって前記駆動電圧を決定することを特徴とする、付記Ｃ１に記載の表示装置。
　このような付記Ｃ２に記載の表示装置によれば、逆方向電流に応じて値が決定される補償電流を第２補償期間において駆動用容量素子と逆方向バイアス用制御線との間に流すことにより、補償電流に応じて駆動用容量素子の保持電圧が変化する。これは、補償電流に応じた第１電圧が駆動用容量素子に供給されることを意味する。補償電流の値は逆方向電流に応じて決定されるので、第１電圧は、逆方向電流に応じた電圧でもある。少なくともこのような第１電圧とデータ信号の電圧とによって駆動電圧が決定され、当該駆動電圧に応じた順方向電流（駆動電流）が有機ＥＬ素子に供給される。逆方向電流は有機ＥＬ素子の経時劣化が進行するにつれて大きくなるので、補償電流も有機ＥＬ素子の経時劣化が進行するにつれて大きくなる。このため、補償電流に応じた第１電圧は、有機ＥＬ素子の経時劣化が進行するにつれて大きくなる。これにより、駆動電流も有機ＥＬ素子の経時劣化が進行するにつれて大きくなる。その結果、付記Ｃ１に記載の表示装置と同様の効果を奏することができる。
　＜付記Ｃ３＞
　前記駆動用容量素子は、前記駆動用トランジスタの制御端子と第１導通端子との間に設けられていることを特徴とする、付記Ｃ２に記載の表示装置。
　このような付記Ｃ３に記載の表示装置によれば、制御端子と第１導通端子との間に印加される駆動電圧により制御される駆動用トランジスタを用いて、付記Ｃ２に記載の表示装置と同様の効果を奏することができる。
　＜付記Ｃ４＞
　前記第１補償部は、
　　前記電気光学素子と前記逆方向バイアス用制御線との間に設けられ、前記第１所定期間内の第１補償期間において、前記第２電源線と前記逆方向バイアス用制御線との間で前記電気光学素子に流れる逆方向電流が供給され、当該逆方向電流に応じた第２電圧を保持する補償電流制御用容量素子と、
　前記駆動用容量素子と前記逆方向バイアス用制御線との間に設けられ、前記補償電流制御用容量素子に保持された前記第２電圧に応じた値の前記補償電流を、前記第１所定期間内且つ前記第１補償期間後の第２補償期間において前記駆動用容量素子と前記逆方向バイアス用制御線との間に流す第１補償電流制御用トランジスタとを含むことを特徴とする、付記Ｃ３に記載の表示装置。
　このような付記Ｃ４に記載の表示装置によれば、補償電流制御用容量素子に逆方向電流に応じた第２電圧を保持し、当該第２電圧で補償電流制御用トランジスタを制御することにより、逆方向電流に応じて値が決定される補償電流を流すことができる。
　＜付記Ｃ５＞
　前記補償電流制御用容量素子は、前記第１補償電流制御用トランジスタの制御端子と前記逆方向バイアス用制御線側の導通端子との間に設けられていることを特徴とする、付記Ｃ４に記載の表示装置。
　このような付記Ｃ５に記載の表示装置によれば、補償電流制御用トランジスタの制御端子と逆方向バイアス用制御線側の導通端子との間に補償電流制御用容量素子を設けることにより、付記Ｃ４に記載の表示装置と同様の効果を奏することができる。
　＜付記Ｃ６＞
　前記第１補償部は、前記駆動用容量素子と前記第１補償電流制御用トランジスタとの間に設けられ、前記第２補償期間においてオン状態となる第２補償電流制御用トランジスタをさらに含むことを特徴とする、付記Ｃ５に記載の表示装置。
　このような付記Ｃ６に記載の表示装置によれば、第２補償電流制御用トランジスタにより補償電流を流すタイミングを制御することができる。
　＜付記Ｃ７＞
　前記第１補償部は、前記電気光学素子と前記補償電流制御用容量素子との間に設けられ、前記第１補償期間においてオン状態となる逆方向電流供給用トランジスタをさらに含むことを特徴とする、付記Ｃ６に記載の表示装置。
　このような付記Ｃ７に記載の表示装置によれば、逆方向電流供給用トランジスタにより、第２電源線と補償電流制御用容量素子との間に逆方向電流を流すことができる。
　＜付記Ｃ８＞
　前記画素回路は、前記補償電流制御用容量素子の端子間に設けられ、前記第２所定期間内且つ前記第１所定期間前または後にオン状態となる第１補償初期化用トランジスタをさらに含むことを特徴とする、付記Ｃ７に記載の表示装置。
　このような付記Ｃ８に記載の表示装置によれば、第１所定期間前または後に、第１補償初期化用トランジスタを介して補償電流制御用容量素子の両端子が電気的に互いに接続される。このため、補償電流制御用容量素子の保持電圧が０Ｖに初期化される。これにより、補償電流制御用容量素子に第２電圧を確実に書き込むことができる。
　＜付記Ｃ９＞
　前記第１補償初期化用トランジスタは、前記第１所定期間直後にオン状態となることを特徴とする、付記Ｃ８に記載の表示装置。
　このような付記Ｃ９に記載の表示装置によれば、第２所定期間内且つ第１所定期間直後に補償電流制御用容量素子の保持電圧が０Ｖに初期化される。このため、補償電流制御用トランジスタにかかるゲートバイアスストレスが低減されるので、補償電流制御用トランジスタのしきい値電圧変動を抑制することができる。これにより、補償電流をより確実に制御できるので、有機ＥＬ素子の経時劣化の進行程度に応じた輝度補償をより確実に行うことができる。
　＜付記Ｃ１０＞
　前記第１補償部は、
　　前記逆方向電流が流れる抵抗素子と、
　　前記駆動用容量素子と前記逆方向バイアス用制御線との間に設けられ、前記抵抗素子の端子間に生じる第２電圧に応じた値の補償電流を流す補償電流制御用トランジスタとを含むことを特徴とする、付記Ｃ３に記載の表示装置。
　このような付記Ｃ１０に記載の表示装置によれば、逆方向電流が流れているときに抵抗素子の端子間に生じる第２電圧で補償電流制御用トランジスタを制御することにより、逆方向電流に応じて値が決定される補償電流を流すことができる。
　＜付記Ｃ１１＞
　前記第１補償部は、前記電気光学素子と前記抵抗素子との間に設けられ、前記第１所定期間においてオン状態となる逆方向電流供給用トランジスタをさらに含むことを特徴とする、付記Ｃ１０に記載の表示装置。
　このような付記Ｃ１１に記載の表示装置によれば、逆方向電流供給用トランジスタにより、第２電源線と抵抗素子との間に逆方向電流を流すことができる。
　＜付記Ｃ１２＞
　前記画素回路は、前記駆動用トランジスタの制御端子と第２導通端子との間に設けられ、前記第１所定期間において前記駆動用容量素子に前記補償信号が供給される前にオン状態となる第２補償用トランジスタをさらに含み、
　前記入力部は、
　　対応する走査線に制御端子が接続され、対応するデータ線に第１導通端子が接続された入力用トランジスタと、
　　前記入力用トランジスタの第２導通端子と前記駆動用容量素子との間に設けられた入力用容量素子とを含むことを特徴とする、付記Ｃ１に記載の表示装置。
　このような付記Ｃ１２に記載の表示装置によれば、第１所定期間において駆動用容量素子と逆方向バイアス用制御線との間に補償電流が流れる前に駆動用トランジスタの制御端子と第２導通端子とが電気的に互いに接続される（ダイオード接続となる。）。このため、駆動用トランジスタのしきい値電圧が駆動用容量部に書き込まれる。これにより、このしきい値電圧を用いて、駆動用トランジスタのしきい値電圧のばらつきを補償できる。
　＜付記Ｃ１３＞
　前記画素回路は、前記駆動用容量素子と前記逆方向バイアス用制御線との間に設けられ、前記第２所定期間内且つ前記第１所定期間前にオン状態となる第２補償初期化用トランジスタをさらに含むことを特徴とする、付記Ｃ１２に記載の表示装置。
　このような付記Ｃ１３に記載の表示装置によれば、第２所定期間内且つ第１所定期間前に、第２補償初期化用トランジスタを介して、駆動用容量素子の端子と逆方向バイアス用制御線が電気的に互いに接続される。このため、駆動用容量素子の保持電圧が、第２所定期間内且つ第１所定期間前に制御電位に応じた値に初期化される。これにより、駆動用トランジスタのしきい値電圧を駆動用容量素子に安定して書き込むことができる。したがって、駆動用トランジスタのしきい値電圧のばらつきを安定的に補償できる。
　＜付記Ｃ１４＞
　前記逆方向バイアス用制御線は、前記第２所定期間において前記制御電位を供給し、
　前記発光制御用トランジスタの制御端子は前記逆方向バイアス用制御線に接続されていることを特徴とする、付記Ｃ１からＣ１３までのいずれかに記載の表示装置。
　このような付記Ｃ１４に記載の表示装置によれば、逆方向バイアス用制御線が接続された第１補償部内の構成要素と発光制御用トランジスタとで逆方向バイアス用制御線が共有化される。このため、配線数を削減できる。
　＜付記Ｃ１５＞
　それぞれがデータ信号を供給する複数のデータ線と、それぞれが選択的に駆動される複数の走査線と、第１電源電位を供給する第１電源線と、第２電源電位を供給する第２電源線と、前記複数のデータ線と前記複数の走査線との交差点に対応して設けられた複数の画素回路とを備え、当該画素回路は、前記第１電源線と前記第２電源線との間に設けられた電気光学素子と、前記第１電源線と前記第２電源線との間に前記電気光学素子と直列に設けられた駆動用トランジスタおよび当該駆動用トランジスタを制御するための駆動電圧を保持する駆動用容量素子を有し、前記電気光学素子に流れる電流を制御する駆動部とを含むアクティブマトリクス型の表示装置の駆動方法であって、
　対応する走査線の選択に応じて、対応するデータ線が供給するデータ信号の電圧を前記駆動部に供給するステップと、
　前記第２電源線と、制御電位を少なくとも第１所定期間において供給する逆方向バイアス用制御線との間で前記電気光学素子に流れる逆方向電流を受け取り、前記逆方向電流に応じた補償信号を前記駆動用容量素子に供給するステップと、
　少なくとも前記データ信号の電圧と前記補償信号とによって前記駆動電圧を決定するステップと、
　前記電気光学素子の発光タイミングを制御し、前記第１所定期間を含む第２所定期間において、前記第１電源線と前記電気光学素子との間に流れる電流を遮断する発光制御ステップとを備えることを特徴とする、駆動方法。
　このような付記Ｃ１５に記載の表示装置の駆動方法によれば、付記Ｃ１に記載の表示装置と同様の効果を奏することができる。
　本発明の表示装置は、電気光学素子の経時劣化による発光輝度の低下を抑制できるという特徴を有するので、有機ＥＬディスプレイなど、電気光学素子を備えた各種の表示装置に利用することができる。
１０…表示部
１１…画素回路
３０…データドライバ
４０…走査ドライバ
５０…選択ドライバ群
１０１…入力部
１０２…駆動部
１０３…発光制御部
１０４…逆方向電流補償部（第１補償部）
１０５…前処理部
１０６…第１補償初期化部
１０７…第２補償初期化部
１０８…しきい値電圧補償部（第２補償部）
１１１…駆動用容量部
１１２…駆動電圧印加制御部
１２１…初期化部（第１前処理部）
１２２…しきい値電圧補償部（第２前処理部）
１３１…逆方向電流供給部
１３２…第１補償電流制御部
１３３…第２補償電流制御部
Ｔ１～Ｔ９…トランジスタ
Ｃ１～Ｃ３…コンデンサ（容量素子）
Ｒ１…抵抗素子
ＯＬＥＤ…有機ＥＬ素子（電気光学素子）
Ｄｉ（ｉ＝１～ｍ）…データ線
Ｓｊ（ｊ＝１～ｎ）…走査線
Ｖｇ３ｊ～Ｖｇ８ｊ（ｊ＝１～ｎ）…制御線
Ｖｄｄ…ハイレベル電源線（第１電源線）
Ｖｓｓ…ローレベル電源線（第２電源線）
Ｖｒ…逆方向バイアス用電源線（逆方向バイアス用制御線）
ＩＣＰ…逆方向補償期間（第１所定期間）
ＩＣＰ１，ＩＣＰ２…第１，第２逆方向補償期間（第１，第２補償期間）
ＰＰ…前処理期間
ＩＰ…初期化期間（第１前処理期間）
ＴＣＰ…しきい値電圧補償期間（第２前処理期間）
ＷＰ…書き込み期間

Claims (16)

  1. 　アクティブマトリクス型の表示装置であって、
    　それぞれがデータ信号を供給する複数のデータ線と、
    　それぞれが選択的に駆動される複数の走査線と、
    　第１電源電位を供給する第１電源線と、
    　第２電源電位を供給する第２電源線と、
    　制御電位を少なくとも第１所定期間において供給する逆方向バイアス用制御線と、
    　前記複数のデータ線と前記複数の走査線との交差点に対応して設けられた複数の画素回路とを備え、
    　前記画素回路は、
    　　前記第１電源線と前記第２電源線との間に設けられた電気光学素子と、
    　　前記第１電源線と前記第２電源線との間に前記電気光学素子と直列に設けられた駆動用トランジスタを含み、前記電気光学素子に流れる電流を制御する駆動部と、
    　　対応する走査線の選択に応じて、対応するデータ線が供給するデータ信号の電圧を前記駆動部に供給する入力部と、
    　　前記第２電源線と前記逆方向バイアス用制御線との間で前記電気光学素子に流れる逆方向電流に応じた補償信号を前記駆動部に供給する第１補償部と、
    　　前記電気光学素子の発光タイミングを制御し、前記第１所定期間を含む第２所定期間において、前記第１電源線と前記電気光学素子との間に流れる電流を遮断する発光制御部とを含み、
    　前記駆動部は、前記駆動用トランジスタを制御するための駆動電圧を、少なくとも前記データ信号の電圧と前記補償信号とによって決定することを特徴とする、表示装置。
  2. 　前記補償信号は、前記逆方向電流に応じた第１電圧を示し、
    　前記駆動部は、少なくとも前記データ信号の電圧と前記第１電圧とによって前記駆動電圧を決定することを特徴とする、請求項１に記載の表示装置。
  3. 　前記駆動部は、前記駆動用トランジスタの制御端子と第１導通端子との間に設けられ、前記駆動電圧を保持する駆動用容量部を含み、
    　前記入力部は、前記駆動用容量部に前記データ信号の電圧を供給し、
    　前記第１補償部は、前記第１所定期間の少なくとも一部の期間において、前記駆動用容量部に前記第１電圧を供給することを特徴とする、請求項２に記載の表示装置。
  4. 　前記第１補償部は、前記第１所定期間において前記逆方向電流を前記駆動用容量部に供給し、
    　前記入力部は、入力用容量素子を含み、当該入力用容量素子を介して前記データ信号の電圧を前記駆動用容量部に供給することを特徴とする、請求項３に記載の表示装置。
  5. 　前記駆動用容量部は、前記第１所定期間において前記逆方向電流が供給される第１駆動用容量素子を含み、
    　前記駆動部は、前記駆動用トランジスタへの前記駆動電圧の印加を制御する駆動電圧印加制御部をさらに含むことを特徴とする、請求項４に記載の表示装置。
  6. 　前記画素回路は、前記第２所定期間内且つ前記第１所定期間前に設けられた前処理期間において前記駆動用容量部に保持された前記駆動電圧に対して前処理を行う前処理部をさらに含むことを特徴とする、請求項５に記載の表示装置。
  7. 　前記前処理部は、前記前処理期間内の第１前処理期間において、前記第１駆動用容量素子の両端子を短絡させる第１前処理部を含むことを特徴とする、請求項６に記載の表示装置。
  8. 　前記駆動用容量部は、前記駆動用トランジスタの前記第１導通端子と第２導通端子との間に設けられた第２駆動用容量素子をさらに含み、
    　前記前処理部は、前記駆動用トランジスタの前記制御端子と前記第２導通端子との間に設けられた第２前処理部をさらに含み、
    　少なくとも前記第２前処理部は、前記前処理期間内且つ前記第１前処理期間後に設けられた第２前処理期間において前記駆動用トランジスタの前記制御端子と前記第２導通端子とを短絡させることを特徴とする、請求項７に記載の表示装置。
  9. 　前記第１補償部は、前記第１所定期間において前記逆方向電流を受け取り、当該逆方向電流に応じて値が決定される補償電流を前記駆動用容量部と前記逆方向バイアス用制御線との間に流すことにより、前記駆動用容量部に前記第１電圧を供給することを特徴とする、請求項３に記載の表示装置。
  10. 　前記第１補償部は、
    　　前記逆方向電流に応じて前記補償電流の値を制御する第１補償電流制御部と、
    　　前記逆方向電流を前記第１補償電流制御部に供給する逆方向電流供給部とを含むことを特徴とする、請求項９に記載の表示装置。
  11. 　前記第１補償部は、前記補償電流を流すタイミングを制御する第２補償電流制御部をさらに含み、
    　前記第１補償電流制御部は、
    　　前記逆方向電流に応じた第２電圧を保持する補償電流制御用容量素子と、
    　　前記駆動用容量部と前記逆方向バイアス用制御線との間に設けられ、前記補償電流制御用容量素子に保持された第２電圧に応じた値の補償電流を流す補償電流制御用トランジスタとを含むことを特徴とする、請求項１０に記載の表示装置。
  12. 　前記画素回路は、前記第１所定期間前または後に前記補償電流制御用容量素子の両端子を短絡させる第１補償初期化部をさらに含むことを特徴とする、請求項１１に記載の表示装置。
  13. 　前記第１補償電流制御部は、
    　　前記逆方向電流が流れる抵抗素子と、
    　　前記駆動用容量部と前記逆方向バイアス用制御線との間に設けられ、前記抵抗素子の端子間に生じる第２電圧に応じた値の補償電流を流す補償電流制御用トランジスタとを含むことを特徴とする、請求項１０に記載の表示装置。
  14. 　前記画素回路は、前記第１所定期間において前記駆動用容量部と前記逆方向バイアス用制御線との間に前記補償電流が流れる前に前記駆動用トランジスタの前記制御端子と第２導通端子とを短絡させる第２補償部をさらに含むことを特徴とする、請求項９に記載の表示装置。
  15. 　前記逆方向バイアス用制御線は、前記第２所定期間において前記制御電位を供給し、
    　前記発光制御部は、前記逆方向バイアス用制御線により制御され、当該制御線に前記制御電位が供給されているときに前記第１電源線と前記電気光学素子との間に流れる電流を遮断することを特徴とする、請求項１から１４までのいずれか１項に記載の表示装置。
  16. 　それぞれがデータ信号を供給する複数のデータ線と、それぞれが選択的に駆動される複数の走査線と、第１電源電位を供給する第１電源線と、第２電源電位を供給する第２電源線と、前記複数のデータ線と前記複数の走査線との交差点に対応して設けられた複数の画素回路とを含み、当該画素回路は、前記第１電源線と前記第２電源線との間に設けられた電気光学素子と、前記第１電源線と前記第２電源線との間に前記電気光学素子と直列に設けられた駆動用トランジスタを有し且つ前記電気光学素子に流れる電流を制御する駆動部とを含むアクティブマトリクス型の表示装置の駆動方法であって、
    　対応する走査線の選択に応じて、対応するデータ線が供給するデータ信号の電圧を前記駆動部に供給するステップと、
    　前記第２電源線と、制御電位を少なくとも第１所定期間において供給する逆方向バイアス用制御線との間で前記電気光学素子に流れる逆方向電流に応じた補償信号を前記駆動部に供給するステップと、
    　前記駆動用トランジスタを制御するための駆動電圧を、少なくとも前記データ信号の電圧と前記補償信号とによって決定するステップと、
    　前記電気光学素子の発光タイミングを制御し、前記第１所定期間を含む第２所定期間において、前記第１電源線と前記電気光学素子との間に流れる電流を遮断する発光制御ステップとを備えることを特徴とする、駆動方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015168871A1 (zh) * 2014-05-04 2015-11-12 深圳市华星光电技术有限公司 显示面板的驱动电路及液晶显示装置
US11482681B2 (en) 2018-07-27 2022-10-25 Idemitsu Kosan Co., Ltd. Compound, material for organic electroluminescence element, organic electroluminescence element, and electronic device

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9336718B2 (en) * 2012-05-30 2016-05-10 Sharp Kabushiki Kaisha Display device and method for driving same
US9349323B2 (en) * 2012-05-30 2016-05-24 Sharp Kabushiki Kaisha Display device and method for driving same
JP2019101128A (ja) * 2017-11-30 2019-06-24 株式会社ジャパンディスプレイ 表示装置、及び表示装置の製造方法
KR102629530B1 (ko) * 2018-12-18 2024-01-26 삼성디스플레이 주식회사 화소 회로 및 이를 포함하는 유기 발광 표시 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005099773A (ja) * 2003-08-29 2005-04-14 Seiko Epson Corp 電子回路の駆動方法、電子回路、電子装置、電気光学装置、電子機器および電子装置の駆動方法
JP2008122906A (ja) * 2006-11-14 2008-05-29 Samsung Sdi Co Ltd 画素、有機電界発光表示装置、および有機電界発光表示装置の駆動方法
JP2008309910A (ja) * 2007-06-13 2008-12-25 Sony Corp 表示装置、表示装置の駆動方法および電子機器
JP2011013261A (ja) * 2009-06-30 2011-01-20 Kyocera Corp 画像表示装置および画像表示装置の駆動方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7502000B2 (en) 2004-02-12 2009-03-10 Canon Kabushiki Kaisha Drive circuit and image forming apparatus using the same
JP4095614B2 (ja) 2004-02-12 2008-06-04 キヤノン株式会社 駆動回路及びそれを用いた画像形成装置
US9336718B2 (en) * 2012-05-30 2016-05-10 Sharp Kabushiki Kaisha Display device and method for driving same
US9349323B2 (en) * 2012-05-30 2016-05-24 Sharp Kabushiki Kaisha Display device and method for driving same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005099773A (ja) * 2003-08-29 2005-04-14 Seiko Epson Corp 電子回路の駆動方法、電子回路、電子装置、電気光学装置、電子機器および電子装置の駆動方法
JP2008122906A (ja) * 2006-11-14 2008-05-29 Samsung Sdi Co Ltd 画素、有機電界発光表示装置、および有機電界発光表示装置の駆動方法
JP2008309910A (ja) * 2007-06-13 2008-12-25 Sony Corp 表示装置、表示装置の駆動方法および電子機器
JP2011013261A (ja) * 2009-06-30 2011-01-20 Kyocera Corp 画像表示装置および画像表示装置の駆動方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015168871A1 (zh) * 2014-05-04 2015-11-12 深圳市华星光电技术有限公司 显示面板的驱动电路及液晶显示装置
US11482681B2 (en) 2018-07-27 2022-10-25 Idemitsu Kosan Co., Ltd. Compound, material for organic electroluminescence element, organic electroluminescence element, and electronic device

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