WO2013170477A1 - 半导体器件及其制造方法 - Google Patents

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WO2013170477A1
WO2013170477A1 PCT/CN2012/075713 CN2012075713W WO2013170477A1 WO 2013170477 A1 WO2013170477 A1 WO 2013170477A1 CN 2012075713 W CN2012075713 W CN 2012075713W WO 2013170477 A1 WO2013170477 A1 WO 2013170477A1
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masking layer
sidewall
spacer
forming
sub
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English (en)
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朱慧珑
梁擎擎
钟汇才
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Institute of Microelectronics of CAS
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Institute of Microelectronics of CAS
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0221—Manufacture or treatment of FETs having insulated gates [IGFET] having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended-drain MOSFETs [EDMOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]

Definitions

  • the present disclosure relates to the field of semiconductors, and more particularly to a semiconductor device and a method of fabricating the same. Background technique
  • a gate stack comprising a high-k gate dielectric and a metal gate conductor.
  • semiconductor devices including such gate stacks are typically fabricated using a replacement gate process.
  • the replacement gate process involves forming a high K gate dielectric and a metal gate conductor in the aperture defined between the gate spacers.
  • due to the shrinking device size it has become increasingly difficult to form high-k gate dielectrics and metal conductors in such small pores. Summary of the invention
  • a method of fabricating a semiconductor device comprising: forming a first masking layer on a substrate, and forming a first spacer on a sidewall of the first masking layer; a layer and a first side wall are used as a mask to form one of a source region and a drain region; a second masking layer is formed on the substrate, and the first masking layer is removed; and the second masking layer and the first sidewall spacer are used as a mask.
  • a method of fabricating a semiconductor device comprising: forming a first masking layer on a substrate; forming one of a source region and a drain region using the first masking layer as a mask; Forming a second masking layer on the bottom and removing at least a portion of the first masking layer; forming a first spacer on the second masking layer or on a sidewall of the remaining portion of the first masking layer (if present); a masking layer, a remaining portion of the first masking layer (if present), a first side wall as a mask, forming another one of the source and drain regions; removing the first sidewall spacer; and forming a gate dielectric layer and a gate conductor is formed in the form of a sidewall on the second masking layer or on the sidewalls of the remaining portion of the first masking layer.
  • a semiconductor device including: a substrate; and source and drain regions and a gate stack formed on the substrate, wherein the gate stack includes: a gate dielectric; and a gate conductor The gate conductor is formed in the form of a side wall on a side of the dielectric layer or the sidewall of the gate spacer on one side of the gate stack.
  • FIG. 1-9 are schematic views showing a flow of manufacturing a semiconductor device in accordance with an embodiment of the present disclosure
  • FIG. 10 is a schematic view showing a semiconductor device in accordance with another embodiment of the present disclosure.
  • FIGS. 11 to 17 are schematic views showing a flow of manufacturing a semiconductor device according to another embodiment of the present disclosure
  • FIGS. 18 to 20 are schematic views showing a flow of manufacturing a semiconductor device according to another embodiment of the present disclosure
  • a schematic diagram of a semiconductor device in accordance with another embodiment of the present disclosure
  • 22-26 are schematic views showing a partial flow of manufacturing a semiconductor device in accordance with another embodiment of the present disclosure. detailed description
  • the layer/element when a layer/element is referred to as being "on" another layer/element, the layer/element may be located directly on the other layer/element, or a central layer may be present between them. element. In addition, if one layer/element is “on” another layer/element, the layer/element may be "under” the other layer/element when the orientation is reversed.
  • the sidewalls on both sides are retained to define apertures between the sidewalls Form a true gate stack by filling the pores.
  • an "alternative side wall” process is proposed. After forming the source and drain regions, a layer of material on one side of the source and drain regions is retained, and a gate stack (particularly, a gate conductor) is formed as a sidewall on the sidewalls of the remaining material layer . It is thus possible to form the gate stack in a larger space (specifically, approximately the gate region + the other of the source region and the drain region), compared to the conventional formation of the gate stack only in the small pores between the sidewall spacers The process can make the process easier.
  • a substrate 100 is provided.
  • the substrate 100 may be a substrate of various forms such as, but not limited to, a bulk semiconductor material substrate such as a bulk Si substrate, a semiconductor-on-insulator (SOI) substrate, a SiGe substrate, or the like.
  • a body Si substrate will be described as an example for convenience of explanation.
  • STI shallow trench isolation
  • STI 102 can include, for example, an oxide (e.g., silicon oxide). It should be noted here that in the examples described below, only the case of forming a single device has been described for convenience of explanation. However, the present disclosure is not limited to this, but can be applied to the case of forming two or more devices.
  • a thin oxide layer (e.g., silicon oxide) 104 is optionally formed on the surface of the substrate 100, for example, by deposition.
  • the oxide layer 104 has, for example, a thickness of 5-lOnm, which can be used later to form an interface layer (IL).
  • a first masking layer 106 having a thickness of about 100 to 200 nm is formed, for example, by deposition.
  • the first masking layer 1006 can include a nitride (eg, silicon nitride) and can be patterned to cover a portion of the active region by, for example, reactive ion etching (RIE) (this portion generally corresponds to a subsequently formed source region Or leaky area).
  • RIE reactive ion etching
  • the oxide layer 104 may be selectively etched with respect to the first masking layer 106 (eg, nitride) and the substrate 100 (eg, bulk Si), To form, for example, IL 108 having a thickness of about 0.5 to 1 nm.
  • the difference between the thickness of the IL 108 and the thickness of the oxide layer 104 is not shown for convenience of illustration.
  • a first spacer 112 is formed on the sidewall of the first masking layer 106.
  • the first spacer 112 is formed to have a width of about 15 nm to 60 nm to cover a portion of the active region (this portion substantially corresponds to a subsequently formed gate region).
  • the first side wall 112 may include, for example, polysilicon or amorphous silicon. There are various means for forming the side walls, and the formation of the side walls is not described in detail herein.
  • the first masking layer 106 and the first spacer 112 expose a portion of the active region.
  • the source can be made
  • the /drain formation process forms one of the source and drain regions in the exposed active region portion. For example, this can be done as follows.
  • an extension injection may be performed to form the extension 116.
  • a p-type impurity such as In, BF 2 or B can be implanted;
  • an extension region can be formed by implanting an n-type impurity such as As or P.
  • the dashed box 116 in Fig. 3 is only shown as a regular rectangular shape for convenience of illustration. In fact, the shape of the extension 116 is determined by the implantation process and may not have a clear boundary.
  • a halo implant can be performed prior to the extension implant, as indicated by the slanted arrows in Figure 3.
  • an n-type impurity such as As or P can be implanted;
  • a halo (not shown) can be formed by implanting a p-type impurity such as In, BF 2 or B.
  • source/drain implantation may be performed to form source/drain implant regions 118.
  • a p-type impurity such as In, BF 2 or B can be implanted;
  • a source/drain implant region can be formed by implanting an n-type impurity such as As or P.
  • the dashed box 118 in Fig. 4 is only shown as a regular rectangular shape for convenience of illustration. In fact, the shape of the source/drain implant region 118 is determined by the implantation process and may not have a clear boundary.
  • a second masking layer 120 is formed on the substrate 100 to cover at least one of the source and drain regions formed as described above.
  • the second masking layer 120 may include, for example, an oxide such as silicon oxide.
  • a flattening process such as chemical mechanical polishing (CMP) may then be performed to expose the first masking layer 106, the first side wall 112, for subsequent processing.
  • CMP chemical mechanical polishing
  • the first etching may be selectively performed by etching the first spacer 112 (for example, polysilicon or amorphous silicon) and the second masking layer 120, the oxide layer 104 (for example, silicon oxide).
  • a masking layer 106 eg, silicon nitride is removed to remove the first masking layer 106. This selective etching can be performed, for example, by hot phosphoric acid.
  • the second masking layer 120 and the first spacer 112 expose a portion of the active region.
  • a source/drain formation process may be performed to form the other of the source region and the drain region in the exposed active region portion. For example, this can be done as follows.
  • an extension injection may be performed to form the extension 124.
  • a p-type impurity such as In, BF 2 or B can be implanted;
  • an extension region can be formed by implanting an n-type impurity such as As or P.
  • the dashed box 124 in Fig. 6 is only shown as a regular rectangular shape for convenience of illustration. In fact, the shape of the extension 124 is determined by the implantation process and may not have a clear boundary.
  • the halo can be performed before the extension is injected. (halo) injection.
  • an n-type impurity such as As or P can be implanted; for an n-type device, a halo (not shown) can be formed by implanting a p-type impurity such as In, BF 2 or B. Source/drain implants can then be performed to form source/drain implant regions 126.
  • a p-type impurity such as In, BF 2 or B can be implanted; for an n-type device, a source/drain implant region can be formed by implanting an n-type impurity such as As or P.
  • the dashed box 126 in Fig. 6 is only shown as a regular rectangular shape for convenience of illustration. In fact, the shape of the source/drain implant region 126 is determined by the implantation process and may not have a clear boundary.
  • an annealing treatment such as spike annealing, laser annealing, rapid annealing, or the like may be performed to activate the implanted impurities to form the final source/drain regions 128.
  • the first spacer 112 can be removed by selective etching.
  • the first side wall 112 e.g., polysilicon or amorphous silicon
  • TMAH solution e.g., TMAH
  • the gate dielectric layer 130 can be formed, for example, by deposition.
  • the gate dielectric layer 130 may comprise a high-k gate dielectric material such as HfO 2 and may have a thickness of about 2-4 nm.
  • the IL may be reconstructed prior to forming the gate dielectric 130.
  • an IL (not shown) may be formed by selectively etching the oxide layer 104.
  • the gate conductor 134 may be formed in the form of a sidewall.
  • the gate conductor 134 in the form of the formed sidewall is substantially located between the source and drain regions already formed below.
  • the gate conductor 134 may include a metal gate conductor material such as Ti, Co, M, Al, W, alloys thereof, and the like.
  • the function adjustment layer 132 can also be formed between the gate dielectric layer 130 and the gate conductor 134.
  • the work function adjusting layer 132 may include, for example, TaC, TiN TaTbN, TaErN TaYbN TaSiN HfSiN MoSiN RuTa, NiTa, MoN, TiSiN, TiCN, TaAlC, TiAlN TaN, PtSi, Ni 3 Si, Pt, Ru, Ir, Mo, HfRu, RuO x and combinations thereof may have a thickness of about 2-10 nm.
  • the dielectric layer 136 can be formed by deposition and subjected to a planarization treatment such as CMP.
  • Dielectric layer 136 can include an oxide (e.g., silicon oxide), a nitride, or a combination thereof. Then, peripheral components such as contacts can be formed, and will not be described herein.
  • the semiconductor device can include source and drain regions (128) and gate stacks (130, 132, 134) formed on the substrate.
  • a gate stack, particularly a gate conductor 134 therein, is formed in the form of a sidewall on the sidewall of the masking layer (or dielectric layer) 120 on one side of the gate stack (left side in Fig. 13).
  • FIG. 10 is a schematic view showing a semiconductor device in accordance with another embodiment of the present disclosure.
  • the semiconductor shown in Figure 10 The device differs from the semiconductor device shown in FIG. 9 in that: a gate stack, particularly a gate conductor 134 therein, is formed in the form of a side wall on the side of the gate stack (the left side in FIG. 13) of the second spacer On the side wall of 114.
  • the device shown in Figure 10 can be fabricated as described above in connection with Figures 1-9.
  • the second sidewall spacer 114 may be additionally formed on the sidewall of the second masking layer 120, for example, after removing the first sidewall spacer 112 (see the description above with reference to FIG. 7).
  • the second spacer 114 may include a nitride (e.g., silicon nitride) having a thickness of 5-20 nm.
  • the second side wall 114 may be formed, for example, by retaining a portion of the first side wall 112 during removal of the first side wall 112 (see description above in connection with FIG. 7).
  • the second side wall 114 may be formed on the side wall of the first side wall 112 (see FIG. 4), and then the second masking layer 120 is further formed on the side wall of the second side wall 114 (see FIG. 5). ).
  • FIGS. 11-17 are similar to those in FIGS. 1-9 to indicate similar components.
  • the difference between this embodiment and the above embodiment will be mainly explained.
  • a substrate 1000 is provided on which an STI 1002 can be formed.
  • a thin oxide layer 1004 may alternatively be formed.
  • the substrate 1000 and the oxide layer 1004 reference may be made to the description of the substrate 100 and the oxide layer 104 in conjunction with FIGS. 1-2 above.
  • a first masking layer 1006 having a thickness of about 100 to 200 nm is formed, for example, by deposition.
  • the first masking layer 1006 can include a nitride (e.g., silicon nitride) and can be patterned to cover a portion of the active region (e.g., the portion generally corresponds to a subsequently formed source or drain region) by, for example, RIE.
  • an ultra-steep back well (SSWR) 1010 may be formed by ion implantation (indicated by an arrow in the figure).
  • a p-type impurity such as As or P or Sb may be implanted
  • an SSWR may be formed by implanting a p-type impurity such as In, BF 2 or B.
  • the dashed box 1010 in Fig. 11 is only shown as a regular rectangular shape for convenience of illustration. In fact, the shape of the SSWR 1010 is determined by the implantation process and may not have a clear boundary.
  • a first sub-spacer 1012 is formed on the sidewall of the masking layer 1006.
  • the first sub-spacer 1012 is formed to have a width of about 5-50 nm to cover a portion of the active region (this portion generally corresponds to a subsequently formed gate region).
  • the first sub-spacer 1012 can comprise, for example, polysilicon or amorphous silicon.
  • a second sub-spacer 1014 can be formed on the side wall of the first sub-spacer 1012.
  • the second sub-spacer 1014 can include an oxide (eg, silicon oxide) sized to correspond to the gate spacers of the semiconductor device (eg, having a width of about 5-20 nm).
  • the first masking layer 1006 and the first sidewall spacers expose a portion of the active region.
  • a source/drain formation process may be performed to form one of the source and drain regions in the exposed active region portion.
  • a halo (not shown), an extension 1016, and a source/drain implant region 1018 can be formed using the processes described above in connection with Figures 3 and 4.
  • the halo, the extension 1016, and the source/drain implant region 1018 reference may be made to the above description in conjunction with Figs.
  • a second masking layer 1020 is formed on the substrate to cover at least one of the source and drain regions formed as described above.
  • the second masking layer 1020 may include, for example, an oxide (e.g., silicon oxide).
  • a planarization process such as chemical mechanical polishing (CMP) may then be performed to expose the first masking layer 1006, the first side wall (including the first sub-spacer 1012 and the second sub-spacer 1014) for subsequent processing (eg, Combined with Figure 5).
  • CMP chemical mechanical polishing
  • the first masking layer 1006 can be removed by selective etching (as described above in connection with FIG. 6).
  • a second spacer 1022 may be formed on the sidewall of the first sub-spacer 1012.
  • the second spacer 1022 may include a nitride (e.g., silicon nitride) sized to correspond to the gate spacer of the semiconductor device (e.g., having a width of about 5-20 nm).
  • the second masking layer 120, the first side wall (including the first sub-spacer 1012 and the second sub-spacer 1014) and the second side wall 1022 expose a portion of the active area.
  • a source/drain formation process may be performed to form the other of the source region and the drain region in the exposed active region portion.
  • a halo (not shown), an extension 1024, and a source/drain implant region 1026 can be formed using the process described above in connection with FIG.
  • the halo, the extension 1024, and the source/drain implant region 1026 reference may be made to the description above in connection with FIG.
  • annealing treatment such as spike annealing, laser annealing, rapid annealing, or the like may be performed to activate the implanted impurities to form the final source/drain regions 1028.
  • the second spacer 1022 and a portion of the first spacer may be removed by selective etching such that the second sub-spacer 1014 is left.
  • the second spacer 1022 e.g., silicon nitride
  • the first sub-spacer 1012 e.g., polysilicon or amorphous silicon
  • the second spacer 1022 can be selectively removed by hot phosphoric acid
  • the first sub-spacer 1012 e.g., polysilicon or amorphous silicon
  • TMAH solution e.g., polysilicon or amorphous silicon
  • a gate stack is formed.
  • gate dielectric layer 1030, work function adjustment layer 1032, and gate conductor 1034 in the form of sidewalls can be formed in sequence (as described above in connection with FIG. 8).
  • the dielectric layer 1036 can be formed by deposition and subjected to a planarization process such as CMP.
  • Dielectric layer 1036 can include an oxide (eg, Silica), nitride or a combination thereof (as described above in connection with Figure 9).
  • contact portions 1038 corresponding to the source and drain regions can be formed.
  • the contact portion 1038 may include, for example, a metal such as W, Cu, or the like.
  • a metal silicide layer 1036 may also be formed in the source and drain regions such that the contact portion 1038 is in contact with the source and drain regions through the metal silicide layer 1036.
  • the metal silicide layer 1036 may include, for example, NiPtSi. There are various means for forming the metal silicide layer 1036 and the contact portion 1038, which will not be described herein.
  • the semiconductor device may include source and drain regions (1028) and gate stacks (1030, 1032, 1034) formed on the substrate.
  • On one side of the gate stack (left side in Figure 17), there is a gate spacer 1014.
  • the gate stack, particularly the gate conductor 1034 therein, is formed in the form of a sidewall on the sidewall of the second sub-spacer (or gate spacer) 1014.
  • the semiconductor device can include an asymmetric SSWR 1010 that extends substantially in the semiconductor substrate under the gate stack and into the source/drain regions on one side of the gate stack.
  • FIGS. 18-20 are similar to those in Figures 1-10 and indicate similar components. In the following description, the difference between this embodiment and the above embodiment will be mainly explained.
  • a substrate 200 is provided on which an STI 202 can be formed.
  • a thin oxide layer 204 may alternatively be formed.
  • the substrate 200 and the oxide layer 204 reference may be made to the above description of the substrate 100 and the oxide layer 104 in conjunction with Figs.
  • a first masking layer 206 having a thickness of about 100 to 200 nm is formed, for example, by deposition.
  • masking layer 206 can include a nitride (e.g., silicon nitride) and can be patterned, for example, by RIE to expose a portion of the active region (which portion generally corresponds to a subsequently formed source or drain region).
  • a source/drain formation process may be performed to form one of the source and drain regions in the exposed active region portion.
  • a halo (not shown), an extension 216, and a source/drain implant region 218 can be formed using the processes described above in connection with Figures 3 and 4.
  • halo for details of halo, extension 216 and source/drain implant region 218, reference may be made to the description above in connection with Figures 3 and 4.
  • a second masking layer 220 is formed on the substrate to cover at least one of the source and drain regions formed as described above.
  • the second masking layer 220 may include, for example, an oxide (eg, silicon oxide).
  • a planarization process such as CMP may then be performed to expose the first masking layer 206 to remove the first masking layer 206 by selective etching.
  • a first spacer 212 is formed on the sidewall of the second masking layer 220.
  • the first spacer 212 is formed to have a width of about 15 nm to 60 nm to cover a portion of the active region (this portion roughly corresponds to subsequent The gate region formed).
  • the first side wall 212 may include, for example, polysilicon or amorphous silicon.
  • the second masking layer 220 and the first spacer 212 expose a portion of the active region.
  • a source/drain formation process may be performed to form the other of the source region and the drain region in the exposed active region portion.
  • a halo (not shown), an extension 224, and a source/drain implant region 226 may be formed using the process described above in connection with FIG.
  • an annealing treatment such as spike annealing, laser annealing, rapid annealing, or the like may be performed to activate the implanted impurities to form a final source/drain region 228.
  • the first spacer 212 can be removed by selective etching.
  • the first side wall 212 e.g., polycrystalline silicon or amorphous silicon
  • the TMAH solution can be selectively removed by the TMAH solution.
  • a large space substantially corresponding to the gate region + the other of the source region and the drain region
  • gate dielectric layer 230, work function adjustment layer 232, and gate conductors 234 in the form of sidewalls may be formed in sequence (as described above in connection with Figure 8).
  • the device shown in Fig. 20 is substantially identical in structure to the device shown in Fig. 8. Thereafter, a dielectric (for example, 236 shown in Fig. 21) may be deposited and planarized to form peripheral components such as contacts, which will not be described herein.
  • IL is not mentioned when describing the embodiment shown in Figs. 18-20, the process of forming IL can be carried out as in the above embodiment.
  • FIG. 21 is a schematic view showing a semiconductor device in accordance with another embodiment of the present disclosure.
  • the semiconductor device shown in FIG. 21 is different from the semiconductor device shown in FIG. 20 in that a gate stack, particularly a gate conductor 234 therein, is formed in the form of a sidewall on the side of the gate stack (left side in FIG. 13). ) on the side wall of the second side wall 214.
  • the device shown in Figure 21 can be fabricated as described above in connection with Figures 18-20.
  • the second sidewall spacer 214 may be additionally formed on the sidewall of the second masking layer 220, for example, after removing the first sidewall spacer 212 (see the description above with reference to FIG. 20).
  • the second spacer 214 may comprise a nitride (e.g., silicon nitride) having a thickness of 5-20 nm.
  • the second spacer 214 may be formed, for example, by retaining a portion of the first masking layer 206 during removal of the first masking layer 206 (see the description of FIG. 19 above).
  • the second side wall 214 may be formed on the side wall of the second masking layer 220, and then a first side wall 212 may be formed on the side wall of the second side wall 214 (see Fig. 19).
  • FIGS. 22 to 26 a flow of manufacturing a semiconductor device according to another embodiment of the present disclosure will be described with reference to FIGS. 22 to 26.
  • Figures 22-26 are similar to those in Figures 1-10 and indicate similar components. In the following description, the difference between this embodiment and the above embodiment will be mainly explained.
  • a substrate 2000 is provided on which an STI 2002 can be formed.
  • a thin oxide layer 2004 may alternatively be formed.
  • the substrate 2000 and the oxide layer 2004, reference may be made to the description of the substrate 100 and the oxide layer 104 in conjunction with FIGS. 1-2 above.
  • a first sub-masking layer 2006 having a thickness of about 100 to 200 nm is formed, for example, by deposition.
  • the first sub-masking layer 2006 can include a nitride (e.g., silicon nitride).
  • a first sub-side wall 2014 may be formed on the side wall of the first sub-masking layer 2006.
  • the first sub-spacer 2014 may comprise an oxide (e.g., silicon oxide) sized to correspond to the gate spacers of the semiconductor device (e.g., having a width of about 5-20 nm).
  • the first sub-masking layer 2006 and the first sub-spacer 2014 expose a portion of the active region (substantially corresponding to the subsequently formed source or drain region).
  • a source/drain formation process may be performed to form one of the source and drain regions in the exposed active region portion.
  • a halo (not shown), an extension region 2016, and a source/drain implant region 2018 can be formed using the processes described above in connection with Figures 3 and 4.
  • halo, extension 2016 and source/drain implant region 2018 reference may be made to the description above in connection with Figures 3 and 4.
  • a second masking layer 2020 is formed on the substrate to cover at least one of the source and drain regions formed as described above.
  • the second masking layer 2020 may include, for example, an oxide (e.g., silicon oxide).
  • a planarization process such as CMP may then be performed to expose the first sub-masking layer 2006, the first sub-spacer 2014, and then the first sub-masking layer 2006 is removed by selective etching.
  • SSWR 2010 may be formed by ion implantation.
  • a second sub-space wall 2012 is formed on the side wall of the first sub-spacer 2014.
  • the second sub-wall 2012 is formed to have a width of about 5 to 50 nm to cover a portion of the active region (substantially corresponding to the subsequently formed gate region).
  • the second sub-spacer 2012 may, for example, comprise polysilicon or amorphous silicon.
  • a third sub-space wall 2022 can be formed on the side wall of the second sub-wall 2012.
  • the third sub-spacer 2022 can include a nitride (e.g., silicon nitride) sized to correspond to the gate spacer of the semiconductor device (e.g., having a width of about 5-20 nm).
  • the second masking layer 2020, the first sub-spacer 214, the second sub-spacer 2012, and the third sub-spacer 2022 expose a portion of the active area.
  • a source/drain formation process may be performed to form the other of the source and drain regions in the exposed active region portion.
  • a halo (not shown), an extension 2024, and a source/drain implant region 2026 can be formed using the process described above in connection with FIG.
  • the halo, the extension 2024, and the source/drain implant region 2026 reference may be made to the above description in conjunction with FIG.
  • an annealing treatment such as spike annealing, laser annealing, rapid annealing, or the like may be performed to activate the implanted impurities to form the final source/drain regions 2028.
  • the second sub-spacer 2012 and the third sub-spacer 2022 may be removed by selective etching such that the first sub-spacer 2014 is left.
  • the second sub-spacer 2012 eg, polysilicon or amorphous silicon
  • the third sub-spacer 2022 eg, silicon nitride
  • a gate stack (including a gate dielectric layer 2030, a work function adjusting layer 2032, and a gate conductor 2034 in the form of a sidewall spacer) is formed, and a dielectric layer 2036 is formed.
  • the resulting device is also substantially similar to the device shown in Figure 16, except that the SSWR 2010 is biased to a different side.
  • IL is not mentioned when describing the embodiment shown in Figs. 22-26, the process of forming IL can be carried out as in the above embodiment.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Non-Volatile Memory (AREA)

Abstract

提供一种半导体器件及其制造方法，该方法可以包括：在衬底（100）上形成第一掩蔽层（106），并在第一掩蔽层（106）的侧壁上形成第一侧墙（112）；以第一掩蔽层（106）、第一侧墙（112）为掩模，形成源区和漏区之一；在衬底（100）上形成第二掩蔽层（120），并去除第一掩蔽层（106）；以第二掩蔽层（120）、第一侧墙（112）为掩模，形成源区和漏区中的另一个；去除第一侧墙（112）的至少一部分；以及形成栅介质层（130），并在第二掩蔽层（120）或者第一侧墙（112）的剩余部分的侧壁上以侧墙的形式形成栅导体（134）。

Description

半导体器件及其制造方法
本申请要求了 2012年 5月 15日提交的、 申请号为 201210150203.X、发明名称为
"半导体器件及其制造方法"的中国专利申请的优先权， 其全部内容通过引用结合在 本申请中。 技术领域
本公开涉及半导体领域， 更具体地， 涉及一种半导体器件及其制造方法。 背景技术
随着半导体器件的尺寸越来越小， 短沟道效应愈加明显。 为此， 提出了使用包括 高 K栅介质和金属栅导体的栅堆叠。 为避免栅堆叠的性能退化， 包括这种栅堆叠的半 导体器件通常利用替代栅工艺来制造。 替代栅工艺涉及在栅侧墙之间限定的孔隙中形 成高 K栅介质和金属栅导体。 然而， 由于器件尺寸的缩小， 要在如此小的孔隙中形成 高 K栅介质和金属导体越来越困难。 发明内容
本公开的目的至少部分地在于提供一种半导体器件及其制造方法。
根据本公开的一个方面， 提供了一种制造半导体器件的方法， 包括： 在衬底上形 成第一掩蔽层， 并在该第一掩蔽层的侧壁上形成第一侧墙； 以第一掩蔽层、 第一侧墙 为掩模， 形成源区和漏区之一； 在衬底上形成第二掩蔽层， 并去除第一掩蔽层； 以第 二掩蔽层、第一侧墙为掩模， 形成源区和漏区中另一个； 去除第一侧墙的至少一部分； 以及形成栅介质层， 并在第二掩蔽层或者第一侧墙的剩余部分的侧壁上以侧墙的形式 形成栅导体。
根据本公开的另一方面， 提供了一种制造半导体器件的方法， 包括： 在衬底上形 成第一掩蔽层； 以第一掩蔽层为掩模， 形成源区和漏区之一； 在衬底上形成第二掩蔽 层，并去除第一掩蔽层的至少一部分；在第二掩蔽层或者在第一掩蔽层的剩余部分（如 果存在的话） 的侧壁上形成第一侧墙； 以第二掩蔽层、 第一掩蔽层的剩余部分 （如果 存在的话）、 第一侧墙为掩模， 形成源区和漏区中另一个； 去除第一侧墙； 以及形成 栅介质层， 并在第二掩蔽层或者在第一掩蔽层的剩余部分的侧壁上以侧墙的形式形成 栅导体。
根据本公开的又一方面， 提供了一种半导体器件， 包括： 衬底； 以及在衬底上形 成的源区和漏区以及栅堆叠， 其中， 所述栅堆叠包括： 栅介质； 和栅导体， 所述栅导 体以侧墙形式形成于位于栅堆叠一侧的电介质层或者栅侧墙的侧壁上。 附图说明
通过以下参照附图对本公开实施例的描述， 本公开的上述以及其他目的、 特征和 优点将更为清楚， 在附图中：
图 1-9是示出了根据本公开实施例的制造半导体器件流程的示意图；
图 10是示出了根据本公开另一实施例的半导体器件的示意图；
图 11-17是示出了根据本公开另一实施例的制造半导体器件流程的示意图； 图 18-20是示出了根据本公开另一实施例的制造半导体器件流程的示意图； 图 21是示出了根据本公开另一实施例的半导体器件的示意图； 以及
图 22-26 是示出了根据本公开另一实施例的制造半导体器件的部分流程的示意 图。 具体实施方式
以下， 将参照附图来描述本公开的实施例。 但是应该理解， 这些描述只是示例性 的， 而并非要限制本公开的范围。 此外， 在以下说明中， 省略了对公知结构和技术的 描述， 以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。 这些图并非是按比例绘制 的， 其中为了清楚表达的目的， 放大了某些细节， 并且可能省略了某些细节。 图中所 示出的各种区域、 层的形状以及它们之间的相对大小、 位置关系仅是示例性的， 实际 中可能由于制造公差或技术限制而有所偏差， 并且本领域技术人员根据实际所需可以 另外设计具有不同形状、 大小、 相对位置的区域 /层。
在本公开的上下文中， 当将一层 /元件称作位于另一层 /元件 "上" 时， 该层 /元件 可以直接位于该另一层 /元件上， 或者它们之间可以存在居中层 /元件。 另外， 如果在 一种朝向中一层 /元件位于另一层 /元件"上"， 那么当调转朝向时， 该层 /元件可以位于 该另一层 /元件 "下"。 在常规工艺中， 在利用 "伪"栅堆叠以及该伪栅堆叠两侧的侧墙在衬底中制造出 源区和漏区之后， 保留两侧的侧墙而在侧墙之间限定出孔隙， 通过填充孔隙来形成真 正的栅堆叠。 与此不同， 在本公开中， 提出了一种 "替代侧墙"工艺。 在形成源区和 漏区之后， 保留位于源区和漏区之一一侧的材料层， 并在该保留的材料层的侧壁上以 侧墙的形式形成栅堆叠 （特别是， 栅导体）。 从而可以在较大的空间 （具体地， 大致 为栅区 +源区和漏区中另一个的区域） 上来形成栅堆叠， 相比于仅在侧墙之间的小孔 隙中形成栅堆叠的常规工艺， 可以使得工艺更加容易进行。
本公开可以各种形式呈现， 以下将描述其中一些示例。
首先， 参照图 1-9， 描述根据本公开一实施例的制造半导体器件的流程。
如图 1所示， 提供衬底 100。 该衬底 100可以是各种形式的衬底， 例如但不限于体 半导体材料衬底如体 Si衬底、 绝缘体上半导体 （SOI) 衬底、 SiGe衬底等。 在以下的 描述中， 为方便说明， 以体 Si衬底为例进行描述。 在衬底 100上， 可以形成有浅沟槽隔 离 （STI) 102， 用以隔离单独器件的有源区。 STI 102例如可以包括氧化物 （例如， 氧 化硅）。 这里需要指出的是， 在以下描述的示例中， 为方便说明， 仅描述了形成单个 器件的情况。 但是本公开不局限于此， 而是可以应用于形成两个或更多器件的情况。
接下来， 如图 2所示， 可选地在衬底 100的表面上例如通过沉积形成一薄氧化物层 (例如， 氧化硅） 104。 该氧化物层 104例如具有 5-lOnm的厚度， 可以在随后用来形成 界面层（IL)。在衬底 100上（在形成氧化物层 104的情况下， 在氧化物层 104的表面上) 例如通过沉积形成厚度约为 100-200nm的第一掩蔽层 106。 例如， 第一掩蔽层 1006可以 包括氮化物 （例如， 氮化硅）， 且可以通过例如反应离子刻蚀 （RIE)被构图为覆盖有 源区的一部分 （该部分大致对应于随后形成的源区或漏区）。
在形成氧化物层 104的情况下， 如图 3所示， 可以相对于第一掩蔽层 106 (例如， 氮化物） 和衬底 100 (例如， 体 Si)， 选择性刻蚀氧化物层 104， 以形成例如厚度约为 0.5-lnm的 IL 108。 这里， 为了图示方便， 并没有示出 IL 108的厚度与氧化物层 104的厚 度之间的差异。
另外， 如图 3所示， 在第一掩蔽层 106的侧壁上形成第一侧墙 112。 例如， 该第一 侧墙 112被形成为具有约 15nm-60nm的宽度， 以覆盖有源区的一部分（该部分大致对应 于随后形成的栅区）。 第一侧墙 112例如可以包括多晶硅或非晶硅。 存在多种手段来形 成侧墙， 在此不对侧墙的形成进行详细描述。
这样， 第一掩蔽层 106和第一侧墙 112露出了有源区的一部分。 此时， 可以进行源 /漏形成工艺， 来在该露出的有源区部分中形成源区和漏区之一。例如， 这可以如下进 行。
具体地， 如图 3 (其中的竖直箭头）所示， 可以进行延伸区 （extension)注入， 以 形成延伸区 116。 例如， 对于 p型器件， 可以通过注入 p型杂质如 In、 BF2或 B; 对于 n型 器件， 可以通过注入 n型杂质如 As或 P， 来形成延伸区。 这里需要指出的是， 图 3中的 虚线框 116仅仅是为了图示方便而示出为规则的矩形形状。 实际上， 延伸区 116的形状 由注入工艺决定， 并且可能没有明确的边界。 另外， 为了优化性能， 可以在延伸区注 入之前， 进行暈圈 （halo) 注入， 如图 3中的倾斜箭头所示。 例如， 对于 p型器件， 可 以通过注入 n型杂质如 As或 P; 对于 n型器件， 可以通过注入 p型杂质如 In、 BF2或 B， 来 形成暈圈 （未示出）。
然后， 如图 4中的箭头所示， 可以进行源 /漏注入， 形成源 /漏注入区 118。 对于 p型 器件， 可以通过注入 p型杂质如 In、 BF2或 B; 对于 n型器件， 可以通过注入 n型杂质如 As或 P， 来形成源 /漏注入区。 这里需要指出的是， 图 4中的虚线框 118仅仅是为了图示 方便而示出为规则的矩形形状。 实际上， 源 /漏注入区 118的形状由注入工艺决定， 并 且可能没有明确的边界。
接下来， 如图 5所示， 在衬底 100上形成第二掩蔽层 120， 以至少覆盖上述形成的 源区和漏区之一。 第二掩蔽层 120例如可以包括氧化物 （如氧化硅）。 然后可以进行平 坦化处理例如化学机械抛光 （CMP)， 以露出第一掩蔽层 106、 第一侧墙 112， 以便随 后进行处理。
随后， 如图 6所示， 可以通过相对于第一侧墙 112 (例如， 多晶硅或非晶硅） 以及 第二掩蔽层 120、 氧化物层 104 (例如， 氧化硅）， 选择性刻蚀第一掩蔽层 106 (例如， 氮化硅）， 以去除第一掩蔽层 106。 这种选择性刻蚀例如可以通过热磷酸来进行。
此时， 如图 6所示， 第二掩蔽层 120和第一侧墙 112露出了有源区的一部分。 此时， 可以进行源 /漏形成工艺，来在该露出的有源区部分中形成源区和漏区中另一个。例如， 这可以如下进行。
具体地， 如图 6所示， 可以进行延伸区 （extension) 注入， 以形成延伸区 124。 例 如， 对于 p型器件， 可以通过注入 p型杂质如 In、 BF2或 B; 对于 n型器件， 可以通过注 入 n型杂质如 As或 P， 来形成延伸区。 这里需要指出的是， 图 6中的虚线框 124仅仅是为 了图示方便而示出为规则的矩形形状。 实际上， 延伸区 124的形状由注入工艺决定， 并且可能没有明确的边界。 另外， 为了优化性能， 可以在延伸区注入之前， 进行暈圈 (halo) 注入。 例如， 对于 p型器件， 可以通过注入 n型杂质如 As或 P; 对于 n型器件， 可以通过注入 p型杂质如 In、 BF2或 B， 来形成暈圈 （未示出）。 然后， 可以进行源 /漏注 入， 形成源 /漏注入区 126。 对于 p型器件， 可以通过注入 p型杂质如 In、 BF2或 B; 对于 n 型器件， 可以通过注入 n型杂质如 As或 P， 来形成源 /漏注入区。 这里需要指出的是， 图 6中的虚线框 126仅仅是为了图示方便而示出为规则的矩形形状。实际上， 源 /漏注入 区 126的形状由注入工艺决定， 并且可能没有明确的边界。
接下来， 如图 7所示， 可以进行退火处理例如尖峰退火、 激光退火、 快速退火等， 以激活注入的杂质， 形成最终的源 /漏区 128。 然后， 可以通过选择性刻蚀， 去除第一 侧墙 112。 例如， 第一侧墙 112 (例如， 多晶硅或非晶硅） 可以通过 TMAH溶液来选择 性去除。 这样， 就在第二掩蔽层 120的一侧留下了较大的空间 （大致对应于栅区 +源区 和漏区中另一个的区域）， 从而可以容易地进行栅堆叠的形成。
然后， 如图 8所示， 形成栅堆叠。 具体地， 例如可以通过沉积形成栅介质层 130。 例如， 栅介质层 130可以包括高 K栅介质材料如 Hf02， 厚度可以为约 2-4nm。 可选地， 在形成栅介质 130之前， 可以重构 IL。 例如， 如以上参考附图 3所述， 可以通过对氧化 物层 104进行选择性刻蚀， 来形成 IL (未示出）。 在栅介质层 130上， 可以以侧墙的形 式形成栅导体 134。 在形成栅导体时， 例如可以通过控制侧墙形成工艺中的参数如沉 积厚度、 RIE参数等， 使得所形成的侧墙形式的栅导体 134基本上位于下方已经形成的 源区和漏区之间。 例如， 栅导体 134可以包括金属栅导体材料如 Ti 、 Co、 M、 Al、 W 及其合金等。 优选地， 在栅介质层 130和栅导体 134之间还可以形成功函数调节层 132。 功函数调节层 132例如可以包括 TaC、 TiN TaTbN、 TaErN TaYbN TaSiN HfSiN MoSiN RuTa、 NiTa、 MoN、 TiSiN、 TiCN、 TaAlC、 TiAlN TaN、 PtSi、 Ni3Si、 Pt、 Ru、 Ir、 Mo、 HfRu、 RuOx及其组合， 厚度可以约为 2-10nm。
此后， 如图 9所示， 可以通过沉积形成电介质层 136， 并进行平坦化处理如 CMP。 电介质层 136可以包括氧化物 （例如， 氧化硅）、 氮化物或其组合。 然后， 可以形成接 触部等外围部件， 在此不再赘述。
这样， 就得到了根据本公开的示例半导体器件。 如图 9所示， 该半导体器件可以 包括在衬底上形成的源区和漏区 （128) 以及栅堆叠 （130， 132, 134)。 栅堆叠， 尤 其是其中的栅导体 134， 以侧墙的形式形成于栅堆叠一侧 （图 13中的左侧） 的掩蔽层 (或者说， 电介质层） 120的侧壁上。
图 10是示出了根据本公开另一实施例的半导体器件的示意图。 图 10所示的半导体 器件与图 9所示的半导体器件的不同之处在于： 栅堆叠， 尤其是其中的栅导体 134， 以 侧墙的形式形成于栅堆叠一侧 （图 13中的左侧） 的第二侧墙 114的侧壁上。
图 10所示的器件可以按以上结合图 1-9所述的工艺来制造。 其中， 第二侧墙 114例 如可以是在去除第一侧墙 112 (参见以上结合图 7的描述） 之后， 在第二掩蔽层 120的 侧壁上另外形成的。 例如， 该第二侧墙 114可以包括氮化物 （例如， 氮化硅）， 其厚度 可以为 5-20nm。 或者， 第二侧墙 114例如可以是在去除第一侧墙 112 (参见以上结合图 7的描述） 的过程中， 通过保留第一侧墙 112的一部分而形成的。 或者， 第二侧墙 114 例如可以是形成在第一侧墙 112的侧壁上 （参见图 4)， 然后在该第二侧墙 114的侧壁上 再形成第二掩蔽层 120 (参见图 5 )。
接下来， 参照图 11-17， 描述根据本公开另一实施例的制造半导体器件的流程。 图 11-17与图 1-9中相似的附图标记表示相似的部件。 在以下描述中， 主要说明该实施例 与上述实施例之间的不同。
如图 11所示， 提供衬底 1000， 该衬底 1000上可以形成有 STI 1002。 在衬底 1000的 表面上， 可选地可以形成薄氧化物层 1004。 关于衬底 1000和氧化物层 1004的详情， 可 以参见以上结合图 1-2对于衬底 100和氧化物层 104的描述。
在衬底 1000上 （在形成氧化物层 1004的情况下， 在氧化物层 1004的表面上） 例如 通过沉积形成厚度约为 100-200nm的第一掩蔽层 1006。 例如， 第一掩蔽层 1006可以包 括氮化物 （例如， 氮化硅）， 且可以通过例如 RIE被构图为覆盖有源区的一部分 （该部 分大致对应于随后形成的源区或漏区）。
根据本公开的一个实施例， 为更好地控制短沟道效应以及抑制带间泄露， 如图 11 所示， 可以通过离子注入 （图中箭头所示）， 形成超陡后退阱 （SSWR) 1010。 例如， 对于 p型器件， 可以通过注入 n型杂质如 As或 P或 Sb; 对于 n型器件， 可以通过注入 p型 杂质如 In、 BF2或 B， 来形成 SSWR。 这里需要指出的是， 图 11中的虚线框 1010仅仅是 为了图示方便而示出为规则的矩形形状。实际上， SSWR 1010的形状由注入工艺决定， 并且可能没有明确的边界。
随后， 如图 12所示， 在掩蔽层 1006的侧壁上形成第一子侧墙 1012。 例如， 该第一 子侧墙 1012被形成为具有约 5-50nm的宽度， 以覆盖有源区的一部分（该部分大致对应 于随后形成的栅区）。 第一子侧墙 1012例如可以包括多晶硅或非晶硅。 在第一子侧墙 1012的侧壁上，可以形成第二子侧墙 1014。例如，第二子侧墙 1014可以包括氧化物（例 如， 氧化硅）， 其尺寸可以与半导体器件的栅侧墙相对应 （例如， 宽度为约 5-20nm)。 存在多种手段来形成侧墙， 在此不对侧墙的形成进行详细描述。
这样， 第一掩蔽层 1006和第一侧墙 （包括第一子侧墙 1012和第二子侧墙 1014) 露 出了有源区的一部分。此时， 可以进行源 /漏形成工艺， 来在该露出的有源区部分中形 成源区和漏区之一。例如，可以利用以上结合图 3和 4所述的工艺，形成暈圈（未示出）、 延伸区 1016和源 /漏注入区 1018。 关于暈圈、 延伸区 1016和源 /漏注入区 1018的详情， 可以参见以上结合图 3和 4的描述。
接下来， 如图 13所示， 在衬底上形成第二掩蔽层 1020， 以至少覆盖上述形成的源 区和漏区之一。 第二掩蔽层 1020例如可以包括氧化物 （例如， 氧化硅）。 然后可以进 行平坦化处理例如化学机械抛光 （CMP)， 以露出第一掩蔽层 1006、 第一侧墙 （包括 第一子侧墙 1012和第二子侧墙 1014)， 以便随后进行处理 （如以上结合图 5所述）。
然后， 如图 14所示， 可以通过选择性刻蚀， 去除第一掩蔽层 1006 (如以上结合图 6所述）。 然后， 可以在第一子侧墙 1012的侧壁上形成第二侧墙 1022。 例如， 第二侧墙 1022可以包括氮化物 （如， 氮化硅）， 其尺寸可以与半导体器件的栅侧墙相对应 （例 如， 宽度为约 5-20nm)。
这样， 如图 14所示， 第二掩蔽层 120、 第一侧墙 （包括第一子侧墙 1012和第二子 侧墙 1014) 和第二侧墙 1022露出了有源区的一部分。 此时， 可以进行源 /漏形成工艺， 来在该露出的有源区部分中形成源区和漏区中另一个。 例如， 可以利用以上结合图 6 所述的工艺， 形成暈圈 （未示出）、 延伸区 1024和源 /漏注入区 1026。 关于暈圈、 延伸 区 1024和源 /漏注入区 1026的详情， 可以参见以上结合图 6的描述。
接下来， 如图 15所示， 可以进行退火处理例如尖峰退火、激光退火、快速退火等， 以激活注入的杂质， 形成最终的源 /漏区 1028。
随后， 可以通过选择性刻蚀， 去除第二侧墙 1022和第一侧墙的一部分 （具体地， 第一子侧墙 1012)， 使得留下第二子侧墙 1014。 例如， 第二侧墙 1022 (例如， 氮化硅） 可以通过热磷酸来选择性去除， 第一子侧墙 1012 (例如， 多晶硅或非晶硅） 可以通过 TMAH溶液来选择性去除。 这样， 就在第二子侧墙 1014的一侧留下了较大的空间 （大 致对应于栅区 +所述源区和漏区中另一个的区域）， 从而可以容易地进行栅堆叠的形 成。
然后， 如图 16所示， 形成栅堆叠。 例如， 可以依次形成栅介质层 1030、 功函数调 节层 1032以及侧墙形式的栅导体 1034 (如以上结合图 8所述）。 此后， 可以通过沉积形 成电介质层 1036， 并进行平坦化处理如 CMP。 电介质层 1036可以包括氧化物 （例如， 氧化硅）、 氮化物或其组合 （如以上结合图 9所述）。
然后， 如图 17所示， 可以形成与源区和漏区相对应的接触部 1038。 接触部 1038例 如可以包括金属如 W、 Cu等。 根据一实施例， 为了增强接触， 还可以在源区和漏区中 形成金属硅化物层 1036， 从而接触部 1038通过金属硅化物层 1036与源区和漏区接触。 金属硅化物层 1036例如可以包括 NiPtSi。 存在多种手段来形成金属硅化物层 1036和接 触部 1038， 在此不再赘述。
这样， 就得到了根据本公开的示例半导体器件。 如图 17所示， 该半导体器件可以 包括在衬底上形成的源区和漏区 （1028) 以及栅堆叠 （1030， 1032, 1034)。 栅堆叠 的一侧 （图 17中的左侧）， 存在栅侧墙 1014。 栅堆叠， 尤其是其中的栅导体 1034， 以 侧墙的形式形成于第二子侧墙 （或者说， 栅侧墙） 1014的侧壁上。 该半导体器件可以 包括非对称的 SSWR 1010， 该 SSWR 1010大致在栅堆叠下方的半导体衬底中延伸， 并 延伸至栅堆叠一侧的源 /漏区中。
以下， 参照图 18-20， 描述根据本公开另一实施例的制造半导体器件的流程。 图 18-20与图 1-10中相似的附图标记表示相似的部件。在以下描述中， 主要说明该实施例 与上述实施例之间的不同。
如图 18所示， 提供衬底 200， 该衬底 200上可以形成有 STI 202。 在衬底 200的表面 上， 可选地可以形成薄氧化物层 204。 关于衬底 200和氧化物层 204的详情， 可以参见 以上结合图 1-2对于衬底 100和氧化物层 104的描述。
在衬底 200上 （在形成氧化物层 204的情况下， 在氧化物层 204的表面上） 例如通 过沉积形成厚度约为 100-200nm的第一掩蔽层 206。 例如， 掩蔽层 206可以包括氮化物 (例如， 氮化硅）， 且可以通过例如 RIE被构图为露出有源区的一部分 （该部分大致对 应于随后形成的源区或漏区）。 此时， 可以进行源 /漏形成工艺， 来在该露出的有源区 部分中形成源区和漏区之一。 例如， 可以利用以上结合图 3和 4所述的工艺， 形成暈圈 (未示出）、 延伸区 216和源 /漏注入区 218。 关于暈圈、 延伸区 216和源 /漏注入区 218的 详情， 可以参见以上结合图 3和 4的描述。
接下来， 如图 19所示， 在衬底上形成第二掩蔽层 220， 以至少覆盖与上述形成的 源区和漏区之一。 第二掩蔽层 220例如可以包括氧化物 （例如， 氧化硅）。 然后可以进 行平坦化处理例如 CMP， 以露出第一掩蔽层 206， 以便通过选择性刻蚀， 去除第一掩 蔽层 206。 然后， 在第二掩蔽层 220的侧壁上形成第一侧墙 212。 例如， 该第一侧墙 212 被形成为具有约 15nm-60nm的宽度， 以覆盖有源区的一部分 （该部分大致对应于随后 形成的栅区）。 第一侧墙 212例如可以包括多晶硅或非晶硅。
这样， 第二掩蔽层 220和第一侧墙 212露出了有源区的一部分。 此时， 可以进行源 /漏形成工艺， 来在该露出的有源区部分中形成源区和漏区中另一个。例如， 可以利用 以上结合图 6所述的工艺， 形成暈圈 （未示出）、 延伸区 224和源 /漏注入区 226。 关于暈 圈、 延伸区 224和源 /漏注入区 226的详情， 可以参见以上结合图 6的描述。
接下来， 如图 20所示， 可以进行退火处理例如尖峰退火、激光退火、快速退火等， 以激活注入的杂质， 形成最终的源 /漏区 228。
随后， 可以通过选择性刻蚀， 去除第一侧墙 212。 例如， 第一侧墙 212 (例如， 多 晶硅或非晶硅） 可以通过 TMAH溶液来选择性去除。 这样， 就在第二掩蔽层 220的一 侧留下了较大的空间 （大致对应于栅区 +所述源区和漏区中另一个的区域）， 从而可以 容易地进行栅堆叠的形成。 例如， 可以依次形成栅介质层 230、 功函数调节层 232以及 侧墙形式的栅导体 234 (如以上结合图 8所述）。 图 20所示的器件与图 8所示的器件在结 构上基本一致。 之后可以沉积电介质 （例如， 参见图 21所示的 236) 并进行平坦化， 形成接触部等外围部件， 在此不再赘述。
尽管在对图 18-20所示的实施例进行描述时并未提及 IL，但是可以如上述实施例一 样进行形成 IL的工艺。
图 21是示出了根据本公开另一实施例的半导体器件的示意图。 图 21所示的半导体 器件与图 20所示的半导体器件的不同之处在于： 栅堆叠， 尤其是其中的栅导体 234， 以侧墙的形式形成于栅堆叠一侧 （图 13中的左侧） 的第二侧墙 214的侧壁上。
图 21所示的器件可以按以上结合图 18-20所述的工艺来制造。 其中， 第二侧墙 214 例如可以是在去除第一侧墙 212 (参见以上结合图 20的描述） 之后， 在第二掩蔽层 220 的侧壁上另外形成的。 例如， 该第二侧墙 214可以包括氮化物 （例如， 氮化硅）， 其厚 度可以为 5-20nm。 或者， 第二侧墙 214例如可以是在去除第一掩蔽层 206 (参见以上结 合图 19的描述） 的过程中， 通过保留第一掩蔽层 206的一部分而形成的。 或者， 第二 侧墙 214可以形成在第二掩蔽层 220的侧壁上， 然后在第二侧墙 214的侧壁上形成第一 侧墙 212 (参见图 19)。
以下， 参照图 22~26， 描述根据本公开另一实施例的制造半导体器件的流程。 图 22-26与图 1-10中相似的附图标记表示相似的部件。在以下描述中， 主要说明该实施例 与上述实施例之间的不同。
如图 22所示， 提供衬底 2000， 该衬底 2000上可以形成有 STI 2002。 在衬底 2000的 表面上， 可选地可以形成薄氧化物层 2004。 关于衬底 2000和氧化物层 2004的详情， 可 以参见以上结合图 1-2对于衬底 100和氧化物层 104的描述。
在衬底 2000上 （在形成氧化物层 2004的情况下， 在氧化物层 2004的表面上） 例如 通过沉积形成厚度约为 100-200nm的第一子掩蔽层 2006。 例如， 第一子掩蔽层 2006可 以包括氮化物 （例如， 氮化硅）。 在第一子掩蔽层 2006的侧壁上， 可以形成第一子侧 墙 2014。 例如， 第一子侧墙 2014可以包括氧化物 （例如， 氧化硅）， 其尺寸可以与半 导体器件的栅侧墙相对应 （例如， 宽度为约 5-20nm)。 这样， 第一子掩蔽层 2006和第 一子侧墙 2014露出有源区的一部分 （大致对应于随后形成的源区或漏区）。 此时， 可 以进行源 /漏形成工艺， 来在该露出的有源区部分中形成源区和漏区之一。例如， 可以 利用以上结合图 3和 4所述的工艺，形成暈圈（未示出）、延伸区 2016和源 /漏注入区 2018。 关于暈圈、 延伸区 2016和源 /漏注入区 2018的详情， 可以参见以上结合图 3和 4的描述。
接下来， 如图 23所示， 在衬底上形成第二掩蔽层 2020， 以至少覆盖与上述形成的 源区和漏区之一。 第二掩蔽层 2020例如可以包括氧化物 （例如， 氧化硅）。 然后可以 进行平坦化处理例如 CMP， 以露出第一子掩蔽层 2006、 第一子侧墙 2014， 之后通过选 择性刻蚀， 去除第一子掩蔽层 2006。
根据本公开的一实施例， 为更好地控制短沟道效应以及抑制带间泄露， 如图 23所 示， 可以通过离子注入， 形成 SSWR 2010。 关于 SSWR 2010的详情， 可以参见以上结 合图 11的描述。
然后， 如图 24所示， 在第一子侧墙 2014的侧壁上形成第二子侧墙 2012。 第二子侧 墙 2012被形成为具有约 5-50nm的宽度， 以覆盖有源区的一部分（大致对应于随后形成 的栅区）。 第二子侧墙 2012例如可以包括多晶硅或非晶硅。 在第二子侧墙 2012的侧壁 上， 可以形成第三子侧墙 2022。 例如， 第三子侧墙 2022可以包括氮化物 （例如， 氮化 硅）， 其尺寸可以与半导体器件的栅侧墙相对应 （例如， 宽度为约 5-20nm)。 这样， 第 二掩蔽层 2020、 第一子侧墙 214、 第二子侧墙 2012和第三子侧墙 2022露出了有源区的 一部分。此时， 可以进行源 /漏形成工艺， 来在该露出的有源区部分中形成源区和漏区 中另一个。例如，可以利用以上结合图 6所述的工艺，形成暈圈（未示出）、延伸区 2024 和源 /漏注入区 2026。 关于暈圈、 延伸区 2024和源 /漏注入区 2026的详情， 可以参见以 上结合图 6的描述。
接下来， 如图 25所示， 可以进行退火处理例如尖峰退火、激光退火、快速退火等， 以激活注入的杂质， 形成最终的源 /漏区 2028。 随后， 可以通过选择性刻蚀， 去除第二子侧墙 2012和第三子侧墙 2022， 使得留下 第一子侧墙 2014。 例如， 第二子侧墙 2012 (例如， 多晶硅或非晶硅） 可以通过 TMAH 溶液来选择性去除， 第三子侧墙 2022 (例如， 氮化硅）可以通过热磷酸来选择性去除。 这样， 就在第一子侧墙 2014的一侧留下了较大的空间 （大致对应于栅区 +所述源区和 漏区中另一个的区域）， 从而可以容易地进行栅堆叠的形成。
接下来的操作可以与图 16所示的操作相同，在此不再赘述。例如，形成栅堆叠（包 括栅介质层 2030、 功函数调节层 2032和侧墙形式的栅导体 2034)， 并形成电介质层 2036。 得到的器件与图 16所示的器件也基本上类似， 除了 SSWR 2010偏向不同一侧之 外。
尽管在对图 22-26所示的实施例进行描述时并未提及 IL，但是可以如上述实施例一 样进行形成 IL的工艺。
在以上的描述中， 对于各层的构图、 刻蚀等技术细节并没有做出详细的说明。 但 是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。 另外， 为了形成同一结构， 本领域技术人员还可以设计出与以上描述的方法并不完全 相同的方法。 另外， 尽管在以上分别描述了各实施例， 但是这并不意味着各个实施例 中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。 但是， 这些实施例仅仅是为了说明的目的， 而并非为了限制本公开的范围。 本公开的范围由所附权利要求及其等价物限定。 不脱 离本公开的范围， 本领域技术人员可以做出多种替代和修改， 这些替代和修改都应落 在本公开的范围之内。

Claims

权 利 要 求
1 . 一种制造半导体器件的方法， 包括：
在衬底上形成第一掩蔽层， 并在该第一掩蔽层的侧壁上形成第一侧墙； 以第一掩蔽层、 第一侧墙为掩模， 形成源区和漏区之一；
在衬底上形成第二掩蔽层， 并去除第一掩蔽层；
以第二掩蔽层、 第一侧墙为掩模， 形成源区和漏区中另一个；
去除第一侧墙的至少一部分； 以及
形成栅介质层， 并在第二掩蔽层或者第一侧墙的剩余部分的侧壁上以侧墙的形式 成栅导体。
2. 根据权利要求 1所述的方法， 其中， 形成第一侧墙的操作包括：
在第一掩蔽层的侧壁上形成第一子侧墙； 以及
在第一子侧墙的侧壁上形成第二子侧墙。
3. 根据权利要求 2所述的方法， 其中， 形成源区和漏区中另一个的操作包括： 在第一侧墙的侧壁上形成第二侧墙；
以第二掩蔽层、 第一侧墙和第二侧墙为掩模， 形成所述源区和漏区中另一个。
4. 根据权利要求 3所述的方法， 其中， 去除第一侧墙的至少一部分包括： 去除第二侧墙和第一子侧墙。
5. 根据权利要求 3所述的方法， 其中，
第一掩蔽层包括氮化物，
第二掩蔽层包括氧化物，
第一子侧墙包括多晶硅或非晶硅，
第二子侧墙包括氧化物，
第二侧墙包括氮化物。
6. 根据权利要求 1所述的方法， 还包括：
以第一掩蔽层为掩模， 在衬底中形成超陡后退阱。
7. 根据权利要 1所述的方法， 其中， 形成源区或漏区包括：
执行延伸区注入； 和
执行源 /漏注入。
8. 根据权利要求 8所述的方法， 其中， 形成源区或漏区还包括： 执行暈圈注入。
9. 根据权利要求 1所述的方法， 还包括：
在衬底上形成界面层。
10. —种制造半导体器件的方法， 包括：
在衬底上形成第一掩蔽层；
以第一掩蔽层为掩模， 形成源区和漏区之一；
在衬底上形成第二掩蔽层， 并去除第一掩蔽层的至少一部分；
在第二掩蔽层或者在第一掩蔽层的剩余部分的侧壁上形成第一侧墙；
以第二掩蔽层、 可能的第一掩蔽层的剩余部分、 第一侧墙为掩模， 形成源区和漏 区中另一个；
去除第一侧墙； 以及
形成栅介质层， 并在第二掩蔽层或者在第一掩蔽层的剩余部分的侧壁上以侧墙的 形式形成栅导体。
11 . 根据权利要求 10所述的方法， 其中， 形成第一掩蔽层的操作包括： 形成第一子掩蔽层； 以及
在第一子掩蔽层的侧壁上形成第一子侧墙。
12. 根据权利要求 11 所述的方法， 其中， 去除第一掩蔽层的至少一部分的操作 包括：
去除第一子掩蔽层。
13. 根据权利要求 12所述的方法， 其中， 形成第一侧墙的操作包括： 在第一子侧墙的侧壁上形成第二子侧墙； 以及
在第二子侧墙的侧壁上形成第三子侧墙。
14. 根据权利要求 13所述的方法， 其中，
第一掩蔽层包括氮化物，
第二掩蔽层包括氧化物，
第一子侧墙包括氧化物，
第二子侧墙包括多晶硅或非晶硅，
第三子侧墙包括氮化物。
15. 根据权利要求 11所述的方法， 还包括：
以第二掩蔽层和第一子侧墙为掩模， 在衬底中形成超陡后退阱。
16. 一种半导体器件， 包括：
衬底； 以及
在衬底上形成的源区和漏区以及栅堆叠，
其中， 所述栅堆叠包括：
栅介质； 和
栅导体，所述栅导体以侧墙形式形成于位于栅堆叠一侧的电介质层或者栅侧 墙的侧壁上。
17. 根据权利要求 16所述的半导体器件， 其中， 栅介质层包括高 K电介质材料， 栅导体包括金属栅导体材料。
18. 根据权利要求 16所述的半导体器件， 还包括： 设置在栅介质层和栅导体之 间的功函数调节层。
19. 根据权利要求 18所述的半导体器件， 其中， 所述功函数调节层包括 TaC、 窗、 TaTbN、 TaErN TaYbN TaSiN、 HfSiN MoSiN、 RuTa、 NiTa、 MoN、 TiSiN、 TiCN TaAlC、 TiAlN TaN、 PtSi、 Ni3Si Pt、 Ru、 Ir、 Mo、 HfRu、 RuOx及其组合。
20. 根据权利要求 16所述的半导体器件， 还包括：
在衬底中形成的非对称超陡后退阱， 该超陡后退阱延伸至源区或漏区一侧。
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