WO2013168689A1 - スイッチモジュール - Google Patents

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WO2013168689A1
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electrode
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multilayer substrate
inner layer
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小野農史
上嶋孝紀
Original Assignee
株式会社村田製作所
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Definitions

  • the present invention relates to a switch module that transmits and receives a plurality of communication signals through a common antenna.
  • FIG. 6A is a block diagram illustrating a general circuit configuration example of the switch module.
  • the front end circuit FEC shown in FIG. 6A includes a switch circuit SW, a common end side circuit 104, and switching end side circuits 107A to 107H.
  • the switch circuit SW is configured to be able to switch the switching ports PIC11 to PIC18 connected to the common port PIC01.
  • the common end side circuit 104 is provided between the antenna and the common port PIC01 of the switch circuit SW.
  • the common end side circuit 104 serves as an electrostatic breakdown protection circuit and a matching circuit.
  • the common end side circuit 104 may be configured as a coupler, a filter circuit, a single matching circuit, a single electrostatic breakdown protection circuit, a composite circuit combining them, or the like.
  • the switching end side circuits 107A to 107H are provided between the communication circuit of each communication system and the switching ports PIC11 to PIC18 of the switch circuit SW.
  • the switching end side circuit 107A is a low band side transmission filter
  • the switching end side circuit 107B is a high band side transmission filter
  • the switching end side circuits 107C to 107H are transmission lines.
  • the switching end side circuits 107A to 107H may be configured as a transmission filter, a reception filter, a duplexer, an inductor, a capacitor, a transmission line, and the like.
  • Such a front-end circuit FEC is usually configured as a switch module using a multilayer substrate.
  • the circuit elements of the switch circuit SW, the circuit elements of the common end side circuit 104, the circuit elements of the switching end side circuits 107A to 107H, etc. are mounted components mounted on the surface of the multilayer substrate, and the surface, bottom surface, and It is formed by an electrode pattern or the like formed inside.
  • FIG. 6B is a schematic cross-sectional view showing a conventional configuration example of the switch module.
  • the switch module 101 shown in FIG. 6B constitutes a front-end circuit FEC, and includes a multilayer substrate 111 and chip-type elements 121A to 121C.
  • the multilayer substrate 111 includes a connection wiring 112, an inner layer ground electrode 113, an element mounting electrode 114, and an external connection electrode 115.
  • the external connection electrode 115 is an electrode for mounting the switch module 101 on an external substrate.
  • the element mounting electrode 114 is an electrode on which the chip-type elements 121A to 121C are mounted, and is connected to the inner layer ground electrode 113 and the external connection electrode 115 via the connection wiring 112.
  • the inner layer ground electrode 113 is connected to the ground potential via the external connection electrode 115.
  • the chip-type element 121A is a circuit element that constitutes the switch circuit SW.
  • the chip-type element 121 ⁇ / b> B is a circuit element that constitutes the common end circuit 104.
  • the chip-type element 121C is a circuit element constituting the switching end side circuit
  • the conventional switch module 101 has the following problems.
  • the chip type element 121B constituting the common end side circuit and the connection wiring 112 connected to the chip type element 121B are connected to or close to the inner layer ground electrode 113, so that the common end side is arranged. Unnecessary coupling occurs through the inner ground electrode 113 inside the circuit 104.
  • the chip-type element 121C constituting the switching terminal side circuit and the connection wiring 112 connected to the chip-type element 121C are connected to or close to the inner-layer ground electrode 113, whereby the inner-layer ground. Unnecessary coupling through the inner-layer ground electrode 113 occurs between the chip-type element 121B and the chip-type element 121C that are connected to or close to the electrode 113.
  • an object of the present invention is to realize a switch module capable of suppressing the occurrence of coupling through the inner layer ground electrode and realizing good characteristics.
  • the present invention relates to a switch module configured to include a multilayer substrate, and includes a switch circuit, a common end side circuit, a plurality of switching end side circuits, and an inner layer ground electrode.
  • the multilayer substrate is formed by laminating a plurality of dielectric layers and a plurality of electrode layers.
  • the switch circuit has a common end and a plurality of switching ends, and is configured to be able to switch the switching end connected to the common end.
  • the common end side circuit is connected to the common end of the switch circuit and includes a first circuit element.
  • the plurality of switching end side circuits are respectively connected to the switching ends of the switch circuit.
  • the inner layer ground electrode is formed on any one of the plurality of electrode layers so as to overlap the plurality of switching end side circuits in plan view from the stacking direction of the multilayer substrate.
  • the inner ground electrode closest to the first circuit element is arranged so as not to overlap the first circuit element in plan view from the stacking direction of the multilayer substrate.
  • the inner layer ground electrode closest to the first circuit element has a notch or an opening formed in a region overlapping the first circuit element in plan view from the stacking direction of the multilayer substrate. is there.
  • the inner layer ground electrode closest to the first circuit element has a via electrode connected to the inner layer ground electrode around a region overlapping the first circuit element in plan view from the stacking direction of the multilayer substrate. It is preferable that
  • the first circuit element may be a coupler constituted by a main line and a sub line.
  • a via electrode connected to the inner layer ground electrode is disposed between the wiring electrode connected to the main line and the wiring electrode connected to the sub line.
  • the wiring electrode connected to the main line and the wiring electrode connected to the sub line are routed by different electrode layers.
  • an inner layer ground electrode is disposed between the electrode layer around which the wiring electrode connected to the main line is routed and the electrode layer around which the wiring electrode connected to the sub line is routed. It is preferable.
  • the coupling between the main line and the sub line of the coupler can be suppressed via the inner-layer ground electrode closest to the coupler as the first circuit element, and the deterioration of the characteristics of the switch module can be prevented. it can.
  • the switch module of the present invention may include a second circuit element connected to the first circuit element.
  • the second circuit element may be a matching circuit.
  • the common terminal side circuit passes through the inner layer ground electrode.
  • the inner layer ground electrode closest to the first circuit element does not overlap the first circuit element in plan view from the stacking direction of the multilayer substrate.
  • FIG. 1A is a block diagram showing a circuit configuration of a switch module according to the present embodiment.
  • the front end circuit FEC1 shown in FIG. 1A includes a switch circuit SW, a common end side circuit 4, and switching end side circuits 7A to 7H.
  • the switch circuit SW has a power supply port PICVdd, control ports PICVc1 to PICVc4, a common port PIC01, and switching ports PIC11 to PIC18.
  • the power supply port PICVdd is a port to which the drive voltage of the switch circuit SW is applied.
  • the control ports PICVc1 to PICVc4 are ports to which control voltages are respectively applied.
  • the common port PIC01 is a port corresponding to a common end in the present embodiment.
  • the switching ports PIC11 to PIC18 are ports corresponding to the switching end in the present embodiment.
  • the switch circuit SW is driven by applying a drive voltage (Vdd) to the power supply port PICVdd.
  • the switch circuit SW applies the control voltage (Vc1, Vc2, Vc3, VC4) to the control ports PICVc1, PICVc2, PICVc3, and PICVc4 during driving, so that the control voltage (Vc1, Vc2, Vc3, VC4) is applied.
  • Vdd drive voltage
  • Vc1, Vc2, Vc3, VC4 the control voltage
  • any one of the switching ports PIC11 to PIC18 is connected to the common port PIC01.
  • the front end circuit FEC1 has external connection ports PMANT, PMCPL, PMVdd, PMVc1 to PMVc4, PM11 to PM18.
  • the external connection port PMANT is a port through which an antenna signal flows.
  • the external connection port PMCPL is a port through which a coupling signal flows.
  • the external connection port PMVdd is a port to which a drive voltage (Vdd) is applied.
  • the external connection ports PMVc1 to PMVc4 are ports to which control signals (Vc1 to Vc4) are applied.
  • the external connection ports PM11 to PM18 are ports connected to a transmission system circuit, a reception system circuit, or a transmission / reception circuit.
  • the common end side circuit 4 is provided between the external connection port PMANT and the external connection port PMCPL and the common port PIC01.
  • the common terminal side circuit 4 includes a matching circuit 2 and a coupler CPL.
  • the matching circuit 2 is a circuit for matching the impedances of the external connection port PMANT side and the common port PIC01 side.
  • the coupler CPL includes a main line 3A and a sub line 3B coupled to the main line 3A. Both ends of the main line 3A are connected to the matching circuit 2 and the external connection port PMANT. One end of the sub line 3B is grounded via a termination resistor, and the other end is connected to the external connection port PMCPL via an attenuator.
  • the switching end side circuit 7A is configured as a transmission filter connected to the external connection port PM11 and the switching port PIC11. This switching end side circuit 7A passes a GSM (registered trademark) 850 transmission signal or a GSM (registered trademark) 900 transmission signal, and attenuates harmonics of those transmission signals.
  • GSM registered trademark
  • GSM registered trademark
  • the switching end side circuit 7B is configured as a transmission filter connected to the external connection port PM12 and the switching port PIC12.
  • the switching end side circuit 7B passes a GSM (registered trademark) 1800 transmission signal or a GSM (registered trademark) 1900 transmission signal, and attenuates harmonics of those transmission signals.
  • the switching end side circuit 7C is configured as a transmission line connected to the external connection port PM13 and the switching port PIC13.
  • the switching end side circuit 7C is provided as a preliminary, and can be used by connecting an arbitrary circuit to the external connection port PM13.
  • the switching end side circuit 7D is configured as a transmission line connected to the external connection port PM14 and the switching port PIC14.
  • This switching terminal side circuit 7D is provided as a preliminary, and can be used by connecting an arbitrary circuit to the external connection port PM14.
  • the switching end side circuit 7E is configured as a duplexer connected to the external connection port PM15 and the switching port PIC15.
  • the switching end side circuit 7E separates and transmits a transmission signal and a reception signal of a predetermined band class (Band 5) of the CDMA communication system.
  • the switching end side circuit 7F is configured as a duplexer connected to the external connection port PM16 and the switching port PIC16.
  • the switching end side circuit 7F separates and transmits a transmission signal and a reception signal of a predetermined band class (Band 8) of the CDMA communication system.
  • the switching end side circuit 7G is configured as a duplexer connected to the external connection port PM17 and the switching port PIC17.
  • the switching end side circuit 7G separates and transmits a transmission signal and a reception signal of a predetermined band class (Band 2) of the CDMA communication system.
  • the switching end side circuit 7H is configured as a duplexer connected to the external connection port PM18 and the switching port PIC18.
  • the switching end side circuit 7H separates and transmits a transmission signal and a reception signal of a predetermined band class (Band 1) of the CDMA communication system.
  • the front end circuit FEC1 is configured as a switch module 1 (not shown) using a multilayer substrate.
  • the circuit elements of the switch circuit SW, the circuit elements of the common end side circuit 4, and the circuit elements constituting the switching end side circuits 7A to 7H are mounted components mounted on the surface of the multilayer substrate, the surface of the multilayer substrate, It is formed by an electrode pattern or the like formed on the bottom surface and inside.
  • FIG. 1B is a schematic diagram illustrating a cross-sectional configuration of the switch module according to the first embodiment.
  • the switch module 1 shown in FIG. 1B includes a multilayer substrate 11 and chip-type elements 21A to 21C.
  • the multilayer substrate 11 is composed of a low-temperature sintered ceramic multilayer substrate (LTCC) formed by laminating a plurality of ceramic layers and a plurality of electrode layers, and includes connection wirings 12A to 12E, inner layer ground electrodes 13A and 13B, Device mounting electrodes 14A to 14C, external connection electrodes 15A and 15B, and ground connection via electrodes 16A and 16B are provided.
  • LTCC low-temperature sintered ceramic multilayer substrate
  • External connection electrodes 15A and 15B are electrodes for mounting the switch module 1 on an external substrate, and also serve as external connection ports.
  • the external connection electrode 15A is an external connection port connected to the ground potential.
  • the element mounting electrodes 14A to 14C are electrodes on which the chip-type elements 21A to 21C are mounted, and the external connection electrodes 15A and 15A are connected via the connection wirings 12A to 12E, the inner layer ground electrodes 13A and 13B, and the ground connection via electrodes 16A and 16B. 15B.
  • the inner layer ground electrodes 13A and 13B are connected to each other via ground connection via electrodes 16A and 16B, and are connected to the ground potential via the external connection electrode 15A.
  • the chip-type element 21A is a circuit element such as a duplexer 6A to 6D, a chip resistor, a chip inductor, or a chip capacitor that constitutes the switching end side circuits 7A to 7H.
  • the chip-type element 21B is a coupler CPL that includes a main line and a sub line.
  • the chip-type element 21 ⁇ / b> C is a circuit element such as a matching circuit, a terminating resistor, and an attenuator that is connected to the coupler CPL and constitutes the common end circuit 4.
  • a switch IC constituting the switch circuit SW is also mounted on the element mounting surface of the multilayer substrate 11.
  • the inner-layer ground electrode 13A is formed on the electrode layer adjacent to the chip-type element 21B, which is the coupler CPL, and the connection wiring 12B connected to the chip-type element 21B.
  • the inner ground electrode 13A is formed on almost the entire surface of the electrode layer except for the opening 17 formed in a region overlapping the chip-type element 21B in plan view from the stacking direction of the multilayer substrate 11. That is, the inner-layer ground electrode 13A overlaps the chip-type element 21A, which is a circuit element constituting the switching end side circuit, and the chip-type element 21C, which is the second circuit element constituting the common end side circuit.
  • the chip-type element 21B which is the first circuit element constituting the common end side circuit, is formed so as not to overlap.
  • the inner layer ground electrode 13B provided below the inner layer ground electrode 13A is not provided with an opening and faces the chip-type element 21B. However, the inner layer ground electrode 13B extends from the chip-type element 21B.
  • the coupling between the main line 3A and the sub line 3B of the coupler CPL and the inner layer ground electrode 13B is extremely weak because it is provided on the electrode layer at a distant position.
  • the presence of the inner layer ground electrode 13B causes the main line 3A and the sub line 3B to The bond between is rarely strengthened.
  • the coupler CPL is hardly coupled to other circuit elements (for example, the switching end side circuits 7A to 7H) via the inner layer ground electrode 13A. Thereby, the switch module 1 can have a favorable characteristic.
  • the ground connection via electrodes 16A and 16B connecting the inner layer ground electrode 13A and the inner layer ground electrode 13B are connected to the inner layer ground electrode 13A around the opening 17. Then, it extends in the stacking direction of the multilayer substrate 11 from the connection position with the inner layer ground electrode 13A and is connected to the inner layer ground electrode 13B.
  • the chip-type element 21B at the position facing the opening 17 from being coupled to the wiring electrodes 12D and 12E beyond the ground connection via electrodes 16A and 16B. That is, the coupling between the coupler CPL and the circuit elements connected to the wiring electrodes 12D and 12E (for example, the circuit element constituting the switching end side circuit and the second circuit element constituting the common end side circuit) is suppressed.
  • the coupling between the main line 3A and the sub line 3B of the coupler CPL and the coupling between the coupler CPL and the switching end side circuits 7A to 7H can be effectively prevented.
  • FIG. 1C is a stacking diagram of the multilayer substrate 11 according to the embodiment of the switch module 1.
  • the multilayer substrate 11 shown here is a laminate of 19 ceramic layers (dielectric layers).
  • a predetermined electrode pattern is formed on the upper or lower surface of each dielectric layer, and each dielectric layer A via electrode for connecting the layers is formed in the inside.
  • the via electrode is indicated by a small-diameter circle in the drawing.
  • the uppermost dielectric layer is referred to as dielectric layer PL1
  • the numerical value increases toward the lower layer side
  • the lowermost dielectric layer is referred to as dielectric layer PL19.
  • a plurality of element mounting electrodes are formed on the top surface of the dielectric layer PL1 located on the uppermost layer of the multilayer substrate 11.
  • a plurality of chip-type elements are mounted on the element mounting electrode.
  • the chip type element the coupler CPL, the switch circuit SW, the duplexer constituting the switching end side circuits 7E to 7H, the switching end side circuits 7A and 7B, the matching circuit 2, the attenuator, and the termination constituting the front end circuit FEC1 described above.
  • Circuit elements such as a chip resistor, a chip inductor, and a chip capacitor constituting the resistor are used.
  • a plurality of pattern electrodes and a plurality of via electrodes are formed on the dielectric layers PL2 and PL3 located in the second layer and the third layer of the multilayer substrate 11. These pattern electrodes are used for connection between the element mounting electrode and the internal wiring.
  • a plurality of via electrodes are formed in the dielectric layer PL4 located in the fourth layer of the multilayer substrate 11.
  • Inner layer ground electrode 13A1 has a function for preventing the pattern electrodes of dielectric layers PL2 and PL3 from being coupled to the electrodes of dielectric layers PL6 to PL13.
  • the inner ground electrode 13A1 includes an opening 17 in a region overlapping the chip type element of the coupler CPL when the multilayer substrate 11 is viewed in plan from the stacking direction.
  • a plurality of via electrodes are formed in the dielectric layer PL6 located in the sixth layer of the multilayer substrate 11.
  • a plurality of pattern electrodes and a plurality of via electrodes are formed on the dielectric layers PL7 to PL11 located in the seventh layer to the tenth layer of the multilayer substrate 11. These are mainly used to form inductors.
  • a plurality of via electrodes are formed in the dielectric layers PL12 and PL13 located in the twelfth layer and the thirteenth layer of the multilayer substrate 11.
  • Inner layer ground electrodes 13A2 and 13A3 and a plurality of via electrodes are formed on the dielectric layer PL14 located in the fourteenth layer of the multilayer substrate 11.
  • Inner layer ground electrodes 13A2 and 13A3 are formed separately from each other, and are provided to prevent the electrodes of dielectric layers PL6 to PL13 from being coupled to the electrodes of dielectric layers PL15 to PL17.
  • the inner layer ground electrode 13A2 includes an opening 17 in a region overlapping the chip type element of the coupler CPL when the multilayer substrate 11 is viewed in plan from the stacking direction.
  • a plurality of pattern electrodes and a plurality of via electrodes are formed on the dielectric layers PL15 to PL17 located in the fifteenth to seventeenth layers of the multilayer substrate 11. These are mainly used for forming capacitors.
  • an inner layer ground electrode 13B1 and a plurality of via electrodes are formed in the dielectric layer PL18 located on the eighteenth layer of the multilayer substrate 11.
  • the inner layer ground electrode 13B1 is provided to prevent the electrodes of the dielectric layers PL15 to PL17 from being coupled to the electrode serving as the external connection port of the dielectric layer PL19, and substantially the entire surface excluding the outer peripheral portion of the dielectric layer PL18. Is formed.
  • an inner layer ground electrode 13B2 In the dielectric layer PL19 located in the nineteenth layer of the multilayer substrate 11, an inner layer ground electrode 13B2, a plurality of via electrodes, and a plurality of electrodes serving as external connection ports are formed.
  • the inner layer ground electrode 13B2 is provided in order to prevent the electrodes to be external connection ports from being coupled to each other.
  • the multilayer substrate 11 of this embodiment is configured by laminating the above dielectric layers PL1 to PL19.
  • An antenna line LAnt that is a wiring connecting between the coupler CPL and the external connection port PMANT includes a via electrode provided in the dielectric layers PL1 to PL15 and a pattern for routing provided in the dielectric layer PL16. It is composed of wiring and via electrodes provided in the dielectric layers PL16 to PL19.
  • a switch line Lsw that is a wiring connecting the coupler CPL and the switch circuit SW via the matching circuit 2 is provided in the via electrode provided in the dielectric layers PL1 to PL8 and the dielectric layer PL9.
  • the pattern wiring for routing and via electrodes provided in the dielectric layers PL9 to PL16.
  • the sub-line line LSub which is a wiring connected to the sub-line 3B of the coupler CPL, includes a pattern wiring for routing provided in the dielectric layer PL2 and via electrodes provided in the dielectric layers PL3 to PL19. It is configured.
  • the ground line LGnd for ensuring isolation is composed of via electrodes provided in the dielectric layers PL5 to PL17.
  • the ground line LGnd for securing isolation is arranged along the periphery of the opening 17 formed in the inner layer ground electrodes 13A1 and 13A2.
  • the opening (notch) facing the chip-type element that is the coupler CPL is formed in the inner-layer ground electrodes 13A1 and 13A2 adjacent to the chip-type element that is the coupler CPL.
  • Part) 17 is provided.
  • a ground line LGnd for securing isolation is arranged around the opening (notch) 17 by ground connection via electrodes connecting the inner layer ground electrodes 13A1 and 13A2. Thereby, it is possible to suppress the coupler CPL from being coupled to another circuit element or wiring beyond the ground line LGnd.
  • the sub line line LSub is led to a predetermined position mainly by a pattern electrode provided on the top surface of the dielectric layer PL2, and the other layers are configured by via electrodes.
  • antenna line LAnt is led to a predetermined position mainly by a pattern electrode provided on the top surface of dielectric layer PL16, and the other layers are configured by via electrodes.
  • the switch line LSW is led to a predetermined position mainly by a pattern electrode provided on the top surface of the dielectric layer PL9, and the other layers are configured by via electrodes.
  • the sub-line line LSub is routed above the inner layer ground electrode 13A1
  • the antenna line LAnt is routed below the inner layer ground electrodes 13A1, 13A2, and the switch line Lsw is lower than the inner layer ground electrode 13A1, and It is routed above the inner layer ground electrode 13A2. Therefore, the routing portion of the switch line LSW, the routing portion of the antenna line Lnt, and the routing portion of the sub line line LSub are arranged at a large distance in the stacking direction of the multilayer substrate 11, and the inner layer ground electrode is interposed therebetween. Since 13A1 and 13A2 are interposed, it is possible to suppress the coupling between the main line side and the sub line side of the coupler CPL through the routing portion.
  • FIG. 1D is a diagram illustrating a coupler characteristic in the switch module according to the embodiment and a coupler characteristic in the configuration to be compared. Note that the switch module to be compared has a configuration in which electrodes are formed in the inner layer ground electrodes 13A1 and 13A2 without overlapping the region of the coupler CPL with the opening (notch) 17.
  • a coupling amount of ⁇ 60 dB or less can be secured in the 824 to 915 MHz band. Also in the 1710 to 1980 MHz band, a coupling amount of ⁇ 60 dB can be secured.
  • the coupling amount is ensured to be ⁇ 60 dB or less in the 824 to 915 MHz band, but the coupling amount exceeds ⁇ 50 dB and the coupling amount is ⁇ 60 dB in the 1710 to 1980 MHz band. Have not been able to secure. Note that, in the coupling characteristics of the configuration according to the example and the coupling characteristics of the comparative configuration, the same level of coupling amount can be realized.
  • the opening 17 is provided in the inner ground electrodes 13A1 and 13A2, thereby suppressing unnecessary coupling between the main line side and the sub line side of the coupler CPL. It can be seen that excellent isolation characteristics and directionality can be realized.
  • the main line 3A and the sub-line 3B of the coupler CPL are coupled, the higher the frequency, the stronger the coupling is.
  • the main line 3A and the sub-line 3B of the coupler CPL It can be seen that the direction of the coupler CPL can be secured in a wide frequency band covering from the GSM (registered trademark) 850 communication system to the GSM (registered trademark) 1900 communication system.
  • FIG. 2A is a block diagram showing a circuit configuration of the switch module according to the present embodiment.
  • the front end circuit FEC2 shown in FIG. 2A includes a switch circuit SW, a common end side circuit 4, and switching end side circuits 7A to 7H.
  • the internal configuration of the switch circuit SW, the common end side circuit 4, and the switching end side circuits 7A and 7B is the same as that of the front end circuit FEC1 according to the first embodiment, and a description thereof is omitted here.
  • the front end circuit FEC2 of the present embodiment is obtained by removing the duplexer from the front end circuit FEC1 of the first embodiment and configuring the switching end side circuits 7C to 7H with transmission lines.
  • the front end circuit FEC2 is configured as a switch module using a multilayer substrate.
  • the schematic diagram showing the cross-sectional configuration of the switch module is the same as that of the switch module 1 according to the first embodiment, and a description thereof is omitted here.
  • FIG. 2B is a stacking diagram of the multilayer substrate 21 constituting the switch module according to the embodiment.
  • the multilayer substrate 21 shown here is a laminate of 21 ceramic layers (dielectric layers).
  • a plurality of element mounting electrodes are formed on the top surface of the dielectric layer PL1 located at the uppermost layer of the multilayer substrate.
  • a plurality of chip-type elements are mounted on the element mounting electrode.
  • the chip-type element the above-described front-end circuit FEC2, the coupler CPL, the switch circuit SW, the switching-end side circuits 7A and 7B, the matching circuit 2, the attenuator, the termination resistor, the chip resistor, the chip inductor, A circuit element such as a chip capacitor is used.
  • a plurality of pattern electrodes and a plurality of via electrodes are formed on the dielectric layers PL2 and PL3 located in the second layer and the third layer of the multilayer substrate 21. These pattern electrodes are used for routing the wiring from the element mounting electrodes.
  • a plurality of via electrodes are formed in the dielectric layers PL4 and PL5 located in the fourth layer and the fifth layer of the multilayer substrate 21.
  • Inner layer ground electrode 13A4 is provided to prevent the pattern electrodes of dielectric layers PL2 and PL3 from being coupled to the electrode of dielectric layer PL7.
  • the inner ground electrode 13A4 includes an opening 17 in a region overlapping the chip type element of the coupler CPL when the multilayer substrate 21 is viewed in plan from the stacking direction.
  • a plurality of pattern electrodes and a plurality of via electrodes are formed on the dielectric layer PL7 located in the seventh layer of the multilayer substrate 21. These pattern electrodes are used for wiring routing.
  • Inner layer ground electrode 13A5 has a function of preventing the electrode of dielectric layer PL7 from being coupled to the electrodes of dielectric layers PL9 to PL19.
  • the inner ground electrode 13A5 includes an opening 17 in a region overlapping the chip type element of the coupler CPL when the multilayer substrate 21 is viewed in plan from the stacking direction.
  • a plurality of via electrodes are formed in the dielectric layer PL9 located in the ninth layer of the multilayer substrate 21.
  • a plurality of pattern electrodes and a plurality of via electrodes are formed on the dielectric layers PL10 to PL13 located in the tenth to thirteenth layers of the multilayer substrate 21. These are mainly used to form inductors.
  • a plurality of via electrodes are formed in the dielectric layers PL14 and PL15 located in the fourteenth layer and the fifteenth layer of the multilayer substrate 21.
  • a plurality of pattern electrodes and a plurality of via electrodes are formed on the dielectric layers PL16 to PL19 located in the sixteenth to nineteenth layers of the multilayer substrate 21. These are mainly used for forming capacitors.
  • an inner layer ground electrode 13B3 and a plurality of via electrodes are formed.
  • an inner layer ground electrode 13B4 a plurality of via electrodes, and a plurality of electrodes serving as external connection ports are formed.
  • the multilayer substrate 21 of this embodiment is configured by laminating the above dielectric layers PL1 to PL21.
  • An antenna line LAnt that is a wiring connecting the coupler CPL and the external connection port PMANT includes a pattern wiring for routing provided in the dielectric layer PL2, and vias provided in the dielectric layers PL2 to PL21. And an electrode.
  • the switch line LSW which is a wiring connecting the coupler CPL and the switch circuit SW via the matching circuit 2 includes a pattern wiring for routing provided in the dielectric layers PL2 and PL12, and a dielectric layer.
  • the sub-line line LSub which is a wiring connected to the sub-line 3B of the coupler CPL, is formed of a via electrode provided in PL1 to PL11, and a pattern wiring for routing provided in the dielectric layer PL2. And via electrodes provided in the dielectric layers PL2 to PL21.
  • the ground line LGnd for securing isolation between the coupler CPL and the element includes a pattern wiring for routing provided in the dielectric layer PL3 and via electrodes provided in the dielectric layers PL3 to PL19. And is composed of.
  • the ground line LGnd for securing isolation is arranged along the periphery of the opening 17 formed in the inner layer ground electrodes 13A1 and 13A2.
  • the inner layer ground electrodes 13A4 and 13A5 adjacent to the chip type element which is the coupler CPL are provided with the openings (notches) 17, The coupling between the main line and the sub-line of the coupler CPL and the coupling of the coupler CPL with other circuit elements can be suppressed via the ground electrodes 13A4 and 13A5.
  • a ground line LGnd by a ground connection via electrode for connecting the inner layer ground electrode 13A4 is arranged around the opening (notch) 17. As a result, it is possible to suppress the coupler CPL from being coupled to other circuit elements and wirings separated by the ground line LGnd.
  • the sub-line line LSub is led to a predetermined position mainly by a pattern electrode provided on the top surface of the dielectric layer PL2, and the other layers are constituted by via electrodes.
  • the switch line LSW is led to a predetermined position mainly by a pattern electrode provided on the top surface of the dielectric layer PL12, and the other layers are configured by via electrodes.
  • the antenna line LAnt is composed of via electrodes in almost all layers. That is, the sub-line line LSub is routed above the inner layer ground electrode 13A4, and the switch line LSW is routed below the inner layer ground electrodes 13A4 and 13A5.
  • the routing portion of the sub-line line LSub is greatly separated from the routing portion of the switch line Lsw in the stacking direction of the multilayer substrate, and the inner-layer ground electrodes 13A4 and 13A5 are interposed therebetween, so that the coupler is interposed via the routing portion. It can suppress that the main line side and subline side of CPL couple
  • FIG. 1 the block diagram showing the circuit configuration of the switch module according to the present embodiment is the same as the front end circuit FEC1 according to the first embodiment, and a description thereof is omitted here.
  • a schematic diagram showing a cross-sectional configuration of the switch module according to the present embodiment is also the same as that of the switch module 1 according to the first embodiment, and a description thereof is omitted here.
  • FIG. 3 is a stacking diagram of the multilayer substrate 31 according to an example of the switch module according to the third embodiment.
  • the multilayer substrate 31 shown here is a laminate of 19 ceramic layers (dielectric layers).
  • the main routing portion of the antenna line LAnt, the main routing portion of the switch line LSW, and the main routing portion of the sub line line LSub are all arranged on the top surface of the same dielectric layer.
  • a pattern electrode that is a part of the switch line LSW, a pattern electrode that is a part of the antenna line Lant, and the sub-line line LSub is formed.
  • an inner layer ground electrode 13A6 is formed on the top surface of the dielectric layer PL5 located in the fifth layer of the multilayer substrate 31.
  • Inner layer ground electrodes 13A7 and 13A8 are formed on the top surface of the dielectric layer PL14 located in the fourteenth layer of the multilayer substrate 31.
  • the inner layer ground electrode 13A6 and the inner layer ground electrode 13A7 are provided with a notch (opening) 17 in a region overlapping the chip type element of the coupler CPL when the multilayer substrate is viewed in plan from the stacking direction.
  • the coupler CPL is connected via the inner layer ground electrodes 13A6 and 13A7. It is possible to suppress the coupling between the main line and the sub line and the coupling of the coupler CPL with other circuit elements.
  • a ground line LGnd including ground connection via electrodes for connecting the inner layer ground electrodes 13A6 and 13A7 is arranged around the opening (notch) 17. As a result, it is possible to suppress the coupler CPL from being coupled to other circuit elements and wirings separated by the ground line LGnd.
  • FIGS. 4A and 4B a switch module according to a fourth embodiment of the present invention will be described with reference to FIGS. 4A and 4B. Note that the block diagram showing the circuit configuration of the switch module according to the present embodiment is the same as the front end circuit FEC1 according to the first embodiment, and a description thereof is omitted here.
  • FIG. 4A is a schematic diagram illustrating a cross-sectional configuration of the switch module according to the fourth embodiment.
  • a switch module 41 shown in FIG. 4A includes a multilayer substrate 51 and chip-type elements 21A to 21C.
  • the multilayer substrate 51 includes connection wirings 52A to 52E, inner layer ground electrodes 53A and 53B, element mounting electrodes 54A to 54C, external connection electrodes 55A and 55B, and ground connection via electrodes 56.
  • the inner layer ground electrode 53A has an opening 57 at a position overlapping the chip-type element 21B that is the coupler CPL.
  • the ground connection via electrode 56 is connected to the inner layer ground electrode 53A at a position away from the periphery of the opening 57. And from that position, it extends in the stacking direction of the multilayer substrate 51 and is connected to the inner layer ground electrode 53B.
  • FIG. 4B is a stacking diagram of the multilayer substrate 51 according to an example of the switch module according to the fourth embodiment.
  • the multilayer substrate 51 has substantially the same configuration as the multilayer substrate 11 shown in the example of the first embodiment described above, but secures the isolation provided from the dielectric layer PL5 to the dielectric layer PL17.
  • the ground line (LGnd) is omitted.
  • the inner layer ground electrode 13A6 adjacent to the chip type element that is the coupler CPL is provided with the opening (notch) 17 facing the chip type element that is the coupler CPL.
  • the coupling between the main line and the sub line of the coupler CPL and the coupling of the coupler CPL with other circuit elements can be suppressed via the inner layer ground electrode 13A6.
  • FIG. 4B is a schematic diagram of the switch module 41 according to the fourth embodiment, and a description thereof is omitted here.
  • FIG. 5 is a stacking diagram of the multilayer substrate 61 according to an example of the switch module according to the fifth embodiment.
  • the multilayer substrate 61 has substantially the same configuration as the multilayer substrate 11 shown in the example of the second embodiment described above, but secures the isolation provided from the dielectric layer PL6 to the dielectric layer PL19.
  • the ground line (LGnd) is omitted.
  • openings (cutout portions) 17 facing the chip type element that is the coupler CPL are provided in the inner layer ground electrodes 13A4 and 13A5 adjacent to the chip type element that is the coupler CPL. Therefore, it is possible to suppress the coupling between the main line and the sub line of the coupler CPL and the coupling of the coupler CPL with other circuit elements via the inner layer ground electrodes 13A4 and 13A5.
  • the switch module of the present invention can be configured.
  • the coupler CPL is configured as a chip-type element, and the opening is provided in the inner-layer ground electrode that is closest to the uppermost dielectric layer on which the chip-type element is mounted.
  • the CPL may be configured by an electrode pattern provided inside the multilayer substrate.
  • an electrode pattern constituting the coupler CPL may be provided in the multilayer substrate, and an opening may be provided in the inner layer ground electrode adjacent to the dielectric layer.
  • the detailed circuit configuration of the switch module is not limited to that described above.
  • the common end side circuit may be configured only by the matching circuit without providing the coupler CPL, and the opening may be provided in the inner layer ground electrode close to the matching circuit.
  • C element mounting electrodes 15A, 15B ... external connection electrodes 16A, 16B ... ground connection via electrode 17 ... opening 21A ... chip element 21B ... chip element 21C ... chip type element

Abstract

　スイッチモジュール（１）は、スイッチ回路（ＳＷ）と、カプラ（ＣＰＬ）であるチップ型素子（２１Ｂ）と、カプラ（ＣＰＬ）とともに共通端側回路（４）を構成するチップ型素子（２１Ｃ）と、切替端側回路（７Ａ～７Ｈ）いずれかを構成するチップ型素子（２１Ａ）と、多層基板（１１）と、を備えている。多層基板（１１）は、内層グランド電極（１３Ａ，１３Ｂ）を備えている。内層グランド電極（１３Ａ）は、内層グランド電極（１３Ａ）よりもチップ型素子（２１Ｂ）に近接していて、多層基板（１１）の積層方向から平面視してチップ型素子（２１Ｂ）に重ならないように開口部（１７）が設けられている。

Description

スイッチモジュール
　この発明は、複数の通信信号を共通アンテナで送受信するスイッチモジュールに関する。
　近年、携帯電話等のマルチバンド化により、通信装置では周波数帯域が異なる複数の通信信号を共通のアンテナで送受信するようになってきている（例えば、特許文献１参照。）。そのため通信装置では、複数の通信回路を切り替えて共通アンテナに接続するスイッチモジュールの利用が進んでいる。
　図６Ａは、スイッチモジュールの一般的な回路構成例を示すブロック図である。
　図６Ａに示すフロントエンド回路ＦＥＣは、スイッチ回路ＳＷ、共通端側回路１０４、および、切替端側回路１０７Ａ～１０７Ｈ、を備えている。スイッチ回路ＳＷは、共通ポートＰＩＣ０１に接続する切替ポートＰＩＣ１１～ＰＩＣ１８を切り替え可能に構成されている。共通端側回路１０４は、アンテナとスイッチ回路ＳＷの共通ポートＰＩＣ０１との間に設けられていて、ここでは静電破壊保護回路と整合回路とを兼ねた構成としている。なお、共通端側回路１０４は、その他、カプラ、フィルタ回路、単体の整合回路、単体の静電破壊保護回路、それらを組み合わせた複合回路などとして構成されることもある。切替端側回路１０７Ａ～１０７Ｈは、各通信システムの通信回路と、スイッチ回路ＳＷの切替ポートＰＩＣ１１～ＰＩＣ１８との間に設けられている。ここでは、切替端側回路１０７Ａは低域側送信フィルタとし、切替端側回路１０７Ｂは高域側送信フィルタとし、切替端側回路１０７Ｃ～１０７Ｈは伝送線路としている。なお、切替端側回路１０７Ａ～１０７Ｈは、その他、送信フィルタ、受信フィルタ、デュプレクサ、インダクタ、キャパシタ、伝送線路などとして構成されることもある。
　このようなフロントエンド回路ＦＥＣは、通常、多層基板を用いたスイッチモジュールとして構成される。そして、スイッチ回路ＳＷの回路素子や、共通端側回路１０４の回路素子、切替端側回路１０７Ａ～１０７Ｈの回路素子などは、多層基板に表面実装された実装部品や、多層基板の表面、底面および内部に形成された電極パターン等によって形成される。
　図６Ｂは、スイッチモジュールの従来構成例を示す模式断面図である。
　図６Ｂに示すスイッチモジュール１０１は、フロントエンド回路ＦＥＣを構成するものであり、多層基板１１１とチップ型素子１２１Ａ～１２１Ｃとを備えている。多層基板１１１は、接続配線１１２と、内層グランド電極１１３と、素子搭載電極１１４と、外部接続電極１１５と、を備えている。外部接続電極１１５は、スイッチモジュール１０１を外部基板に実装する電極である。素子搭載電極１１４は、チップ型素子１２１Ａ～１２１Ｃを搭載する電極であり、接続配線１１２を介して内層グランド電極１１３や外部接続電極１１５に接続されている。内層グランド電極１１３は、外部接続電極１１５を介してグランド電位に接続されている。なお、チップ型素子１２１Ａは、スイッチ回路ＳＷを構成する回路素子である。チップ型素子１２１Ｂは、共通端側回路１０４を構成する回路素子である。チップ型素子１２１Ｃは、切替端側回路１０７Ａ～１０７Ｈを構成する回路素子である。
特開２００８－１０９９５号公報
　従来構成のスイッチモジュール１０１では、次に示すような問題があった。
　第１に、共通端側回路を構成するチップ型素子１２１Ｂや、チップ型素子１２１Ｂに接続されている接続配線１１２が、内層グランド電極１１３に接続または近接して配置されることにより、共通端側回路１０４の内部で、内層グランド電極１１３を介した不要な結合が生じる。
　第２に、切替端側回路を構成するチップ型素子１２１Ｃや、チップ型素子１２１Ｃに接続されている接続配線１１２が、内層グランド電極１１３に接続または近接して配置されることにより、その内層グランド電極１１３に接続または近接して配置されるチップ型素子１２１Ｂとチップ型素子１２１Ｃとの間で、内層グランド電極１１３を介した不要な結合が生じる。
　これらの結合は、各チップ型素子間におけるアイソレーション特性を低下させるため、フロントエンド回路ＦＥＣの特性が劣化する要因となっていた。
　そこで、本発明の目的は、内層グランド電極を介した結合の発生を抑制して、良好な特性を実現できるスイッチモジュールを実現することにある。
　この発明は、多層基板を備えて構成されているスイッチモジュールに関し、スイッチ回路と、共通端側回路と、複数の切替端側回路と、内層グランド電極と、を備えている。
　多層基板は、複数の誘電体層と複数の電極層とを積層して構成されている。スイッチ回路は、共通端と複数の切替端とを有し、共通端に接続する切替端を切り替え可能に構成されている。共通端側回路は、スイッチ回路の共通端に接続されていて、第１の回路素子を備えている。複数の切替端側回路は、それぞれ、スイッチ回路の各切替端に接続されている。内層グランド電極は、多層基板の積層方向から平面視して複数の切替端側回路に重なるように、複数の電極層のいずれかに形成されている。そして、第１の回路素子に最も近接する内層グランド電極は、多層基板の積層方向から平面視して第１の回路素子に重ならないように配置されている。
　このスイッチモジュールでは、第１の回路素子に最も近接する内層グランド電極は、多層基板の積層方向から平面視して第１の回路素子に重なる領域に切り欠き又は開口が形成されていると好適である。また、第１の回路素子に最も近接する内層グランド電極は、多層基板の積層方向から平面視して第１の回路素子に重なる領域の周囲に、内層グランド電極と接続したビア電極が配置されていると好適である。
　これらの構成では、第１の回路素子が、第１の回路素子に最も近接する内層グランド電極を介して、他の共通素子に結合することを抑制できる。これにより、共通端側回路の内部で、不要な結合が発生することや、共通端側回路と切替端側回路との間で、不要な結合が発生することを抑制できる。したがって、スイッチモジュールの特性劣化を防止することができる。
　また、この発明のスイッチモジュールにおいて、第１の回路素子は、主線路と副線路とで構成されるカプラであってもよい。
　この高周波モジュールでは、主線路に接続されている配線電極と、副線路に接続されている配線電極との間に内層グランド電極に接続されているビア電極が配置されていると好適である。また、主線路に接続されている配線電極と、副線路に接続されている配線電極とが、異なる電極層で引き回されると好適である。さらには、主線路に接続されている配線電極が引き回される電極層と、副線路に接続されている配線電極が引き回される電極層との間に、内層グランド電極が配置されていると好適である。
　これらの構成では、第１の回路素子であるカプラに最も近接する内層グランド電極を介して、カプラの主線路と副線路とが結合することを抑制でき、スイッチモジュールの特性劣化を防止することができる。
　また、この発明のスイッチモジュールにおいて、第１の回路素子に接続される第２の回路素子を備えていてもよい。
　また、この発明のスイッチモジュールにおいて、第２の回路素子は整合回路であってもよい。
　この発明によれば、第１の回路素子に最も近接する内層グランド電極は、多層基板の積層方向から平面視して第１の回路素子と重ならないため、共通端子側回路が内層グランド電極を介して切替端側回路に結合することを抑制できる。また、共通端側回路の内部で不要な結合が発生することを抑制できる。これにより、スイッチモジュールの特性劣化を防ぐことができる。
第１の実施形態に係るスイッチモジュールの回路構成を示すブロック図である。 第１の実施形態に係るスイッチモジュールの断面構造を示す模式図である。 第１の実施形態に係るスイッチモジュールの実施例に係る積み図である。 第１の実施形態に係るスイッチモジュールの実施例に係る特性図である。 第２の実施形態に係るスイッチモジュールの回路構成を示すブロック図である。 第２の実施形態に係るスイッチモジュールの実施例に係る積み図である。 第３の実施形態に係るスイッチモジュールの実施例に係る積み図である。 第４の実施形態に係るスイッチモジュールの断面構造を示す模式図である。 第４の実施形態に係るスイッチモジュールの実施例に係る積み図である。 第５の実施形態に係るスイッチモジュールの実施例に係る積み図である。 スイッチモジュールの一般的な回路構成例を示すブロック図である。 スイッチモジュールの従来の断面構成例を示す模式図である。
≪第１の実施形態≫
　以下、本発明の第１の実施形態に係るスイッチモジュールについて、図１Ａ～図１Ｄを参照して説明する。
　図１Ａは、本実施形態に係るスイッチモジュールの回路構成を示すブロック図である。図１Ａに示すフロントエンド回路ＦＥＣ１は、スイッチ回路ＳＷ、共通端側回路４、および、切替端側回路７Ａ～７Ｈ、を備えている。
　スイッチ回路ＳＷは、電源ポートＰＩＣＶｄｄ、制御ポートＰＩＣＶｃ１～ＰＩＣＶｃ４、共通ポートＰＩＣ０１、および、切替ポートＰＩＣ１１～ＰＩＣ１８を有している。電源ポートＰＩＣＶｄｄは、スイッチ回路ＳＷの駆動電圧が印加されるポートである。制御ポートＰＩＣＶｃ１～ＰＩＣＶｃ４は、それぞれ制御電圧が印加されるポートである。共通ポートＰＩＣ０１は、本実施形態における共通端に相当するポートである。切替ポートＰＩＣ１１～ＰＩＣ１８は、本実施形態における切替端に相当するポートである。
　このスイッチ回路ＳＷは、電源ポートＰＩＣＶｄｄに駆動電圧（Ｖｄｄ）が印加されることで駆動する。そして、スイッチ回路ＳＷは、駆動中に制御ポートＰＩＣＶｃ１，ＰＩＣＶｃ２，ＰＩＣＶｃ３，ＰＩＣＶｃ４に制御電圧（Ｖｃ１，Ｖｃ２，Ｖｃ３，ＶＣ４）が印加されることにより、制御電圧（Ｖｃ１，Ｖｃ２，Ｖｃ３，ＶＣ４）の組み合わせに応じて、切替ポートＰＩＣ１１～ＰＩＣ１８の何れか一つを共通ポートＰＩＣ０１に接続する。
　また、フロントエンド回路ＦＥＣ１は、外部接続ポートＰＭＡＮＴ，ＰＭＣＰＬ，ＰＭＶｄｄ，ＰＭＶｃ１～ＰＭＶｃ４，ＰＭ１１～ＰＭ１８を有している。外部接続ポートＰＭＡＮＴは、アンテナ信号が流れるポートである。外部接続ポートＰＭＣＰＬは、カップリング信号が流れるポートである。外部接続ポートＰＭＶｄｄは、駆動電圧（Ｖｄｄ）が印加されるポートである。外部接続ポートＰＭＶｃ１～ＰＭＶｃ４は、制御信号（Ｖｃ１～Ｖｃ４）が印加されるポートである。外部接続ポートＰＭ１１～ＰＭ１８は、送信系回路、受信系回路、もしくは送受信回路に接続されるポートである。
　共通端側回路４は、外部接続ポートＰＭＡＮＴおよび外部接続ポートＰＭＣＰＬと共通ポートＰＩＣ０１との間に設けられている。この共通端側回路４は、整合回路２およびカプラＣＰＬを備えている。整合回路２は、外部接続ポートＰＭＡＮＴ側と共通ポートＰＩＣ０１側とのインピーダンスを整合させる回路である。カプラＣＰＬは、主線路３Ａと、主線路３Ａに結合する副線路３Ｂとを備えている。主線路３Ａの両端は、整合回路２と外部接続ポートＰＭＡＮＴに接続されている。副線路３Ｂは、一端が終端抵抗を介して接地され、他端がアッテネータを介して外部接続ポートＰＭＣＰＬに接続されている。
　切替端側回路７Ａは、外部接続ポートＰＭ１１と切替ポートＰＩＣ１１とに接続された送信フィルタとして構成されている。この切替端側回路７Ａは、ＧＳＭ（登録商標）８５０の送信信号または、ＧＳＭ（登録商標）９００の送信信号を通過させ、それらの送信信号の高調波を減衰させる。
　切替端側回路７Ｂは、外部接続ポートＰＭ１２と切替ポートＰＩＣ１２とに接続された送信フィルタとして構成されている。この切替端側回路７Ｂは、ＧＳＭ（登録商標）１８００の送信信号または、ＧＳＭ（登録商標）１９００の送信信号を通過させ、それらの送信信号の高調波を減衰させる。
　切替端側回路７Ｃは、外部接続ポートＰＭ１３と切替ポートＰＩＣ１３とに接続された伝送線路として構成されている。この切替端側回路７Ｃは、予備的に設けられているものであり、外部接続ポートＰＭ１３に対して任意の回路を接続して利用することができる。
　切替端側回路７Ｄは、外部接続ポートＰＭ１４と切替ポートＰＩＣ１４とに接続された伝送線路として構成されている。この切替端側回路７Ｄは、予備的に設けられているものであり、外部接続ポートＰＭ１４に対して任意の回路を接続して利用することができる。
　切替端側回路７Ｅは、外部接続ポートＰＭ１５と切替ポートＰＩＣ１５に接続されたデュプレクサとして構成されている。この切替端側回路７Ｅは、ＣＤＭＡ通信システムの所定のバンドクラス（Ｂａｎｄ５）の送信信号と受信信号とを分離して通過させる。
　切替端側回路７Ｆは、外部接続ポートＰＭ１６と切替ポートＰＩＣ１６に接続されたデュプレクサとして構成されている。この切替端側回路７Ｆは、ＣＤＭＡ通信システムの所定のバンドクラス（Ｂａｎｄ８）の送信信号と受信信号とを分離して通過させる。
　切替端側回路７Ｇは、外部接続ポートＰＭ１７と切替ポートＰＩＣ１７に接続されたデュプレクサとして構成されている。この切替端側回路７Ｇは、ＣＤＭＡ通信システムの所定のバンドクラス（Ｂａｎｄ２）の送信信号と受信信号とを分離して通過させる。
　切替端側回路７Ｈは、外部接続ポートＰＭ１８と切替ポートＰＩＣ１８に接続されたデュプレクサとして構成されている。この切替端側回路７Ｈは、ＣＤＭＡ通信システムの所定のバンドクラス（Ｂａｎｄ１）の送信信号と受信信号とを分離して通過させる。
　このフロントエンド回路ＦＥＣ１は、多層基板を用いたスイッチモジュール１（符号不図示）として構成される。そして、スイッチ回路ＳＷの回路素子や、共通端側回路４の回路素子、切替端側回路７Ａ～７Ｈを構成する回路素子などは、多層基板に表面実装された実装部品や、多層基板の表面、底面および内部に形成された電極パターン等によって形成される。
　図１Ｂは、第１の実施形態に係るスイッチモジュールの断面構成を示す模式図である。図１Ｂに示すスイッチモジュール１は、多層基板１１とチップ型素子２１Ａ～２１Ｃとを備えている。
　多層基板１１は、複数のセラミック層と複数の電極層とを積層してなる低温焼結セラミック積層基板（ＬＴＣＣ）で構成されていて、接続配線１２Ａ～１２Ｅと、内層グランド電極１３Ａ，１３Ｂと、素子搭載電極１４Ａ～１４Ｃと、外部接続電極１５Ａ，１５Ｂと、グランド接続用ビア電極１６Ａ，１６Ｂと、を備えている。
　外部接続電極１５Ａ，１５Ｂは、スイッチモジュール１を外部基板に実装する電極であり、外部接続ポートを兼ねている。特には、外部接続電極１５Ａは、グランド電位に接続される外部接続ポートである。素子搭載電極１４Ａ～１４Ｃは、チップ型素子２１Ａ～２１Ｃを搭載する電極であり、接続配線１２Ａ～１２Ｅや内層グランド電極１３Ａ，１３Ｂ、グランド接続用ビア電極１６Ａ，１６Ｂを介して外部接続電極１５Ａ，１５Ｂに接続されている。内層グランド電極１３Ａ，１３Ｂは、グランド接続用ビア電極１６Ａ，１６Ｂを介して互いに接続されていて、外部接続電極１５Ａを介してグランド電位に接続されている。チップ型素子２１Ａは、切替端側回路７Ａ～７Ｈを構成する、デュプレクサ６Ａ～６Ｄや、チップ抵抗、チップインダクタ、チップキャパシタなどの回路素子である。チップ型素子２１Ｂは、主線路と副線路とを内装するカプラＣＰＬである。チップ型素子２１Ｃは、カプラＣＰＬに接続されて共通端側回路４を構成する、整合回路や終端抵抗、アッテネータなどの回路素子である。なお、図１Ｂにおいては図示していないが、スイッチ回路ＳＷを構成するスイッチＩＣも多層基板１１の素子搭載面に実装されている。
　ここで、内層グランド電極１３Ａは、カプラＣＰＬであるチップ型素子２１Ｂ、および、そのチップ型素子２１Ｂに接続されている接続配線１２Ｂに近接する電極層に形成されている。そして、内層グランド電極１３Ａは、多層基板１１の積層方向から平面視して、チップ型素子２１Ｂに重なる領域に形成されている開口部１７を除き、電極層のほぼ全面に形成されている。即ち、この内層グランド電極１３Ａは、切替端側回路を構成する回路素子であるチップ型素子２１Ａと、共通端側回路を構成する第２の回路素子であるチップ型素子２１Ｃと、には重なるが、共通端側回路を構成する第１の回路素子であるチップ型素子２１Ｂには重ならないように形成されている。
　したがって、カプラＣＰＬの主線路３Ａと副線路３Ｂとは、内層グランド電極１３Ａを介して結合することが殆ど無くなる。なお、内層グランド電極１３Ａよりも下層に設けられた内層グランド電極１３Ｂには、開口部が設けられておらず、チップ型素子２１Ｂに対向しているが、内層グランド電極１３Ｂはチップ型素子２１Ｂから離れた位置の電極層に設けられているため、カプラＣＰＬの主線路３Ａや副線路３Ｂと内層グランド電極１３Ｂとの結合は極めて弱く、内層グランド電極１３Ｂの存在によって主線路３Ａと副線路３Ｂとの間の結合が強まることはほとんどない。また、同様の理由で、カプラＣＰＬが他の回路素子（たとえば、切替端側回路７Ａ～７Ｈ）と、内層グランド電極１３Ａを介して結合することも殆ど無くなる。これにより、スイッチモジュール１は良好な特性を持つことができる。
　また、ここでは、内層グランド電極１３Ａと内層グランド電極１３Ｂとの間を接続するグランド接続用ビア電極１６Ａ，１６Ｂが、開口部１７の周囲で内層グランド電極１３Ａに接続されている。そして、内層グランド電極１３Ａとの接続位置から、多層基板１１の積層方向に延設されて、内層グランド電極１３Ｂに接続されている。
　このため、開口部１７に対向する位置のチップ型素子２１Ｂが、グランド接続用ビア電極１６Ａ，１６Ｂを越えて、配線電極１２Ｄ，１２Ｅに結合することを抑制することができる。即ち、カプラＣＰＬと、配線電極１２Ｄ，１２Ｅに接続される回路素子（例えば、切替端側回路を構成する回路素子や、共通端側回路を構成する第２の回路素子）との結合を抑制し、カプラＣＰＬの主線路３Ａと副線路３Ｂとの間の結合や、カプラＣＰＬと切替端側回路７Ａ～７Ｈとの結合を効果的に防ぐことができる。
　次に、スイッチモジュール１の具体的な実施例について説明する。図１Ｃは、スイッチモジュール１の実施例に係る多層基板１１の積み図である。なお、ここで示す多層基板１１は、１９層のセラミック層（誘電体層）を積層したものであり、各誘電体層の上面または下面には、所定の電極パターンが形成され、各誘電体層の内部には、層間を接続するビア電極が形成されている。ビア電極は、図中に小径の丸印で示している。以下の説明では、最上層の誘電体層を誘電体層ＰＬ１として、下層側になるほど数値が増加し、最下層の誘電体層を誘電体層ＰＬ１９とする。
　多層基板１１の最上層に位置する誘電体層ＰＬ１の天面には、複数の素子搭載電極が形成されている。素子搭載電極には、複数のチップ型素子が実装される。チップ型素子としては、上述のフロントエンド回路ＦＥＣ１を構成する、カプラＣＰＬ、スイッチ回路ＳＷ、切替端側回路７Ｅ～７Ｈを構成するデュプレクサ、切替端側回路７Ａ，７Ｂや整合回路２、アッテネータ、終端抵抗などを構成するチップ抵抗、チップインダクタ、チップキャパシタなどの回路素子を用いる。
　多層基板１１の第二層および第三層に位置する誘電体層ＰＬ２，ＰＬ３には、複数のパターン電極と複数のビア電極とが形成されている。これらのパターン電極は、素子搭載電極かと内部配線との接続に用いられている。
　多層基板１１の第四層に位置する誘電体層ＰＬ４には複数のビア電極が形成されている。
　多層基板１１の第五層に位置する誘電体層ＰＬ５には、内層グランド電極１３Ａ１と、複数のビア電極と、が形成されている。内層グランド電極１３Ａ１は、誘電体層ＰＬ２，ＰＬ３のパターン電極が誘電体層ＰＬ６～ＰＬ１３の電極に結合することを防ぐための機能を備えている。また、内層グランド電極１３Ａ１は、多層基板１１を積層方向から平面視してカプラＣＰＬのチップ型素子と重なる領域に、開口部１７を備えている。
　多層基板１１の第六層に位置する誘電体層ＰＬ６には、複数のビア電極が形成されている。
　多層基板１１の第七層から第十一層に位置する誘電体層ＰＬ７～ＰＬ１１には、複数のパターン電極と、複数のビア電極とが形成されている。これらは、主にインダクタの形成に用いられている。
　多層基板１１の第十二層および第十三層に位置する誘電体層ＰＬ１２，ＰＬ１３には、複数のビア電極が形成されている。
　多層基板１１の第十四層に位置する誘電体層ＰＬ１４には、内層グランド電極１３Ａ２，１３Ａ３と、複数のビア電極とが形成されている。内層グランド電極１３Ａ２，１３Ａ３は、互いに分離して形成されていて、誘電体層ＰＬ６～ＰＬ１３の電極が誘電体層ＰＬ１５～ＰＬ１７の電極に結合することを防ぐために設けられている。また、内層グランド電極１３Ａ２は、多層基板１１を積層方向から平面視してカプラＣＰＬのチップ型素子と重なる領域に、開口部１７を備えている。
　多層基板１１の第十五層から第十七層に位置する誘電体層ＰＬ１５～ＰＬ１７には、複数のパターン電極と、複数のビア電極とが形成されている。これらは、主にキャパシタの形成に用いられている。
　多層基板１１の第十八層に位置する誘電体層ＰＬ１８には、内層グランド電極１３Ｂ１と、複数のビア電極とが形成されている。内層グランド電極１３Ｂ１は、誘電体層ＰＬ１５～ＰＬ１７の電極が、誘電体層ＰＬ１９の外部接続ポートとなる電極に結合することを防ぐために設けられていて、誘電体層ＰＬ１８の外周部を除くほぼ全面に形成されている。
　多層基板１１の第十九層に位置する誘電体層ＰＬ１９には、内層グランド電極１３Ｂ２と、複数のビア電極と外部接続ポートとなる複数の電極が形成されている。内層グランド電極１３Ｂ２は、外部接続ポートとなる電極同士の結合を防ぐために設けられている。
　以上の誘電体層ＰＬ１～ＰＬ１９を積層して、本実施例の多層基板１１は構成されている。そして、カプラＣＰＬと外部接続ポートＰＭＡＮＴとの間を接続する配線であるアンテナラインＬＡｎｔは、誘電体層ＰＬ１～ＰＬ１５に設けられたビア電極と、誘電体層ＰＬ１６に設けられた引き回しのためのパターン配線と、誘電体層ＰＬ１６～ＰＬ１９に設けられたビア電極と、から構成されている。
　また、カプラＣＰＬとスイッチ回路ＳＷとの間を、整合回路２を介して接続する配線であるスイッチラインＬＳｗは、誘電体層ＰＬ１～ＰＬ８に設けられたビア電極と、誘電体層ＰＬ９に設けられた引き回しのためのパターン配線と、誘電体層ＰＬ９～ＰＬ１６に設けられたビア電極と、から構成されている。
　また、カプラＣＰＬの副線路３Ｂに繋がる配線である副線路ラインＬＳｕｂは、誘電体層ＰＬ２に設けられた引き回しのためのパターン配線と、誘電体層ＰＬ３～ＰＬ１９に設けられたビア電極と、から構成されている。
　また、アイソレーション確保のためのグランドラインＬＧｎｄは、誘電体層ＰＬ５～ＰＬ１７に設けられたビア電極から構成されている。そして、アイソレーション確保のためのグランドラインＬＧｎｄは、内層グランド電極１３Ａ１，１３Ａ２に形成された開口部１７の周縁に沿って配置されている。
　以上に説明したように、本実施例の多層基板１１においては、カプラＣＰＬであるチップ型素子に近接する内層グランド電極１３Ａ１，１３Ａ２に、カプラＣＰＬであるチップ型素子に対向する開口部（切り欠き部）１７を設けている。これにより、内層グランド電極１３Ａ１，１３Ａ２を介して、カプラＣＰＬの主線路と副線路とが結合すること、および、カプラＣＰＬが他の回路素子と結合することを抑制できる。
　また、開口部（切り欠き部）１７の周辺に、内層グランド電極１３Ａ１，１３Ａ２を接続するグランド接続用ビア電極により、アイソレーション確保のためのグランドラインＬＧｎｄを配置している。これにより、グランドラインＬＧｎｄを超えて、カプラＣＰＬが他の回路素子や配線に結合することを抑制できる。
　さらに、副線路ラインＬＳｕｂは、主に誘電体層ＰＬ２の天面に設けたパターン電極によって所定位置まで引き回し、その他の層はビア電極により構成されている。一方、アンテナラインＬＡｎｔは、主に誘電体層ＰＬ１６の天面に設けたパターン電極によって所定位置まで引き回し、その他の層はビア電極により構成されている。また、スイッチラインＬＳｗは、主に誘電体層ＰＬ９の天面に設けたパターン電極によって所定位置まで引き回し、その他の層はビア電極により構成されている。即ち、副線路ラインＬＳｕｂは、内層グランド電極１３Ａ１よりも上層で引き回し，アンテナラインＬＡｎｔは、内層グランド電極１３Ａ１，１３Ａ２よりも下層で引き回し、スイッチラインＬＳｗは、内層グランド電極１３Ａ１よりも下層、且つ、内層グランド電極１３Ａ２よりも上層で引き回している。したがって、スイッチラインＬＳｗの引き回し部分、アンテナラインＬＡｎｔの引き回し部分、および、副線路ラインＬＳｕｂの引き回し部分が、それぞれ、多層基板１１の積層方向に大きく離間して配置され、それぞれの間に内層グランド電極１３Ａ１，１３Ａ２が介在するため、引き回し部分を介してカプラＣＰＬの主線路側と副線路側とが結合することを抑制できる。
　図１Ｄは、実施例に係るスイッチモジュールにおけるカプラ特性と、比較対象となる構成におけるカプラ特性とを示す図である。なお、比較対象のスイッチモジュールは、内層グランド電極１３Ａ１，１３Ａ２における、カプラＣＰＬと重なる領域を、開口部（切り欠き部）１７とせずに、電極を形成した構成である。
　実施例に係る構成のアイソレーション特性では、８２４～９１５ＭＨｚ帯において結合量が－６０ｄＢ以下を確保できている。また、１７１０～１９８０ＭＨｚ帯においても、結合量が－６０ｄＢを確保できている。これに対して、比較構成のアイソレーション特性では、８２４～９１５ＭＨｚ帯においては結合量が－６０ｄＢ以下を確保できているが、１７１０～１９８０ＭＨｚ帯において、結合量が－５０ｄＢを超え、結合量－６０ｄＢを確保することができていない。なお、実施例に係る構成のカップリング特性および比較構成のカプリング特性では、いずれも同じようなレベルの結合量を実現できている。
　このことから、本実施例に係る構成のように、内層グランド電極１３Ａ１，１３Ａ２に開口部１７を設けることにより、カプラＣＰＬの主線路側と副線路側との不要な結合を抑制して、良好なアイソレーション特性および方向性を実現できることが分かる。
　特には、カプラＣＰＬの主線路３Ａと副線路３Ｂとが結合する場合には、高い周波数ほど結合が強まる傾向を持つが、本実施形態の構成により、カプラＣＰＬの主線路３Ａと副線路３Ｂとの結合を抑制することにより、ＧＳＭ（登録商標）８５０通信システムからＧＳＭ（登録商標）１９００通信システムまでカバーする広い周波数帯域で、カプラＣＰＬの方向性を確保できることが分かる。
≪第２の実施形態≫
　以下、本発明の第２の実施形態に係るスイッチモジュールについて、図２Ａおよび図２Ｂを参照して説明する。
　図２Ａは、本実施形態に係るスイッチモジュールの回路構成を示すブロック図である。図２Ａに示すフロントエンド回路ＦＥＣ２は、スイッチ回路ＳＷ、共通端側回路４、および、切替端側回路７Ａ～７Ｈ、を備えている。なお、スイッチ回路ＳＷ、共通端側回路４、および、切替端側回路７Ａ，７Ｂの内部構成は、第１の実施形態に係るフロントエンド回路ＦＥＣ１と同一であり、ここでは説明を省く。本実施形態のフロントエンド回路ＦＥＣ２は、第１の実施形態のフロントエンド回路ＦＥＣ１からデュプレクサを除いて、切替端側回路７Ｃ～７Ｈを伝送線路で構成したものである。
　このフロントエンド回路ＦＥＣ２は、多層基板を用いたスイッチモジュールとして構成される。なお、このスイッチモジュールの断面構成を示す模式図は、第１の実施形態に係るスイッチモジュール１と同一であり、ここでは説明を省く。
　次に、スイッチモジュールの具体的な実施例について説明する。図２Ｂは、実施例に係るスイッチモジュールを構成する多層基板２１の積み図である。なお、ここで示す多層基板２１は、２１層のセラミック層（誘電体層）を積層したものである。
　多層基板の最上層に位置する誘電体層ＰＬ１の天面には、複数の素子搭載電極が形成されている。素子搭載電極には、複数のチップ型素子が実装される。チップ型素子としては、上述のフロントエンド回路ＦＥＣ２を構成する、カプラＣＰＬ、スイッチ回路ＳＷ、切替端側回路７Ａ，７Ｂや整合回路２、アッテネータ、終端抵抗などを構成する、チップ抵抗、チップインダクタ、チップキャパシタなどの回路素子を用いる。
　多層基板２１の第二層および第三層に位置する誘電体層ＰＬ２，ＰＬ３には、複数のパターン電極と、複数のビア電極とが形成されている。これらのパターン電極は、素子搭載電極からの配線引き回しに用いられている。
　多層基板２１の第四層および第五層に位置する誘電体層ＰＬ４，ＰＬ５には複数のビア電極が形成されている。
　多層基板２１の第六層に位置する誘電体層ＰＬ６には、内層グランド電極１３Ａ４と、複数のビア電極と、が形成されている。内層グランド電極１３Ａ４は、誘電体層ＰＬ２，ＰＬ３のパターン電極が誘電体層ＰＬ７の電極に結合することを防ぐために設けられている。また、内層グランド電極１３Ａ４は、多層基板２１を積層方向から平面視してカプラＣＰＬのチップ型素子と重なる領域に、開口部１７を備えている。
　多層基板２１の第七層に位置する誘電体層ＰＬ７には、複数のパターン電極と、複数のビア電極とが形成されている。これらのパターン電極は、配線引き回しに用いられている。
　多層基板２１の第八層に位置する誘電体層ＰＬ８には、内層グランド電極１３Ａ５と、複数のビア電極と、が形成されている。内層グランド電極１３Ａ５は、誘電体層ＰＬ７の電極が誘電体層ＰＬ９～ＰＬ１９の電極に結合することを防ぐ機能を有している。また、内層グランド電極１３Ａ５は、多層基板２１を積層方向から平面視してカプラＣＰＬのチップ型素子と重なる領域に、開口部１７を備えている。
　多層基板２１の第九層に位置する誘電体層ＰＬ９には、複数のビア電極が形成されている。
　多層基板２１の第十層から第十三層に位置する誘電体層ＰＬ１０～ＰＬ１３には、複数のパターン電極と、複数のビア電極と、が形成されている。これらは、主にインダクタの形成に用いられている。
　多層基板２１の第十四層および第十五層に位置する誘電体層ＰＬ１４，ＰＬ１５には、複数のビア電極が形成されている。
　多層基板２１の第十六層から第十九層に位置する誘電体層ＰＬ１６～ＰＬ１９には、複数のパターン電極と、複数のビア電極と、が形成されている。これらは、主にキャパシタの形成に用いられている。
　多層基板２１の第二十層に位置する誘電体層ＰＬ２０には、内層グランド電極１３Ｂ３と、複数のビア電極と、が形成されている。
　多層基板２１の第二十一層に位置する誘電体層ＰＬ２１には、内層グランド電極１３Ｂ４と、複数のビア電極と、外部接続ポートとなる複数の電極が形成されている。
　以上の誘電体層ＰＬ１～ＰＬ２１を積層して、本実施例の多層基板２１は構成されている。そして、カプラＣＰＬと外部接続ポートＰＭＡＮＴとの間を接続する配線であるアンテナラインＬＡｎｔは、誘電体層ＰＬ２に設けられた引き回しのためのパターン配線と、誘電体層ＰＬ２～ＰＬ２１に設けられたビア電極と、から構成されている。
　また、カプラＣＰＬとスイッチ回路ＳＷとの間を、整合回路２を介して接続する配線であるスイッチラインＬＳｗは、誘電体層ＰＬ２，ＰＬ１２に設けられた引き回しのためのパターン配線と、誘電体層ＰＬ１～ＰＬ１１に設けられたビア電極と、から構成されている
　また、カプラＣＰＬの副線路３Ｂに繋がる配線である副線路ラインＬＳｕｂは、誘電体層ＰＬ２に設けられた引き回しのためのパターン配線と、誘電体層ＰＬ２～ＰＬ２１に設けられたビア電極と、から構成されている。
　また、カプラＣＰＬとた素子との間のアイソレーション確保のためのグランドラインＬＧｎｄは、誘電体層ＰＬ３に設けられた引き回しのためのパターン配線と、誘電体層ＰＬ３～ＰＬ１９に設けられたビア電極と、から構成されている。そして、アイソレーション確保のためのグランドラインＬＧｎｄは、内層グランド電極１３Ａ１，１３Ａ２に形成された開口部１７の周縁に沿って配置されている。
　以上に説明したように、本実施例の多層基板２１においても、カプラＣＰＬであるチップ型素子に近接する内層グランド電極１３Ａ４，１３Ａ５に、開口部（切り欠き部）１７を設けているため、内層グランド電極１３Ａ４，１３Ａ５を介して、カプラＣＰＬの主線路と副線路とが結合すること、および、カプラＣＰＬが他の回路素子と結合することを抑制できる。
　また、開口部（切り欠き部）１７の周辺に、内層グランド電極１３Ａ４を接続するグランド接続用ビア電極によるグランドラインＬＧｎｄを配置している。これにより、グランドラインＬＧｎｄにより離間されている他の回路素子や配線にカプラＣＰＬが結合することを抑制できる。
　さらには、副線路ラインＬＳｕｂは、主に誘電体層ＰＬ２の天面に設けたパターン電極によって所定位置まで引き回し、その他の層はビア電極により構成されている。一方、スイッチラインＬＳｗは、主に誘電体層ＰＬ１２の天面に設けたパターン電極によって所定位置まで引き回し、その他の層はビア電極により構成されている。また、アンテナラインＬＡｎｔは、ほとんどの層でビア電極により構成されている。即ち、副線路ラインＬＳｕｂは、内層グランド電極１３Ａ４よりも上層で引き回し，スイッチラインＬＳｗは、内層グランド電極１３Ａ４，１３Ａ５よりも下層で引き回している。したがって、副線路ラインＬＳｕｂの引き回し部分が、スイッチラインＬＳｗの引き回し部分から、多層基板の積層方向に大きく離間し、それらの間に内層グランド電極１３Ａ４，１３Ａ５が介在するため、引き回し部分を介してカプラＣＰＬの主線路側と副線路側とが結合することを抑制できる。
≪第３の実施形態≫
　以下、本発明の第３の実施形態に係るスイッチモジュールについて、図３を参照して説明する。なお、本実施形態に係るスイッチモジュールの回路構成を示すブロック図は、第１の実施形態に係るフロントエンド回路ＦＥＣ１と同一であり、ここでは説明を省く。また、本実施形態に係るスイッチモジュールの断面構成を示す模式図も、第１の実施形態に係るスイッチモジュール１と同一であり、ここでは説明を省く。
　図３は、第３の実施形態に係るスイッチモジュールの実施例に係る多層基板３１の積み図である。なお、ここで示す多層基板３１は、１９層のセラミック層（誘電体層）を積層したものである。この多層基板３１は、アンテナラインＬＡｎｔの主たる引き回し部分、スイッチラインＬＳｗの主たる引き回し部分、および、副線路ラインＬＳｕｂの主たる引き回し部分を、いずれも同じ誘電体層の天面に配置したものである。
　特には、多層基板３１の第二層に位置する誘電体層ＰＬ２の天面に、スイッチラインＬＳｗの一部となるパターン電極と、アンテナラインＬＡｎｔの一部となるパターン電極と、副線路ラインＬＳｕｂの一部となるパターン電極と、が形成されている。
　そして、多層基板３１の第五層に位置する誘電体層ＰＬ５の天面に、内層グランド電極１３Ａ６が形成されている。また、多層基板３１の第十四層に位置する誘電体層ＰＬ１４の天面に、内層グランド電極１３Ａ７，１３Ａ８が形成されている。そして、内層グランド電極１３Ａ６および内層グランド電極１３Ａ７には、多層基板を積層方向から平面視してカプラＣＰＬのチップ型素子と重なる領域に、切り欠き部（開口部）１７を備えている。
　このような構成の多層基板３１においても、カプラＣＰＬであるチップ型素子に近接する内層グランド電極１３Ａ６，１３Ａ７に開口部１７を設けているため、内層グランド電極１３Ａ６，１３Ａ７を介して、カプラＣＰＬの主線路と副線路とが結合すること、および、カプラＣＰＬが他の回路素子と結合することを抑制できる。
　また、開口部（切り欠き部）１７の周辺に、内層グランド電極１３Ａ６，１３Ａ７を接続するグランド接続用ビア電極によるグランドラインＬＧｎｄを配置している。これにより、グランドラインＬＧｎｄにより離間されている他の回路素子や配線にカプラＣＰＬが結合することを抑制できる。
≪第４の実施形態≫
　以下、本発明の第４の実施形態に係るスイッチモジュールについて、図４Ａおよび図４Ｂを参照して説明する。なお、本実施形態に係るスイッチモジュールの回路構成を示すブロック図は、第１の実施形態に係るフロントエンド回路ＦＥＣ１と同一であり、ここでは説明を省く。
　図４Ａは、第４の実施形態に係るスイッチモジュールの断面構成を示す模式図である。図４Ａに示すスイッチモジュール４１は、多層基板５１とチップ型素子２１Ａ～２１Ｃとを備えている。
　多層基板５１は、接続配線５２Ａ～５２Ｅと、内層グランド電極５３Ａ，５３Ｂと、素子搭載電極５４Ａ～５４Ｃと、外部接続電極５５Ａ，５５Ｂと、グランド接続用ビア電極５６と、を備えている。内層グランド電極５３Ａは、カプラＣＰＬであるチップ型素子２１Ｂに重なる位置に開口部５７が形成されている。
　ここでは、グランド接続用ビア電極５６は、開口部５７の周囲から外れる位置で内層グランド電極５３Ａに接続されている。そして、その位置から、多層基板５１の積層方向に延設されて、内層グランド電極５３Ｂに接続されている。
　図４Ｂは、第４の実施形態に係るスイッチモジュールの実施例に係る多層基板５１の積み図である。この多層基板５１は、前述の第１の実施形態の実施例で示した多層基板１１と略同様な構成であるが、誘電体層ＰＬ５から誘電体層ＰＬ１７に掛けて設けられていたアイソレーション確保のためのグランドライン（ＬＧｎｄ）を省いて構成されている。
　この本実施例の多層基板５１においても、カプラＣＰＬであるチップ型素子に近接する内層グランド電極１３Ａ６に、カプラＣＰＬであるチップ型素子に対向する開口部（切り欠き部）１７を設けているため、内層グランド電極１３Ａ６を介して、カプラＣＰＬの主線路と副線路とが結合すること、および、カプラＣＰＬが他の回路素子と結合することを抑制できる。
≪第５の実施形態≫
　以下、本発明の第５の実施形態に係るスイッチモジュールについて、図５を参照して説明する。なお、本実施形態に係るスイッチモジュールの回路構成を示すブロック図は、第２の実施形態に係るフロントエンド回路ＦＥＣ２と同一であり、ここでは説明を省く。また、スイッチモジュールの断面構成を示す模式図は、第４の実施形態に係るスイッチモジュール４１の模式図である図４Ｂと同一であり、ここでは説明を省く。
　図５は、第５の実施形態に係るスイッチモジュールの実施例に係る多層基板６１の積み図である。この多層基板６１は、前述の第２の実施形態の実施例で示した多層基板１１と略同様な構成であるが、誘電体層ＰＬ６から誘電体層ＰＬ１９に掛けて設けられていたアイソレーション確保のためのグランドライン（ＬＧｎｄ）を省いて構成されている。
　この本実施例の多層基板６１においても、カプラＣＰＬであるチップ型素子に近接する内層グランド電極１３Ａ４，１３Ａ５に、カプラＣＰＬであるチップ型素子に対向する開口部（切り欠き部）１７を設けているため、内層グランド電極１３Ａ４，１３Ａ５を介して、カプラＣＰＬの主線路と副線路とが結合すること、および、カプラＣＰＬが他の回路素子と結合することを抑制できる。
　以上の各実施形態で説明したように、本発明のスイッチモジュールは構成することができる。上述の説明では、カプラＣＰＬをチップ型素子として構成し、チップ型素子を搭載する最上層の誘電体層に最も近接する内層グランド電極に開口部を設ける例を示したが、その他にも、カプラＣＰＬを、多層基板の内部に設ける電極パターンによって構成するようにしてもよい。その場合には、カプラＣＰＬを構成する電極パターンを多層基板の内部に設け、その誘電体層に近接する内層グランド電極に開口部を設けるようにするとよい。その他、スイッチモジュールの詳細な回路構成は、上述したものに限られるものではない。例えば、カプラＣＰＬを設けずに、整合回路のみによって共通端側回路を構成し、その整合回路に近接する内層グランド電極に開口部を設けるようにしてもよい。
ＰＩＣ０１…共通ポート
ＰＩＣ１１～ＰＩＣ１８…切替ポート
ＰＩＣＶｃ１～ＰＩＣＶｃ４…制御ポート
ＰＩＣＶｄｄ…電源ポート
ＰＭ１１～ＰＭ１８，ＰＭＡＮＴ，ＰＭＣＰＬ，ＰＭＶｃ１～ＰＭＶｃ４，ＰＭＶｄｄ…外部接続ポート
ＬＡｎｔ…アンテナライン
ＬＧｎｄ…グランドライン
ＬＳｕｂ…副線路ライン
ＬＳｗ…スイッチライン
ＦＥＣ１，ＦＥＣ２…フロントエンド回路
ＳＷ…スイッチ回路
ＣＰＬ…カプラ
１，４１…スイッチモジュール
２…整合回路
３Ａ…主線路
３Ｂ…副線路
４…共通端側回路
６Ａ…デュプレクサ
７Ａ～７Ｈ…切替端側回路
１１，５１…多層基板
１２Ａ～１２Ｅ…配線電極
１３Ａ，１３Ａ１～１３Ａ８，１３Ｂ，１３Ｂ１，１３Ｂ２…内層グランド電極
１３Ｂ，１３Ｂ１～１３Ｂ４…内層グランド電極
１４Ａ～１４Ｃ…素子搭載電極
１５Ａ，１５Ｂ…外部接続電極
１６Ａ，１６Ｂ…グランド接続用ビア電極
１７…開口部
２１Ａ…チップ型素子
２１Ｂ…チップ型素子
２１Ｃ…チップ型素子

Claims (9)

  1. 　複数の誘電体層と複数の電極層とを積層して構成されている多層基板を備えるスイッチモジュールであって、
    　単一の共通端と複数の切替端とを有し、前記共通端に接続する切替端を切り替え可能に構成されている、スイッチ回路と、
    　前記共通端に接続されていて、第１の回路素子を備えている、共通端側回路と、
    　それぞれ、前記スイッチ回路の各切替端に接続されている、切替端側回路と、
    　前記多層基板の積層方向から平面視して前記切替端側回路に重なるように、前記複数の電極層のいずれかに形成されている内層グランド電極と、を備え、
    　前記第１の回路素子に最も近接する内層グランド電極は、前記多層基板の積層方向から平面視して前記第１の回路素子に重ならないように配置されている、スイッチモジュール。
  2. 　前記第１の回路素子に最も近接する内層グランド電極は、前記多層基板の積層方向から平面視して前記第１の回路素子に重なる領域に切り欠き又は開口が形成されている、請求項１に記載のスイッチモジュール。
  3. 　前記第１の回路素子に最も近接する内層グランド電極は、前記多層基板の積層方向から平面視して前記第１の回路素子に重なる領域の周囲に、前記内層グランド電極と接続されるビア電極が配置されている、請求項２に記載のスイッチモジュール。
  4. 　前記第１の回路素子は、主線路と副線路とで構成されるカプラである、請求項１～３のいずれかに記載のスイッチモジュール。
  5. 　前記主線路に接続されている配線電極と、前記副線路に接続されている配線電極との間には前記内層グランド電極に接続されているビア電極が配置されている、請求項４に記載のスイッチモジュール。
  6. 　前記主線路に接続されている配線電極と、前記副線路に接続されている配線電極とは、互いに異なる電極層に配置されている、請求項４または５に記載のスイッチモジュール。
  7. 　前記主線路に接続されている配線電極が配置される電極層と、前記副線路に接続されている配線電極が配置される電極層との間に、前記内層グランド電極が配置されている、請求項６に記載のスイッチモジュール。
  8. 　前記第１の回路素子に接続される第２の回路素子を備える、請求項１～７のいずれかに記載のスイッチモジュール。
  9. 　前記第２の回路素子は整合回路である、請求項８に記載のスイッチモジュール。
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