WO2013135057A1 - 三电平逆变器 - Google Patents

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WO2013135057A1
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何波
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华为技术有限公司
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    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
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    • H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
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    • H02M7/5387—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration
    • H02M7/5388—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with asymmetrical configuration of switches

Definitions

  • the present invention relates to the field of power electronics, and in particular, to a three-level inverter. Background technique
  • the three-level inverter is based on three fixed-level Pulse Width Modulation (PWM) circuits and is widely used in power electronics.
  • PWM Pulse Width Modulation
  • the most widely used three-level inverter uses Insulated Gate Bipolar Transistor (IGBT) as four switching transistors Ql, Q2, Q3, Q4, but IGBT
  • IGBT Insulated Gate Bipolar Transistor
  • MOSFETs Metal-Oxide-Semiconductor Field-Effect Transistors
  • Embodiments of the present invention provide a three-level inverter that achieves fast switching speed, low loss, and avoids related electrical problems caused by poor reverse recovery characteristics of parasitic diodes inside the MOSFET.
  • the embodiment of the present invention uses the following technical solutions:
  • a three-level inverter includes:
  • a second DC source having a positive pole connected to a cathode of the first DC source as a first node; a first switching transistor, the first switching transistor being a field effect transistor, a drain thereof and the first DC source Positive connection as a second node;
  • the second switching transistor is a bipolar transistor, and the collector and the first opening The source connection of the switch is used as the third node;
  • the third switching transistor is a bipolar transistor, and a collector thereof is connected to an emitter of the second switching transistor as a fourth node;
  • the fourth switching transistor is a field effect transistor, a drain thereof is connected to an emitter of the third switching transistor as a fifth node, and a source thereof is connected to a negative electrode of the second DC source as a first Six nodes;
  • a first diode having a cathode connected to a drain of the first switching transistor and an anode connected to a source of the first switching transistor;
  • a second diode having a cathode connected to a drain of the fourth switching transistor and an anode connected to a source of the fourth switching transistor;
  • a third diode having an anode connected to the first node and a cathode connected to the third node; a fourth diode having an anode connected to the fifth node and a cathode connected to the first a fifth diode having an anode connected to the fourth node and a cathode connected to the second node; a sixth diode having an anode connected to the sixth node and a cathode connected to the node a fourth node; a filtering unit, wherein two ends of the filtering unit are respectively connected to the first node and the fourth node.
  • the field effect transistor is used to bear the main switching loss, thereby improving the switching speed and reducing the switching loss.
  • the second switching transistor and the third switching transistor use the bipolar transistor and the fifth diode and the sixth diode are added, the current does not flow through the parasitic diode inside the field effect transistor, thereby avoiding the field due to the field.
  • 1 is a schematic diagram of a three-level inverter in the prior art
  • 2 is a schematic diagram of another three-level inverter in the prior art
  • FIG. 3 is a schematic diagram of a three-level inverter according to an embodiment of the present invention.
  • FIG. 4 is a schematic diagram showing waveforms of output voltage and current in four stages in a working process of a three-level inverter according to an embodiment of the present invention
  • FIG. 5 is a schematic diagram of a current flow of a third state in an embodiment of the present invention.
  • FIG. 6 is a schematic diagram of current flow in a fourth state in an embodiment of the present invention.
  • FIG. 7 is a schematic diagram of another three-level inverter according to an embodiment of the present invention.
  • FIG. 8 is a schematic diagram of still another three-level inverter according to an embodiment of the present invention. detailed description
  • an embodiment of the present invention provides a three-level inverter, including: a first DC source BUS1, a second DC source BUS2, a first switching transistor Q1, and a second switching transistor Q2.
  • the anode of the second DC source BUS2 is connected to the cathode of the first DC source BUS1 as the first node N; the first switch transistor Q1 is a field effect transistor, and the drain thereof is connected to the anode of the first DC source BUS1 as the first
  • the second switch tube Q2 is a bipolar transistor, and its collector is connected to the source of the first switch tube Q1 as a third node B; the third switch tube Q3 is a bipolar transistor, and its collector and the The emitter of the second switch Q2 is connected as the fourth node 0; the fourth switch Q4 is a field effect transistor, and the drain thereof is connected to the emitter of the third switch Q3 as the fifth node D, the source thereof and the second DC
  • the cathode of the source BUS2 is connected as the sixth node E; the first diode D1 has a cathode connected to the drain of the first switching transistor Q1, and an anode connected to the source of the first switching transistor Q1; the second di
  • a fourth diode D4 having an anode connected to the fifth node D and a cathode connected to the first node N
  • a fifth diode D5 having an anode connected to the fourth node 0 and a cathode connected to the second node
  • a sixth diode D6 having an anode connected to the sixth node E and a cathode connected to the fourth node 0
  • two ends of the filtering unit 1 are respectively connected to the first node N and the fourth node 0
  • Q2 and the third switching transistor Q3 have no built-in diodes
  • the first diode D1 and the second diode D2 are parasitic diodes of the first switching transistor Q1 and the fourth switching transistor Q4, respectively.
  • the working process of the three-level inverter includes four stages as shown in FIG. 4 and eight states, which are based on the output.
  • the positive and negative conditions of the voltage U and the output current I are determined, and the eight states are determined according to the on and off conditions of the switch tube, and each phase is a transition process between two states, wherein the first phase 101
  • the output voltage U is positive and the output current I is also positive.
  • the first state is that the first switching transistor Q1 and the second switching transistor Q2 are turned on and the third switching transistor Q3 and the fourth switching transistor Q4 are turned off, the current I
  • the first switch tube Q1 and the second switch tube Q2 are sequentially passed from the first DC source BUS1 to the fourth node 0, and the second state is the second switch tube Q2 and the third switch tube Q3 are turned on and the first switch is turned on.
  • the tube Q1 and the fourth switching tube Q4 are turned off, and the current reaches the fourth node 0 through the third diode D3 and the second switching tube Q2 in sequence from the first node N.
  • the three-level inverse The converter switches between the first state and the second state, that is, the second switch tube Q2 is kept In the state, the fourth switch tube Q4 is kept in the off state, the first switch tube Q1 and the third switch tube Q3 are complementarily turned on, and only the first switch tube Q1 is subjected to the switching loss;
  • the second stage 102 is that the output voltage U is negative and the output is
  • the current I is a positive value
  • the third state is that the second switching transistor Q2 and the third switching transistor Q3 are turned on and the first switching transistor Q1 and the fourth switching transistor Q4 are turned off. As shown in FIG. 5, the current I is from the first node.
  • the third node D3 and the second switch tube Q2 are sequentially passed to the fourth node 0 for freewheeling, and the fourth state is that the third switch tube Q3 and the fourth switch tube Q4 are turned on and the first switch tube Q1 is turned on. And the second switch tube Q2 is turned off, as shown in FIG.
  • the current I flows from the cathode of the second DC source BUS2 through the sixth diode D6 to the fourth node 0 for freewheeling, since the third switch tube Q3 has no built-in Diode, and the bipolar transistor is a unidirectional device, so the current I does not pass through the second diode D2, avoiding the need for the field effect transistor to be the parasitic diode inside the field effect transistor when using the field effect transistor as the third switching transistor Q3.
  • the three-level inverter is switched between the third state and the fourth state, that is, the third switching transistor Q3 is kept in an on state, and the first switching transistor Q1 is kept in an off state,
  • the second switch tube Q2 and the fourth switch tube Q4 are complementarily turned on;
  • the third stage 103 is that the output voltage U is negative and the output current I is also negative, and the fifth state is the second switch tube Q2 and the third switch tube Q3.
  • the first switch tube Q1 and the fourth switch tube Q4 are turned off, and the current I reaches the first node N through the third switch tube Q3 and the fourth diode D4 from the fourth node 0, and the sixth state is the first state.
  • the third switch tube Q3 and the fourth switch tube Q4 are turned on and the first switch tube Q1 and the second switch tube Q2 are turned off, and the current I is sequentially passed from the fourth node 0 through the third switch tube Q3 and the fourth switch tube Q4.
  • the three-level inverter is switched between the fifth state and the sixth state, that is, the third switching transistor Q3 is kept in an on state, and the first switching transistor Q1 is kept off.
  • the second switch tube Q2 and the fourth switch tube Q4 are complementarily turned on, and only the fourth switch tube Q4 is subjected to
  • the fourth phase 104 is that the output voltage U is positive and the output current I is negative
  • the seventh state is that the second switching transistor Q2 and the third switching transistor Q3 are turned on and the first switching transistor Q1 and the fourth switching transistor are Q4 is turned off, current I passes from the fourth node 0 to the first node N through the third switching transistor Q3 and the fourth diode D4, and the eighth state is that the first switching transistor Q1 and the second switching transistor Q2 are turned on.
  • the fourth state is similar, avoiding the related electrical problem caused by the need for freewheeling of the parasitic diode inside the field effect transistor when the field effect transistor is used as the second switching transistor Q2 in the prior art.
  • the three-level inverter The switch is switched between the seventh state and the eighth state, that is, the second switch transistor Q2 is kept in the on state, the fourth switch transistor Q4 is kept in the off state, and the first switch transistor Q1 and the third switch transistor Q3 are complementarily turned on.
  • the arrows in FIGS. 5 and 6 are the direction of the current I, and the fourth node 0 is the output end.
  • the first switching transistor Q1 and the fourth switching transistor Q4 are subjected to main switching loss, and the present invention
  • the field effect transistor is used to withstand the main switching loss, thereby improving the switching speed and reducing the switching loss.
  • the field effect transistor may be a MOSFET; the bipolar transistor may be an IGBT.
  • the filtering unit 1 includes an inductor L and a capacitor C. One end of the inductor L is connected to the fourth node 0, one end of the capacitor C is connected to the other end of the inductor L, and the other end of the capacitor C is connected to the first node N.
  • the above-mentioned three-level inverter further includes: a seventh diode D7 whose anode is connected to the emitter of the second switching transistor Q2, and whose cathode is connected to the set of the second switching transistor Q2.
  • the eighth diode D8 has an anode connected to the emitter of the third switching transistor Q3 and a cathode connected to the collector of the third switching transistor Q3.
  • the conduction voltage drop of the fifth diode D5 is smaller than the sum of the conduction voltage drops of the first diode D1 and the seventh diode D7; the conduction voltage drop of the sixth diode D6 is smaller than the eighth diode The sum of the conduction voltage drop of D8 and the second diode D2.
  • the seventh diode D7 and the eighth diode D8 serve as anti-parallel diodes of the second switching transistor Q2 and the third switching transistor Q3 to protect the IGBT from back pressure breakdown.
  • the tube D8 is such that the conduction voltage drop of the fifth diode D5 is smaller than the sum of the conduction voltage drops of the first diode D1 and the seventh diode D7, and the conduction voltage drop of the sixth diode D6 is smaller than the first The sum of the on-voltage drops of the eight diodes D8 and the second diode D2, so that the current also flows freely through the fifth diode D5 and the sixth diode D6, and does not flow through the first diode. D1 and second diode D2.
  • the MOSFET is used to bear the main switching loss, thereby improving the switching speed and reducing the switching loss
  • the second switching transistor Q2 and the third switching transistor Q3 use the IGBT and add the fifth diode D5 and the sixth diode D6 so that the current does not flow through the parasitic diode inside the MOSFET, thereby avoiding the parasitic diode due to the internal MOSFET.
  • the above three-level inverter further includes: a first resistance unit R1,
  • the first resistor unit R1 is connected between the anode of the seventh diode D7 and the emitter of the second switch tube Q2, or the first resistor unit R1 is connected to the cathode of the seventh diode D7 and the second switch tube Q2.
  • the second resistor unit R2 is connected between the anode of the eighth diode D8 and the emitter of the third switch transistor Q3, or the second resistor unit R2 is connected to the eighth pole Between the cathode of the tube D8 and the collector of the third switching tube Q3.
  • the first resistor unit R1 and the second resistor unit R2 may be resistors or voltage regulators.
  • the MOSFET is used to bear the main switching loss, thereby improving the switching speed and reducing the switching loss
  • the second switching transistor Q2 and the third switching transistor Q3 use the IGBT and add the fifth diode D5 and the sixth diode D6 so that the current does not flow through the parasitic diode inside the MOSFET, thereby avoiding the parasitic diode due to the internal MOSFET.
  • the present invention can be implemented by means of software plus necessary general hardware, and of course, by hardware, but in many cases, the former is a better implementation. .
  • the technical solution of the present invention which is essential or contributes to the prior art, may be embodied in the form of a software product stored in a readable storage medium, such as a floppy disk of a computer.
  • a hard disk or optical disk or the like includes instructions for causing a computer device (which may be a personal computer, a server, or a network device, etc.) to perform the methods described in various embodiments of the present invention.

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  • Power Engineering (AREA)
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Abstract

一种三电平逆变器，包括：相互串联的第一开关管（Q1）、第二开关管（Q2）、第三开关管（Q3）和第四开关管（Q4），其中，第一开关管和第四开关管为场效应晶体管，第二开关管和第三开关管为双极性晶体管；第一二极管（D1），其阴极连接于第一开关管的漏极，其阳极连接于第一开关管的源极；第二二极管（D2），其阴极连接于第四开关管的漏极，其阳极连接于第四开关管的源极；第五二极管（D5），其阳极连接于第四节点（O），其阴极连接于第二节点（A）；以及第六二极管（D6），其阳极连接于第六节点（E），其阴极连接于第四节点。该三电平逆变器开关速度快、损耗小，并能够避免由于MOSFET内部寄生二极管的反向恢复特性差导致的相关电气问题。

Description

三电平逆变器
技术领域
本发明涉及电力电子技术领域， 尤其涉及一种三电平逆变器。 背景技术
三电平逆变器是基于三个固定电平的脉宽调制 （ Pulse Width Modulation, PWM ) 电路， 在电力电子领域被广泛的应用。 目前， 如图 1所示， 应用最广 泛的三电平逆变器中釆用绝缘栅双极性晶体管 （Insulated Gate Bipolar Transistor, IGBT )作为四个开关管 Ql、 Q2、 Q3、 Q4, 但 IGBT的缺点是开 关速度慢、 损耗大， 因此 PWM开关频率的提高受到限制。 如图 2所示， 另外 也有一些厂商的三电平逆变器釆用金属氧化物场效应晶体管 ( Metal-Oxide-Semiconductor Field-Effect Transistor, MOSFET )作为四个开关 管 Ql、 Q2、 Q3、 Q4 , 但由于 MOSFET内部寄生二极管的反向恢复特性非常 差， 在电流通过寄生二极管续流时， 会导致相关的电气问题， 进而影响产品 的可靠性。 发明内容
本发明的实施例提供一种三电平逆变器， 实现了开关速度快、 损耗小， 且避免了 MOSFET内部寄生二极管的反向恢复特性差导致的相关电气问题。
为解决上述技术问题， 本发明的实施例釆用如下技术方案：
一种三电平逆变器， 包括：
第一直流源；
第二直流源， 其正极与所述第一直流源的负极连接作为第一节点； 第一开关管， 所述第一开关管为场效应晶体管， 其漏极与所述第一直流 源的正极连接作为第二节点；
第二开关管， 所述第二开关管为双极性晶体管， 其集电极与所述第一开 关管的源极连接作为第三节点；
第三开关管， 所述第三开关管为双极性晶体管， 其集电极与所述第二开 关管的发射极连接作为第四节点；
第四开关管， 所述第四开关管为场效应晶体管， 其漏极与所述第三开关 管的发射极连接作为第五节点， 其源极与所述第二直流源的负极连接作为第 六节点；
第一二极管， 其阴极连接于所述第一开关管的漏极， 其阳极连接于所述 第一开关管的源极；
第二二极管， 其阴极连接于所述第四开关管的漏极， 其阳极连接于所述 第四开关管的源极；
第三二极管， 其阳极连接于所述第一节点， 其阴极连接于所述第三节点； 第四二极管， 其阳极连接于所述第五节点， 其阴极连接于所述第一节点； 第五二极管， 其阳极连接于所述第四节点， 其阴极连接于所述第二节点； 第六二极管， 其阳极连接于所述第六节点， 其阴极连接于所述第四节点； 滤波单元， 所述滤波单元的两端分别连接于所述第一节点和第四节点。 本发明实施例提供的三电平逆变器， 由于第一开关管和第四开关管为场 效应晶体管， 即使用场效应晶体管承受主要的开关损耗， 从而提高了开关速 度， 降低了开关损耗， 同时由于第二开关管和第三开关管使用双极性晶体管 且增加了第五二极管和第六二极管， 使得电流不通过场效应晶体管内部的寄 生二极管续流， 从而避免了由于场效应晶体管内部寄生二极管的反向恢复特 性差导致的相关电气问题。 附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案， 下面将对实 施例或现有技术描述中所需要使用的附图作简单地介绍， 显而易见地， 下面 描述中的附图仅仅是本发明的一些实施例， 对于本领域普通技术人员来讲， 在不付出创造性劳动的前提下， 还可以根据这些附图获得其他的附图。
图 1为现有技术中一种三电平逆变器的示意图； 图 2为现有技术中另一种三电平逆变器的示意图；
图 3为本发明实施例中一种三电平逆变器的示意图；
图 4为本发明实施例中三电平逆变器的工作过程中 4个阶段的输出电压 与电流的波形示意图；
图 5为本发明实施例中第三状态电流流向的示意图；
图 6为本发明实施例中第四状态电流流向的示意图；
图 7为本发明实施例中另一种三电平逆变器的示意图；
图 8为本发明实施例中又一种三电平逆变器的示意图。 具体实施方式
下面将结合本发明实施例中的附图， 对本发明实施例中的技术方案进行 清楚、 完整地描述， 显然， 所描述的实施例仅仅是本发明一部分实施例， 而 不是全部的实施例。 基于本发明中的实施例， 本领域普通技术人员在没有作 出创造性劳动前提下所获得的所有其他实施例 , 都属于本发明保护的范围。
如图 3 所示， 本发明实施例提供了一种三电平逆变器， 包括： 第一直流 源 BUS1、 第二直流源 BUS2、 第一开关管 Ql、 第二开关管 Q2、 第三开关管 Q3、 第四开关管 Q4、 第一二极管 Dl、 第二二极管 D2、 第三二极管 D3、 第 四二极管 D4、 第五二极管 D5、 第六二极管 D6和滤波单元 1。
其中，第二直流源 BUS2的正极与第一直流源 BUS1的负极连接作为第一 节点 N; 第一开关管 Q1为场效应晶体管， 其漏极与第一直流源 BUS1的正极 连接作为第二节点 A; 第二开关管 Q2为双极性晶体管， 其集电极与第一开关 管 Q1的源极连接作为第三节点 B; 第三开关管 Q3为双极性晶体管， 其集电 极与第二开关管 Q2的发射极连接作为第四节点 0; 第四开关管 Q4为场效应 晶体管， 其漏极与第三开关管 Q3的发射极连接作为第五节点 D, 其源极与第 二直流源 BUS2的负极连接作为第六节点 E; 第一二极管 D1 , 其阴极连接于 第一开关管 Q1 的漏极， 其阳极连接于第一开关管 Q1 的源极； 第二二极管 D2, 其阴极连接于第四开关管 Q4的漏极， 其阳极连接于第四开关管 Q4的源 极； 第三二极管 D3 , 其阳极连接于第一节点 N, 其阴极连接于第三节点 B; 第四二极管 D4, 其阳极连接于所述第五节点 D, 其阴极连接于第一节点 N; 第五二极管 D5 , 其阳极连接于第四节点 0, 其阴极连接于第二节点 A; 第六 二极管 D6, 其阳极连接于第六节点 E, 其阴极连接于第四节点 0; 滤波单元 1的两端分别连接于第一节点 N和第四节点 0; 第二开关管 Q2和第三开关管 Q3无内置二极管，第一二极管 D1和第二二极管 D2分别为第一开关管 Q1与 第四开关管 Q4的寄生二极管。
以下以三电平逆变器的工作过程来进一步说明本发明实施例， 三电平逆 变器的工作过程包括如图 4所示的 4个阶段， 以及 8个状态， 这 4个阶段根 据输出电压 U和输出电流 I的正负情况确定， 这 8个状态才艮据开关管的导通、 关断情况确定， 每个阶段为其中 2个状态之间的转换过程， 其中， 第一阶段 101为输出电压 U为正值且输出电流 I也为正值， 第一状态为第一开关管 Q1 和第二开关管 Q2导通且第三开关管 Q3和第四开关管 Q4关断， 电流 I从第 一直流源 BUS1的正极依次通过第一开关管 Ql、 第二开关管 Q2达到第四节 点 0处， 第二状态为第二开关管 Q2和第三开关管 Q3导通且第一开关管 Q1 和第四开关管 Q4关断， 电流从第一节点 N处依次通过第三二极管 D3和第二 开关管 Q2到达第四节点 0处， 在第一阶段 101 中， 三电平逆变器在第一状 态和第二状态之间转换， 即第二开关管 Q2保持导通状态， 第四开关管 Q4保 持关断状态， 第一开关管 Q1 和第三开关管 Q3 互补导通， 只有第一开关管 Q1承受开关损耗； 第二阶段 102为输出电压 U为负值且输出电流 I为正值， 第三状态为第二开关管 Q2和第三开关管 Q3导通且第一开关管 Q1和第四开 关管 Q4关断， 如图 5所示， 电流 I从第一节点 N处， 依次通过第三二极管 D3和第二开关管 Q2到达第四节点 0处进行续流，第四状态为第三开关管 Q3 和第四开关管 Q4导通且第一开关管 Q1和第二开关管 Q2关断，如图 6所示， 电流 I从第二直流源 BUS2的负极通过第六二极管 D6到达第四节点 0处进行 续流， 由于第三开关管 Q3无内置二极管， 且双极性晶体管为单向导通器件， 因此电流 I不会通过第二二极管 D2, 避免了现有技术使用场效应晶体管作为 第三开关管 Q3 时需要场效应晶体管内部的寄生二极管进行续流导致的相关 电气问题， 在第二阶段 102 中， 三电平逆变器在第三状态和第四状态之间转 换， 即第三开关管 Q3保持导通状态， 第一开关管 Q1保持关断状态， 第二开 关管 Q2和第四开关管 Q4互补导通； 第三阶段 103为输出电压 U为负值且输 出电流 I也为负值， 第五状态为第二开关管 Q2和第三开关管 Q3导通且第一 开关管 Q1和第四开关管 Q4关断， 电流 I从第四节点 0处依次通过第三开关 管 Q3和第四二极管 D4到达第一节点 N处， 第六状态为第三开关管 Q3和第 四开关管 Q4导通且第一开关管 Q1和第二开关管 Q2关断， 电流 I从第四节 点 0处依次通过第三开关管 Q3和第四开关管 Q4到达第二直流源 BUS2的负 极， 在第三阶段 103 中， 三电平逆变器在第五状态和第六状态之间转换， 即 第三开关管 Q3 保持导通状态， 第一开关管 Q1 保持关断状态， 第二开关管 Q2和第四开关管 Q4互补导通， 只有第四开关管 Q4承受开关损耗； 第四阶 段 104为输出电压 U为正值且输出电流 I为负值， 第七状态为第二开关管 Q2 和第三开关管 Q3导通且第一开关管 Q1和第四开关管 Q4关断， 电流 I从第 四节点 0处一次通过第三开关管 Q3和第四二极管 D4到达第一节点 N处，第 八状态为第一开关管 Q1和第二开关管 Q2导通且第三开关管 Q3和第四开关 管 Q4关断，电流 I从第四节点 0处通过第五二极管 D5到达第一直流源 BUS1 的正极， 第八状态中电流的续流过程与第四状态类似， 避免了现有技术使用 场效应晶体管作为第二开关管 Q2 时需要场效应晶体管内部的寄生二极管进 行续流导致的相关电气问题， 在第四阶段 104 中， 三电平逆变器在第七状态 和第八状态之间转换， 即第二开关管 Q2保持导通状态， 第四开关管 Q4保持 关断状态， 第一开关管 Q1和第三开关管 Q3互补导通。 需要说明的是图 5和 图 6中箭头为电流 I的方向， 第四节点 0为输出端。
由于三电平逆变器的大部分时间工作在第一阶段 101和第三阶段 103 ,因 此， 由以上的描述可知， 第一开关管 Q1和第四开关管 Q4承受主要的开关损 耗， 本发明实施例提供的三电平逆变器， 由于第一开关管 Q1 和第四开关管 Q4为场效应晶体管， 即使用场效应晶体管承受主要的开关损耗， 从而提高了 开关速度， 降低了开关损耗， 同时由于第二开关管 Q2和第三开关管 Q3使用 双极性晶体管且增加了第五二极管 D5和第六二极管 D6, 使得电流不通过场 效应晶体管内部的寄生二极管续流， 从而避免了由于场效应晶体管内部寄生 二极管的反向恢复特性差导致的相关电气问题。
具体地，上述场效应晶体管可以为 MOSFET;双极性晶体管可以为 IGBT。 滤波单元 1包括电感 L和电容 C, 电感 L的一端连接于第四节点 0, 电容 C 的一端连接于电感 L的另一端， 电容 C的另一端连接于第一节点 N。
进一步地， 如图 7所示， 上述三电平逆变器还包括： 第七二极管 D7, 其 阳极连接于第二开关管 Q2的发射极,其阴极连接于第二开关管 Q2的集电极； 第八二极管 D8, 其阳极连接于第三开关管 Q3的发射极， 其阴极连接于第三 开关管 Q3的集电极。 第五二极管 D5的导通压降小于第一二极管 D1与第七 二极管 D7的导通压降之和； 第六二极管 D6的导通压降小于第八二极管 D8 与第二二极管 D2的导通压降之和。 第七二极管 D7和第八二极管 D8作为第 二开关管 Q2与第三开关管 Q3的反并二极管能够保护 IGBT不被反压击穿。
具体地工作过程与上述实施例相同， 在此不再赘述。 在上述的第四状态 和第八状态中， 虽然增加了第七二极管 D7和第八二极管 D8, 但是由于选择 导通压降较大的第七二极管 D7和第八二极管 D8, 使得第五二极管 D5的导 通压降小于第一二极管 D1 与第七二极管 D7 的导通压降之和， 第六二极管 D6的导通压降小于第八二极管 D8与第二二极管 D2的导通压降之和， 从而 电流同样只通过第五二极管 D5和第六二极管 D6续流， 不会流过第一二极管 D1和第二二极管 D2。
本发明实施例提供的三电平逆变器， 由于第一开关管 Q1 和第四开关管 Q4为 MOSFET, 即使用 MOSFET承受主要的开关损耗， 从而提高了开关速 度， 降低了开关损耗， 同时由于第二开关管 Q2和第三开关管 Q3使用 IGBT 且增加了第五二极管 D5和第六二极管 D6,使得电流不通过 MOSFET内部的 寄生二极管续流， 从而避免了由于 MOSFET内部寄生二极管的反向恢复特性 差导致的相关电气问题。
进一步地， 如图 8所示， 上述三电平逆变器还包括： 第一电阻单元 R1 , 第一电阻单元 R1连接于第七二极管 D7的阳极与第二开关管 Q2的发射极之 间， 或第一电阻单元 R1连接于第七二极管 D7的阴极与第二开关管 Q2的集 电极之间； 第二电阻单元 R2 , 第二电阻单元 R2连接于第八二极管 D8的阳极 与第三开关管 Q3的发射极之间， 或第二电阻单元 R2连接于第八二极管 D8 的阴极与第三开关管 Q3的集电极之间。第一电阻单元 R1和第二电阻单元 R2 可以为电阻或稳压管。
具体地工作过程与上述实施例相同， 在此不再赘述。 在上述的第四状态 和第八状态中， 无需根据导通压降的大小对第七二极管 D7和第八二极管 D8 进行选择， 只需增加第一电阻单元 R1和第二电阻单元 R2即可使电流同样只 通过第五二极管 D5和第六二极管 D6续流， 不会流过第一二极管 D1和第二 二极管 D2。
本发明实施例提供的三电平逆变器， 由于第一开关管 Q1 和第四开关管 Q4为 MOSFET, 即使用 MOSFET承受主要的开关损耗， 从而提高了开关速 度， 降低了开关损耗， 同时由于第二开关管 Q2和第三开关管 Q3使用 IGBT 且增加了第五二极管 D5和第六二极管 D6,使得电流不通过 MOSFET内部的 寄生二极管续流， 从而避免了由于 MOSFET内部寄生二极管的反向恢复特性 差导致的相关电气问题。
通过以上的实施方式的描述， 所属领域的技术人员可以清楚地了解到本 发明可借助软件加必需的通用硬件的方式来实现， 当然也可以通过硬件， 但 很多情况下前者是更佳的实施方式。 基于这样的理解， 本发明的技术方案本 质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来， 该 计算机软件产品存储在可读取的存储介质中， 如计算机的软盘， 硬盘或光盘 等， 包括若干指令用以使得一台计算机设备（可以是个人计算机， 服务器， 或者网络设备等）执行本发明各个实施例所述的方法。
以上所述， 仅为本发明的具体实施方式， 但本发明的保护范围并不局限 于此， 任何熟悉本技术领域的技术人员在本发明揭露的技术范围内， 可轻易 想到变化或替换， 都应涵盖在本发明的保护范围之内。 因此， 本发明的保护 范围应以所述权利要求的保护范围为准。

Claims

权 利 要 求 书
1、 一种三电平逆变器， 其特征在于， 包括：
第一直流源；
第二直流源， 其正极与所述第一直流源的负极连接作为第一节点； 第一开关管， 所述第一开关管为场效应晶体管， 其漏极与所述第一直流源 的正极连接作为第二节点；
第二开关管， 所述第二开关管为双极性晶体管， 其集电极与所述第一开关 管的源极连接作为第三节点；
第三开关管， 所述第三开关管为双极性晶体管， 其集电极与所述第二开关 管的发射极连接作为第四节点；
第四开关管， 所述第四开关管为场效应晶体管， 其漏极与所述第三开关管 的发射极连接作为第五节点， 其源极与所述第二直流源的负极连接作为第六节 点；
第一二极管， 其阴极连接于所述第一开关管的漏极， 其阳极连接于所述第 一开关管的源极；
第二二极管， 其阴极连接于所述第四开关管的漏极， 其阳极连接于所述第 四开关管的源极；
第三二极管， 其阳极连接于所述第一节点， 其阴极连接于所述第三节点； 第四二极管， 其阳极连接于所述第五节点， 其阴极连接于所述第一节点； 第五二极管， 其阳极连接于所述第四节点， 其阴极连接于所述第二节点； 第六二极管， 其阳极连接于所述第六节点， 其阴极连接于所述第四节点； 滤波单元， 所述滤波单元的两端分别连接于所述第一节点和第四节点。
2、 根据权利要求 1所述的三电平逆变器， 其特征在于，
所述场效应晶体管为 MOSFET;
所述双极性晶体管为 IGBT。
3、 根据权利要求 1或 2所述的三电平逆变器， 其特征在于， 所述滤波单元包括电感和电容， 所述电感的一端连接于所述第四节点， 所 述电容的一端连接于所述电感的另一端， 所述电容的另一端连接于所述第一节 点。
4、 根据权利要求 3所述的三电平逆变器， 其特征在于， 还包括： 第七二极管， 其阳极连接于所述第二开关管的发射极， 其阴极连接于所述 第二开关管的集电极；
第八二极管， 其阳极连接于所述第三开关管的发射极， 其阴极连接于所述 第三开关管的集电极。
5、 根据权利要求 4所述的三电平逆变器， 其特征在于， 还包括： 所述第五二极管的导通压降小于所述第一二极管与第七二极管的导通压降 之和；
所述第六二极管的导通压降小于所述第八二极管与第二二极管的导通压降 之和。
6、 根据权利要求 5所述的三电平逆变器， 其特征在于， 还包括： 第一电阻单元， 所述第一电阻单元连接于所述第七二极管的阳极与所述第 二开关管的发射极之间， 或， 所述第一电阻单元连接于所述第七二极管的阴极 与所述第二开关管的集电极之间； 第二电阻单元， 所述第二电阻单元连接于所述第八二极管的阳极与所述第 三开关管的发射极之间， 或， 所述第二电阻单元连接于所述第八二极管的阴极 与所述第三开关管的集电极之间。
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