WO2013129758A1 - 이미지 센서 및 이의 제조 방법 - Google Patents

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WO2013129758A1
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silicon wafer
image sensor
angle
epi layer
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임홍강
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엘지실트론 주식회사
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Definitions

  • Embodiments relate to an image sensor and a method of manufacturing the same.
  • CMOS image sensors have attracted attention as next generation image sensors.
  • the CMOS image sensor uses CMOS technology that uses a control circuit and a signal processing circuit as a peripheral circuit to form MOS transistors corresponding to the number of unit pixels on a semiconductor substrate, thereby outputting each unit pixel by the MOS transistors. It is a device that employs a switching method that detects sequentially. That is, the CMOS image sensor implements an image by sequentially detecting an electrical signal of each unit pixel by a switching method by forming a photodiode and a MOS transistor in the unit pixel.
  • CMOS image sensor has advantages such as low power consumption, simple manufacturing process according to few photo process steps because of CMOS technology.
  • the CMOS image sensor can integrate a control circuit, a signal processing circuit, an analog / digital conversion circuit, and the like into an image sensor chip, the CMOS image sensor has an advantage of miniaturization of a product. Therefore, CMOS image sensors are now widely used in various application areas such as digital still cameras, digital video cameras, and the like.
  • CMOS image sensors having a front side illumination (FSI) structure In general, when low pixel and semiconductor design rules are not fine, an image sensor having a front side illumination (FSI) structure is used.
  • FSI front side illumination
  • CMOS image sensors having a back side illumination (BSI) structure for forming a color filter and a lens on the back side of a wafer have been developed.
  • the manufactured BSI CMOS image sensor overcomes the disadvantages of the FSI CMOS image sensor, which is advantageous for high image quality due to high sensor sensitivity, and has a small board size.
  • the BSI CMOS uses a method of receiving light by processing the back side of the wafer, it is difficult to manufacture in the semiconductor process and has a low yield.
  • epitaxial wafers are generally used rather than polished wafers.
  • the embodiment is to provide an image sensor and a manufacturing method thereof having fewer defects and improved performance.
  • An image sensor includes a support substrate; A wiring layer disposed under the support substrate; An epi layer disposed under the wiring layer; And a photodiode formed in the epi layer, wherein the off angle of the epi layer is 0.3 ° to 1.5 ° with respect to the [001] crystal direction.
  • a method of manufacturing an image sensor includes: providing a silicon wafer having an off angle of 0.3 ° to 1.5 ° with respect to a [001] crystal direction; Forming an epitaxial layer on the silicon wafer; Forming a photodiode on the epi layer; Forming a wiring layer on the epi layer; Forming a support substrate on the wiring layer; And removing the silicon wafer.
  • the image sensor according to the embodiment includes an epi layer having an off angle of 0.3 ° to 1.5 with respect to the [001] crystal direction.
  • the off angle of the epi layer is as above, the epi layer can significantly reduce defects.
  • the image sensor according to the embodiment can reduce defects and have improved sensing efficiency.
  • 1 is a diagram illustrating a process of growing an ingot for forming a silicon wafer.
  • FIG. 2 is a diagram illustrating a process of forming an epitaxial layer on a silicon wafer.
  • 3 to 8 illustrate a process of manufacturing an image sensor according to an embodiment.
  • 9 is a diagram illustrating the number of defects depending on the off angle of the epi layer.
  • FIG. 10 is a diagram illustrating a defective rate of an image sensor according to an off angle of a silicon wafer.
  • each substrate, pattern, region or layer in the case where each substrate, pattern, region or layer is described as being formed “on” or “under” of each substrate, pattern, region or layer, "On” and “under” include both being formed “directly” or “indirectly” through other components.
  • the criteria for the top or bottom of each component will be described based on the drawings.
  • the size of each component in the drawings may be exaggerated for description, it does not mean the size that is actually applied.
  • 1 is a diagram illustrating a process of growing an ingot for forming a silicon wafer.
  • a silicon ingot is grown.
  • the silicon ingot may be grown in the [001] crystal direction. That is, the direction in which the silicon ingot extends is the [001] crystal direction of the silicon ingot.
  • the silicon ingot is sliced into a plurality of wafers through a slicing process such as a wire sawing process.
  • a slicing process such as a wire sawing process.
  • the silicon ingot may be sliced in a direction inclined with respect to the [100] plane, and the silicon ingot may be sliced in a direction inclined by a predetermined off angle ⁇ with respect to the [100] plane.
  • the silicon ingot may be sliced to have an off angle ⁇ of about 0.3 ° to about 1.5 ° to form a plurality of wafers 200.
  • the silicon ingot may be sliced to be inclined at an off angle ⁇ of about 0.3 ° to 0.7 °, which is a narrower off angle.
  • the off angle ⁇ is an angle between the [001] crystal direction of the silicon ingot and a direction perpendicular to the sliced surface, and the [001] crystal direction is a direction perpendicular to the [100] plane. That is, the off angle ⁇ is an angle between the direction perpendicular to the sliced surface and the [001] crystal direction.
  • the silicon wafer 200 may be polished to be suitable for further processing through a polishing process or the like.
  • the silicon wafer 200 has an off angle ⁇ of about 0.3 ° to about 1.5 °, and more preferably, the silicon wafer 200 has an off angle ⁇ of about 0.3 ° to 0.7 °.
  • the off angle ⁇ of the silicon wafer 200 is an angle between the top surface of the silicon wafer 200 and the [100] plane of the silicon wafer 200. That is, the off angle ⁇ of the silicon wafer 200 is an angle between a straight line perpendicular to the top surface of the silicon wafer 200 and a [001] crystal direction of the silicon wafer 200. That is, the off angle ⁇ of the silicon wafer 200 may mean an angle tilted regardless of the x axis and the y axis with respect to the [001] crystal direction.
  • the silicon wafer 200 may be a p-type silicon wafer, and according to a variation of the embodiment, the silicon wafer 200 may be an n-type silicon wafer.
  • the silicon wafer 200 may have a resistance of about 0.005 ⁇ ⁇ cm to about 0.02 ⁇ ⁇ cm.
  • FIG. 2 is a diagram illustrating a process of forming an epitaxial layer on a silicon wafer.
  • the silicon wafer 200 is disposed in an epitaxial layer growth apparatus.
  • the epitaxial layer growth apparatus includes a heater 11 and a susceptor 12.
  • the heater 11 applies heat to the silicon wafer 200, wherein the susceptor 12 supports the silicon wafer 200.
  • a source gas is supplied to the silicon wafer 200.
  • Silicon tetrachloride may be used as the source gas for growing the epi layer 210
  • B 2 H 6 may be used as a gas for injecting the dopant into the epi layer 210.
  • Hydrogen gas may also be used as the carrier gas.
  • the epitaxial layer 210 may be doped with p-type impurities, and at this time, the silicon wafer 200 may also be a p-type silicon wafer.
  • the epitaxial layer 210 may be doped with n-type impurities, and in this case, the silicon wafer 200 may be an n-type silicon wafer.
  • a silicon epitaxial process for forming the epi layer 210 may be performed at a temperature in a range of about 1100 ° C. to about 1200 ° C., and under atmospheric pressure. .
  • the epi layer 210 Since the epi layer 210 is formed by an epitaxial process, the epi layer 210 has the same crystal structure as the silicon wafer 200. Accordingly, the off angle ⁇ of the epi layer 210 may be about 0.3 ° to about 1.5 °, or may have an off angle in the range of about 0.3 ° to 0.7 °.
  • the thickness of the epi layer 210 may be about 1 ⁇ m to about 20 ⁇ m, and the resistance of the epi layer may be about 1 ⁇ ⁇ cm to about 10 ⁇ ⁇ cm.
  • 3 to 8 illustrate a process of manufacturing an image sensor according to an embodiment.
  • a photodiode PD is formed on the epi layer 210.
  • a low concentration of impurities may be selectively injected into the epi layer 210 to form the photodiode PD.
  • a low concentration of n-type impurities and p-type impurities may be implanted at different depths to form the photodiode PD.
  • the photodiode PD includes a region 211 doped with a low concentration n-type impurity and a region 212 doped with a low concentration p-type impurity.
  • a plurality of transistors are formed in the epi layer 210.
  • a high concentration of conductive impurities may be injected into the epi layer 210 to form a floating diffusion layer FD.
  • the transfer transistor Tx connected to the photodiode PD is illustrated, but the present invention is not limited thereto, and a larger number of transistors may be formed in the epi layer 210.
  • a reset transistor, a select transistor, an access transistor, etc. may be further formed in the epi layer 210.
  • the transfer transistor Tx and the reset transistor are connected in series to the photodiode PD.
  • the source of the transfer transistor Tx is connected to the photodiode PD, and the drain of the transfer transistor Tx is connected to the source of the reset transistor.
  • a power supply voltage Vdd is applied to the drain of the reset transistor.
  • the drain of the transfer transistor Tx serves as a floating diffusion (FD).
  • the floating diffusion layer FD is connected to the gate of the select transistor.
  • the select transistor and the access transistor are connected in series. That is, the source of the select transistor and the drain of the access transistor are connected to each other.
  • the power supply voltage Vdd is applied to the drain of the access transistor and the source of the reset transistor.
  • a drain of the select transistor corresponds to an output terminal Out, and a select signal Row is applied to a gate of the select transistor.
  • the reset transistor is turned on to make the potential of the floating diffusion layer FD equal to the power supply voltage Vdd, and then the reset transistor is turned off. This operation is defined as a reset operation.
  • the wiring layers 310, 320, 330, and 340 may be, for example, a first wiring layer 310, a second wiring layer 320, a third wiring layer 330, and a fourth wiring layer 340.
  • the wiring layers 310, 320, 330, and 340 may further include wirings and vias, and the wirings are disposed in the interlayer insulating layers included in the respective wiring layers 310, 320, 330, and 340, respectively.
  • the first wiring layer 310 includes first wirings 311 and first vias 312.
  • the second wiring layer 320 includes second wirings 321 and second vias.
  • the third wiring layer 330 includes third wirings 331 and third vias.
  • the fourth wiring layer 340 includes fourth wirings 341 and fourth vias.
  • the wiring layers 310, 320, 330, and 340 may be formed by a dual damascene process. That is, the wiring layers 310, 320, 330, and 340 may be formed by forming a groove in the interlayer insulating layer, filling a groove with a conductive material such as copper, and then performing a chemical mechanical polishing process.
  • a supporting substrate 400 is formed on the wiring layers 310, 320, 330, and 340.
  • the support substrate 400 supports the epitaxial layer 210 and the wiring layers 310, 320, 330, and 340. That is, the support substrate 400 may have sufficient strength to support the epitaxial layer 210 and the wiring layers 310, 320, 330, and 340.
  • the support substrate 400 may be a silicon substrate, a metal substrate, a plastic substrate, or a glass substrate.
  • the silicon wafer 200 is removed.
  • the silicon wafer 200 may be removed by a mechanical process and a chemical process.
  • the silicon wafer 200 may be removed by an etching process with an etchant after a mechanical cutting process.
  • a chemical mechanical polishing process may be further applied.
  • a color filter 500 is formed under the epi layer 210.
  • An overcoating layer may be further interposed between the color filter 500 and the epi layer 210.
  • the color filter 500 may include colored pigments or dyes.
  • the color filter 500 may filter light of a specific color.
  • a micro lens 600 is formed under the color filter 500, and the micro lens 600 is formed by a reflow process to have a convex shape.
  • the image sensor according to the embodiment is the support substrate 400, the wiring layers 310, 320, 330, 340, the wiring layers 310, 320, 330, under the support substrate 400.
  • the epitaxial layer 210 and the photodiode PD are included in the epitaxial layer 210 under the 340.
  • the off angle ⁇ of the epi layer 210 is 0.3 ° to 1.5.
  • the epi layer 210 may significantly reduce defects. Accordingly, the image sensor according to the embodiment can reduce defects and have improved sensing efficiency.
  • various ions are implanted into the epi layer 210.
  • n-type impurities and / or p-type impurities are implanted to form the photodiode PD in the epitaxial layer 210.
  • the performance and characteristics of the photodiode PD are determined.
  • the off angle ( ⁇ ) of the epi layer 210 the defect and the characteristic change generated during the ion implantation process can be controlled. That is, in the method of manufacturing the image sensor according to the present exemplary embodiment, the off angle ⁇ may be adjusted to suppress defects or property changes generated in the ion implantation process.
  • the image sensor according to the embodiment removes the silicon wafer 200, the light is incident through the rear surface. Accordingly, the image sensor according to the embodiment may inject light into the photodiode PD with a short path and have an improved sensing efficiency.
  • a silicon wafer was formed through a cutting and polishing process. Thereafter, silicon tetrachloride was used as the source gas and B 2 H 6 was used as the dopant gas to form an epitaxial layer having a thickness of about on the silicon wafer. Thereafter, n-type impurities were injected into the epitaxial layer to form a photodiode. Thereafter, four interconnect layers were formed on the epi layer by a dual damascene process. Thereafter, a wafer serving as a support substrate was bonded to the uppermost wiring layer, and after the silicon wafer was removed, a color filter and a micro lens were formed under the epitaxial layer.
  • FIGS. 9 and 10 are diagram illustrating the defects and defective rates of the formed epi layer and image sensors along the off angle.
  • 9 is a diagram illustrating the number of defects according to the off angle of the epi layer
  • FIG. 10 is a diagram illustrating a defective rate of the image sensor according to the off angle of the silicon wafer.
  • This embodiment is applicable to an image sensor and a method of manufacturing the same, so that there is industrial applicability.

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Abstract

이미지 센서 및 이의 제조방법이 개시된다. 이미지 센서는 지지기판; 상기 지지기판 아래에 배치되는 배선층; 상기 배선층 아래에 배치되는 에피층; 및 상기 에피층에 형성되는 포토다이오드를 포함하고, 상기 에피층의 오프각은 [001] 결정 방향에 대하여 0.3° 내지 1.5°이다.

Description

이미지 센서 및 이의 제조 방법
실시예는 이미지 센서 및 이의 제조 방법에 관한 것이다.
최근에는 차세대 이미지 센서로서 씨모스 이미지 센서가 주목을 받고 있다. 씨모스 이미지 센서는 제어회로 및 신호처리회로 등을 주변회로로 사용하는 씨모스 기술을 이용하여 단위 화소의 수량에 해당하는 모스 트랜지스터들을 반도체 기판에 형성함으로써 모스 트랜지스터들에 의해 각 단위 화소의 출력을 순차적으로 검출하는 스위칭 방식을 채용한 소자이다. 즉, 씨모스 이미지 센서는 단위 화소 내에 포토다이오드와 모스 트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.
씨모스 이미지 센서는 씨모스 제조 기술을 이용하므로 적은 전력 소모, 적은 포토공정 스텝에 따른 단순한 제조공정 등과 같은 장점을 갖는다. 또한, 씨모스 이미지 센서는 제어회로, 신호처리회로, 아날로그/디지털 변환회로 등을 이미지 센서 칩에 집적시킬 수가 있으므로 제품의 소형화가 용이하다는 장점을 갖고 있다. 따라서, 씨모스 이미지 센서는 현재 디지털 정지 카메라(digital still camera), 디지털 비디오 카메라 등과 같은 다양한 응용 부분에 널리 사용되고 있다.
일반적으로 저 화소 및 반도체 디지인 룰(Design rule)이 미세하지 않은 경우는 FSI(Front side Illumination)구조의 이미지 센서를 사용한다. 그러나, 반도체 디자일 룰이 미세화 되고, 씨모스 이미지 센서가 고 화소화 되면서, 포토 다이오드(Photo diode)로 입사되는 광량 및 전달 경로 확보가 어려워진다. 이에 따라서, 컬러 필터 및 렌즈를 웨이퍼의 뒷면에 형성하는 BSI(Back side Illumination) 구조의 씨모스 이미지 센서가 개발되었다.
이렇게 제작된 BSI 씨모스 이미지 센서는 FSI 씨모스 이미지 센서의 단점을 극복해 센서 감도가 높아 고화질 구현에 유리하고, 기판 크기도 작은 장점이 있다. 다만, BSI 씨모스는 웨이퍼 뒷면을 가공해 빛을 받아들이는 방법을 사용하기 때문에, 반도체 공정상 제작이 어렵고 수율이 낮은 문제점이 있다.
또한, 포토 다이오드가 형성되는 영역 및 그 표면에서의 실리콘 단결정 영역에 불순물이 없어야 한다. 이에 사용되는 씨모스 이미지 센서의 기판으로, 폴리시드 웨이퍼(Polished wafer)보다는 에피택셜 웨이퍼(Epitaxy wafer)가 일반적으로 사용하게 된다.
실시예는 불량이 적고, 향상된 성능을 가지는 이미지 센서 및 이의 제조방법을 제공하고자 한다.
실시예에 따른 이미지 센서는 지지기판; 상기 지지기판 아래에 배치되는 배선층; 상기 배선층 아래에 배치되는 에피층; 및 상기 에피층에 형성되는 포토다이오드를 포함하고, 상기 에피층의 오프각은 [001] 결정 방향에 대하여 0.3° 내지 1.5°이다.
실시예에 따른 이미지 센서의 제조방법은 오프각은 [001] 결정 방향에 대하여 0.3° 내지 1.5°인 실리콘 웨이퍼를 제공하는 단계; 상기 실리콘 웨이퍼 상에 에피층을 형성하는 단계; 상기 에피층에 포토다이오드를 형성하는 단계; 상기 에피층 상에 배선층을 형성하는 단계; 상기 배선층 상에 지지기판을 형성하는 단계; 및 상기 실리콘 웨이퍼를 제거하는 단계를 포함한다.
실시예에 따른 이미지 센서는 오프각이 [001] 결정 방향에 대하여 0.3° 내지 1.5인 에피층을 포함한다. 상기 에피층의 오프각이 위와 같을 때, 상기 에피층은 결함을 현저하게 감소시킬 수 있다.
이에 따라서, 실시예에 따른 이미지 센서는 결함을 감소시킬 수 있고, 향상된 센싱 효율을 가질 수 있다.
도 1은 실리콘 웨이퍼 형성하기 위한 잉곳을 성장시키는 과정을 도시한 도면이다.
도 2는 실리콘 웨이퍼 상에 에피층을 형성하는 과정을 도시한 도면이다.
도 3 내지 도 8은 실시예에 따른 이미지 센서를 제조하는 과정을 도시한 도면이다.
도 9는 에피층의 오프각에 따른 디펙(defect)의 수를 도시한 도면이다.
도 10은 실리콘 웨이퍼의 오프각에 따른 이미지 센서의 불량률을 도시한 도면이다.
실시 예의 설명에 있어서, 각 기판, 패턴, 영역 또는 층 등이 각 기판, 패턴, 영역 또는 층 등의 "상(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상(on)"과 "아래(under)"는 "직접(directly)" 또는 "다른 구성요소를 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 구성요소의 상 또는 아래에 대한 기준은 도면을 기준으로 설명한다. 또한, 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.
도 1은 실리콘 웨이퍼 형성하기 위한 잉곳을 성장시키는 과정을 도시한 도면이다.
도 1을 참조하면, 실리콘 잉곳이 성장된다. 상기 실리콘 잉곳은 [001] 결정 방향으로 성장될 수 있다. 즉, 상기 실리콘 잉곳이 연장되는 방향은 상기 실리콘 잉곳의 [001] 결정 방향이다.
이후, 상기 실리콘 잉곳은 와이어 소잉 공정 등과 같은 슬라이싱 공정을 통하여, 다수 개의 웨이퍼들로 슬라이싱된다. 이때, 각각의 웨이퍼들의 오프각(θ)이 결정될 수 있다.
즉, 상기 실리콘 잉곳은 상기 [100] 평면에 대하여 경사지는 방향으로 슬라이싱되며, 상기 실리콘 잉곳은 [100] 평면에 대하여 소정의 오프각(θ) 만큼 경사지는 방향으로 슬라이싱될 수 있다.
이때, 상기 실리콘 잉곳은 약 0.3° 내지 약 1.5°의 오프각(θ)을 가지도록 슬라이싱됨으로써, 복수의 웨이퍼들(200)이 형성될 수 있다.
더 자세하게, 상기 실리콘 잉곳은 좀 더 좁으 범위의 오프각인 약 0.3° 내지 0.7°의 오프각(θ)으로 경사지도록 슬라이싱될 수 있다.
즉, 상기 오프각(θ)은 상기 실리콘 잉곳의 [001] 결정 방향과 슬라이싱되는 면에 대하여 수직한 방향 사이의 각도이며, 상기 [001] 결정 방향은 [100] 평면에 대하여 수직한 방향이다. 즉, 상기 오프각(θ)은 상기 슬라이싱되는 면에 수직한 방향과 상기 [001] 결정 방향 사이의 각도이다.
이후, 상기 실리콘 웨이퍼(200)는 연마 공정 등을 통하여, 추가 공정에 적합하도록 연마될 수 있다. 이와 같이, 상기 실리콘 웨이퍼(200)는 약 0.3° 내지 약 1.5°의 오프각(θ)을 가지며, 더 바람직하게는, 상기 실리콘 웨이퍼(200)는 약 0.3° 내지 0.7°의 오프각(θ)을 가질 수 있다.
상기 실리콘 웨이퍼(200)의 오프각(θ)은 상기 실리콘 웨이퍼(200)의 상면 및 상기 실리콘 웨이퍼(200)의 [100] 평면 사이의 각도이다. 즉, 상기 실리콘 웨이퍼(200)의 오프각(θ)은 상기 실리콘 웨이퍼(200)의 상면에 대하여 수직한 직선 및 상기 실리콘 웨이퍼(200)의 [001] 결정 방향 사이의 각도이다. 즉, 상기 실리콘 웨이퍼(200)의 오프각(θ)은 [001] 결정 방향에 대하여, x축 및 y축에 상관없이 틸트되는 각도를 의미할 수 있다.
또한, 상기 실리콘 웨이퍼(200)는 p형 실리콘 웨이퍼일 수 있으며, 실시예의 변형에 따라 상기 실리콘 웨이퍼(200)는 n형 실리콘 웨이퍼일 수 있다.
상기 실리콘 웨이퍼(200)의 저항은 약 0.005Ω·㎝ 내지 약 0.02Ω·㎝일 수 있다.
도 2는 실리콘 웨이퍼 상에 에피층을 형성하는 과정을 도시한 도면이다.
도 2를 참조하여 웨이퍼 상에 에피층을 형성하는 방법을 설명하면, 상기 에피층(210)을 형성하기 위해서, 상기 실리콘 웨이퍼(200)는 에피층(210) 성장 장치 내에 배치된다. 상기 에피층(210) 성장 장치는 히터(11) 및 서셉터(12)를 포함한다. 상기 히터(11)는 상기 실리콘 웨이퍼(200)에 열을 가하며, 이때, 상기 서셉터(12)는 상기 실리콘 웨이퍼(200)를 지지한다.
이와 같이, 상기 실리콘 웨이퍼(200)에 열이 가해진 상태에서, 상기 실리콘 웨이퍼(200)에 소스 기체가 공급된다. 상기 에피층(210)을 성장시키기 위한 소스 기체는 사염화 규소가 사용될 수 있으며, 상기 에피층(210)에 도펀트를 주입하기 위한 기체로는 B2H6가 사용될 수 있다. 또한, 수소 기체가 캐리어 기체로 사용될 수 있다.
이에 따라서, 상기 에피층(210)에는 p형 불순물이 도핑될 수 있으며, 이때, 상기 실리콘 웨이퍼(200)도 p형 실리콘 웨이퍼일 수 있다.
이와는 다르게, 상기 에피층(210)에는 n형 불순물이 도핑될 수 있으며, 이때, 상기 실리콘 웨이퍼(200)는 n형 실리콘 웨이퍼 일 수 있다.
상기 에피층(210)을 성장시키기 위한 공정으로는, 약 1100℃ 내지 약 1200℃범위의 온도와, 대기압의 공정 압력하에서, 상기 에피층(210) 형성을 위한 실리콘 에피택셜 공정이 수행될 수 있다.
상기 에피층(210)은 에피택셜 공정에 의해서 형성되므로, 상기 실리콘 웨이퍼(200)와 동일한 결정구조를 가지게 된다. 이에 따라서, 상기 에피층(210)의 오프각(θ)은 약 0.3° 내지 약 1.5°이 되거나, 약 0.3° 내지 0.7°범위의 오프각을 갖을 수 있다.
또한, 상기 에피층(210)의 두께는 약 1㎛ 내지 약 20㎛이 될 수 있으며, 상기 에피층의 저항은 약 1Ω·㎝ 내지 약 10Ω·㎝일 수 있다.
이하에서는, 본 실시예의 이미지 센서의 제조 방법을 첨부되는 도면과 함께 설명하여 본다.
도 3 내지 도 8은 실시예에 따른 이미지 센서를 제조하는 과정을 도시한 도면이다.
먼저, 도 3을 참조하면, 상기 에피층(210)에 포토다이오드(PD)가 형성된다. 상기 에피층(210)에 선택적으로 저농도의 불순물이 주입되어, 상기 포토다이오드(PD)가 형성될 수 있다. 예를 들어, 저농도의 n형 불순물 및 p형 불순물이 서로 다른 깊이로 주입되어, 상기 포토다이오드(PD)가 형성될 수 있다. 상기 포토다이오드(PD)는 저농도 n형 불순물이 도핑된 영역(211) 및 저농도 p형 불순물이 도핑된 영역(212)을 포함한다.
도 4를 참조하면, 상기 에피층(210)에 다수 개의 트랜지스터들이 형성된다. 또한, 상기 에피층(210)에 고농도의 도전형 불순물이 주입되어, 부유 확산층(FD)이 형성될 수 있다. 도 4에서는 상기 포토다이오드(PD)와 연결되는 트랜스퍼 트랜지스터(Tx)가 도시되어 있지만, 이에 한정되지 않고, 더 많은 수의 트랜지스터들이 상기 에피층(210)에 형성될 수 있다. 예를 들어, 상기 에피층(210)에 리셋 트랜지스터, 셀렉트 트랜지스터 및 억세스 트랜지스터 등이 더 형성될 수 있다.
상기 포토다이오드(PD)에는 상기 트랜스퍼 트랜지스터(Tx) 및 상기 리셋 트랜지스터가 직렬로 접속된다. 상기 트랜스퍼 트랜지스터(Tx)의 소오스는 상기 포토다이오드(PD)와 접속하고, 상기 트랜스퍼 트랜지스터(Tx)의 드레인은 상기 리셋 트랜지스터의 소오스와 접속한다. 상기 리셋 트랜지스터의 드레인에는 전원 전압(Vdd)이 인가된다.
상기 트랜스퍼 트랜지스터(Tx)의 드레인은 부유 확산층(FD, floating diffusion) 역할을 한다. 상기 부유 확산층(FD)은 상기 셀렉트 트랜지스터의 게이트에 접속된다. 상기 셀렉트 트랜지스터 및 상기 억세스 트랜지스터는 직렬로 접속된다. 즉, 상기 셀렉트 트랜지스터의 소오스와 상기 억세스 트랜지스터의 드레인은 서로 접속한다. 상기 억세스 트랜지스터의 드레인 및 상기 리셋 트랜지스터의 소오스에는 상기 전원 전압(Vdd)이 인가된다. 상기 셀렉트 트랜지스터의 드레인은 출력단(Out)에 해당하고, 상기 셀렉트 트랜지스터의 게이트에는 선택 신호(Row)가 인가된다.
상술한 구조의 이미지 센서의 동작을 간략히 설명한다. 먼저, 상기 리셋 트랜지스터를 턴 온(turn on)시켜 상기 부유 확산층(FD)의 전위를 상기 전원 전압(Vdd)과 동일하게 한 후에, 상기 리셋 트랜지스터를 턴 오프(turn off)시킨다. 이러한 동작을 리셋 동작이라 정의한다.
외부의 광이 상기 포토다이오드(PD)에 입사되면, 상기 포토다이오드(PD)내에 전자-홀 쌍(EHP; electron-hole pair)들이 생성되어 신호 전하들이 상기 포토다이오드(PD)내에 축적된다. 이어서, 상기 트랜스퍼 트랜지스터(Tx)가 턴 온됨에 따라 상기 포토다이오드(PD)내 축적된 신호 전하들은 상기 부유 확산층(FD)으로 출력되어 상기 부유 확산층(FD)에 저장된다. 이에 따라, 상기 부유 확산층(FD)의 전위는 상기 포토다이오드(PD)에서 출력된 전하의 전하량에 비례하여 변화되고, 이로 인해 상기 억세스 트랜지스터의 게이트의 전위가 변한다. 이때, 선택 신호(Row)에 의해 상기 셀렉트 트랜지스터가 턴 온되면, 데이타가 출력단(Out)으로 출력된다. 데이타가 출력된 후에, 화소(P)는 다시 리셋 동작을 수행한다. 실시예에 따른 이미지 센서는 이러한 과정들을 반복하여 광을 전기적 신호로 변환시켜 출력한다.
그 다음, 도 5를 참조하면, 상기 에피층(210) 상에 복수의 배선층들(310, 320, 330, 340)이 형성된다. 상기 배선층들(310, 320, 330, 340)은 예를 들어, 제 1 배선층(310), 제 2 배선층(320), 제 3 배선층(330) 및 제 4 배선층(340)일 수 있다.
상기 배선층들(310, 320, 330, 340)은 배선들 및 비아들을 더 포함할 수 있으며, 상기 배선들은 각각의 배선층들(310, 320, 330, 340)에 포함되는 층간 절연막들 내에 각각 배치된다. 상기 제 1 배선층(310)은 제 1 배선들(311) 및 제 1 비아들(312)을 포함한다. 상기 제 2 배선층(320)은 제 2 배선들(321) 및 제 2 비아들을 포함한다. 상기 제 3 배선층(330)은 제 3 배선들(331) 및 제 3 비아들을 포함한다. 상기 제 4 배선층(340)은 제 4 배선들(341) 및 제 4 비아들을 포함한다.
상기 배선층들(310, 320, 330, 340)은 듀얼 다마신 공정에 의해서 형성될 수 있다. 즉, 상기 배선층들(310, 320, 330, 340)은 층간 절연막에 홈을 형성하고, 홈에 구리 등과 같은 도전 물질을 채운 다음, 화학적 기계적 연마 공정이 진행되어 형성될 수 있다.
그 다음, 도 6을 참조하면, 상기 배선층들(310, 320, 330, 340) 상에 지지기판(400)이 형성된다. 상기 지지기판(400)은 상기 에피층(210) 및 상기 배선층들(310, 320, 330, 340)을 지지한다. 즉, 상기 지지기판(400)은 상기 에피층(210) 및 상기 배선층들(310, 320, 330, 340)을 지지할 수 있는 정도의 충분한 강도를 가질 수 있다. 상기 지지기판(400)은 실리콘 기판, 금속 기판, 플라스틱 기판 또는 유리 기판일 수 있다.
그 다음, 도 7을 참조하면, 상기 실리콘 웨이퍼(200)가 제거된다. 상기 실리콘 웨이퍼(200)는 기계적 공정 및 화학적 공정에 의해서 제거될 수 있다. 예를 들어, 상기 실리콘 웨이퍼(200)는 기계적 절단 공정 이후, 에칭액에 의한 식각 공정에 의해서 제거될 수 있다. 또한, 상기 실리콘 웨이퍼(200)를 제거하기 위해서, 화학적 기계적 연마 공정이 더 적용될 수 있다.
그 다음, 도 8을 참조하면, 상기 에피층(210) 아래에 컬러필터(500)가 형성된다. 상기 컬러필터(500) 및 상기 에피층(210) 사이에 오버코팅층이 더 개재될 수 있다. 상기 컬러필터(500)는 유색의 안료 또는 염료를 포함할 수 있다. 상기 컬러필터(500)는 특정 색의 광을 필터링할 수 있다.
상기 컬러필터(500) 아래에는 마이크로 렌즈(600)가 형성되고, 상기 마이크로 렌즈(600)는 리플로우 공정에 의해서 형성되어 볼록한 형상으로 이루어진다.
앞서 설명한 바와 같이, 실시예에 따른 이미지 센서는 상기 지지기판(400), 상기 지지기판(400) 아래에 상기 배선층들(310, 320, 330, 340), 상기 배선층들(310, 320, 330, 340) 아래에 상기 에피층(210) 및 상기 에피층(210) 내에 상기 포토다이오드(PD)를 포함한다.
이때, 상기 에피층(210)의 오프각(θ)이 0.3° 내지 1.5이다. 상기 에피층(210)의 오프각(θ)이 위와 같을 때, 상기 에피층(210)은 결함을 현저하게 감소시킬 수 있다. 이에 따라서, 실시예에 따른 이미지 센서는 결함을 감소시킬 수 있고, 향상된 센싱 효율을 가질 수 있다.
특히, 실시예에 따른 이미지 센서를 형성하기 위해서, 상기 에피층(210)에 다양한 이온이 주입된다. 예를 들어, 상기 에피층(210)에 상기 포토다이오드(PD)가 형성되기 위해서, n형 불순물 및/또는 p형 불순물이 주입된다.
이와 같이 주입된 이온의 농도 및 깊이에 따라서, 상기 포토다이오드(PD)의 성능 및 특성이 결정된다. 이때, 상기 에피층(210)의 오프각(θ)을 미세하게 조절함에 따라서, 이온 주입 공정시 발생되는 디펙 및 특성 변화가 제어될 수 있다. 즉, 본 실시예에 따른 이미지 센서의 제조방법은 상기 오프각(θ)을 조절하여, 이온 주입 공정에서 발생되는 불량 또는 특성 변화를 억제할 수 있다.
또한, 실시예에 따른 이미지 센서는 상기 실리콘 웨이퍼(200)를 제거하고, 후면을 통하여 광이 입사된다. 이에 따라서, 실시예에 따른 이미지 센서는 짧은 경로로 상기 포토다이오드(PD)에 광을 입사시킬 수 있고, 향상된 센싱 효율을 가질 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
실험예들
다양한 오프각을 가지는 약 300㎜의 직경을 가지는 실리콘 잉곳을 성장시킨 후, 이를 절단 및 연마 공정을 통하여, 실리콘 웨이퍼가 형성되었다. 이후, 사염화 규소를 소스 기체로, B2H6를 도펀트 기체로 사용하여, 상기 실리콘 웨이퍼 상에 약 의 두께를 가지는 에피층을 형성하였다. 이후, 상기 에피층에 n형 불순물이 주입되어, 포토다이오드가 형성되었다. 이후, 상기 에피층 상에 듀얼 다마신 공정에 의해서, 4개의 배선층들이 형성되었다. 이후, 최상 배선층에 지지기판인 웨이퍼가 접합되고, 상기 실리콘 웨이퍼가 제거된 후, 상기 에피층 아래에 컬러필터 및 마이크로 렌즈가 형성되었다.
결과
이와 같이, 오프각에 따른 형성된 에피층 및 이미지 센서들의 디펙 및 불량률이 도 9 및 도 10에 도시된다. 도 9는 에피층의 오프각에 따른 디펙(defect)의 수를 도시한 도면이고, 도 10은 실리콘 웨이퍼의 오프각에 따른 이미지 센서의 불량률을 도시한 도면이다.
도 9 및 도 10에 도시된 바와 같이, 오프각이 약 0.3° 내지 약 0.7°일 때, 이미지 센서의 불량률이 감소되는 것을 알 수 있었다.
본 실시예는 이미지 센서 및 그 제조 방법에 적용가능하므로 산업상 이용가능성이 있다.

Claims (12)

  1. 지지기판;
    상기 지지기판 아래에 배치되는 배선층;
    상기 배선층 아래에 배치되는 에피층; 및
    상기 에피층에 형성되는 포토다이오드를 포함하고,
    상기 에피층의 오프각은 [001] 결정 방향에 대하여 0.3° 내지 1.5°인 이미지 센서.
  2. 제 1 항에 있어서,
    상기 에피층은 [001] 결정 방향에 대하여 0.3° 내지 0.7°범위의 오프각을 갖는 이미지 센서.
  3. 제 1 항에 있어서,
    상기 에피층에 형성되고, 상기 포토다이오드와 연결되는 트랜스퍼 트랜지스터를 더 포함하는 이미지 센서.
  4. 제 1 항에 있어서,
    상기 에피층 아래에 배치되는 컬러필터를 더 포함하는 이미지 센서.
  5. 제 4 항에 있어서,
    상기 컬러필터 아래에 배치되는 마이크로 렌즈를 더 포함하는 이미지 센서.
  6. 제 1 항에 있어서,
    상기 에피층의 저항은 1Ω·㎝ 내지 10Ω·㎝ 범위의 값을 갖는 이미지 센서.
  7. 오프각이 [001] 결정 방향에 대하여 0.3° 내지 1.5°인 실리콘 웨이퍼를 제공하는 단계;
    상기 실리콘 웨이퍼 상에 에피층을 형성하는 단계;
    상기 에피층에 포토다이오드를 형성하는 단계;
    상기 에피층 상에 배선층을 형성하는 단계;
    상기 배선층 상에 지지기판을 형성하는 단계; 및
    상기 실리콘 웨이퍼를 제거하는 단계를 포함하는 이미지 센서의 제조방법.
  8. 제 7 항에 있어서,
    상기 실리콘 웨이퍼를 제거한 후, 상기 에피층 아래에 컬러필터를 형성하는 단계를 더 포함하는 이미지 센서의 제조방법.
  9. 제 8 항에 있어서,
    상기 컬러필터 아래에 마이크로 렌즈를 형성하는 단계를 더 포함하는 이미지 센서의 제조방법.
  10. 제 7 항에 있어서,
    상기 실리콘 웨이퍼는 [001] 결정 방향에 대하여 0.3° 내지 0.7°범위의 오프각을 갖는 이미지 센서의 제조방법.
  11. 제 7 항에 있어서,
    상기 실리콘 웨이퍼의 저항은 0.005Ω·㎝ 내지 0.02Ω·㎝ 범위의 값을 갖는 이미지 센서의 제조방법.
  12. 제 7 항에 있어서,
    상기 에피층의 저항은 1Ω·㎝ 내지 10Ω·㎝ 범위의 값을 갖는 이미지 센서의 제조방법.
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