WO2013127155A1

WO2013127155A1 - Cmos图像传感器像素及其控制时序

Info

Publication number: WO2013127155A1
Application number: PCT/CN2012/079435
Authority: WO
Inventors: 郭同辉; 旷章曲; 陈杰; 刘志碧; 唐冕; 赵建波
Original assignee: 北京思比科微电子技术股份有限公司
Priority date: 2012-02-27
Filing date: 2012-07-31
Publication date: 2013-09-06
Also published as: JP2014514822A; CN102595057B; JP5735169B2; KR20130135293A; CN102595057A

Abstract

提供了一种CMOS图像传感器像素及其控制时序。CMOS图像传感器像素包括由4个像素排列成2X2像素阵列结构作为一组像素单元，其中第一列和第二列中的两个像素分别在列内共享选择晶体管、源跟随晶体管、复位晶体管和漂浮有源区，并且第一列像素和第二列像素形成交错式排列结构；多组像素单元在垂直和水平方向上排列成为二维像素阵列。在像素阵列中，第一层金属连线为电源控制线和信号输出线也为列控制器时序控制线，第二层金属连线为行译码器时序输出控制线。上述像素结构阵列能够提高小面积像素传感器的用光效率，从而提高灵敏度，可以有效提高小面积像素图像传感器的图像品质。

Description

CMOS图像传感器像素及其控制时序

本申请要求于2012年2月27日提交中国专利局、申请号为201210047503.5、发明名称为“CMOS图像传感器像素及其控制时序”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。

技术领域

本发明涉及一种CMOS图像传感器，尤其涉及一种CMOS图像传感器像素及其控制时序。

发明背景

目前，图像传感器已经广泛应用于数码相机、移动手机、医疗器械、汽车和其他应用场合。特别是CMOS（互补型金属氧化物半导体）图像传感器的快速发展，使人们对低功耗小尺寸高分辨率图像传感器有了更高的要求。

现有技术中的CMOS图像传感器像素结构的排布方式以4T2S为例，由于依赖于像素本身的结构特征，其阵列一般需要第一层金属，第二层金属和第三层金属作为器件互连线，相邻行像素间或相邻列像素间分别需要多行或多列第一层金属、第二层金属或第三层金属连线。

上述现有技术至少包含以下缺点：

由于小尺寸像素传感器的感光面积小，灵敏度低，使得传递暗光下的信息不够清晰。尤其在使用第一层金属，第二层金属和第三层金属作为器件互连线时，光电二极管Si（硅）表面上的介质高度较高，相邻行和相邻列像素间的多条金属连线导致金属窗口开口率低，阻挡了部分光线入射到光电二极管中。

发明内容

本发明的目的是提供一种较大金属窗口开口率、灵敏度高的小尺寸CMOS图像传感器像素及其控制时序。

本发明的目的是通过以下技术方案实现的：

本发明的CMOS图像传感器像素，包括由多组像素单元构成的像素阵列，每组像素单元包括由4个像素排列成的2X2像素阵列结构，其中第一列和第二列中的两个像素分别在列内共享选择晶体管、源跟随晶体管、复位晶体管和漂浮有源区，并且第一列和第二列形成相互交错式排列结构；

所述多组像素单元在垂直和水平方向上排列成为二维像素阵列，所述二维像素阵列中同行像素通过第二层金属连线实现器件互连，同列像素通过第一层金属连线实现器件互连。

所述第一列中的两个像素的器件的布置方式是：

选择晶体管SX1、源跟随晶体管SF1和复位晶体管RX1位于像素01的光电二极管PD01和像素11的光电二极管PD11之间；

所述第二列中的两个像素的器件的布置方式是：

选择晶体管SX2、源跟随晶体管SF2和复位晶体管RX2位于像素12的光电二极管PD12和像素22的光电二极管PD22之间；

所述第一列中的两个像素的器件的布置方式中，选择晶体管SX1位于光电二极管PD01的左上侧和光电二极管PD11的左下侧，并且位于源跟随晶体管SF1的左侧；

所述第二列中的两个像素的器件的布置方式中，选择晶体管SX2位于光电二极管PD12的右上侧和光电二极管PD22的右下侧，并且位于源跟随晶体管SF2的右侧。

所述第一列中的两个像素的器件的布置方式中，源跟随晶体管SF1位于光电二极管PD01的正上方和光电二极管PD11的正下方；

所述第二列中的两个像素的器件的布置方式中，源跟随晶体管SF2位于光电二极管PD11的正上方和光电二极管PD22的正下方；

所述第一列中的两个像素的器件的布置方式中，漂浮有源区FD1位于像素01的光电二极管PD01和像素11的光电二极管PD11之间，并且位于复位晶体管RX1的左侧；

所述第二列中的两个像素的器件的布置方式中，漂浮有源区FD2位于像素12的光电二极管PD12和像素22的光电二极管PD22之间，并且位于复位晶体管RX2的右侧。

所述第一列中的两个像素的器件的布置方式中，漂浮有源区FD1与源跟随晶体管SF1栅极用第一层金属连线连接；

所述第二列中的两个像素的器件的布置方式中，漂浮有源区FD2与源跟随晶体管SF2栅极用第一层金属连线连接。

本发明上述的CMOS图像传感器像素的控制时序，包括CMOS图像传感器像素阵列行译码器时序和列控制器时序。

所述第一层金属连线为列电源控制线和列信号输出线也为列控制器时序控制线；

所述第二层金属连线为行译码器时序输出控制线。

由以上所述可以得知，本发明中CMOS图像传感器像素，由于采用4T2S（4个晶体管，2个像素共享选择晶体管、源跟随晶体管、复位晶体管和漂浮有源区）结构。4个像素排列成2X2像素阵列作为一组；其中第一列和第二列中的两个像素分别在列内共享选择晶体管、源跟随晶体管、复位晶体管和漂浮有源区，并且第一列和第二列以相互交错式排列。且仅使用第一层金属和第二层金属作为器件的互连线。不使用第三层金属作为器件互连线，可降低光电二极管Si（硅）表面上的介质高度，使得更多的光入射到光电二极管。本发明的CMOS图像传感器像素结构和各晶体管排布方式使得相邻行像素间仅布置两行第二层金属连线，相邻列像素间最多布置两列第一层金属连线即可实现功能。这种金属连线结构，有效提高了金属窗口开口率。此外基于本发明的像素结构，可使用两种控制时序：CMOS图像传感器像素阵列行译码器时序和列控制器时序。

本发明的CMOS图像传感器像素结构能够提高小面积像素传感器的用光效率，从而提高灵敏度，所以可以有效提高小面积像素图像传感器的图像品质。

附图简要说明

图1是本发明提供的CMOS图像传感器像素的具体实施例中4个像素组成的4T2S交错式结构版图示意图；

图2是本发明提供的CMOS图像传感器像素的具体实施例中4个像素组成的4T2S交错式结构电路示意图；

图3是本发明提供的CMOS图像传感器像素的具体实施例中6 x 4像素阵列版图示意图；

图4是本发明提供的CMOS图像传感器像素的具体实施例中6 x 4像素阵列电路示意图；

图5是本发明提供的CMOS图像传感器像素的具体实施例中附有行译码器和列控制器的像素阵列示意图；

图6是本发明提供的CMOS图像传感器像素的具体实施例中像素阵列的行译码器时序和列控制器时序示意图。

实施本发明的方式

下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。

本发明的CMOS图像传感器像素及其控制时序，其较佳的具体实施方式如图1至图6所示：

包括光电二极管，电荷传输晶体管，选择晶体管，源跟随晶体管，复位晶体管，漂浮有源区，第一层金属连线和第二层金属连线。其中位于像素阵列列1的像素01和像素11共用选择晶体管SX1，源跟随晶体管SF1，复位晶体管RX1和漂浮有源区FD1；位于像素阵列列2的像素12和像素22共用选择晶体管SX2，源跟随晶体管SF2，复位晶体管RX2和漂浮有源区FD2。其中选择晶体管SX1、源跟随晶体管SF1和复位晶体管RX1位于像素01的光电二极管PD01和像素11的光电二极管PD11之间；选择晶体管SX2、源跟随晶体管SF2和复位晶体管RX2位于像素12的光电二极管PD12和像素22的光电二极管PD22之间。像素01和像素11与像素12和像素22在水平方向上形成相互交错式结构。

所述选择晶体管SX1位于光电二极管PD01的左上侧和光电二极管PD11的左下侧，并且位于源跟随晶体管SF1的左侧；

所述选择晶体管SX2位于光电二极管PD12的右上侧和光电二极管PD22的右下侧，并且位于源跟随晶体管SF2的右侧。

所述源跟随晶体管SF1位于光电二极管PD01的正上方和光电二极管PD11的正下方；

所述源跟随晶体管SF2位于光电二极管PD11的正上方和光电二极管PD22的正下方；

所述漂浮有源区FD1位于像素01的光电二极管PD01和像素11的光电二极管PD11之间，并且位于复位晶体管RX1的左侧；

所述漂浮有源区FD2位于像素12的光电二极管PD12和像素22的光电二极管PD22之间，并且位于复位晶体管RX2的右侧。

所述漂浮有源区FD1与源跟随晶体管SF1栅极用第一层金属连线连接；

所述漂浮有源区FD2与源跟随晶体管SF2栅极用第一层金属连线连接。

所述电源第一层金属连线Vdd，连接SX1、SX2、RX1和RX2的漏极。

所述第一层金属连线SC1，连接源跟随晶体管SF1的源极和复位晶体管RX2的栅极；所述第一层金属连线SC2，连接源跟随晶体管SF2的源极和复位晶体管RX1的栅极。

所述第一层金属连线SC1和第一层金属连线SC2为信号输出线和列控制器时序控制线。

所述第二层金属连线S1，连接选择晶体管SX1的栅极；所述第二层金属连线S2，连接选择晶体管SX2的栅极。

所述第二层金属连线T1,连接电荷传输晶体管TX11和电荷传输晶体管TX12的栅极；所述第二层金属连线T2，连接电荷传输晶体管TX22的栅极。

所述第二层金属连线S1和第二层金属连线S2，第二层金属连线T1和第二层金属连线T2为行译码器时序输出控制线。

本发明解决现有图像传感器小面积像素灵敏度低的问题。

实施例一：

如图1所示，CMOS图像传感器像素采用4T2S结构，包括四个像素，像素01、像素11、像素12和像素22的光电二极管分别为PD01、PD11、PD12、PD22；TX01和TX11分别是像素01和像素11的电荷传输晶体管，TX12和TX22分别是像素12和像素22的电荷传输晶体管；SX1、SF1和RX1分别是像素01和像素11的选择晶体管、源跟随晶体管和复位晶体管；SX2、SF2和RX2分别是像素12和像素22的选择晶体管、源跟随晶体管和复位晶体管。像素01和像素11共同享用晶体管SX1、SF1、RX1和漂浮有源区FD1（Floating Diffusion），像素12和像素22共同享用晶体管SX2、SF2、RX2和漂浮有源区FD2；共享的像素01和像素11与共享的像素12和像素22在水平方向上形成相互交错式结构。

CMOS图像传感器像素使用的金属互连线表述如下。漂浮有源区FD1与晶体管SF1栅极用第一层金属线连接；漂浮有源区FD2与晶体管SF2栅极用第一层金属线连接。电源第一层金属连线Vdd，连接SX1、SX2、RX1和RX2的漏极。SC1线为第一层金属连线，连接SF1的源极，连接RX2的栅极，SC1第一层金属连线即为信号输出线也为列控制器时序控制线。SC2线为第一层金属连线，连接SF2的源极，连接RX1的栅极，SC2第一层金属连线即为信号输出线也为列控制器时序控制线。S1线为第二层金属连线，连接SX1的栅极；S2线为第二层金属连线，连接SX2的栅极；T1线为第二层金属连线，连接TX11和TX12的栅极；T2线为第二层金属连线，连接TX22的栅极。S1第二层金属连线、S2第二层金属连线、T1第二层金属连线和T2第二层金属连线都为行译码器时序输出控制线。

如图2所示，为上面所述的四个像素组成相互交错式电路结构示意图。上面所述的四个像素记为一组，多组相互交错式像素在垂直和水平方向上排列成为二维像素阵列，如图3和图4所示。

实施例二：

如图3所示，为6 X 4像素阵列版图示意图；图3所示像素阵列版图示意图所对应的电路示意图如图4所示。

图3和图4所示像素阵列中，各像素FD区与各相应源跟随晶体管栅极用第一层金属连线相连，电源Vdd线使用第一层金属连线；SC0～SC5线为第一层金属连线，作为信号输出线和列控制器时序控制线，分别连接相对应列像素的源跟随晶体管的源极和复位晶体管的栅极。第二层金属连线S1～S4分别连接相对应行像素的选择晶体管的栅极，第二层金属连线T1～T4分别连接相对应行像素的传输晶体管的栅极。此二维像素阵列中，仅使用了两层金属互连线，相邻行像素间仅有两行第二层金属连线，相邻列像素间最多有两列第一层金属连线。本发明仅两层金属的使用及高金属窗口开口率，有效提高了小面积像素传感器的灵敏度。

实施例三：

CMOS图像传感器像素阵列信号采集细节表述如下：

图5所示，为附有行译码器和列控制器的像素阵列示意图。行译码器放在像素阵列的左侧（也可以放到阵列的右侧），列控制器放于像素阵列的顶部（也可以放到阵列的底部），信号读出器件放于像素阵列的底部；译码器、控制器和信号读出器件的位置并非本发明唯一方式，也可以根据芯片的具体设计布局情况而有所调整。图5所示的示意图，详细标注了阵列像素的具体位置，也详细标注了译码器时序输出控制线和列控制器时序控制线的具体编号。m和n为非负整数，分别表征像素阵列的像素行和列位置，例如像素（m+1,n+1）表示此像素的位置是处于第m+1行，第n+1列；金属连线Vdd为电源线，传感器正常工作时，Vdd为电源电压；金属连线SC为信号输出连线也为列控制器时序控制线，金属连线S和T为行译码器时序输出控制线。

图6所示，为CMOS图像传感器像素阵列所采用的行译码器输出时序和列控制器时序示意图，本发明像素阵列中，全部采用N型晶体管，N型晶体管栅极置为高电平，即控制此晶体管栅极的时序线置为高电平，表示开启晶体管；N型晶体管栅极置为低电平，即控制此晶体管栅极的时序线置为低电平，表明关闭晶体管；N型晶体管开启时间长短，即控制此晶体管栅极的时序线置为高电平时间长短，由传感器工作具体情况而定；像素阵列底部的信号读出器件读取信号时，SC线由列控制器时序控制线转换为信号输出线，信号读出器件通过信号输出线读取信号。在图6中的SC时序表征像素阵列的所有的列SC控制线时序，其中以带有对角线的矩形表示信号读出器件读取像素信号的操作，信号1与时序SHR时序读取信号对应，信号2与时序SHS时序读取信号对应；像素信号被信号读出器件读取完毕后，信号输出线转换为列控制器时序控制线。

本发明CMOS图像传感器像素阵列正常工作时，采用行滚动式曝光方式，第m行像素首先开始曝光，然后第m+1行像素开始曝光，再然后是第m+2行、第m+3行、m+4行、m+5行；行与行像素之间的曝光结束的顺序与曝光开始的顺序相同；行与行像素之间的信号读取顺序也与行像素曝光开始的顺序相同。传感器采集同一帧像素阵列信号时，每行像素的曝光时间相等。

下面针对第m+1行像素的信号读取操作做详细说明。第m+1行像素的曝光时间是从T<m+1>时序线第一个高电平下降沿开始，至T<m+1>时序线下一个高电平下降沿结束。曝光时间开始前，在像素光电二极管势井中存放的电荷需要被清除，即S<m+1>时序线和S<m+2>时序线处于低电平，T<m+1>时序线和SC时序线由低电平置为高电平开启第m+1行像素电荷传输晶体管和复位晶体管；像素光电二极管势井中存放的电荷清除后，先关闭电荷传输晶体管，然后关闭复位晶体管，即S<m+1>时序线和S<m+2>时序线处于低电平，将T<m+1>时序线和SC时序线由高电平先后置为低电平，此时第m+1行像素光电二极管开始曝光。像素曝光过程中，T<m+1>时序线始终处于低电平。曝光时间结束前，需要采集像素的复位信号，首先，T<m+1>时序线处于低电平，S<m+1>时序线为高电平，S<m+2>时序线和SC时序线由低电平置为高电平，开启第m+1行像素复位晶体管和选择晶体管，把像素相应FD区复位为高电平，把FD区复位为高电平后SC时序线由高电平置为低电平，关闭复位晶体管，S<m+1>时序和S<m+2>时序线保持高电平不变；然后，SC线由列控制器控制线转换为信号输出线，T<m+1>时序线保持低电平，S<m+1>时序线和S<m+2>时序线保持高电平，并通过信号输出线SC，使用SHR时序线由信号读出器件读取第m+1行每个像素的信号，并储存下来，记为信号1；读取信号1后，S<m+1>时序线和S<m+2>时序线保持高电平，SC线保持为信号输出线，T<m+1>时序线由低电平置为高电平，开启传输晶体管，光电二极管势井中的光电电荷转移到像素相应FD区，像素光电二极管势井中的光电电荷转移到像素相应FD区完毕后，关闭电荷传输晶体管，即SC线保持为信号输出线，S<m+1>时序线和S<m+2>时序线处于高电平，T<m+1>时序线由高电平置为低电平，曝光时间结束；然后，通过信号输出线SC，使用SHS时序由信号读出器件读取第m+1行每个像素的信号，记为信号2；读取信号2后，信号读出器件停止读取像素信号，S<m+1>时序由高电平置为低电平，S<m+2>时序保持为高电平，SC线由信号输出线转换为列控制器控制线。

第m+2行像素的信号读取操作是，在第m+1行像素信号读取完毕后，重复上述第m+1行像素的信号读取操作。第m+3行、第m+4行、第m+5行像素信号读取操作，都为上一行像素信号读取完毕后，重复上一行像素的信号读取操作。阵列中，所有行像素信号都被读取完毕，称为一帧信号读取完毕。

本发明CMOS图像传感器像素阵列所采用的时序控制方式，并非唯一方式；例如，信号读出器件通过信号输出线先后读取同一帧同一像素信号1和信号2过程中，可以读取信号1后先将S时序由高电平置为低电平关闭选择晶体管，在读取信号2前再将S时序由低电平置为高电平打开选择晶体管，而后由信号读出器件读取信号2。由传感器像素所搜集的光电信号，被信号读出器件读取并记录下来，真实的光电信号为信号1与信号2的差值信号。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims

一种CMOS图像传感器像素，其特征在于：

包括由多组像素单元构成的像素阵列，每组像素单元包括由4个像素排列成的2X2像素阵列结构，其中第一列和第二列中的两个像素分别在列内共享选择晶体管、源跟随晶体管、复位晶体管和漂浮有源区，并且第一列和第二列形成相互交错式排列结构；

所述多组像素单元在垂直和水平方向上排列成为二维像素阵列，所述二维像素阵列中同行像素通过第二层金属连线实现器件互连，同列像素通过第一层金属连线实现器件互连。
根据权利要求1所述的CMOS图像传感器像素，其特征在于：

所述第一列中的两个像素的器件的布置方式是：

选择晶体管（SX1）、源跟随晶体管（SF1）和复位晶体管（RX1）位于像素（01）的光电二极管（PD01）和像素（11）的光电二极管（PD11）之间；

所述第二列中的两个像素的器件的布置方式是：

选择晶体管（SX2）、源跟随晶体管（SF2）和复位晶体管（RX2）位于像素（12）的光电二极管（PD12）和像素（22）的光电二极管（PD22）之间。
根据权利要求2所述的CMOS图像传感器像素，其特征在于：

所述第一列中的两个像素的器件的布置方式中，选择晶体管（SX1）位于光电二极管（PD01）的左上侧和光电二极管（PD11）的左下侧，并且位于源跟随晶体管（SF1）的左侧；

所述第二列中的两个像素的器件的布置方式中，选择晶体管（SX2）位于光电二极管（PD12）的右上侧和光电二极管（PD22）的右下侧，并且位于源跟随晶体管（SF2）的右侧。
根据权利要求3所述的CMOS图像传感器像素，其特征在于：

所述第一列中的两个像素的器件的布置方式中，源跟随晶体管（SF1）位于光电二极管（PD01）的正上方和光电二极管（PD11）的正下方；

所述第二列中的两个像素的器件的布置方式中，源跟随晶体管（SF2）位于光电二极管（PD11）的正上方和光电二极管（PD22）的正下方。
根据权利要求4所述的CMOS图像传感器像素，其特征在于：

所述第一列中的两个像素的器件的布置方式中，漂浮有源区（FD1）位于像素（01）的光电二极管（PD01）和像素（11）的光电二极管（PD11）之间，并且位于复位晶体管（RX1）的左侧；

所述第二列中的两个像素的器件的布置方式中，漂浮有源区（FD2）位于像素（12）的光电二极管（PD12）和像素（22）的光电二极管（PD22）之间，并且位于复位晶体管（RX2）的右侧。
根据权利要求5所述的CMOS图像传感器像素，其特征在于：

所述第一列中的两个像素的器件的布置方式中，漂浮有源区（FD1）与源跟随晶体管（SF1）栅极用第一层金属连线连接；

所述第二列中的两个像素的器件的布置方式中，漂浮有源区（FD2）与源跟随晶体管（SF2）栅极用第一层金属连线连接。
一种权利要求1至6任一项所述的CMOS图像传感器像素的控制时序，其特征在于：

所述控制时序包括CMOS图像传感器像素阵列行译码器时序和列控制器时序。
根据权利要求7所述的CMOS图像传感器像素的控制时序，其特征在于：

所述第一层金属连线为列电源控制线和列信号输出线也为列控制器时序控制线；

所述第二层金属连线为行译码器时序输出控制线。