WO2013103113A1 - 電子部品およびその製造方法 - Google Patents

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wiring board
stress relaxation
hole conductor
conductor pattern
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高之 長野
正人 野宮
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株式会社村田製作所
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Definitions

  • the present invention relates to an electronic component and a method for manufacturing the same, and in particular, includes a wiring board such as a multilayer board or a single-layer board on which a conductor pattern is formed, a resin layer formed so as to cover the wiring board, and a resin layer.
  • An electronic component such as a circuit module or a circuit board having a via hole conductor formed so as to penetrate and connected to the conductor pattern, and an external electrode formed on the surface of the resin layer and connected to the via hole conductor, and the like It relates to a manufacturing method.
  • FIG. 1 of Patent Document 1 describes a circuit module in which element parts are mounted on a substrate, the element parts are covered with a resin layer, and a shield layer is formed on the surface of the resin layer.
  • a terminal electrode is disposed on the surface of the substrate, and the terminal electrode and the shield layer are electrically connected.
  • the glass transition temperature Tg and the thermal expansion coefficient ⁇ are greatly different, reflow and the like
  • the interface was easy to peel off due to deformation caused by rapid heating or thermal cycling.
  • the connection between the terminal electrode and the shield layer also has a problem that disconnection or characteristic variation occurs. Such a deterioration tendency is particularly great when an alloy layer is formed at the connection portion between the terminal electrode and the shield layer.
  • a main object of the present invention is to provide an electronic component having good connection reliability between a conductor pattern formed on a wiring board and a via-hole conductor penetrating a resin layer formed so as to cover the wiring board, and a method for manufacturing the same Is to provide.
  • An electronic component according to the present invention includes a wiring board on which a conductor pattern is formed, a resin layer formed so as to cover the wiring board, and a via hole formed so as to penetrate the resin layer and connected to the conductor pattern To relieve the stress applied to the conductor pattern and via-hole conductor connection, formed around the conductor, the external electrode connected to the via-hole conductor, and the conductor pattern and via-hole conductor connection.
  • An electronic component including a stress relaxation structure.
  • the stress relaxation structure includes a recess formed in the wiring board, and the connection portion between the conductor pattern and the via hole conductor is formed in the recess of the wiring board.
  • the stress relaxation structure includes a stress relaxation layer formed around the connection portion of the conductor pattern and the via-hole conductor on the conductor pattern.
  • the stress relaxation structure includes a recess formed in the wiring board, and the connection portion of the conductor pattern and the via-hole conductor is formed in the recess of the wiring board. And further including a stress relaxation layer formed in the recess of the wiring board and on the conductor pattern and around the connection portion of the conductor pattern and the via hole conductor.
  • the glass transition temperature of the stress relaxation layer is preferably higher than the glass transition temperature of the resin layer.
  • the thermal expansion coefficient of the stress relaxation layer is preferably smaller than the thermal expansion coefficient of the resin layer.
  • the stress relaxation layer is made of a resin material.
  • the stress relaxation layer is made of a ceramic material.
  • the wiring substrate includes a substrate made of a ceramic material, and the stress relaxation layer is made of the same ceramic material as the ceramic material of the substrate.
  • the stress relaxation layer is preferably in contact with the conductor pattern and the via hole conductor.
  • the resin layer is formed on the surface of the wiring board and in the recess of the wiring board.
  • the electronic component according to the present invention further includes, for example, an electronic component element that is surface-mounted on a wiring board and covered with a resin layer.
  • the method of manufacturing an electronic component according to the present invention includes a wiring board on which a conductor pattern is formed, a resin layer formed so as to cover the wiring board, and formed so as to penetrate the resin layer and connected to the conductor pattern.
  • the step of forming the stress relaxation structure includes a step of forming a recess in the wiring substrate and a step of forming a connection portion of the conductor pattern and the via hole conductor in the recess of the wiring substrate.
  • the step of forming the stress relaxation structure includes a step of forming a stress relaxation layer around the connection portion between the conductor pattern and the via hole conductor on the conductor pattern. Furthermore, in the method for manufacturing an electronic component according to the present invention, for example, the step of forming the stress relaxation structure includes a step of forming a recess in the wiring board and a connection portion of the conductor pattern and the via hole conductor in the recess of the wiring board. And a step of forming a stress relaxation layer around the connection portion between the conductor pattern and the via-hole conductor in the concave portion of the wiring board and on the conductor pattern.
  • the electronic component manufacturing method according to the present invention further includes, for example, a step of surface treating the surface of the wiring board, and the step of forming the stress relaxation layer is performed before the step of surface treating.
  • the electronic component manufacturing method according to the present invention further includes, for example, a step of surface mounting the electronic component element on the wiring board, and the step of forming the stress relaxation layer is a step of surface mounting the electronic component element. Done before.
  • connection between the conductor pattern and the via-hole conductor is caused by the difference in the thermal expansion coefficient between the wiring board and the resin layer or the impact when the electronic component is dropped around the connection portion of the conductor pattern and the via-hole conductor.
  • a stress relaxation structure for relaxing the stress applied to the portion is formed. Therefore, in the electronic component according to the present invention, the stress applied to the connection portion between the conductor pattern and the via hole conductor is alleviated by the stress relaxation structure.
  • the stress relaxation structure when the stress relaxation structure includes a recess formed in the wiring board, and the connection portion of the conductor pattern and the via hole conductor is formed in the recess of the wiring board, the connection of the conductor pattern and the via hole conductor is performed. The stress applied to the portion is relieved by the concave portion of the wiring board. Further, in the electronic component according to the present invention, when the stress relaxation structure includes a stress relaxation layer formed around the conductor pattern and the connection portion of the via hole conductor on the conductor pattern, the stress applied to the connection portion of the conductor pattern and the via hole conductor Is relaxed by the stress relaxation layer.
  • the stress relaxation structure includes a recess formed in the wiring board, the conductor pattern and the via hole conductor connection portion are formed in the recess of the wiring board, and the stress relaxation structure is formed in the recess of the wiring board.
  • a stress relaxation layer is further formed on the conductor pattern and around the connection portion of the conductor pattern and the via-hole conductor, the stress applied to the connection portion of the conductor pattern and the via-hole conductor is reduced by the recess of the wiring board and the stress relaxation. Relaxed by layer.
  • the stress relaxation layer when the glass transition temperature of the stress relaxation layer is higher than the glass transition temperature of the resin layer, the stress is reduced even if the thermal expansion coefficient of the resin layer changes at a temperature lower than the glass transition temperature of the stress relaxation layer. Since the thermal expansion coefficient of the relaxation layer hardly changes, the stress applied to the connection portion of the conductor pattern and the via-hole conductor due to the difference in thermal expansion coefficient between the wiring board and the resin layer can be reduced by the stress relaxation layer. Further, in the electronic component according to the present invention, when the thermal expansion coefficient of the stress relaxation layer is smaller than the thermal expansion coefficient of the resin layer, the stress relaxation layer does not greatly contract or expand due to a temperature change compared to the resin layer.
  • the stress applied to the conductor pattern and via hole conductor connection portion due to the difference in thermal expansion coefficient of the resin layer can be reduced by the stress relaxation layer.
  • the stress relaxation layer is made of a ceramic material
  • the wiring board includes a substrate made of a ceramic material
  • the stress relaxation layer is made of the same ceramic material as the ceramic material of the board
  • the connection portion with the conductor pattern and the periphery thereof are coated with the same ceramic material, the stress caused by the resin layer on the connection portion can be reduced.
  • the stress relaxation layer when the stress relaxation layer is in contact with the conductor pattern and the via hole conductor, there is no resin layer between the conductor pattern and the via hole conductor and the stress relaxation layer.
  • the stress caused by the resin layer on the connecting portion can be reduced. Further, in the electronic component according to the present invention, when the resin layer is formed on the surface of the wiring board and in the recess of the wiring board, it is possible to suppress displacement and peeling between the wiring board and the resin layer.
  • the method of manufacturing an electronic component according to the present invention since the method includes a step of forming a stress relaxation structure for relaxing stress applied to the connection portion of the conductor pattern and the via hole conductor around the connection portion of the conductor pattern and the via hole conductor. It is possible to manufacture an electronic component in which the stress applied to the connection portion between the conductor pattern and the via-hole conductor due to the difference in thermal expansion coefficient between the wiring board and the resin layer is alleviated by the stress relaxation structure.
  • the step of forming the stress relaxation structure includes a step of forming a recess in the wiring board and a step of forming a conductor pattern and a via hole conductor connection portion in the recess of the wiring board.
  • the step of forming the stress relaxation structure includes the step of forming a recess in the wiring substrate, the step of forming a connection portion of the conductor pattern and the via hole conductor in the recess of the wiring substrate, and the wiring.
  • the method for manufacturing an electronic component according to the present invention further includes a step of surface treating the surface of the wiring board, and when the step of forming the stress relaxation layer is performed before the step of surface treatment, If the material is selected, surface treatment such as plating can be resisted only on the conductor pattern under the stress relaxation layer.
  • the electronic component manufacturing method according to the present invention further includes a step of surface mounting the electronic component element on the wiring board, wherein the step of forming the stress relaxation layer is performed before the step of surface mounting the electronic component element.
  • the stress relaxation layer is formed in the concave portion of the wiring board and does not have a convex shape above the wiring board, there is no harmful effect on the solder printing for surface mounting the electronic component element on the wiring board, The component element can be satisfactorily surface-mounted.
  • connection portion between the conductor pattern and the via-hole conductor is relieved, so that the conductor pattern formed on the wiring board and the via-hole conductor penetrating the resin layer formed so as to cover the wiring board; An electronic component with good connection reliability can be obtained.
  • FIG. 2 is an enlarged cross-sectional view illustrating a deformation state of a main part due to stress of the electronic component illustrated in FIG. 1.
  • FIG. 1 It is an expanded sectional view solution figure which shows the deformation
  • FIG. 1 It is a figure which shows the process of manufacturing the electronic component shown in FIG.
  • FIG. 1 It is a figure which shows the process of manufacturing the electronic component shown in FIG.
  • FIG. It is an expanded sectional view solution figure which shows the deformation
  • FIG. 8 is an enlarged cross-sectional view illustrating a deformation state of a main part due to stress of the electronic component illustrated in FIG. 7.
  • FIG. 8 is an enlarged cross-sectional view showing a deformed state of a main part due to stress in a modification of the electronic component shown in FIG. 7. It is a figure which shows the process of manufacturing the electronic component shown in FIG. It is a cross-sectional view solution figure which shows the further another example of the electronic component concerning this invention. It is a figure which shows the process of manufacturing the electronic component shown in FIG.
  • FIG. 1 is a cross-sectional schematic view showing an example of an electronic component according to the present invention
  • FIG. 2 is an enlarged cross-sectional schematic view showing a deformation state of a main part due to stress of the electronic component shown in FIG.
  • An electronic component 10 shown in FIG. 1 includes a wiring board 12.
  • the wiring substrate 12 includes a substrate 14 made of, for example, a ceramic material.
  • a plurality of via-hole conductor patterns (conductor patterns including via lands) 16a and a plurality of electronic component element conductor patterns 16b are formed on one main surface side of the surface of the substrate 14 at intervals. Further, a plurality of external electrode conductor patterns 16 c are formed at intervals on the other main surface side of the surface of the substrate 14.
  • the wiring board 12 for example, a ceramic multilayer board or a printed wiring board can be used.
  • the recesses 18 included in the stress relaxation structure are respectively formed on the conductor patterns 16a for the via-hole conductors.
  • the electronic component element 20 is surface-mounted as a circuit component element on one main surface side of the surface of the wiring board 12.
  • the electronic component element 20 is electrically connected to the electronic component element conductor pattern 16 b of the wiring board 12 by the solder 22.
  • the electronic component element 20 may be electrically connected to the electronic component element conductive pattern 16b of the wiring board 12 by a conductive adhesive instead of the solder 22.
  • the electronic component 10 further includes a resin layer 24 that is in close contact with the wiring board 12.
  • the resin layer 24 is formed so as to cover one main surface of the wiring board 12 and the electronic component element 20. Therefore, the electronic component element 20 is embedded by the resin layer 24.
  • the resin layer 24 is also formed in the recess 18 of the wiring board 12.
  • the via hole 26 is formed from the upper surface (front surface) to the lower surface of the resin layer 24 with the via land (conductor pattern 16a for via hole conductor) formed in the recess 18 of the wiring board 12 as the bottom.
  • a via hole conductor 28 is formed in the via hole 26 of the resin layer 24.
  • the via-hole conductor 28 is formed in a columnar shape that narrows downward, for example, so as to penetrate the resin layer 24.
  • the via-hole conductor 28 is electrically connected to the via-hole conductor pattern 16a.
  • the via hole conductor pattern 16 a and the connection portion 30 of the via hole conductor 28 are formed in the recess 18 of the wiring board 12.
  • a plurality of external electrodes 32 are formed on the surface of the resin layer 24.
  • a predetermined one of these external electrodes 32 is electrically connected to the via-hole conductor 28. Therefore, the via hole conductor 28 provides an electrical connection between the via hole conductor conductor pattern 16 a of the wiring board 12 and the external electrode 32 formed on the surface of the resin layer 24.
  • the electronic component 10 relieves stress applied to the via hole conductor conductor pattern 16a and the connection portion 30 of the via hole conductor 28 due to a difference in thermal expansion coefficient between the wiring board 12 and the resin layer 24 or an impact when the electronic component 10 is dropped.
  • Including a stress relaxation structure This stress relaxation structure is formed around the connection portion 30.
  • This stress relaxation structure includes a recess 18 formed in the wiring board 12, and the connection portion 30 is formed in the recess 18 of the wiring board 12.
  • FIG. 3 is an enlarged cross-sectional view showing a deformation state of the main part due to stress in the modification example of the electronic component shown in FIG.
  • the recess 18 of the wiring board 12 may be formed so as to penetrate the board 14 of the wiring board 12 as shown in FIG. 3.
  • the via hole conductor conductive pattern 16 a is formed on the other main surface side of the substrate 14 of the wiring substrate 12.
  • the resin layer 24 is also formed in the concave portion 18 of the wiring board 12 so as to penetrate the board 14 of the wiring board 12.
  • the via hole 26 and the via hole conductor 28 are formed so as to penetrate the resin layer 24.
  • the via-hole conductor 28 is electrically connected to the via-hole conductor pattern 16a.
  • the via hole conductor pattern 16 a and the connection portion 30 of the via hole conductor 28 are formed in the recess 18 of the wiring board 12.
  • a plurality of external electrodes 32 are formed on the surface of the resin layer 24, and a predetermined one of these external electrodes 32 is electrically connected to the via-hole conductor 28.
  • a method for manufacturing the wiring substrate 12 having the recesses 18 and the like is as follows.
  • a ceramic slurry is applied on a resin film such as PET and dried to obtain a ceramic green sheet having a thickness of about 10 to 200 ⁇ m.
  • a ceramic powder contained in the ceramic slurry for example, a mixture of BaO, SiO 2 , Al 2 O 3 , B 2 O 3 , CaO or the like can be used.
  • a through-hole (via hole) having a diameter of about 0.1 mm is formed on the above-described green sheet by a mold or a laser, and a conductive paste in which metal powder, resin, or organic solvent mainly composed of Ag or Cu is kneaded is placed in the via hole. Fill and dry.
  • the conductive paste in the via hole becomes a via hole conductor in the wiring board 12.
  • the same conductive paste as described above is printed on the above green sheet by screen printing or the like in a desired pattern and dried.
  • This pattern becomes an internal conductor or the like in the wiring board 12, and when the green sheet is a surface layer, it becomes a surface conductor (conductor patterns 16a, 16b, 16c), and a part thereof is used as a via land.
  • the via land is a bottom portion of the via hole 26 penetrating the resin layer 24 formed on the wiring substrate 12 in a later process, and the via hole conductor 28 formed in the via hole 26 penetrating the resin layer 24 is connected thereto.
  • the portion of the via hole conductor conductive pattern 16a as a relay electrode.
  • the concave portion 18 formed in the outermost layer of the wiring substrate 12 made of the ceramic multilayer substrate is sublimated at a desired position of the printed pattern 15 described above, for example, as shown in FIG.
  • a sublimation paste 17 is printed with a predetermined thickness, and as shown in FIG. 4B, the surface of the sublimation paste 17 is buried in the unfired ceramic layer 13 by pressing during lamination, and the surface is flattened. As shown in FIG. 4C, it can be formed by sublimating the sublimable paste 17 and firing the ceramic layer 13 or the like on the wiring substrate 12.
  • the sublimable paste 17 for example, an acrylic or cellulose binder resin, a carbon paste, or the like can be used.
  • the concave portion 18 of the wiring board 12 is formed by forming a through hole in the above-described green sheet with a laser or the like, or using a mold having a convex portion corresponding to the shape of the concave portion 18 at the time of stacking pressure bonding. It is also possible to form by.
  • an appropriate number of green sheets are stacked and pressure-bonded at a pressure of 100 to 2000 kgf / cm 2 and a temperature of about 40 to 100 ° C.
  • element connection pad electrodes and the like may be formed on the front and back surfaces of the pressure-bonded laminate using the same conductive paste as described above.
  • the pressure-bonded laminate is fired at about 850 ° C. in the air, and if it is Cu-based at about 950 ° C. in N 2 .
  • the thickness of a laminated body is about 1 mm, for example.
  • Ni / Sn or Ni / Au or the like is formed on the electrodes exposed on the front and back surfaces by plating or the like, if necessary.
  • the concave portion 18 of the wiring board 12 formed by the above method has a diameter of about 0.1 to 0.5 mm and a depth of about 5 to 20 ⁇ m, but is not particularly limited thereto.
  • the diameter of the recess 18 may be larger than the diameter of the via hole 26 penetrating the resin layer 24, but is desirably about 0.2 mm larger than the diameter of the via hole 26 in order to obtain the maximum effect of suppressing thermal deformation. .
  • the depth of the recess 18 may be 5 ⁇ m or more in order to suppress thermal deformation.
  • a structure that reaches the formed via hole conductor pattern 16a may be used.
  • the via hole conductor 28 formed in the resin layer 24 forms an alloy layer with the via hole conductor conductive pattern 16a of the wiring board 12
  • the depth of the recess 18 may be formed thicker than the alloy layer. desirable.
  • solder 22 is printed on the conductor pattern 16b for the electronic component element of the wiring board 12, and as shown in FIG. It is electrically connected to the element conductor pattern 16b.
  • a conductive adhesive may be applied instead of printing the solder 22.
  • a resin layer 24 is formed on the wiring board 12.
  • a thermosetting resin such as an epoxy resin, a silicone resin, a cyanate resin, an isocyanate resin, or a polybenzoxador resin
  • the resin layer 24 can be hardened by pressurizing and heating an uncured (B stage) resin to the wiring board 12, and can be bonded and integrated with the wiring board 12.
  • B stage uncured resin
  • the softened resin enters the gap between the electronic component element 20 and the wiring board 12, and the electronic component element 24 is embedded in the resin layer 24.
  • the recess 18 of the wiring board 12 is simultaneously filled with the resin to form the resin layer 24.
  • the pressurization and heating are preferably about 0.5 MPa and about 150 to 250 ° C., respectively.
  • Laser is irradiated from the surface of the cured resin layer 24 toward the conductor pattern 16a for via-hole conductors to obtain via holes 26 penetrating the resin layer 24 as shown in FIG.
  • the laser for example, a CO 2 laser can be used. Smear accompanying laser processing is removed by, for example, desmear liquid.
  • a via hole conductor 28 is formed by filling the via hole 26 formed in the resin layer 24 with a conductive paste.
  • a conductive paste a material in which metal particles such as Au, Ag, Cu, and Ni are kneaded with a thermosetting resin can be used, and metal particles such as Sn, Bi, and In, which are low melting point solder systems, can be used. You may contain.
  • the external electrode 32 is formed on the surface of the resin layer 24 to complete the electronic component 10.
  • the stress relaxation structure includes the recess 18 formed in the wiring substrate 12, and the connection portion 30 is formed in the recess 18 of the wiring substrate 12.
  • the stress applied to the connection portion 30 due to the difference in the thermal expansion coefficient of the layer 24 is relieved by the concave portion 18 of the wiring board 12.
  • the connection reliability between the via hole conductor conductor pattern 16 a formed on the wiring board 12 and the via hole conductor 28 penetrating the resin layer 24 formed so as to cover the wiring board 12 is good.
  • the resin layer 24 is formed on the surface of the wiring substrate 12 and in the recess 18 of the wiring substrate 12
  • the difference in thermal expansion coefficient between the wiring substrate 12 and the resin layer 24 and the electronic component 10 Position shift and peeling between the wiring board 12 and the resin layer 24 due to impact when dropped can be suppressed.
  • the via hole conductor conductor pattern 16 a is all accommodated in the recess 18 of the wiring board 12. Therefore, when the via hole conductor conductor pattern 16 a is formed in the recess 18 by printing or the like, the via hole conductor conductor pattern 16 a is formed. The bleeding of the size and shape of 16a can be eliminated.
  • Table 1 shows the results of measuring the electrical resistance value of the via-hole conductor 28 formed in the resin layer 24 before and after the reflow test for the recess structure shown in FIG.
  • the thickness of the wiring board 12 is 400 ⁇ m, and the resin layer 24 having a thickness of 400 ⁇ m is formed on the wiring board 12.
  • the via hole 26 formed in the resin layer 24 penetrates the wiring board 12 and the via hole conductor conductor pattern 16a on the surface of the wiring board 12 where the resin layer 24 is not formed. It has a structure that has reached.
  • the reflow test was performed at 260 ° C., which is higher than the glass transition temperature of the wiring board 12 and the resin layer 24.
  • ⁇ indicates that the resistance value is 10 m ⁇ or less
  • ⁇ indicates that the resistance value exceeds 10 m ⁇ and is 15 m ⁇ or less
  • ⁇ indicates that the resistance value is 21 m ⁇ or more. It shows that it is 25 m ⁇ or less.
  • FIG. 7 is a cross-sectional schematic view showing another example of the electronic component according to the present invention
  • FIG. 8 is an enlarged cross-sectional schematic view showing a deformation state of the main part due to the stress of the electronic component shown in FIG.
  • the electronic component 10 shown in FIG. 7 has a stress relaxation layer included in the stress relaxation structure, instead of forming the recess 18 on the conductor pattern 16 a in the substrate 14 of the wiring substrate 12. 34 is formed.
  • the stress relaxation layer 34 is formed on the via hole conductor pattern 16 a around the connection portion 30 between the via hole conductor pattern 16 a and the via hole conductor 28.
  • the stress relaxation layer 34 is in contact with the via hole conductor pattern 16 a and the via hole conductor 28. Further, the stress relaxation layer 34 is formed over the entire circumference of the via hole conductor pattern 16a. The stress relaxation layer 34 is covered with the resin layer 24.
  • the glass transition temperature of the stress relaxation layer 34 is higher than the glass transition temperature of the resin layer 24, for example. Moreover, the thermal expansion coefficient of the stress relaxation layer 34 is smaller than the thermal expansion coefficient of the resin layer 24, for example.
  • the stress relaxation layer 34 may be made of the same ceramic material as the ceramic material of the substrate 14 or a known glass ceramic material.
  • the stress relaxation layer 34 may be made of other ceramic material or resin material.
  • the stress relaxation layer 34 can be made of a resin material in which the glass transition temperature Tg, the thermal expansion coefficient ⁇ 1 before the glass transition, and the thermal expansion coefficient ⁇ 2 after the glass transition are adjusted.
  • FIG. 9 is an enlarged cross-sectional view showing a deformation state of the main part due to stress in the modification of the electronic component shown in FIG.
  • the stress relaxation layer 34 may be formed so as to penetrate the resin layer 24 as shown in FIG. 9.
  • the stress relaxation layer 34 is formed around the via-hole conductor 28 over the entire circumference of the via-hole conductor 28.
  • a plurality of external electrodes 32 are formed on the surface of the resin layer 24, and a predetermined one of these external electrodes 32 is electrically connected to the via-hole conductor 28.
  • the manufacturing method of the wiring substrate 12 includes the wiring substrate 12 of the electronic component 10 shown in FIG. This is the same as the manufacturing method described above. However, the recess 18 is not formed in the wiring board 12.
  • the stress relaxation layer 34 is a resin material 33 in which the glass transition temperature Tg, the thermal expansion coefficient ⁇ 1 before the glass transition, and the thermal expansion coefficient ⁇ 2 after the glass transition are adjusted. Is formed by screen printing, an ink jet method or the like using a mask M on a desired position (on the via hole conductor conductor pattern 16a) of the fired and sintered ceramic multilayer substrate (wiring substrate 12), and then heat-cured. can get.
  • the diameter of the stress relaxation layer 34 may be larger than the diameter of the via hole 26 formed in the resin layer 24. However, in order to obtain the effect of relaxing the stress, the diameter of the stress relaxation layer 34 should be 0.2 mm or more larger than the diameter of the via hole 26. desirable.
  • the thickness of the stress relaxation layer 34 is 5 ⁇ m or more, the stress relaxation is effective. For example, as shown in FIG. 9, even the thickness equivalent to the resin layer 24 formed on the wiring board 12 is effective.
  • the via-hole conductor 28 formed in the resin layer 24 forms an alloy layer with the via land (via-hole conductor conductive pattern 16a) of the wiring board 12, it is preferable that the via-hole conductor 28 is thicker than the alloy layer.
  • the stress relaxation layer 34 a material equivalent to the ceramic material of the base material 14 or a known glass ceramic material is screen-printed at a desired position on the surface of the press-bonded ceramic laminate to be the substrate 14 of the wiring substrate 12. It can also be formed integrally by coating and baking together during firing. In this case, the thermal expansion coefficient ⁇ of the stress relaxation layer 34 is suppressed by ceramic, glass, glass, filler, and the like.
  • each step from the step of printing the solder 22 to the step of forming the external electrode 32 is performed as described above with reference to FIGS. This is the same as each step shown in F).
  • the via hole 26 and the via hole conductor 28 are formed so as to penetrate the resin layer 24 and the stress relaxation layer 34. In this way, the electronic component 10 shown in FIG. 7 is manufactured.
  • the stress relaxation structure includes the stress relaxation layer 34 formed on the via hole conductor pattern 16a around the connection portion 30 of the via hole conductor pattern 16a and the via hole conductor 28,
  • the stress applied to the connection portion 30 due to the difference in thermal expansion coefficient between the substrate 12 and the resin layer 24 is less likely to concentrate on the connection portion 30 by the stress relaxation layer 34.
  • the resin layer 24 expands in a direction indicated by an arrow in FIG. 8, for example, stress is not easily concentrated on the connection portion 30 by the stress relaxation layer 34.
  • the thermal expansion of the resin layer 24 is performed at a temperature lower than the glass transition temperature of the stress relaxation layer 34. Even if the coefficient changes, the thermal expansion coefficient of the stress relaxation layer 34 hardly changes. Therefore, the stress applied to the connection portion 30 due to the difference in thermal expansion coefficient between the wiring board 12 and the resin layer 24 can be reduced by the stress relaxation layer 34. it can.
  • the stress relaxation layer 34 since the thermal expansion coefficient of the stress relaxation layer 34 is smaller than the thermal expansion coefficient of the resin layer 24, the stress relaxation layer 34 greatly contracts and expands due to a temperature change as compared with the resin layer 24.
  • the stress relaxation layer 34 can reduce the stress applied to the connection portion 30 of the via hole conductor conductor pattern 16a and the via hole conductor 28 due to the difference in thermal expansion coefficient between the wiring board 12 and the resin layer 24.
  • the wiring board 12 when the stress relaxation layer 34 is made of a ceramic material, in particular, the wiring board 12 includes the substrate 14 made of a ceramic material, and the stress relaxation layer 34 is the same ceramic as the ceramic material of the substrate 14.
  • the connection portion 30 with the via hole conductor pattern 16a and the periphery thereof are covered with the same ceramic material in the via hole conductor 28, so that the stress due to the resin layer 24 on the connection portion 30 is reduced. be able to.
  • connection reliability tends to be low. It is possible to suppress thermal deformation at the interface of the joint portion 30, which leads to improvement in connection reliability of the via-hole conductor 28.
  • the stress relaxation layer 34 is in contact with the via hole conductor pattern 16 a and the via hole conductor 28, between the via hole conductor pattern 16 a and the via hole conductor 28 and the stress relaxation layer 34. Since the resin layer 24 does not exist, the stress due to the resin layer 24 on the connection portion 30 of the via hole conductor pattern 16a and the via hole conductor 28 can be reduced.
  • the stress relaxation layer 34 as a stress relaxation structure is formed on the via hole conductor conductive pattern 16 a connected to the via hole conductor 28, so that the resin layer 34 in the vicinity of the connection portion 30 is formed.
  • the amount of resin can be reduced, and the connection reliability of the via-hole conductor 28 can be improved.
  • a ceramic multilayer substrate is used as the wiring substrate 12 of the manufactured electronic component 10 shown in FIG. 7, and the electrical resistance value after the thermal shock test when the material of the resin layer 24 and the characteristics of the stress relaxation layer 34 are changed.
  • Table 2 shows the changes.
  • a resin layer 24 having a thickness of 400 ⁇ m is formed on the wiring substrate 12, and a stress relaxation layer 34 having a thickness of 5 ⁇ m is formed on the via land (conductor pattern 16 a for via hole conductor).
  • “substrate material” indicates the same ceramic material as the ceramic material of the substrate 14 of the wiring board 12, and “conventional example” indicates that the stress relaxation layer Therefore, the same material as the material of the resin layer 24 is shown. Further, as a thermal shock in the thermal shock test, holding the electronic component at 125 ° C. for 30 minutes and then holding at ⁇ 40 ° C. for 30 minutes was repeated 1000 times.
  • ⁇ indicates that the resistance value is 10 m ⁇ or less
  • ⁇ indicates that the resistance value exceeds 15 m ⁇ and exceeds 10 m ⁇
  • ⁇ ⁇ indicates that the resistance value is 16 m ⁇ or more. Is 20 m ⁇ or less
  • ⁇ indicates that the resistance value is 21 m ⁇ or more and 25 m ⁇ or less
  • X indicates that the resistance value is 26 m ⁇ or more.
  • connection reliability of the via-hole conductor 28 was improved as compared with the conventional example having no stress relaxation layer. Further, by disposing the resin layer 24 having a large glass transition temperature Tg around the connection portion 30, the thermal deformation at the close material interface having different glass transition temperatures Tg and thermal expansion coefficients ⁇ is absorbed, and the connection portion 30. The connection reliability of the via-hole conductor 28 could be improved by reducing the stress applied to the via hole conductor 28.
  • the thickness of the stress relaxation layer 34 is made equal to that of the resin layer 24, and all the via-hole conductors 28 formed in the resin layer 24 are stressed as shown in FIG. Table 3 shows the results of a thermal shock test similar to that described above for the structure surrounded by the relaxation layer 34.
  • substrate material refers to the same ceramic material as the ceramic material of the substrate 14 of the wiring board 12 and is “conventional example”. Indicates the same material as the material of the resin layer 24 because it does not have a stress relaxation layer.
  • ⁇ indicates that the resistance value is 10 m ⁇ or less
  • ⁇ indicates that the resistance value exceeds 10 m ⁇ and is 15 m ⁇ or less
  • ⁇ ⁇ indicates that the resistance value is 16 m ⁇ .
  • the above shows that it is 20 m ⁇ or less
  • ⁇ indicates that the resistance value is 21 m ⁇ or more and 25 m ⁇ or less.
  • connection portion 30 the stress applied to the via-hole conductor 28 (connection portion 30) can be reduced and connection reliability can be improved.
  • the stress is concentrated most in the via-hole conductor 28 at the connection portion 30, a sufficient effect can be basically obtained by arranging the stress relaxation layer 34 in the vicinity of the connection portion 30.
  • FIG. 11 is an illustrative sectional view showing still another example of the electronic component according to the present invention.
  • the electronic component 10 shown in FIG. 11 is included in the stress relaxation structure instead of forming the resin layer 24 in the recess 18 of the wiring board 12 included in the stress relaxation structure.
  • the above-described stress relaxation layer 34 is formed.
  • the stress relaxation layer 34 is formed around the connection portion 30 between the conductor pattern 16a and the via-hole conductor 28 on the via-hole conductor pattern 16a.
  • the stress relaxation layer 34 is in contact with the via hole conductor pattern 16 a and the via hole conductor 28. Further, the stress relaxation layer 34 is covered with the resin layer 24.
  • the manufacturing method of the wiring substrate 12 includes the wiring substrate 12 of the electronic component 10 shown in FIG. This is the same as the manufacturing method described above.
  • a mask M in which the position of the concave portion 18 of the wiring board 12 is opened is prepared.
  • the opening diameter of the mask M is preferably the same as or smaller than the diameter of the recess 18, for example, about 0.1 to 0.5 mm in diameter.
  • the resin material 33 to be the stress relaxation layer 34 is printed through the mask M, so that the recess 18 is filled as shown in FIG. After the resin material 33 is filled in the recess 18, the stress relaxation layer 34 is formed by heat curing.
  • the resin material 33 can be filled in the concave portion 18 by ink jet or the like other than printing.
  • each process from the process of forming the via hole 26 to the process of forming the external electrode 32 is performed in the above-described FIGS. 5D to 5F (F) for manufacturing the electronic component 10 shown in FIG. ).
  • the via hole 26 and the via hole conductor 28 are formed so as to penetrate the resin layer 24 and the stress relaxation layer 34. In this way, the electronic component 10 shown in FIG. 11 is manufactured.
  • the above-described recess 18 of the wiring substrate 12 of the electronic component 10 shown in FIG. 1 is formed.
  • a material equivalent to the base ceramic or a material made of known ceramic, glass, glass + filler, etc. that is sintered together with the base material at the time of firing is placed at a desired position of the green sheet. It is also possible to obtain the wiring substrate 12 in which the stress relaxation layer 34 is formed in the concave portion 18 by printing and pressing at the time of lamination to flatten the surface. In this case, the thermal expansion coefficient ⁇ of the stress relaxation layer 34 is suppressed by ceramic, glass, glass + filler, or the like.
  • the stress relaxation structure includes the recess 18 formed in the wiring board 12, and the via hole conductor conductive pattern 16 a and the connection portion 30 of the via hole conductor 28 are formed in the recess 18 of the wiring board 12.
  • the stress relaxation structure further includes a stress relaxation layer 34 formed in the recess 18 of the wiring board 12 and on the periphery of the connection portion 30 on the conductor pattern 16a for the via hole conductor, so that the heat of the wiring board 12 and the resin layer 24 is obtained. Stress applied to the connection portion 30 due to a difference in expansion coefficient or the like is relaxed by the recess 18 and the stress relaxation layer 34 of the wiring board 12.
  • the step 11 includes the step of surface-treating the surface of the wiring board 12, and the step of forming the stress relaxation layer 34 is performed before the step of surface treatment. If the material of the relaxation layer 34 is selected, a surface treatment such as plating can be resisted only on the conductor pattern under the stress relaxation layer 34.
  • the step of surface mounting the electronic component element 20 on the wiring board 12 includes the step of forming the stress relaxation layer 34 as the step of surface mounting the electronic component element 20. Since the stress relaxation layer 34 is formed in the concave portion 18 of the wiring board 12, the solder printing for surface mounting the electronic component element 20 on the wiring board 12 does not form a convex shape above the wiring board 12. The electronic component element 20 can be satisfactorily surface-mounted on the wiring board 12.
  • the stress relaxation layer 34 is formed by filling the concave portion 18 of the wiring board 12 with the resin material 33. Is suppressed, and the diameter of the stress relaxation layer 34 is prevented from expanding due to the positional deviation or bleeding of the material, and the positional accuracy of the stress relaxation layer 34 is improved.
  • the electronic component 10 shown in FIG. 11 also has the same effect as the effect of the recess 18 in the electronic component 10 shown in FIG. 1 and the effect of the stress relaxation layer 34 in the electronic component 10 shown in FIG.
  • the resin characteristic of the stress relaxation layer 34 of the electronic component 10 shown in FIG. 7 that does not have the recess 18 is changed and the resin characteristic of the stress relaxation layer 34 of the electronic component 10 shown in FIG. Table 4 shows changes in the electrical resistance value after the thermal shock test.
  • “conventional structure” indicates the structure of the electronic component 10 shown in FIG. 7 that does not have the recess 18, and “recess structure” indicates the electron shown in FIG. 11 that has the recess 18.
  • the structure of the part 10 is shown.
  • substrate material refers to the same ceramic material as the ceramic material of the substrate 14 of the wiring substrate 12
  • “conventional example” refers to stress relaxation. Since there is no layer, the same material as that of the resin layer 24 is shown.
  • ⁇ indicates that the resistance value is 10 m ⁇ or less
  • ⁇ indicates that the resistance value exceeds 10 m ⁇ and is 15 m ⁇ or less
  • ⁇ ⁇ indicates that the resistance value is 16 m ⁇ .
  • the above shows that it is 20 m ⁇ or less
  • x indicates that the resistance value is 26 m ⁇ or more.
  • the stress relaxation layer 34 only the recess 18 can be selectively prevented from the surface treatment of the wiring board 12 or the like.
  • the formed stress relaxation layer 34 does not adversely affect subsequent processes such as solder printing.
  • a ceramic multilayer substrate is used as the wiring substrate 12.
  • the gist of the present invention is that the via hole conductor conductor pattern 16a in the resin layer 24 having poor bonding reliability and This is because a connection structure having an action that resists thermal expansion deformation and deformation due to physical impact of the resin layer 24 is formed around the connection portion 30 of the via-hole conductor 28. Therefore, the effects of the present invention are not particularly limited to those using a ceramic wiring substrate, and the structural relationship between the wiring substrate, the portion that suppresses deformation of the bonding portion, and the resin layer satisfies the requirements of the present invention. As long as it is effective.
  • a recess may be provided in the via land of the wiring board by using the thickness of the solder resist.
  • a resin layer may be formed after a stress relaxation layer (resin E used in the electronic component 10 shown in FIG. 7) is formed on the via land.
  • the wiring board 12 may be a multilayer board or a single-layer board.
  • a resin board such as a glass epoxy board or a ceramic board such as an LTCC board may be used.
  • the conductor patterns 16a to 16c and the external electrodes 32 for example, Cu or Ag is used.
  • the wiring substrate 12 is a ceramic substrate, it is formed by screen printing or the like.
  • the wiring substrate 12 is a glass epoxy substrate, the wiring substrate 12 is formed.
  • the upper electrode is formed by etching or the like.
  • the electronic component element 20 is surface-mounted on the wiring board 12.
  • Examples of such an electronic component element 20 include chip component elements such as a chip capacitor, a chip inductor, and a chip resistor, IC, transistor, etc. are mentioned.
  • such an electronic component element 20 may be incorporated in the wiring board 12 without being surface-mounted on the wiring board 12. In some cases, such an electronic component element 20 and the conductor pattern 16b associated therewith may not be provided.
  • an epoxy resin is used, and is applied onto the wiring substrate 12 by a dispenser or the like.
  • the via-hole conductor 28 is formed of a conductive paste.
  • the via-hole conductor 28 may be formed of a metal pin, for example. If the via-hole conductor 28 is formed of a metal pin in this way, when heat is applied to the via-hole conductor 28, displacement due to contraction / expansion is less than that of a via-hole conductor formed of a conductive paste. Can be improved.
  • the stress relaxation layer 34 is formed so as to be in contact with the via-hole conductor 28.
  • the stress relaxation layer 34 is not in contact with the via-hole conductor 28.
  • it may be formed annularly in the vicinity thereof.
  • the resin layer 24 may be formed on the surface of the wiring board 12 and in the recess 18 of the wiring board 12.
  • the electronic component according to the present invention has a wiring board in which at least two different types of wiring boards made of different materials are in close contact with each other, and a conductive part or a connecting part that is electrically connected to each other is formed. It is suitably used for thin devices such as telephones.

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Abstract

　配線基板に形成された導体パターンと配線基板を覆うようにして形成された樹脂層を貫通するビアホール導体との接続信頼性がよい、電子部品を提供する。　電子部品１０は、配線基板１２を含む。配線基板１２の一方主面側には、ビアホール導体用導体パターン１６ａの上に、応力緩和構造に含まれる凹部１８が形成される。配線基板１２の一方主面側には、電子部品素子２０が表面実装される。配線基板１２の一方主面および電子部品素子２０は、樹脂層２４で覆われる。樹脂層２４には、それを貫通するようにしてビアホール導体２８が形成される。ビアホール導体２８は、導体パターン１６ａに接続される。ビアホール導体用導体パターン１６ａおよびビアホール導体２８の接続部分３０は、配線基板１２の凹部１８内に形成される。

Description

電子部品およびその製造方法
　この発明は、電子部品およびその製造方法に関し、特に、導体パターンが形成された例えば多層基板や単層基板などの配線基板と、配線基板を覆うようにして形成された樹脂層と、樹脂層を貫通するようにして形成され、導体パターンに接続されたビアホール導体と、樹脂層の表面に形成され、ビアホール導体に接続された外部電極とを有する、例えば回路モジュールや回路基板などの電子部品およびその製造方法に関する。
　この発明の背景となる従来の回路モジュールの一例が、例えば特開２００４－１７２１７６公報（特許文献１参照）に記載されている。特に特許文献１の図１には、基板上に要素部品が実装され、その要素部品が樹脂層で被覆され、その樹脂層の表面にシールド層が形成された回路モジュールが記載されている。この回路モジュールでは、基板の表面に端子電極が配置され、その端子電極とシールド層とが電気的に接続されている。
特開２００４－１７２１７６公報
　特許文献１に記載されている上述の回路モジュールにおいては、基板および樹脂層などとしてそれぞれ熱膨張係数などが異なる材料を使用しているため、回路モジュールを使用する環境、特に周囲温度の変化により、基板や樹脂層の収縮・膨張の挙動が異なり、回路モジュールに機械的な応力が加わる。特に端子電極とシールド層との接続部分に応力が加わると、その接続部分において断線したり接続抵抗が大きくなったりして、シールド層がシールドとしての機能を果たさないという問題がある。
　すなわち、上述の回路モジュールにおいては、基板および樹脂層のガラス転移温度Ｔｇや熱膨張係数αを合わせることが困難であり、それらのガラス転移温度Ｔｇや熱膨張係数αが大きく異なると、リフローなどの急加熱や熱サイクルなどによって変形することで密接界面が剥離しやすかった。同時に、端子電極とシールド層との接続部分についても断線や特性変動が生じる問題があった。
　このような劣化傾向は、特に端子電極とシールド層との接続部分に合金層が形成されるような場合に大きかった。
　それゆえに、この発明の主たる目的は、配線基板に形成された導体パターンと配線基板を覆うようにして形成された樹脂層を貫通するビアホール導体との接続信頼性がよい、電子部品およびその製造方法を提供することである。
　この発明にかかる電子部品は、導体パターンが形成された配線基板と、配線基板を覆うようにして形成された樹脂層と、樹脂層を貫通するようにして形成され、導体パターンに接続されたビアホール導体と、樹脂層の表面に形成され、ビアホール導体に接続された外部電極と、導体パターンおよびビアホール導体の接続部分の周辺に形成され、導体パターンおよびビアホール導体の接続部分に加わる応力を緩和するための応力緩和構造とを含む、電子部品である。
　この発明にかかる電子部品では、例えば、応力緩和構造は、配線基板に形成された凹部を含み、導体パターンおよびビアホール導体の接続部分は、配線基板の凹部内に形成されている。
　また、この発明にかかる電子部品では、例えば、応力緩和構造は、導体パターン上において導体パターンおよびビアホール導体の接続部分の周辺に形成された応力緩和層を含む。
　さらに、この発明にかかる電子部品では、例えば、応力緩和構造は、配線基板に形成された凹部を含み、導体パターンおよびビアホール導体の接続部分は、配線基板の凹部内に形成され、応力緩和構造は、配線基板の凹部内であって導体パターン上において導体パターンおよびビアホール導体の接続部分の周辺に形成された応力緩和層をさらに含む。
　この発明にかかる電子部品では、応力緩和層のガラス転移温度は、樹脂層のガラス転移温度より高いことが好ましい。
　また、この発明にかかる電子部品では、応力緩和層の熱膨張係数は、樹脂層の熱膨張係数より小さいことが好ましい。
　この発明にかかる電子部品では、例えば、応力緩和層は、樹脂材料からなる。
　また、この発明にかかる電子部品では、例えば、応力緩和層は、セラミック材料からなる。この場合、例えば、配線基板は、セラミック材料からなる基板を含み、応力緩和層は、基板のセラミック材料と同じセラミック材料からなる。
　この発明にかかる電子部品では、例えば、応力緩和層は、導体パターンおよびビアホール導体に接触することが好ましい。
　また、この発明にかかる電子部品では、例えば、樹脂層は、配線基板の表面および配線基板の凹部内に形成されている。
　さらに、この発明にかかる電子部品では、例えば、配線基板に表面実装され、樹脂層で覆われる電子部品素子をさらに含む。
　この発明にかかる電子部品の製造方法は、導体パターンが形成された配線基板、配線基板を覆うようにして形成された樹脂層、樹脂層を貫通するようにして形成され、導体パターンに接続されたビアホール導体、および樹脂層の表面に形成され、ビアホール導体に接続された外部電極を含む、電子部品を製造するための電子部品の製造方法であって、導体パターンおよびビアホール導体の接続部分の周辺に、導体パターンおよびビアホール導体の接続部分に加わる応力を緩和するための応力緩和構造を形成する工程を含む、電子部品の製造方法である。
　この発明にかかる電子部品の製造方法では、例えば、応力緩和構造を形成する工程は、配線基板に凹部を形成する工程と、配線基板の凹部内に導体パターンおよびビアホール導体の接続部分を形成する工程とを含む。
　また、この発明にかかる電子部品の製造方法では、例えば、応力緩和構造を形成する工程は、導体パターン上において導体パターンおよびビアホール導体の接続部分の周辺に応力緩和層を形成する工程を含む。
　さらに、この発明にかかる電子部品の製造方法では、例えば、応力緩和構造を形成する工程は、配線基板に凹部を形成する工程と、配線基板の凹部内に導体パターンおよびビアホール導体の接続部分を形成する工程と、配線基板の凹部内であって導体パターン上において導体パターンおよびビアホール導体の接続部分の周辺に応力緩和層を形成する工程とを含む。この場合、この発明にかかる電子部品の製造方法では、例えば、配線基板の表面を表面処理する工程をさらに含み、応力緩和層を形成する工程は、表面処理する工程の前に行われる。また、この場合、この発明にかかる電子部品の製造方法では、例えば、配線基板に電子部品素子を表面実装する工程をさらに含み、応力緩和層を形成する工程は、電子部品素子を表面実装する工程の前に行われる。
　この発明にかかる電子部品では、導体パターンおよびビアホール導体の接続部分の周辺に、配線基板および樹脂層の熱膨張係数の差やその電子部品を落下したときの衝撃などによって導体パターンおよびビアホール導体の接続部分に加わる応力を緩和するための応力緩和構造が形成されている。そのため、この発明にかかる電子部品では、導体パターンおよびビアホール導体の接続部分に加わる応力が、応力緩和構造によって緩和される。
　この発明にかかる電子部品では、応力緩和構造が配線基板に形成された凹部を含み、導体パターンおよびビアホール導体の接続部分が配線基板の凹部内に形成されている場合、導体パターンおよびビアホール導体の接続部分に加わる応力が、配線基板の凹部によって緩和される。
　また、この発明にかかる電子部品では、応力緩和構造が導体パターン上において導体パターンおよびビアホール導体の接続部分の周辺に形成された応力緩和層を含む場合、導体パターンおよびビアホール導体の接続部分に加わる応力が、応力緩和層によって緩和される。
　さらに、この発明にかかる電子部品では、応力緩和構造が配線基板に形成された凹部を含み、導体パターンおよびビアホール導体の接続部分が配線基板の凹部内に形成され、応力緩和構造が配線基板の凹部内であって導体パターン上において導体パターンおよびビアホール導体の接続部分の周辺に形成された応力緩和層をさらに含む場合、導体パターンおよびビアホール導体の接続部分に加わる応力が、配線基板の凹部および応力緩和層によって緩和される。
　この発明にかかる電子部品では、応力緩和層のガラス転移温度が樹脂層のガラス転移温度より高い場合、応力緩和層のガラス転移温度より低い温度において、樹脂層の熱膨張係数が変化しても応力緩和層の熱膨張係数がほとんど変化しないので、配線基板および樹脂層の熱膨張係数の差によって導体パターンおよびビアホール導体の接続部分に加わる応力を応力緩和層によって低減することができる。
　また、この発明にかかる電子部品では、応力緩和層の熱膨張係数が樹脂層の熱膨張係数より小さい場合、樹脂層と比べて応力緩和層が温度変化によって大きく収縮・膨張しないので、配線基板および樹脂層の熱膨張係数の差によって導体パターンおよびビアホール導体の接続部分に加わる応力を応力緩和層によって低減することができる。
　この発明にかかる電子部品では、応力緩和層がセラミック材料からなる場合、特に、配線基板がセラミック材料からなる基板を含み、応力緩和層が基板のセラミック材料と同じセラミック材料からなる場合、ビアホール導体において導体パターンとの接続部分およびその周辺が同じセラミック材料で被覆されることになるので、その接続部分への樹脂層による応力を低減することができる。
　この発明にかかる電子部品では、応力緩和層が導体パターンおよびビアホール導体に接触する場合、導体パターンおよびビアホール導体と応力緩和層との間に樹脂層が存在しないことになるので、導体パターンおよびビアホール導体の接続部分への樹脂層による応力を低減することができる。
　また、この発明にかかる電子部品では、樹脂層が配線基板の表面および配線基板の凹部内に形成されている場合、配線基板および樹脂層間での位置ずれおよび剥離を抑制することができる。
　この発明にかかる電子部品の製造方法では、導体パターンおよびビアホール導体の接続部分の周辺に、導体パターンおよびビアホール導体の接続部分に加わる応力を緩和するための応力緩和構造を形成する工程を含むので、配線基板および樹脂層の熱膨張係数の差などによって導体パターンおよびビアホール導体の接続部分に加わる応力が応力緩和構造によって緩和される電子部品を製造することができる。
　この発明にかかる電子部品の製造方法では、応力緩和構造を形成する工程が配線基板に凹部を形成する工程と配線基板の凹部内に導体パターンおよびビアホール導体の接続部分を形成する工程とを含む場合、導体パターンおよびビアホール導体の接続部分に加わる応力が基板の凹部によって緩和される電子部品を製造することができる。
　さらに、この発明にかかる電子部品の製造方法では、応力緩和構造を形成する工程が配線基板に凹部を形成する工程と配線基板の凹部内に導体パターンおよびビアホール導体の接続部分を形成する工程と配線基板の凹部内であって導体パターン上において導体パターンおよびビアホール導体の接続部分の周辺に応力緩和層を形成する工程とを含む場合、導体パターンおよびビアホール導体の接続部分に加わる応力が基板の凹部および応力緩和層によって緩和される電子部品を製造することができる。
　この場合、この発明にかかる電子部品の製造方法では、配線基板の表面を表面処理する工程をさらに含み、応力緩和層を形成する工程が表面処理する工程の前に行われる場合、応力緩和層の材料を選べば、応力緩和層の下の導体パターンのみに対して例えばめっきなどの表面処理をレジストすることができる。
　また、この場合、この発明にかかる電子部品の製造方法では、配線基板に電子部品素子を表面実装する工程をさらに含み、応力緩和層を形成する工程が電子部品素子を表面実装する工程の前に行われる場合、応力緩和層が配線基板の凹部内に形成されるので配線基板より上方に凸形状とならないため、配線基板に電子部品素子を表面実装するはんだ印刷に弊害がなく、配線基板に電子部品素子を良好に表面実装することができる。
　この発明によれば、導体パターンおよびビアホール導体の接続部分に加わる応力が緩和されるので、配線基板に形成された導体パターンと配線基板を覆うようにして形成された樹脂層を貫通するビアホール導体との接続信頼性がよい、電子部品が得られる。
　この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。
この発明にかかる電子部品の一例を示す断面図解図である。 図１に示す電子部品の応力による要部の変形状態を示す拡大断面図解図である。 図１に示す電子部品の変形例の応力による要部の変形状態を示す拡大断面図解図である。 図１に示す電子部品を製造する工程を示す図である。 図１に示す電子部品を製造する工程を示す図である。 従来の電子部品の一例の応力による要部の変形状態を示す拡大断面図解図である。 この発明にかかる電子部品の他の例を示す断面図解図である。 図７に示す電子部品の応力による要部の変形状態を示す拡大断面図解図である。 図７に示す電子部品の変形例の応力による要部の変形状態を示す拡大断面図解図である。 図７に示す電子部品を製造する工程を示す図である。 この発明にかかる電子部品のさらに他の例を示す断面図解図である。 図１１に示す電子部品を製造する工程を示す図である。
　図１は、この発明にかかる電子部品の一例を示す断面図解図であり、図２は、図１に示す電子部品の応力による要部の変形状態を示す拡大断面図解図である。図１に示す電子部品１０は、配線基板１２を含む。
　配線基板１２は、例えばセラミック材料からなる基板１４を含む。基板１４の表面の一方主面側には、複数のビアホール導体用導体パターン（ビアランドを含む導体パターン）１６ａおよび複数の電子部品素子用導体パターン１６ｂが間隔を隔てて形成される。さらに、基板１４の表面の他方主面側には、複数の外部電極用導体パターン１６ｃが間隔を隔てて形成される。この配線基板１２としては、例えばセラミック多層基板やプリント配線基板などを用いることができる。
　また、配線基板１２の基板１４には、各ビアホール導体用導体パターン１６ａの上に、応力緩和構造に含まれる凹部１８がそれぞれ形成される。
　配線基板１２の表面の一方主面側には、回路部品素子として電子部品素子２０が表面実装される。この場合、電子部品素子２０は、はんだ２２によって、配線基板１２の電子部品素子用導体パターン１６ｂに電気的に接続される。なお、電子部品素子２０は、はんだ２２の代わりに導電性接着剤によって、配線基板１２の電子部品素子用導体パターン１６ｂに電気的に接続されてもよい。
　この電子部品１０は、配線基板１２と密着した樹脂層２４をさらに含む。この場合、樹脂層２４は、配線基板１２の一方主面および電子部品素子２０を覆うようにして形成される。したがって、電子部品素子２０は、樹脂層２４によって埋設される。また、樹脂層２４は、配線基板１２の凹部１８内にも形成される。
　樹脂層２４には、例えば下方に従って細くなる柱状のビアホール２６が、樹脂層２４を貫通するようにして形成される。この場合、ビアホール２６は、樹脂層２４の上面（表面）から下面にわたって、配線基板１２の凹部１８に形成されたビアランド（ビアホール導体用導体パターン１６ａ）を底として形成される。
　樹脂層２４のビアホール２６には、ビアホール導体２８が形成される。そのため、ビアホール導体２８は、樹脂層２４を貫通するようにして、例えば下方に従って細くなる柱状に形成される。また、ビアホール導体２８は、ビアホール導体用導体パターン１６ａに電気的に接続される。この場合、ビアホール導体用導体パターン１６ａおよびビアホール導体２８の接続部分３０は、配線基板１２の凹部１８内に形成される。
　樹脂層２４の表面には、複数の外部電極３２が形成される。これらの外部電極３２のうちの所定のものが、ビアホール導体２８に電気的に接続される。したがって、ビアホール導体２８によって、配線基板１２のビアホール導体用導体パターン１６ａと樹脂層２４の表面に形成された外部電極３２との電気的な接続が得られる。
　この電子部品１０は、配線基板１２および樹脂層２４の熱膨張係数の差や電子部品１０を落下したときの衝撃などによってビアホール導体用導体パターン１６ａおよびビアホール導体２８の接続部分３０に加わる応力を緩和するための応力緩和構造を含む。この応力緩和構造は、その接続部分３０の周辺に形成される。この応力緩和構造は、配線基板１２に形成された凹部１８を含み、接続部分３０は、配線基板１２の凹部１８内に形成されている。
　図３は、図１に示す電子部品の変形例の応力による要部の変形状態を示す拡大断面図解図である。図１に示す電子部品１０において、図３に示すように、配線基板１２の凹部１８が配線基板１２の基板１４を貫通するようにして形成されてもよい。この場合、ビアホール導体用導体パターン１６ａは、配線基板１２の基板１４の他方主面側に形成される。また、この場合、樹脂層２４は、配線基板１２の基板１４を貫通するようにして、配線基板１２の凹部１８内にも形成される。さらに、この場合、ビアホール２６およびビアホール導体２８は、樹脂層２４を貫通するようにして形成される。それによって、ビアホール導体２８は、ビアホール導体用導体パターン１６ａに電気的に接続される。この場合、ビアホール導体用導体パターン１６ａおよびビアホール導体２８の接続部分３０は、配線基板１２の凹部１８内に形成される。なお、樹脂層２４の表面には、複数の外部電極３２（図１参照）が形成され、これらの外部電極３２のうちの所定のものが、ビアホール導体２８に電気的に接続される。
　次に、図１に示す電子部品１０の製造方法の一例について説明する。
　電子部品１０の配線基板１２として、例えばＬＴＣＣ（低温焼成セラミック）よりなるセラミック多層基板（α＝１２）を用いた場合、凹部１８などを有する配線基板１２の製造方法は、以下の通りである。
　ＰＥＴなどの樹脂フィルム上にセラミックスラリーを塗布し、乾燥し、厚み１０～２００μｍ程度のセラミックグリーンシートを得る。ここで、セラミックスラリーに含まれるセラミック粉末として、例えばＢａＯ、ＳｉＯ2、Ａｌ2Ｏ3、Ｂ2Ｏ3、ＣａＯなどを混合したものを用いることができる。
　上述のグリーンシートに金型やレーザなどで直径０．１ｍｍ程度の貫通孔（ビアホール）を形成し、ＡｇまたはＣｕを主成分とする金属粉、樹脂、有機溶剤を混練した導電ペーストをビアホール内に充填し、乾燥させる。このビアホール内の導電ペーストが、配線基板１２内のビアホール導体となる。
　上述のグリーンシート上にスクリーン印刷などで上述と同様の導電ペーストを所望のパターンに印刷し、乾燥させる。このパターンは、配線基板１２内の内部導体などとなり、グリーンシートが表層の場合には表面導体（導体パターン１６ａ、１６ｂ、１６ｃ）となり、その一部は、ビアランドとして使用される。ビアランドとは、後の工程で配線基板１２上に形成される樹脂層２４を貫通するビアホール２６の底となる部分であり、樹脂層２４を貫通するビアホール２６に形成されたビアホール導体２８が接続される中継電極としてのビアホール導体用導体パターン１６ａの部分を指す。
　セラミック多層基板からなる配線基板１２の最表層に形成される凹部１８は、例えば、図４（Ａ）に示すように、上述の印刷されたパターン１５の所望の位置に後の焼成工程で昇華するような昇華性ペースト１７を所定の厚みで印刷し、図４（Ｂ）に示すように、積層時にプレスすることにより昇華性ペースト１７を未焼成のセラミック層１３内に埋没させ表面を平坦化し、図４（Ｃ）に示すように、昇華性ペースト１７を昇華するとともにセラミック層１３などを配線基板１２に焼成することによって、形成することができる。
　ここで昇華性ペースト１７は、例えばアクリル系、セルロース系などのバインダ樹脂やカーボンペーストなどを用いることができる。なお、配線基板１２の凹部１８は、上述のグリーンシートにレーザなどで貫通孔を形成しておく方法、積層圧着時に凹部１８の形状に対応した形状の凸部を有する金型を利用する方法などにより形成することも可能である。
　上述の積層時には、例えば、適数枚のグリーンシートを積み重ねて、圧力１００～２０００ｋｇｆ／ｃｍ2、温度４０～１００℃程度で圧着する。また、必要に応じて、圧着した積層体の表裏面に、素子接続用パッド電極などを上述と同様の導電ペーストを用いて形成してもよい。
　そして、導電ペーストがＡｇ系であればエアー中において８５０℃前後で、Ｃｕ系であればＮ2中において９５０℃前後で、圧着した積層体を焼成する。なお、積層体の厚みは、例えば１ｍｍ程度である。また、焼成後、必要に応じて表裏面に露出した電極上にＮｉ／ＳｎまたはＮｉ／Ａｕなどをメッキなどで成膜する。
　上述の方法によって形成される配線基板１２の凹部１８は、直径０．１～０．５ｍｍ程度、深さ５～２０μｍ程度であるが、特にこれに限定されるものではない。凹部１８の直径は、樹脂層２４を貫通するビアホール２６の直径よりも大きければよいが、熱変形を抑制する効果を最大限に得るためにビアホール２６の直径よりも０．２ｍｍ程度大きいことが望ましい。また、凹部１８の深さは、熱変形を抑制するために５μｍ以上の深さがあればよく、例えば図３に示すように、配線基板１２を貫通し、配線基板１２の他方主面側に形成されたビアホール導体用導体パターン１６ａに到達した構造であってもよい。また、樹脂層２４に形成されたビアホール導体２８が配線基板１２のビアホール導体用導体パターン１６ａと合金層を形成するような場合、凹部１８の深さは、合金層よりも厚く形成されることが望ましい。
　そして、図５（Ａ）に示すように、配線基板１２の電子部品素子用導体パターン１６ｂにはんだ２２を印刷し、図５（Ｂ）に示すように、電子部品素子２０をはんだ２２によって電子部品素子用導体パターン１６ｂに電気的に接続する。なお、電子部品素子２０を電子部品素子用導体パターン１６ｂに電気的に接続するためには、はんだ２２を印刷する代わりに導電性接着剤が塗布されてもよい。
　次に、図５（Ｃ）に示すように、配線基板１２上に樹脂層２４を形成する。樹脂層２４の材料は、例えばエポキシ樹脂、シリコーン樹脂、シアネート樹脂、イソシアネート樹脂、ポリベンゾオキサドール樹脂などの熱硬化系の樹脂を使用することができる。樹脂層２４は、例えば未硬化（Ｂステージ）の樹脂を配線基板１２に加圧・加熱することにより硬化させて、配線基板１２と接合一体化させることができる。樹脂を圧着すると軟化した樹脂が電子部品素子２０と配線基板１２との隙間に入り込み、電子部品素子２４は樹脂層２４中に埋設される。その際、配線基板１２の凹部１８にも、同時に樹脂が充填され、樹脂層２４が形成される。なお、圧着の際に真空プレスを行うと、樹脂層２４の樹脂内に気泡や空洞ができるのを防ぐことができ、樹脂の充填が容易となる。また、加圧・加熱は、それぞれ例えば０．５ＭＰａ程度、１５０～２５０℃程度がよい。
　硬化した樹脂層２４の表面からビアホール導体用導体パターン１６ａに向かってレーザを照射し、図５（Ｄ）に示すように、樹脂層２４を貫通するビアホール２６を得る。レーザは、例えばＣＯ2レーザを用いることができる。レーザ加工に伴うスミアを例えばデスミア液などによって除去する。
　次に、図５（Ｅ）に示すように、樹脂層２４に形成したビアホール２６内に、導電性ペーストを充填することによって、ビアホール導体２８を形成する。導電性ペーストは、Ａｕ、Ａｇ、Ｃｕ、Ｎｉなどの金属粒子を熱硬化性樹脂に混錬したものを用いることができ、また、低融点はんだ系であるＳｎ、Ｂｉ、Ｉｎなどの金属粒子を含有していてもよい。
　導電性ペーストの充填後に、図５（Ｆ）に示すように、樹脂層２４の表面に外部電極３２を形成することによって、電子部品１０を完成する。
　この電子部品１０では、ビアホール導体用導体パターン１６ａおよびビアホール導体２８の接続部分３０の周辺に、接続部分３０に加わる応力を緩和するための応力緩和構造が形成されているため、接続部分３０に加わる応力が、応力緩和構造によって緩和される。この場合、この電子部品１０では、特に、応力緩和構造が配線基板１２に形成された凹部１８を含み、接続部分３０が配線基板１２の凹部１８内に形成されているので、配線基板１２および樹脂層２４の熱膨張係数の差によって接続部分３０に加わる応力が、配線基板１２の凹部１８によって緩和される。図１～図３に示す電子部品１０では、樹脂層２４が例えば図２や図３の矢印で示す方向に膨張しても配線基板１２の凹部１８で囲まれているため、変形による影響が低減される。したがって、この電子部品１０では、配線基板１２に形成されたビアホール導体用導体パターン１６ａと配線基板１２を覆うようにして形成された樹脂層２４を貫通するビアホール導体２８との接続信頼性がよい。
　また、この電子部品１０では、樹脂層２４が配線基板１２の表面および配線基板１２の凹部１８内に形成されているので、配線基板１２および樹脂層２４の熱膨張係数の差や電子部品１０を落下したときの衝撃などによる配線基板１２および樹脂層２４間での位置ずれおよび剥離を抑制することができる。
　さらに、この電子部品１０では、導体パターン２８において接続部分３０の近傍には、樹脂層２４の樹脂量が少ないため、接続部分３０の近傍の樹脂層２４で発生する応力を小さくすることができる点でも、導体パターン２８の接続信頼性が向上する。
　また、この電子部品１０では、ビアホール導体用導体パターン１６ａが配線基板１２の凹部１８にすべて収容されるので、凹部１８にビアホール導体用導体パターン１６ａを印刷などで形成する場合、ビアホール導体用導体パターン１６ａのサイズや形状のにじみをなくすことができる。
　ここで、電子部品１０の配線基板１２および樹脂層２４の界面構造として、凹部１８を有しない図６に示す従来構造、深さ５μｍの凹部１８を有する図１に示すリセス構造、深さ４００μｍの凹部１８を有する図３に示すリセス構造について、リフロー試験前後での樹脂層２４に形成されたビアホール導体２８の電気抵抗値を測定した結果を表１に示す。なお、配線基板１２の厚みは４００μｍであり、配線基板１２上に厚み４００μｍの樹脂層２４を形成している。また、凹部１８の深さが４００μｍの場合、樹脂層２４に形成されたビアホール２６は、配線基板１２を貫通し、配線基板１２の樹脂層２４を形成していない面のビアホール導体用導体パターン１６ａに到達した構造となっている。また、リフロー試験の温度は、配線基板１２や樹脂層２４のガラス転移温度より高い２６０℃で行った。
Figure JPOXMLDOC01-appb-T000001
　表１の判定において、「◎」は抵抗値が１０ｍΩ以下であることを示し、「○」は抵抗値が１０ｍΩを越えて１５ｍΩ以下であることを示し、「△」は抵抗値が２１ｍΩ以上で２５ｍΩ以下であることを示す。
　表１に示す結果より、図６に示す従来構造では、リフローによる急加熱によって樹脂層２４が熱変形することにより、ガラス転移温度Ｔｇおよび熱膨張係数αの異なる配線基板１２および樹脂層２４の異種材料の界面に応力が集中し、ビアホール導体２８の断線による電気的特性の劣化を引き起こした。
　それに対して、ビアランド付近を図１および図３に示す凹部１８を有するリセス構造にすることによって、樹脂層２４の熱変形を抑制し、ビアホール導体２８に加わる応力を抑え、電気的特性の劣化を抑制することができた。
　図７は、この発明にかかる電子部品の他の例を示す断面図解図であり、図８は、図７に示す電子部品の応力による要部の変形状態を示す拡大断面図解図である。図７に示す電子部品１０は、図１に示す電子部品１０と比べて、配線基板１２の基板１４において導体パターン１６ａの上に凹部１８が形成されない代わりに、応力緩和構造に含まれる応力緩和層３４が形成される。この場合、応力緩和層３４は、ビアホール導体用導体パターン１６ａ上においてビアホール導体用導体パターン１６ａおよびビアホール導体２８の接続部分３０の周辺に形成される。また、この場合、応力緩和層３４は、ビアホール導体用導体パターン１６ａおよびビアホール導体２８に接触する。さらに、応力緩和層３４は、ビアホール導体用導体パターン１６ａの全周にわたって形成される。また、応力緩和層３４は、樹脂層２４で覆われる。
　応力緩和層３４のガラス転移温度は、例えば、樹脂層２４のガラス転移温度より高い。また、応力緩和層３４の熱膨張係数は、例えば、樹脂層２４の熱膨張係数より小さい。
　配線基板１２の基板１４がセラミック材料からなる場合、応力緩和層３４は、基板１４のセラミック材料と同じセラミック材料や公知のガラスセラミック材料からなってもよい。なお、応力緩和層３４は、他のセラミック材料や樹脂材料からなってもよい。
　また、応力緩和層３４は、ガラス転移温度Ｔｇ、ガラス転移前の熱膨張係数α１、ガラス転移後の熱膨張係数α２を調整した樹脂材料を用いることも可能である。
　図９は、図７に示す電子部品の変形例の応力による要部の変形状態を示す拡大断面図解図である。図７に示す電子部品１０において、図９に示すように、応力緩和層３４が樹脂層２４を貫通するようにして形成されてもよい。この場合、応力緩和層３４は、ビアホール導体２８の全周にわたって、ビアホール導体２８の周囲に形成される。なお、樹脂層２４の表面には、複数の外部電極３２（図７参照）が形成され、これらの外部電極３２のうちの所定のものが、ビアホール導体２８に電気的に接続される。
　次に、図７に示す電子部品１０の製造方法の一例について説明する。
　図７に示す電子部品１０の配線基板１２として、例えばＬＴＣＣよりなるセラミック多層基板（α＝１２）を用いた場合、配線基板１２の製造方法は、図１に示す電子部品１０の配線基板１２を製造する上述の製造方法と同様である。ただし、配線基板１２には、凹部１８を形成しない。
　応力緩和層３４は、図１０（Ａ）および図１０（Ｂ）に示すように、ガラス転移温度Ｔｇ、ガラス転移前の熱膨張係数α1、ガラス転移後の熱膨張係数α２を調整した樹脂材料３３を、焼成焼結後のセラミック多層基板（配線基板１２）の所望の位置（ビアホール導体用導体パターン１６ａ上）にマスクＭを用いてスクリーン印刷、インクジェット法などによって形成した後、加熱硬化することで得られる。応力緩和層３４の直径は、樹脂層２４に形成されるビアホール２６の直径より大きければよいが、応力を緩和する効果を最大限に得るためにビアホール２６の直径よりも０．２ｍｍ以上大きいことが望ましい。また、応力緩和層３４の厚みは、５μｍ以上の厚みがあれば、応力の緩和に効果があり、例えば図９に示すように、配線基板１２上に形成される樹脂層２４と同等の厚みでもよいが、樹脂層２４に形成されたビアホール導体２８が配線基板１２のビアランド（ビアホール導体用導体パターン１６ａ）と合金層を形成するような場合には、合金層よりも厚いことが望ましい。
　また、応力緩和層３４の形成方法として、配線基板１２の基板１４となる圧着したセラミック積層体の表面の所望の位置に基材１４のセラミック材料と同等材料または公知のガラスセラミック材料をスクリーン印刷などにより塗布しておき、焼成時に共に焼成焼結することによって一体的に形成することもできる。この場合、応力緩和層３４は、セラミック、ガラス、ガラスおよびフィラーなどによって熱膨張係数αが抑制される。
　応力緩和層３４を形成した後、はんだ２２を印刷する工程から外部電極３２を形成する工程までの各工程は、図１に示す電子部品１０を製造する上述の図５（Ａ）から図５（Ｆ）に示す各工程と同様である。なお、ビアホール２６およびビアホール導体２８は、樹脂層２４および応力緩和層３４を貫通するようにして形成される。このようにして、図７に示す電子部品１０が製造される。
　図７に示す電子部品１０では、応力緩和構造がビアホール導体用導体パターン１６ａ上においてビアホール導体用導体パターン１６ａおよびビアホール導体２８の接続部分３０の周辺に形成された応力緩和層３４を含むので、配線基板１２および樹脂層２４の熱膨張係数の差などによってその接続部分３０に加わる応力が、応力緩和層３４によって接続部分３０に集中しにくく緩和される。この電子部品１０では、樹脂層２４が例えば図８の矢印で示す方向に膨張しても、応力が応力緩和層３４によって接続部分３０に集中しにくい。
　また、図７に示す電子部品１０では、応力緩和層３４のガラス転移温度が樹脂層２４のガラス転移温度より高いので、応力緩和層３４のガラス転移温度より低い温度において、樹脂層２４の熱膨張係数が変化しても応力緩和層３４の熱膨張係数がほとんど変化しないので、配線基板１２および樹脂層２４の熱膨張係数の差によって接続部分３０に加わる応力を応力緩和層３４によって低減することができる。
　さらに、図７に示す電子部品１０では、応力緩和層３４の熱膨張係数が樹脂層２４の熱膨張係数より小さいので、樹脂層２４と比べて応力緩和層３４が温度変化によって大きく収縮・膨張しなく、配線基板１２および樹脂層２４の熱膨張係数の差によってビアホール導体用導体パターン１６ａおよびビアホール導体２８の接続部分３０に加わる応力を応力緩和層３４によって低減することができる。
　また、図７に示す電子部品１０では、応力緩和層３４がセラミック材料からなる場合、特に、配線基板１２がセラミック材料からなる基板１４を含み、応力緩和層３４が基板１４のセラミック材料と同じセラミック材料からなる場合、ビアホール導体２８においてビアホール導体用導体パターン１６ａとの接続部分３０およびその周辺が同じセラミック材料で被覆されることになるので、その接続部分３０への樹脂層２４による応力を低減することができる。
　さらに、図７に示す電子部品１０では、接続部分３０の周辺に、樹脂層２４よりガラス転移温度Ｔｇが高く熱膨張係数αが小さい応力緩和層３４を配置するので、接続信頼性が低くなりやすい接合部分３０の界面の熱変形を抑制することが可能であり、ビアホール導体２８の接続信頼性の向上に繋がる。
　さらに、図７に示す電子部品１０では、応力緩和層３４がビアホール導体用導体パターン１６ａおよびビアホール導体２８に接触するので、ビアホール導体用導体パターン１６ａおよびビアホール導体２８と応力緩和層３４との間に樹脂層２４が存在しないことになり、ビアホール導体用導体パターン１６ａおよびビアホール導体２８の接続部分３０への樹脂層２４による応力を低減することができる。
　また、図７に示す電子部品１０では、応力緩和構造としての応力緩和層３４をビアホール導体２８と接続されたビアホール導体用導体パターン１６ａ上に形成するので、接続部分３０の近傍の樹脂層３４の樹脂量を減らすことができ、ビアホール導体２８の接続信頼性を向上することができる。
　ここで、製造された図７に示す電子部品１０の配線基板１２としてセラミック多層基板を用い、樹脂層２４の材料と応力緩和層３４の特性とを変更した場合の熱衝撃試験後の電気抵抗値の変化を表２に示す。なお、この場合、配線基板１２に厚み４００μｍの樹脂層２４を形成し、ビアランド（ビアホール導体用導体パターン１６ａ）には厚み５μｍの応力緩和層３４を形成している。また、表２中の応力緩和層の材質において、「基板材料」とあるのは、配線基板１２の基板１４のセラミック材料と同じセラミック材料を示し、「従来例」とあるのは、応力緩和層を有していないため樹脂層２４の材料と同じ材料を示す。また、熱衝撃試験における熱衝撃として、電子部品を１２５℃で３０分間保持した後に－４０℃で３０分間保持することを、１０００回繰り返した。
Figure JPOXMLDOC01-appb-T000002
　表２の判定において、「◎」は抵抗値が１０ｍΩ以下であることを示し、「○」は抵抗値が１０ｍΩを越えて１５ｍΩ以下であることを示し、「○△」は抵抗値が１６ｍΩ以上で２０ｍΩ以下であることを示し、「△」は抵抗値が２１ｍΩ以上で２５ｍΩ以下であることを示し、「×」は抵抗値が２６ｍΩ以上であることを示す。
　表２に示す結果より、応力緩和層３４に基板材料またはガラスセラミックを用いた場合、応力緩和層を有していない従来例と比べて、ビアホール導体２８の接続信頼性が向上した。
　また、接続部分３０の周辺にガラス転移温度Ｔｇの大きい樹脂層２４を配置することにより、異なるガラス転移温度Ｔｇおよび熱膨張係数αを有する密接した材料界面での熱変形を吸収し、接続部分３０に加わる応力を低減することでビアホール導体２８の接続信頼性を向上することができた。
　さらに、製造された図７に示す電子部品１０であって、応力緩和層３４の厚みを樹脂層２４と同等にし、図９に示すように、樹脂層２４に形成されたビアホール導体２８すべてを応力緩和層３４で囲った構造において、上述と同様の熱衝撃試験を行った結果を表３に示す。なお、表２と同様に表３中の応力緩和層の材質において、「基板材料」とあるのは、配線基板１２の基板１４のセラミック材料と同じセラミック材料を示し、「従来例」とあるのは、応力緩和層を有していないため樹脂層２４の材料と同じ材料を示す。
Figure JPOXMLDOC01-appb-T000003
　表３の判定においても、「◎」は抵抗値が１０ｍΩ以下であることを示し、「○」は抵抗値が１０ｍΩを越えて１５ｍΩ以下であることを示し、「○△」は抵抗値が１６ｍΩ以上で２０ｍΩ以下であることを示し、「△」は抵抗値が２１ｍΩ以上で２５ｍΩ以下であることを示す。
　表３に示す結果からもわかるように、応力緩和層３４の厚みを樹脂層２４と同等にしても、ビアホール導体２８（接続部分３０）に加わる応力を低減し接続信頼性を向上することが可能であるが、ビアホール導体２８に最も応力が集中するのは接続部分３０であるため、基本的には接続部分３０の近傍に応力緩和層３４を配置することにより十分な効果が得られる。
　図１１は、この発明にかかる電子部品のさらに他の例を示す断面図解図である。図１１に示す電子部品１０は、図１に示す電子部品１０と比べて、応力緩和構造に含まれる配線基板１２の凹部１８内に、樹脂層２４が形成される代わりに、応力緩和構造に含まれる上述の応力緩和層３４が形成される。この場合、応力緩和層３４は、ビアホール導体用導体パターン１６ａ上において導体パターン１６ａおよびビアホール導体２８の接続部分３０の周辺に形成される。また、この場合、応力緩和層３４は、ビアホール導体用導体パターン１６ａおよびビアホール導体２８に接触する。さらに、応力緩和層３４は、樹脂層２４で覆われる。
　次に、図１１に示す電子部品１０の製造方法の一例について説明する。
　図１１に示す電子部品１０の配線基板１２として、例えばＬＴＣＣよりなるセラミック多層基板（α＝１２）を用いた場合、配線基板１２の製造方法は、図１に示す電子部品１０の配線基板１２を製造する上述の製造方法と同様である。
　次に、図１２（Ａ）に示すように、配線基板１２の凹部１８の位置が開口したマスクＭを準備する。マスクＭの開口径は、凹部１８の直径と同等またはそれ以下のサイズであることが望ましく、例えば直径０．１～０．５ｍｍ程度が望ましい。
　そして、マスクＭを通して応力緩和層３４となる樹脂材料３３を印刷することにより、図１２（Ｂ）に示すように、凹部１８に充填する。樹脂材料３３を凹部１８の充填した後、加熱硬化することにより応力緩和層３４を形成する。樹脂材料３３は、印刷以外にもインクジェット等でも凹部１８に充填することができる。
　その後、図１２（Ｃ）に示すように配線基板１２の表面処理、図１２（Ｄ）および図１２（Ｅ）に示すように電子部品素子２０の実装、図１２（Ｆ）に示すように樹脂層２４の形成を行う。
　樹脂層２４を形成した後、ビアホール２６を形成する工程から外部電極３２を形成する工程までの各工程は、図１に示す電子部品１０を製造する上述の図５（Ｄ）から図５（Ｆ）に示す各工程と同様である。なお、ビアホール２６およびビアホール導体２８は、樹脂層２４および応力緩和層３４を貫通するようにして形成される。このようにして、図１１に示す電子部品１０が製造される。
　なお、凹部１８に応力緩和層３４を設置する方法として、配線基板１２として例えばＬＴＣＣからなるセラミック多層基板を用いた場合、図１に示す電子部品１０の配線基板１２の凹部１８を形成する上述の方法を利用し、昇華性材料の代わりに基材セラミックと同等の材料または焼成時に基材と共に焼結するような公知のセラミック、ガラス、ガラス＋フィラーなどからなる材料をグリーンシートの所望の位置に印刷し、積層時にプレスし表面を平坦化することで、凹部１８に応力緩和層３４が形成された配線基板１２を得ることもできる。この場合、応力緩和層３４は、セラミック、ガラス、ガラス＋フィラーなどによって熱膨張係数αが抑制される。
　図１１に示す電子部品１０では、応力緩和構造が配線基板１２に形成された凹部１８を含み、ビアホール導体用導体パターン１６ａおよびビアホール導体２８の接続部分３０が配線基板１２の凹部１８内に形成され、応力緩和構造が配線基板１２の凹部１８内であってビアホール導体用導体パターン１６ａ上において接続部分３０の周辺に形成された応力緩和層３４をさらに含むので、配線基板１２および樹脂層２４の熱膨張係数の差などによって接続部分３０に加わる応力が、配線基板１２の凹部１８および応力緩和層３４によって緩和される。
　また、図１１に示す電子部品１０の上述の製造方法では、配線基板１２の表面を表面処理する工程を含み、応力緩和層３４を形成する工程が表面処理する工程の前に行われるので、応力緩和層３４の材料を選べば、応力緩和層３４の下の導体パターンのみに対して例えばめっきなどの表面処理をレジストすることができる。
　さらに、図１１に示す電子部品１０の上述の製造方法では、配線基板１２に電子部品素子２０を表面実装する工程を含み、応力緩和層３４を形成する工程が電子部品素子２０を表面実装する工程の前に行われるので、応力緩和層３４が配線基板１２の凹部１８内に形成されるので配線基板１２より上方に凸形状とならなく、配線基板１２に電子部品素子２０を表面実装するはんだ印刷に弊害がなく、配線基板１２に電子部品素子２０を良好に表面実装することができる。
　また、図１１に示す電子部品１０の上述の製造方法では、配線基板１２の凹部１８に樹脂材料３３を充填して応力緩和層３４を形成するので、応力緩和層３４の材料の位置ずれやにじみを抑制し、材料の位置ずれやにじみによる応力緩和層３４の径の拡大を防止し、応力緩和層３４の位置精度が向上する。
　さらに、図１１に示す電子部品１０では、図１に示す電子部品１０における凹部１８による効果や図７に示す電子部品１０における応力緩和層３４による効果と同様の効果も奏する。
　ここで、凹部１８を有しない図７に示す電子部品１０の応力緩和層３４の樹脂特性を変更した場合および凹部１８を有する図１１に示す電子部品１０の応力緩和層３４の樹脂特性を変更した場合の熱衝撃試験後の電気抵抗値の変化を表４に示す。なお、表４中の界面構造において、「従来構造」とは、凹部１８を有しない図７に示す電子部品１０の構造を示し、「リセス構造」とは、凹部１８を有する図１１に示す電子部品１０の構造を示す。また、表４中の応力緩和層の材質においても、「基板材料」とあるのは、配線基板１２の基板１４のセラミック材料と同じセラミック材料を示し、「従来例」とあるのは、応力緩和層を有していないため樹脂層２４の材料と同じ材料を示す。
Figure JPOXMLDOC01-appb-T000004
　表４の判定においても、「◎」は抵抗値が１０ｍΩ以下であることを示し、「○」は抵抗値が１０ｍΩを越えて１５ｍΩ以下であることを示し、「○△」は抵抗値が１６ｍΩ以上で２０ｍΩ以下であることを示し、「×」は抵抗値が２６ｍΩ以上であることを示す。
　表４に示す結果より、図１に示す電子部品１０の凹部１８および図７に示す電子部品１０の応力緩和層３４の相乗効果によって、ビアホール導体の接続信頼性の向上にさらに効果がある。
　また、凹部１８を有する場合、形成する応力緩和層３４の位置精度の問題が大幅に緩和される。
　さらに、応力緩和層３４として適当な材料を選択すれば、配線基板１２の表面処理などから凹部１８のみ選択的に処理を防ぐことができる。
　また、凹部１８有するリセス構造の場合、形成された応力緩和層３４がはんだ印刷などの後の工程の弊害とならない。
　本発明にかかる上述の各電子部品１０においては、配線基板１２としてセラミック多層基板が用いられているが、本発明の要旨は、接合信頼性に劣る樹脂層２４内のビアホール導体用導体パターン１６ａおよびビアホール導体２８の接続部分３０の周辺に、樹脂層２４の熱膨張変形や物理的衝撃による変形などに抗する作用を有する接続構造を形成することによるものである。そのため、本発明の効果は、特にセラミック配線基板を用いたものに限定されるものではなく、配線基板、接合部分の変形を抑制する部分、および樹脂層の構造関係が本発明の要件を満たしている限り有効である。例えば、配線基板にプリント配線板（ＦＲ４、Ｔｇ＝１５０℃、α（板面方向）＝１３）を用いた場合、配線基板のビアランドにソルダレジストの厚みを利用して凹部を設けてもよく、ビアランドに応力緩和層（図７に示す電子部品１０に用いられる樹脂Ｅなど）を形成しておいてから、樹脂層を形成してもよい。
　また、配線基板１２としては、多層基板でも単層基板でもよく、特に多層基板の場合は、ガラスエポキシ基板のような樹脂基板でもＬＴＣＣ基板のようなセラミック基板でもよい。
　導体パターン１６ａ～１６ｃや外部電極３２としては、例えばＣｕやＡｇを使用し、配線基板１２がセラミック基板の場合はスクリーン印刷などで形成され、配線基板１２がガラスエポキシ基板などの場合は配線基板１２上の電極をエッチングなどにより除去して形成される。
　上述の各電子部品１０では、電子部品素子２０が配線基板１２に表面実装されているが、このような電子部品素子２０としては、例えば、チップコンデンサ、チップインダクタ、チップ抵抗などのチップ部品素子、ＩＣ、トランジスタなどが挙げられる。しかしながら、上述の各電子部品１０には、そのような電子部品素子２０が配線基板１２に表面実装されずに、配線基板１２に内蔵されてもよい。また、場合によっては、そのような電子部品素子２０およびそれに関連する導体パターン１６ｂは、設けられなくてもよい。
　また、樹脂層２４の材料としては、例えば、エポキシ樹脂が挙げられ、ディスペンサなどで配線基板１２上に塗布される。
　また、上述の各電子部品１０では、ビアホール導体２８が導電性ペーストで形成されているが、場合によっては、ビアホール導体２８は例えば金属ピンで形成されてもよい。このようにビアホール導体２８を金属ピンで形成すれば、ビアホール導体２８に熱が加わった際に、導電性ペーストで形成されたビアホール導体と比べて、収縮・膨張による変位が少ないため、接続信頼性を向上することができる。
　また、図７～図９、図１１に示す各電子部品１０では、応力緩和層３４がビアホール導体２８と接触するようにして形成されているが、応力緩和層３４はビアホール導体２８と接触せずにその近傍に環状に形成されてもよい。
　さらに、図１１に示す電子部品１０において、樹脂層２４は、配線基板１２の表面および配線基板１２の凹部１８内に形成されてもよい。
　この発明にかかる電子部品は、少なくとも２種類の材質の異なる配線基板が密接されており、互いに電気的に接続される導電部位ないし接続部分が形成されている配線基板を有する、例えばノートパソコンや携帯電話などの薄型の機器に好適に用いられる。
　１０　電子部品
　１２　配線基板
　１４　基板
　１６ａ　ビアホール導体用導体パターン
　１６ｂ　電子部品素子用導体パターン
　１６ｃ　外部電極用導体パターン
　１８　凹部
　２０　電子部品素子
　２２　はんだ
　２４　樹脂層
　２６　ビアホール
　２８　ビアホール導体
　３０　接続部分
　３２　外部電極
　３４　応力緩和層

Claims (18)

  1. 　導体パターンが形成された配線基板、
    　前記配線基板を覆うようにして形成された樹脂層、
    　前記樹脂層を貫通するようにして形成され、前記導体パターンに接続されたビアホール導体、
    　前記樹脂層の表面に形成され、前記ビアホール導体に接続された外部電極、および
    　前記導体パターンおよび前記ビアホール導体の接続部分の周辺に形成され、前記導体パターンおよび前記ビアホール導体の前記接続部分に加わる応力を緩和するための応力緩和構造を含む、電子部品。
  2. 　前記応力緩和構造は、前記配線基板に形成された凹部を含み、前記導体パターンおよび前記ビアホール導体の前記接続部分は、前記配線基板の前記凹部内に形成された、請求項１に記載の電子部品。
  3. 　前記応力緩和構造は、前記導体パターン上において前記導体パターンおよび前記ビアホール導体の前記接続部分の周辺に形成された応力緩和層を含む、請求項１に記載の電子部品。
  4. 　前記応力緩和構造は、前記配線基板に形成された凹部を含み、前記導体パターンおよび前記ビアホール導体の前記接続部分は、前記配線基板の前記凹部内に形成され、
    　前記応力緩和構造は、前記配線基板の前記凹部内であって前記導体パターン上において前記導体パターンおよび前記ビアホール導体の前記接続部分の周辺に形成された応力緩和層をさらに含む、請求項１に記載の電子部品。
  5. 　前記応力緩和層のガラス転移温度は、前記樹脂層のガラス転移温度より高い、請求項３または請求項４に記載の電子部品。
  6. 　前記応力緩和層の熱膨張係数は、前記樹脂層の熱膨張係数より小さい、請求項３ないし請求項５のいずれかに記載の電子部品。
  7. 　前記応力緩和層は、樹脂材料からなる、請求項３または請求項４に記載の電子部品。
  8. 　前記応力緩和層は、セラミック材料からなる、請求項３または請求項４に記載の電子部品。
  9. 　前記配線基板は、セラミック材料からなる基板を含み、
    　前記応力緩和層は、前記基板の前記セラミック材料と同じセラミック材料からなる、請求項８に記載の電子部品。
  10. 　前記応力緩和層は、前記導体パターンおよび前記ビアホール導体に接触する、請求項３ないし請求項９のいずれかに記載の電子部品。
  11. 　前記樹脂層は、前記配線基板の表面および前記配線基板の前記凹部内に形成された、請求項２または請求項４に記載の電子部品。
  12. 　前記配線基板に表面実装され、前記樹脂層で覆われる電子部品素子をさらに含む、請求項１ないし請求項１１のいずれかに記載の電子部品。
  13. 　導体パターンが形成された配線基板、前記配線基板を覆うようにして形成された樹脂層、前記樹脂層を貫通するようにして形成され、前記導体パターンに接続されたビアホール導体、および前記樹脂層の表面に形成され、前記ビアホール導体に接続された外部電極を含む、電子部品を製造するための電子部品の製造方法であって、
    　前記導体パターンおよび前記ビアホール導体の接続部分の周辺に、前記導体パターンおよび前記ビアホール導体の前記接続部分に加わる応力を緩和するための応力緩和構造を形成する工程を含む、電子部品の製造方法。
  14. 　前記応力緩和構造を形成する工程は、
    　　前記配線基板に凹部を形成する工程、および
    　　前記配線基板の前記凹部内に前記導体パターンおよび前記ビアホール導体の前記接続部分を形成する工程を含む、請求項１３に記載の電子部品の製造方法。
  15. 　前記応力緩和構造を形成する工程は、前記導体パターン上において前記導体パターンおよび前記ビアホール導体の前記接続部分の周辺に応力緩和層を形成する工程を含む、請求項１３に記載の電子部品の製造方法。
  16. 　前記応力緩和構造を形成する工程は、
    　　前記配線基板に凹部を形成する工程、
    　　前記配線基板の前記凹部内に前記導体パターンおよび前記ビアホール導体の前記接続部分を形成する工程、および
    　　前記配線基板の前記凹部内であって前記導体パターン上において前記導体パターンおよび前記ビアホール導体の前記接続部分の周辺に応力緩和層を形成する工程を含む、請求項１３に記載の電子部品の製造方法。
  17. 　前記配線基板の表面を表面処理する工程をさらに含み、
    　前記応力緩和層を形成する工程は、前記表面処理する工程の前に行われる、請求項１６に記載の電子部品の製造方法。
  18. 　前記配線基板に電子部品素子を表面実装する工程をさらに含み、
    　前記応力緩和層を形成する工程は、前記電子部品素子を表面実装する工程の前に行われる、請求項１６に記載の電子部品の製造方法。
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