WO2013088955A1 - 内視鏡システム - Google Patents

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WO2013088955A1
WO2013088955A1 PCT/JP2012/080711 JP2012080711W WO2013088955A1 WO 2013088955 A1 WO2013088955 A1 WO 2013088955A1 JP 2012080711 W JP2012080711 W JP 2012080711W WO 2013088955 A1 WO2013088955 A1 WO 2013088955A1
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WO
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signal
phase
circuit
imaging
reference clock
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Application number
PCT/JP2012/080711
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English (en)
French (fr)
Inventor
仁 小峰
武秀 藤本
Original Assignee
オリンパスメディカルシステムズ株式会社
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Priority to US13/872,218 priority patent/US8934004B2/en
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    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/745—Circuitry for generating timing or clock signals
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising

Definitions

  • the present invention relates to an endoscope system, and more particularly to an endoscope system that performs optimal image output in accordance with the synchronization state between the phase of an imaging signal and the phase of a reference clock signal.
  • an endoscope system performs predetermined image processing on a scope (endoscope) provided with an image sensor such as a CCD at a distal end, and an endoscope image captured by an image sensor provided in the scope, And a processor for displaying on a monitor.
  • the scope and the processor are configured to be detachable via a connector or the like, and different types of scopes can be connected to the processor.
  • the processor of such an endoscope system includes a PLL circuit that synchronizes the phase of an imaging signal input from the endoscope and the phase of a reference clock signal that is a reference of a sampling pulse for sampling the imaging signal. Is provided.
  • Japanese Patent Application Laid-Open No. 2007-159991 discloses a simple method for frequency pull-in with low phase noise characteristics set in order to perform signal processing that can be applied to an endoscope equipped with a high-quality image sensor.
  • An endoscope system using a PLL circuit that can be configured is disclosed.
  • An object of the present invention is to provide an endoscope system that performs control so as not to output an image during a period when the PLL circuit is not synchronized.
  • An endoscope system includes an endoscope provided with an imaging element that images a subject and generates an imaging signal, and a signal that performs signal processing on the imaging signal input from the endoscope
  • An endoscope system including a processor provided with a processing circuit, wherein the processor generates a reference clock signal that serves as a reference of a sampling pulse for sampling the imaging signal; and A synchronization unit that synchronizes the phase of the imaging signal input from the endoscope and the phase of the reference clock signal, and whether or not the phase of the imaging signal and the phase of the reference clock signal are synchronized by the synchronization unit And detecting that the phase of the imaging signal is not synchronized with the phase of the reference clock signal based on the detection result of the synchronization detection unit If, and a control unit for controlling the signal processing circuit to output a predetermined video.
  • FIG. 1 is a diagram showing a configuration of an endoscope system according to the first embodiment.
  • an endoscope system 1 includes an endoscope 2 for performing an endoscopic examination, and an imaging device mounted on the endoscope 2, to which the endoscope 2 is detachably connected. And a monitor 4 that displays an image captured by the image sensor as an endoscopic image when a video signal output from the processor 3 is input.
  • the endoscope 2 includes an elongated insertion portion 6 that is inserted into a body cavity or the like, an operation portion 7 that is formed at the rear end (base end) of the insertion portion 6, and a universal that extends from the operation portion 7. And a connector 9 provided at the rear end of the universal cable portion 8 is detachably connected to the processor 3.
  • the distal end portion 11 provided at the distal end of the insertion portion 6 is provided with an illumination window for emitting illumination light, for example, a white LED 12 is attached, and the LED lighting circuit 13 provided in the processor 3 is connected via a drive line. When the LED lighting power is supplied, the LED is turned on to emit white illumination light.
  • An objective lens 14 is attached to an observation window (imaging window) provided adjacent to the illumination window, and for example, a charge coupled device (abbreviated as CCD) 15 is disposed as an imaging element at the imaging position. .
  • CCD charge coupled device
  • the CCD 15 is connected to a CCD drive circuit 17 and a front end amplifier (abbreviated as FEA) 18 provided in the processor 3 through a signal cable 16 inserted through the insertion portion 6 and the like.
  • FEA front end amplifier
  • a CCD drive signal including a reset pulse ⁇ R and the like output from the CCD drive circuit 17 at a constant cycle is applied to the CCD 15 via the drive line of the signal cable 16, whereby the CCD 15 photoelectrically converts and accumulates the signal charge. Is output as an imaging signal (or a CCD output signal).
  • This imaging signal is input to the FEA 18 through the signal line of the signal cable 16.
  • the FEA 18 amplifies the input imaging signal and outputs it to the CDS & A / D circuit 20 and the bandpass filter (BPF) 24.
  • a CCD 15 is a high pixel CCD having about three times the number of pixels as compared with the normal number of pixels. For this reason, the frequency of the horizontal transfer pulse and the reset pulse ⁇ R in the case of the normal number of pixels. In contrast to (about 10 MHz), in the present embodiment, a frequency as high as about 30 MHz is set.
  • 1 shows one endoscope 2, the PLL 3 is designed so that the processor 3 in FIG. 1 can cope with the endoscopes having different cable lengths such as the length of the insertion portion 6.
  • a circuit 27 is employed to form a signal processing system.
  • the imaging signal amplified by the FEA 18 is input to the CDS & A / D circuit 20, and the signal portion in the imaging signal is extracted and converted into a baseband signal by correlated double sampling (CDS) processing in the CDS circuit portion. After that, it is converted into a digital signal by the A / D circuit portion.
  • CDS correlated double sampling
  • This digital signal is output to one input terminal of a multiplexer (abbreviated as MUX in FIG. 1) 21.
  • the other input terminal of the multiplexer 21 is connected to GND, and dummy data (in this case, all 0s) is input to the other input terminal.
  • a detection signal from a synchronization detection circuit 32 described later is input to the multiplexer 21 as a selection signal.
  • This detection signal is a signal indicating whether or not the PLL circuit 27 is phase-synchronized. For example, when the PLL circuit 27 is phase-synchronized or in a frequency pull-in state (lock), it becomes “H” and phase synchronization fails. In the case of the undrawn state ( ⁇ unlock), it becomes “L”.
  • the multiplexer 21 selects the output of the CDS & A / D circuit 20 or the output of dummy data (dummy signal) based on the detection signal from the synchronization detection circuit 32 and outputs it to the video processing circuit 22. Specifically, the multiplexer 21 selects the output of the CDS & A / D circuit 20 when the detection signal is “H”, that is, when the PLL circuit 27 is phase-synchronized or in the frequency lock-in state (lock), and the detection signal is “ In the case of L ′′, that is, in a state where the phase synchronization has failed ( ⁇ unlock), dummy data is selected.
  • the multiplexer 21 constitutes a control unit that controls to output a predetermined video to the video processing circuit 22 described later based on the detection signal from the synchronization detection circuit 32.
  • the video processing circuit 22 converts the digital signal into a video signal and outputs an endoscopic image to the monitor 4.
  • the video processing circuit 22 outputs a predetermined video, for example, a black image to the monitor 4.
  • the predetermined video is not limited to a black image, and may be a color bar or character information, for example.
  • sampling pulse SP synchronized with the variable clock V_CLK output from the PLL circuit 27 described later is supplied from the sampling pulse generation circuit 23 to the CDS circuit portion.
  • the CDS circuit portion samples the signal portion in the imaging signal by this sampling pulse SP.
  • the sampling pulse samples the feedthrough part and the luminance information part (immediately after the reset pulse) in the imaging signal, extracts a difference signal thereof, and generates a baseband signal.
  • the imaging signal amplified by the FEA 18 passes through a band-pass filter (BPF) 24 that is band-limited so as to extract a reset pulse ⁇ R (as a reference clock serving as a reference clock) in the phase adjustment period, and further, a limiter amplifier 25 To shape the waveform.
  • BPF band-pass filter
  • the limiter amplifier 25 is composed of, for example, an inverting amplifier A in which a capacitor C that passes an AC signal and a resistor R are connected between input and output terminals.
  • the signal of the reset pulse ⁇ R whose waveform is shaped by the limiter amplifier 25 is input to a phase comparator 28 constituting the PLL circuit 27 as a reference clock R-CLK through a reference clock gate (hereinafter abbreviated as R-gate) 26.
  • the R-gate 26 is constituted by a NAND circuit, for example.
  • the R-gate 26 forms gate means for opening and closing the input of the reference clock R-CLK to the PLL circuit 27.
  • the phase comparator 28 performs a phase comparison operation when an intermittent operation control signal ⁇ EN to be described later is applied at "L", and stops the phase comparison operation when the intermittent operation control signal ⁇ EN becomes "H”. .
  • This phase comparator 28 compares the phase of the reference clock R-CLK input via the R-gate 26 with the variable clock V-CLK output from the voltage controlled oscillator (VCXO) 30 and corresponds to the phase difference.
  • the signal is output to the LPF 29.
  • the LPF 29 outputs the low-frequency component signal in the output signal of the phase comparator 28 to the VCXO 30 as the output signal LPFout of the LPF 29.
  • the VCXO 30 outputs a variable clock V-CLK whose oscillation frequency changes according to the voltage value of the output signal LPFout of the LPF 29 applied to its input terminal (for example, approximately proportionally).
  • the VCXO 30 outputs the variable clock V-CLK having a frequency or phase corresponding to the voltage value of the output signal LPFout of the LPF 29 to the phase comparator 28 and also to the sampling pulse generation circuit 23.
  • the variable clock V-CLK is a reference clock signal serving as a reference for the sampling pulse SP for sampling the imaging signal
  • the sampling pulse generation circuit 23 generates the sampling pulse SP synchronized with the variable clock V_CLK.
  • the VCXO 30 constitutes a clock generation unit that generates a reference clock signal that serves as a reference for the sampling pulse SP for sampling the imaging signal.
  • the PLL circuit 27 is for generating the sampling pulse SP at an appropriate timing without adjustment even when the cable length is different, and the frequency of the reference clock R-CLK is almost constant.
  • the VCXO 30 generates a variable clock V-CLK by using a crystal oscillation element having a stable frequency.
  • the PLL circuit 27 constituting the synchronization unit is used to synchronize the variable clock V-CLK with the phase of the reference clock R-CLK (therefore, the frequency of the reference clock R-CLK is used). And the frequency of the variable clock V-CLK can be considered to be substantially equal even in consideration of a change width in which the frequency of the variable clock V-CLK changes).
  • the phase comparator 28 detects a timing shift between the rising edge of the variable clock V-CLK and the rising edge of the reference clock R-CLK, that is, the phase difference between the output timings of both clocks. Then, the phase comparator 28 outputs a signal corresponding to the phase difference to the LPF 29.
  • the voltage value of the output signal LPFout of the LPF 29 is decreased corresponding to the phase difference and variable.
  • the oscillation frequency of the variable clock V-CLK of the VCXO 30 is lowered so as to delay the timing of the rising edge of the clock V-CLK (the phase is delayed so as to reduce the phase difference).
  • the oscillation frequency of the variable clock V-CLK of the VCXO 30 is increased (the phase is advanced so as to reduce the phase difference).
  • the VCXO 30 increases the frequency of the variable clock V-CLK (that is, advances the phase) as the voltage value of the output signal LPFout of the LPF 29 increases, for example.
  • the R-gate 26 controls the operation of the reference clock R-CLK input to the phase comparator 28 by the R-gate open / close control signal Cgate from the FPGA 31 constituting the reference signal generation circuit (SSG). To do.
  • the frequency pull-in operation by the PLL circuit 27 is performed by switching between a state in which the reference clock R-CLK is input to the phase comparator 28 of the PLL circuit 27 and a state in which the reference clock R-CLK is not input. It can be done smoothly or quickly.
  • the frequency pull-in operation when the frequency pull-in operation is first started, the frequency pull-in can be performed stably, and if the frequency pull-in fails or the pull-in is lost, the R- After the gate 26 is closed, it is opened so that the frequency pulling operation by the PLL circuit 27 can be performed again in an appropriate state.
  • the R-gate opening / closing control signal Cgate is opened / closed (on / off) in a period other than the phase adjustment period, for example.
  • the R-gate opening / closing control signal Cgate is closed (that is, the reference clock R-CLK to the phase comparator 28 is cut off), and the PLL circuit 27 outputs the output signal LPFout of the LPF 29 to the ground side.
  • the R-gate opening / closing control signal Cgate is opened (the reference clock R-CLK is input to the phase comparator 28) in this state (as will be described later). Start the pull-in operation.
  • the output signal LPFout of the LPF 29 is input to the synchronization detection circuit (or pull-in detection circuit) 32.
  • the synchronization detection circuit 32 as the synchronization detection unit determines whether the PLL circuit 27 is in phase synchronization, frequency acquisition state (lock), or phase acquisition failure state ( ⁇ unlock) from the level of the output signal LPFout. Detection is performed, and the detection signal is output to the multiplexer 21 and the FPGA 31.
  • the synchronization detection circuit 32 outputs “H” as a detection signal when the PLL circuit 27 is in phase synchronization or in the frequency acquisition state (lock), and is in a state where the phase synchronization has not been failed ( ⁇ In the case of “unlock”, “L” is output as a detection signal.
  • the FPGA 31 inputs a detection signal from the synchronization detection circuit 32 to, for example, an internal counter circuit 31a, counts the clock of the oscillator 35, and monitors the time in which the phase is synchronized.
  • the FPGA 31 closes the R-gate opening / closing control signal Cgate based on the output of the counter circuit 31a to turn the R- After the gate 26 is closed, the control operation is performed so that the reference clock R-CLK is input to the phase comparator 28 of the PLL circuit 27 by opening (on).
  • the frequency pull-in operation by the PLL circuit 27 can be performed again. Even in the initial state after the power is turned on, the FPGA 31 performs a control operation of turning on the R-gate opening / closing control signal Cgate after turning it off. Then, the frequency pulling operation is performed by a process that facilitates the frequency pulling.
  • the FPGA 31 monitors whether or not the PLL circuit 27 is in a synchronized state based on a detection signal from the synchronization detecting circuit 32. If the state is not synchronized beyond a predetermined time tc, the FPGA 31 regains the frequency. Restart the operation.
  • the timing is set so that the operation can be appropriately performed.
  • the FPGA 31 outputs the control signal Cen to the latch circuit 33 so that the intermittent operation control signal ⁇ EN as the operation control signal for starting the frequency pull-in operation by the PLL circuit 27 is applied to the phase comparator 28. .
  • the control signal Cen is output so as to cover an intermittent phase adjustment period.
  • a control signal Cen is applied to the D input terminal of the latch circuit 33, and the variable clock V-CLK of the VCXO 30 is delayed by a predetermined delay time Ta by a delay circuit (abbreviated as DL in FIG. 1) 34. Applied to the clock input.
  • a delay circuit abbreviated as DL in FIG. 1
  • the control signal Cen becomes “H”, and is delayed by the delay time Ta by the delay circuit 34 from the timing of the rising edge of the variable clock V-CLK output first from the VCXO 30 after that timing.
  • the intermittent operation control signal ⁇ EN is applied to the phase comparator 28 from the ⁇ Q output terminal of the latch circuit 33, and the phase comparator 28 starts the phase comparison operation.
  • the timing at which the intermittent operation control signal ⁇ EN is applied to the phase comparator 28 is set as a delay circuit. 34 and the latch circuit 33.
  • the timing is set so that the intermittent operation control signal ⁇ EN is synchronized with the timing of the rising edge of the variable clock V-CLK within a predetermined time.
  • the FPGA 31 generates the above-described control signal using the reference clock generated by the oscillator 35 using a crystal oscillator having a good oscillation frequency stability, and performs CCD driving with respect to the CCD driving circuit 17.
  • a timing signal serving as a reference for generating a signal is supplied.
  • FIG. 2 is a timing chart for explaining the operation of the endoscope system 1 according to the first embodiment.
  • an examiner when performing an endoscopic examination, uses an endoscope 2 having an insertion portion length suitable for the endoscopic examination, and connects the endoscope 2 to a processor 3. Then, the inspector turns on the power of the processor 3 (not shown). When the power is turned on, the FPGA 31 of the processor 3 enters an operating state and supplies a timing signal to the CCD drive circuit 17.
  • the CCD drive circuit 17 generates a CCD drive signal based on this timing signal and supplies it to the CCD 15.
  • the CCD 15 outputs signal charges accumulated by photoelectric conversion as an imaging signal.
  • the synchronization detection circuit 32 outputs an “L” ⁇ unlock signal as a detection signal in an unstable period (unlock) in which the phase of the imaging signal and the phase of the reference clock signal (variable clock V_CLK) are not synchronized.
  • This detection signal is supplied to the multiplexer 21.
  • the multiplexer 21 selects dummy data (all 0) and outputs it to the video processing circuit 22.
  • the video processing circuit 22 outputs a predetermined video (for example, a fixed pattern such as a black image) to the monitor 4.
  • the synchronization detection circuit 32 when it becomes a stable period (lock) in which the phase of the imaging signal and the phase of the reference clock signal are synchronized at time T1, the synchronization detection circuit 32 outputs an “H” lock signal as a detection signal.
  • This detection signal is supplied to the multiplexer 21.
  • the multiplexer 21 selects the imaging signal from the CDS & A / D circuit 20 and outputs it to the video processing circuit 22. To do.
  • the video processing circuit 22 When an imaging signal is input, the video processing circuit 22 outputs an endoscopic image obtained by performing video processing on the imaging signal to the monitor 4.
  • the timing chart of FIG. 2 describes the operation when the power is turned on.
  • the monitor 4 also has the same effect when the endoscope 2 is out of synchronization due to a disturbance or the like when the power is turned on.
  • a predetermined image such as a black image is displayed. If the synchronization is lost due to disturbance or the like while the endoscope 2 is being used, the endoscope image (freeze image) captured immediately before the synchronization is lost and the image is disturbed until the synchronization is obtained. You may make it continue displaying.
  • the processor 3 of the endoscope system 1 determines the imaging signal and dummy data (all 0) from the CDS & A / D circuit 20 based on the detection signal (lock signal or ⁇ unlock signal) from the synchronization detection circuit 32. ) Is provided for switching the output.
  • the multiplexer 21 outputs the imaging signal from the CDS & A / D circuit 20 to the video processing circuit 22 when the lock signal is input, and outputs dummy data to the video processing circuit 22 when the ⁇ unlock signal is input.
  • the video processing circuit 22 outputs an endoscopic image on the monitor 4 when the imaging signal from the CDS & A / D circuit 20 is input.
  • the video processing circuit 22 outputs a predetermined video (for example, black Image) on the monitor 4.
  • a predetermined video for example, black Image
  • the endoscope system of the present embodiment it is possible to control so as not to output an image during a period in which the PLL circuit is not synchronized.
  • the detection signal from the synchronization detection circuit 32 is input to the multiplexer 21, the output of the imaging signal and dummy data is switched, and the black image and the endoscopic image output on the monitor 4 are switched.
  • a detection signal from the synchronization detection circuit 32 may be input to the CDS & A / D circuit 20 or the video processing circuit 22 to switch between a black image and an endoscopic image output on the monitor 4.
  • the CDS & A / D circuit 20 When the detection signal from the synchronization detection circuit 32 is input to the CDS & A / D circuit 20, the CDS & A / D circuit 20 has dummy data (all 0) during the period when the “L” ⁇ unlock signal is input as the detection signal. Is output to the video processing circuit 22. Then, the CDS & A / D circuit 20 outputs an imaging signal to the video processing circuit 22 during a period in which the “H” lock signal is input as the detection signal. The video processing circuit 22 outputs a predetermined image (for example, a fixed pattern such as a black image) to the monitor 4 when dummy data is input, and an endoscopic image when an imaging signal is input. Is output to the monitor 4.
  • a predetermined image for example, a fixed pattern such as a black image
  • the video processing circuit 22 captures an image pickup signal from the CDS & A / D circuit 20 during a period in which the “L” ⁇ unlock signal is input as the detection signal.
  • a predetermined video (for example, a fixed pattern such as a black image) is output to the monitor 4 without performing the above process.
  • the video processing circuit 22 performs video processing on the imaging signal from the CDS & A / D circuit 20 and outputs an endoscopic image to the monitor 4 during a period in which the “H” lock signal is input as the detection signal.
  • FIG. 3 is a diagram illustrating a configuration of an endoscope system according to a modified example of the first embodiment.
  • the same components as those in FIG. 1 are denoted by the same reference numerals and description thereof is omitted.
  • an endoscope system 1a includes an endoscope 2a for performing an endoscopic examination, and an imaging device mounted on the endoscope 2a, to which the endoscope 2a is detachably connected. And a monitor 4 that displays an image captured by the image sensor as an endoscopic image when a video signal output from the processor 3a is input.
  • the endoscope 2a is an endoscope having a plurality of CCDs, and two CCDs 15a and 15b are mounted, although illustration is omitted in this modification.
  • the processor 3a is provided with a front panel 40 for performing an operation of switching which of the two CCDs 15a and 15b of the endoscope 2a is to be driven.
  • a switching signal is transmitted to the endoscope 2a via a signal (not shown).
  • the endoscope 2a is switched from the first CCD 15a to the second CCD 15b, for example.
  • the processor 3a is configured using a multiplexer 41 and an FPGA 42, respectively, instead of the multiplexer 21 and the FPGA 31 of FIG. A switching signal from the front panel 40 is input to the FPGA 42.
  • the FPGA 42 When the switching signal is input from the front panel 40, the FPGA 42 outputs an “L” switching control signal to the multiplexer 41.
  • the FPGA 42 monitors the switching operation of the CCDs 15 a and 15 b in the endoscope 2 a, and outputs an “H” switching control signal to the multiplexer 41 when the switching operation of the CCDs 15 a and 15 b is completed. That is, the FPGA 42 outputs an “L” switching control signal to the multiplexer 41 during a period in which the CCDs 15 a and 15 b are switched by the endoscope 2 a and the endoscopic image cannot be observed.
  • the PGA 42 outputs an “H” switching control signal to the multiplexer 41 during a period when the switching of the CCDs 15 a and 15 b is completed in the endoscope 2 a and the endoscopic image can be observed.
  • the multiplexer 41 selects the output of the CDS & A / D circuit 20 when the “H” lock signal is input from the synchronization detection circuit 32 and the “H” switching control signal is input from the FPGA 42. 22 for output.
  • the multiplexer 41 selects dummy data (all 0) when the “L” ⁇ unlock signal is input from the synchronization detection circuit 32 or the “L” switching control signal is input from the FPGA 42.
  • the video processing circuit 22 outputs an endoscopic image to the monitor 4 when the video signal from the CDS & A / D circuit 20 is input, and is predetermined when dummy data is input. (For example, a fixed pattern such as a black image) is output to the monitor 4.
  • Other configurations are the same as those of the above-described embodiment.
  • the video processing circuit 22 applies to the imaging signal from the CDS & A / D circuit 20 during the switching.
  • signal processing was performed, and an image unsuitable for observing an endoscopic image was displayed on the monitor 4.
  • an endoscopic image (freeze image) taken immediately before switching can be displayed on the monitor 4.
  • the freeze time is constant in the system or can be set by the user. Therefore, when the freeze time is short, an image that is not suitable for observing the endoscopic image is displayed on the monitor 4, and when the freeze time is long, the switching between the CCDs 15a and 15b is completed and the endoscopic image can be observed.
  • the freeze image continues to be displayed on the monitor 4.
  • the multiplexer 41 when the endoscope system 1a of the present modification detects the switching operation of the CCDs 15a and 15b on the front panel 40 in the FPGA 42, the multiplexer 41 is set to "L" until the switching of the CCDs 15a and 15b is completed. A switching control signal is output. The multiplexer 41 outputs dummy data to the video processing circuit 22 during the period when the switching control signal is “L”, and causes the video processing circuit 22 to output a predetermined video (for example, a fixed pattern such as a black image). Control.
  • a predetermined video for example, a fixed pattern such as a black image
  • the endoscope system 1a can stop the output of the endoscopic image during the period not suitable for the output of the endoscopic image in which the CCDs 15a and 15b are switched, and the optimal timing, that is, As soon as the endoscopic image can be observed, the endoscopic image can be displayed on the monitor 4.
  • FIG. 4 is a diagram showing a configuration of an endoscope system according to the second embodiment.
  • the same components as those in FIG. 1 are denoted by the same reference numerals and description thereof is omitted.
  • the processor 4 is configured by using a processor 3b instead of the processor 3 of the endoscope system 1 of FIG.
  • the processor 3b is configured by adding a delay circuit 51 to the processor 3 of FIG.
  • the delay circuit 51 is provided between the synchronization detection circuit 32 and the multiplexer 21, and receives a detection signal (lock signal or ⁇ unlock signal) from the synchronization detection circuit 32.
  • the delay circuit 51 delays the detection signal from the synchronization detection circuit 32 for a predetermined time, and outputs a delay detection signal (delay lock signal or delay / unlock signal) to the multiplexer 21.
  • the multiplexer 21 selects the output of the CDS & A / D circuit 20 or the output of dummy data (dummy signal) based on the delay detection signal from the delay circuit 51 and outputs it to the video processing circuit 22. Specifically, when the delay lock signal is input as the delay detection signal, the multiplexer 21 selects the output of the CDS & A / D circuit 20 and outputs it to the video processing circuit 22, and the delay ⁇ unlock signal is output as the delay detection signal. When input, dummy data is selected and output to the video processing circuit 22.
  • FIG. 5 is a timing chart for explaining the operation of the endoscope system 1b according to the second embodiment.
  • the synchronization detection circuit 32 outputs an “L” ⁇ unlock signal as a detection signal in an unstable period (unlock) in which the phase of the imaging signal and the phase of the reference clock signal (variable clock V_CLK) are not synchronized.
  • an “H” lock signal is outputs as a detection signal.
  • the detection signal from the synchronization detection circuit 32 is supplied to the delay circuit 51 and delayed by a predetermined time T2. Then, the delay detection signal (delayed lock signal or delayed ⁇ unlock signal) delayed by a predetermined time T2 by the delay circuit 51 is supplied to the multiplexer 21. As a result, at time T1 + T2, the “L” delay / unlock signal is switched to the “H” delay lock signal.
  • the multiplexer 21 selects the dummy data when the “L” delay / unlock signal is input, and selects the imaging signal from the CDS & A / D circuit 20 when the “H” delay lock signal is input. And output to the video processing circuit 22.
  • a fixed pattern such as a black image is output from the video processing circuit 22 to the monitor 4 until time T1 + T2, and after time T1 + T2, an endoscopic image obtained by performing video processing on the imaging signal is displayed on the video processing circuit 22. To the monitor 4.
  • the endoscope system 1 is switched to output an endoscopic image from a fixed pattern immediately after the PLL circuit 27 is in phase synchronization or in a frequency pull-in state (lock).
  • the phase synchronization or the phase acquisition from the frequency acquisition state (lock) has failed in the phase synchronization ( ⁇ unlock).
  • the endoscope system 1b delays the detection signal (lock signal or ⁇ unlock signal) from the synchronization detection circuit 32 by the delay circuit 51 by a predetermined time T2 and inputs it to the multiplexer 21. I have to. Thereby, the endoscope system 1b can output an endoscope image in a state where the phase synchronization or the frequency pull-in state (lock) is further stabilized.

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Abstract

　内視鏡システム１は、撮像信号を生成するＣＣＤ１５が設けられた内視鏡２と、入力される撮像信号を信号処理する映像処理回路２２が設けられたプロセッサ３とを備える。プロセッサ３は、撮像信号をサンプリングするためのサンプリングパルスの基準となる基準クロック信号を発生するＶＣＸＯ３０と、入力される撮像信号の位相と、基準クロック信号の位相とを同期させるＰＬＬ回路２７と、撮像信号の位相と基準クロック信号の位相とが同期しているか否かを検出する同期検出回路３２と、同期検出回路３２の検出結果に基づいて、撮像信号の位相と基準クロック信号の位相とが同期していないことが検出された場合、所定の映像を出力するように映像処理回路２２を制御するマルチプレクサ２１とを備える。

Description

内視鏡システム
　本発明は、内視鏡システムに関し、撮像信号の位相と基準クロック信号の位相との同期状態に応じて最適な出画を行う内視鏡システムに関する。
　従来、内視鏡システムは、先端部にＣＣＤ等の撮像素子を備えたスコープ（内視鏡）と、スコープに設けられた撮像素子で撮像された内視鏡画像に所定の画像処理を施し、モニタに表示するプロセッサとにより構成されている。スコープとプロセッサとは、コネクタ等を介して着脱自在に構成されており、種類の異なるスコープをプロセッサに接続することができる。
　このような内視鏡システムのプロセッサには、内視鏡から入力される撮像信号の位相と、撮像信号をサンプリングするためのサンプリングパルスの基準となる基準クロック信号の位相とを同期させるＰＬＬ回路が設けられている。
　例えば、特開２００７－１５９９９１号公報には、高画質の撮像素子を搭載した内視鏡にも対応可能な信号処理を行うために、低位相雑音特性に設定した状態で、周波数引込を簡単な構成で行うことができるＰＬＬ回路を用いた内視鏡システムが開示されている。
　しかしながら、上述した特開２００７－１５９９９１号公報に記載の内視鏡システムは、ＰＬＬ回路が同期（ロック）していない期間（例えば、電源投入時あるいは外乱等により使用中に同期がはずれている期間）でも、同期が取れていない映像が生成され、乱れた画像がモニタに表示されてしまうという問題がある。
　本発明は、ＰＬＬ回路が同期していない期間の映像を出画しないように制御する内視鏡システムを提供することを目的とする。
　本発明の一態様の内視鏡システムは、被検体を撮像して撮像信号を生成する撮像素子が設けられた内視鏡と、前記内視鏡から入力される前記撮像信号を信号処理する信号処理回路が設けられたプロセッサとを具備する内視鏡システムであって、前記プロセッサは、前記撮像信号をサンプリングするためのサンプリングパルスの基準となる基準クロック信号を発生するクロック発生部と、前記内視鏡から入力される前記撮像信号の位相と、前記基準クロック信号の位相とを同期させる同期部と、前記同期部により前記撮像信号の位相と前記基準クロック信号の位相とが同期しているか否かを検出する同期検出部と、前記同期検出部の検出結果に基づいて、前記撮像信号の位相と前記基準クロック信号の位相とが同期していないことが検出された場合、所定の映像を出力するように前記信号処理回路を制御する制御部と、を備える。
第１の実施の形態に係る内視鏡システムの構成を示す図である。 第１の実施の形態の内視鏡システム１の動作について説明するためのタイミングチャートである。 第１の実施の形態の変形例に係る内視鏡システムの構成を示す図である。 第２の実施の形態に係る内視鏡システムの構成を示す図である。 第２の実施の形態の内視鏡システム１ｂの動作について説明するためのタイミングチャートである。
　以下、図面を参照して本発明の実施の形態を説明する。
（第１の実施の形態）
　まず、図１を用いて、本発明の第１の実施の形態の内視鏡システムの構成について説明する。
　図１は、第１の実施の形態に係る内視鏡システムの構成を示す図である。
　図１に示すように、内視鏡システム１は、内視鏡検査を行うための内視鏡２と、この内視鏡２が着脱自在に接続され、内視鏡２に搭載された撮像素子に対する信号処理を行うプロセッサ３と、このプロセッサ３から出力される映像信号が入力されることにより撮像素子で撮像された画像を内視鏡画像として表示するモニタ４とを有する。
　内視鏡２は、体腔内等に挿入される細長の挿入部６と、この挿入部６の後端（基端）に形成された操作部７と、この操作部７から延出されたユニバーサルケーブル部８とを有し、このユニバーサルケーブル部８の後端に設けたコネクタ９はプロセッサ３に着脱自在に接続される。
　挿入部６における先端に設けられた先端部１１には、照明光を出射する照明窓が設けてあり、例えば白色ＬＥＤ１２が取り付けてあり、プロセッサ３に設けたＬＥＤ点灯回路１３から駆動線を介してＬＥＤ点灯用の電源が供給されることにより点灯して白色の照明光を出射する。
　この照明窓に隣接して設けられた観察窓（撮像窓）には対物レンズ１４が取り付けてあり、その結像位置には撮像素子として例えば電荷結合素子（ＣＣＤと略記）１５が配置されている。
　このＣＣＤ１５は、挿入部６内部等を挿通された信号ケーブル１６を介してプロセッサ３内に設けたＣＣＤ駆動回路１７とフロントエンドアンプ（ＦＥＡと略記）１８とに接続される。
　そして、ＣＣＤ駆動回路１７から一定周期で出力されるリセットパルスφＲ等を含むＣＣＤ駆動信号が信号ケーブル１６の駆動線を介してＣＣＤ１５に印加されることにより、ＣＣＤ１５は光電変換して蓄積した信号電荷を撮像信号（或いはＣＣＤ出力信号）として出力する。この撮像信号は、信号ケーブル１６の信号線を介してＦＥＡ１８に入力される。ＦＥＡ１８は、入力された撮像信号を増幅し、ＣＤＳ＆Ａ／Ｄ回路２０及びバンドパスフィルタ（ＢＰＦ）２４に出力する。
　なお、図１において、ＣＣＤ１５は、通常の画素数のものよりも３倍程度の画素数を有する高画素ＣＣＤであり、このために通常の画素数の場合の水平転送パルスやリセットパルスφＲの周波数（１０ＭＨｚ程度）に対して、本実施の形態では３０ＭＨｚ程度に高い周波数に設定されている。また、図１では１つの内視鏡２が示してあるが、挿入部６の長さなど、ケーブル長が異なる内視鏡の場合にも、図１のプロセッサ３は共通に対応できるようにＰＬＬ回路２７を採用して信号処理系を形成している。
　上記ＦＥＡ１８により増幅された撮像信号は、ＣＤＳ＆Ａ／Ｄ回路２０に入力され、ＣＤＳ回路部分において相関二重サンプリング（ＣＤＳ）処理により、撮像信号中における信号部分が抽出されてベースバンドの信号に変換された後、Ａ／Ｄ回路部分でデジタル信号に変換される。
　このデジタル信号は、マルチプレクサ（図１ではＭＵＸと略記）２１の一方の入力端子に出力される。また、マルチプレクサ２１の他方の入力端子は、ＧＮＤに接続されており、この他方の入力端子には、ダミーデータ（この場合、オール０）が入力される。そして、マルチプレクサ２１には、後述する同期検出回路３２からの検出信号が選択信号として入力される。この検出信号は、ＰＬＬ回路２７が位相同期しているか否かを示す信号であり、例えば、ＰＬＬ回路２７が位相同期、或いは周波数引込状態（ｌｏｃｋ）の場合、”Ｈ”となり、位相同期に失敗した引込していない状態（＼ｕｎｌｏｃｋ）の場合、”Ｌ”となる。
　マルチプレクサ２１は、同期検出回路３２からの検出信号に基づき、ＣＤＳ＆Ａ／Ｄ回路２０の出力またはダミーデータ（ダミー信号）の出力を選択し、映像処理回路２２に出力する。具体的には、マルチプレクサ２１は、検出信号が”Ｈ”、すなわち、ＰＬＬ回路２７が位相同期、或いは周波数引込状態（ｌｏｃｋ）の場合、ＣＤＳ＆Ａ／Ｄ回路２０の出力を選択し、検出信号が”Ｌ”、すなわち、位相同期に失敗した引込していない状態（＼ｕｎｌｏｃｋ）の場合、ダミーデータを選択する。このマルチプレクサ２１は、同期検出回路３２からの検出信号に基づき、後述する映像処理回路２２に所定の映像を出力するように制御する制御部を構成する。
　映像処理回路２２は、マルチプレクサ２１でＣＤＳ＆Ａ／Ｄ回路２０からのデジタル信号が選択された場合、そのデジタル信号を映像信号に変換し、内視鏡画像をモニタ４に出力する。一方、映像処理回路２２は、マルチプレクサ２１でダミーデータの出力が選択された場合、所定の映像、例えば、黒画像をモニタ４に出力する。なお、所定の映像は、黒画像に限定されることなく、例えば、カラーバーや文字情報であってもよい。
　上記ＣＤＳ回路部分には、サンプリングパルス生成回路２３から後述するＰＬＬ回路２７から出力される可変クロックＶ＿ＣＬＫに同期したサンプリングパルスＳＰが供給される。
　このサンプリングパルスＳＰにより、ＣＤＳ回路部分は撮像信号中における信号部分をサンプリングする。このサンプリングパルスは、撮像信号における（リセットパルス直後の）フィードスルー部と輝度情報部とをそれぞれサンプリングし、それらの差信号を抽出して、ベースバンドの信号を生成する。
　また、ＦＥＡ１８により増幅された撮像信号は、位相調整期間におけるリセットパルスφＲを（基準クロックとなるリファレンスクロックとして）抽出するように帯域制限されたバンドパスフィルタ（ＢＰＦ）２４を通り、さらにリミッタアンプ２５により波形整形される。
　このリミッタアンプ２５は、例えば交流信号を通すコンデンサＣ、抵抗Ｒが入出力端間に接続された反転アンプＡにより構成される。
　このリミッタアンプ２５により波形整形されたリセットパルスφＲの信号は、リファレンスクロックゲート（以下Ｒ－ゲートと略記）２６を経てリファレンスクロックＲ－ＣＬＫとして、ＰＬＬ回路２７を構成する位相比較器２８に入力される。このＲ－ゲート２６は、例えばＮＡＮＤ回路により構成されている。なお、Ｒ－ゲート２６は、リファレンスクロックＲ－ＣＬＫのＰＬＬ回路２７への入力の開閉を行うゲート手段を形成している。
　上記位相比較器２８は、後述する間欠動作制御信号＼ＥＮが”Ｌ”で印加されると、位相比較動作を行い、この間欠動作制御信号＼ＥＮが”Ｈ”になると位相比較動作を停止する。
　この位相比較器２８は、Ｒ－ゲート２６を経て入力されるリファレンスクロックＲ－ＣＬＫと、電圧制御発振器（ＶＣＸＯ）３０が出力する可変クロックＶ－ＣＬＫとの位相比較を行い、その位相差に対応した信号をＬＰＦ２９に出力する。
　このＬＰＦ２９は、位相比較器２８の出力信号における低域成分の信号を、このＬＰＦ２９の出力信号ＬＰＦｏｕｔとしてＶＣＸＯ３０に出力する。そして、このＶＣＸＯ３０は、その入力端に印加されるＬＰＦ２９の出力信号ＬＰＦｏｕｔの電圧値に応じて（例えば略比例して）その発振周波数が変化する可変クロックＶ－ＣＬＫを出力する。
　つまり、このＶＣＸＯ３０は、ＬＰＦ２９の出力信号ＬＰＦｏｕｔの電圧値に対応した周波数若しくは位相の可変クロックＶ－ＣＬＫを位相比較器２８に出力すると共に、サンプリングパルス生成回路２３にも出力する。この可変クロックＶ－ＣＬＫは、撮像信号をサンプリングするためのサンプリングパルスＳＰの基準となる基準クロック信号であり、サンプリングパルス生成回路２３は、可変クロックＶ＿ＣＬＫに同期したサンプリングパルスＳＰを生成する。このように、ＶＣＸＯ３０は、撮像信号をサンプリングするためのサンプリングパルスＳＰの基準となる基準クロック信号を発生するクロック発生部を構成する。
　本実施の形態においては、ＰＬＬ回路２７は、ケーブル長が異なる場合においても、無調整で適切なタイミングでサンプリングパルスＳＰを生成するためのものであり、リファレンスクロックＲ－ＣＬＫの周波数は殆ど一定である（ＣＣＤ１５の画素数により決まる）ので、これに対応してＶＣＸＯ３０を周波数の安定性の良い水晶発振素子を用いて可変クロックＶ－ＣＬＫを生成するようにしている。
　つまり、本実施の形態では、可変クロックＶ－ＣＬＫを、リファレンスクロックＲ－ＣＬＫの位相に位相同期させるために同期部を構成するＰＬＬ回路２７を用いている（従って、リファレンスクロックＲ－ＣＬＫの周波数と可変クロックＶ－ＣＬＫとの周波数は、可変クロックＶ－ＣＬＫの周波数が変化する変化幅を考慮しても略等しいと見なすことができる）。
　なお、本実施の形態では、位相比較器２８は、可変クロックＶ－ＣＬＫの立ち上がりエッジと、リファレンスクロックＲ－ＣＬＫの立ち上がりエッジとのタイミングずれ、つまり両クロックの出力タイミングの位相差を検出する。そして、位相比較器２８は、その位相差に対応した信号をＬＰＦ２９に出力する。
　例えば、リファレンスクロックＲ－ＣＬＫの立ち上がりエッジのタイミングに対して可変クロックＶ－ＣＬＫの立ち上がりエッジのタイミングが進んでいると、その位相差に対応してＬＰＦ２９の出力信号ＬＰＦｏｕｔの電圧値が下がり、可変クロックＶ－ＣＬＫの立ち上がりエッジのタイミングを遅らせるようにＶＣＸＯ３０の可変クロックＶ－ＣＬＫの発振周波数を低くする（その位相差を小さくするように位相を遅らせる）。
　これと逆の場合には、ＶＣＸＯ３０の可変クロックＶ－ＣＬＫの発振周波数を高くする（その位相差を小さくするようにその位相を進める）。
　また、ＶＣＸＯ３０は、例えばＬＰＦ２９の出力信号ＬＰＦｏｕｔの電圧値が大きい程、可変クロックＶ－ＣＬＫの周波数を上げる（つまり、位相を進める）。
　また、上記Ｒ－ゲート２６は、基準信号発生回路（ＳＳＧ）を構成するＦＰＧＡ３１からのＲ－ゲート開閉制御信号Ｃｇａｔｅにより、リファレンスクロックＲ－ＣＬＫが位相比較器２８へ入力される動作の開閉制御をする。
　つまり、本実施の形態においては、リファレンスクロックＲ－ＣＬＫがＰＬＬ回路２７の位相比較器２８に入力される状態と、入力されない状態とを切り替えられるようにして、ＰＬＬ回路２７による周波数引込の動作を円滑ないしは速やかに行えるようにしている。
　これにより、最初に周波数引込の動作を開始させた場合、安定して周波数引込を行わせることができるようになると共に、仮に周波数引込が失敗、或いは引込が外れたような場合にも、Ｒ－ゲート２６を閉にした後、開にしてＰＬＬ回路２７による周波数引込の動作を再度、適切な状態で行えるようにしている。
　なお、このＲ－ゲート開閉制御信号Ｃｇａｔｅは、例えば位相調整期間以外の期間で開閉（ｏｎ／ｏｆｆ）される。例えばいくつかの位相調整期間ではＲ－ゲート開閉制御信号Ｃｇａｔｅが閉にされ（つまり、位相比較器２８へのリファレンスクロックＲ－ＣＬＫを遮断）、ＰＬＬ回路２７はＬＰＦ２９の出力信号ＬＰＦｏｕｔがグラウンド側に張り付いた状態に設定され、（後述のように）この状態でＲ－ゲート開閉制御信号Ｃｇａｔｅが開（位相比較器２８へリファレンスクロックＲ－ＣＬＫを入力）にされることにより、実質的に周波数引込の動作を開始する。
　上記ＬＰＦ２９の出力信号ＬＰＦｏｕｔは、同期検出回路（或いは引込検出回路）３２に入力される。この同期検出部としての同期検出回路３２は、出力信号ＬＰＦｏｕｔのレベルからＰＬＬ回路２７が位相同期、或いは周波数引込状態（ｌｏｃｋ）か、位相同期に失敗した引込していない状態（＼ｕｎｌｏｃｋ）かの検出を行い、その検出信号をマルチプレクサ２１及びＦＰＧＡ３１に出力する。上述したように、同期検出回路３２は、ＰＬＬ回路２７が位相同期、或いは周波数引込状態（ｌｏｃｋ）の場合、検出信号として”Ｈ”を出力し、位相同期に失敗した引込していない状態（＼ｕｎｌｏｃｋ）の場合、検出信号として”Ｌ”を出力する。
　ＦＰＧＡ３１は、同期検出回路３２からの検出信号を例えば内部に設けたカウンタ回路３１ａに入力して、発振器３５のクロックを計数して位相同期した状態の時間をモニタする。
　そして、所定時間ｔｃを超えて位相同期していない状態が継続した場合には、このカウンタ回路３１ａの出力に基づいて、ＦＰＧＡ３１は、Ｒ－ゲート開閉制御信号Ｃｇａｔｅを閉（ｏｆｆ）にしてＲ－ゲート２６を閉じた後、開（ｏｎ）してリファレンスクロックＲ－ＣＬＫがＰＬＬ回路２７の位相比較器２８に入力される状態にする制御動作を行う。
　このようにして、上記ＰＬＬ回路２７による周波数引込動作を再度行うことができるようにしている。また、電源投入後における初期状態においても、ＦＰＧＡ３１は、Ｒ－ゲート開閉制御信号Ｃｇａｔｅをｏｆｆにした後、ｏｎにする制御動作を行う。そして、周波数引込させ易いプロセスで周波数引込の動作を行う。
　また、ＦＰＧＡ３１は、同期検出回路３２の検出信号により、ＰＬＬ回路２７が同期状態にあるか否かをモニタし、所定時間ｔｃを超えて同期していない状態が継続した場合には、再度周波数引込の動作を再開させる。
　また、本実施の形態においては、位相調整期間において、ＰＬＬ回路２７による周波数引込の動作を開始させる場合、その動作を適切に行えるようにタイミング設定している。
　このため、ＦＰＧＡ３１は、ＰＬＬ回路２７による周波数引込の動作を開始させる動作制御信号としての間欠動作制御信号＼ＥＮが位相比較器２８に印加されるようにラッチ回路３３に、制御信号Ｃｅｎを出力する。この制御信号Ｃｅｎは、間欠的な位相調整期間をカバーするように出力される。
　上記ラッチ回路３３には、そのＤ入力端に制御信号Ｃｅｎが印加され、またＶＣＸＯ３０の可変クロックＶ－ＣＬＫが遅延回路（図１ではＤＬと略記）３４により所定の遅延時間Ｔａだけ遅延されてそのクロック入力端に印加される。
　そして、位相調整期間になると、上記制御信号Ｃｅｎが”Ｈ”となり、そのタイミング以降のＶＣＸＯ３０から最初に出力される可変クロックＶ－ＣＬＫの立ち上がりエッジのタイミングから遅延回路３４による遅延時間Ｔａだけ遅延したタイミングで、ラッチ回路３３の＼Ｑ出力端から間欠動作制御信号＼ＥＮが位相比較器２８に印加され、位相比較器２８は位相比較の動作を開始する。
　つまり、ＰＬＬ回路２７が間欠的に周波数引込の動作を位相比較器２８による位相比較の動作の制御により開始する場合、その間欠動作制御信号＼ＥＮが位相比較器２８に印加されるタイミングを遅延回路３４及びラッチ回路３３により設定する。そして、可変クロックＶ－ＣＬＫの立ち上がりエッジのタイミングに対して間欠動作制御信号＼ＥＮが所定の時間以内で同期するようにタイミング設定している。
　なお、ＦＰＧＡ３１は、発振周波数の安定性が良好な水晶発振子を用いた発振器３５により生成される基準クロックを用いて、上述した制御信号を生成すると共に、ＣＣＤ駆動回路１７に対して、ＣＣＤ駆動信号を生成する際の基準となるタイミング信号を供給する。
　次に、このように構成された内視鏡システム１の動作について説明する。
　図２は、第１の実施の形態の内視鏡システム１の動作について説明するためのタイミングチャートである。
　図１に示すように、内視鏡検査を行う場合、検査者は、その内視鏡検査に適した挿入部長を有する内視鏡２を用い、この内視鏡２をプロセッサ３に接続する。そして、検査者は、プロセッサ３の図示しない電源を投入する。電源が投入されると、プロセッサ３のＦＰＧＡ３１は、動作状態となり、ＣＣＤ駆動回路１７に対してタイミング信号を供給する。
　ＣＣＤ駆動回路１７は、このタイミング信号に基づいてＣＣＤ駆動信号を生成し、ＣＣＤ１５に供給する。ＣＣＤ１５は、ＣＣＤ駆動信号が供給されると、光電変換して蓄積した信号電荷を撮像信号として出力する。
　同期検出回路３２は、撮像信号の位相と基準クロック信号（可変クロックＶ＿ＣＬＫ）の位相との同期が取れていない不安定期間（ｕｎｌｏｃｋ）では、検出信号として”Ｌ”の＼ｕｎｌｏｃｋ信号を出力する。この検出信号は、マルチプレクサ２１に供給され、マルチプレクサ２１は、検出信号として”Ｌ”の＼ｕｎｌｏｃｋ信号が入力されている場合、ダミーデータ（オール０）を選択して映像処理回路２２に出力する。映像処理回路２２は、ダミーデータが入力されている場合、所定の映像（例えば、黒画像等の固定パターン）をモニタ４に出力する。
　ここで、時間Ｔ１において撮像信号の位相と基準クロック信号の位相との同期が取れた安定期間（ｌｏｃｋ）となると、同期検出回路３２は、検出信号として”Ｈ”のｌｏｃｋ信号を出力する。この検出信号は、マルチプレクサ２１に供給され、マルチプレクサ２１は、検出信号として”Ｈ”のｌｏｃｋ信号が入力されている場合、ＣＤＳ＆Ａ／Ｄ回路２０からの撮像信号を選択して映像処理回路２２に出力する。映像処理回路２２は、撮像信号が入力されている場合、撮像信号を映像処理して得られた内視鏡画像をモニタ４に出力する。
　なお、図２のタイミングチャートでは、電源投入時の動作について説明しているが、内視鏡２を使用中に外乱等により同期が外れた場合も、電源投入時と同様に、モニタ４には黒画像等の所定の映像が表示される。また、内視鏡２を使用中に外乱等により同期が外れた場合、同期が取れるまでの間、同期が外れて画像が乱れる直前に撮像された内視鏡画像（フリーズ画像）をモニタ４に表示し続けるようにしてもよい。
　以上のように、内視鏡システム１のプロセッサ３は、同期検出回路３２からの検出信号（ｌｏｃｋ信号または＼ｕｎｌｏｃｋ信号）に基づいて、ＣＤＳ＆Ａ／Ｄ回路２０からの撮像信号とダミーデータ（オール０）の出力を切り換えるマルチプレクサ２１を設けている。マルチプレクサ２１は、ｌｏｃｋ信号が入力された場合、ＣＤＳ＆Ａ／Ｄ回路２０からの撮像信号を映像処理回路２２に出力し、＼ｕｎｌｏｃｋ信号が入力された場合、ダミーデータを映像処理回路２２に出力する。
　そして、映像処理回路２２は、ＣＤＳ＆Ａ／Ｄ回路２０からの撮像信号が入力された場合、内視鏡画像をモニタ４に出画し、ダミーデータが入力された場合、所定の映像（例えば、黒画像）をモニタ４に出画する。これにより、電源投入後の撮像信号の位相と基準クロック信号の位相との同期が取れていない状態の画像がモニタ４に表示されなくなる。
　よって、本実施の形態の内視鏡システムによれば、ＰＬＬ回路が同期していない期間の映像を出画しないように制御することができる。
　なお、本実施の形態では、同期検出回路３２からの検出信号をマルチプレクサ２１に入力し、撮像信号とダミーデータとの出力の切り換えを行い、モニタ４に出画される黒画像と内視鏡画像とを切り換えているが、これに限定されるものではない。例えば、同期検出回路３２からの検出信号をＣＤＳ＆Ａ／Ｄ回路２０または映像処理回路２２に入力し、モニタ４に出画される黒画像と内視鏡画像とを切り換えているようにしてもよい。
　まず、同期検出回路３２からの検出信号をＣＤＳ＆Ａ／Ｄ回路２０に入力する場合について説明する。
　同期検出回路３２からの検出信号をＣＤＳ＆Ａ／Ｄ回路２０に入力する場合、ＣＤＳ＆Ａ／Ｄ回路２０は、検出信号として”Ｌ”の＼ｕｎｌｏｃｋ信号が入力されている期間では、ダミーデータ（オール０）を映像処理回路２２に出力する。そして、ＣＤＳ＆Ａ／Ｄ回路２０は、検出信号として”Ｈ”のｌｏｃｋ信号が入力されている期間では、撮像信号を映像処理回路２２に出力する。そして、映像処理回路２２は、ダミーデータが入力されている場合、所定の画像（例えば、黒画像等の固定パターン）をモニタ４に出力し、撮像信号が入力されている場合、内視鏡画像をモニタ４に出力する。
　次に、同期検出回路３２からの検出信号を映像処理回路２２に入力する場合について説明する。
　同期検出回路３２からの検出信号を映像処理回路２２に入力する場合、映像処理回路２２は、検出信号として”Ｌ”の＼ｕｎｌｏｃｋ信号が入力されている期間では、ＣＤＳ＆Ａ／Ｄ回路２０から撮像信号の処理を行わず、所定の映像（例えば、黒画像等の固定パターン）をモニタ４に出力する。そして、映像処理回路２２は、検出信号として”Ｈ”のｌｏｃｋ信号が入力されている期間では、ＣＤＳ＆Ａ／Ｄ回路２０から撮像信号に映像処理を施し、内視鏡画像をモニタ４に出力する。
　以上のように、同期検出回路３２からの検出信号をＣＤＳ＆Ａ／Ｄ回路２０または映像処理回路２２に入力し、上述した処理を行うことで、マルチプレクサ２１を設ける必要がなくなり、プロセッサ３の回路規模を小さくすることができる。
（変形例）
　次に、第１の実施の形態の変形例について説明する。
　図３は、第１の実施の形態の変形例に係る内視鏡システムの構成を示す図である。なお、図３において、図１と同様の構成については、同一の符号を付して説明を省略する。
　図３に示すように、内視鏡システム１ａは、内視鏡検査を行うための内視鏡２ａと、この内視鏡２ａが着脱自在に接続され、内視鏡２ａに搭載された撮像素子に対する信号処理を行うプロセッサ３ａと、このプロセッサ３ａから出力される映像信号が入力されることにより撮像素子で撮像された画像を内視鏡画像として表示するモニタ４とを有する。
　内視鏡２ａは、複数のＣＣＤを搭載した内視鏡であり、本変形例では図示を省略しているが、２つのＣＣＤ１５ａ及び１５ｂを搭載している。
　プロセッサ３ａは、内視鏡２ａの２つのＣＣＤ１５ａ及び１５ｂのいずれを駆動させるかを切り換える操作を行うためのフロントパネル４０が設けられている。操作者がフロントパネル４０を操作してＣＣＤ１５ａ及び１５ｂの切り換え操作を行うと、切り換え信号が図示しない信号を介して内視鏡２ａに送信される。これにより、内視鏡２ａは、例えば、１眼目のＣＣＤ１５ａから２眼目のＣＣＤ１５ｂへの切り換えが行われる。
　また、プロセッサ３ａは、図１のマルチプレクサ２１及びＦＰＧＡ３１に代わり、それぞれマルチプレクサ４１及びＦＰＧＡ４２を用いて構成されている。そして、フロントパネル４０からの切り換え信号は、ＦＰＧＡ４２に入力される。
　ＦＰＧＡ４２は、フロントパネル４０から切り換え信号が入力されると、”Ｌ”の切換制御信号をマルチプレクサ４１に出力する。そして、ＦＰＧＡ４２は、内視鏡２ａでのＣＣＤ１５ａ及び１５ｂの切り換え動作を監視し、ＣＣＤ１５ａ及び１５ｂの切り換え動作が完了すると、”Ｈ”の切換制御信号をマルチプレクサ４１に出力する。すなわち、ＦＰＧＡ４２は、内視鏡２ａでＣＣＤ１５ａ及び１５ｂの切り換えが行われ、内視鏡画像の観察ができない期間では、”Ｌ”の切換制御信号をマルチプレクサ４１に出力する。そして、ＰＧＡ４２は、内視鏡２ａでＣＣＤ１５ａ及び１５ｂの切り換えが完了し、内視鏡画像の観察ができる期間では、”Ｈ”の切換制御信号をマルチプレクサ４１に出力する。
　マルチプレクサ４１は、同期検出回路３２から”Ｈ”のｌｏｃｋ信号が入力され、かつ、ＦＰＧＡ４２から”Ｈ”の切換制御信号が入力された場合、ＣＤＳ＆Ａ／Ｄ回路２０の出力を選択して映像処理回路２２に出力する。一方、マルチプレクサ４１は、同期検出回路３２から”Ｌ”の＼ｕｎｌｏｃｋ信号が入力された、あるいは、ＦＰＧＡ４２から”Ｌ”の切換制御信号が入力された場合、ダミーデータ（オール０）を選択して映像処理回路２２に出力する。すなわち、ＦＰＧＡ４２は、同期検出回路３２の出力とＦＰＧＡ４２の出力のいずれか一方が”Ｌ”の場合、ダミーデータ（オール０）を選択する。
　映像処理回路２２は、上述した実施の形態と同様に、ＣＤＳ＆Ａ／Ｄ回路２０からの映像信号が入力された場合、内視鏡画像をモニタ４に出力し、ダミーデータが入力された場合、所定の映像（例えば、黒画像等の固定パターン）をモニタ４に出力する。その他の構成は上述した実施の形態と同様である。
　従来では、このような２眼切り換えを行える内視鏡２ａでＣＣＤ１５ａ及び１５ｂの切り換えを行う場合、映像処理回路２２は、切り換えを行っている最中もＣＤＳ＆Ａ／Ｄ回路２０からの撮像信号に対して信号処理を行い、内視鏡画像の観察に適さない画像をモニタ４に表示していた。また、それを防止するために、切り換え直前に撮像された内視鏡画像（フリーズ画像）をモニタ４に表示することもできる。しかしながら、この場合、フリーズ時間はシステムで一定、あるいは、ユーザが設定できるようになっている。そのため、フリーズ時間が短い場合、内視鏡画像の観察に適さない画像がモニタ４に表示され、フリーズ時間が長い場合、ＣＣＤ１５ａ及び１５ｂの切り換えが完了して内視鏡画像の観察ができる状態でもフリーズ画像がモニタ４に表示され続けてしまう。
　これに対して、本変形例の内視鏡システム１ａは、ＦＰＧＡ４２においてフロントパネル４０でのＣＣＤ１５ａ及び１５ｂの切り換え操作を検知すると、ＣＣＤ１５ａ及び１５ｂの切り換えが完了するまで、マルチプレクサ４１に”Ｌ”の切換制御信号を出力する。そして、マルチプレクサ４１は、切換制御信号が”Ｌ”の期間ではダミーデータを映像処理回路２２に出力し、映像処理回路２２に所定の映像（例えば、黒画像等の固定パターン）を出力させるように制御する。
　この結果、内視鏡システム１ａは、ＣＣＤ１５ａ及び１５ｂの切り換えを行っている内視鏡画像の出画に適さない期間では、内視鏡画像の出画を停止できるとともに、最適のタイミング、すなわち、内視鏡画像の観察ができるようになると直ちに、内視鏡画像をモニタ４に表示することができる。
（第２の実施の形態）
　次に、第２の実施の形態について説明する。
　図４は、第２の実施の形態に係る内視鏡システムの構成を示す図である。なお、図４において、図１と同様の構成については、同一の符号を付して説明を省略する。
　図４の内視鏡システム１ｂは、図１の内視鏡システム１のプロセッサ３に代わり、プロセッサ３ｂを用いて構成されている。プロセッサ３ｂは、図１のプロセッサ３に対して、遅延回路５１が追加され構成されている。
　遅延回路５１は、同期検出回路３２とマルチプレクサ２１との間に設けられており、同期検出回路３２からの検出信号（ｌｏｃｋ信号または＼ｕｎｌｏｃｋ信号）が入力される。遅延回路５１は、同期検出回路３２からの検出信号を所定時間遅延させ、遅延検出信号（遅延ｌｏｃｋ信号または遅延＼ｕｎｌｏｃｋ信号）をマルチプレクサ２１に出力する。
　マルチプレクサ２１は、遅延回路５１からの遅延検出信号に基づき、ＣＤＳ＆Ａ／Ｄ回路２０の出力またはダミーデータ（ダミー信号）の出力を選択し、映像処理回路２２に出力する。具体的には、マルチプレクサ２１は、遅延検出信号として遅延ｌｏｃｋ信号が入力された場合、ＣＤＳ＆Ａ／Ｄ回路２０の出力を選択して映像処理回路２２に出力し、遅延検出信号として遅延＼ｕｎｌｏｃｋ信号が入力された場合、ダミーデータを選択して映像処理回路２２に出力する。
　次に、このように構成された内視鏡システム１ｂの動作について説明する。
　図５は、第２の実施の形態の内視鏡システム１ｂの動作について説明するためのタイミングチャートである。
　同期検出回路３２は、撮像信号の位相と基準クロック信号（可変クロックＶ＿ＣＬＫ）の位相との同期が取れていない不安定期間（ｕｎｌｏｃｋ）では、検出信号として”Ｌ”の＼ｕｎｌｏｃｋ信号を出力する。そして、時間Ｔ１において撮像信号の位相と基準クロック信号の位相との同期が取れた安定期間（ｌｏｃｋ）となると、同期検出回路３２は、検出信号として”Ｈ”のｌｏｃｋ信号を出力する。
　同期検出回路３２からの検出信号は、遅延回路５１に供給され、所定時間Ｔ２遅延される。そして、遅延回路５１により所定時間Ｔ２遅延された遅延検出信号（遅延ｌｏｃｋ信号または遅延＼ｕｎｌｏｃｋ信号）は、マルチプレクサ２１に供給される。これにより、時間Ｔ１＋Ｔ２において、”Ｌ”の遅延＼ｕｎｌｏｃｋ信号から”Ｈ”の遅延ｌｏｃｋ信号に切り替わる。
　マルチプレクサ２１は、”Ｌ”の遅延＼ｕｎｌｏｃｋ信号が入力されている場合、ダミーデータを選択し、”Ｈ”の遅延ｌｏｃｋ信号が入力されている場合、ＣＤＳ＆Ａ／Ｄ回路２０からの撮像信号を選択して映像処理回路２２に出力する。これにより、時間Ｔ１＋Ｔ２までは、黒画像等の固定パターンが映像処理回路２２からモニタ４に出力され、時間Ｔ１＋Ｔ２以降は、撮像信号を映像処理して得られた内視鏡画像が映像処理回路２２からモニタ４に出力される。
　第１の実施の形態の内視鏡システム１は、ＰＬＬ回路２７が位相同期、或いは周波数引込状態（ｌｏｃｋ）になった直後に、固定パターンから内視鏡画像を出力するように切り替えている。この場合、位相同期、或いは周波数引込状態（ｌｏｃｋ）から１画面分の画像が取得できない間に、位相同期、或いは周波数引込状態（ｌｏｃｋ）から位相同期に失敗した引込していない状態（＼ｕｎｌｏｃｋ）に戻った際に、一部の画像が欠落した内視鏡画像がモニタ４に表示される可能性がある。
　これに対して、本実施の形態の内視鏡システム１ｂは、同期検出回路３２からの検出信号（ｌｏｃｋ信号または＼ｕｎｌｏｃｋ信号）を遅延回路５１で所定時間Ｔ２遅延させてマルチプレクサ２１に入力するようにしている。これにより、内視鏡システム１ｂは、位相同期、或いは周波数引込状態（ｌｏｃｋ）をより安定化させた状態で内視鏡画像を出力させることができる。
　本発明は、上述した実施の形態及び変形例に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。
　本出願は、２０１１年１２月１５日に日本国に出願された特願２０１１－２７４９４８号公報を優先権主張の基礎として出願するものであり、上記の開示内容は、本願明細書、請求の範囲、図面に引用されたものとする。

Claims (4)

  1. 　被検体を撮像して撮像信号を生成する撮像素子が設けられた内視鏡と、前記内視鏡から入力される前記撮像信号を信号処理する信号処理回路が設けられたプロセッサとを具備する内視鏡システムであって、
    　前記プロセッサは、
    　前記撮像信号をサンプリングするためのサンプリングパルスの基準となる基準クロック信号を発生するクロック発生部と、
    　前記内視鏡から入力される前記撮像信号の位相と、前記基準クロック信号の位相とを同期させる同期部と、
    　前記同期部により前記撮像信号の位相と前記基準クロック信号の位相とが同期しているか否かを検出する同期検出部と、
    　前記同期検出部の検出結果に基づいて、前記撮像信号の位相と前記基準クロック信号の位相とが同期していないことが検出された場合、所定の映像を出力するように前記信号処理回路を制御する制御部と、
    を備えたことを特徴とする内視鏡システム。
  2. 　前記制御部は、前記同期検出部の検出結果に基づいて、前記撮像信号の入力／非入力を切り換える切り換え部であることを特徴とする請求項１に記載の内視鏡システム。
  3. 　前記切り換え部は、前記同期検出部の検出結果に基づいて、前記撮像信号の位相と前記基準クロック信号の位相とが同期していないことが検出された場合、ダミー信号を前記信号処理回路に出力し、前記撮像信号の位相と前記基準クロック信号の位相とが同期していることが検出された場合、前記撮像信号を前記信号処理回路に出力することを特徴とする請求項２に記載の内視鏡システム。
  4. 　前記同期検出部から出力され、前記撮像信号の位相と前記基準クロック信号の位相とが同期していることを示す検出信号を、所定時間だけ遅延させて前記制御部へ出力する遅延回路をさらに具備することを特徴とする請求項１に記載の内視鏡システム。
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