WO2013073601A1 - 薄膜トランジスタ及び薄膜トランジスタの製造方法 - Google Patents

薄膜トランジスタ及び薄膜トランジスタの製造方法 Download PDF

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WO2013073601A1
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oxide
precursor
film transistor
layer
zinc
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下田　達也
毅明 宮迫
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独立行政法人科学技術振興機構
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    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Definitions

  • the present invention relates to a thin film transistor and a method for manufacturing the thin film transistor.
  • a ferroelectric material for example, BLT (Bi 4-X La X Ti 3 O 12 ), PZT (Pb (Zr X , Ti 1 )
  • BLT Bi 4-X La X Ti 3 O 12
  • PZT Pb (Zr X , Ti 1 )
  • a thin film transistor employing -X ) O 3 )) is disclosed.
  • an oxide conductive material for example, indium tin oxide (ITO), zinc oxide (ZnO), or LSCO (La X Sr 1-X CuO 4 ) is used as the channel layer.
  • a laminated film of Ti and Pt is formed by electron beam evaporation as a gate electrode.
  • a gate insulating layer made of the above-described BLT or PZT is formed by a sol-gel method.
  • a channel layer made of ITO is formed on the gate insulating layer by RF sputtering.
  • Ti and Pt are formed on the channel layer by an electron beam evaporation method, thereby forming a source electrode and a drain electrode.
  • the element region is separated from other element regions by the RIE method and the wet etching method (mixed solution of HF and HCl) (Patent Document 1).
  • a conventional thin film transistor in which a gate insulating layer or a channel is formed of a complex oxide.
  • selection of a material that realizes high characteristics as a thin film transistor and an appropriate manufacturing method therefor has not been possible.
  • Halfway. In addition to improving the performance of each of the gate insulating film and / or the channel, improving the overall performance when the gate insulating films and / or the channels are stacked is one of the technical problems to be solved for improving the performance of the thin film transistor.
  • a thin film transistor in which a gate electrode, a source electrode, or a drain electrode is also formed of an oxide in addition to a gate insulating layer and a channel has much room for further research and development before its realization.
  • the present invention solves at least one of the above-described problems, thereby improving the performance of a thin film transistor in which an oxide is applied to at least a channel and a gate insulating layer, or simplification and energy saving of a manufacturing process of such a thin film transistor. Is realized. As a result, the present invention greatly contributes to the provision of a thin film transistor excellent in industrial property or mass productivity.
  • the inventors of the present application have conducted extensive research and analysis on selection and combination of oxides that can appropriately function as a gate insulating film or a channel from among many oxides.
  • the oxide performance of the gate insulating layer is high, compatibility with the oxide serving as the channel (for example, the degree of atomic interdiffusion at the interface between each layer and the interface defect density resulting therefrom) If the difference is poor, the high performance as the gate insulating layer may not be utilized at all when they are stacked, or the gate insulating layer or channel may hardly function.
  • the inventors of the present application have made the gate insulating layer a special laminated structure formed by a combination of a specific oxide layer, and the performance of the gate insulating layer is improved.
  • a high-performance thin film transistor in which those oxides are applied to the channel and gate insulating layer can be realized.
  • the inventors of the present application have found that these oxides can be produced by a process that can be greatly simplified or energy-saving as compared with the prior art and can be easily increased in area. This knowledge has further increased the usefulness when an oxide that can be used as a gate electrode and / or a source electrode or a drain electrode in a thin film transistor is found.
  • the present invention has been created based on the above viewpoints.
  • One thin film transistor of the present invention includes an oxide made of bismuth (Bi) and niobium (Nb) or bismuth (Bi), zinc (Zn), and niobium in contact with the gate electrode between the gate electrode and the channel.
  • a layer of a first oxide (which may include inevitable impurities) that is an oxide composed of (Nb), an oxide composed of lanthanum (La) and tantalum (Ta) in contact with the channel, and lanthanum (La) Lamination of an oxide composed of zirconium (Zr) and a layer of one second oxide (which may contain inevitable impurities) selected from the group consisting of an oxide composed of strontium (Sr) and tantalum (Ta) It has an oxide.
  • the above-described channel in the thin film transistor is a channel oxide (which may include inevitable impurities).
  • This thin film transistor includes a stacked oxide of a first oxide in contact with the gate electrode and a second oxide in contact with the channel between the gate electrode and the channel.
  • the first oxide has a relatively high dielectric constant, but has a large leakage current value and low surface flatness.
  • the second oxide has a relatively low dielectric constant, but has a very small leakage current value and excellent surface flatness.
  • the stacked oxide has appropriate characteristics by arranging the first oxide on the gate side and the second oxide on the channel side.
  • a high-capacity gate insulator called a first oxide can contribute to a sharp rise in drain current with respect to gate voltage and an increase in on-state current in transistor characteristics. Further, the presence of the second oxide can contribute to low leakage current and surface smoothness, thereby enabling reduction of drain off-current and increase of field effect mobility with respect to gate voltage. Therefore, according to this thin film transistor, a high performance thin film transistor in which the gate insulating layer and the channel are both formed of an oxide is realized.
  • the gate electrode further includes an oxide made of lanthanum (La) and nickel (Ni), an oxide made of antimony (Sb) and tin (Sn), and indium (In). It is a preferable embodiment that the oxide is one kind of gate electrode oxide (which may contain inevitable impurities) selected from the group of oxides composed of tin (Sn).
  • the gate electrode, the gate insulating layer, and the channel are all formed of an oxide is realized.
  • the thin film transistor further includes a source electrode and a drain electrode, and the source electrode and the drain electrode include an oxide (including inevitable impurities) made of indium (In) and tin (Sn). Or an oxide composed of lanthanum (La) and nickel (Ni) (which may contain inevitable impurities) is a preferred embodiment.
  • an oxide composed of lanthanum (La) and nickel (Ni) which may contain inevitable impurities
  • the following steps (1) and (2) are referred to as a gate electrode layer forming step (hereinafter also referred to as “gate electrode layer forming step”) and a channel.
  • a channel forming step for forming an oxide (which may include inevitable impurities) hereinafter also referred to as a “channel forming step”.
  • the bismuth (Bi) and its niobium (Nb) or its bismuth (Bi) are heated by heating the first precursor solution, which is a precursor solution containing a precursor containing Nb) in an oxygen-containing atmosphere.
  • Lanthanum (La) A precursor solution containing a precursor containing tantalum (Ta) as a solute, a precursor solution containing a lanthanum (La) precursor and a precursor containing zirconium (Zr) as a solute, strontium ( By heating a second precursor solution selected from the group of precursor solutions having a precursor containing Sr) and a precursor containing tantalum (Ta) as a solute in an oxygen-containing atmosphere, the lanthanum is obtained.
  • the first oxide and the second oxide can be obtained by a relatively simple process that does not use a photolithography method (for example, an inkjet method, a screen printing method, an intaglio / letter printing method, or a nanoimprint method). Can be formed. In addition, it is easy to increase the area. Therefore, according to the method for manufacturing a thin film transistor, a method for manufacturing a thin film transistor excellent in industrial property or mass productivity can be provided.
  • a photolithography method for example, an inkjet method, a screen printing method, an intaglio / letter printing method, or a nanoimprint method.
  • the gate electrode layer forming step further includes a precursor solution containing a precursor containing lanthanum (La) and a precursor containing nickel (Ni) as a solute, antimony (Sb ) And a precursor solution containing a precursor containing tin (Sn) as a solute, or a precursor solution containing a precursor containing indium (In) and a precursor containing tin (Sn) as a solute
  • a precursor solution containing a precursor containing indium (In) and a precursor containing tin (Sn) By heating the precursor solution in an oxygen-containing atmosphere, an oxide composed of the lanthanum (La) and the nickel (Ni), an oxide composed of the antimony (Sb) and the tin (Sn), or It is a step of forming an oxide for a gate electrode (which may include inevitable impurities) that is an oxide composed of indium (In) and tin (Sn).
  • Masui is one aspect.
  • the first precursor layer or the second precursor starting from the first precursor solution.
  • the second precursor layer using the solution as a starting material is embossed in a state of being heated at 80 ° C. or higher and 300 ° C. or lower in an oxygen-containing atmosphere.
  • the method further includes a stamping step of forming a stamping structure on the first precursor layer or the second precursor layer.
  • the channel precursor layer using the channel precursor solution as a starting material is formed in an oxygen-containing atmosphere before the channel oxide is formed. It is another preferable that it further includes a stamping step of forming a stamping structure on the channel precursor layer by performing a stamping process in a state heated at 80 ° C. or more and 300 ° C. or less. It is one mode. Thereby, a process using a relatively long time and / or expensive equipment such as a vacuum process, a process using a photolithography method, or an ultraviolet irradiation process becomes unnecessary. Further, since the gate electrode oxide is formed by heat treatment at a relatively low temperature without requiring the above-described process, the industrial property and the mass productivity are excellent.
  • the gate electrode precursor layer starting from the gate electrode precursor solution is formed before the gate electrode oxide is formed.
  • a stamping step of forming a stamping structure on the gate electrode precursor layer by performing a stamping process in a state of being heated at 80 ° C. or more and 300 ° C. or less in an oxygen-containing atmosphere is another preferred embodiment.
  • a process using a relatively long time and / or expensive equipment such as a vacuum process, a process using a photolithography method, or an ultraviolet irradiation process becomes unnecessary.
  • the gate electrode oxide is formed by heat treatment at a relatively low temperature without requiring the above-described process, the industrial property and the mass productivity are excellent.
  • the source / drain electrode precursor layer made of the source / drain electrode precursor solution is oxidized into the source electrode oxidation.
  • the source / drain electrode precursor layer is subjected to embossing in an oxygen-containing atmosphere and heated at 80 ° C. or higher and 300 ° C. or lower before forming the oxide for the product or the drain electrode.
  • a process using a relatively long time and / or expensive equipment such as a vacuum process, a process using a photolithography method, or an ultraviolet irradiation process becomes unnecessary.
  • the oxide for the source electrode and the oxide for the drain electrode are formed by heat treatment at a relatively low temperature without requiring the above-described process, the industrial property and the mass productivity are excellent.
  • a high performance thin film transistor in which the gate insulating layer and the channel are both formed of an oxide is realized.
  • the first oxide and the second oxide are formed by a relatively simple process, a method for manufacturing a thin film transistor excellent in industrial property or mass productivity is provided. can do.
  • 6 is a graph showing Vg-Id characteristics of a thin film transistor according to second to fourth embodiments of the present invention. It is a graph which shows the tan-delta value with respect to frequency (Hz) of the 1st oxide layer in the 1st thru
  • XRD X-ray diffraction
  • a thin film transistor 100 according to an embodiment of the present invention and a manufacturing method thereof will be described in detail with reference to the accompanying drawings.
  • common parts are denoted by common reference symbols throughout the drawings unless otherwise specified.
  • elements of the present embodiment are not necessarily described with each other kept to scale. Further, some symbols may be omitted to make each drawing easier to see.
  • First Embodiment> 1A to 1M are schematic cross-sectional views showing one process of the method of manufacturing the thin film transistor 100 in the present embodiment, respectively.
  • the drawing number after FIG. the thin film transistor of the present embodiment employs a so-called bottom gate structure, but the present embodiment is not limited to this structure. Therefore, a person skilled in the art can form a top gate structure by changing the order of the steps by referring to the description of the present embodiment with ordinary technical common sense.
  • the display of the temperature in this application represents the preset temperature of the heater. Further, in order to simplify the drawing, description of patterning of the extraction electrode from each electrode is omitted.
  • a known spin coating is performed on a high heat-resistant glass substrate (specifically, Corning (registered trademark) 1737) 10 as a base material.
  • a precursor solution containing a precursor containing lanthanum (La) and a precursor containing nickel (Ni) as a solute referred to as a gate electrode precursor solution.
  • a gate electrode precursor solution As a starting material is formed. Then, it heats to 250 degreeC for about 5 minutes as preliminary baking.
  • This pre-baking is performed in an oxygen atmosphere or in the air (hereinafter also collectively referred to as “oxygen-containing atmosphere”). Thereafter, as the main baking, the gate electrode precursor layer 20a is placed in an oxygen atmosphere (for example, 100% by volume, but is not limited thereto. The same applies to the following “oxygen atmosphere”) for about 20 minutes, 550.
  • oxygen atmosphere for example, 100% by volume, but is not limited thereto. The same applies to the following “oxygen atmosphere” for about 20 minutes, 550.
  • the gate electrode oxide layer 20 made of lanthanum (La) and nickel (Ni) may be included on the high heat-resistant glass 10 (however, inevitable impurities may be included. The same).
  • high heat-resistant glass is adopted as the above-mentioned base material, but the base material of this embodiment is not limited to high heat-resistant glass.
  • an insulating substrate other than high heat resistant glass for example, a SiO 2 / Si substrate, an alumina (Al 2 O 3 ) substrate, an STO (SrTiO) substrate, an STO (SrTiO) substrate on the surface of the Si substrate via an SiO 2 layer and a Ti layer
  • Various base materials including an insulating substrate on which a (SrTiO) layer is formed, etc.) and a semiconductor substrate eg, Si substrate, SiC substrate, Ge substrate, etc.
  • An example of a precursor containing lanthanum (La) for the gate electrode oxide layer 20 in this embodiment is lanthanum acetate.
  • lanthanum nitrate, lanthanum chloride, or various lanthanum alkoxides for example, lanthanum isopropoxide, lanthanum butoxide, lanthanum ethoxide, lanthanum methoxyethoxide
  • nickel alkoxides for example, nickel isopropoxide, nickel butoxide, nickel ethoxide, nickel methoxyethoxide
  • the gate electrode oxide layer 20 made of lanthanum (La) and nickel (Ni) is employed, but the gate electrode oxide layer 20 is not limited to this composition.
  • an oxide layer for a gate electrode made of antimony (Sb) and tin (Sn) may be employed.
  • examples of the precursor containing antimony (Sb) include antimony acetate, antimony nitrate, antimony chloride, or various antimony alkoxides (for example, antimony isopropoxide, antimony butoxide, antimony ethoxide, antimony methoxyethoxide). Can be employed.
  • Examples of the precursor containing tin (Sn) include tin acetate, tin nitrate, tin chloride, or various tin alkoxides (eg, tin isopropoxide, tin butoxide, tin ethoxide, tin methoxyethoxide).
  • tin alkoxides eg, tin isopropoxide, tin butoxide, tin ethoxide, tin methoxyethoxide.
  • an oxide composed of indium (In) and tin (Sn) can also be employed.
  • examples of the precursor containing indium (In) include indium acetate, indium nitrate, indium chloride, or various indium alkoxides (for example, indium isopropoxide, indium butoxide, indium ethoxide, indium methoxyethoxide). Can be employed.
  • the example of the precursor containing tin (Sn) is the same as the above-mentioned example.
  • a precursor containing bismuth (Bi) and niobium (Nb) are contained on the gate electrode oxide layer 20 by a known spin coating method.
  • a first precursor layer 32a is formed starting from a precursor solution having a precursor as a solute (referred to as a first precursor solution, hereinafter the same as the first precursor solution). Then, it heats to 250 degreeC for about 5 minutes as preliminary baking.
  • a sufficient thickness for example, about 180 nm
  • the first precursor layer 32a is heated to 550 ° C. for about 20 minutes in an oxygen atmosphere, thereby forming bismuth (on the gate electrode oxide layer 20 as shown in FIG. 1D).
  • a first oxide layer 32 made of Bi) and niobium (Nb) (which may contain unavoidable impurities. The same applies hereinafter) is formed.
  • the first oxide layer 32 made of bismuth (Bi) and niobium (Nb) is also called a BNO layer.
  • an example of a precursor containing bismuth (Bi) for the first oxide layer 32 in the present embodiment is bismuth octylate.
  • bismuth chloride, bismuth nitrate, or various bismuth alkoxides for example, bismuth isopropoxide, bismuth butoxide, bismuth ethoxide, bismuth methoxyethoxide
  • Nb niobium octylate.
  • niobium chloride, niobium nitrate, or various niobium alkoxides may be employed.
  • niobium isopropoxide, niobium butoxide, niobium ethoxide, niobium methoxyethoxide may be employed.
  • a precursor solution having a lanthanum (La) -containing precursor and a tantalum (Ta) -containing precursor solution as a solute on the first oxide layer 32 by a known spin coating method As shown in FIG. 1E, a precursor solution having a lanthanum (La) -containing precursor and a tantalum (Ta) -containing precursor solution as a solute on the first oxide layer 32 by a known spin coating method.
  • the second precursor solution 34. is used as a starting material. Then, it heats to 250 degreeC for about 5 minutes as preliminary baking. In the present embodiment, in order to finally obtain a sufficient thickness (for example, about 20 nm) of the second oxide layer 34, the formation of the second precursor layer 34a by the above-described spin coating method and preliminary baking are performed once. did. Thereafter, as the main firing, the second precursor layer 34a is heated to 550 ° C.
  • lanthanum (La) on the first oxide layer 32 as shown in FIG. 1F.
  • tantalum (Ta) a second oxide layer 34 (which may contain unavoidable impurities. The same applies hereinafter) is formed.
  • the second oxide layer 34 made of lanthanum (La) and tantalum (Ta) is also called an LTO layer.
  • the above-described stacked oxide of the first oxide layer 32 and the second oxide layer 34 is used as the gate insulating layer 30.
  • the atomic composition ratio of bismuth (Bi) and niobium (Nb) in the first oxide layer 32 of this embodiment was 1 when bismuth (Bi) was 1.
  • the atomic composition ratio of lanthanum (La) and tantalum (Ta) in the second oxide layer 34 of the present embodiment was 1.5 when lanthanum (La) was set to 1. .
  • the thickness of the first oxide layer 32 was about 160 nm
  • the thickness of the second oxide layer 34 was about 20 nm.
  • the atomic composition ratio between bismuth (Bi) and niobium (Nb) in the first oxide layer 32 when bismuth (Bi) is 1, niobium (Nb) is 0.33 or more and 3 or less.
  • at least part of the effects of the present embodiment can be achieved with high accuracy.
  • the atomic composition ratio of lanthanum (La) and tantalum (Ta) in the second oxide layer 34 when lanthanum (La) is 1, tantalum (Ta) is 0.11 or more and 9 or less. The effect of this embodiment can be achieved with high accuracy at least in part.
  • an example of a precursor containing lanthanum (La) for the second oxide layer 34 in the present embodiment is lanthanum acetate.
  • lanthanum nitrate, lanthanum chloride, or various lanthanum alkoxides for example, lanthanum isopropoxide, lanthanum butoxide, lanthanum ethoxide, lanthanum methoxyethoxide
  • An example of a precursor containing tantalum (Ta) for the second oxide layer 34 in the present embodiment is tantalum butoxide.
  • tantalum nitrate, tantalum chloride, or various other tantalum alkoxides eg, tantalum isopropoxide, tantalum butoxide, tantalum ethoxide, tantalum methoxide
  • tantalum alkoxides eg, tantalum isopropoxide, tantalum butoxide, tantalum ethoxide, tantalum methoxide
  • the second oxide layer 34 made of lanthanum (La) and tantalum (Ta) is employed, but the second oxide layer 34 is not limited to this composition.
  • a second oxide layer made of lanthanum (La) and zirconium (Zr) (however, inevitable impurities may be included.
  • Zr zirconium
  • an LZO layer can be employed.
  • an example of a precursor containing lanthanum (La) is lanthanum acetate.
  • lanthanum nitrate, lanthanum chloride, or various lanthanum alkoxides for example, lanthanum isopropoxide, lanthanum butoxide, lanthanum ethoxide, lanthanum methoxyethoxide
  • lanthanum alkoxides for example, lanthanum isopropoxide, lanthanum butoxide, lanthanum ethoxide, lanthanum methoxyethoxide
  • Zr zirconium butoxide.
  • zirconium nitrate, zirconium chloride, or other various zirconium alkoxides eg, zirconium isopropoxide, zirconium butoxide, zirconium ethoxide, zirconium methoxyethoxide
  • zirconium alkoxides eg, zirconium isopropoxide, zirconium butoxide, zirconium ethoxide, zirconium
  • a second oxide layer made of strontium (Sr) and tantalum (Ta) (however, it may contain unavoidable impurities; hereinafter the same; also referred to as an STO layer) can be employed.
  • an example of a precursor containing strontium (Sr) is strontium acetate.
  • strontium nitrate, strontium chloride, or various strontium alkoxides for example, strontium isopropoxide, strontium butoxide, strontium ethoxide, strontium methoxyethoxide
  • An example of the precursor containing tantalum (Ta) is the same as the above example.
  • a channel precursor layer 40a is formed starting from the channel precursor solution (hereinafter, the same as the channel precursor solution). Thereafter, the channel precursor layer 40a is heated to 250 ° C. for about 5 minutes as pre-baking. After that, as the main baking, the channel precursor layer 40a is heated to 350 ° C. or higher and 550 ° C. or lower in an oxygen atmosphere for about 15 minutes, and as shown in FIG.
  • a channel oxide layer 40 made of indium (In) and zinc (Zn) (which may contain unavoidable impurities; the same applies hereinafter) is formed.
  • the channel oxide layer 40 made of indium (In) and zinc (Zn) is also called an IZO layer.
  • the atomic composition ratio between indium (In) and zinc (Zn) in the channel oxide layer 40 of this embodiment was 0.5 when zinc (Zn) was 1 when indium (In) was 1. .
  • the thickness of the channel oxide layer 40 was about 20 nm.
  • a thin film transistor in which the atomic composition ratio of zinc (Zn) when the indium (In) is 1 in the channel oxide 40 is 0.25 or more and 1 or less is from the viewpoint of improving the field effect mobility. This is a preferred embodiment.
  • an example of a precursor containing indium (In) for the channel oxide layer 40 in this embodiment is indium acetylacetonate.
  • indium nitrate, indium chloride, or various indium alkoxides for example, indium isopropoxide, indium butoxide, indium ethoxide, indium methoxyethoxide
  • zinc (Zn) for the channel oxide layer 40 in the present embodiment is zinc chloride.
  • zinc nitrate, zinc acetate, or various zinc alkoxides for example, zinc isopropoxide, zinc butoxide, zinc ethoxide, zinc methoxyethoxide
  • the channel oxide layer 40 made of indium (In) and zinc (Zn) is employed, but the channel oxide layer is not limited to this composition.
  • the channel oxide is composed of an oxide composed of gallium (Ga) and zinc (Zn), an oxide composed of aluminum (Al) and zinc (Zn), and composed of zinc (Zn) and tin (Sn).
  • Oxide oxide made of zinc (Zn), indium (In) and tin (Sn), oxide made of indium (In), gallium (Ga) and zinc (Zn), lanthanum (La) and indium ( Indium and zinc (Zn) oxide, hafnium (Hf), indium (In) and zinc (Zn) oxide, scandium (Sc), indium (In) and zinc (Zn) Even if it is one type selected from the group of oxides, at least some of the effects of this embodiment can be achieved.
  • precursors containing gallium (Ga), zinc (Zn), aluminum (Al), indium (In), or tin (Sn) include metal organic acid salts, metal inorganic acid salts, metal halides, Alternatively, various metal alkoxides can be employed.
  • the step of forming the channel oxide layer 40 includes A precursor solution having a precursor containing indium (In) and a precursor containing zinc (Zn) as a solute, A precursor solution having a precursor containing gallium (Ga) and a precursor containing zinc (Zn) as a solute, A precursor solution having a precursor containing aluminum (Al) and a precursor containing zinc (Zn) as a solute, A precursor solution having a precursor containing zinc (Zn) and a precursor containing tin (Sn) as a solute, A precursor solution containing a precursor containing zinc (Zn), a precursor containing indium (In), and a precursor containing tin (Sn) as a solute; A precursor solution containing a precursor containing indium (In), a precursor containing gallium (Ga), and a precursor containing zinc (Zn) as a solute; A precursor solution containing a precursor containing containing lanthanum (La), a precursor containing indium (In),
  • a thin film transistor in which the thickness of each of the above-described channel oxides is greater than or equal to 5 nm and less than or equal to 80 nm is a preferable embodiment from the viewpoint of obtaining high field effect mobility ( ⁇ FE ).
  • a thin film transistor whose thickness is greater than or equal to 20 nm and less than or equal to 40 nm is a more preferable aspect.
  • the thickness range of the channel oxide layer 40 made of indium (In) and zinc (Zn) is 20 nm or more and 80 nm or less, a field effect mobility ( ⁇ ) of 1 (cm 2 / Vs) or more.
  • FE and a thickness of 20 nm or more and 40 nm or less, a field effect mobility ( ⁇ FE ) of 5 (cm 2 / Vs) or more is obtained.
  • Source Electrode and Drain Electrode Further, as shown in FIG. 1J, after a resist film 90 patterned by a known photolithography method is formed on the channel oxide layer 40, the channel oxidation is performed.
  • An ITO (indium tin oxide) layer 50 is formed on the physical layer 40 and the resist film 90 by a known sputtering method.
  • the target material of this embodiment is ITO containing 5 wt% tin oxide (SnO 2 ), and was formed at room temperature. Thereafter, when the resist film 90 is removed, a drain electrode 52 and a source electrode 54 made of an ITO layer are formed on the channel oxide layer 40 as shown in FIG. 1K.
  • the resist film 90 patterned by a known photolithography method is formed on the drain electrode 52, the source electrode 54, and the channel oxide layer 40
  • the resist film 90, a part of the drain electrode 52, and Using the part of the source electrode 54 as a mask the exposed channel oxide layer 40 is removed by a known dry etching method using argon (Ar) plasma.
  • Ar argon
  • the thin film transistor 100 of the present embodiment has the gate electrode, the gate insulating layer, the channel, the source electrode, and the drain electrode all formed of metal oxide.
  • the gate electrode, the gate insulating layer, and the channel are all formed by heating various precursor solutions in an oxygen-containing atmosphere, the gate electrode, the gate insulating layer, and the channel are larger than in the conventional method. The area can be easily increased, and industrial or mass productivity can be remarkably improved.
  • FIG. 2 is a graph showing the Vg-Id characteristics of the thin film transistor 100.
  • Table 1 shows characteristics of the thin film transistor 100 relating to subthreshold characteristics (SS), field-effect mobility ( ⁇ FE ), and capacitance per unit area (C OX ) of the gate insulating layer 30 that is a stacked oxide. ing.
  • the thin film transistor 100 of this embodiment uses the stacked oxide formed from the first oxide layer 32 and the second oxide layer 34 as the gate insulating layer 30.
  • the first oxide layer composed of bismuth (Bi) and niobium (Nb) having a very high dielectric constant (typically ⁇ r value of 60 or more and 250 or less) by many trials and errors by the present inventors. 32 were found.
  • a so-called leak current is large (typically 10 ⁇ 6 A / cm at 1 MV / cm).
  • the combined capacity of the gate insulating layer 30 which is a stacked oxide formed from the first oxide layer 32 and the second oxide layer 34 is 5 ⁇ 10 ⁇ 8 F / cm 2 or more and 1 ⁇ 10 ⁇ 6 F / It is preferable that it is cm 2 or less. Within this range, in the transistor characteristics, the drain current sharply rises with respect to the gate voltage and the on-current increases, and the drain off-current with respect to the gate voltage can be reduced and the field effect mobility can be increased. . From the above viewpoint, the more preferable range of the composite capacity is 1 ⁇ 10 ⁇ 7 F / cm 2 or more and 1 ⁇ 10 ⁇ 6 F / cm 2 or less. Note that, from the viewpoint of improving the transistor characteristics described above, the synthesized dielectric constant of the stacked oxide formed from the first oxide layer 32 and the second oxide layer 34 is preferably 60 or more and 200 or less.
  • FIG. 3 is a cross-sectional TEM (Transmission Electron Microscopy) photograph showing a stacked structure including the first oxide manufactured through the same process as the manufacturing process of the first oxide 32 of the present embodiment. As shown in FIG. 3, it was confirmed that the first oxide 32 has a region having a crystal structure at least partially. More specifically, an amorphous phase, a microcrystalline phase, and a crystalline phase were confirmed in the first oxide 32.
  • microcrystalline phase refers to a crystalline phase that is not a crystalline phase that has grown uniformly from the upper end to the lower end in the film thickness direction when a layered material is formed. Means. Further, according to research by the inventors thereafter, since the first oxide layer 32 is amorphous including microcrystals, the first oxide layer 32 generally has a high dielectric constant. It is considered that the flatness of the surface of the first oxide layer 32 is low while the value exceeds the allowable range for application to the thin film transistor.
  • FIG. 4 is an AFM (Atomic Force Microscopy) image of the surface of the second oxide produced through the same process as the process for producing the second oxide 34 of the present embodiment.
  • AFM Atomic Force Microscopy
  • the second oxide layer 34 is amorphous. Accordingly, such a second oxide layer 34 contributes to the formation of a good junction interface (interface with little atomic interdiffusion) with the channel oxide layer 40, and as a result, the leakage current is reduced. Conceivable.
  • the gate insulating layer 30 can be formed by heat treatment at a relatively low temperature.
  • This embodiment is the same as the first embodiment except that the atomic composition ratio of lanthanum (La) and tantalum (Ta) in the base material, the gate electrode, and the second oxide layer is different. Therefore, the description which overlaps with 1st Embodiment may be abbreviate
  • FIG. 1M also shows a schematic cross-sectional view showing the structure of the thin film transistor 200 of the present embodiment.
  • the gate electrode of the thin film transistor 200 of this embodiment is formed by a platinum (Pt) layer 220.
  • the platinum layer 220 is formed on a SiO 2 / Si substrate (that is, a substrate in which a silicon oxide film is formed on a silicon substrate) 210 as a base material by a known sputtering method.
  • a TiO X film (not shown) having a thickness of about 10 nm is formed on SiO 2 in order to improve the adhesion between the platinum (Pt) layer 220 and the SiO 2 / Si substrate as the base material.
  • tantalum (Ta) was 4 when lanthanum (La) was 1.
  • FIG. 1M also shows a schematic cross-sectional view showing the structure of the thin film transistor 300 of the present embodiment.
  • the second oxide layer 334 of the present embodiment is formed of a lanthanum (La) and zirconium (Zr) formed from a precursor solution containing a lanthanum (La) -containing precursor and zirconium (Zr) -containing precursor as a solute. This is a so-called complex oxide.
  • the atomic composition ratio between lanthanum (La) and zirconium (Zr) in the second oxide layer 334 of this embodiment was 7 when zirconium (Zr) was set to 3.
  • the thickness of the first oxide layer 32 was about 160 nm
  • the thickness of the second oxide layer 334 was about 20 nm.
  • FIG. 1M also shows a schematic cross-sectional view showing the structure of the thin film transistor 400 of this embodiment.
  • the second oxide layer 434 of this embodiment is formed from a precursor solution containing a precursor containing strontium (Sr) and a precursor containing tantalum (Ta) as a solute, and strontium (Sr) and tantalum (Ta). This is a so-called complex oxide.
  • the atomic composition ratio of strontium (Sr) and tantalum (Ta) in the second oxide layer 434 of this embodiment was 1 when strontium (Sr) was 1.
  • the thickness of the first oxide layer 32 was about 160 nm
  • the thickness of the second oxide layer 434 was about 20 nm.
  • FIG. 5 is a graph showing Vg-Id characteristics of the thin film transistors 200, 300, and 400.
  • Table 2 shows subthreshold characteristics (SS), field effect mobility ( ⁇ FE ), and capacitance per unit area (C OX ) of the gate insulating layer 30 that is a stacked oxide in the thin film transistors 200, 300, and 400. Shows the characteristics.
  • the leakage current value is typically 10 ⁇ 7 A / cm 2 or less at 1 MV / cm.
  • the leakage current value in the second oxide layer 334 which is an LZO layer is typically 10 ⁇ 8 A / cm 2 or less at 1 MV / cm.
  • the synthesized dielectric constant ⁇ r of the stacked oxide of the first oxide layer 32 and the second oxide layer 234 is about 123. It was.
  • the synthesized relative dielectric constant ⁇ r of the stacked oxide of the first oxide layer 32 and the second oxide layer 334 is about 94. It was.
  • the second oxide layer 434 that is an STO layer is employed, the combined relative dielectric constant ⁇ r of the stacked oxide of the first oxide layer 32 and the second oxide layer 434 is a high value of about 134. This point should be noted.
  • the 1st oxide layer 32 in each above-mentioned embodiment is formed by baking the precursor solution which uses the precursor containing bismuth (Bi) and the precursor containing niobium (Nb) as a solute.
  • the method of forming the first oxide layer 32 and other oxide layers by firing the precursor solution as a starting material is also referred to as “solution method” for convenience.
  • the first oxide layer 32 formed by this solution method is a preferable insulating layer from the viewpoint of low dielectric loss.
  • FIG. 6 is a graph showing a tan ⁇ value indicating the ratio of dielectric loss to frequency (Hz) in the first oxide layer 32 formed by the solution method.
  • Hz dielectric loss to frequency
  • another example 1 which is a modified example of the first oxide layer 32 in the present embodiment, a BNO layer formed by a known sputtering method, and “another example 2”.
  • the result of a composite oxide (BZNO layer) made of bismuth (Bi), zinc (Zn), and niobium (Nb) formed by a solution method is also shown.
  • the precursor solution of the composite oxide in the other Example 2 is bismuth octylate as an example of the precursor containing bismuth (Bi).
  • bismuth chloride, bismuth nitrate, or various bismuth alkoxides may be employed.
  • An example of a precursor containing zinc (Zn) is zinc chloride.
  • zinc nitrate, zinc acetate, or various zinc alkoxides for example, zinc isopropoxide, zinc butoxide, zinc ethoxide, zinc methoxyethoxide
  • zinc acetate adopted as a precursor containing zinc (Zn)
  • diethylaminoethanol, acetylacetone, diethanolamine, or the like can be employed.
  • An example of a precursor containing niobium (Nb) is niobium octylate.
  • niobium chloride, niobium nitrate, or various niobium alkoxides may be employed.
  • niobium isopropoxide, niobium butoxide, niobium ethoxide, niobium methoxyethoxide may be employed.
  • the first oxide layer 32 of this embodiment and the BNO layer formed by sputtering (other example 1) have a smaller tan ⁇ value, that is, a dielectric loss than the other example 2. I understood. Furthermore, even when the composition is the same, the first oxide layer 32 formed by the solution method has been found to have a smaller dielectric loss than the BNO layer by sputtering (other example 1).
  • the first oxide layer 32 formed by the solution method has characteristics that the dielectric constant is high and the dielectric loss is small.
  • it since it is formed in a relatively short time without requiring complicated and expensive equipment such as a vacuum apparatus, it greatly contributes to the provision of a thin film transistor excellent in industrial and mass productivity.
  • the second oxide layers 34, 234, 334, 434, the channel oxide 40, and the gate electrode oxides 20, 220 formed by the solution method require complicated and expensive equipment such as a vacuum apparatus. Therefore, it contributes greatly to the provision of a thin film transistor excellent in industrial and mass productivity. Therefore, the thin film transistor including the first oxide layer 32 formed by using the solution method can realize high performance of the thin film transistor without containing zinc (Zn) in the first oxide layer 32.
  • the BZNO film employed in the above “Other Example 2” is inferior to the first oxide layer 32 (that is, the BNO layer) in terms of dielectric loss, but the leakage current of the thin film transistor using the BZNO film is compared. Therefore, the BZNO film can be replaced with a BNO layer.
  • the present embodiment is mainly the same as the first embodiment except that embossing is performed in the formation process of some layers in the first embodiment. Therefore, the description which overlaps with 1st Embodiment may be abbreviate
  • FIG. 7A to FIG. 7G are cross-sectional schematic views showing one process of the method of manufacturing the thin film transistor 500 in the present embodiment, respectively. Further, in order to simplify the drawing, description of patterning of the extraction electrode from each electrode is omitted.
  • lanthanum (La) is included on a SiO 2 / Si substrate (hereinafter also simply referred to as “substrate”) 210 as a base material by a known spin coating method.
  • a gate electrode precursor layer 520a is formed starting from a precursor solution having a precursor and a precursor containing nickel (Ni) as a solute. Thereafter, as the pre-baking, the gate electrode precursor layer 520a is heated to 150 ° C. in the atmosphere for about 5 minutes. By this preliminary firing, the solvent in the gate electrode precursor layer 520a is sufficiently evaporated, and in order to develop a characteristic that enables future plastic deformation (preferably before thermal decomposition, the organic chain It can be considered that the remaining state).
  • the pre-baking temperature is preferably 80 ° C. or higher and 250 ° C. or lower.
  • a die pressing process is performed at a pressure of 5 MPa using the gate electrode mold M1 while being heated to 200 ° C.
  • a gate electrode precursor layer 520a having a thick layer portion with a layer thickness of about 100 nm to about 300 nm and a thin layer portion with a layer thickness of about 10 nm to about 100 nm is obtained. It is formed.
  • the gate electrode precursor layer 520a is heated within the range of 80 ° C. or more and 300 ° C. or less during the above-described embossing process, thereby forming the gate electrode precursor layer 520a. It was revealed that the main solvent can be sufficiently removed while the plastic deformation ability is increased. Therefore, it is a preferable aspect that the gate electrode precursor layer 520a is heated within the range of 80 ° C. or higher and 300 ° C. or lower during the embossing process.
  • the heating temperature at the time of the embossing process is less than 80 ° C., the plastic deformation ability of each precursor layer is lowered due to the temperature of the precursor layer for gate electrode 520a being lowered.
  • the feasibility of molding at the time of molding the embossed structure, or reliability or stability after molding becomes poor.
  • the heating temperature during the stamping process exceeds 300 ° C.
  • the gate electrode precursor layer 520a is heated within a range of 100 ° C. or higher and 250 ° C. or lower during the embossing process.
  • the entire gate electrode precursor layer 520a is etched to remove the gate electrode precursor layer 520a from the region other than the region corresponding to the gate electrode (gate electrode precursor layer), as shown in FIG. 7B. Etching process for the entire surface of 520a).
  • the etching process of this embodiment was performed using the wet etching technique which does not use a vacuum process, it does not prevent etching using what is called dry etching technique using plasma. It is also possible to adopt a known technique for performing plasma treatment under atmospheric pressure.
  • the gate electrode precursor layer 520a is heated to 580 ° C. for about 15 minutes in an oxygen atmosphere, whereby lanthanum (La) and nickel are formed on the substrate 210 as shown in FIG. 7C.
  • a precursor containing bismuth (Bi) and niobium (Nb) are formed on the substrate 210 and the patterned gate electrode oxide layer 520, as in the first embodiment.
  • a first precursor layer 32a is formed starting from a precursor solution containing a precursor as a solute. After performing preliminary firing in the same manner as in the first embodiment, as the main firing, the first precursor layer 32a was heated to 550 ° C. in an oxygen atmosphere for about 20 minutes.
  • a precursor solution having a precursor containing lanthanum (La) and a precursor containing tantalum (Ta) as a solute is used as a starting material.
  • the two precursor layers 34a are formed.
  • the second precursor layer 34a was heated to 550 ° C. for about 15 minutes in an oxygen atmosphere.
  • a second oxide layer 34 (which may contain unavoidable impurities; the same applies hereinafter) made of lanthanum (La) and tantalum (Ta). It is formed.
  • the above-described stacked oxide of the first oxide layer 32 and the second oxide layer 34 is used as the gate insulating layer 30.
  • the first oxide layer 32 has a thickness of about 180 nm
  • the second oxide layer 34 has a thickness of about 20 nm.
  • a channel precursor layer starting from the body solution is formed.
  • pre-baking and main baking are performed in the same manner as in the first embodiment.
  • a channel oxide layer 40 (which may contain unavoidable impurities; the same applies hereinafter) made of indium (In) and zinc (Zn) is formed on the second oxide layer 34.
  • the thickness of the channel oxide layer 40 of this embodiment was about 20 nm.
  • a die pressing process is performed using a channel-dedicated mold (not shown) in the same manner as the gate electrode patterning.
  • Applying is another aspect that can be adopted.
  • the channel precursor layer starting from the channel precursor solution is embossed in a state of being heated at 80 ° C. to 300 ° C. in an oxygen-containing atmosphere before forming the channel oxide 40.
  • various conditions such as a suitable heating temperature range and pressure similar to the patterning of the gate electrode can be applied to the stamping process for forming the channel.
  • a source electrode and a drain electrode made of an ITO layer are formed by applying a stamping process after adopting a solution method. Specifically, it is as follows.
  • a source / drain electrode precursor solution (hereinafter, referred to as a solute) containing a precursor containing indium (In) and a precursor containing tin (Sn) on the channel oxide layer 40 by a known spin coating method. The same is applied to the source / drain electrode precursor solution.) To form a source / drain electrode precursor layer 550a.
  • indium (In) for the source / drain electrode oxide layer 550 in this embodiment indium acetate, indium nitrate, indium chloride, or various indium alkoxides, for example, indium isopropoxy , Indium butoxide, indium ethoxide, indium methoxyethoxide) may be employed.
  • the precursor containing tin (Sn) for the source / drain electrode oxide layer 550 in the present embodiment include tin acetate, tin nitrate, tin chloride, or various tin alkoxides such as tin isopropoxide. , Tin butoxide, tin ethoxide, tin methoxyethoxide).
  • the source / drain electrode precursor layer 550a is heated to 150 ° C. in the atmosphere for about 5 minutes. Thereafter, in order to perform patterning of the source / drain electrodes, as shown in FIG. 7E, a mold / press process is performed at a pressure of 5 MPa using the source / drain electrode mold M2 while being heated to 200 ° C. As a result, a source / drain electrode precursor layer 550a having a thickness of about 100 nm to about 300 nm is formed on a region (FIG. 7F) that will become a source electrode and a drain electrode in the future.
  • a source / drain electrode precursor layer 550a having a thickness of about 10 nm to about 100 nm is formed on a region where the channel oxide layer 40 is left in the future (FIG. 7F (b)).
  • a source / drain electrode precursor layer 550a having a thickness of about 10 nm to about 100 nm is formed on a region where the channel oxide layer 40 is to be removed in the future (FIG. 7F (c)). Note that at least a part of the effects of the present embodiment can be achieved by performing the stamping process at a pressure of 1 MPa or more and 20 MPa or less using the source / drain electrode mold M2.
  • the source / drain electrode precursor layer 550a is heated to 250 ° C. or more and 400 ° C. or less in the air for about 5 minutes, whereby the source / drain electrode oxide layer 550 is formed.
  • the region (c) is left in the state where the channel oxide layer 40 in the region (b) is left by adjusting the thicknesses of the layers (b) and (c).
  • the channel oxide layer 40 is removed.
  • FIG. 7G the channel region itself is separated, and the source electrode 554 and the drain electrode 552 are formed to be completely separated through the channel region.
  • the thin film transistor 500 of the present embodiment is manufactured by further heating to 500 ° C. for about 15 minutes in a nitrogen atmosphere. By this heat treatment, oxygen in ITO is deficient, and this deficiency becomes a conductive oxygen deficient carrier, so that the conductivity is improved.
  • FIG. 8 is a plane photograph of the thin film transistor 500 manufactured in this embodiment using an optical microscope. As shown in FIG. 8, it is worthy to note that the channel region separation on the submicron order (specifically, about 500 nm) is realized by the embossing process of this embodiment.
  • the resistivity of the source electrode 554 and the drain electrode 552 formed in this embodiment is less than or equal to the order of 10 ⁇ 3 ⁇ cm.
  • etching process of this embodiment was etched by the dry etching by argon (Ar) plasma, it does not prevent performing using the wet etching technique which does not use a vacuum process.
  • the source / drain electrode precursor layer 550a is heated within the range of 80 ° C. or higher and 250 ° C. or lower during the above-described pre-baking, thereby providing the source / drain electrode precursor. It became clear that the plastic deformation capacity of the layer 550a was increased and the main solvent could be removed sufficiently. Therefore, heating the source / drain electrode precursor layer 550a within a range of 80 ° C. to 250 ° C. is a preferred embodiment.
  • the basis for the upper limit and adjustment of the temperature range in the preliminary firing is the same as the ground for the preliminary firing of the gate electrode precursor layer 520a.
  • a more preferable range of the heating temperature of the source / drain electrode precursor layer 550a is 100 ° C. or more and 250 ° C. or less.
  • the “embossing process” is employed in which a stamping structure is formed by embossing a part of the oxide layer.
  • a process that requires a relatively long time and / or expensive equipment such as a vacuum process, a process using a photolithography method, or an ultraviolet irradiation process becomes unnecessary.
  • the source electrode and the drain electrode are also formed by the solution method, all the oxide layers constituting the device such as the gate electrode, the gate insulating film, the channel, the source electrode, and the drain electrode are formed by the solution method. The point formed by is worthy of special mention. Therefore, the thin film transistor 500 of this embodiment is extremely excellent in industrial property or mass productivity.
  • FIG. 9 is a graph showing the Vg-Id characteristics of the thin film transistor 500.
  • Table 3 shows characteristics relating to the subthreshold characteristic (SS) and field-effect mobility ( ⁇ FE ) in the thin film transistor 500.
  • V D in FIG. 9 is a voltage (V) applied between the source electrode and the drain electrode of the thin film transistor 500.
  • the ON / OFF ratio of the thin film transistor 500 is approximately on the order of 10 6 .
  • the thin film transistor 500 is formed by adopting a solution method and embossing while each layer constituting the thin film transistor 500 is an oxide layer, but it has been confirmed that the thin film transistor 500 can function as a transistor. It was.
  • 10A to 10D are cross-sectional schematic views showing one process of the method of manufacturing the thin film transistor 600 in this embodiment. Further, in order to simplify the drawing, description of patterning of the extraction electrode from each electrode is omitted.
  • a gate electrode precursor layer 520a is formed on a SiO 2 / Si substrate 210 as a base material. Thereafter, as the pre-baking, the gate electrode precursor layer 520a is heated to 80 ° C. or higher and 250 ° C. or lower for about 5 minutes. Thereafter, in order to perform patterning of the gate electrode, as shown in FIG. 10A, in the state heated to 80 ° C. or more and 300 ° C. or less, the gate electrode mold M1 is used to perform embossing at a pressure of 1 MPa or more and 20 MPa or less. Apply.
  • a gate electrode precursor layer 520a having a thick layer portion with a layer thickness of about 100 to about 300 nm and a thin layer portion with a layer thickness of about 10 nm to about 100 nm is obtained. It is formed.
  • the entire surface of the gate electrode precursor layer 520a is etched to remove the gate electrode precursor layer 520a from a region other than the region corresponding to the gate electrode (etching step for the entire surface of the gate electrode precursor layer 520a).
  • the gate electrode oxide layer 520 made of lanthanum (La) and nickel (Ni) is formed on the substrate 210 (however, inevitable impurities may be included. The same).
  • a precursor containing bismuth (Bi) and niobium (Nb) are formed on the substrate 210 and the patterned gate electrode oxide layer 520, as in the first embodiment.
  • a first precursor layer 632a is formed starting from a precursor solution containing a precursor as a solute. Thereafter, preliminary firing is performed in an oxygen-containing atmosphere while being heated to 80 ° C. or higher and 250 ° C. or lower.
  • a precursor solution having a precursor containing lanthanum (La) and a precursor containing tantalum (Ta) as a solute is used as a starting material.
  • a second precursor layer 634a is formed.
  • preliminary firing is performed in an oxygen-containing atmosphere while being heated to 80 ° C. or higher and 250 ° C. or lower.
  • embossing is performed on the first precursor layer 632a and the second precursor layer 634a in a stacked state in which only preliminary firing is performed.
  • the gate insulating layer mold M3 is used at a pressure of 1 MPa or higher and 20 MPa or lower while being heated to 80 ° C. or higher and 300 ° C. or lower. Apply embossing.
  • each of the first precursors includes a thick layer portion having a layer thickness of about 100 nm to about 300 nm and a thin layer portion having a layer thickness of about 10 nm to about 100 nm.
  • a gate insulating layer precursor layer 630a having a stacked structure of the body layer 632a and the second precursor layer 634a is formed.
  • the gate insulating layer precursor layer 630a is etched on the entire surface to remove the gate insulating layer precursor layer 630a from the region other than the region corresponding to the gate insulating layer 630 as shown in FIG. Etching step for entire surface of layer precursor layer 630a).
  • the etching process of the gate insulating layer precursor layer 630a of the present embodiment is performed using a wet etching technique that does not use a vacuum process, but is etched using a so-called dry etching technique using plasma. Not disturb.
  • inevitable impurities may be included. The same applies hereinafter).
  • the first oxide layer 632 has a thickness of about 50 nm to about 250 nm
  • the second oxide layer 634 has a thickness of about 5 nm to about 50 nm.
  • the source electrode 554 and the drain electrode 552 are completely formed through the channel region. It is formed so as to be separated. As a result, the thin film transistor 600 shown in FIG. 10E is manufactured. Therefore, as described above, since the gate electrode, the gate insulating layer, the channel, the source electrode, and the drain electrode can be easily patterned by adopting the solution method and the embossing process, the thin film transistor 600 of the present embodiment. Is extremely excellent in industrial and mass productivity.
  • the present embodiment is mainly the same as the second embodiment except that the channel material in the second embodiment is indium oxide. Therefore, the description which overlaps with 1st or 2nd embodiment may be abbreviate
  • FIG. 1M also shows a schematic cross-sectional view showing the structure of the thin film transistor 700 of this embodiment.
  • the channel material of the thin film transistor 700 of this embodiment is indium oxide as described above.
  • a channel precursor solution containing a precursor containing indium (In) as a solute is formed on the second oxide layer 34 by a known spin coating method.
  • a channel precursor layer is formed.
  • this precursor layer is heated to 250 ° C. for about 5 minutes as pre-baking.
  • the precursor layer is heated to 350 ° C. or higher and 550 ° C. or lower in an oxygen atmosphere for about 15 minutes, whereby the channel oxide layer made of indium oxide is formed on the second oxide layer 34.
  • 740 is formed.
  • the channel oxide layer 740 had a thickness of about 20 nm.
  • an example of a precursor containing indium (In) for the channel oxide layer 740 in this embodiment is indium acetylacetonate.
  • indium nitrate, indium chloride, or various indium alkoxides for example, indium isopropoxide, indium butoxide, indium ethoxide, indium methoxyethoxide may be employed.
  • FIG. 11A is a graph showing a result of X-ray diffraction (XRD) of an indium oxide layer formed by the same process as the channel manufacturing process in the thin film transistor 700.
  • FIG. 11B shows the result of X-ray diffraction (XRD) of the IZO layer formed by the same process as the channel manufacturing process of the thin film transistor in the first embodiment.
  • FIG. 11A a peak indicated by (a) considered to indicate In 2 O 3 (222) and a peak indicated by (b) considered to indicate In 2 O 3 (400) were confirmed. Therefore, it was found that the channel oxide layer 740 of this embodiment has at least crystallinity.
  • FIG. 11B as already described, since no peak was confirmed, it was confirmed to be amorphous at least in the range of this measurement. Note that the peak (c) in FIG. 11A is a peak derived from silicon oxide (SiO 2) on the substrate on which the indium oxide layer is formed, and the peak (d) in FIG. 11B is that the IZO layer is formed. It is a peak derived from the substrate (quartz).
  • FIG. 12 is a graph showing the Vg-Id characteristics of the thin film transistor 700 in this embodiment.
  • Table 4 shows characteristics relating to subthreshold characteristics (SS) and field-effect mobility ( ⁇ FE ) in the thin film transistor 700.
  • the ON / OFF ratio of the thin film transistor 700 was a value exceeding the order of 10 7 .
  • other electrical characteristics were confirmed to be good results as a transistor.
  • the thin film transistor 700 can obtain good electric characteristics even when the channel which is a part of the structure has crystallinity.
  • the solvent of the first precursor solution is selected from the group consisting of ethanol, propanol, butanol, 2-methoxyethanol, 2-ethoxyethanol, and 2-butoxyethanol.
  • it is a mixed solvent of the alcohol from which the species is selected.
  • the solvent for the second precursor solution is one alcohol solvent selected from the group consisting of ethanol, propanol, butanol, 2-methoxyethanol, 2-ethoxyethanol, and 2-butoxyethanol, or acetic acid, propionic acid, octyl.
  • a solvent which is one kind of carboxylic acid selected from the group of acids is preferred.
  • the solvent for the channel precursor solution is one alcohol solvent selected from the group consisting of ethanol, propanol, butanol, 2-methoxyethanol, 2-ethoxyethanol, and 2-butoxyethanol, or acetic acid, propionic acid, octyl.
  • a solvent which is one kind of carboxylic acid selected from the group of acids is preferred.
  • the solvent of the gate electrode precursor solution is a group of ethanol, propanol, butanol, 2-methoxyethanol, 2-ethoxyethanol, and 2-butoxyethanol. It is preferable that it is a solvent which is 1 type of carboxylic acid selected from the group of 1 type alcohol solvent selected from these, or acetic acid, propionic acid, and octylic acid.
  • the solvent of the source / drain electrode precursor solution is one alcohol solvent selected from the group consisting of ethanol, propanol, butanol, 2-methoxyethanol, 2-ethoxyethanol, and 2-butoxyethanol, or acetic acid and propion.
  • a solvent that is one kind of carboxylic acid selected from the group of acids and octylic acid is preferred.
  • the heating temperature for forming the first oxide is 450 ° C. or more and 700 ° C. or less, at least a part of the effects of each of the above-described embodiments. Can be played.
  • the heating temperature for forming the second oxide is 250 ° C. or more and 700 ° C. or less as the main firing in the solution method, at least a part of the effects of the above-described embodiments can be achieved.
  • the heating temperature for forming the channel oxide is 250 ° C. or higher and 700 ° C. or lower as the main firing in the solution method, at least a part of the effects of the above-described embodiments can be achieved.
  • the heating temperature for forming the gate electrode oxide is 500 ° C. or more and 900 ° C. or less as the main baking in the solution method, at least a part of each of the above-described embodiments. The effect of can be produced. Further, as the main baking in the solution method, if the heating temperature for forming the source / drain electrode oxide is 450 ° C. or higher and 700 ° C. or lower, at least a part of the effects of the above-described embodiments can be obtained.
  • the “embossing process” for performing the embossing process is performed when several oxide layers are formed.
  • the pressure in this embossing process is not limited to 5 MPa typically illustrated. As already described in some examples, if the pressure in this embossing step is a pressure in the range of 1 MPa or more and 20 MPa or less, at least some of the effects of the above-described embodiments can be achieved.
  • embossing is performed on each precursor layer having high plastic deformation ability.
  • the pressure applied when embossing is as low as 1 MPa or more and 20 MPa or less
  • each precursor layer is deformed following the surface shape of the mold, and a desired embossing structure is obtained.
  • the pressure in a low pressure range of 1 MPa or more and 20 MPa or less the mold becomes difficult to be damaged when performing the stamping process, and it is advantageous for increasing the area.
  • the reason why the pressure is within the range of “1 MPa to 20 MPa” is as follows. First, if the pressure is less than 1 MPa, the pressure may be too low to emboss each precursor layer. On the other hand, if the pressure is 20 MPa, the precursor layer can be sufficiently embossed, so that it is not necessary to apply more pressure. From the viewpoint described above, it is more preferable to perform the embossing process at a pressure in the range of 2 MPa or more and 10 MPa or less in the embossing process in the fifth and sixth embodiments described above.
  • the preliminary firing temperature is most preferably 100 ° C. or higher and 250 ° C. or lower. This is because the solvent in various precursor layers can be evaporated more accurately.
  • pre-baking in the above-mentioned temperature range is preferable to develop a property that enables future plastic deformation (before the pyrolysis). It can be considered that the organic chain remains in this state.
  • a mold heated to 80 ° C. or more and 300 ° C. or less in advance typically, a gate electrode mold M1, a source / drain electrode mold M2, or It is another preferable embodiment to perform the stamping process using the gate insulating layer mold M3).
  • the reason why the preferable temperature of the mold is set to 80 ° C. or more and 300 ° C. or less is as follows. First, when the temperature is lower than 80 ° C., the plastic deformation ability of each precursor layer is lowered due to the temperature of each precursor layer being lowered. In addition, when it exceeds 300 ° C., the plastic deformation ability of each precursor layer is lowered due to excessive progress of the solidification reaction of each precursor layer.
  • a mold release process for the surface of each precursor layer that the mold pressing surface is in contact with and / or a mold release process for the mold pressing surface of the mold is performed. It is preferable to perform an embossing process on each precursor layer. By performing such treatment, it is possible to reduce the frictional force between each precursor layer and the mold, and therefore it is possible to perform the stamping process with higher accuracy on each precursor layer.
  • the release agent that can be used for the release treatment include surfactants (for example, fluorine surfactants, silicone surfactants, nonionic surfactants, etc.), fluorine-containing diamond-like carbon, and the like. can do.
  • the most of the precursor layers (for example, the gate electrode precursor layer) subjected to the stamping process between the stamping step and the main firing step for each precursor layer in each of the above-described embodiments. It is a more preferable aspect that the step of etching the precursor layer as a whole is included under the condition that the precursor layer is removed in the region where the layer thickness is thin. This is because unnecessary regions can be removed more easily than etching after each precursor layer is finally fired. Therefore, in each of the above-described embodiments, a more preferable aspect described above can be adopted instead of the step of performing the entire etching after the main baking.

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Abstract

　本発明の１つの薄膜トランジスタ１００は、ゲート電極２２０とチャネル４０との間に、ゲート電極２０に接する、ビスマス（Ｂｉ）とニオブ（Ｎｂ）とからなる第１酸化物（不可避不純物を含み得る）の層３２と、チャネル４０に接する、ランタン（Ｌａ）とタンタル（Ｔａ）とからなる酸化物、ランタン（Ｌａ）とジルコニウム（Ｚｒ）とからなる酸化物、及びストロンチウム（Ｓｒ）とタンタル（Ｔａ）とからなる酸化物の群から選択される１種の第２酸化物（不可避不純物を含み得る）の層３４との積層酸化物３０を備え、チャネル４０が、インジウム（Ｉｎ）と亜鉛（Ｚｎ）とからなるチャネル用酸化物（不可避不純物を含み得る）である。

Description

薄膜トランジスタ及び薄膜トランジスタの製造方法
　本発明は、薄膜トランジスタ及び薄膜トランジスタの製造方法に関する。
　従来から、低い駆動電圧で高速にスイッチングすることを目的として、ゲート絶縁層として強誘電体材料（例えば、ＢＬＴ（Ｂｉ４－ＸＬａＸＴｉ３Ｏ１２）、ＰＺＴ（Ｐｂ（ＺｒＸ，Ｔｉ１－Ｘ）Ｏ３））を採用した薄膜トランジスタが開示されている。一方、キャリア濃度を高くすることを目的として、酸化物導電性材料（例えば、インジウム錫酸化物（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、あるいはＬＳＣＯ（ＬａＸＳｒ１－ＸＣｕＯ４））をチャネル層として採用した薄膜トランジスタも開示されている（特許文献１）。
　ここで、上述の薄膜トランジスタの製造方法について見てみると、まず、ゲート電極としてＴｉ及びＰｔの積層膜が、電子ビーム蒸着法により形成されている。そのゲート電極上に、ゾルゲル法によって上述のＢＬＴ又はＰＺＴからなるゲート絶縁層が形成される。さらに、そのゲート絶縁層上には、ＲＦスパッタ法により、ＩＴＯからなるチャネル層が形成される。続いて、そのチャネル層上にＴｉ及びＰｔが電子ビーム蒸着法によって形成されることにより、ソース電極とドレイン電極とが形成される。その後、ＲＩＥ法及びウェットエッチング法（ＨＦとＨＣｌと混合溶液）により、素子領域が他の素子領域から分離されることになる（特許文献１）。
特開２００６－１２１０２９号公報
　しかしながら、従来の薄膜トランジスタでは、ゲート絶縁層又はチャネルが複合酸化物によって形成された例は幾つか存在するが、薄膜トランジスタとしての高い特性を実現する材料及びそのための適切な製造方法の選定は、未だ道半ばである。また、ゲート絶縁膜及び／又はチャネルのそれぞれの高性能化に加えて、それらを積み重ねたときの全体としての性能向上を図ることも、薄膜トランジスタの高性能化のために解決すべき技術課題の１つである。なお、ゲート絶縁層及びチャネルに加えて、ゲート電極、ソース電極、又はドレイン電極をも酸化物によって形成した薄膜トランジスタについては、その実現までにさらに多くの研究開発の余地が残されている。
　また、従来技術では、真空プロセスやフォトリソグラフィー法を用いたプロセス等、比較的長時間、及び／又は高価な設備を要するプロセスが一般的であるため、原材料や製造エネルギーの使用効率が非常に悪くなる。上述のような製造方法が採用された場合、薄膜トランジスタを製造するために多くの処理と長時間を要するため、工業性ないし量産性の観点から好ましくない。また、従来技術には、大面積化が比較的困難であるという問題も存在する。
　本発明は、上述の諸問題の少なくとも１つを解決することにより、酸化物を少なくともチャネル及びゲート絶縁層に適用した薄膜トランジスタの高性能化、又はそのような薄膜トランジスタの製造プロセスの簡素化と省エネルギー化を実現する。その結果、本発明は、工業性ないし量産性に優れた薄膜トランジスタの提供に大きく貢献するものである。
　本願発明者らは、数多く存在する酸化物の中から、ゲート絶縁膜又はチャネルとしての機能を適切に発揮させる酸化物の選定と組み合わせについて鋭意研究と分析を重ねた。興味深いことに、例えば、ゲート絶縁層の酸化物の性能が高い場合であっても、チャネルとなる酸化物との相性（例えば、各層間の界面における原子相互拡散の度合いとそれによる界面欠陥密度の差など）が悪ければ、それらを積層したときにゲート絶縁層としての性能の高さが全く活かされない場合や、ゲート絶縁層又はチャネルとしてほとんど機能しない場合がある。
　しかしながら、本願発明者らは、多くの試行錯誤と詳細な分析の結果、ゲート絶縁層をある特定の酸化物層の組み合わせによって形成した特殊な積層構造とした上で、そのゲート絶縁層の性能が適切に発揮されるチャネル層を見出すことに成功した。その結果、それらの酸化物をチャネル及びゲート絶縁層に適用した高性能の薄膜トランジスタを実現することが可能となった。加えて、本願発明者らは、従来と比較して大幅に簡素化ないし省エネルギー化が可能であるとともに大面積化も容易なプロセスによって、それらの酸化物を製造することができることを知見した。そして、この知見は、薄膜トランジスタにおけるゲート電極及び／又はソース電極やドレイン電極として適用できる酸化物が見出されたときに、さらにその有益性を高めることになった。本発明は上述の各視点に基づいて創出された。
　本発明の１つの薄膜トランジスタは、ゲート電極とチャネルとの間に、そのゲート電極に接する、ビスマス（Ｂｉ）とニオブ（Ｎｂ）とからなる酸化物、又はビスマス（Ｂｉ）と亜鉛（Ｚｎ）とニオブ（Ｎｂ）とからなる酸化物である第１酸化物（不可避不純物を含み得る）の層と、前記チャネルに接する、ランタン（Ｌａ）とタンタル（Ｔａ）とからなる酸化物、ランタン（Ｌａ）とジルコニウム（Ｚｒ）とからなる酸化物、及びストロンチウム（Ｓｒ）とタンタル（Ｔａ）とからなる酸化物の群から選択される１種の第２酸化物（不可避不純物を含み得る）の層との積層酸化物を備えている。加えて、この薄膜トランジスタにおける前述のチャネルが、チャネル用酸化物（不可避不純物を含み得る）である。
　この薄膜トランジスタは、ゲート電極に接する第１酸化物と、チャネルに接する第２酸化物との積層酸化物を、ゲート電極とチャネルとの間に備えている。ここで、第１酸化物は、比較的高誘電率ではあるが、リーク電流値が大きく、表面の平坦性が低い。一方で、第２酸化物は、比較的低誘電率ではあるが、リーク電流値が非常に小さく、表面平坦性に優れている。加えて、本願発明者らによる詳細な分析によれば、その積層酸化物は、第１酸化物をゲート側に配置し、第２酸化物をチャネル側に配置することによって、それぞれの良さが適切に発揮されることが見出された。具体的には、第１酸化物という高容量ゲート絶縁物が、トランジスタ特性において、ゲート電圧に対するドレイン電流の急峻な立ち上がりやオン電流の増加に寄与し得る。さらに、第２酸化物の存在が、低リーク電流と表面の平滑性に貢献し得ることにより、ゲート電圧に対するドレインのオフ電流の低減や電界効果移動度の増加を可能にする。従って、この薄膜トランジスタによれば、ゲート絶縁層及びチャネルをいずれも酸化物によって形成した高性能の薄膜トランジスタが実現される。
　上述の薄膜トランジスタの別態様として、さらに、ゲート電極が、ランタン（Ｌａ）とニッケル（Ｎｉ）とからなる酸化物、アンチモン（Ｓｂ）と錫（Ｓｎ）とからなる酸化物、及びインジウム（Ｉｎ）と錫（Ｓｎ）とからなる酸化物の群から選択される１種のゲート電極用酸化物（不可避不純物を含み得る）であることは、好ましい一態様である。これにより、ゲート電極、ゲート絶縁層、及びチャネルの全てが酸化物によって形成された高性能の薄膜トランジスタが実現される。
　上述の薄膜トランジスタの別態様として、その薄膜トランジスタが、ソース電極及びドレイン電極をさらに備えるとともに、そのソース電極及びそのドレイン電極が、インジウム（Ｉｎ）と錫（Ｓｎ）とからなる酸化物（不可避不純物を含み得る）又はランタン（Ｌａ）とニッケル（Ｎｉ）とからなる酸化物（不可避不純物を含み得る）であることは、好ましい一態様である。これにより、ゲート電極、ゲート絶縁層、チャネル、ソース電極、及びドレイン電極の全てが酸化物によって形成された高性能の薄膜トランジスタが実現される。
　また、本発明の１つの薄膜トランジスタの製造方法は、次の（１）及び（２）の各工程を、ゲート電極層の形成工程（以下、「ゲート電極層形成工程」ともいう。）とチャネル用酸化物（不可避不純物を含み得る）を形成するチャネルの形成工程（以下、「チャネル形成工程」ともいう。）との間に含んでいる。
　（１）ビスマス（Ｂｉ）を含む前駆体及びニオブ（Ｎｂ）を含む前駆体を溶質とする前駆体溶液、又はビスマス（Ｂｉ）を含む前駆体、亜鉛（Ｚｎ）を含む前駆体、及びニオブ（Ｎｂ）を含む前駆体を溶質とする前駆体溶液である第１前駆体溶液を、酸素含有雰囲気中において加熱することにより、そのビスマス（Ｂｉ）とそのニオブ（Ｎｂ）、又はそのビスマス（Ｂｉ）とその亜鉛（Ｚｎ）とそのニオブ（Ｎｂ）からなる第１酸化物（不可避不純物を含み得る）を、ゲート電極層に接するように形成する第１酸化物形成工程
　（２）ランタン（Ｌａ）を含む前駆体及びタンタル（Ｔａ）を含む前駆体を溶質とする前駆体溶液、ランタン（Ｌａ）を含む前駆体及びジルコニウム（Ｚｒ）を含む前駆体を溶質とする前駆体溶液、ストロンチウム（Ｓｒ）を含む前駆体及びタンタル（Ｔａ）を含む前駆体を溶質とする前駆体溶液の群から選択される１種の第２前駆体溶液を、酸素含有雰囲気中において加熱することにより、そのランタン（Ｌａ）とそのタンタル（Ｔａ）、そのランタン（Ｌａ）とそのジルコニウム（Ｚｒ）、又はそのストロンチウム（Ｓｒ）とそのタンタル（Ｔａ）とからなる第２酸化物（不可避不純物を含み得る）を、チャネルに接するように形成する第２酸化物形成工程
　なお、各工程の間に基板の移動や検査等の本発明の要旨とは関係のない工程が行われることを妨げるものではない。
　この薄膜トランジスタの製造方法によれば、フォトリソグラフィー法を用いない比較的簡素な処理（例えば、インクジェット法、スクリーン印刷法、凹版／凸版印刷法、又はナノインプリント法）によって第１酸化物及び第２酸化物が形成され得る。加えて、大面積化も容易である。従って、この薄膜トランジスタの製造方法によれば、工業性ないし量産性に優れた薄膜トランジスタの製造方法を提供することができる。
　また、上述の薄膜トランジスタの製造方法における別態様として、さらに、ゲート電極層形成工程が、ランタン（Ｌａ）を含む前駆体及びニッケル（Ｎｉ）を含む前駆体を溶質とする前駆体溶液、アンチモン（Ｓｂ）を含む前駆体及び錫（Ｓｎ）を含む前駆体を溶質とする前駆体溶液、又はインジウム（Ｉｎ）を含む前駆体と錫（Ｓｎ）を含む前駆体を溶質とする前駆体溶液ゲート電極用前駆体溶液を、酸素含有雰囲気中において加熱することにより、そのランタン（Ｌａ）とそのニッケル（Ｎｉ）とからなる酸化物、そのアンチモン（Ｓｂ）とその錫（Ｓｎ）とからなる酸化物、又はそのインジウム（Ｉｎ）とその錫（Ｓｎ）とからなる酸化物であるゲート電極用酸化物（不可避不純物を含み得る）を形成する工程であるであることは、好ましい一態様である。これにより、ゲート電極、ゲート絶縁層、及びチャネルの全てが酸化物によって形成された高性能の薄膜トランジスタが実現される。
　また、上述の薄膜トランジスタの製造方法における、さらなる別態様として、第１酸化物形成工程又は第２酸化物形成工程において、第１前駆体溶液を出発材とする第１前駆体層又は第２前駆体溶液を出発材とする第２前駆体層を、第１酸化物又は第２酸化物を形成する前に、酸素含有雰囲気中において、８０℃以上３００℃以下で加熱した状態で型押し加工を施すことにより、前述の第１前駆体層又は前述の第２前駆体層に対して型押し構造を形成する型押し工程をさらに含むことは、もう１つの好ましい一態様である。これにより、真空プロセスやフォトリソグラフィー法を用いたプロセス、あるいは紫外線の照射プロセス等、比較的長時間、及び／又は高価な設備を必要とするプロセスが不要になる。また、前述の各プロセスを要せずに、比較的低温の加熱処理によって第１酸化物及び第２酸化物が形成されるため、工業性ないし量産性に優れる。
　また、上述の薄膜トランジスタの製造方法における、さらなる別態様として、チャネル形成工程において、チャネル用前駆体溶液を出発材とするチャネル用前駆体層を、チャネル用酸化物を形成する前に、酸素含有雰囲気中において、８０℃以上３００℃以下で加熱した状態で型押し加工を施すことにより、そのチャネル用前駆体層に対して型押し構造を形成する型押し工程をさらに含むことは、もう１つの好ましい一態様である。これにより、真空プロセスやフォトリソグラフィー法を用いたプロセス、あるいは紫外線の照射プロセス等、比較的長時間、及び／又は高価な設備を必要とするプロセスが不要になる。また、前述のプロセスを要せずに、比較的低温の加熱処理によってゲート電極用酸化物が形成されるため、工業性ないし量産性に優れる。
　また、上述の薄膜トランジスタの製造方法における、さらなる別態様として、ゲート電極層形成工程において、ゲート電極用前駆体溶液を出発材とするゲート電極用前駆体層を、ゲート電極用酸化物を形成する前に、酸素含有雰囲気中において、８０℃以上３００℃以下で加熱した状態で型押し加工を施すことにより、そのゲート電極用前駆体層に対して型押し構造を形成する型押し工程をさらに含むことは、もう１つの好ましい一態様である。これにより、真空プロセスやフォトリソグラフィー法を用いたプロセス、あるいは紫外線の照射プロセス等、比較的長時間、及び／又は高価な設備を必要とするプロセスが不要になる。また、前述のプロセスを要せずに、比較的低温の加熱処理によってゲート電極用酸化物が形成されるため、工業性ないし量産性に優れる。
　さらに、上述の薄膜トランジスタの製造方法における、さらなる別態様として、ソース電極及びドレイン電極を形成する工程において、ソース／ドレイン電極用前駆体溶液からなるソース／ドレイン電極用前駆体層を、ソース電極用酸化物又はドレイン電極用酸化物を形成する前に、酸素含有雰囲気中において、８０℃以上３００℃以下で加熱した状態で型押し加工を施すことにより、そのソース／ドレイン電極用前駆体層に対して型押し構造を形成する型押し工程をさらに含むことは、もう１つの好ましい一態様である。これにより、真空プロセスやフォトリソグラフィー法を用いたプロセス、あるいは紫外線の照射プロセス等、比較的長時間、及び／又は高価な設備を必要とするプロセスが不要になる。また、前述のプロセスを要せずに、比較的低温の加熱処理によってソース電極用酸化物及びドレイン電極用酸化物が形成されるため、工業性ないし量産性に優れる。
　ところで、本願において、「型押し」は「ナノインプリント」と呼ばれることもある。
　本発明の１つの薄膜トランジスタによれば、ゲート絶縁層及びチャネルをいずれも酸化物によって形成した高性能の薄膜トランジスタが実現される。また、本発明の１つの薄膜トランジスタの製造方法によれば、比較的簡素な処理によって第１酸化物及び第２酸化物が形成されるため、工業性ないし量産性に優れた薄膜トランジスタの製造方法を提供することができる。
本発明の第１の実施形態における薄膜トランジスタの製造方法の一過程を示す断面模式図である。 本発明の第１の実施形態における薄膜トランジスタの製造方法の一過程を示す断面模式図である。 本発明の第１の実施形態における薄膜トランジスタの製造方法の一過程を示す断面模式図である。 本発明の第１の実施形態における薄膜トランジスタの製造方法の一過程を示す断面模式図である。 本発明の第１の実施形態における薄膜トランジスタの製造方法の一過程を示す断面模式図である。 本発明の第１の実施形態における薄膜トランジスタの製造方法の一過程を示す断面模式図である。 本発明の第１の実施形態における薄膜トランジスタの製造方法の一過程を示す断面模式図である。 本発明の第１の実施形態における薄膜トランジスタの製造方法の一過程を示す断面模式図である。 本発明の第１の実施形態における薄膜トランジスタの製造方法の一過程を示す断面模式図である。 本発明の第１の実施形態における薄膜トランジスタの製造方法の一過程を示す断面模式図である。 本発明の第１の実施形態における薄膜トランジスタの製造方法の一過程を示す断面模式図である。 本発明の第１の実施形態における薄膜トランジスタの製造方法の一過程を示す断面模式図である。 本発明の第１の実施形態における薄膜トランジスタのＶｇ－Ｉｄ特性を示すグラフである。 本発明の第１の実施形態の第１酸化物の製造工程と同じ工程を経て作製された第１酸化物を含む積層構造を示す断面ＴＥＭ写真である。 本発明の第１の実施形態の第２酸化物の製造工程と同じ工程を経て作製された第２酸化物の表面のＡＦＭ像である。 本発明の第２乃至第４の実施形態における薄膜トランジスタのＶｇ－Ｉｄ特性を示すグラフである。 本発明の第１乃至第４の実施形態における第１酸化物層の、周波数（Ｈｚ）に対するｔａｎδ値を示すグラフである。 本発明の第５の実施形態における薄膜トランジスタの製造方法の一過程を示す断面模式図である。 本発明の第５の実施形態における薄膜トランジスタの製造方法の一過程を示す断面模式図である。 本発明の第５の実施形態における薄膜トランジスタの製造方法の一過程を示す断面模式図である。 本発明の第５の実施形態における薄膜トランジスタの製造方法の一過程を示す断面模式図である。 本発明の第５の実施形態における薄膜トランジスタの製造方法の一過程を示す断面模式図である。 本発明の第５の実施形態における薄膜トランジスタの製造方法の一過程を示す断面模式図である。 本発明の第５の実施形態における薄膜トランジスタの製造方法の一過程を示す断面模式図である。 本発明の第５の実施形態における薄膜トランジスタの光学顕微鏡による平面写真である。 本発明の第５の実施形態における薄膜トランジスタのＶｇ－Ｉｄ特性を示すグラフである。 本発明の第６の実施形態における薄膜トランジスタの製造方法の一過程を示す断面模式図である。 本発明の第６の実施形態における薄膜トランジスタの製造方法の一過程を示す断面模式図である。 本発明の第６の実施形態における薄膜トランジスタの製造方法の一過程を示す断面模式図である。 本発明の第６の実施形態における薄膜トランジスタの製造方法の一過程を示す断面模式図である。 本発明の第６の実施形態における薄膜トランジスタの製造方法の一過程を示す断面模式図である。 本発明の第７の実施形態における薄膜トランジスタにおけるチャネルの製造工程と同様の工程によって形成された酸化インジウム層のＸ線回折（ＸＲＤ）の結果を示すグラフである。 本発明の第１の実施形態における薄膜トランジスタにおけるチャネルの製造工程と同様の工程によって形成されたＩＺＯ層のＸ線回折（ＸＲＤ）の結果を示すグラフである。 本発明の第７の実施形態における薄膜トランジスタのＶｇ－Ｉｄ特性を示すグラフである。
　１０　　　　高耐熱ガラス
　２０，５２０　　　　ゲート電極用酸化物層
　２０ａ，５２０ａ　　ゲート電極用前駆体層
　３０，６３０　　　　ゲート絶縁層
　３２，６３２　　　　第１酸化物層
　３２ａ，６３２ａ　　第１前駆体層
　３４，２３４，３３４，４３４，６３４　　第２酸化物層
　３４ａ，６３４ａ　　第２前駆体層
　４０，７４０　　　　チャネル用酸化物層、
　４０ａ　　　チャネル用前駆体層、
　５０　　　　ＩＴＯ層
　５２，５５２　　　　ドレイン電極
　５４，５５４　　　　ソース電極
　９０　　　　レジスト膜、
　２１０　　　基板
　１００，２００，３００，４００，５００，６００，７００　　　薄膜トランジスタ
　２２０　　　　白金層
　５５０　　　　ソース／ドレイン電極用酸化物層
　５５０ａ　　　ソース／ドレイン電極用前駆体層
　６３０ａ　　　ゲート絶縁層用前駆体層
　Ｍ１　　　　　ゲート電極用型
　Ｍ２　　　　　ソース／ドレイン電極用型
　Ｍ３　　　　　ゲート絶縁層用型
　本発明の実施形態である薄膜トランジスタ１００及びその製造方法を、添付する図面に基づいて詳細に述べる。なお、この説明に際し、全図にわたり、特に言及がない限り、共通する部分には共通する参照符号が付されている。また、図中、本実施形態の要素は必ずしも互いの縮尺を保って記載されるものではない。さらに、各図面を見やすくするために、一部の符号が省略され得る。
＜第１の実施形態＞
　図１Ａ～図１Ｍは、それぞれ、本実施形態における薄膜トランジスタ１００の製造方法の一過程を示す断面模式図である。なお、文字の見やすさを考慮して、図１Ｈの後の図面番号を図１Ｊとする。また、本実施形態の薄膜トランジスタは、いわゆるボトムゲート構造を採用しているが、本実施形態はこの構造に限定されない。従って、当業者であれば、通常の技術常識を以って本実施形態の説明を参照することにより、工程の順序を変更することにより、トップゲート構造を形成することができる。また、本出願における温度の表示は、ヒーターの設定温度を表している。また、図面を簡略化するため、各電極からの引き出し電極のパターニングについての記載は省略する。
　［薄膜トランジスタ１００の製造工程］
（１）ゲート電極の形成
　本実施形態では、まず、図１Ａに示すように、基材である高耐熱ガラス基板（具体的には、コーニング（登録商標）１７３７）１０上に、公知のスピンコーティング法により、ランタン（Ｌａ）を含む前駆体及びニッケル（Ｎｉ）を含む前駆体を溶質とする前駆体溶液（ゲート電極用前駆体溶液という。以下、ゲート電極用前駆体の溶液に対して同じ。）を出発材とするゲート電極用前駆体層２０ａを形成する。その後、予備焼成として、約５分間、２５０℃に加熱する。なお、この予備焼成は、酸素雰囲気中又は大気中（以下、総称して、「酸素含有雰囲気」ともいう。）で行われる。さらにその後、本焼成として、ゲート電極用前駆体層２０ａを、酸素雰囲気中（例えば１００体積％であるが、これに限定されない。以下の「酸素雰囲気」についても同じ。）、約２０分間、５５０℃に加熱することにより、図１Ｂに示すように、高耐熱ガラス１０上に、ランタン（Ｌａ）とニッケル（Ｎｉ）とからなるゲート電極用酸化物層２０（但し、不可避不純物を含み得る。以下、同じ。）が形成される。
　ここで、本実施形態では、上述の基材として高耐熱ガラスが採用されているが、本実施形態の基材は高耐熱ガラスに限定されない。例えば、高耐熱ガラス以外の絶縁性基板（例えば、ＳｉＯ２／Ｓｉ基板、アルミナ（Ａｌ２Ｏ３）基板、ＳＴＯ（ＳｒＴｉＯ）基板、Ｓｉ基板の表面にＳｉＯ２層及びＴｉ層を介してＳＴＯ（ＳｒＴｉＯ）層を形成した絶縁性基板など。）、半導体基板（例えば、Ｓｉ基板、ＳｉＣ基板、Ｇｅ基板など。）を含む、種々の基材を用いることができる。
　また、本実施形態におけるゲート電極用酸化物層２０のためのランタン（Ｌａ）を含む前駆体の例は、酢酸ランタンである。その他の例として、硝酸ランタン、塩化ランタン、又は各種のランタンアルコキシド（例えば、ランタンイソプロポキシド、ランタンブトキシド、ランタンエトキシド、ランタンメトキシエトキシド）が採用され得る。また、本実施形態におけるゲート電極用酸化物層２０のためのニッケル（Ｎｉ）を含む前駆体の例は、酢酸ニッケルである。その他の例として、硝酸ニッケル、塩化ニッケル、又は各種のニッケルアルコキシド（例えば、ニッケルイソプロポキシド、ニッケルブトキシド、ニッケルエトキシド、ニッケルメトキシエトキシド）が採用され得る。
　加えて、本実施形態では、ランタン（Ｌａ）とニッケル（Ｎｉ）とからなるゲート電極用酸化物層２０が採用されているが、ゲート電極用酸化物層２０はこの組成に限定されない。例えば、アンチモン（Ｓｂ）と錫（Ｓｎ）とからなるゲート電極用酸化物層（但し、不可避不純物を含み得る。以下、同じ。）を採用することもできる。その場合、アンチモン（Ｓｂ）を含む前駆体の例として、酢酸アンチモン、硝酸アンチモン、塩化アンチモン、又は各種のアンチモンアルコキシド（例えば、アンチモンイソプロポキシド、アンチモンブトキシド、アンチモンエトキシド、アンチモンメトキシエトキシド）が採用され得る。また、錫（Ｓｎ）を含む前駆体の例として、酢酸錫、硝酸錫、塩化錫、又は各種の錫アルコキシド（例えば、錫イソプロポキシド、錫ブトキシド、錫エトキシド、錫メトキシエトキシド）が採用され得る。また、インジウム（Ｉｎ）と錫（Ｓｎ）とからなる酸化物（但し、不可避不純物を含み得る。以下、同じ。）を採用することもできる。その場合、インジウム（Ｉｎ）を含む前駆体の例は、酢酸インジウム、硝酸インジウム、塩化インジウム、又は各種のインジウムアルコキシド（例えば、インジウムイソプロポキシド、インジウムブトキシド、インジウムエトキシド、インジウムメトキシエトキシド）が採用され得る。また、錫（Ｓｎ）を含む前駆体の例は、前述の例と同じである。
（２）ゲート絶縁層の形成
　次に、図１Ｃに示すように、ゲート電極用酸化物層２０上に、公知のスピンコーティング法により、ビスマス（Ｂｉ）を含む前駆体及びニオブ（Ｎｂ）を含む前駆体を溶質とする前駆体溶液（第１前駆体溶液という。以下、第１前駆体の溶液に対して同じ。）を出発材とする第１前駆体層３２ａを形成する。その後、予備焼成として、約５分間、２５０℃に加熱する。本実施形態では、最終的に十分な第１酸化物層３２の厚み（例えば、約１８０ｎｍ）を得るために、前述のスピンコーティング法による第１前駆体層３２ａの形成と予備焼成を５回繰り返した。さらにその後、本焼成として、第１前駆体層３２ａを、酸素雰囲気中、約２０分間、５５０℃に加熱することにより、図１Ｄに示すように、ゲート電極用酸化物層２０上に、ビスマス（Ｂｉ）とニオブ（Ｎｂ）とからなる第１酸化物層３２（不可避不純物を含み得る。以下、同じ。）が形成される。なお、ビスマス（Ｂｉ）とニオブ（Ｎｂ）とからなる第１酸化物層３２は、ＢＮＯ層とも呼ばれる。
　ここで、本実施形態における第１酸化物層３２のためのビスマス（Ｂｉ）を含む前駆体の例は、オクチル酸ビスマスである。その他の例として、塩化ビスマス、硝酸ビスマス、又は各種のビスマスアルコキシド（例えば、ビスマスイソプロポキシド、ビスマスブトキシド、ビスマスエトキシド、ビスマスメトキシエトキシド）が採用され得る。また、本実施形態における第１酸化物層３２のためのニオブ（Ｎｂ）を含む前駆体の例は、オクチル酸ニオブである。その他の例として、塩化ニオブ、硝酸ニオブ、又は各種のニオブアルコキシド（例えば、ニオブイソプロポキシド、ニオブブトキシド、ニオブエトキシド、ニオブメトキシエトキシド）が採用され得る。
　その後、図１Ｅに示すように、第１酸化物層３２上に、公知のスピンコーティング法により、ランタン（Ｌａ）を含む前駆体及びタンタル（Ｔａ）を含む前駆体を溶質とする前駆体溶液（第２前駆体溶液という。以下、第２前駆体の溶液に対して同じ。）を出発材とする第２前駆体層３４ａを形成する。その後、予備焼成として、約５分間、２５０℃に加熱する。本実施形態では、最終的に十分な第２酸化物層３４の厚み（例えば、約２０ｎｍ）を得るために、前述のスピンコーティング法による第２前駆体層３４ａの形成と予備焼成を１回実施した。さらにその後、本焼成として、第２前駆体層３４ａを、酸素雰囲気中、約１５分間、５５０℃に加熱することにより、図１Ｆに示すように、第１酸化物層３２上に、ランタン（Ｌａ）とタンタル（Ｔａ）とからなる第２酸化物層３４（不可避不純物を含み得る。以下、同じ。）が形成される。なお、ランタン（Ｌａ）とタンタル（Ｔａ）とからなる第２酸化物層３４は、ＬＴＯ層とも呼ばれる。
　ところで、本実施形態の薄膜トランジスタ１００では、上述の第１酸化物層３２と第２酸化物層３４との積層酸化物がゲート絶縁層３０として用いられることになる。なお、本実施形態の第１酸化物層３２におけるビスマス（Ｂｉ）とニオブ（Ｎｂ）との原子組成比は、ビスマス（Ｂｉ）が１としたときにニオブ（Ｎｂ）が１であった。また、本実施形態の第２酸化物層３４におけるランタン（Ｌａ）とタンタル（Ｔａ）との原子組成比は、ランタン（Ｌａ）を１としたときにタンタル（Ｔａ）が１．５であった。また、このときの第１酸化物層３２の厚みは約１６０ｎｍであり、第２酸化物層３４の厚みは約２０ｎｍであった。なお、第１酸化物層３２におけるビスマス（Ｂｉ）とニオブ（Ｎｂ）との原子組成比については、ビスマス（Ｂｉ）が１としたときにニオブ（Ｎｂ）が０．３３以上３以下であれば、本実施形態の効果の少なくとも一部の効果が確度高く奏され得る。また、第２酸化物層３４におけるランタン（Ｌａ）とタンタル（Ｔａ）との原子組成比については、ランタン（Ｌａ）を１としたときにタンタル（Ｔａ）が０．１１以上９以下であれば、少なくとも一部の効果が確度高く本実施形態の効果が奏され得る。
　ここで、本実施形態における第２酸化物層３４のためのランタン（Ｌａ）を含む前駆体の例は、酢酸ランタンである。その他の例として、硝酸ランタン、塩化ランタン、又は各種のランタンアルコキシド（例えば、ランタンイソプロポキシド、ランタンブトキシド、ランタンエトキシド、ランタンメトキシエトキシド）が採用され得る。また、本実施形態における第２酸化物層３４のためのタンタル（Ｔａ）を含む前駆体の例は、タンタルブトキシドである。その他の例として、硝酸タンタル、塩化タンタル、又はその他の各種のタンタルアルコキシド（例えば、タンタルイソプロポキシド、タンタルブトキシド、タンタルエトキシド、タンタルメトキシエトキシド）が採用され得る。
　加えて、本実施形態では、ランタン（Ｌａ）とタンタル（Ｔａ）とからなる第２酸化物層３４が採用されているが、第２酸化物層３４はこの組成に限定されない。例えば、ランタン（Ｌａ）とジルコニウム（Ｚｒ）とからなる第２酸化物層（但し、不可避不純物を含み得る。以下、同じ。また、ＬＺＯ層とも呼ばれる。）を採用することもできる。その場合、ランタン（Ｌａ）を含む前駆体の例は、酢酸ランタンである。その他の例として、硝酸ランタン、塩化ランタン、又は各種のランタンアルコキシド（例えば、ランタンイソプロポキシド、ランタンブトキシド、ランタンエトキシド、ランタンメトキシエトキシド）が採用され得る。また、ジルコニウム（Ｚｒ）を含む前駆体の例は、ジルコニウムブトキシドである。その他の例として、硝酸ジルコニウム、塩化ジルコニウム、又はその他の各種のジルコニウムアルコキシド（例えば、ジルコニウムイソプロポキシド、ジルコニウムブトキシド、ジルコニウムエトキシド、ジルコニウムメトキシエトキシド）が採用され得る。また、ストロンチウム（Ｓｒ）とタンタル（Ｔａ）とからなる第２酸化物層（但し、不可避不純物を含み得る。以下、同じ。また、ＳＴＯ層とも呼ばれる。）を採用することもできる。その場合、ストロンチウム（Ｓｒ）を含む前駆体の例は、酢酸ストロンチウムである。その他の例として、硝酸ストロンチウム、塩化ストロンチウム、又は各種のストロンチウムアルコキシド（例えば、ストロンチウムイソプロポキシド、ストロンチウムブトキシド、ストロンチウムエトキシド、ストロンチウムメトキシエトキシド）が採用され得る。またタンタル（Ｔａ）を含む前駆体の例は、前述の例と同じである。
（３）チャネルの形成
　その後、図１Ｇに示すように、第２酸化物層３４上に、公知のスピンコーティング法により、インジウム（Ｉｎ）を含む前駆体及び亜鉛（Ｚｎ）を含む前駆体を溶質とするチャネル用前駆体溶液（以下、チャネル用前駆体の溶液に対して同じ。）を出発材とするチャネル用前駆体層４０ａを形成する。その後、予備焼成として、チャネル用前駆体層４０ａを約５分間、２５０℃に加熱する。その後、本焼成として、チャネル用前駆体層４０ａを、酸素雰囲気中、約１５分間、３５０℃以上５５０℃以下に加熱することにより、図１Ｈに示すように、第２酸化物層３４上に、インジウム（Ｉｎ）と亜鉛（Ｚｎ）とからなるチャネル用酸化物層４０（不可避不純物を含み得る。以下、同じ。）が形成される。なお、インジウム（Ｉｎ）と亜鉛（Ｚｎ）とからなるチャネル用酸化物層４０は、ＩＺＯ層とも呼ばれる。また、本実施形態のチャネル用酸化物層４０におけるインジウム（Ｉｎ）と亜鉛（Ｚｎ）との原子組成比は、インジウム（Ｉｎ）を１としたときに亜鉛（Ｚｎ）が０．５であった。また、チャネル用酸化物層４０の厚みは約２０ｎｍであった。なお、特に、チャネル用酸化物４０における、インジウム（Ｉｎ）を１としたときの亜鉛（Ｚｎ）の原子組成比が０．２５以上１以下である薄膜トランジスタは、電界効果移動度を向上させる観点から好適な一態様である。
　ここで、本実施形態におけるチャネル用酸化物層４０のためのインジウム（Ｉｎ）を含む前駆体の例は、インジウムアセチルアセトナートである。その他の例として、硝酸インジウム、塩化インジウム、又は各種のインジウムアルコキシド（例えば、インジウムイソプロポキシド、インジウムブトキシド、インジウムエトキシド、インジウムメトキシエトキシド）が採用され得る。また、本実施形態におけるチャネル用酸化物層４０のための亜鉛（Ｚｎ）を含む前駆体の例は、塩化亜鉛である。その他の例として、硝酸亜鉛、酢酸亜鉛、又は各種の亜鉛アルコキシド（例えば、亜鉛イソプロポキシド、亜鉛ブトキシド、亜鉛エトキシド、亜鉛メトキシエトキシド）が採用され得る。
　加えて、本実施形態では、インジウム（Ｉｎ）と亜鉛（Ｚｎ）とからなるチャネル用酸化物層４０が採用されているが、チャネル用酸化物層はこの組成に限定されない。例えば、チャネル用酸化物が、ガリウム（Ｇａ）と亜鉛（Ｚｎ）とからなる酸化物、アルミニウム（Ａｌ）と亜鉛（Ｚｎ）とからなる酸化物、亜鉛（Ｚｎ）と錫（Ｓｎ）とからなる酸化物、亜鉛（Ｚｎ）とインジウム（Ｉｎ）と錫（Ｓｎ）とからなる酸化物、インジウム（Ｉｎ）とガリウム（Ｇａ）と亜鉛（Ｚｎ）とからなる酸化物、ランタン（Ｌａ）とインジウム（Ｉｎ）と亜鉛（Ｚｎ）とからなる酸化物、ハフニウム（Ｈｆ）とインジウム（Ｉｎ）と亜鉛（Ｚｎ）とからなる酸化物、スカンジウム（Ｓｃ）とインジウム（Ｉｎ）と亜鉛（Ｚｎ）とからなる酸化物の群から選択される１種であっても、本実施形態の少なくとも一部の効果が奏され得る。なお、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）、又は錫（Ｓｎ）を含む前駆体の例としては、金属有機酸塩、金属無機酸塩、金属ハロゲン化物、又は各種の金属アルコキシドが採用され得る。
　従って、チャネル用酸化物層４０を形成する工程が、
　インジウム（Ｉｎ）を含む前駆体及び亜鉛（Ｚｎ）を含む前駆体を溶質とする前駆体溶液、
　ガリウム（Ｇａ）を含む前駆体及び亜鉛（Ｚｎ）を含む前駆体を溶質とする前駆体溶液、
　アルミニウム（Ａｌ）を含む前駆体及び亜鉛（Ｚｎ）を含む前駆体を溶質とする前駆体溶液、
　亜鉛（Ｚｎ）を含む前駆体及び錫（Ｓｎ）を含む前駆体を溶質とする前駆体溶液、
　亜鉛（Ｚｎ）を含む前駆体、インジウム（Ｉｎ）を含む前駆体、及び錫（Ｓｎ）を含む前駆体を溶質とする前駆体溶液、
　インジウム（Ｉｎ）を含む前駆体、ガリウム（Ｇａ）を含む前駆体、及び亜鉛（Ｚｎ）を含む前駆体を溶質とする前駆体溶液、
　ランタン（Ｌａ）を含む前駆体、インジウム（Ｉｎ）を含む前駆体、及び亜鉛（Ｚｎ）を含む前駆体を溶質とする前駆体溶液、
　ハフニウム（Ｈｆ）を含む前駆体、インジウム（Ｉｎ）を含む前駆体、及び亜鉛（Ｚｎ）を含む前駆体を溶質とする前駆体溶液、
　スカンジウム（Ｓｃ）を含む前駆体、インジウム（Ｉｎ）を含む前駆体、及び亜鉛（Ｚｎ）を含む前駆体を溶質とする前駆体溶液、
の群から選択される１種のチャネル用前駆体溶液を出発材とするチャネル用前駆体層を、酸素含有雰囲気中において加熱することにより、
　そのインジウム（Ｉｎ）とその亜鉛（Ｚｎ）とからなる酸化物、そのガリウム（Ｇａ）とその亜鉛（Ｚｎ）とからなる酸化物、
　そのアルミニウム（Ａｌ）とその亜鉛（Ｚｎ）とからなる酸化物、
　その亜鉛（Ｚｎ）とその錫（Ｓｎ）とからなる酸化物、
　その亜鉛（Ｚｎ）とそのインジウム（Ｉｎ）とその錫（Ｓｎ）とからなる酸化物、
　そのインジウム（Ｉｎ）とそのガリウム（Ｇａ）とその亜鉛（Ｚｎ）とからなる酸化物、
　そのランタン（Ｌａ）とそのインジウム（Ｉｎ）とその亜鉛（Ｚｎ）とからなる酸化物、
　そのハフニウム（Ｈｆ）とそのインジウム（Ｉｎ）とその亜鉛（Ｚｎ）とからなる酸化物、
　そのスカンジウム（Ｓｃ）とそのインジウム（Ｉｎ）とその亜鉛（Ｚｎ）とからなる酸化物
の群から選択される１種のチャネル用酸化物を形成する工程であることは、採用し得る一態様である。なお、最終的に得られる上述の各酸化物はアモルファス状の酸化物であるため、チャネルに接する第２酸化物との良好な界面状態が得られると考えられる結果、トランジスタとしての電気特性が向上する。
　なお、上述の各チャネル用酸化物の厚みが５ｎｍ以上８０ｎｍ以下である薄膜トランジスタは、高い電界効果移動度（μＦＥ）を得る観点から好適な一態様である。加えて、その厚みが２０ｎｍ以上４０ｎｍ以下である薄膜トランジスタは、さらに好適な一態様である。特に、インジウム（Ｉｎ）と亜鉛（Ｚｎ）とからなるチャネル用酸化物層４０の厚みの範囲が前述の２０ｎｍ以上８０ｎｍ以下であれば、１（ｃｍ２／Ｖｓ）以上の電界効果移動度（μＦＥ）が得られ、その厚みが２０ｎｍ以上４０ｎｍ以下であれば、５（ｃｍ２／Ｖｓ）以上の電界効果移動度（μＦＥ）が得られる。
（４）ソース電極及びドレイン電極の形成
　さらにその後、図１Ｊに示すように、チャネル用酸化物層４０上に、公知のフォトリソグラフィー法によってパターニングされたレジスト膜９０が形成された後、チャネル用酸化物層４０及びレジスト膜９０上に、公知のスパッタリング法により、ＩＴＯ（ｉｎｄｉｕｍ　ｔｉｎ　ｏｘｉｄｅ）層５０を形成する。本実施形態のターゲット材は、５ｗｔ％酸化錫（ＳｎＯ２）を含有するＩＴＯであり、室温下において形成された。その後、レジスト膜９０が除去されると、図１Ｋに示すように、チャネル用酸化物層４０上に、ＩＴＯ層によるドレイン電極５２及びソース電極５４が形成される。
　その後、ドレイン電極５２、ソース電極５４、及びチャネル用酸化物層４０上に、公知のフォトリソグラフィー法によってパターニングされたレジスト膜９０が形成された後、レジスト膜９０、ドレイン電極５２の一部、及びソース電極５４の一部をマスクとして、公知のアルゴン（Ａｒ）プラズマによるドライエッチング法を用いて、露出しているチャネル用酸化物層４０を除去する。その結果、パターニングされたチャネル用酸化物層４０が形成されることにより、薄膜トランジスタ１００が製造される。
　上述のとおり、本実施形態の薄膜トランジスタ１００は、ゲート電極、ゲート絶縁層、チャネル、ソース電極、及びドレイン電極が、いずれも金属酸化物によって形成されている点は特筆すべきである。加えて、本実施形態では、ゲート電極、ゲート絶縁層、及びチャネルが、いずれも各種の前駆体溶液を酸素含有雰囲気中で加熱することによって形成されているため、従来の方法と比較して大面積化が容易になるとともに、工業性ないし量産性が格段に高められる。
［薄膜トランジスタ１００の特性］
　次に、発明者らは、上述の製造方法によって製造した薄膜トランジスタ１００の各種特性について調査を行った。
［１．電流－電圧特性］
　図２は、薄膜トランジスタ１００のＶｇ－Ｉｄ特性を示すグラフである。また、表１は、薄膜トランジスタ１００における、サブスレッショルド特性（ＳＳ）、電界効果移動度（μＦＥ）、及び積層酸化物であるゲート絶縁層３０の単位面積当たりの容量（ＣＯＸ）に関する特性を示している。
Figure JPOXMLDOC01-appb-T000001
　図２及び表１に示すように、上述の第１の実施形態における薄膜トランジスタ１００のＶｇ－Ｉｄ特性を調べたところ、トランジスタとしての良好な特性が得られた。
　ところで、上述のとおり、本実施形態の薄膜トランジスタ１００は、第１酸化物層３２及び第２酸化物層３４から形成された積層酸化物をゲート絶縁層３０として用いている点は特筆すべきである。本願発明者らによる多くの試行錯誤により、誘電率が非常に高い（代表的には、εｒ値が６０以上２５０以下）、ビスマス（Ｂｉ）とニオブ（Ｎｂ）とからなる第１酸化物層３２が発見された。しかしながら、本実施形態では、第１酸化物層３２上に、アモルファス状の酸化物であるチャネル層を配置すると、いわゆるリーク電流が多く（代表的には、１ＭＶ／ｃｍにおいて、１０－６Ａ／ｃｍ２以上）、表面平坦性が低いことに加え、チャネル材料との界面における原子相互拡散がかなり大きいためにトランジスタとしての十分な特性を得ることが困難であることが分かった。その後、更なる研究と詳細な分析が行われた結果、単体として非常にリーク電流の少なく（代表的には、１ＭＶ／ｃｍにおいて、１０－７Ａ／ｃｍ２オーダー以下）、非常に表面平坦性に優れ、かつチャネル材料との界面における原子相互拡散が抑制された第２酸化物層３４を第１酸化物層３２とチャネル用酸化物層４０との間に介在させることにより、トランジスタとしての十分な特性を得ることができた。
　また、第１酸化物層３２及び第２酸化物層３４から形成された積層酸化物であるゲート絶縁層３０の合成容量は、５×１０－８Ｆ／ｃｍ２以上１×１０－６Ｆ／ｃｍ２以下であることが好ましい。この範囲内であれば、トランジスタ特性において、ゲート電圧に対するドレイン電流の急峻な立ち上がりやオン電流の増加が図られるとともに、ゲート電圧に対するドレインのオフ電流の低減や電界効果移動度の増加を可能にする。前述の観点で言えば、さらに好ましい合成容量の範囲は、１×１０－７Ｆ／ｃｍ２以上１×１０－６Ｆ／ｃｍ２以下である。なお、前述のトランジスタ特性の向上を図る観点から第１酸化物層３２及び第２酸化物層３４から形成された積層酸化物の合成された誘電率は、６０以上２００以下であることが好ましい。
［２．断面ＴＥＭによる観察］
　また、種々の分析の過程において、第１酸化物層３２は、結晶相及びアモルファス相を含んでいることが確認された。より詳細に見れば、第１酸化物層３２は、結晶相、微結晶相、及びアモルファス相を含んでいることが分かった。図３は、本実施形態の第１酸化物３２の製造工程と同じ工程を経て作製された第１酸化物を含む積層構造を示す断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｙ）写真である。図３に示すように、第１酸化物３２中には、少なくとも一部には結晶構造を有する領域が存在することが確認された。より詳細には、第１酸化物３２中には、アモルファス相、微結晶相、及び結晶相が確認された。なお、本出願において、「微結晶相」とは、ある層状の材料が形成されている場合に、その層の膜厚方向の上端から下端に至るまで一様に成長した結晶相ではない結晶相を意味する。また、その後の発明者らによる研究によれば、第１酸化物層３２が微結晶を含むアモルファス状であるために、第１酸化物層３２が概して高誘電率を備えているが、リーク電流値が薄膜トランジスタへの適用の許容範囲を超えるとともに、第１酸化物層３２の表面の平坦性が低いと考えられる。
　一方、第２酸化物層３４は、特定の結晶構造が確認されない、実質的にアモルファス状の層であるという興味深い知見が得られた。図４は、本実施形態の第２酸化物３４の製造工程と同じ工程を経て作製された第２酸化物の表面のＡＦＭ（Ａｔｏｍｉｃ　ｆｏｒｃｅ　ｍｉｃｒｏｓｃｏｐｙ）像である。図４に示すように、一定の結晶構造を有する第１酸化物層３２とは異なり、第２酸化物層３４がアモルファス状であること確認される。従って、このような第２酸化物層３４が、チャネル用酸化物層４０との良好な接合界面（原子相互拡散の少ない界面）の形成に貢献し、その結果、リーク電流が低減されたものと考えられる。また、本実施形態では、第１酸化物層３２及び第２酸化物層３４が完全に結晶化をさせない状態で形成されることによって上述の電気的特性を発揮していることから、本実施形態のゲート絶縁層３０が、比較的低温の加熱処理によって形成され得る点は、特筆に値する。
＜第２の実施形態＞
　本実施形態は、基材、ゲート電極、及び第２酸化物層におけるランタン（Ｌａ）とタンタル（Ｔａ）との原子組成比が異なる点を除いて、第１の実施形態と同様である。したがって、第１の実施形態と重複する説明は省略され得る。
　図１Ｍは、本実施形態の薄膜トランジスタ２００の構造を示す断面模式図についても示している。本実施形態の薄膜トランジスタ２００のゲート電極は、白金（Ｐｔ）層２２０によって形成されている。この白金層２２０は、公知のスパッタリング法により基材であるＳｉＯ２／Ｓｉ基板（すなわち、シリコン基板上に酸化シリコン膜を形成した基板）２１０上に形成される。なお、白金（Ｐｔ）層２２０と基材であるＳｉＯ２／Ｓｉ基板との接着性を高めるために、本実施形態では、ＳｉＯ２上に約１０ｎｍ厚のＴｉＯＸ膜（図示しない）が形成されている。また、本実施形態の第２酸化物層２３４におけるランタン（Ｌａ）とタンタル（Ｔａ）との原子組成比は、ランタン（Ｌａ）を１としたときにタンタル（Ｔａ）が４であった。
＜第３の実施形態＞
　本実施形態は、第２酸化物層が異なる点を除いて、第２の実施形態と同様である。したがって、第１及び第２の実施形態と重複する説明は省略され得る。
　図１Ｍは、本実施形態の薄膜トランジスタ３００の構造を示す断面模式図も示している。本実施形態の第２酸化物層３３４は、ランタン（Ｌａ）を含む前駆体及びジルコニウム（Ｚｒ）を含む前駆体を溶質とする前駆体溶液から形成された、ランタン（Ｌａ）とジルコニウム（Ｚｒ）とからなる、いわゆる複合酸化物である。なお、本実施形態の第２酸化物層３３４におけるランタン（Ｌａ）とジルコニウム（Ｚｒ）との原子組成比は、ランタン（Ｌａ）を３としたときにジルコニウム（Ｚｒ）が７であった。また、このときの第１酸化物層３２の厚みは約１６０ｎｍであり、第２酸化物層３３４の厚みは約２０ｎｍであった。
＜第４の実施形態＞
　本実施形態も、第２酸化物層が異なる点を除いて、第２の実施形態と同様である。したがって、第１及び第２の実施形態と重複する説明は省略され得る。
　図１Ｍは、本実施形態の薄膜トランジスタ４００の構造を示す断面模式図も示している。本実施形態の第２酸化物層４３４は、ストロンチウム（Ｓｒ）を含む前駆体及びタンタル（Ｔａ）を含む前駆体を溶質とする前駆体溶液から形成された、ストロンチウム（Ｓｒ）とタンタル（Ｔａ）とからなる、いわゆる複合酸化物である。なお、本実施形態の第２酸化物層４３４におけるストロンチウム（Ｓｒ）とタンタル（Ｔａ）との原子組成比は、ストロンチウム（Ｓｒ）を１としたときにタンタル（Ｔａ）が１であった。また、このときの第１酸化物層３２の厚みは約１６０ｎｍであり、第２酸化物層４３４の厚みは約２０ｎｍであった。
［第２乃至第４の実施形態における薄膜トランジスタ２００，３００，４００の特性］
　上述の第２乃至第４の実施形態における薄膜トランジスタ２００，３００，４００のＶｇ－Ｉｄ特性を調べたところ、第１の実施形態の薄膜トランジスタ１００と遜色ない結果が得られた。
　図５は、薄膜トランジスタ２００，３００，４００のＶｇ－Ｉｄ特性を示すグラフである。また、表２は、薄膜トランジスタ２００，３００，４００における、サブスレッショルド特性（ＳＳ）、電界効果移動度（μＦＥ）、及び積層酸化物であるゲート絶縁層３０の単位面積当たりの容量（ＣＯＸ）に関する特性を示している。
Figure JPOXMLDOC01-appb-T000002
　また、上述の各第２酸化物層３３４，４３４が採用された場合であっても、リーク電流値が、代表的には、１ＭＶ／ｃｍにおいて、１０－７Ａ／ｃｍ２オーダー以下であった。特に、ＬＺＯ層である第２酸化物層３３４におけるリーク電流値は、代表的には、１ＭＶ／ｃｍにおいて、１０－８Ａ／ｃｍ２オーダー以下であった。
　また、ＬＴＯ層である第２酸化物層２３４が採用された場合、第１酸化物層３２と第２酸化物層２３４との積層酸化物の合成された比誘電率εｒは、約１２３であった。また、ＬＺＯ層である第２酸化物層３３４が採用された場合、第１酸化物層３２と第２酸化物層３３４との積層酸化物の合成された比誘電率εｒは、約９４であった。一方、ＳＴＯ層である第２酸化物層４３４が採用された場合、第１酸化物層３２と第２酸化物層４３４との積層酸化物の合成された比誘電率εｒが約１３４という高い値となった点は特筆すべきである。
　ところで、上述の各実施形態における第１酸化物層３２は、ビスマス（Ｂｉ）を含む前駆体及びニオブ（Ｎｂ）を含む前駆体を溶質とする前駆体溶液を焼成することによって形成されている。本出願では、前述のように、前駆体溶液を出発材とし、それを焼成することによって第１酸化物層３２やその他の酸化物層を形成する方法を、便宜上、「溶液法」とも呼ぶ。この溶液法によって形成された第１酸化物層３２は、誘電損失が小さい点ても好ましい絶縁層である。図６は、溶液法によって形成された第１酸化物層３２における、周波数（Ｈｚ）に対する誘電損失の割合を示すｔａｎδ値を示すグラフである。なお、図６には、本実施形態における第１酸化物層３２の変形例である「他の実施例１」として、公知のスパッタリング法によって形成されたＢＮＯ層、及び「他の実施例２」として、第1の実施形態と同様に、溶液法によって形成したビスマス（Ｂｉ）と亜鉛（Ｚｎ）とニオブ（Ｎｂ）とからなる複合酸化物（ＢＺＮＯ層）の結果が合わせて示されている。また、この他の実施例２における複合酸化物の前駆体溶液は、ビスマス（Ｂｉ）を含む前駆体の例は、オクチル酸ビスマスである。その他の例として、塩化ビスマス、硝酸ビスマス、又は各種のビスマスアルコキシドが採用され得る。また、亜鉛（Ｚｎ）を含む前駆体の例は、塩化亜鉛である。その他の例として、硝酸亜鉛、酢酸亜鉛、又は各種の亜鉛アルコキシド（例えば、亜鉛イソプロポキシド、亜鉛ブトキシド、亜鉛エトキシド、亜鉛メトキシエトキシド）が採用され得る。なお、亜鉛（Ｚｎ）を含む前駆体として酢酸亜鉛の採用する場合、亜鉛の溶解性を高めるため、酢酸亜鉛中に添加物モノエタノールアミンを少量加えることは好適な一態様である。その他の添加物として、ジエチルアミノエタノール、アセチルアセトン、又はジエタノールアミンなども採用できる。また、ニオブ（Ｎｂ）を含む前駆体の例は、オクチル酸ニオブである。その他の例として、塩化ニオブ、硝酸ニオブ、又は各種のニオブアルコキシド（例えば、ニオブイソプロポキシド、ニオブブトキシド、ニオブエトキシド、ニオブメトキシエトキシド）が採用され得る。
　図６に示すように、本実施形態の第１酸化物層３２及びスパッタリング法によるＢＮＯ層（他の実施例１）は、他の実施例２に対してｔａｎδ値、すなわち誘電損失が少ないことが分かった。さらに組成は同じであっても、溶液法によって形成された第１酸化物層３２は、スパッタリング法によるＢＮＯ層（他の実施例１）よりも、さらに誘電損失が少ないことが明らかとなった。
　上述のとおり、溶液法によって形成された第１酸化物層３２は、比誘電率が高いうえに誘電損失が少ないという特性を備えている。加えて、真空装置等の複雑で高価な設備を要することなく比較的短時間で形成されるため、工業性ないし量産性に優れた薄膜トランジスタの提供に大きく貢献する。同様に、溶液法によって形成された第２酸化物層３４，２３４，３３４，４３４、チャネル用酸化物４０、及びゲート電極用酸化物２０，２２０も、真空装置等の複雑で高価な設備を要することなく比較的短時間で形成されるため、工業性ないし量産性に優れた薄膜トランジスタの提供に大きく貢献する。従って、溶液法を用いて形成した第１酸化物層３２を備える薄膜トランジスタは、その第１酸化物層３２中に亜鉛（Ｚｎ）を含まずに薄膜トランジスタの高性能化を実現することができる点で優れているといえる。なお、上述の「他の実施例２」で採用したＢＺＮＯ膜は、誘電損失の観点では第１酸化物層３２（つまり、ＢＮＯ層）に劣るが、ＢＺＮＯ膜を用いた薄膜トランジスタのリーク電流が比較的少ないため、ＢＺＮＯ膜もＢＮＯ層に代替し得る一例である。
＜第５の実施形態＞
　本実施形態では、主として、第１の実施形態における一部の層の形成過程において型押し加工が施されている点を除いて、第１の実施形態と同様である。したがって、第１の実施形態と重複する説明は省略され得る。
　［薄膜トランジスタ５００の製造工程］
　図７Ａ～図７Ｇは、それぞれ、本実施形態における薄膜トランジスタ５００の製造方法の一過程を示す断面模式図である。また、図面を簡略化するため、各電極からの引き出し電極のパターニングについての記載は省略する。
（１）ゲート電極の形成
　本実施形態では、まず、基材であるＳｉＯ２／Ｓｉ基板（以下、単に「基板」ともいう）２１０上に、公知のスピンコーティング法により、ランタン（Ｌａ）を含む前駆体及びニッケル（Ｎｉ）を含む前駆体を溶質とする前駆体溶液を出発材とするゲート電極用前駆体層５２０ａを形成する。その後、予備焼成として、約５分間、ゲート電極用前駆体層５２０ａを大気中において１５０℃に加熱する。この予備焼成により、ゲート電極用前駆体層５２０ａ中の溶媒を十分に蒸発させるとともに、将来的な塑性変形を可能にする特性を発現させるために好ましいゲル状態（熱分解前であって有機鎖が残存している状態と考えられる）を形成することができる。前述の観点をより確度高く実現するから言えば、予備焼成温度は、８０℃以上２５０℃以下が好ましい。その後、ゲート電極のパターニングを行うために、図７Ａに示すように、２００℃に加熱した状態で、ゲート電極用型Ｍ１を用いて、５ＭＰａの圧力で型押し加工を施す。その結果、本実施形態のゲート電極用型Ｍ１により、層厚が約１００ｎｍ～約３００ｎｍの厚層部と層厚が約１０ｎｍ～約１００ｎｍの薄層部とを備えるゲート電極用前駆体層５２０ａが形成される。
　また、発明者らの研究によれば、上述の型押し加工の際、ゲート電極用前駆体層５２０ａを８０℃以上３００℃以下の範囲内で加熱することにより、ゲート電極用前駆体層５２０ａの塑性変形能力が高くなるとともに、主溶媒を十分に除去できることが明らかとなった。従って、ゲート電極用前駆体層５２０ａを、型押し加工の際、８０℃以上３００℃以下の範囲内で加熱することは好ましい一態様である。ここで、型押し加工時の加熱温度が８０℃未満である場合には、ゲート電極用前駆体層５２０ａ前駆体層の温度が低下することに起因して各前駆体層の塑性変形能力が低下することになるため、型押し構造の成型時の成型の実現性、又は成型後の信頼性ないし安定性が乏しくなる。また、型押し加工時の加熱温度が３００℃を超える場合には、塑性変形能の根源である有機鎖の分解（酸化熱分解）が進むため、塑性変形能力が低下するからである。さらに、前述の観点から言えば、ゲート電極用前駆体層５２０ａを、型押し加工の際、１００℃以上２５０℃以下の範囲内で加熱することは、さらに好ましい一態様である。
　その後、ゲート電極用前駆体層５２０ａを全面エッチングすることにより、図７Ｂに示すように、ゲート電極に対応する領域以外の領域からゲート電極用前駆体層５２０ａを除去する（ゲート電極用前駆体層５２０ａの全面に対するエッチング工程）。なお、本実施形態のエッチング工程は、真空プロセスを用いることないウェットエッチング技術を用いて行われたが、プラズマを用いた、いわゆるドライエッチング技術によってエッチングされることを妨げない。なお、プラズマ処理を大気圧下において行う公知技術を採用することも可能である。
　さらにその後、本焼成として、ゲート電極用前駆体層５２０ａを、酸素雰囲気中、約１５分間、５８０℃に加熱することにより、図７Ｃに示すように、基板２１０上に、ランタン（Ｌａ）とニッケル（Ｎｉ）とからなるゲート電極用酸化物層５２０（但し、不可避不純物を含み得る。以下、同じ。）が形成される。
（２）ゲート絶縁層の形成
　次に、基板２１０及びパターニングされたゲート電極用酸化物層５２０上に、第１の実施形態と同様に、ビスマス（Ｂｉ）を含む前駆体及びニオブ（Ｎｂ）を含む前駆体を溶質とする前駆体溶液を出発材とする第１前駆体層３２ａを形成する。第１の実施形態と同様に予備焼成を行った後、本焼成として、第１前駆体層３２ａを、酸素雰囲気中、約２０分間、５５０℃に加熱した。
　その後、第１酸化物層３２上に、第１の実施形態と同様に、ランタン（Ｌａ）を含む前駆体及びタンタル（Ｔａ）を含む前駆体を溶質とする前駆体溶液を出発材とする第２前駆体層３４ａを形成する。第１の実施形態と同様に予備焼成を行った後、本焼成として、第２前駆体層３４ａを、酸素雰囲気中、約１５分間、５５０℃に加熱した。その結果、図７Ｄに示すように、第１酸化物層３２上に、ランタン（Ｌａ）とタンタル（Ｔａ）とからなる第２酸化物層３４（不可避不純物を含み得る。以下、同じ。）が形成される。
　ところで、本実施形態の薄膜トランジスタ５００においても、上述の第１酸化物層３２と第２酸化物層３４との積層酸化物がゲート絶縁層３０として用いられることになる。なお、本実施形態における第１酸化物層３２の厚みは約１８０ｎｍであり、第２酸化物層３４の厚みは約２０ｎｍであった。
（３）チャネルの形成
　その後、第２酸化物層３４上に、第１の実施形態と同様に、インジウム（Ｉｎ）を含む前駆体及び亜鉛（Ｚｎ）を含む前駆体を溶質とするチャネル用前駆体溶液を出発材とするチャネル用前駆体層が形成する。その後、第１の実施形態と同様に予備焼成及び本焼成が行われる。その結果、第２酸化物層３４上に、インジウム（Ｉｎ）と亜鉛（Ｚｎ）とからなるチャネル用酸化物層４０（不可避不純物を含み得る。以下、同じ。）が形成される。なお、本実施形態のチャネル用酸化物層４０の厚みは約２０ｎｍであった。
　なお、本実施形態では、チャネルのパターニングをー行うために、チャネル用前駆体層に対する予備焼成の後に、ゲート電極のパターニングと同様に、チャネル専用の型（図示しない）を用いて型押し加工を施すことも、採用し得る他の一態様である。すなわち、チャネル用前駆体溶液を出発材とするチャネル用前駆体層を、チャネル用酸化物４０を形成する前に、酸素含有雰囲気中において、８０℃以上３００℃以下で加熱した状態で型押し加工を施すことにより、チャネル用前駆体層に対して型押し構造を形成する型押し工程をさらに含むことも、採用し得る他の一態様である。また、チャネルを形成するための型押し加工に対しても、ゲート電極のパターニングと同様の好適な加熱温度範囲や圧力等の諸条件が適用し得る。
（４）ソース電極及びドレイン電極の形成
　本実施形態では、その後、溶液法を採用した上で型押し加工を施すことにより、ＩＴＯ層からなるソース電極及びドレイン電極が形成される。具体的には、以下のとおりである。
　まず、チャネル用酸化物層４０上に、公知のスピンコーティング法により、インジウム（Ｉｎ）を含む前駆体及び錫（Ｓｎ）を含む前駆体を溶質とするソース／ドレイン電極用前駆体溶液（以下、ソース／ドレイン電極用前駆体の溶液に対して同じ。）を出発材とするソース／ドレイン電極用前駆体層５５０ａを形成する。
　ここで、本実施形態におけるソース／ドレイン電極用酸化物層５５０のためのインジウム（Ｉｎ）を含む前駆体の例として、酢酸インジウム、硝酸インジウム、塩化インジウム、又は各種のインジウムアルコキシド例えば、インジウムイソプロポキシド、インジウムブトキシド、インジウムエトキシド、インジウムメトキシエトキシド）が採用され得る。また、本実施形態におけるソース／ドレイン電極用酸化物層５５０のための錫（Ｓｎ）を含む前駆体の例として、酢酸錫、硝酸錫、塩化錫、又は各種の錫アルコキシド例えば、錫イソプロポキシド、錫ブトキシド、錫エトキシド、錫メトキシエトキシド）が採用され得る。
　その後、予備焼成として、約５分間、ソース／ドレイン電極用前駆体層５５０ａを大気中において１５０℃に加熱する。その後、ソース／ドレイン電極のパターニングを行うために、図７Ｅに示すように、２００℃に加熱した状態で、ソース／ドレイン電極用型Ｍ２を用いて、５ＭＰａの圧力で型押し加工を施す。その結果、将来的にソース電極及びドレイン電極となる領域（図７Ｆの（ａ））上には、約１００ｎｍ～約３００ｎｍの層厚のソース／ドレイン電極用前駆体層５５０ａが形成される。また、将来的にチャネル用酸化物層４０が残される領域（図７Ｆの（ｂ））上には、約１０ｎｍ～約１００ｎｍの層厚のソース／ドレイン電極用前駆体層５５０ａが形成される。一方、将来的にチャネル用酸化物層４０が取り除かれる領域（図７Ｆの（ｃ））上には、約１０ｎｍ～約１００ｎｍの層厚のソース／ドレイン電極用前駆体層５５０ａが形成される。なお、ソース／ドレイン電極用型Ｍ２を用いて、１ＭＰａ以上２０ＭＰａ以下の圧力で型押し加工を施すことにより、本実施形態の効果の少なくとも一部が奏され得る。
　その後、本焼成として、ソース／ドレイン電極用前駆体層５５０ａを、大気中で、約５分間、２５０℃以上４００℃以下に加熱することによりソース／ドレイン電極用酸化物層５５０が形成される。
　その後、ソース／ドレイン電極用酸化物層５５０の全面に対して、アルゴン（Ａｒ）プラズマによるドライエッチングを行う。その結果、最も薄い領域（図７Ｆの（ｃ））のソース／ドレイン電極用酸化物層５５０が最初にエッチングされ、その後継続して、露出したチャネル用酸化物層４０がエッチングされることになる。続いて、２番目に薄い領域（図７Ｆの（ｂ））のソース／ドレイン電極用酸化物層５５０がエッチングされるとともに、最も薄い領域（図７Ｆの（ｃ））におけるチャネル用酸化物層４０がエッチングされたときに、プラズマ処理を停止する。このように、本実施形態では、上述の領域（ｂ）と領域（ｃ）の各層厚を調整することにより、領域（ｂ）のチャネル用酸化物層４０を残した状態で、領域（ｃ）のチャネル用酸化物層４０が取り除かれる。その結果、図７Ｇに示すように、チャネル領域自身の分離が実現されるとともに、ソース電極５５４及びドレイン電極５５２がチャネル領域を介して完全に分離されるように形成される。
　本実施形態では、さらに、窒素雰囲気中で、約１５分間、５００℃に加熱することにより、本実施形態の薄膜トランジスタ５００が製造される。この加熱処理により、ＩＴＯ中の酸素が欠損し、この欠損が導電性の酸素欠損キャリアとなるため、導電性向上が図られる。図８は、本実施形態で製造された薄膜トランジスタ５００の光学顕微鏡による平面写真である。図８に示すように、本実施形態の型押し工程によって、サブミクロンオーダー（具体的には、約５００ｎｍ）のチャネル領域の分離が実現されたことは特筆に値する。また、本実施形態において形成されたソース電極５５４及びドレイン電極５５２の抵抗率は、１０－３Ωｃｍのオーダー以下であった。
　なお、本実施形態のエッチング工程は、アルゴン（Ａｒ）プラズマによるドライエッチングによってエッチングされたが、真空プロセスを用いることないウェットエッチング技術を用いて行われることを妨げない。
　また、発明者らの研究によれば、上述の予備焼成の際、ソース／ドレイン電極用前駆体層５５０ａを８０℃以上２５０℃以下の範囲内で加熱することにより、ソース／ドレイン電極用前駆体層５５０ａの塑性変形能力が高くなるとともに、主溶媒を十分に除去できることが明らかとなった。従って、ソース／ドレイン電極用前駆体層５５０ａを、８０℃以上２５０℃以下の範囲内で加熱することは好ましい一態様である。なお、前述の予備焼成の際の温度範囲の上限及び加減についての根拠は、上述のゲート電極用前駆体層５２０ａの予備焼成に関する根拠と同じである。また、ソース／ドレイン電極用前駆体層５５０ａの加熱温度のより好ましい範囲は、１００℃以上２５０℃以下である。
　上述のように、本実施形態では、一部の酸化物層に対して型押し加工を施すことによって型押し構造を形成する、「型押し工程」が採用されている。この型押し工程が採用されることにより、真空プロセスやフォトリソグラフィー法を用いたプロセス、あるいは紫外線の照射プロセス等、比較的長時間、及び／又は高価な設備を必要とするプロセスが不要になる。また、本実施形態では、ソース電極及びドレイン電極も溶液法によって形成されているため、ゲート電極、ゲート絶縁膜、チャネル、ソース電極、及びドレイン電極というデバイスを構成する全ての酸化物層が溶液法によって形成されている点は、特筆に値する。従って、本実施形態の薄膜トランジスタ５００は、極めて工業性ないし量産性に優れている。
［第５の実施形態における薄膜トランジスタ５００の特性］
　上述の第５の実施形態における薄膜トランジスタ５００のＶｇ－Ｉｄ特性について調べた結果、トランジスタとしての良好な特性が得られた。
　図９は、薄膜トランジスタ５００のＶｇ－Ｉｄ特性を示すグラフである。また、表３は、薄膜トランジスタ５００における、サブスレッショルド特性（ＳＳ）、電界効果移動度（μＦＥ）に関する特性を示している。なお、図９におけるＶＤは、薄膜トランジスタ５００のソース電極とドレイン電極間に印加された電圧（Ｖ）である。
Figure JPOXMLDOC01-appb-T000003
　図９及び表３に示すように、薄膜トランジスタ５００のＯＮ／ＯＦＦ比は、概ね１０６のオーダーであることが分かる。上述のとおり、薄膜トランジスタ５００は、それを構成する各層が酸化物層であるとともに、溶液法及び型押し加工を採用することによって形成されているが、トランジスタとしての機能を発揮し得ることが確認された。
＜第６の実施形態＞
　本実施形態では、主として、第５の実施形態におけるゲート絶縁層の形成過程において型押し加工が施されている点を除いて、第５の実施形態と同様である。したがって、第１又は第５の実施形態と重複する説明は省略され得る。
　［薄膜トランジスタ６００の製造工程］
　図１０Ａ～図１０Ｄは、それぞれ、本実施形態における薄膜トランジスタ６００の製造方法の一過程を示す断面模式図である。また、図面を簡略化するため、各電極からの引き出し電極のパターニングについての記載は省略する。
（１）ゲート電極の形成
　本実施形態では、第５の実施形態と同様に、まず、基材であるＳｉＯ２／Ｓｉ基板２１０上にゲート電極用前駆体層５２０ａを形成する。その後、予備焼成として、約５分間、ゲート電極用前駆体層５２０ａを８０℃以上２５０℃以下に加熱する。その後、ゲート電極のパターニングを行うために、図１０Ａに示すように、８０℃以上３００℃以下に加熱した状態で、ゲート電極用型Ｍ１を用いて、１ＭＰａ以上２０ＭＰａ以下の圧力で型押し加工を施す。その結果、本実施形態のゲート電極用型Ｍ１により、層厚が約１００～約３００ｎｍの厚層部と層厚が約１０ｎｍ～約１００ｎｍの薄層部とを備えるゲート電極用前駆体層５２０ａが形成される。
　その後、ゲート電極用前駆体層５２０ａを全面エッチングすることにより、ゲート電極に対応する領域以外の領域からゲート電極用前駆体層５２０ａを除去する（ゲート電極用前駆体層５２０ａの全面に対するエッチング工程）。その後、第５の実施形態と同様に本焼成することにより、基板２１０上に、ランタン（Ｌａ）とニッケル（Ｎｉ）とからなるゲート電極用酸化物層５２０（但し、不可避不純物を含み得る。以下、同じ。）が形成される。
（２）ゲート絶縁層の形成
　次に、基板２１０及びパターニングされたゲート電極用酸化物層５２０上に、第１の実施形態と同様に、ビスマス（Ｂｉ）を含む前駆体及びニオブ（Ｎｂ）を含む前駆体を溶質とする前駆体溶液を出発材とする第１前駆体層６３２ａを形成する。その後、酸素含有雰囲気中で、８０℃以上２５０℃以下に加熱した状態で予備焼成を行う。
　続いて、第１前駆体層６３２ａ上に、第１の実施形態と同様に、ランタン（Ｌａ）を含む前駆体及びタンタル（Ｔａ）を含む前駆体を溶質とする前駆体溶液を出発材とする第２前駆体層６３４ａを形成する。その後、酸素含有雰囲気中で、８０℃以上２５０℃以下に加熱した状態で予備焼成を行う。
　本実施形態では、予備焼成のみを行った積層状態の第１前駆体層６３２ａ及び第２前駆体層６３４ａに対して、型押し加工を施す。具体的には、ゲート絶縁層のパターニングを行うため、図１０Ｂに示すように、８０℃以上３００℃以下に加熱した状態で、ゲート絶縁層用型Ｍ３を用いて、１ＭＰａ以上２０ＭＰａ以下の圧力で型押し加工を施す。その結果、本実施形態のゲート絶縁層用型Ｍ３により、いずれも、層厚が約１００ｎｍ～約３００ｎｍの厚層部と層厚が約１０ｎｍ～約１００ｎｍの薄層部とを備える、第１前駆体層６３２ａと第２前駆体層６３４ａとの積層構造を備えたゲート絶縁層用前駆体層６３０ａが形成される。
　その後、ゲート絶縁層用前駆体層６３０ａを全面エッチングすることにより、図１０Ｃに示すように、ゲート絶縁層６３０に対応する領域以外の領域からゲート絶縁層用前駆体層６３０ａを除去する（ゲート絶縁層用前駆体層６３０ａの全面に対するエッチング工程）。なお、本実施形態のゲート絶縁層用前駆体層６３０ａのエッチング工程は、真空プロセスを用いることないウェットエッチング技術を用いて行われたが、プラズマを用いた、いわゆるドライエッチング技術によってエッチングされることを妨げない。
　その後、約２０分間、５５０℃で本焼成することにより、ゲート電極用酸化物層５２０上に、第１酸化物層６３２と第２酸化物層６３４との積層酸化物を備えたゲート絶縁層６３０（但し、不可避不純物を含み得る。以下、同じ。）が形成される。なお、本実施形態における第１酸化物層６３２の厚みは約５０ｎｍ～約２５０ｎｍであり、第２酸化物層６３４の厚みは約５ｎｍ～約５０ｎｍであった。
（３）チャネル、ソース電極、及びドレイン電極の形成
　その後、第５の実施形態と同様に、チャネル用酸化物層４０が形成された後、ソース電極５５４及びドレイン電極５５２がチャネル領域を介して完全に分離されるように形成される。その結果、図１０Ｅに示す薄膜トランジスタ６００が製造される。従って、上述のとおり、溶液法及び型押し工程を採用することにより、ゲート電極、ゲート絶縁層、チャネル、ソース電極、及びドレイン電極が、いずれも簡便にパターニングされ得るため、本実施形態の薄膜トランジスタ６００は、極めて工業性ないし量産性に優れている。
＜第７の実施形態＞
　本実施形態では、主として、第２の実施形態におけるチャネルの材料が酸化インジウムである点を除いて、第２の実施形態と同様である。したがって、第１又は第２の実施形態と重複する説明は省略され得る。
　図１Ｍは、本実施形態の薄膜トランジスタ７００の構造を示す断面模式図についても示している。但し、本実施形態の薄膜トランジスタ７００のチャネルの材料は、上述のとおり酸化インジウムである。
　本実施形態のチャネルの形成工程においては、まず、第２酸化物層３４上に、公知のスピンコーティング法により、インジウム（Ｉｎ）を含む前駆体を溶質とするチャネル用前駆体溶液を出発材とするチャネル用前駆体層を形成ずる。その後、予備焼成として、この前駆体層を約５分間、２５０℃に加熱する。その後、本焼成として、この前駆体層を、酸素雰囲気中、約１５分間、３５０℃以上５５０℃以下に加熱することにより、第２酸化物層３４上に、酸化インジウムからなるチャネル用酸化物層７４０が形成される。なお、チャネル用酸化物層７４０の厚みは約２０ｎｍであった。
　ここで、本実施形態におけるチャネル用酸化物層７４０のためのインジウム（Ｉｎ）を含む前駆体の例は、インジウムアセチルアセトナートである。その他の例として、硝酸インジウム、塩化インジウム、又は各種のインジウムアルコキシド（例えば、インジウムイソプロポキシド、インジウムブトキシド、インジウムエトキシド、インジウムメトキシエトキシド）が採用され得る。
　また、本実施形態のチャネル用酸化物層７４０と同様の製造工程と同様の工程によって形成された酸化インジウム層のＸ線回折（ＸＲＤ）を調査したところ、興味深い結果が得られた。図１１Ａは、薄膜トランジスタ７００におけるチャネルの製造工程と同様の工程によって形成された酸化インジウム層のＸ線回折（ＸＲＤ）の結果を示すグラフである。比較のために、図１１Ｂには、第１の実施形態における薄膜トランジスタにおけるチャネルの製造工程と同様の工程によって形成されたＩＺＯ層のＸ線回折（ＸＲＤ）の結果が示されている。
　図１１Ａでは、Ｉｎ２Ｏ３（２２２）を示すと考えられる（ａ）が示すピークと、Ｉｎ２Ｏ３（４００）を示すと考えられる（ｂ）が示すピークが確認された。従って、本実施形態のチャネル用酸化物層７４０は少なくとも結晶性を有していることが分かった。一方、図１１Ｂでは、既に述べたとおり、ピークは確認されなかったため、少なくとも本測定の範囲においてアモルファス状であることが確認された。なお、図１１Ａにおける（ｃ）のピークは、酸化インジウム層が形成された基板上の酸化シリコン（ＳｉＯ２）に由来するピークであり、図１１Ｂにおける（ｄ）のピークは、ＩＺＯ層が形成された基板（石英）に由来するピークである。
　次に、本実施形態の薄膜トランジスタ７００の電気特性を調査した。図１２は、本実施形態における薄膜トランジスタ７００のＶｇ－Ｉｄ特性を示すグラフである。また、表４は、薄膜トランジスタ７００における、サブスレッショルド特性（ＳＳ）、電界効果移動度（μＦＥ）に関する特性を示している。
Figure JPOXMLDOC01-appb-T000004
　図１２及び表４に示すように、薄膜トランジスタ７００のＯＮ／ＯＦＦ比は、１０７のオーダーを超える値であることが分かった。また、その他の電気特性もトランジスタとして良好な結果であることが確認された。
　従って、薄膜トランジスタ７００は、その構成の一部であるチャネルが結晶性を有している場合であっても、良好な電気特性が得られることが確認された。
＜その他の実施形態＞
　ところで、上述の各実施形態における効果を適切に奏させるために、第１前駆体溶液の溶媒は、エタノール、プロパノール、ブタノール、２－メトキシエタノール、２－エトキシエタノール、２－ブトキシエタノールの群から２種が選択されるアルコールの混合溶媒であることが好ましい。また、第２前駆体溶液の溶媒は、エタノール、プロパノール、ブタノール、２－メトキシエタノール、２－エトキシエタノール、２－ブトキシエタノールの群から選択される１種のアルコール溶媒、又は酢酸、プロピオン酸、オクチル酸の群から選択される１種のカルボン酸たる溶媒であることが好ましい。また、チャネル用前駆体溶液の溶媒は、エタノール、プロパノール、ブタノール、２－メトキシエタノール、２－エトキシエタノール、２－ブトキシエタノールの群から選択される１種のアルコール溶媒、又は酢酸、プロピオン酸、オクチル酸の群から選択される１種のカルボン酸たる溶媒であることが好ましい。
　加えて、上述の各実施形態における効果を適切に奏させるために、ゲート電極用前駆体溶液の溶媒は、エタノール、プロパノール、ブタノール、２－メトキシエタノール、２－エトキシエタノール、２－ブトキシエタノールの群から選択される１種のアルコール溶媒、又は酢酸、プロピオン酸、オクチル酸の群から選択される１種のカルボン酸である溶媒であることが好ましい。また、ソース／ドレイン電極用前駆体溶液の溶媒は、エタノール、プロパノール、ブタノール、２－メトキシエタノール、２－エトキシエタノール、２－ブトキシエタノールの群から選択される１種のアルコール溶媒、又は酢酸、プロピオン酸、オクチル酸の群から選択される１種のカルボン酸である溶媒であることが好ましい。
　また、上述の各実施形態においては、溶液法における本焼成として、第1酸化物を形成するための加熱温度が４５０℃以上７００℃以下であれば、上述の各実施形態の少なくとも一部の効果が奏され得る。また、溶液法における本焼成として、第２酸化物を形成するための加熱温度が２５０℃以上７００℃以下であれば、上述の各実施形態の少なくとも一部の効果が奏され得る。また、溶液法における本焼成として、チャネル用酸化物を形成するための加熱温度が２５０℃以上７００℃以下であれば、上述の各実施形態の少なくとも一部の効果が奏され得る。
　加えて、上述の各実施形態においては、溶液法における本焼成として、ゲート電極用酸化物を形成するための加熱温度が５００℃以上９００℃以下であれば、上述の各実施形態の少なくとも一部の効果が奏され得る。また、溶液法における本焼成として、ソース／ドレイン電極用酸化物を形成するための加熱温度が４５０℃以上７００℃以下であれば、上述の各実施形態の少なくとも一部の効果が奏され得る。
　また、上述の第５及び第６の実施形態では、幾つかの酸化物層の形成の際に、型押し加工を施す「型押し工程」が行われている。この型押し工程における圧力は、代表的に例示されている５ＭＰａには限定されない。幾つかの例で既に述べたとおり、この型押し工程における圧力が１ＭＰａ以上２０ＭＰａ以下の範囲内の圧力であれば、上述の各実施形態の少なくとも一部の効果が奏され得る。
　上述の第５及び第６の実施形態では、高い塑性変形能力を得た各前駆体層に対して型押し加工を施すこととしている。その結果、型押し加工を施す際に印加する圧力を１ＭＰａ以上２０ＭＰａ以下という低い圧力であっても、各前駆体層が型の表面形状に追随して変形するようになり、所望の型押し構造を高い精度で形成することが可能となる。また、その圧力を１ＭＰａ以上２０ＭＰａ以下という低い圧力範囲に設定することにより、型押し加工を施す際に型が損傷し難くなるとともに、大面積化にも有利となる。
　ここで、上記の圧力を「１ＭＰａ以上２０ＭＰａ以下」の範囲内としたのは、以下の理由による。まず、その圧力が１ＭＰａ未満の場合には、圧力が低すぎて各前駆体層を型押しすることができなくなる場合があるからである。他方、その圧力が２０ＭＰａもあれば、十分に前駆体層を型押しすることができるため、これ以上の圧力を印加する必要がないからである。前述の観点から言えば、上述の第５及び第６の実施形態における型押し工程においては、２ＭＰａ以上１０ＭＰａ以下の範囲内にある圧力で型押し加工を施すことがより好ましい。
　また、上述の各実施形態における各酸化物層を形成するための予備焼成の際、予備焼成温度は、もっとも好ましくは、１００℃以上２５０℃以下である。これは、各種の前駆体層中の溶媒をより確度高く蒸発させることが出来るからである。また、特に、その後に型押し工程を行う場合は、前述の温度範囲で予備焼成を行うことにより、将来的な塑性変形を可能にする特性を発現させるためにより好ましいゲル状態（熱分解前であって有機鎖が残存している状態と考えられる）を形成することができる。
　また、上述の第５及び第６の実施形態における型押し工程において、予め８０℃以上３００℃以下に加熱した型（代表的には、ゲート電極用型Ｍ１、ソース／ドレイン電極用型Ｍ２、又はゲート絶縁層用型Ｍ３）を用いて型押し加工を施すことは、他の好ましい一態様である。
　型の好適な温度を８０℃以上３００℃以下としたのは、以下の理由による。まず、８０℃未満の場合には、各前駆体層の温度が低下することに起因して各前駆体層の塑性変形能力が低下することになる。加えて、３００℃を超える場合には、各前駆体層の固化反応が進みすぎることに起因して各前駆体層の塑性変形能力が低下する。上記観点から言えば、型押し工程において、１００℃以上２５０℃以下に加熱した型を用いて型押し加工を施すことがより好ましい。
　また、上述の型押し工程において、予め、型押し面が接触することになる各前駆体層の表面に対する離型処理及び／又はその型の型押し面に対する離型処理を施しておき、その後、各前駆体層に対して型押し加工を施すことが好ましい。そのような処理を施すことにより、各前駆体層と型との間の摩擦力を低減することができるため、各前駆体層に対してより一層精度良く型押し加工を施すことが可能となる。なお、離型処理に用いることができる離型剤としては、界面活性剤（例えば、フッ素系界面活性剤、シリコーン系界面活性剤、ノニオン系界面活性剤等）、フッ素含有ダイヤモンドライクカーボン等を例示することができる。
　また、上述の各実施形態における各前駆体層に対する型押し工程と本焼成の工程との間に、型押し加工が施された各前駆体層（例えば、ゲート電極用前駆体層）のうち最も層厚が薄い領域においてその前駆体層が除去される条件で、その前駆体層を全体的にエッチングする工程が含まれることは、より好ましい一態様である。これは、各前駆体層を本焼成した後にエッチングするよりも容易に不要な領域を除去することが可能なためである。従って、上述の各実施形態において、本焼成後に全面エッチングを行っている工程の代わりに、前述のより好ましい一態様を採用することができる。
　以上述べたとおり、上述の各実施形態の開示は、それらの実施形態の説明のために記載したものであって、本発明を限定するために記載したものではない。加えて、各実施形態の他の組合せを含む本発明の範囲内に存在する変形例もまた、特許請求の範囲に含まれるものである。

Claims (28)

  1. 　ゲート電極とチャネルとの間に、
    　前記ゲート電極に接する、ビスマス（Ｂｉ）とニオブ（Ｎｂ）とからなる酸化物、又はビスマス（Ｂｉ）と亜鉛（Ｚｎ）とニオブ（Ｎｂ）とからなる酸化物である第１酸化物（不可避不純物を含み得る）の層と、前記チャネルに接する、ランタン（Ｌａ）とタンタル（Ｔａ）とからなる酸化物、ランタン（Ｌａ）とジルコニウム（Ｚｒ）とからなる酸化物、及びストロンチウム（Ｓｒ）とタンタル（Ｔａ）とからなる酸化物の群から選択される１種の第２酸化物（不可避不純物を含み得る）の層との積層酸化物を備え、
    　前記チャネルが、チャネル用酸化物（不可避不純物を含み得る）である、
    　薄膜トランジスタ。
  2. 　前記チャネル用酸化物が、アモルファス状である、
    　請求項１に記載の薄膜トランジスタ。
  3. 　前記チャネルが、インジウム（Ｉｎ）と亜鉛（Ｚｎ）とからなる酸化物、ガリウム（Ｇａ）と亜鉛（Ｚｎ）とからなる酸化物、アルミニウム（Ａｌ）と亜鉛（Ｚｎ）とからなる酸化物、亜鉛（Ｚｎ）と錫（Ｓｎ）とからなる酸化物、亜鉛（Ｚｎ）とインジウム（Ｉｎ）と錫（Ｓｎ）とからなる酸化物、インジウム（Ｉｎ）とガリウム（Ｇａ）と亜鉛（Ｚｎ）とからなる酸化物、ランタン（Ｌａ）とインジウム（Ｉｎ）と亜鉛（Ｚｎ）とからなる酸化物、ハフニウム（Ｈｆ）とインジウム（Ｉｎ）と亜鉛（Ｚｎ）とからなる酸化物、スカンジウム（Ｓｃ）とインジウム（Ｉｎ）と亜鉛（Ｚｎ）とからなる酸化物、及び酸化インジウムの群から選択される１種のチャネル用酸化物である、
    　請求項１に記載の薄膜トランジスタ。
  4. 　前記ゲート電極が、ランタン（Ｌａ）とニッケル（Ｎｉ）とからなる酸化物、アンチモン（Ｓｂ）と錫（Ｓｎ）とからなる酸化物、及びインジウム（Ｉｎ）と錫（Ｓｎ）とからなる酸化物の群から選択される１種のゲート電極用酸化物（不可避不純物を含み得る）である、
    　請求項１乃至請求項３のいずれか１項に記載の薄膜トランジスタ。
  5. 　ソース電極及びドレイン電極をさらに備えるとともに、
    　前記ソース電極及び前記ドレイン電極が、インジウム（Ｉｎ）と錫（Ｓｎ）とからなる酸化物（不可避不純物を含み得る）又はランタン（Ｌａ）とニッケル（Ｎｉ）とからなる酸化物（不可避不純物を含み得る）である、
    　請求項１乃至請求項４のいずれか１項に記載の薄膜トランジスタ。
  6. 　前記第２酸化物が、アモルファス状である、
    　請求項１乃至請求項５のいずれか１項に記載の薄膜トランジスタ。
  7. 　前記第１酸化物が、結晶相及びアモルファス相を含む、
    　請求項１乃至請求項６のいずれか１項に記載の薄膜トランジスタ。
  8. 　前記積層酸化物の合成容量が、５×１０－８Ｆ／ｃｍ２以上１×１０－６Ｆ／ｃｍ２以下である、
    　請求項１乃至請求項７のいずれか１項に記載の薄膜トランジスタ。
  9. 　前記積層酸化物の合成された誘電率が、６０以上２００以下
    である、
    　請求項１乃至請求項７のいずれか１項に記載の薄膜トランジスタ。
  10. 　前記チャネルの層の厚みが、５ｎｍ以上８０ｎｍ以下である、
    　請求項１乃至請求項８のいずれか１項に記載の薄膜トランジスタ。
  11. 　前記第１酸化物が、ビスマス（Ｂｉ）とニオブ（Ｎｂ）とからなる酸化物（不可避不純物を含み得る）であり、かつ前記ビスマス（Ｂｉ）が１としたときに前記ニオブ（Ｎｂ）の原子組成比が、０．３３以上３以下であり、
    　前記第２酸化物が、ランタン（Ｌａ）とタンタル（Ｔａ）とからなる酸化物（不可避不純物を含み得る）であり、かつ前記ランタン（Ｌａ）を１としたときの前記タンタル（Ｔａ）の原子組成比が、０．１１以上９以下である、
    　請求項１乃至請求項８のいずれか１項に記載の薄膜トランジスタ。
  12. 　前記チャネル用酸化物が、インジウム（Ｉｎ）と亜鉛（Ｚｎ）とからなる酸化物であり、かつ、前記インジウム（Ｉｎ）を１としたときの前記亜鉛（Ｚｎ）の原子組成比が、０．２５以上１以下である、
    　請求項１又は請求項２に記載の薄膜トランジスタ。
  13. 　ビスマス（Ｂｉ）を含む前駆体及びニオブ（Ｎｂ）を含む前駆体を溶質とする前駆体溶液、又はビスマス（Ｂｉ）を含む前駆体、亜鉛（Ｚｎ）を含む前駆体、及びニオブ（Ｎｂ）を含む前駆体を溶質とする前駆体溶液である第１前駆体溶液を出発材とする第１前駆体層を、酸素含有雰囲気中において加熱することにより、前記ビスマス（Ｂｉ）と前記ニオブ（Ｎｂ）、又は前記ビスマス（Ｂｉ）と前記亜鉛（Ｚｎ）と前記ニオブ（Ｎｂ）からなる第１酸化物（不可避不純物を含み得る）を、ゲート電極層に接するように形成する第１酸化物形成工程と、
    　ランタン（Ｌａ）を含む前駆体及びタンタル（Ｔａ）を含む前駆体を溶質とする前駆体溶液、ランタン（Ｌａ）を含む前駆体及びジルコニウム（Ｚｒ）を含む前駆体を溶質とする前駆体溶液、及びストロンチウム（Ｓｒ）を含む前駆体及びタンタル（Ｔａ）を含む前駆体を溶質とする前駆体溶液の群から選択される１種の第２前駆体溶液を出発材とする第２前駆体層を、酸素含有雰囲気中において加熱することにより、前記ランタン（Ｌａ）と前記タンタル（Ｔａ）、前記ランタン（Ｌａ）と前記ジルコニウム（Ｚｒ）、又は前記ストロンチウム（Ｓｒ）と前記タンタル（Ｔａ）とからなる第２酸化物（不可避不純物を含み得る）を、チャネルに接するように形成する第２酸化物形成工程とを、
    　前記ゲート電極層の形成工程とチャネル用酸化物（不可避不純物を含み得る）を形成する前記チャネルの形成工程との間に含む、
    　薄膜トランジスタの製造方法。
  14. 　前記チャネル用酸化物が、アモルファス状である、
    　請求項１３に記載の薄膜トランジスタの製造方法。
  15. 　前記チャネルの形成工程が、
    　インジウム（Ｉｎ）を含む前駆体及び亜鉛（Ｚｎ）を含む前駆体を溶質とする前駆体溶液、
    　ガリウム（Ｇａ）を含む前駆体及び亜鉛（Ｚｎ）を含む前駆体を溶質とする前駆体溶液、
    　アルミニウム（Ａｌ）を含む前駆体及び亜鉛（Ｚｎ）を含む前駆体を溶質とする前駆体溶液、
    　亜鉛（Ｚｎ）を含む前駆体及び錫（Ｓｎ）を含む前駆体を溶質とする前駆体溶液、
    　亜鉛（Ｚｎ）を含む前駆体、インジウム（Ｉｎ）を含む前駆体、及び錫（Ｓｎ）を含む前駆体を溶質とする前駆体溶液、
    　インジウム（Ｉｎ）を含む前駆体、ガリウム（Ｇａ）を含む前駆体、及び亜鉛（Ｚｎ）を含む前駆体を溶質とする前駆体溶液、
    　ランタン（Ｌａ）を含む前駆体、インジウム（Ｉｎ）を含む前駆体、及び亜鉛（Ｚｎ）を含む前駆体を溶質とする前駆体溶液、
    　ハフニウム（Ｈｆ）を含む前駆体、インジウム（Ｉｎ）を含む前駆体、及び亜鉛（Ｚｎ）を含む前駆体を溶質とする前駆体溶液、
    　スカンジウム（Ｓｃ）を含む前駆体、インジウム（Ｉｎ）を含む前駆体、及び亜鉛（Ｚｎ）を含む前駆体を溶質とする前駆体溶液、及び
    　インジウム（Ｉｎ）を含む前駆体
    の群から選択される１種のチャネル用前駆体溶液を出発材とするチャネル用前駆体層を、酸素含有雰囲気中において加熱することにより、
    　前記インジウム（Ｉｎ）と前記亜鉛（Ｚｎ）とからなる酸化物、前記ガリウム（Ｇａ）と前記亜鉛（Ｚｎ）とからなる酸化物、
    　前記アルミニウム（Ａｌ）と前記亜鉛（Ｚｎ）とからなる酸化物、
    　前記亜鉛（Ｚｎ）と前記錫（Ｓｎ）とからなる酸化物、
    　前記亜鉛（Ｚｎ）と前記インジウム（Ｉｎ）と前記錫（Ｓｎ）とからなる酸化物、
    　前記インジウム（Ｉｎ）と前記ガリウム（Ｇａ）と前記亜鉛（Ｚｎ）とからなる酸化物、
    　前記ランタン（Ｌａ）と前記インジウム（Ｉｎ）と前記亜鉛（Ｚｎ）とからなる酸化物、
    　前記ハフニウム（Ｈｆ）と前記インジウム（Ｉｎ）と前記亜鉛（Ｚｎ）とからなる酸化物、
    　前記スカンジウム（Ｓｃ）と前記インジウム（Ｉｎ）と前記亜鉛（Ｚｎ）とからなる酸化物、及び
    　酸化インジウム
    の群から選択される１種の前記チャネル用酸化物を形成する工程である、
    　請求項１３に記載の薄膜トランジスタの製造方法。
  16. 　前記第１酸化物を形成するための加熱温度が、４５０℃以上７００℃以下であり、
    　前記第２酸化物を形成するための加熱温度が、２５０℃以上７００℃以下であり、
    　前記チャネル用酸化物を形成するための加熱温度が、２５０℃以上７００℃以下である、
    　請求項１３乃至請求項１５のいずれか１項に記載の薄膜トランジスタの製造方法。
  17. 　前記ゲート電極層の形成工程が、
    　ランタン（Ｌａ）を含む前駆体及びニッケル（Ｎｉ）を含む前駆体を溶質とする前駆体溶液、アンチモン（Ｓｂ）を含む前駆体及び錫（Ｓｎ）を含む前駆体を溶質とする前駆体溶液、又はインジウム（Ｉｎ）を含む前駆体と錫（Ｓｎ）を含む前駆体を溶質とする前駆体溶液であるゲート電極用前駆体溶液を出発材とするゲート電極用前駆体層を、酸素含有雰囲気中において加熱することにより、前記ランタン（Ｌａ）と前記ニッケル（Ｎｉ）とからなる酸化物、前記アンチモン（Ｓｂ）と前記錫（Ｓｎ）とからなる酸化物、又は前記インジウム（Ｉｎ）と前記錫（Ｓｎ）とからなる酸化物であるゲート電極用酸化物（不可避不純物を含み得る）を形成する工程である、
    　請求項１３乃至請求項１６のいずれか１項に記載の薄膜トランジスタの製造方法。
  18. 　前記ゲート電極用酸化物を形成するための加熱温度が、５００℃以上９００℃以下である、
    　請求項１７に記載の薄膜トランジスタの製造方法。
  19. 　ソース電極及びドレイン電極を形成する工程をさらに含み、
    　前記ソース電極及びドレイン電極を形成する工程が、
    　インジウム（Ｉｎ）を含む前駆体及び錫（Ｓｎ）を含む前駆体を溶質とする前駆体溶液又はランタン（Ｌａ）を含む前駆体とニッケル（Ｎｉ）を含む前駆体を溶質とする前駆体溶液であるソース／ドレイン電極用前駆体溶液を出発材とするソース／ドレイン電極用前駆体層を、酸素含有雰囲気中において加熱することにより、前記インジウム（Ｉｎ）と前記錫（Ｓｎ）とからなる酸化物又はランタン（Ｌａ）とニッケル（Ｎｉ）とからなる酸化物であるソース／ドレイン電極用酸化物（不可避不純物を含み得る）を形成する工程である、
    　請求項１３乃至請求項１８のいずれか１項に記載の薄膜トランジスタの製造方法。
  20. 　前記ソース／ドレイン電極用酸化物を形成するための加熱温度が、４５０℃以上７００℃以下である、
    　請求項１９に記載の薄膜トランジスタの製造方法。
  21. 　前記第１酸化物形成工程又は前記第２酸化物形成工程において、
    　前記第１前駆体溶液を出発材とする第１前駆体層又は前記第２前駆体溶液を出発材とする第２前駆体層を、前記第１酸化物又は前記第２酸化物を形成する前に、酸素含有雰囲気中において、８０℃以上３００℃以下で加熱した状態で型押し加工を施すことにより、前記第１前駆体層又は前記第２前駆体層に対して型押し構造を形成する型押し工程をさらに含む、
    　請求項１３乃至請求項１５のいずれか１項に記載の薄膜トランジスタの製造方法。
  22. 　前記チャネルの形成工程において、
    　前記チャネル用前駆体溶液を出発材とするチャネル用前駆体層を、前記チャネル用酸化物を形成する前に、酸素含有雰囲気中において、８０℃以上３００℃以下で加熱した状態で型押し加工を施すことにより、前記チャネル用前駆体層に対して型押し構造を形成する型押し工程をさらに含む、
    　請求項１３乃至請求項１５のいずれか１項に記載の薄膜トランジスタの製造方法。
  23. 　前記ゲート電極層の形成工程において、
    　前記ゲート電極用前駆体溶液を出発材とするゲート電極用前駆体層を、前記ゲート電極用酸化物を形成する前に、酸素含有雰囲気中において、８０℃以上３００℃以下で加熱した状態で型押し加工を施すことにより、前記ゲート電極用前駆体層に対して型押し構造を形成する型押し工程をさらに含む、
    　請求項１７又は請求項１８に記載の薄膜トランジスタの製造方法。
  24. 　前記ソース電極及びドレイン電極を形成する工程において、
    　前記ソース／ドレイン電極用前駆体溶液を出発材とするソース／ドレイン電極用前駆体層を、前記ソース／ドレイン電極用酸化物を形成する前に、酸素含有雰囲気中において、８０℃以上３００℃以下で加熱した状態で型押し加工を施すことにより、前記ソース／ドレイン電極用前駆体層に対して型押し構造を形成する型押し工程をさらに含む、
    　請求項１９又は請求項２０に記載の薄膜トランジスタの製造方法。
  25. 　前記第２酸化物が、アモルファス状である、
    　請求項１３乃至請求項２４のいずれか１項に記載の薄膜トランジスタの製造方法。
  26. 　前記第１酸化物が、結晶相及びアモルファス相を含む、
    　請求項１３乃至請求項２５のいずれか１項に記載の薄膜トランジスタの製造方法。
  27. 　前記型押し工程において、１ＭＰａ以上２０ＭＰａ以下の範囲内の圧力で前記型押し加工を施す、
    　請求項１３乃至請求項２４のいずれか１項に記載の薄膜トランジスタの製造方法。
  28. 　前記型押し工程において、予め、８０℃以上３００℃以下の範囲内の温度に加熱した型を用いて前記型押し加工を施す、
    　請求項１３乃至請求項２４のいずれか１項に記載の薄膜トランジスタの製造方法。
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