WO2013073468A1 - 素子形成用基板及びその製造方法 - Google Patents

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池田　圭司
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独立行政法人産業技術総合研究所
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Definitions

  • the present invention relates to an element forming substrate in which a Ge layer or a SiGe layer is formed on an insulating film, and a manufacturing method thereof.
  • a GOI (or SGOI) substrate is used in which a Si substrate is used as a support substrate and Ge (or SiGe) having high mobility is formed on the surface of the substrate via an insulating film such as an oxide film (BOX).
  • This GOI (or SGOI) substrate is highly compatible with conventional Si-LSI, and can be further increased in speed and reduced in power consumption. Therefore, this GOI (or SGOI) substrate is attracting attention as a substrate material that brings new added value to LSI. Yes.
  • GOI and SGOI substrates are formed by an oxidation concentration method or a bonding method.
  • the oxidation concentration method has a problem of introducing crystal defects due to strain relaxation that occurs during the oxidation concentration method.
  • crystal defects are introduced by hydrogen ion implantation used for exfoliation of the original substrate after bonding. By introducing this crystal defect, a residual hole of about 10 17 cm ⁇ 3 is generated.
  • An object of the present invention is to provide an element forming substrate that can reduce the interface state density at the bonding interface and contribute to further lower power consumption and higher speed of LSI, and a method for manufacturing the same. It is in.
  • One embodiment of the present invention is an element formation substrate including a Ge layer or a SiGe layer bonded to a supporting substrate through an insulating film, and the insulating film includes a high dielectric constant insulating film or a Ge oxide film. It is characterized by a laminated structure of a plurality of films.
  • Another embodiment of the present invention is a method for manufacturing an element forming substrate having a Ge layer or a SiGe layer bonded to a support substrate via an insulating film, wherein the Si layer is formed on the surface of the Ge substrate.
  • a dielectric constant insulating film and the oxide film are contacted and bonded, and the Ge substrate bonded to the support substrate is thinned by polishing from the back side of the Ge substrate.
  • the insulating film between the Ge layer or the SiGe layer and the supporting substrate is replaced with a high dielectric constant insulating film or a Ge oxide film. It is set as the laminated structure containing.
  • the interface state density at the bonding interface can be reduced to 1 ⁇ 10 12 eV ⁇ 1 cm ⁇ 2 or less.
  • the electric field due to the back bias terminated at the interface state due to the reduction of the interface state density modulates the channel potential more efficiently. For this reason, the threshold modulation effect by the back bias increases.
  • the BOX layer is a laminated film of a high dielectric constant insulating film and SiO 2 , the electrical film thickness of the BOX layer can be reduced. As a result, the threshold modulation effect by the back bias is increased, and threshold modulation at a lower voltage is possible. As a result, further reduction in power consumption and speed of the LSI can be realized. Therefore, it is possible to contribute to further lower power consumption and higher speed of the LSI.
  • FIG. 1 and FIG. 2 are cross-sectional views showing manufacturing steps of the element forming substrate according to the first embodiment of the present invention.
  • the present embodiment is a GOI (Ge-On-Insulator) and SGOI (SiGe-On-Insulator) substrate in which a Si layer structure is inserted at the bonding interface.
  • GOI Ga-On-Insulator
  • SiGe-On-Insulator SiGe-On-Insulator
  • an Si layer 12 is formed on the surface of the Ge substrate 11 with a film thickness of 0.5 nm to 1.5 nm.
  • SiH 4 or Si 2 H 6 may be used as a source gas by, for example, UHV (Ultra High Vacuum) -CVD method or LP (Low Pressure) -CVD method.
  • a high-k insulating film for example, an HfO 2 film (protective film) 13 is formed with a thickness of 4 nm on the Si layer 12.
  • an ALD (Atomic Layer Deposition) method may be used to form the HfO 2 film 13.
  • a Si substrate (support substrate) 21 having a Si oxide film (BOX) 22 formed on the surface by thermal oxidation is prepared, and the Ge substrate 10 is formed on the surface of the substrate 21.
  • the HfO 2 film 13 faces down.
  • the Ge substrate 11 and the Si substrate 21 are adhered to each other to produce a GOI substrate.
  • the HfO 2 film 13 and the Si oxide film 22 are contacted and bonded.
  • the Ge substrate 11 is polished from the back surface side by CMP and thinned to about 1 ⁇ m. In addition, it may be shaved with a grinder instead of CMP, or after further grinding with a grinder, it may be further polished with CMP. Subsequently, as shown in FIG. 2C, the Ge substrate 11 is thinned to a thickness of 100 nm or less by wet etching using an HCl: H 2 O 2 mixed solution or an NH 4 OH: H 2 O 2 mixed solution. Thereby, the GOI substrate having the Ge layer formed on the insulating film is completed.
  • the Ge substrate 11 is not simply attached to the Si oxide film 22 on the Si substrate 21, but the Si layer 12 and the HfO 2 film 13 are formed on the surface of the Ge substrate 11, and then the HfO 2 is formed.
  • the two films 13 are bonded in contact with the Si oxide film 22. Therefore, the interface state density between the Ge layer and the insulating film can be reduced to about 8 ⁇ 10 11 eV ⁇ 1 cm ⁇ 2 .
  • the point of novelty in this embodiment is that a layer having an effect of reducing the interface state density is newly inserted into the Ge / Box interface. By inserting this layer, it is possible to reduce the off-state current of the transistor by reducing the interface state density of the Ge / Box interface. Further, the electric field due to the back bias that has been terminated at the interface state due to the reduction of the interface state density modulates the channel potential more efficiently. For this reason, it is possible to increase the threshold modulation effect due to the back bias.
  • the Ge substrate 11 is thinned by CMP and wet etching after bonding, and hydrogen ion implantation is not performed for exfoliation of the original substrate. For this reason, there is no introduction of crystal defects, and generation of residual holes can be suppressed. Furthermore, as a result of the bonding, the BOX layer has a stacked structure of a high-k film and SiO 2 , so that the electrical thickness of the BOX layer can be reduced. As a result, it is possible to enhance the threshold modulation effect due to the back bias when the MOSFET is manufactured from the substrate formed according to the present embodiment. Therefore, threshold modulation at a lower voltage is possible, and further reduction in power consumption and speed up of the LSI can be realized.
  • the interface state density is reduced because the interface between Ge and the insulating film is not a bonded surface by forming the Si layer 12 and the HfO 2 film 13 on the Ge substrate 11. It is thought to be caused. Even when the high-k film 13 such as HfO 2 is simply formed on the surface of the Ge substrate 11, the interface state density is reduced as compared with the case where the Ge substrate 11 is directly attached to the Si oxide film 22. In addition to this, by inserting the Si layer 12, the interface state density can be further reduced.
  • the protective film 13 formed on the Si layer 12 is not necessarily limited to HfO 2 and may be a high dielectric constant insulating film.
  • FIG. 3 is a cross-sectional view showing a manufacturing process of an element forming substrate according to the second embodiment of the present invention. 1 and 2 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • This embodiment is a GOI substrate (or SGOI substrate) in which an Al 2 O 3 film structure is inserted at the bonding interface.
  • an Al 2 O 3 film 32 having a thickness of about 4 nm is formed on the surface of the Ge substrate 11 as a high-k insulating film by the ALD method.
  • the Ge substrate 11 having the Al 2 O 3 film 32 on the surface is bonded onto the Si substrate 21 having the Si oxide film 22 on the surface.
  • a GOI substrate is formed.
  • the Al 2 O 3 film 32 on the Ge substrate 11 is brought into contact with and adhered to the Si oxide film 22 on the Si substrate 21.
  • the Ge substrate 11 is thinned from the back surface by polishing by CMP and etching by wet etching. Thereby, a GOI substrate having a Ge layer on the insulating film is obtained.
  • the interface state density of the Ge / BOX bonded interface can be reduced. Therefore, the same effect as in the first embodiment can be obtained.
  • the interface state density between the Ge layer and the insulating film could be reduced to about 1 ⁇ 10 12 eV ⁇ 1 cm ⁇ 2 .
  • FIG. 4 is a cross-sectional view showing a manufacturing process of an element forming substrate according to the third embodiment of the present invention. 1 and 2 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • This embodiment is a GOI substrate (or SGOI substrate) in which an SrGe film structure is inserted at the bonding interface.
  • the SrGe having a thickness of about 1 nm is annealed.
  • An x film (compound insulating film) 42 is formed.
  • LaAlO 3 film 43 serving as a protective layer on SrGe x film 42.
  • the LaAlO 3 film 43 prevents the SrGe x film 42 from being deteriorated by exposure to the atmosphere.
  • the Ge substrate 11 and the Si substrate 21 are bonded together with the LaAlO 3 film 43 and the Si oxide film 22 in contact with each other, whereby a GOI substrate is manufactured.
  • the Ge substrate 11 is polished from the back surface side by the CMP method and further etched by wet etching, so that the Ge substrate 11 has a thickness of 100 nm or less. Thinner to thickness. Thereby, the GOI substrate having the Ge layer formed on the insulating film is completed.
  • the interface state density between the Ge layer and the insulating film could be reduced to about 7 ⁇ 10 11 eV ⁇ 1 cm ⁇ 2 or less.
  • the compound insulating film 42 formed on the Ge substrate 11 is not necessarily limited to SrGe, and may be a compound of Ge and a metal that combines with Ge to form an insulator, for example, BaGe. It is also possible to use it.
  • the protective film 43 formed on the compound insulating film is not limited to the La 2 O 3 film, but may be any high dielectric constant insulating film.
  • FIG. 5 is a cross-sectional view showing a manufacturing process of an element forming substrate according to the fourth embodiment of the present invention. 1 and 2 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • This embodiment is a GOI substrate (or SGOI substrate) in which a GeO 2 film structure is inserted at the bonding interface.
  • a GeO 2 film 52 is formed on the surface of the Ge substrate 11 by plasma oxidation.
  • the GOI substrate is formed by bonding the Ge substrate 11 having the GeO 2 film 52 on the surface to the Si substrate 21 having the thermal oxide film 22 on the surface. Specifically, the GeO 2 film 52 and the Si oxide film 22 are contacted and bonded.
  • the GeO 2 / Ge interface formed on the surface of the Ge substrate by plasma oxidation is better than a natural oxide film formed by wet cleaning.
  • the Ge substrate 11 is polished by CMP from the back side and etched by wet etching. Thereby, a GOI substrate having a Ge layer on the insulating film is obtained.
  • FIG. 6 is a cross-sectional view showing a manufacturing process of an element forming substrate according to the fifth embodiment of the present invention. 1 and 2 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • This embodiment is a GOI substrate (or SGOI substrate) in which a SiO 2 / GeO 2 film structure is inserted at the bonding interface.
  • an SiO 2 film 62 having a thickness of about 3 nm is formed on the surface of the Ge substrate 11 by LPCVD. Subsequently, through oxidation is performed on the substrate by plasma oxidation or thermal oxidation. As a result, a GeO 2 film 63 is formed between the Ge substrate 11 and the SiO 2 film 62 as shown in FIG.
  • the GeO 2 film 63 is unstable in the atmosphere and is not desirably exposed directly to the atmosphere. By performing through oxidation after forming the SiO 2 film 62 in advance as in this embodiment, the GeO 2 film 63 can be prevented from being directly exposed to the atmosphere.
  • the Ge substrate 11 on which the SiO 2 film 62 and the GeO 2 film 63 are formed is bonded to the Si substrate 21 having a thermal oxide film 22 such as a Si oxide film on the surface.
  • a thermal oxide film 22 such as a Si oxide film on the surface.
  • the Ge substrate 11 is polished by CMP from the back side and etched by wet etching. Thereby, a GOI substrate having a Ge layer on the insulating film is obtained.
  • FIG. 7 is a cross-sectional view showing a manufacturing process of an element forming substrate according to the sixth embodiment of the present invention. 1 and 2 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • This embodiment is a GOI substrate (or SGOI substrate) in which an Al 2 O 3 / GeO 2 film structure is inserted at the bonding interface.
  • an Al 2 O 3 film 72 having a thickness of about 1 nm is formed on the surface of the Ge substrate 11 by ALD. Subsequently, through oxidation is performed on the substrate by plasma oxidation or thermal oxidation. Thus, a GeO 2 film 73 is formed between the Ge substrate 11 and the Al 2 O 3 film 72 as shown in FIG.
  • the Ge substrate 11 on which the Al 2 O 3 film 72 and the GeO 2 film 73 are formed is attached to the Si substrate 21 having a thermal oxide film 22 such as a Si oxide film on the surface. Together, a GOI substrate is manufactured. Specifically, the Al 2 O 3 film 72 and the Si oxide film 22 are contacted and bonded.
  • the Ge substrate 11 is polished by CMP from the back side and etched by wet etching. Thereby, a GOI substrate having a Ge layer on the insulating film is obtained.
  • the Ge substrate has been described as an example, but an SGOI substrate can be manufactured by using a substrate in which a SiGe layer is formed on a Ge substrate instead of the Ge substrate.
  • a strain is applied to the SiGe layer formed on the Ge substrate, and this strain remains even after the Ge substrate is finally removed. Therefore, it is effective when forming a transistor using a strained channel.
  • the element forming substrate of the present invention is not necessarily used for manufacturing a device such as a transistor, but can be used as a manufacturing substrate for a solar cell, a waveguide, or the like.

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Abstract

　絶縁膜上にＧｅ層又はＳｉＧｅ層を形成した素子形成用基板の製造方法であって、Ｇｅ基板（11）の表面上にＳｉ膜（12）を形成し、Ｓｉ膜（12）上に高誘電率絶縁膜（13）を形成し、Ｓｉ膜（12）及び高誘電率絶縁膜（13）が形成されたＧｅ基板（11）と表面に酸化膜（22）が形成された支持基板（21）とを、高誘電率絶縁膜（13）と酸化膜（22）とを接触させて接着し、支持基板（21）に接着されたＧｅ基板（11）を、Ｇｅ基板（11）の裏面側から研磨して薄くする。

Description

素子形成用基板及びその製造方法
　本発明は、絶縁膜上にＧｅ層やＳｉＧｅ層を形成した素子形成用基板及びその製造方法に関する。
　近年、Ｓｉ基板を支持基板とし、この基板表面上に酸化膜（ＢＯＸ）等の絶縁膜を介して移動度の高いＧｅ（又はＳｉＧｅ）を形成した、ＧＯＩ（又はＳＧＯＩ）基板が用いられている。このＧＯＩ（又はＳＧＯＩ）基板は、従来のＳｉ－ＬＳＩとの互換性が高く、更なる高速化、低消費電力化が可能となるため、新たな付加価値をＬＳＩにもたらす基板材料として注目されている。
　従来、ＧＯＩ及びＳＧＯＩ基板は、酸化濃縮法若しくは貼り合わせ法によって形成されている。しかし、酸化濃縮法では、酸化濃縮法時に生じてしまう歪み緩和に起因する結晶欠陥の導入が問題となる。また、貼り合わせ法では、貼り合わせ後の元基板剥離のために使用する水素イオン注入により結晶欠陥が導入される。この結晶欠陥の導入によって、１０17ｃｍ-3程度の残留ホールが生成してしまう。さらに、貼り合わせ法では、支持基板となるＳｉ基板に熱酸化膜形成後にＧｅ基板を直接接合しているため、Ｇｅ／Ｂｏｘ接合界面で５×１０12ｅＶ-1ｃｍ-2以上の界面準位が発生してしまう。そして、これら残留ホールとＧｅ／Ｂｏｘ接合界面の界面準位が、正常なトランジスタ動作を阻害する問題があった。
特開２００６－２６９５５２号公報 特開２００６－１４０１８７号公報
　本発明の目的は、貼り合わせ界面における界面準位密度を低減することができ、ＬＳＩの更なる低消費電力化及び高速化等に寄与し得る、素子形成用基板及びその製造方法を提供することにある。
　本発明の一態様は、支持基板上に絶縁膜を介して接着されたＧｅ層又はＳｉＧｅ層を有する素子形成用基板であって、前記絶縁膜は、高誘電率絶縁膜若しくはＧｅ酸化膜を含む複数の膜の積層構造であることを特徴とする。
　また、本発明の別の一態様は、支持基板上に絶縁膜を介して接着されたＧｅ層又はＳｉＧｅ層を有する素子形成用基板の製造方法であって、Ｇｅ基板の表面上にＳｉ層を形成し、前記Ｓｉ層上に高誘電率絶縁膜を形成し、前記Ｓｉ層及び前記高誘電率絶縁膜が形成された前記Ｇｅ基板と表面に酸化膜が形成された支持基板とを、前記高誘電率絶縁膜と前記酸化膜とを接触させて接着し、前記支持基板に接着された前記Ｇｅ基板を、該Ｇｅ基板の裏面側から研磨して薄くする、ことを特徴とする。
　本発明によれば、貼り合わせ界面へ界面準位密度低減効果のある層を挿入するために、Ｇｅ層又はＳｉＧｅ層と支持基板との間の絶縁膜を、高誘電率絶縁膜若しくはＧｅ酸化膜を含む積層構造としている。これにより、貼り合わせ界面における界面準位密度を１×１０12ｅＶ-1ｃｍ-2以下に低減することができる。Ｇｅ／Ｂｏｘ界面の界面準位密度を低減することで、トランジスタのオフ電流を低減することができる。
　また、界面準位密度の低減によって界面準位に終端されていたバックバイアスによる電界が、より効率的にチャネルポテンシャルを変調する。このため、バックバイアスによるしきい値変調効果が増大する。さらに、ＢＯＸ層が高誘電率絶縁膜とＳｉＯ2 との積層膜にした場合、ＢＯＸ層の電気的膜厚を低減することが可能となる。この結果、バックバイアスによるしきい値変調効果が増大し、より低電圧でのしきい値変調が可能となる。これにより、ＬＳＩの更なる低消費電力化、高速化を実現することができる。従って、ＬＳＩの更なる低消費電力化及び高速化等に寄与することが可能となる。
第１の実施形態に係わる素子形成用基板の製造工程の前半を示す断面図である。 第１の実施形態に係わる素子形成用基板の製造工程の後半を示す断面図である。 第２の実施形態に係わる素子形成用基板の製造工程を示す断面図である。 第３の実施形態に係わる素子形成用基板の製造工程を示す断面図である。 第４の実施形態に係わる素子形成用基板の製造工程を示す断面図である。 第５の実施形態に係わる素子形成用基板の製造工程を示す断面図である。 第６の実施形態に係わる素子形成用基板の製造工程を示す断面図である。
　以下、本発明の詳細を図示の実施形態によって説明する。
　（第１の実施形態）
　図１及び図２は、本発明の第１の実施形態に係わる素子形成用基板の製造工程を示す断面図である。
　本実施形態は、貼り合わせ界面にＳｉ層構造を挿入したＧＯＩ（Ge-On-Insulator）及びＳＧＯＩ（SiGe-On-Insulator）基板である。但し、以下ではＧＯＩ基板を例に取り説明する。
　まず、図１（ａ）に示すように、Ｇｅ基板１１の表面上に０．５ｎｍから１．５ｎｍの膜厚でＳｉ層１２を形成する。このＳｉ層１２の形成には、例えばＵＨＶ（Ultra High Vacuum）－ＣＶＤ法又はＬＰ（Low Pressure）－ＣＶＤ法等により、原料ガスとしてＳｉＨ4 若しくはＳｉ2 Ｈ6 を用いればよい。
　次いで、図１（ｂ）に示すように、Ｓｉ層１２上に、high-k 絶縁膜（高誘電率絶縁膜）、例えばＨｆＯ2 膜（保護膜）１３を４ｎｍの膜厚で形成する。このＨｆＯ2 膜１３の形成には、例えばＡＬＤ（Atomic Layer Deposition）法を用いればよい。
　次いで、図１（ｃ）に示すように、表面上に熱酸化によるＳｉ酸化膜（ＢＯＸ）２２を形成したＳｉ基板（支持基板）２１を用意し、この基板２１の表面にＧｅ基板１０を、ＨｆＯ2 膜１３を下にして対向させる。そして、ＮＨ4 ＯＨで表面を洗浄後に、図２（ａ）に示すように、Ｇｅ基板１１とＳｉ基板２１とを接着させることにより、ＧＯＩ基板を作製する。具体的には、ＨｆＯ2 膜１３とＳｉ酸化膜２２とを接触して接着させる。
　次いで、図２（ｂ）に示すように、ＣＭＰ法でＧｅ基板１１を裏面側から研磨し、１μｍ程度まで薄くする。なお、ＣＭＰの代わりにグラインダーで削っても良いし、グラインダーで一部削った後にＣＭＰで更に研磨するようにしても良い。続いて、図２（ｃ）に示すように、ＨＣｌ：Ｈ2 Ｏ2 混合液若しくはＮＨ4 ＯＨ：Ｈ2 Ｏ2 混合液によるウェットエッチングによって、Ｇｅ基板１１を１００ｎｍ以下の厚さまで薄膜化する。これにより、絶縁膜上にＧｅ層を形成したＧＯＩ基板が完成することになる。
　このように本実施形態では、Ｇｅ基板１１を単にＳｉ基板２１上のＳｉ酸化膜２２に貼り付けるのではなく、Ｇｅ基板１１の表面上にＳｉ層１２及びＨｆＯ2 膜１３を形成した後に、ＨｆＯ2 膜１３をＳｉ酸化膜２２に接触させた状態で接着している。このため、Ｇｅ層と絶縁膜との界面準位密度を８×１０11ｅＶ-1ｃｍ-2程度に低減することができる。
　即ち、本実施形態における新規性のポイントは、Ｇｅ／Ｂｏｘ界面に新たに界面準位密度低減効果のある層を挿入する点である。この層の挿入により、Ｇｅ／Ｂｏｘ界面の界面準位密度を低減することで、トランジスタのオフ電流を低減することが可能となる。さらに、界面準位密度の低減によって界面準位に終端されていたバックバイアスによる電界が、より効率的にチャネルポテンシャルを変調する。このため、バックバイアスによるしきい値変調効果を増大させることが可能となる。
　また本実施形態では、貼り合わせ後にＧｅ基板１１をＣＭＰ及びウェットエッチングによって薄膜化を行っており、元基板剥離のために水素イオン注入を行わない。このために、結晶欠陥の導入がなく、残留ホールの生成を抑制できる。さらに、貼り合わせの結果、ＢＯＸ層が High-k 膜とＳｉＯ2 との積層構造となるために、ＢＯＸ層の電気的膜厚の薄膜化が可能となる。その結果、本実施形態によって形成した基板によりＭＯＳＦＥＴを作製した際のバックバイアスによるしきい値変調効果を高めることができる。従って、より低電圧でのしきい値変調が可能となり、ＬＳＩの更なる低消費電力化、高速化を実現することができる。
　なお、本実施形態で界面準位密度が低減するのは、Ｇｅ基板１１上にＳｉ層１２及びＨｆＯ2 膜１３を形成することにより、Ｇｅと絶縁膜との界面が貼り合わせ面ではなくなることに起因すると考えられる。また、Ｇｅ基板１１の表面上に単にＨｆＯ2 等の high-k 膜１３を形成した場合でも、Ｇｅ基板１１をＳｉ酸化膜２２に直接貼り付けた場合よりは界面準位密度が低減する。これに加えて、Ｓｉ層１２を挿入することにより、界面準位密度の更なる低減が可能となる。
　また、本実施形態において、Ｓｉ層１２上に形成する保護膜１３は必ずしもＨｆＯ2 に限るものではなく、高誘電率絶縁膜であればよい。
　（第２の実施形態）
　図３は、本発明の第２の実施形態に係わる素子形成用基板の製造工程を示す断面図である。なお、図１及び図２と同一部分には同一符号を付して、その詳しい説明は省略する。
　本実施形態は、貼り合わせ界面にＡｌ2 Ｏ3 膜構造を挿入したＧＯＩ基板（又はＳＧＯＩ基板）である。
　まず、図３（ａ）に示すように、Ｇｅ基板１１の表面上に、ＡＬＤ法で High-k 絶縁膜としてＡｌ2 Ｏ3 膜３２を厚さ４ｎｍ程度形成する。 
　次いで、ＮＨ4 ＯＨによる洗浄後に、図３（ｂ）に示すように、表面にＡｌ2 Ｏ3 膜３２を有するＧｅ基板１１を、表面にＳｉ酸化膜２２を有するＳｉ基板２１上に貼り合わせることで、ＧＯＩ基板を形成する。具体的には、Ｇｅ基板１１上のＡｌ2 Ｏ3 膜３２をＳｉ基板２１上のＳｉ酸化膜２２に接触させて接着する。
　次いで、図３（ｃ）に示すように、Ｇｅ基板１１を裏面側からＣＭＰによる研磨、ウェットエッチングによるエッチングを行って薄膜化する。これにより、絶縁膜上にＧｅ層を有するＧＯＩ基板が得られる。
　このように本実施形態では、Ｇｅ基板１１の表面上に４ｎｍ程度のＡｌ2 Ｏ3 層３２を形成することで、Ｇｅ／Ｂｏｘ界面に新たに界面準位密度低減効果のある層を挿入することになり、Ｇｅ／ＢＯＸ貼り合わせ界面の界面準位密度を低減することができる。従って、先の第１の実施形態と同様の効果が得られる。本実施形態では、Ｇｅ層と絶縁膜との界面準位密度を１×１０12ｅＶ-1ｃｍ-2程度に低減することができた。
　（第３の実施形態）
　図４は、本発明の第３の実施形態に係わる素子形成用基板の製造工程を示す断面図である。なお、図１及び図２と同一部分には同一符号を付して、その詳しい説明は省略する。
　本実施形態は、貼り合わせ界面にＳｒＧｅ膜構造を挿入したＧＯＩ基板（又はＳＧＯＩ基板）である。
　まず、図４（ａ）に示すように、Ｇｅ基板１１の表面上にＭＢＥ（Molecular Beam Epitaxy）法やＡＬＤ法にてＳｒを堆積した後に、これをアニールすることによって、厚さ１ｎｍ程度のＳｒＧｅx膜（化合物絶縁膜）４２を形成する。
　次いで、図４（ｂ）に示すように、ＭＢＥ法やＡＬＤ法にて、ＳｒＧｅx 膜４２上に保護層となるＬａＡｌＯ3 膜４３を形成する。このＬａＡｌＯ3 膜４３は、ＳｒＧｅx 膜４２が大気に触れて劣化するのを防止するものである。
　次いで、図４（ｃ）に示すように、Ｇｅ基板１１とＳｉ基板２１とを、ＬａＡｌＯ3 膜４３とＳｉ酸化膜２２とが接触した状態で貼り合わせることにより、ＧＯＩ基板が作製される。
　次いで、図４（ｄ）に示すように、第１の実施形態と同様に、ＣＭＰ法でＧｅ基板１１を裏面側から研磨し、更にウェットエッチングによってエッチングすることにより、Ｇｅ基板１１を１００ｎｍ以下の厚さまで薄膜化する。これにより、絶縁膜上にＧｅ層を形成したＧＯＩ基板が完成することになる。
　このように本実施形態では、Ｇｅ基板１１の表面上に１ｎｍ程度のＳｒＧｅx 膜４３を形成することで、Ｇｅ／Ｂｏｘ界面に新たに界面準位密度低減効果のある層を挿入することになり、Ｇｅ／ＢＯＸ貼り合わせ界面の界面準位密度を低減することができる。従って、先の第１の実施形態と同様の効果が得られる。本実施形態では、Ｇｅ層と絶縁膜との界面準位密度を７×１０11ｅＶ-1ｃｍ-2程度以下に低減することができた。
　なお、本実施形態において、Ｇｅ基板１１上に形成する化合物絶縁膜４２は必ずしもＳｒＧｅに限るものではなく、Ｇｅと化合して絶縁物となる金属とＧｅとの化合物であれば良く、例えばＢａＧｅを用いることも可能である。さらに、化合物絶縁膜上に形成する保護膜４３はＬａ2 Ｏ3 膜に限るものではなく、高誘電率絶縁膜であればよい。
　（第４の実施形態）
　図５は、本発明の第４の実施形態に係わる素子形成用基板の製造工程を示す断面図である。なお、図１及び図２と同一部分には同一符号を付して、その詳しい説明は省略する。
　本実施形態は、貼り合わせ界面にＧｅＯ2 膜構造を挿入したＧＯＩ基板（又はＳＧＯＩ基板）である。
　まず、図５（ａ）に示すように、Ｇｅ基板１１の表面上にプラズマ酸化によるＧｅＯ2 膜５２を形成する。
　次いで、図５（ｂ）に示すように、表面にＧｅＯ2 膜５２を有するＧｅ基板１１を、表面に熱酸化膜２２を有するＳｉ基板２１に貼り合わせることで、ＧＯＩ基板を形成する。具体的には、ＧｅＯ2 膜５２とＳｉ酸化膜２２とを接触して接着させる。Ｇｅ基板表面にプラズマ酸化によって形成したＧｅＯ2 ／Ｇｅ界面は、ウェット洗浄により形成される自然酸化膜と比較して良好である。そして、ＧｅＯ2 ／Ｇｅの界面準位をＤｉｔ＝２×１０11ｅＶ-1ｃｍ-2まで低減することが可能である。
　次いで、図５（ｃ）に示すように、Ｇｅ基板１１を裏面側からＣＭＰによる研磨、ウェットエッチングによるエッチングを行う。これにより、絶縁膜上にＧｅ層を有するＧＯＩ基板が得られる。
　このように本実施形態では、Ｇｅ基板１１の表面上にＧｅＯ2 膜５２を形成することで、Ｇｅ／Ｂｏｘ界面に新たに界面準位密度低減効果のある層を挿入することになり、Ｇｅ／ＢＯＸ貼り合わせ界面の界面準位密度を低減することができる。従って、先の第１の実施形態と同様の効果が得られる。
　（第５の実施形態）
　図６は、本発明の第５の実施形態に係わる素子形成用基板の製造工程を示す断面図である。なお、図１及び図２と同一部分には同一符号を付して、その詳しい説明は省略する。
　本実施形態は、貼り合わせ界面にＳｉＯ2／ＧｅＯ2 膜構造を挿入したＧＯＩ基板（又はＳＧＯＩ基板）である。
　まず、図６（ａ）に示すように、Ｇｅ基板１１の表面上に、ＬＰＣＶＤ法により厚さ３ｎｍ程度のＳｉＯ2 膜６２を形成する。続いて、この基板をプラズマ酸化若しくは熱酸化することでスルー酸化を行う。これにより、図６（ｂ）に示すように、Ｇｅ基板１１とＳｉＯ2 膜６２との間にＧｅＯ2 膜６３を形成する。
　ＧｅＯ2 膜６３は大気中で不安定であり、大気に直接晒されるのは望ましくない。本実施形態のように、予めＳｉＯ2 膜６２を形成した後にスルー酸化を行うことにより、ＧｅＯ2 膜６３が大気に直接晒されるのを未然に防止することができる。
　Ｇｅ基板１１の表面にプラズマ酸化によって形成したＳｉＯ2 ／ＧｅＯ2 ／Ｇｅ界面は、ウェット洗浄により形成される自然酸化膜と比較して良好であり、界面準位をＤｉｔ＝５×１０10ｅＶ-1ｃｍ-2まで低減することが可能である。
　次いで、図６（ｃ）に示すように、ＳｉＯ2 膜６２及びＧｅＯ2 膜６３が形成されたＧｅ基板１１を、表面にＳｉ酸化膜等の熱酸化膜２２を有するＳｉ基板２１に貼り合わせることで、ＧＯＩ基板を形成する。具体的には、ＳｉＯ2 膜６３とＳｉ酸化膜２２とを接触して接着させる。
　次いで、図６（ｄ）に示すように、Ｇｅ基板１１を裏面側からＣＭＰによる研磨、ウェットエッチングによるエッチングを行う。これにより、絶縁膜上にＧｅ層を有するＧＯＩ基板が得られる。
　このように本実施形態では、Ｇｅ基板１１の表面上にＳｉＯ2 膜６２及びＧｅＯ2 膜６３を形成することで、Ｇｅ／Ｂｏｘ界面に新たに界面準位密度低減効果のある層を挿入することになる。このため、Ｇｅ／ＢＯＸ貼り合わせ界面の界面準位密度を低減することができる。従って、先の第１の実施形態と同様の効果が得られる。
　（第６の実施形態）
　図７は、本発明の第６の実施形態に係わる素子形成用基板の製造工程を示す断面図である。なお、図１及び図２と同一部分には同一符号を付して、その詳しい説明は省略する。
　本実施形態は、貼り合わせ界面にＡｌ2 Ｏ3 ／ＧｅＯ2 膜構造を挿入したＧＯＩ基板（又はＳＧＯＩ基板）である。
　まず、図７（ａ）に示すように、Ｇｅ基板１１の表面上にＡＬＤ法により厚さ１ｎｍ程度のＡｌ2 Ｏ3 膜７２を形成する。続いて、この基板をプラズマ酸化若しくは熱酸化することでスルー酸化を行う。これにより、図７（ｂ）に示すように、Ｇｅ基板１１とＡｌ2Ｏ3 膜７２との間にＧｅＯ2 膜７３を形成する。
　次いで、図７（ｃ）に示すように、Ａｌ2 Ｏ3 膜７２及びＧｅＯ2 膜７３が形成されたＧｅ基板１１を、表面にＳｉ酸化膜等の熱酸化膜２２を有するＳｉ基板２１に貼り合わせることで、ＧＯＩ基板を作製する。具体的には、Ａｌ2 Ｏ3 膜７２とＳｉ酸化膜２２とを接触して接着させる。
　Ｇｅ基板１１の表面にプラズマ酸化によって形成したＡｌ2Ｏ3 ／ＧｅＯ2 ／Ｇｅ界面は、ウェット洗浄により形成される自然酸化膜と比較して良好であり、界面準位をＤｉｔ＝５×１０10ｅＶ-1ｃｍ-2まで低減することが可能である。
　次いで、図７（ｄ）に示すように、Ｇｅ基板１１を裏面側からＣＭＰによる研磨、ウェットエッチングによるエッチングを行う。これにより、絶縁膜上にＧｅ層を有するＧＯＩ基板が得られる。
　このように本実施形態では、Ｇｅ基板１１の表面上にＡｌ2 Ｏ3 膜７２及びＧｅＯ2 膜７３を形成することで、Ｇｅ／Ｂｏｘ界面に新たに界面準位密度低減効果のある層を挿入することになる。このため、Ｇｅ／ＢＯＸ貼り合わせ界面の界面準位密度を低減することができる。従って、先の第１の実施形態と同様の効果が得られる。
　（変形例）
　なお、本発明は上述した各実施形態に限定されるものではない。
　実施形態では、Ｇｅ基板を例に取り説明したが、Ｇｅ基板の代わりにＧｅ基板上にＳｉＧｅ層を形成した基板を用いることにより、ＳＧＯＩ基板を作製することができる。この場合、Ｇｅ基板上に形成したＳｉＧｅ層には歪みが付与されており、この歪みは最終的にＧｅ基板を除去した後にも残る。このため、歪みチャネルを利用するトランジスタを形成する際に有効である。また、本発明の素子形成用基板は、必ずしもトランジスタ等のデバイスの製造に用いるに限らず、太陽電池、導波路等の作製基板として用いることも可能である。
　本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
　１１…Ｇｅ基板
　１２…Ｓｉ層
　１３…ＨｆＯ2 膜（高誘電率絶縁膜）
　２１…Ｓｉ基板（支持基板）
　２２…Ｓｉ酸化膜（ＢＯＸ）
　３２，７２…Ａｌ2 Ｏ3 膜（高誘電率絶縁膜）
　４２…ＳｒＧｅｘ膜
　４３…ＬａＡｌＯ3 膜（高誘電率絶縁膜）
　５２，６３，７３…ＧｅＯ2 膜
　６２…ＳｉＯ2 膜

Claims (9)

  1. 　支持基板上に絶縁膜を介して接着されたＧｅ層又はＳｉＧｅ層を有する素子形成用基板であって、
    　前記絶縁膜は、高誘電率絶縁膜を含む複数の膜の積層構造であることを特徴とする素子形成用基板。
  2. 　支持基板上に絶縁膜を介して接着されたＧｅ層又はＳｉＧｅ層を有する素子形成用基板であって、
    　前記絶縁膜は、Ｇｅ酸化膜を含む複数の膜の積層構造であることを特徴とする素子形成用基板。
  3. 　前記支持基板はＳｉ基板であり、このＳｉ基板上にＳｉ酸化膜が形成されていることを特徴とする請求項１又は２に記載の素子形成用基板。
  4. 　Ｇｅ基板の表面上にＳｉ層を形成し、
    　前記Ｓｉ層上に高誘電率絶縁膜を形成し、
    　前記Ｓｉ層及び前記高誘電率絶縁膜が形成された前記Ｇｅ基板と表面に酸化膜が形成された支持基板とを、前記高誘電率絶縁膜と前記酸化膜とを接触させて接着し、
    　前記支持基板に接着された前記Ｇｅ基板を、該Ｇｅ基板の裏面側から研磨して薄くする、
    　ことを特徴とする素子形成用基板の製造方法。
  5. 　Ｇｅ基板の表面上に高誘電率絶縁膜を形成し、
    　前記高誘電率絶縁膜が形成された前記Ｇｅ基板と表面に酸化膜が形成された支持基板とを、前記高誘電率絶縁膜と前記酸化膜とを接触させて接着し、
    　前記支持基板に接着された前記Ｇｅ基板を、該Ｇｅ基板の裏面側から研磨して薄くする、
    　ことを特徴とする素子形成用基板の製造方法。
  6. 　Ｇｅ基板の表面上に金属元素とＧｅとの金属化合物絶縁膜を形成し、
    　前記金属化合物絶縁膜上に高誘電率絶縁膜を形成し、
    　前記金属化合物絶縁膜及び前記高誘電率絶縁膜が形成された前記Ｇｅ基板と表面に酸化膜が形成された支持基板とを、前記高誘電率絶縁膜と前記酸化膜とを接触させて接着し、
    　前記支持基板に接着された前記Ｇｅ基板を、該Ｇｅ基板の裏面側から研磨して薄くする、
    　ことを特徴とする素子形成用基板の製造方法。
  7. 　Ｇｅ基板の表面上にＧｅ酸化膜を形成し、
    　前記Ｇｅ酸化膜が形成された前記Ｇｅ基板と表面に酸化膜が形成された支持基板とを、前記Ｇｅ酸化膜と前記酸化膜とを接触させて接着し、
    　前記支持基板に接着された前記Ｇｅ基板を、該Ｇｅ基板の裏面側から研磨して薄くする、
    　ことを特徴とする素子形成用基板の製造方法。
  8. 　Ｇｅ基板の表面上にＳｉ酸化膜を形成し、
    　プラズマ酸化又は熱酸化により、前記Ｇｅ基板と前記Ｓｉ酸化膜との間に、Ｇｅ酸化膜を形成し、
    　前記Ｓｉ酸化膜及び前記Ｇｅ酸化膜が形成された前記Ｇｅ基板と表面に埋め込み酸化膜が形成された支持基板とを、前記Ｓｉ酸化膜と前記埋め込み酸化膜とを接触させて接着し、
    　前記支持基板に接着された前記Ｇｅ基板を、該Ｇｅ基板の裏面側から研磨して薄くする、
    　ことを特徴とする素子形成用基板の製造方法。
  9. 　Ｇｅ基板の表面上に高誘電率絶縁膜を形成し、
    　プラズマ酸化又は熱酸化により、前記Ｇｅ基板と前記高誘電率絶縁膜との間に、Ｇｅ酸化膜を形成し、
    　前記高誘電率絶縁膜及び前記Ｇｅ酸化膜が形成された前記Ｇｅ基板と表面に埋め込み酸化膜が形成された支持基板とを、前記高誘電率絶縁膜と前記埋め込み酸化膜とを接触させて接着し、
    　前記支持基板に接着された前記Ｇｅ基板を、該Ｇｅ基板の裏面側から研磨して薄くする、
    　ことを特徴とする素子形成用基板の製造方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170062569A1 (en) * 2014-06-13 2017-03-02 Intel Corporation Surface encapsulation for wafer bonding
CN106611740B (zh) * 2015-10-27 2020-05-12 中国科学院微电子研究所 衬底及其制造方法
US11502106B2 (en) * 2020-02-11 2022-11-15 Globalfoundries U.S. Inc. Multi-layered substrates of semiconductor devices

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007201430A (ja) * 2006-01-23 2007-08-09 Soi Tec Silicon On Insulator Technologies Sa 電気特性を向上させた複合基板の作製方法
JP2008211052A (ja) * 2007-02-27 2008-09-11 Toshiba Corp 相補型半導体装置
JP2010067929A (ja) * 2008-09-12 2010-03-25 Toshiba Corp 半導体装置およびその製造方法
JP2010232568A (ja) * 2009-03-29 2010-10-14 Univ Of Tokyo 半導体デバイス及びその製造方法
JP2010272782A (ja) * 2009-05-25 2010-12-02 Panasonic Corp 半導体装置及びその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050252449A1 (en) * 2004-05-12 2005-11-17 Nguyen Son T Control of gas flow and delivery to suppress the formation of particles in an MOCVD/ALD system
US8557679B2 (en) * 2010-06-30 2013-10-15 Corning Incorporated Oxygen plasma conversion process for preparing a surface for bonding
US8772873B2 (en) * 2011-01-24 2014-07-08 Tsinghua University Ge-on-insulator structure and method for forming the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007201430A (ja) * 2006-01-23 2007-08-09 Soi Tec Silicon On Insulator Technologies Sa 電気特性を向上させた複合基板の作製方法
JP2008211052A (ja) * 2007-02-27 2008-09-11 Toshiba Corp 相補型半導体装置
JP2010067929A (ja) * 2008-09-12 2010-03-25 Toshiba Corp 半導体装置およびその製造方法
JP2010232568A (ja) * 2009-03-29 2010-10-14 Univ Of Tokyo 半導体デバイス及びその製造方法
JP2010272782A (ja) * 2009-05-25 2010-12-02 Panasonic Corp 半導体装置及びその製造方法

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