WO2013073298A1 - 制御回路およびこれを備えたインターリーブ電源 - Google Patents

制御回路およびこれを備えたインターリーブ電源 Download PDF

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slave
switch
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伸也 飯嶋
英之 小野
久保田　健一
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新電元工業株式会社
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Definitions

  • the present invention relates to a control circuit that controls an interleaved power source that is less affected by component variations and is suitable for mass production, and an interleaved power source including the control circuit.
  • FIG. 1 As a conventional interleave type switching power supply, there is one disclosed in FIG.
  • two critical step-up chopping converters are provided with a control circuit for controlling on / off of a switch element provided between the other end of the transformer and the ground, and the first critical step-up step-up converter
  • the control circuit of the chopping converter generates the on-timing of the switch element of the first critical boost chopping converter by the voltage of the control winding of the first critical boost chopping converter, and controls the second critical boost chopping converter
  • the circuit generates the ON timing of the switch element of the second critical boost chopping converter at the timing when the switch element of the first critical boost chopping converter is turned OFF.
  • the control circuit used for the first critical boost chopping converter and the second critical boost chopping converter are used. It is necessary to use a control circuit that approximates the relationship between the voltage at the FB terminal (VFB) and the ON time width (TON) of the switch element Q31 shown in FIG.
  • the first critical step-up chopping converter and the second critical type are used.
  • the ON time width of each switching current becomes unbalanced.
  • the current critical operation of the second critical step-up chopping converter cannot be maintained, which may lead to a decrease in power factor, an increase in output voltage ripple, an increase in noise, and an increase in noise noise of the choke.
  • the on-time widths of the switching currents of the first critical boost chopping converter and the second critical boost chopping converter cannot be automatically aligned, so that they are selected in mass production. May be required. Therefore, particularly in the case of configuring a multi-stage current critical type interleaved switching power supply that uses more than two critical step-up chopping converters, there is a problem that it is difficult in terms of mass productivity.
  • an object of one embodiment of the present invention is to provide a control circuit that controls an interleaved power source that is less affected by component variations and is suitable for mass production, and an interleaved power source including the control circuit.
  • the aspect of the present invention proposes the following matters.
  • a main converter having a main switch that performs switching operation, and a sub converter having a sub switch that switches at a predetermined phase difference with respect to the switching operation of the main switch, the main converter
  • a control circuit that controls the switching operation of a slave switch for interleaved power supply that forms a master-slave relationship with a slave converter
  • a clock generator that generates a clock pulse of a predetermined frequency and a drive switch of the master converter are switched.
  • a main switch on-width pulse signal representing on-time information of the main switch is generated, and a double duty pulse signal having a duty twice that of the main switch on-width pulse signal is generated.
  • An edge pulse generator that generates an edge pulse signal and generates a second edge pulse signal based on the double duty pulse signal; an on-time width of the main switch based on the first edge pulse signal and the second edge pulse signal;
  • a control circuit including at least a slave drive pulse signal generating section that generates a slave drive pulse signal for switching and driving the slave switch so that the ON time width of the slave switch is the same.
  • a clock pulse having a predetermined frequency is generated by the clock generation unit.
  • a main switch on-width pulse signal representing on-time information of the main switch is generated based on a main drive pulse signal and a clock pulse for switching and driving the main switch of the main converter by the signal multiplier, and the main switch on-width pulse is generated.
  • a double duty pulse signal having a duty twice that of the signal is generated.
  • the edge pulse generator generates a first edge pulse signal based on the main drive pulse signal, and generates a second edge pulse signal based on the double duty pulse signal. Based on the first edge pulse signal and the second edge pulse signal, the slave drive pulse signal generation unit switches the slave switch so that the ON time width of the main switch and the ON time width of the slave switch are the same.
  • a drive pulse signal is generated.
  • the first edge pulse signal is generated in synchronization with the negative edge timing of the main driving pulse signal or the timing of the first clock pulse generated after the negative edge timing of the main driving pulse signal.
  • a control circuit is proposed.
  • the first edge pulse signal is generated in synchronization with the negative edge timing of the main driving pulse signal or the timing of the first clock pulse generated after the negative edge timing of the main driving pulse signal.
  • a control circuit is proposed in which the second edge pulse signal is generated in synchronization with the negative edge timing of the double duty pulse signal.
  • the second edge pulse signal is generated in synchronization with the negative edge timing of the double duty pulse signal.
  • a main converter having a main switch that performs a switching operation, a sub converter having a sub switch that switches at a predetermined phase difference with respect to the switching operation of the main switch, and a switching operation of the sub switch
  • the control circuit includes a clock generator that generates clock pulses of a predetermined frequency, and a main switch of the main converter
  • a main switch on-width pulse signal representing on-time information of the main switch is generated based on a main drive pulse signal and a clock pulse for switching driving, and a double duty pulse having a time width twice as large as that of the main switch on-width pulse signal Based on signal multiplier and main drive pulse signal to generate signal
  • An edge pulse generator that generates a first edge pulse signal and generates a second edge pulse signal based on the double duty pulse signal, and an on-time of the main switch based on the first edge pulse signal and
  • a clock pulse having a predetermined frequency is generated by the clock generation unit.
  • a main switch on-width pulse signal representing on-time information of the main switch is generated based on a main drive pulse signal and a clock pulse for switching and driving the main switch of the main converter by the signal multiplier, and the main switch on-width pulse is generated.
  • a double duty pulse signal having a duty twice that of the signal is generated.
  • the edge pulse generator generates a first edge pulse signal based on the main drive pulse signal, and generates a second edge pulse signal based on the double duty pulse signal. Based on the first edge pulse signal and the second edge pulse signal, the slave drive pulse signal generation unit switches the slave switch so that the ON time width of the main switch and the ON time width of the slave switch are the same.
  • a drive pulse signal is generated.
  • the first edge pulse signal is generated in synchronization with the negative edge timing of the main driving pulse signal or the timing of the first clock pulse generated after the negative edge timing of the main driving pulse signal. Proposed interleaved power.
  • the first edge pulse signal is generated in synchronization with the negative edge timing of the main driving pulse signal or the timing of the first clock pulse generated after the negative edge timing of the main driving pulse signal.
  • an interleaved power supply is proposed in which the second edge pulse signal is generated in synchronization with the negative edge timing of the double duty pulse signal.
  • the second edge pulse signal is generated in synchronization with the negative edge timing of the double duty pulse signal.
  • a main converter having a main switch that performs switching operation, and a sub converter having a sub switch that switches at a predetermined phase difference with respect to the switching operation of the main switch, the main converter
  • a control circuit that controls the switching operation of a slave switch for interleaved power supply that forms a master-slave relationship with a slave converter
  • a clock generator that generates a clock pulse of a predetermined frequency and a drive switch of the master converter are switched.
  • a main switch-on width pulse signal representing on-time information of the main switch is generated, and a frequency and a duty ratio are set to 1 / n (n is 2) with respect to the main switch-on width pulse signal.
  • N is divided into n number of divided signals.
  • a frequency dividing signal multiplier for generating a double duty pulse signal for doubling the duty, a first edge pulse signal based on the main drive pulse signal, and a second edge pulse based on the double duty pulse signal Based on the edge pulse generator that generates the signal, and the first edge pulse signal and the second edge pulse signal, the on-time width of the main switch and the on-time width of the sub-switch are switched and driven.
  • a control circuit including at least a slave drive pulse signal generator for generating slave drive pulse signals is proposed.
  • a clock pulse having a predetermined frequency is generated by the clock generation unit.
  • a frequency division signal multiplier generates a main switch on width pulse signal that represents on-time information of the main switch based on a main drive pulse signal and a clock pulse for switching the main switch of the main converter.
  • N frequency-divided signals having a frequency and a duty ratio of 1 / n (n is an integer of 2 or more) with respect to the width pulse signal are generated, and a double duty pulse signal that doubles the duty of the frequency-divided signal Is generated.
  • the edge pulse generator generates a first edge pulse signal based on the main drive pulse signal, and generates a second edge pulse signal based on the double duty pulse signal. Based on the first edge pulse signal and the second edge pulse signal, the slave drive pulse signal generation unit switches the slave switch so that the ON time width of the main switch and the ON time width of the slave switch are the same.
  • a drive pulse signal is generated.
  • the first edge pulse signal is generated in synchronization with the negative edge timing of the main driving pulse signal or the timing of the first clock pulse generated after the negative edge timing of the main driving pulse signal.
  • a control circuit is proposed.
  • the first edge pulse signal is generated in synchronization with the negative edge timing of the main driving pulse signal or the timing of the first clock pulse generated after the negative edge timing of the main driving pulse signal.
  • a control circuit is proposed in which the second edge pulse signal is generated in synchronization with the negative edge timing of the double duty pulse signal.
  • the second edge pulse signal is generated in synchronization with the negative edge timing of the double duty pulse signal.
  • a main converter having a main switch that performs switching operation, a sub converter having a sub switch that switches at a predetermined phase difference with respect to the switching operation of the main switch, and the switching operation of the sub switch are controlled.
  • An interleaved power supply comprising a master-slave relationship between the main converter and the slave converter, wherein the control circuit includes a clock generator for generating clock pulses of a predetermined frequency and a main switch of the main converter.
  • a main switch on width pulse signal representing on-time information of the main switch is generated, and the frequency and the duty ratio are set to 1 / n ( (n is an integer greater than or equal to 2) and n divided signals are generated and divided.
  • a frequency division signal multiplier for generating a double duty pulse signal that doubles the duty of the signal, a first edge pulse signal based on the main drive pulse signal, and a second signal based on the double duty pulse signal Based on the edge pulse generator that generates the edge pulse signal and the first edge pulse signal and the second edge pulse signal, the on-time width of the main switch and the on-time width of the sub-switch are set to be the same.
  • An interleaved power supply is proposed that includes at least a slave drive pulse signal generator that generates a slave drive pulse signal for switching driving.
  • a clock pulse having a predetermined frequency is generated by the clock generation unit.
  • a frequency division signal multiplier generates a main switch on width pulse signal that represents on-time information of the main switch based on a main drive pulse signal and a clock pulse for switching the main switch of the main converter.
  • N frequency-divided signals having a frequency and a duty ratio of 1 / n (n is an integer of 2 or more) with respect to the width pulse signal are generated, and a double duty pulse signal that doubles the duty of the frequency-divided signal Is generated.
  • the edge pulse generator generates a first edge pulse signal based on the main drive pulse signal, and generates a second edge pulse signal based on the double duty pulse signal. Based on the first edge pulse signal and the second edge pulse signal, the slave drive pulse signal generation unit switches the slave switch so that the ON time width of the main switch and the ON time width of the slave switch are the same.
  • a drive pulse signal is generated.
  • the first edge pulse signal is generated in synchronization with the negative edge timing of the main driving pulse signal or the timing of the first clock pulse generated after the negative edge timing of the main driving pulse signal. Proposed interleaved power.
  • the first edge pulse signal is generated in synchronization with the negative edge timing of the main driving pulse signal or the timing of the first clock pulse generated after the negative edge timing of the main driving pulse signal.
  • an interleaved power supply is proposed in which the second edge pulse signal is generated in synchronization with the negative edge timing of the double duty pulse signal.
  • the second edge pulse signal is generated in synchronization with the negative edge timing of the double duty pulse signal.
  • a clock pulse having a predetermined frequency is generated by the clock generation unit.
  • a main switch on-width pulse signal representing on-time information of the main switch is generated based on a main drive pulse signal and a clock pulse for switching and driving the main switch of the main converter by the signal multiplier, and the main switch on-width pulse is generated.
  • a double duty pulse signal having a duty twice that of the signal is generated.
  • the edge pulse generator generates a first edge pulse signal based on the main drive pulse signal, and generates a second edge pulse signal based on the double duty pulse signal.
  • the slave drive pulse signal generation unit switches the slave switch so that the ON time width of the main switch and the ON time width of the slave switch are the same. Since the drive pulse signal is generated, the on-time widths of the switching currents of the main converter and the slave converter can be made substantially the same. As a result, it is possible to easily realize a control circuit that controls an interleaved power source that is less affected by component variations and suitable for mass production.
  • the first edge pulse signal is generated in synchronization with the negative edge timing of the main driving pulse signal or the timing of the first clock pulse generated after the negative edge timing of the main driving pulse signal. Therefore, the ON time widths of the switching currents of the main converter and the sub converter can be accurately and surely aligned to substantially the same width.
  • the method of generating the first edge pulse signal in synchronization with the timing of the first clock pulse generated after the negative edge timing of the main driving pulse signal is to synchronize the end point of the main driving pulse signal with the timing of the clock pulse.
  • the switching drive pulse signal can be generated more accurately than the method of generating the first edge pulse in synchronization with the negative edge timing of the main drive pulse signal.
  • the on-time widths of the switching currents of the main converter and the slave converter are made the same. Can be aligned.
  • a clock pulse having a predetermined frequency is generated by the clock generation unit.
  • a main switch on-width pulse signal representing on-time information of the main switch is generated based on a main drive pulse signal and a clock pulse for switching and driving the main switch of the main converter by the signal multiplier, and the main switch on-width pulse is generated.
  • a double duty pulse signal having a duty twice that of the signal is generated.
  • the edge pulse generator generates a first edge pulse signal based on the main drive pulse signal, and generates a second edge pulse signal based on the double duty pulse signal.
  • the slave drive pulse signal generation unit Based on the first edge pulse signal and the second edge pulse signal, the slave drive pulse signal generation unit switches the slave switch so that the ON time width of the main switch and the ON time width of the slave switch are the same. Since the drive pulse signal is generated, the on-time widths of the switching currents of the main converter and the slave converter can be made substantially the same. As a result, an interleaved power source that is less affected by component variations and is suitable for mass production can be easily realized.
  • the first edge pulse signal is generated in synchronization with the negative edge timing of the main driving pulse signal or the timing of the first clock pulse generated after the negative edge timing of the main driving pulse signal. Therefore, the ON time widths of the switching currents of the main converter and the sub converter can be accurately and surely aligned to substantially the same width.
  • the method of generating the first edge pulse signal in synchronization with the timing of the first clock pulse generated after the negative edge timing of the main driving pulse signal is to synchronize the end point of the main driving pulse signal with the timing of the clock pulse.
  • the switching drive pulse signal can be generated more accurately than the method of generating the first edge pulse in synchronization with the negative edge timing of the main drive pulse signal.
  • the on-time widths of the switching currents of the main converter and the slave converter are made the same. Can be aligned.
  • a clock pulse having a predetermined frequency is generated by the clock generation unit.
  • a frequency division signal multiplier generates a main switch on width pulse signal that represents on-time information of the main switch based on a main drive pulse signal and a clock pulse for switching the main switch of the main converter.
  • N frequency-divided signals having a frequency and a duty ratio of 1 / n (n is an integer of 2 or more) with respect to the width pulse signal are generated, and a double duty pulse signal that doubles the duty of the frequency-divided signal Is generated.
  • the edge pulse generator generates a first edge pulse signal based on the main drive pulse signal, and generates a second edge pulse signal based on the double duty pulse signal.
  • the slave drive pulse signal generation unit switches the slave switch so that the ON time width of the main switch and the ON time width of the slave switch are the same. Since the drive pulse signal is generated, even when the duty of the switching operation of the main converter changes, the on-time widths of the switching currents of the main converter and the sub converter can be made substantially the same. As a result, it is possible to easily realize a control circuit that controls an interleaved power source that is less affected by component variations and suitable for mass production.
  • the first edge pulse signal is generated in synchronization with the negative edge timing of the main driving pulse signal or the timing of the first clock pulse generated after the negative edge timing of the main driving pulse signal. Therefore, even when the duty of the switching operation of the main converter changes, the on-time widths of the switching currents of the main converter and the sub converter can be accurately and reliably aligned to substantially the same width.
  • the method of generating the first edge pulse signal in synchronization with the timing of the first clock pulse generated after the negative edge timing of the main driving pulse signal is to synchronize the end point of the main driving pulse signal with the timing of the clock pulse.
  • the switching drive pulse signal can be generated more accurately than the method of generating the first edge pulse in synchronization with the negative edge timing of the main drive pulse signal.
  • the second edge pulse signal is generated in synchronization with the negative edge timing of the double duty pulse signal, even when the duty of the switching operation of the main converter changes,
  • the on-time widths of the switching currents of the converter and the slave converter can be made the same.
  • a clock pulse having a predetermined frequency is generated by the clock generation unit.
  • a frequency division signal multiplier generates a main switch on width pulse signal that represents on-time information of the main switch based on a main drive pulse signal and a clock pulse for switching the main switch of the main converter.
  • N frequency-divided signals having a frequency and a duty ratio of 1 / n (n is an integer of 2 or more) with respect to the width pulse signal are generated, and a double duty pulse signal that doubles the duty of the frequency-divided signal Is generated.
  • the edge pulse generator generates a first edge pulse signal based on the main drive pulse signal, and generates a second edge pulse signal based on the double duty pulse signal.
  • the slave drive pulse signal generation unit switches the slave switch so that the ON time width of the main switch and the ON time width of the slave switch are the same. Since the drive pulse signal is generated, even when the duty of the switching operation of the main converter changes, the on-time widths of the switching currents of the main converter and the sub converter can be made substantially the same. As a result, an interleaved power source that is less affected by component variations and is suitable for mass production can be easily realized.
  • the first edge pulse signal is generated in synchronization with the negative edge timing of the main driving pulse signal or the timing of the first clock pulse generated after the negative edge timing of the main driving pulse signal. Therefore, even when the duty of the switching operation of the main converter changes, the on-time widths of the switching currents of the main converter and the sub converter can be accurately and reliably aligned to substantially the same width.
  • the method of generating the first edge pulse signal in synchronization with the timing of the first clock pulse generated after the negative edge timing of the main driving pulse signal is to synchronize the end point of the main driving pulse signal with the timing of the clock pulse.
  • the switching drive pulse signal can be generated more accurately than the method of generating the first edge pulse in synchronization with the negative edge timing of the main drive pulse signal.
  • the second edge pulse signal is generated in synchronization with the negative edge timing of the double duty pulse signal, even when the duty of the switching operation of the main converter changes,
  • the on-time widths of the switching currents of the converter and the slave converter can be made the same.
  • FIG. 6 is a circuit diagram illustrating a modification of control circuit 60b in FIG. 2. 6 is a timing chart showing the operation of the control circuit 60b of FIG. It is a timing chart showing operation
  • movement of the interleave power supply of FIG. 3 is a timing chart showing operations of the control circuit 60b and the interleaved power supply 1 according to the first embodiment of the present invention when the duty of the main drive pulse signal of FIG. 2 is 50% or more.
  • FIG. 1 is a connection diagram of an interleaved power supply including a control circuit according to an embodiment of the present invention.
  • the control circuit according to the present embodiment includes a main converter 70 having a main switch Q1 that performs a switching operation, and a slave switch Q2 that switches at a predetermined phase difference with respect to the switching operation of the main switch Q1.
  • the interleaved switching power supply 1 or the like is provided with a plurality of converters constituting a master-slave relationship.
  • the interleaved switching power supply 1 includes a rectifier circuit 10, a main converter 70, a sub converter 80, and a sub converter 90.
  • control circuit 60a and the control circuit 60b have a master-slave relationship in which the control circuit 60a serves as a control circuit on the main converter side, and the control circuit 60b serves as a control circuit on the slave converter side.
  • the control circuit 60b and the control circuit 60c have a master-slave relationship with the control circuit 60b serving as a control circuit on the main converter side and the control circuit 60c serving as a control circuit on the slave converter side. That is, in the relationship between the main converter 70 and the sub converter 80, the main converter 70 is on the main converter side, and the sub converter 80 is on the sub converter side. In the relationship between the secondary converter 80 and the secondary converter 90, the secondary converter 80 is on the main converter side, and the secondary converter 90 is on the secondary converter side.
  • the interleaved switching power supply 1 shown in FIG. 1 is a three-stage interleaved power supply.
  • a slave converter having a master-slave relationship with the slave converter 90 as the main converter may be further provided.
  • the relationship between the control circuit 60a and the control circuit 60b will be described.
  • the rectifier circuit 10 includes a bridge diode BD that rectifies a pulsating current obtained by full-wave rectification of the alternating current of a commercial power supply, for example, and a capacitor C1.
  • the rectifier circuit 10 is connected to a main converter 70, a sub converter 80, and the like.
  • FIG. 1 shows an example in which a main converter 70, a sub converter 80, and the like are configured by a boost chopper circuit.
  • the main converter 70 includes a transformer 20, a main switch Q1, a diode D1, a capacitor C2, a control circuit 60a, a drive unit DR1, a resistor R1, and a resistor R2.
  • the slave converter 80 includes a choke coil L3, a slave switch Q2, a diode D2, and a control circuit 60b.
  • the transformer 20 includes a choke coil L1, a control winding L2, and a magnetic core (not shown).
  • the transformer 20 stores energy corresponding to the voltage difference between input and output in the choke coil L1 when the main switch Q1 is on, and supplies energy stored in the choke coil L1 to the load when the main switch Q1 is off. To do.
  • the control winding L2 supplies a signal corresponding to the current flowing through the choke coil L1 to the VZ terminal of the control circuit 60a. This signal becomes a trigger signal for turning on the main switch Q1.
  • the control circuit 60a controls the on-timing and on-time width of the main switch Q1 by signals input to the VZ terminal and the FB terminal.
  • the VZ terminal of the control circuit 60a is connected to the control winding L2 of the transformer 20, and a signal corresponding to the current flowing through the choke coil L1 is input to the control circuit 60a. Therefore, the control circuit 60a turns on the main switch Q1 at the timing when the current flowing through the choke coil L1 becomes zero, and the critical operation is possible.
  • the switching control of the main switch Q1 is performed by inputting a drive pulse signal from the IL_OUT terminal of the control circuit 60a to the control terminal of the main switch Q1 via the drive unit DR1. Further, the resistors FB1 and R2 for detecting the output voltage are connected to the FB terminal of the control circuit 60a. When the divided value of the output voltage by the resistors R1 and R2 becomes higher than a predetermined voltage, the control circuit 60a Control is performed to reduce the ON time width of the switch Q1.
  • FIG. 2 is a circuit diagram showing the configuration of the control circuit according to the first embodiment of the present invention.
  • the control circuit 60b is used for an interleaved power source that constitutes a master-slave relationship as shown in FIG.
  • the control circuit 60b includes a clock generation unit 110, a signal multiplication unit 120, an edge pulse generation unit 150, and a slave drive pulse signal generation unit 180, as shown in FIG.
  • the clock generation unit 110 is configured to generate a clock pulse having a predetermined frequency.
  • the frequency of the clock pulse generated by the clock generator 110 is preferably about 15 MHz in the case where the main switch Q1 and the sub switch Q2 are designed to be switched at 50 kHz to 500 kHz, for example.
  • the on-time signals of the main drive pulse signal and the slave drive pulse signal can be made substantially equal, and the current critical operation of the slave converter 80 is stabilized.
  • the current critical operation of the slave converter 80 becomes more reliable by setting the frequency of the clock pulse sufficiently higher than the switching frequency of the main switch Q1 and the slave switch Q2.
  • the signal multiplication unit 120 includes, for example, a main switch-on width pulse generation circuit 130 and a double duty pulse signal generation unit 140.
  • the signal multiplier 120 generates a main switch-on width pulse signal C representing on-time information of the main switch Q1 based on the main drive pulse signal A and the clock pulse B for switching the main switch Q1, and the main switch on It is configured to generate a double duty pulse signal D having a time width twice that of the width pulse signal C.
  • the main switch-on width pulse generation circuit 130 in the signal multiplier 120 can be easily designed by using, for example, the D flip-flop 131.
  • the main drive pulse signal A is input to the first input terminal D of the D flip-flop 131, and the clock pulse B generated by the clock generator 110 is input to the second input terminal CLK.
  • the output terminal Q of the D flip-flop 131 is connected to the input terminal UP / DOWN terminal of the up / down counter 141.
  • the main switch-on width pulse generation unit 130 is configured to generate the main switch-on width pulse signal C based on the main drive pulse signal A and the clock pulse B that drive the main switch Q1.
  • the double duty pulse signal generation unit 140 includes an up / down counter 141 that can add and count numerical values in order and subtract and count the numerical values, and an OR circuit 142. When configured, it can be easily designed.
  • the first input terminal UP / DOWN terminal of the up / down counter 141 is configured to receive the main switch-on width pulse signal C generated by the main switch-on width pulse generation circuit 130.
  • the second input terminal CLK of the up / down counter 141 is configured to receive the clock pulse B generated by the clock generation unit 110.
  • the counter output Q (Q0 to Qn) of the up / down counter 141 is connected to the input of the OR circuit 142, and the output thereof is connected to the edge pulse generator 150.
  • the up / down counter 141 is configured to generate a double duty pulse signal D having a time width twice that of the main switch on width pulse signal C based on the input main switch on width pulse signal C and the clock pulse B. Is done.
  • the edge pulse generation unit 150 includes, for example, a first edge pulse signal generation circuit 160 and a second edge pulse signal generation circuit 170.
  • the edge pulse generator 150 is configured to generate the first edge pulse signal E based on the main drive pulse signal A and generate the second edge pulse signal F based on the double duty pulse signal D.
  • the first edge pulse signal E is configured to be generated in synchronization with the negative edge timing of the main drive pulse signal A or the first clock pulse B generated after the negative edge timing of the main drive pulse signal A. .
  • the configuration shown in FIG. 2 is possible.
  • the second edge pulse signal F is configured to be generated in synchronization with the negative edge timing of the double duty pulse signal D.
  • the first edge pulse signal E is generated in synchronism with the positive edge timing of the main drive pulse signal A or the timing of the first clock pulse generated after the positive edge timing of the main drive pulse signal A.
  • the two-edge pulse signal F may be generated in synchronization with the positive edge timing of the double duty pulse signal D.
  • the slave drive pulse signal G is configured so that the generation timing of the first edge pulse signal E is the start point and the generation timing of the second edge pulse signal F is the end point.
  • the sub-drive pulse signal G may have the generation timing of the second edge pulse signal F as the start point and the generation timing of the first edge pulse signal E as the end point.
  • the edge pulse generation unit 150 is configured to have, for example, two input terminals and two output terminals, and one of the input terminals of the edge pulse generation unit 150 (the input unit of the first edge pulse signal generation circuit 160) includes The main drive pulse signal A input via the terminal IL_IN is input.
  • a double duty pulse signal D generated by the double duty pulse signal generation unit 140 is input to the other input terminal of the edge pulse generation unit 150 (an input unit of the second edge pulse signal generation circuit 170).
  • the One of the output terminals of the edge pulse generator 150 is connected to the first input terminal TM1 of the slave drive pulse signal generator 180, and the other output terminal of the edge pulse generator 150 is connected to the slave drive pulse signal generator 180. It is connected to the second input terminal TM2.
  • the first edge pulse signal generation circuit 160 includes, for example, a switch 161, a switch 162, a capacitive element 163, an inverter 164, an inverter 165, an AND 166, and a constant current source 167.
  • the first edge pulse generation signal circuit 160 shown in FIG. 2 outputs a narrow pulse at the falling timing of the input main drive pulse signal A, and uses the narrow pulse as the first edge pulse signal E of the sub drive pulse signal generation unit 180. It is configured to input to the first input terminal TM1.
  • a first edge pulse generation signal circuit 160 shown in FIG. 4 to be described later outputs a narrow pulse at the falling timing of the inputted main switch-on width pulse signal C, and is driven as a first edge pulse signal E.
  • the pulse signal generator 180 is configured to be input to the first input terminal TM1.
  • the second edge pulse signal generation circuit 170 includes, for example, a switch 171, a switch 172, a capacitor 173, an inverter 174, an inverter 175, an AND 176, and a constant current source 177.
  • the second edge pulse generation signal circuit 170 outputs a narrow pulse at the falling timing of the input double duty pulse signal D, and uses this as the second edge pulse signal F as the second input of the slave drive pulse signal generator 180. It is configured to input to the terminal TM2.
  • the slave drive pulse signal generation unit 180 switches the slave switch so that the ON time width of the main switch Q1 and the ON time width of the slave switch Q2 are the same.
  • a sub-drive pulse signal G for switching and driving Q2 is generated.
  • the slave drive pulse signal generation unit 180 includes, for example, a flip-flop circuit 181.
  • the set terminal S of the flip-flop circuit 181 is connected to the output of the first edge pulse signal generation circuit 160 via the first input terminal TM1.
  • the reset terminal R of the flip-flop circuit 181 is connected to the output of the second edge pulse signal generation circuit 170 via the second input terminal TM2.
  • the terminal Q of the flip-flop circuit 181 is connected to the IL_OUT terminal of the control circuit 60b as the slave drive pulse signal G.
  • the flip-flop circuit 181 when a narrow pulse is input as the first edge pulse signal E to the set terminal S, the output signal of the terminal Q becomes Hi state, and the narrow pulse is input as the second edge pulse signal F to the reset terminal R. Then, the output signal of the terminal Q is configured to be in a low state.
  • FIG. 4 is a circuit diagram showing a modification of the first embodiment of the configuration of the control circuit 60b shown in FIG. Unlike the control circuit 60b shown in FIG. 2, the control circuit 60b shown in FIG. 4 synchronizes the first edge pulse signal E with the timing of the clock pulse B generated first after the negative edge timing of the main drive pulse signal A. It is modified to generate. Therefore, in the control circuit 60b of FIG. 4, the input terminal of the first edge pulse generation circuit 160 is not the node (terminal IL_IN) of the main drive pulse signal A in FIG. Output node of the switch-on width pulse generation circuit 130).
  • Reference numerals 180 respectively correspond to a main switch, a main converter, a sub switch, a sub converter, an interleave power supply, a control circuit, a clock generation unit, a signal multiplication unit, an edge pulse generation unit, and a sub drive pulse signal generation unit according to the present invention.
  • FIG. 3 is a timing chart showing the operation of the control circuit 60b as the first embodiment shown in FIG. A, B, C, D, E, F and G shown in FIG. 3 are the main drive pulse signal A, clock pulse B, main switch-on width pulse signal C, double duty pulse signal D shown in FIG. Each voltage waveform of the 1 edge pulse signal E, the 2nd edge pulse signal F, and the sub drive pulse signal G is shown.
  • FIG. 5 is a timing chart showing the operation of the control circuit 60b shown in FIG. A, B, C, D, E, F and G shown in FIG. 5 are the main drive pulse signal A, clock pulse B, main switch-on width pulse signal C, double duty pulse signal D shown in FIG. Each voltage waveform of the 1 edge pulse signal E, the 2nd edge pulse signal F, and the sub drive pulse signal G is shown.
  • the main drive pulse signal A in FIG. 3 is synchronized with a signal for driving and controlling the main switch Q1 in FIG. Further, the clock pulse B in FIG. 3 is set as a pulse with a frequency of 15 MHz, for example.
  • the main switch on width pulse signal C is generated as a signal representing on-time information of the main switch Q1.
  • the D flip-flop 131 When the D flip-flop 131 is used as the main switch-on width pulse generation circuit 130, the D flip-flop 131 outputs the input value of the D terminal at the positive edge timing of the clock pulse input to the CLK terminal to the Q terminal. .
  • the main switch-on width pulse C is, for example, the positive edge timing of the first clock pulse B after the time when the main drive pulse signal A becomes High (time t1 in FIG. 3). From Low to High at (time t2 in FIG. 3). Thereafter (after time t2 in FIG. 3), the main switch-on width pulse signal C is, for example, the first clock pulse B after the time when the main drive pulse signal A becomes low (time t3 in FIG. 3). It changes from High to Low at the positive edge timing (time t4 in FIG. 3).
  • the signal multiplier 120 uses the main switch on-width pulse representing the on-time information of the main switch Q1 based on the main drive pulse signal A and the clock pulse B for switching the main switch Q1 of the main converter 70.
  • a signal C is generated.
  • the signal doubler 120 generates a double duty pulse signal D having a time width that is twice that of the main switch-on width pulse signal C.
  • the double duty pulse signal generation unit 140 in the signal multiplication unit 120 is configured with an up / down counter 141 and an OR circuit 142 as shown in FIG. 2, for example, the up / down counter 141 receives the UP / DOWN terminal input.
  • the up / down counter 141 receives the UP / DOWN terminal input.
  • signals are output from the Q0, Q1, Q2... Qn terminals corresponding to the respective pulses input to the CLK terminal, and the OR circuit
  • the clock pulse B is counted up. Therefore, the double duty pulse signal D becomes High during the period (time t2 to time t4 in FIG. 3) when the value of the UP / DOWN terminal input is High.
  • the up / down counter 141 has a period during which the value of the UP / DOWN terminal input is High (in FIG. 3).
  • the clock pulse B is counted down by the same count as the count up of the clock pulse B. Therefore, the double duty pulse signal D becomes High during the same period (time T1 in FIG. 3) as the period (time t2 to time t4 in FIG. 3) in which the value of the UP / DOWN terminal input is High.
  • the double duty pulse signal D becomes a High signal (time T2 to time t5 in FIG. 3) having a time width (time T2 in FIG. 3) twice that of the main switch-on width pulse signal C.
  • the signal multiplier 120 generates a double duty pulse signal D having a duty twice that of the main switch-on width pulse signal C.
  • the edge pulse generator 150 shown in FIG. 2 generates a first edge pulse signal E based on the main drive pulse signal A, and generates a second edge pulse signal F based on the double duty pulse signal D.
  • the edge pulse generator 150 shown in FIG. 4 generates a first edge pulse signal E based on the main switch-on width pulse C, and generates a second edge pulse signal F based on the double duty pulse signal D.
  • the first edge pulse signal E is generated in synchronization with the negative edge timing of the main drive pulse signal A (time t3 in FIG. 3).
  • the first edge pulse signal E is the timing of the first clock pulse B generated after the negative edge timing (time t3 in FIG. 5) of the main drive pulse signal A (FIG. 5). It is generated in synchronization with the middle time t4).
  • the second edge pulse signal F is generated in synchronization with the negative edge timing (time t5 in FIG. 3) of the double duty pulse signal D.
  • the slave drive pulse signal generator 180 generates the slave drive pulse signal G based on the first edge pulse signal E and the second edge pulse signal F.
  • the slave drive pulse signal G starts from the generation timing of the first edge pulse signal E (time t3 in FIG. 3), and the generation timing of the second edge pulse signal F (in FIG. 3).
  • the time level t5) of FIG. In the case of the configuration shown in FIG. 4, the generation timing of the first edge pulse signal E (time t4 in FIG. 5) is used as the starting point, and the generation timing of the second edge pulse signal F (time t5 in FIG. 5) is used.
  • a high level signal is set as the end point.
  • the negative edge timing in order to synchronize the end point (time t4 in FIG. 5) of the main switch-on width pulse signal C with the timing of the clock pulse B, the negative edge timing (see FIG. 5, it is possible to generate the follower driving pulse signal more accurately than the method of generating the first edge pulse E in synchronization with the time t 3).
  • the main drive pulse signal A and the slave drive pulse signal G can be approximated by the time ⁇ T shown in FIG.
  • FIG. 6 is a timing chart showing the operation of the interleaved switching power supply shown in FIG.
  • the control circuit 60b shown in FIG. 2 or FIG. 4 is used in the interleaved switching power supply 1 of FIG. 1 so that the choke current IL (M) that flows through the choke coil L1 of the main converter 70 and the choke that flows through the choke coil L3 of the sub converter 80 are used.
  • the current IL (S) is controlled with a predetermined phase difference. This is because, as shown in FIGS. 3 and 5, the main drive pulse signal A and the sub drive pulse signal G are controlled to have the same time width (including substantially the same time width).
  • FIG. 3 and FIG. As shown, it is desirable to use the input / output voltage specification of the power supply so that the switching operation with the duty of the main drive pulse signal A is less than 50%.
  • the clock generator 110 generates the clock pulse B having a predetermined frequency. Further, a main switch on width pulse signal C representing on-time information of the main switch Q1 is generated based on the main drive pulse signal A and the clock pulse B for switching the main switch Q1 of the main converter 70 by the signal multiplier 120. Thus, a double duty pulse signal D having a duty twice that of the main switch-on width pulse signal C is generated. Further, the edge pulse generator 150 generates a first edge pulse signal E based on the main drive pulse signal A, and generates a second edge pulse signal F based on the double duty pulse signal D.
  • the slave drive pulse signal generation unit 180 switches the slave switch Q1 so that the ON time width of the main switch Q1 is the same as the ON time width of the slave switch Q2. Since the slave drive pulse signal G for driving the switching of Q2 is generated, the ON time widths of the switching currents of the main converter 70 and the slave converter 80 can be made substantially the same. As a result, an interleaved power source that is less affected by component variations and is suitable for mass production can be easily realized.
  • the current critical operation is performed on the slave converter 80 side. Can be realized reliably.
  • the first edge pulse signal E includes the negative edge timing of the main drive pulse signal A or the timing of the clock pulse B generated first after the negative edge timing of the main drive pulse signal A. Since they are generated in synchronism, the ON time widths of the switching currents of the main converter and the sub converter can be accurately and reliably aligned to substantially the same width.
  • the method of generating the first edge pulse signal E in synchronization with the timing of the clock pulse B generated first after the negative edge timing of the main drive pulse signal A is based on the end point of the main drive pulse signal A as the clock pulse B.
  • the switching drive pulse signal G can be generated more accurately than the method of generating the first edge pulse E in synchronization with the negative edge timing of the main drive pulse signal A.
  • the on-time widths of the switching currents of the main converter and the sub-converter respectively. can be aligned to the same width.
  • the control circuit 60b of the first embodiment is used with the input / output voltage specifications of the power supply such that the duty of the main drive pulse signal A is 50% or more, the operation shown in the timing chart of FIG. Become. As shown in FIG. 7, the main drive pulse signal A and the sub drive pulse signal G cannot be controlled to have the same time width (including substantially the same time width).
  • the interleaved power supply 1 as shown in FIG. 1 constituted by a plurality of converters that step-up chop the rectified output of the commercial power supply, the critical current operation cannot be reliably realized on the slave converter 80 side.
  • control circuit 60b according to the second embodiment described below in the input / output voltage specification of the power supply in which the duty of the main drive pulse signal is a switching operation of 50% or more.
  • FIG. 8 is a circuit diagram showing a configuration of a control circuit 60b according to the second embodiment of the present invention.
  • the control circuit 60b shown in FIG. 8 is used for an interleaved power source that constitutes a master-slave relationship as shown in FIG.
  • the control circuit 60b includes a main converter having a main switch that performs a switching operation, a sub converter having a sub switch that switches at a predetermined phase difference with respect to the switching operation of the main switch, And a control circuit for controlling the switching operation of the slave switch for the interleaved power source that constitutes the master-slave relationship between the main converter and the slave converter.
  • the control circuit 60b according to the second embodiment includes a clock generation unit 110, a frequency division signal multiplication unit 200, an edge pulse generation unit 250, a slave drive pulse signal generation unit 180, It has.
  • the signal multiplication unit 120 and the edge pulse generation unit 150 of the control circuit 60b according to the first embodiment are changed to the frequency division signal multiplication unit 200 and the edge pulse generation unit 250, respectively.
  • the clock generator 110 and the slave drive pulse signal generator 180 have the same configuration. Therefore, in the following description, description of the configuration and operation of the clock generation unit 110 and the slave drive pulse signal generation unit 180 is omitted.
  • Frequency division signal doubling section 200 generates main switch on-width pulse signal C representing on-time information of main switch Q1 based on main drive pulse signal A and clock pulse B for driving switching main switch Q1 of main converter 70. And n frequency-divided signals having a frequency and a duty ratio of 1 / n (n is an integer of 2 or more) with respect to the main switch-on width pulse signal C, and a duty ratio of 2 for the frequency-divided signal. It is configured to generate double duty pulse signals D1 and D2 to be doubled.
  • the frequency division signal multiplication unit 200 includes, for example, a main switch-on width pulse generation circuit 130, a frequency division circuit 220, and a double duty pulse signal generation circuit 240.
  • the main switch-on width pulse generation circuit 130 in the frequency-divided signal multiplier 200 can be easily designed by using, for example, the D flip-flop 131.
  • the main drive pulse signal A is input to the first input terminal D of the D flip-flop 131, and the clock pulse B generated by the clock generator 110 is input to the second input terminal CLK.
  • the output terminal Q of the D flip-flop 131 is connected to the frequency dividing circuit 220.
  • the frequency dividing circuit 220 includes, for example, a D flip-flop 221, an AND circuit 222, and an AND circuit 223.
  • the first input signal D of the D flip-flop 221 is configured to receive an inverted signal of the output terminal Q of the D flip-flop 221.
  • the output terminal Q of the flip-flop 221 and the main switch-on width pulse signal C are input to the input terminal of the AND circuit 222.
  • the output of the AND circuit 222 is connected to the double duty signal generation circuit 240, and the first divided pulse.
  • the signal I1 is configured to be output from the output terminal of the AND circuit 222.
  • the inverted signal of the output terminal Q of the flip-flop 223 and the main switch-on width pulse signal C are input to the input terminal of the AND circuit 223, and the output of the AND circuit 223 is connected to the double duty signal generation circuit 240 to
  • the peripheral pulse signal I2 is configured to be output from the output terminal of the AND circuit 223.
  • the double duty pulse signal generation circuit 240 includes, for example, a first up / down counter 241, a second up / down counter 243, an OR circuit 242, and an OR circuit 244.
  • the first input terminal UP / DOWN terminal of the up / down counter 241 receives the first frequency division pulse signal I1 generated by the frequency dividing circuit 220, and the second input terminal CLK of the up / down counter 241 receives the clock signal.
  • the clock pulse B generated by the generation unit 110 is input.
  • the counter output Q of the up / down counter 241 is connected to the input of the OR circuit 242, and the output of the OR circuit 242 is connected to the second edge pulse signal generation circuit 270 of the edge pulse generation unit 250.
  • the first input terminal UP / DOWN terminal of the up / down counter 243 receives the second divided pulse signal I2 generated by the frequency dividing circuit 220, and the second input terminal CLK of the up / down counter 243 receives the clock.
  • the clock pulse B generated by the generation unit 110 is input.
  • the counter output Q of the up / down counter 243 is connected to the input of the OR circuit 244, and the output of the OR circuit 244 is connected to the third edge pulse signal generation circuit 280 of the edge pulse generation unit 250.
  • the up / down counters 241 and 243 are respectively doubled in time width of the first divided pulse signal I1 and the second divided pulse signal I2 based on the input divided pulse signals I1 and I2 and the clock pulse B, respectively. Are configured to generate a first double duty pulse signal D1 and a second double duty pulse signal D2.
  • the edge pulse generation unit 250 generates the first edge pulse signal E based on the main drive pulse signal A, similarly to the edge pulse generation unit 150 of the control circuit 60b according to the first embodiment of the present invention, and doubles the duty.
  • the second edge pulse signal J is configured to be generated based on the pulse signal.
  • the double duty pulse signal is generated as a double duty pulse signal D1 and a double duty pulse signal D2 from the double duty signal generation circuit 240, and is input to the edge pulse generation unit 250.
  • the edge pulse generation unit 250 includes, for example, a first edge pulse signal generation circuit 160, a second edge pulse signal generation circuit 270, a third edge pulse signal generation circuit 280, and an OR circuit 290.
  • the first double duty pulse signal D1 and the second double duty pulse signal D2 are input to the input terminals of the second edge pulse signal generation circuit 270 and the third edge pulse signal generation circuit 280, respectively.
  • Output terminals of the second edge pulse signal generation circuit 270 and the third edge pulse signal generation circuit 280 are connected to an input of the OR circuit 290.
  • the output terminal of the OR circuit 290 is connected to the slave drive pulse generator 180.
  • the second edge pulse signal J is output from the output terminal of the OR circuit 290. That is, in the control circuit 60b configured as shown in FIG. 8, the edge pulse generator 250 generates the first edge pulse signal E based on the main drive pulse signal A, and further, the first double duty pulse signal D1 and the second The second edge pulse signal J is generated based on the two-fold duty pulse signal D2.
  • the first edge pulse signal E is generated in synchronization with the timing of the clock pulse B that first occurs after the negative edge timing of the main driving pulse signal A or the negative edge timing of the main driving pulse signal A.
  • the second edge pulse signal J is configured to be generated in synchronization with the negative edge timing of the double duty pulse signals D1 and D2.
  • the clock generation unit 110, the frequency division signal multiplication unit 200, the edge pulse generation unit 250, and the slave drive pulse signal generation unit 180 are respectively a clock generation unit, a frequency division signal multiplication unit, and an edge pulse generation according to the present invention. And a sub-drive pulse signal generator.
  • the first double duty pulse signal D1 and the second double duty pulse signal D2 correspond to the double duty pulse signal according to the present invention.
  • the first divided pulse signal I1 and the second divided pulse signal I2 correspond to the divided signals according to the present invention.
  • FIG. 9 is a timing chart showing the operation of the control circuit 60b as the second embodiment shown in FIG. A, B, C, D1, D2, E, F1, F2, G, H, I1, I2, and J shown in FIG. 9 are the main drive pulse signal A, clock pulse B, and main switch shown in FIG. ON width pulse signal C, first double duty pulse signal D1, second double duty pulse signal D2, first edge pulse signal E, output signal F1 of second edge pulse signal generation circuit 270, third edge pulse signal generation
  • the voltage waveforms of the output signal F2, the sub-drive pulse signal G, the output signal H of the D flip-flop 221, the first divided pulse signal I1, the second divided pulse signal I2, and the second edge pulse signal J are shown. .
  • FIG. 11 is a timing chart showing the operation of the control circuit 60b shown in FIG. A, B, C, D1, D2, E, F1, F2, G, H, I1, I2, and J shown in FIG. 11 are the main drive pulse signal A, clock pulse B, and main switch shown in FIG. ON width pulse signal C, first double duty pulse signal D1, second double duty pulse signal D2, first edge pulse signal E, output signal F1 of second edge pulse signal generation circuit 270, third edge pulse signal generation
  • the voltage waveforms of the output signal F2, the driven pulse signal G of the circuit 280, the output signal H of the D flip-flop 221, the first divided pulse signal I1, the second divided pulse signal I2, and the second edge pulse signal J are shown. Show.
  • the main drive pulse signal A in FIG. 11 is synchronized with a signal for driving and controlling the main switch Q1 in FIG. Further, the clock pulse B in FIG. 9 is set as a pulse with a frequency of 15 MHz, for example.
  • the main switch on width pulse signal C is generated as a signal representing on-time information of the main switch Q1.
  • the D flip-flop 131 When the D flip-flop 131 is used as the main switch-on width pulse generation circuit 130, the D flip-flop 131 outputs the input value of the D terminal at the positive edge timing of the clock pulse input to the CLK terminal to the Q terminal. .
  • the main switch-on width pulse C is, for example, the positive edge timing (first edge of the clock pulse B after the time when the main drive pulse signal A becomes High (time t1 in FIG. 9) ( From Low to High at time t2) in FIG. Thereafter (after time t2 in FIG. 9), the main switch-on width pulse signal C is, for example, the first clock pulse B after the time when the main drive pulse signal A becomes low (time t3 in FIG. 9). It changes from High to Low at the positive edge timing (time t4 in FIG. 9).
  • the frequency-divided signal multiplier 200 generates the main switch on-width pulse signal C that represents the on-time information of the main switch Q1 based on the main drive pulse signal A and the clock pulse B.
  • the frequency dividing circuit 220 in the frequency dividing signal multiplying unit 200 includes a D flip-flop 221, an AND circuit 222, and an AND circuit 223 as shown in FIG.
  • the D terminal input value High is output to the output terminal Q at the timing when the D terminal input value is High and the CLK terminal input value is switched from Low to High (time t2 in FIG. 9), and the CLK terminal input value is again set.
  • the value of the output Q is held (H in FIG. 9) until the timing of switching from Low to High (time t5 in FIG. 8).
  • the output Q of the D flip-flop 221 is connected to one end of the AND circuit 222 input terminal, and the inverted signal of the output Q of the D flip-flop 221 is connected to one end of the AND circuit 223 input terminal.
  • Each of the output signals of the AND circuit 222 and the AND circuit 223 includes a pulse as the on-time information of the main switch Q1 in which the main switch on width pulse signal C becomes High, and the first divided pulse signal I1 and the second divided pulse.
  • the signal I2 is alternately distributed.
  • the high pulse of the main switch-on width pulse signal C from time t2 to t4 is synchronized with the high pulse of the first divided pulse signal I1 from time t2 to t4 as the first divided pulse signal I1.
  • the high pulse of the main switch-on width pulse signal C from time t5 to t8 appears as the second divided pulse signal I2 in synchronization with the high pulse of the second divided pulse signal I2 from time t5 to t8.
  • the double duty pulse signal generation circuit 240 in the frequency division signal multiplication unit 200 includes, for example, a first up / down counter 241, a second up / down counter 243, an OR circuit 242, and an OR circuit 244 as shown in FIG.
  • the first up / down counter 241 has Q0, Q1,... Corresponding to the pulse input to the CLK terminal during the period when the value of the UP / DOWN terminal input is High (time t2 to time t4 in FIG. 9).
  • a signal is output from the Q3... Qn terminals and input to the OR circuit 242, and the clock pulse B is counted up.
  • the first double duty pulse signal D1 becomes High during a period (time t2 to time t4 in FIG. 8) in which the value of the UP / DOWN terminal input is High.
  • the first up / down counter 241 has a period during which the value of the UP / DOWN terminal input is High (FIG. 9).
  • the clock pulse B is counted down by the same count as the count up of the clock pulse B. Therefore, the first double duty pulse signal D1 becomes High for the same period (time T1 in FIG. 9) as the period (time t2 to time t4 in FIG. 9) in which the value of the UP / DOWN terminal input is High. .
  • the first double duty pulse signal D1 becomes a High signal having a time width (time T2 in FIG. 9) twice as long as the first divided pulse signal I1 (time T1 in FIG. 9) (FIG. 9).
  • the second up / down counter 243 and the OR circuit 244 operate in the same manner as the first up / down counter 241 and the OR circuit 242, and the second divided pulse signal I2 (time in FIG. 9) input to the UP / DOWN terminal is obtained.
  • a second duty pulse signal D2 having a time width twice as long as T3) (time T4 in FIG. 9) is output.
  • a frequency-divided pulse signal I1 and a second frequency-divided pulse signal I2) are generated, and double-duty pulse signals D1 and D2 that double the duty of the frequency-divided signal are generated.
  • the edge pulse generator 250 shown in FIG. 8 generates a first edge pulse signal E based on the main drive pulse signal A, and generates a first edge pulse signal E1 based on the first double duty pulse signal D1 and the second double duty pulse signal D2.
  • a two-edge pulse signal J is generated.
  • the edge pulse generator 250 shown in FIG. 10 generates the first edge pulse signal E based on the main switch-on width pulse C, and based on the first double duty pulse signal D1 and the second double duty pulse signal D2.
  • a second edge pulse signal J is generated.
  • the first edge pulse signal E is generated in synchronization with the negative edge timing (time t3 in FIG. 9) of the main drive pulse signal A.
  • the first edge pulse signal E is the timing of the first clock pulse B generated after the negative edge timing (time t3 in FIG. 11) of the main drive pulse signal A (FIG. 11). It is generated in synchronization with the middle time t4).
  • the second edge pulse signal J is generated in synchronization with the negative edge timing (time t6 and t10 in FIG. 8) of each of the first double duty pulse signal D1 and the second double duty pulse signal D2.
  • the slave drive pulse signal generator 180 generates a slave drive pulse signal G based on the first edge pulse signal E point and the second edge pulse signal J.
  • the slave drive pulse signal G starts from the generation timing of the first edge pulse signal E (time t3 in FIG. 9), and the generation timing of the second edge pulse signal J (in FIG. 9). Is a high level signal whose end point is time t6).
  • the generation timing of the first edge pulse signal E (time t4 in FIG. 11) is used as the starting point, and the generation timing of the second edge pulse signal J (time t6 in FIG. 11) is used.
  • a high level signal is set as the end point.
  • the negative edge timing in order to synchronize the end point of the main switch-on width pulse signal C (time t4 in FIG. 11) with the timing of the clock pulse B, the negative edge timing (see FIG. 11, the follower driving pulse signal G can be generated more accurately than the method of generating the first edge pulse signal E in synchronization with the time t3) in FIG.
  • the main drive pulse signal A and the slave drive pulse signal G can be approximated by the time ⁇ T shown in FIG.
  • the clock generator 110 generates the clock pulse B having a predetermined frequency. Further, based on the main drive pulse signal A and the clock pulse B for switching the main switch Q1 of the main converter 70 by the frequency division signal doubler 200, the main switch on width pulse signal C representing the on-time information of the main switch Q1.
  • n frequency-divided signals first frequency-divided pulse signal I1 and second frequency-divided pulse
  • the signal I2) is generated, and a double duty pulse signal (first double duty pulse signal D1 and second double duty pulse signal D2) that doubles the duty of the divided signal is generated.
  • the edge pulse generator 250 generates a first edge pulse signal E based on the main drive pulse signal A, and generates a second edge pulse signal J based on the double duty pulse signal.
  • the slave drive pulse signal generator 180 sets the slave switch Q2 so that the ON time width of the main switch and the ON time width of the slave switch are the same.
  • the slave drive pulse signal G for switching drive is generated, even when the duty of the switching operation of the main converter 70 changes, the ON time widths of the switching currents of the main converter 70 and the slave converter 80 are substantially the same. Can be aligned. As a result, an interleaved power source that is less affected by component variations and is suitable for mass production can be easily realized.
  • the first edge pulse signal E includes the negative edge timing of the main drive pulse signal A or the timing of the clock pulse B generated first after the negative edge timing of the main drive pulse signal A. Since they are generated synchronously, even when the duty of the switching operation of the main converter 70 changes, the on-time widths of the switching currents of the main converter 70 and the sub converter 80 are accurately and reliably aligned to substantially the same width. be able to.
  • the method of generating the first edge pulse signal E in synchronization with the timing of the first clock pulse B generated after the negative edge timing of the main drive pulse signal A is based on the end point of the main drive pulse signal A as the clock pulse timing. Therefore, the switching drive pulse signal G can be generated more accurately than the method of generating the first edge pulse E in synchronization with the negative edge timing of the main drive pulse signal A.
  • the second edge pulse signal J is generated in synchronization with the negative edge timing of the double duty pulse signals D1, D2, the duty of the switching operation of the main converter 70 changes. Even in this case, the on-time widths of the switching currents of the main converter 70 and the sub-converter 80 can be made the same.
  • Interleaved power supply 10 Rectifier circuit 20: Transformers 60a, 60b, 60c: Control circuit 70: Main converter 80: Subordinate converter 110: Clock generator 120: Signal multiplier 130: Main switch-on width pulse generator 140: multiplier Duty pulse signal generation unit 150: edge pulse generation unit 160: first edge pulse signal generation circuit 170: second edge pulse signal generation circuit 180: slave drive pulse signal generation unit 200: frequency division signal multiplication unit 220: frequency division circuit 240: Double duty pulse signal generation circuit 250: Edge pulse generation unit

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Abstract

　部品ばらつきの影響が少なく量産に適したインターリーブ電源を制御する制御回路およびこれを備えたインターリーブ電源を提供する。クロック生成部により所定の周波数のクロックパルスが生成される。信号倍化部により主コンバータの主スイッチを主駆動パルス信号およびクロックパルスに基づいて主スイッチオン幅パルス信号が生成され、主スイッチオン幅パルス信号に対して２倍のデューティの倍デューティパルス信号が生成される。エッジパルス生成部により主駆動パルス信号に基づいて第１エッジパルス信号が生成され、倍デューティパルス信号に基づいて第２エッジパルス信号が生成される。従駆動パルス信号生成部により第１エッジパルス信号および第２エッジパルス信号に基づいて、主スイッチのオン時間幅と従スイッチのオン時間幅とが同一となるように従駆動パルス信号が生成される。

Description

制御回路およびこれを備えたインターリーブ電源
　本発明は、部品ばらつきの影響が少なく量産に適したインターリーブ電源を制御する制御回路およびこれを備えたインターリーブ電源に関する。
　本願は、２０１１年１１月１８日に、日本に出願された特願２０１１－２５２５７９号に基づき優先権を主張し、その内容をここに援用する。
　従来のインターリーブ型スイッチング電源として、特許文献１の図１に開示されたものがある。この従来のインターリーブ型スイッチング電源では、例えば２つの臨界型昇圧チョッピングコンバータが、トランスの他端と接地間に設けられたスイッチ素子のオン／オフを制御する制御回路を備え、第１の臨界型昇圧チョッピングコンバータの制御回路が、第１の臨界型昇圧チョッピングコンバータの制御巻線の電圧により第１の臨界型昇圧チョッピングコンバータのスイッチ素子のオンタイミングを生成し、第２の臨界型昇圧チョッピングコンバータの制御回路が、第１の臨界型昇圧チョッピングコンバータのスイッチ素子がオフしたタイミングで第２の臨界型昇圧チョッピングコンバータのスイッチ素子のオンタイミングを生成する。
　特許文献１の図１に開示されたインターリーブ型スイッチング電源においては、２個の臨界型昇圧チョッピングコンバータのＦＢ端子及びＧＮＤ端子を共通接続させることにより、極めて簡易な構成で制御可能なインターリーブ型スイッチング電源を実現することができる。
　上記のような２個の臨界型昇圧チョッピングコンバータのＦＢ端子及びＧＮＤ端子を共通接続させる方式では、第１の臨界型昇圧チョッピングコンバータに使用する制御回路と、第２の臨界型昇圧チョッピングコンバータに使用する制御回路とで、特許文献１の図４に示されたＦＢ端子の電圧（ＶＦＢ）とスイッチ素子Ｑ３１のオン時間幅（ＴＯＮ）との関係が略近似した制御回路を使用する必要がある。
特開２００９－２６１２２９号公報
　しかしながら、仮に、ＦＢ端子の電圧（ＶＦＢ）とスイッチ素子Ｑ３１のオン時間幅（ＴＯＮ）との関係が近似していない制御回路を使用すると、第１の臨界型昇圧チョッピングコンバータと第２の臨界型昇圧チョッピングコンバータとで、それぞれのスイッチング電流のオン時間幅がアンバランスとなってしまう。その結果、第２の臨界型昇圧チョッピングコンバータの電流臨界動作が保たれなくなってしまい、力率の低下、出力電圧リップルの増加、ノイズの増加、更には、チョークのノイズ音増加に繋がってしまう虞がある。そのため、上記従来型のインターリーブ型スイッチング電源では、第１の臨界型昇圧チョッピングコンバータと第２の臨界型昇圧チョッピングコンバータそれぞれのスイッチング電流のオン時間幅を自動的に揃えることができないため、量産において選別を必要とする可能性がある。したがって、特に、２つよりも多く臨界型昇圧チョッピングコンバータを使用する多段の電流臨界型インターリーブ型スイッチング電源を構成する場合には、量産性という面で困難であるという課題があった。
　そこで、本発明の一態様は、部品ばらつきの影響が少なく量産に適したインターリーブ電源を制御する制御回路およびこれを備えたインターリーブ電源を提供することを目的とする。
　本発明の一態様は、以下の事項を提案している。
　本発明の一態様によれば、スイッチング動作する主スイッチを有する主コンバータと、前記主スイッチのスイッチング動作に対して所定の位相差でスイッチングする従スイッチを有する従コンバータと、を備え、主コンバータと従コンバータとの間で主従関係を構成するインターリーブ電源用の従スイッチのスイッチング動作を制御する制御回路において、　所定の周波数のクロックパルスを生成するクロック生成部と、主コンバータの主スイッチをスイッチング駆動する主駆動パルス信号およびクロックパルスに基づいて、主スイッチのオン時間情報を表す主スイッチオン幅パルス信号を生成し、主スイッチオン幅パルス信号に対して２倍のデューティの倍デューティパルス信号を生成する信号倍化部と、主駆動パルス信号に基づいて第１エッジパルス信号を生成し、倍デューティパルス信号に基づいて第２エッジパルス信号を生成するエッジパルス生成部と、第１エッジパルス信号および第２エッジパルス信号に基づいて、主スイッチのオン時間幅と従スイッチのオン時間幅とが同一となるように従スイッチをスイッチング駆動する従駆動パルス信号を生成する従駆動パルス信号生成部と、を少なくとも含む制御回路を提案している。
　本発明の一態様によれば、クロック生成部により所定の周波数のクロックパルスが生成される。また、信号倍化部により主コンバータの主スイッチをスイッチング駆動する主駆動パルス信号およびクロックパルスに基づいて、主スイッチのオン時間情報を表す主スイッチオン幅パルス信号が生成され、主スイッチオン幅パルス信号に対して２倍のデューティの倍デューティパルス信号が生成される。更に、エッジパルス生成部により主駆動パルス信号に基づいて第１エッジパルス信号が生成され、倍デューティパルス信号に基づいて第２エッジパルス信号が生成される。従駆動パルス信号生成部により、第１エッジパルス信号および第２エッジパルス信号に基づいて、主スイッチのオン時間幅と従スイッチのオン時間幅とが同一となるように従スイッチをスイッチング駆動する従駆動パルス信号が生成される。
　本発明の一態様によれば、第１エッジパルス信号は、主駆動パルス信号のネガエッジタイミング又は主駆動パルス信号のネガエッジタイミングの後に最初に発生するクロックパルスのタイミングと同期して生成される制御回路を提案している。
　本発明の一態様によれば、第１エッジパルス信号は、主駆動パルス信号のネガエッジタイミング又は主駆動パルス信号のネガエッジタイミングの後に最初に発生するクロックパルスのタイミングと同期して生成される。
　本発明の一態様によれば、第２エッジパルス信号は、倍デューティパルス信号のネガエッジタイミングと同期して生成される制御回路を提案している。
　本発明の一態様によれば、第２エッジパルス信号は、倍デューティパルス信号のネガエッジタイミングと同期して生成される。
　本発明の一態様によれば、スイッチング動作する主スイッチを有する主コンバータと、前記主スイッチのスイッチング動作に対して所定の位相差でスイッチングする従スイッチを有する従コンバータと、従スイッチのスイッチング動作を制御する制御回路と、を備え、主コンバータと従コンバータとの間で主従関係を構成するインターリーブ電源において、制御回路は、所定の周波数のクロックパルスを生成するクロック生成部と、主コンバータの主スイッチをスイッチング駆動する主駆動パルス信号およびクロックパルスに基づいて主スイッチのオン時間情報を表す主スイッチオン幅パルス信号を生成し、主スイッチオン幅パルス信号に対して２倍の時間幅の倍デューティパルス信号を生成する信号倍化部と、主駆動パルス信号に基づいて第１エッジパルス信号を生成し、倍デューティパルス信号に基づいて第２エッジパルス信号を生成するエッジパルス生成部と、第１エッジパルス信号および第２エッジパルス信号に基づいて、主スイッチのオン時間幅と従スイッチのオン時間幅とが同一となるように従スイッチをスイッチング駆動する従駆動パルス信号を生成する従駆動パルス信号生成部と、を少なくとも含むインターリーブ電源を提案している。
　本発明の一態様によれば、クロック生成部により所定の周波数のクロックパルスが生成される。また、信号倍化部により主コンバータの主スイッチをスイッチング駆動する主駆動パルス信号およびクロックパルスに基づいて、主スイッチのオン時間情報を表す主スイッチオン幅パルス信号が生成され、主スイッチオン幅パルス信号に対して２倍のデューティの倍デューティパルス信号が生成される。更に、エッジパルス生成部により主駆動パルス信号に基づいて第１エッジパルス信号が生成され、倍デューティパルス信号に基づいて第２エッジパルス信号が生成される。従駆動パルス信号生成部により、第１エッジパルス信号および第２エッジパルス信号に基づいて、主スイッチのオン時間幅と従スイッチのオン時間幅とが同一となるように従スイッチをスイッチング駆動する従駆動パルス信号が生成される。
　本発明の一態様によれば、第１エッジパルス信号は、主駆動パルス信号のネガエッジタイミング又は主駆動パルス信号のネガエッジタイミングの後に最初に発生するクロックパルスのタイミングと同期して生成されるインターリーブ電源を提案している。
　本発明の一態様によれば、第１エッジパルス信号は、主駆動パルス信号のネガエッジタイミング又は主駆動パルス信号のネガエッジタイミングの後に最初に発生するクロックパルスのタイミングと同期して生成される。
　本発明の一態様によれば、第２エッジパルス信号は、倍デューティパルス信号のネガエッジタイミングと同期して生成されるインターリーブ電源を提案している。
　本発明の一態様によれば、第２エッジパルス信号は、倍デューティパルス信号のネガエッジタイミングと同期して生成される。
　本発明の一態様によれば、スイッチング動作する主スイッチを有する主コンバータと、前記主スイッチのスイッチング動作に対して所定の位相差でスイッチングする従スイッチを有する従コンバータと、を備え、主コンバータと従コンバータとの間で主従関係を構成するインターリーブ電源用の従スイッチのスイッチング動作を制御する制御回路において、　所定の周波数のクロックパルスを生成するクロック生成部と、主コンバータの主スイッチをスイッチング駆動する主駆動パルス信号およびクロックパルスに基づいて、主スイッチのオン時間情報を表す主スイッチオン幅パルス信号を生成し、主スイッチオン幅パルス信号に対して周波数およびデューディ比を１／ｎ（ｎは２以上の整数）とするｎ個の分周信号を生成し、分周信号に対してデューティを２倍とする倍デューティパルス信号を生成する分周信号倍化部と、主駆動パルス信号に基づいて第１エッジパルス信号を生成し、倍デューティパルス信号に基づいて第２エッジパルス信号を生成するエッジパルス生成部と、第１エッジパルス信号および第２エッジパルス信号に基づいて、主スイッチのオン時間幅と従スイッチのオン時間幅とが同一となるように従スイッチをスイッチング駆動する従駆動パルス信号を生成する従駆動パルス信号生成部と、を少なくとも含む制御回路を提案している。
　本発明の一態様によれば、クロック生成部により所定の周波数のクロックパルスが生成される。また、分周信号倍化部により主コンバータの主スイッチをスイッチング駆動する主駆動パルス信号およびクロックパルスに基づいて、主スイッチのオン時間情報を表す主スイッチオン幅パルス信号が生成され、主スイッチオン幅パルス信号に対して周波数およびデューディ比を１／ｎ（ｎは２以上の整数）とするｎ個の分周信号が生成され、分周信号に対してデューティを２倍とする倍デューティパルス信号が生成される。更に、エッジパルス生成部により主駆動パルス信号に基づいて第１エッジパルス信号が生成され、倍デューティパルス信号に基づいて第２エッジパルス信号が生成される。従駆動パルス信号生成部により、第１エッジパルス信号および第２エッジパルス信号に基づいて、主スイッチのオン時間幅と従スイッチのオン時間幅とが同一となるように従スイッチをスイッチング駆動する従駆動パルス信号が生成される。
　本発明の一態様によれば、第１エッジパルス信号は、主駆動パルス信号のネガエッジタイミング又は主駆動パルス信号のネガエッジタイミングの後に最初に発生するクロックパルスのタイミングと同期して生成される制御回路を提案している。
　本発明の一態様によれば、第１エッジパルス信号は、主駆動パルス信号のネガエッジタイミング又は主駆動パルス信号のネガエッジタイミングの後に最初に発生するクロックパルスのタイミングと同期して生成される。
　本発明の一態様によれば、第２エッジパルス信号は、倍デューティパルス信号のネガエッジタイミングと同期して生成される制御回路を提案している。
　本発明の一態様によれば、第２エッジパルス信号は、倍デューティパルス信号のネガエッジタイミングと同期して生成される。
　本発明の一態様によれば、スイッチング動作する主スイッチを有する主コンバータと、主スイッチのスイッチング動作に対して所定の位相差でスイッチングする従スイッチを有する従コンバータと、従スイッチのスイッチング動作を制御する制御回路と、を備え、主コンバータと従コンバータとの間で主従関係を構成するインターリーブ電源において、制御回路は、所定の周波数のクロックパルスを生成するクロック生成部と、主コンバータの主スイッチをスイッチング駆動する主駆動パルス信号およびクロックパルスに基づいて、主スイッチのオン時間情報を表す主スイッチオン幅パルス信号を生成し、主スイッチオン幅パルス信号に対して周波数およびデューディ比を１／ｎ（ｎは２以上の整数）とするｎ個の分周信号を生成し、分周信号に対してデューティを２倍とする倍デューティパルス信号を生成する分周信号倍化部と、主駆動パルス信号に基づいて第１エッジパルス信号を生成し、倍デューティパルス信号に基づいて第２エッジパルス信号を生成するエッジパルス生成部と、第１エッジパルス信号および第２エッジパルス信号に基づいて、主スイッチのオン時間幅と従スイッチのオン時間幅とが同一となるように従スイッチをスイッチング駆動する従駆動パルス信号を生成する従駆動パルス信号生成部と、を少なくとも含むインターリーブ電源を提案している。
　本発明の一態様によれば、クロック生成部により所定の周波数のクロックパルスが生成される。また、分周信号倍化部により主コンバータの主スイッチをスイッチング駆動する主駆動パルス信号およびクロックパルスに基づいて、主スイッチのオン時間情報を表す主スイッチオン幅パルス信号が生成され、主スイッチオン幅パルス信号に対して周波数およびデューディ比を１／ｎ（ｎは２以上の整数）とするｎ個の分周信号が生成され、分周信号に対してデューティを２倍とする倍デューティパルス信号が生成される。更に、エッジパルス生成部により主駆動パルス信号に基づいて第１エッジパルス信号が生成され、倍デューティパルス信号に基づいて第２エッジパルス信号が生成される。従駆動パルス信号生成部により、第１エッジパルス信号および第２エッジパルス信号に基づいて、主スイッチのオン時間幅と従スイッチのオン時間幅とが同一となるように従スイッチをスイッチング駆動する従駆動パルス信号が生成される。
　本発明の一態様によれば、第１エッジパルス信号は、主駆動パルス信号のネガエッジタイミング又は主駆動パルス信号のネガエッジタイミングの後に最初に発生するクロックパルスのタイミングと同期して生成されるインターリーブ電源を提案している。
　本発明の一態様によれば、第１エッジパルス信号は、主駆動パルス信号のネガエッジタイミング又は主駆動パルス信号のネガエッジタイミングの後に最初に発生するクロックパルスのタイミングと同期して生成される。
　本発明の一態様によれば、第２エッジパルス信号は、倍デューティパルス信号のネガエッジタイミングと同期して生成されるインターリーブ電源を提案している。
　本発明の一態様によれば、第２エッジパルス信号は、倍デューティパルス信号のネガエッジタイミングと同期して生成される。
　本発明の一態様によれば、クロック生成部により所定の周波数のクロックパルスが生成される。また、信号倍化部により主コンバータの主スイッチをスイッチング駆動する主駆動パルス信号およびクロックパルスに基づいて、主スイッチのオン時間情報を表す主スイッチオン幅パルス信号が生成され、主スイッチオン幅パルス信号に対して２倍のデューティの倍デューティパルス信号が生成される。更に、エッジパルス生成部により主駆動パルス信号に基づいて第１エッジパルス信号が生成され、倍デューティパルス信号に基づいて第２エッジパルス信号が生成される。従駆動パルス信号生成部により、第１エッジパルス信号および第２エッジパルス信号に基づいて、主スイッチのオン時間幅と従スイッチのオン時間幅とが同一となるように従スイッチをスイッチング駆動する従駆動パルス信号が生成されるため、主コンバータと従コンバータそれぞれのスイッチング電流のオン時間幅を略同じ幅に揃えることができる。これにより、部品ばらつきの影響が少なく量産に適したインターリーブ電源を制御する制御回路を容易に実現することができる。
　本発明の一態様によれば、第１エッジパルス信号は、主駆動パルス信号のネガエッジタイミング又は主駆動パルス信号のネガエッジタイミングの後に最初に発生するクロックパルスのタイミングと同期して生成されるため、主コンバータと従コンバータそれぞれのスイッチング電流のオン時間幅を略同じ幅に正確且つ確実に揃えることができる。特に、主駆動パルス信号のネガエッジタイミングの後に最初に発生するクロックパルスのタイミングと同期して第１エッジパルス信号を生成する方法は、主駆動パルス信号の終点をクロックパルスのタイミングに同期させるため、主駆動パルス信号のネガエッジタイミングと同期して第１エッジパルスを生成する方法よりも更に正確に従スイッチング駆動パルス信号を生成することが可能となる。
　本発明の一態様によれば、第２エッジパルス信号は、倍デューティパルス信号のネガエッジタイミングと同期して生成されるため、主コンバータと従コンバータそれぞれのスイッチング電流のオン時間幅を同じ幅に揃えることができる。
　本発明の一態様によれば、クロック生成部により所定の周波数のクロックパルスが生成される。また、信号倍化部により主コンバータの主スイッチをスイッチング駆動する主駆動パルス信号およびクロックパルスに基づいて、主スイッチのオン時間情報を表す主スイッチオン幅パルス信号が生成され、主スイッチオン幅パルス信号に対して２倍のデューティの倍デューティパルス信号が生成される。更に、エッジパルス生成部により主駆動パルス信号に基づいて第１エッジパルス信号が生成され、倍デューティパルス信号に基づいて第２エッジパルス信号が生成される。従駆動パルス信号生成部により、第１エッジパルス信号および第２エッジパルス信号に基づいて、主スイッチのオン時間幅と従スイッチのオン時間幅とが同一となるように従スイッチをスイッチング駆動する従駆動パルス信号が生成されるため、主コンバータと従コンバータそれぞれのスイッチング電流のオン時間幅を略同じ幅に揃えることができる。これにより、部品ばらつきの影響が少なく量産に適したインターリーブ電源を容易に実現することができる。
　本発明の一態様によれば、第１エッジパルス信号は、主駆動パルス信号のネガエッジタイミング又は主駆動パルス信号のネガエッジタイミングの後に最初に発生するクロックパルスのタイミングと同期して生成されるため、主コンバータと従コンバータそれぞれのスイッチング電流のオン時間幅を略同じ幅に正確且つ確実に揃えることができる。特に、主駆動パルス信号のネガエッジタイミングの後に最初に発生するクロックパルスのタイミングと同期して第１エッジパルス信号を生成する方法は、主駆動パルス信号の終点をクロックパルスのタイミングに同期させるため、主駆動パルス信号のネガエッジタイミングと同期して第１エッジパルスを生成する方法よりも更に正確に従スイッチング駆動パルス信号を生成することが可能となる。
　本発明の一態様によれば、第２エッジパルス信号は、倍デューティパルス信号のネガエッジタイミングと同期して生成されるため、主コンバータと従コンバータそれぞれのスイッチング電流のオン時間幅を同じ幅に揃えることができる。
　本発明の一態様によれば、クロック生成部により所定の周波数のクロックパルスが生成される。また、分周信号倍化部により主コンバータの主スイッチをスイッチング駆動する主駆動パルス信号およびクロックパルスに基づいて、主スイッチのオン時間情報を表す主スイッチオン幅パルス信号が生成され、主スイッチオン幅パルス信号に対して周波数およびデューディ比を１／ｎ（ｎは２以上の整数）とするｎ個の分周信号が生成され、分周信号に対してデューティを２倍とする倍デューティパルス信号が生成される。更に、エッジパルス生成部により主駆動パルス信号に基づいて第１エッジパルス信号が生成され、倍デューティパルス信号に基づいて第２エッジパルス信号が生成される。従駆動パルス信号生成部により、第１エッジパルス信号および第２エッジパルス信号に基づいて、主スイッチのオン時間幅と従スイッチのオン時間幅とが同一となるように従スイッチをスイッチング駆動する従駆動パルス信号が生成されるため、主コンバータのスイッチング動作のデューティが変化する場合であっても、主コンバータと従コンバータそれぞれのスイッチング電流のオン時間幅を略同じ幅に揃えることができる。これにより、部品ばらつきの影響が少なく量産に適したインターリーブ電源を制御する制御回路を容易に実現することができる。
　本発明の一態様によれば、第１エッジパルス信号は、主駆動パルス信号のネガエッジタイミング又は主駆動パルス信号のネガエッジタイミングの後に最初に発生するクロックパルスのタイミングと同期して生成されるため、主コンバータのスイッチング動作のデューティが変化する場合であっても、主コンバータと従コンバータそれぞれのスイッチング電流のオン時間幅を略同じ幅に正確且つ確実に揃えることができる。特に、主駆動パルス信号のネガエッジタイミングの後に最初に発生するクロックパルスのタイミングと同期して第１エッジパルス信号を生成する方法は、主駆動パルス信号の終点をクロックパルスのタイミングに同期させるため、主駆動パルス信号のネガエッジタイミングと同期して第１エッジパルスを生成する方法よりも更に正確に従スイッチング駆動パルス信号を生成することが可能となる。
　本発明の一態様によれば、第２エッジパルス信号は、倍デューティパルス信号のネガエッジタイミングと同期して生成されるため、主コンバータのスイッチング動作のデューティが変化する場合であっても、主コンバータと従コンバータそれぞれのスイッチング電流のオン時間幅を同じ幅に揃えることができる。
　本発明の一態様によれば、クロック生成部により所定の周波数のクロックパルスが生成される。また、分周信号倍化部により主コンバータの主スイッチをスイッチング駆動する主駆動パルス信号およびクロックパルスに基づいて、主スイッチのオン時間情報を表す主スイッチオン幅パルス信号が生成され、主スイッチオン幅パルス信号に対して周波数およびデューディ比を１／ｎ（ｎは２以上の整数）とするｎ個の分周信号が生成され、分周信号に対してデューティを２倍とする倍デューティパルス信号が生成される。更に、エッジパルス生成部により主駆動パルス信号に基づいて第１エッジパルス信号が生成され、倍デューティパルス信号に基づいて第２エッジパルス信号が生成される。従駆動パルス信号生成部により、第１エッジパルス信号および第２エッジパルス信号に基づいて、主スイッチのオン時間幅と従スイッチのオン時間幅とが同一となるように従スイッチをスイッチング駆動する従駆動パルス信号が生成されるため、主コンバータのスイッチング動作のデューティが変化する場合であっても、主コンバータと従コンバータそれぞれのスイッチング電流のオン時間幅を略同じ幅に揃えることができる。これにより、部品ばらつきの影響が少なく量産に適したインターリーブ電源を容易に実現することができる。
　本発明の一態様によれば、第１エッジパルス信号は、主駆動パルス信号のネガエッジタイミング又は主駆動パルス信号のネガエッジタイミングの後に最初に発生するクロックパルスのタイミングと同期して生成されるため、主コンバータのスイッチング動作のデューティが変化する場合であっても、主コンバータと従コンバータそれぞれのスイッチング電流のオン時間幅を略同じ幅に正確且つ確実に揃えることができる。特に、主駆動パルス信号のネガエッジタイミングの後に最初に発生するクロックパルスのタイミングと同期して第１エッジパルス信号を生成する方法は、主駆動パルス信号の終点をクロックパルスのタイミングに同期させるため、主駆動パルス信号のネガエッジタイミングと同期して第１エッジパルスを生成する方法よりも更に正確に従スイッチング駆動パルス信号を生成することが可能となる。
　本発明の一態様によれば、第２エッジパルス信号は、倍デューティパルス信号のネガエッジタイミングと同期して生成されるため、主コンバータのスイッチング動作のデューティが変化する場合であっても、主コンバータと従コンバータそれぞれのスイッチング電流のオン時間幅を同じ幅に揃えることができる。
本発明の実施形態に係る制御回路を備えたインターリーブ電源の構成を示す回路図である。 本発明の第１の実施形態に係る制御回路の構成を示す回路図である。 図２の制御回路６０ｂの動作を表すタイミングチャートである。 図２の制御回路６０ｂの変形例を表す回路図である。 図４の制御回路６０ｂの動作を表すタイミングチャートである。 図１のインターリーブ電源の動作を表すタイミングチャートである。 図２の主駆動パルス信号のデューティが５０％以上となった場合の本発明の第１の実施形態に係る制御回路６０ｂおよびインターリーブ電源１の動作を表すタイミングチャートである。 本発明の第２の実施形態に係る制御回路の構成を示す回路図である。 図８の制御回路６０ｂの動作を表すタイミングチャートである。 図８の制御回路６０ｂの変形例を表す回路図である。 図１０の制御回路６０ｂの動作を表すタイミングチャートである。
　以下、本発明の実施の形態について図面を参照しながら説明する。なお、本実施形態における構成要素は適宜、既存の構成要素等との置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、本実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。
＜インターリーブ電源の接続＞
　図１は、本発明の実施形態に係る制御回路を備えたインターリーブ電源の接続図である。本実施形態に係る制御回路は、図１に示すように、スイッチング動作する主スイッチＱ１を有する主コンバータ７０と、前記主スイッチＱ１のスイッチング動作に対して所定の位相差でスイッチングする従スイッチＱ２を有する従コンバータ８０等と、を備え、主従関係を構成する複数のコンバータが多段接続されたインターリーブ型スイッチング電源１等に用いられる。インターリーブ型スイッチング電源１は、図１に示すように、整流回路１０と、主コンバータ７０と、従コンバータ８０と、従コンバータ９０と、を備えている。
　図１のような構成において、制御回路６０ａと制御回路６０ｂの関係は、制御回路６０ａが主コンバータ側の制御回路となり、制御回路６０ｂが従コンバータ側の制御回路となって、主従関係を有する。また、制御回路６０ｂと制御回路６０ｃの関係は、制御回路６０ｂが主コンバータ側としての制御回路となり、制御回路６０ｃが従コンバータ側の制御回路となって、主従関係を有する。すなわち、主コンバータ７０と従コンバータ８０の関係では、主コンバータ７０が主コンバータ側、従コンバータ８０が従コンバータ側となる。また、従コンバータ８０と従コンバータ９０の関係では、従コンバータ８０が主コンバータ側、従コンバータ９０が従コンバータ側となる。なお、図１に示すインターリーブ型スイッチング電源１は、３段構成のインターリーブ電源であるが、従コンバータ９０を主コンバータ側として主従関係となるような従コンバータを更に設けるようにしても良い。以下、説明を理解し易くするために、制御回路６０ａと制御回路６０ｂの関係に注目して説明する。
　整流回路１０は、商用電源の交流を例えば全波整流し、全波整流して得られる脈流を整流するブリッジダイオードＢＤと、コンデンサＣ１と、を備えている。整流回路１０には、主コンバータ７０と従コンバータ８０等が接続されている。図１は、主コンバータ７０と従コンバータ８０等が昇圧チョッパ回路で構成された例である。
　主コンバータ７０は、トランス２０と、主スイッチＱ１と、ダイオードＤ１と、コンデンサＣ２と、制御回路６０ａと、駆動部ＤＲ１と、抵抗Ｒ１と、抵抗Ｒ２を備えている。従コンバータ８０は、チョークコイルＬ３と、従スイッチＱ２と、ダイオードＤ２と、制御回路６０ｂと、を備えている。
　トランス２０は、チョークコイルＬ１と、制御巻線Ｌ２と、図示しない磁性体コアと、を備えている。トランス２０は、主スイッチＱ１がオンの場合に、入出力の電圧差に相当するエネルギーをチョークコイルＬ１に蓄積し、主スイッチＱ１がオフの場合に、チョークコイルＬ１に蓄積したエネルギーを負荷に供給する。制御巻線Ｌ２は、チョークコイルＬ１を流れる電流に対応した信号を制御回路６０ａのＶＺ端子に供給する。この信号は、主スイッチＱ１をオンするためのトリガ信号となる。
　制御回路６０ａは、ＶＺ端子およびＦＢ端子に入力される信号により、主スイッチＱ１のオンタイミングおよびオン時間幅を制御するようになっている。
　すなわち、制御回路６０ａのＶＺ端子は、トランス２０の制御巻線Ｌ２に接続されており、チョークコイルＬ１を流れる電流に対応した信号が制御回路６０ａに入力される。したがって、制御回路６０ａは、チョークコイルＬ１を流れる電流がゼロになるタイミングで主スイッチＱ１をオンさせ、臨界動作が可能になっている。
　主スイッチＱ１のスイッチング制御は、制御回路６０ａのＩＬ＿ＯＵＴ端子からの駆動パルス信号が駆動部ＤＲ１を介して主スイッチＱ１の制御端子に入力されることにより行われる。また、制御回路６０ａのＦＢ端子は、出力電圧を検出するための抵抗Ｒ１およびＲ２が接続され、抵抗Ｒ１およびＲ２による出力電圧の分圧値が所定電圧よりも高くなると、制御回路６０ａは、主スイッチＱ１のオン時間幅を小さくするよう制御する。
＜第１の実施形態としての制御回路６０ｂの構成＞
　次に、図２を用いて、従コンバータ側制御回路６０ｂの構成（第１の実施形態）について説明する。
　図２は、本発明の第１の実施形態に係る制御回路の構成を示す回路図である。制御回路６０ｂは、図１に示すような主従関係を構成するインターリーブ電源に用いられる。
　制御回路６０ｂは、図２に示すように、クロック生成部１１０と、信号倍化部１２０と、エッジパルス生成部１５０と、従駆動パルス信号生成部１８０と、を備えている。
　クロック生成部１１０は、所定の周波数のクロックパルスを生成するように構成される。クロック生成部１１０が生成するクロックパルスの周波数は、例えば、主スイッチＱ１および従スイッチＱ２を５０ｋＨｚ～５００ｋＨｚでスイッチングさせる設計の場合には、約１５ＭＨｚとすることが望ましい。これにより、主駆動パルス信号と従駆動パルス信号のオン時間信号を略等しくすることが可能となり、従コンバータ８０の電流臨界動作が安定する。このように、従コンバータ８０の電流臨界動作は、主スイッチＱ１および従スイッチＱ２のスイッチング周波数に対して、クロックパルスの周波数を十分に高く設定することでより確実になる。
　信号倍化部１２０は、例えば、主スイッチオン幅パルス生成回路１３０と、倍デューティパルス信号生成部１４０とを有している。信号倍化部１２０は、主スイッチＱ１をスイッチング駆動する主駆動パルス信号ＡおよびクロックパルスＢに基づいて、主スイッチＱ１のオン時間情報を表す主スイッチオン幅パルス信号Ｃを生成し、主スイッチオン幅パルス信号Ｃに対して２倍の時間幅の倍デューティパルス信号Ｄを生成するように構成される。
　信号倍化部１２０内の主スイッチオン幅パルス生成回路１３０は、例えばＤフリップフロップ１３１で用いて構成すると、容易に設計することができる。Ｄフリップフロップ１３１の第１の入力端子Ｄには主駆動パルス信号Ａが入力され、第２の入力端子ＣＬＫには、クロック生成部１１０で生成されたクロックパルスＢが入力されるように構成される。また、Ｄフリップフロップ１３１の出力端子Ｑは、アップダウンカウンタ１４１の入力端子ＵＰ／ＤＯＷＮ端子に接続される。主スイッチオン幅パルス生成部１３０は、主スイッチＱ１をスイッチング駆動する主駆動パルス信号ＡおよびクロックパルスＢに基づいて、主スイッチオン幅パルス信号Ｃを生成するように構成される。
　倍デューティパルス信号生成部１４０は、例えば、図２に示すように、数値を順に加算して計数すると共に数値を減算して計数することが可能なアップダウンカウンタ１４１と、ＯＲ回路１４２と、で構成すると、容易に設計することができる。アップダウンカウンタ１４１の第１の入力端子ＵＰ／ＤＯＷＭ端子は、主スイッチオン幅パルス生成回路１３０で生成された主スイッチオン幅パルス信号Ｃが入力されるように構成される。また、アップダウンカウンタ１４１の第２の入力端子ＣＬＫには、クロック生成部１１０で生成されたクロックパルスＢが入力されるように構成される。
　更に、アップダウンカウンタ１４１のカウンタ出力Ｑ（Ｑ０～Ｑｎ）はそれぞれＯＲ回路１４２の入力に接続され、その出力はエッジパルス生成部１５０に接続されている。アップダウンカウンタ１４１は、入力された主スイッチオン幅パルス信号ＣとクロックパルスＢに基づいて、主スイッチオン幅パルス信号Ｃの２倍の時間幅をもつ倍デューティパルス信号Ｄを生成するように構成される。
　エッジパルス生成部１５０は、例えば、第１エッジパルス信号生成回路１６０と、第２エッジパルス信号生成回路１７０とから構成される。エッジパルス生成部１５０は、主駆動パルス信号Ａに基づいて第１エッジパルス信号Ｅを生成し、倍デューティパルス信号Ｄに基づいて第２エッジパルス信号Ｆを生成するように構成される。
　第１エッジパルス信号Ｅは、主駆動パルス信号Ａのネガエッジタイミング又は主駆動パルス信号Ａのネガエッジタイミングの後に最初に発生するクロックパルスＢのタイミングと同期して生成されるように構成される。第１エッジパルス信号Ｅが主駆動パルス信号Ａのネガエッジタイミングと同期して生成されるようにするには、図２に示す構成とすれば可能である。また、第１エッジパルス信号Ｅが主駆動パルス信号Ａのネガエッジタイミングの後に最初に発生するクロックパルスＢのタイミングと同期して生成されるようにするには、図４に示す構成とすれば可能である。
　第２エッジパルス信号Ｆは、倍デューティパルス信号Ｄのネガエッジタイミングと同期して生成されるように構成される。
　また、第１エッジパルス信号Ｅは、主駆動パルス信号Ａのポジエッジタイミング又は主駆動パルス信号Ａのポジエッジタイミングの後に最初に発生するクロックパルスのタイミングと同期して生成されるようにし、第２エッジパルス信号Ｆは、倍デューティパルス信号Ｄのポジエッジタイミングと同期して生成されるようにしてもよい。
　従駆動パルス信号Ｇは、第１エッジパルス信号Ｅの発生タイミングを始点とし、第２エッジパルス信号Ｆの発生タイミングを終点とするように構成される。
　また、従駆動パルス信号Ｇは、第２エッジパルス信号Ｆの発生タイミングを始点とし、第１エッジパルス信号Ｅの発生タイミングを終点とするようにしてもよい。
　エッジパルス生成部１５０は、例えば、２つの入力端子と２つの出力端子を有するよう構成し、エッジパルス生成部１５０の入力端子の一方（第１エッジパルス信号生成回路１６０の入力部）には、端子ＩＬ＿ＩＮを介して入力される主駆動パルス信号Ａが入力されるように構成される。
　エッジパルス生成部１５０の入力端子の他方（第２エッジパルス信号生成回路１７０の入力部）には、倍デューティパルス信号生成部１４０により生成された倍デューティパルス信号Ｄが入力されるように構成される。エッジパルス生成部１５０の出力端子の一方は、従駆動パルス信号生成部１８０の第１の入力端子ＴＭ１に接続され、エッジパルス生成部１５０の出力端子の他方は、従駆動パルス信号生成部１８０の第２の入力端子ＴＭ２に接続されている。
　第１エッジパルス信号生成回路１６０は、例えば、スイッチ１６１、スイッチ１６２、容量素子１６３、インバータ１６４、インバータ１６５、ＡＮＤ１６６および定電流源１６７から構成される。図２に示す第１エッジパルス生成信号回路１６０は、入力された主駆動パルス信号Ａの立ち下がりタイミングで狭パルスを出力し、それを第１エッジパルス信号Ｅとして従駆動パルス信号生成部１８０の第１の入力端子ＴＭ１に入力するように構成される。また、後述の図４に示す第１エッジパルス生成信号回路１６０は、入力された主スイッチオン幅パルス信号Ｃの立ち下がりタイミングで狭パルスを出力し、それを第１エッジパルス信号Ｅとして従駆動パルス信号生成部１８０の第１の入力端子ＴＭ１に入力するように構成される。
　第２エッジパルス信号生成回路１７０は、例えば、スイッチ１７１、スイッチ１７２、容量素子１７３、インバータ１７４、インバータ１７５、ＡＮＤ１７６および定電流源１７７から構成される。第２エッジパルス生成信号回路１７０は、入力された倍デューティパルス信号Ｄの立ち下がりタイミングで狭パルスを出力し、それを第２エッジパルス信号Ｆとして従駆動パルス信号生成部１８０の第２の入力端子ＴＭ２に入力するように構成される。
　従駆動パルス信号生成部１８０は、第１エッジパルス信号Ｅおよび第２エッジパルス信号Ｆに基づいて、主スイッチＱ１のオン時間幅と従スイッチＱ２のオン時間幅とが同一となるように従スイッチＱ２をスイッチング駆動する従駆動パルス信号Ｇを生成するように構成される。
　従駆動パルス信号生成部１８０は、例えば、フリップフロップ回路１８１で構成される。フリップフロップ回路１８１のセット端子Ｓは、第１の入力端子ＴＭ１を介して第１エッジパルス信号生成回路１６０の出力に接続されている。フリップフロップ回路１８１のリセット端子Ｒは、第２の入力端子ＴＭ２を介して第２エッジパルス信号生成回路１７０の出力に接続されている。フリップフロップ回路１８１の端子Ｑは、従駆動パルス信号Ｇとして制御回路６０ｂのＩＬ＿ＯＵＴ端子に接続されている。
　フリップフロップ回路１８１は、セット端子Ｓに第１エッジパルス信号Ｅとして狭パルスが入力されると端子Ｑの出力信号がＨｉ状態になり、リセット端子Ｒに第２エッジパルス信号Ｆとして狭パルスが入力されると端子Ｑの出力信号はＬｏｗ状態になるように構成される。
＜第１の実施形態の変形例＞
　次に、図４を用いて、制御回路６０ｂの構成の第１の実施形態の変形例について説明する。
　図４は、図２に示した制御回路６０ｂの構成の第１の実施形態の変形例を表す回路図である。図４に示す制御回路６０ｂは図２に示す制御回路６０ｂと異なり、第１エッジパルス信号Ｅを、主駆動パルス信号Ａのネガエッジタイミングの後に最初に発生するクロックパルスＢのタイミングと同期して生成するように変形したものである。そのため、図４の制御回路６０ｂは、第１エッジパルス生成回路１６０の入力端子が図４中の主駆動パルス信号Ａのノード（端子ＩＬ＿ＩＮ）ではなく、主スイッチオン幅パルス信号Ｃのノード（主スイッチオン幅パルス生成回路１３０の出力ノード）に接続されている。
　なお、上記主スイッチＱ１、主コンバータ７０、従スイッチＱ２、従コンバータ８０、インターリーブ電源１、制御回路６０ｂ、クロック生成部１１０、信号倍化部１２０、エッジパルス生成部１５０および従駆動パルス信号生成部１８０は、それぞれ本発明に係る主スイッチ、主コンバータ、従スイッチ、従コンバータ、インターリーブ電源、制御回路、クロック生成部、信号倍化部、エッジパルス生成部および従駆動パルス信号生成部に相当する。
＜第１の実施形態としての制御回路６０ｂの動作＞
　続いて、第１の実施形態としての制御回路６０ｂの動作について、図３および図５を用いて説明する。
　図３は、図２に示した第１の実施形態としての制御回路６０ｂの動作を表すタイミングチャートである。図３中に示すＡ、Ｂ、Ｃ、Ｄ、Ｅ、ＦおよびＧは、図２中に示す主駆動パルス信号Ａ、クロックパルスＢ、主スイッチオン幅パルス信号Ｃ、倍デューティパルス信号Ｄ、第１エッジパルス信号Ｅ、第２エッジパルス信号Ｆおよび従駆動パルス信号Ｇの各電圧波形を示す。
　図５は、図４に示した制御回路６０ｂの動作を表すタイミングチャートである。図５中に示すＡ、Ｂ、Ｃ、Ｄ、Ｅ、ＦおよびＧは、図４中に示す主駆動パルス信号Ａ、クロックパルスＢ、主スイッチオン幅パルス信号Ｃ、倍デューティパルス信号Ｄ、第１エッジパルス信号Ｅ、第２エッジパルス信号Ｆおよび従駆動パルス信号Ｇの各電圧波形を示す。
　図３中の主駆動パルス信号Ａは、図１の主スイッチＱ１を駆動制御する信号と同期している。また、図３中のクロックパルスＢは、例えば、１５ＭＨｚの周波数のパルスとして設定されている。主スイッチオン幅パルス信号Ｃは、主スイッチＱ１のオン時間情報を表す信号として生成される。主スイッチオン幅パルス生成回路１３０としてＤフリップフロップ１３１を用いた場合、Ｄフリップフロップ１３１は、ＣＬＫ端子に入力されるクロックパルスのポジエッジのタイミングにおけるＤ端子の入力の値がＱ端子に出力される。
　図３中の時刻ｔ１～ｔ４において、主スイッチオン幅パルスＣは、例えば、主駆動パルス信号ＡがＨｉｇｈとなった時刻（図３中の時刻ｔ１）後の最初のクロックパルスＢのポジエッジタイミング（図３中の時刻ｔ２）でＬｏｗからＨｉｇｈとなる。その後（図３中の時刻ｔ２の後）、主スイッチオン幅パルス信号Ｃは、例えば、主駆動パルス信号ＡがＬｏｗとなった時刻（図３中の時刻ｔ３）後の最初のクロックパルスＢのポジエッジタイミング（図３中の時刻ｔ４）でＨｉｇｈからＬｏｗとなる。
　このようにして、信号倍化部１２０は、主コンバータ７０の主スイッチＱ１をスイッチング駆動する主駆動パルス信号ＡおよびクロックパルスＢに基づいて、主スイッチＱ１のオン時間情報を表す主スイッチオン幅パルス信号Ｃを生成する。
　また、信号倍化部１２０は、主スイッチオン幅パルス信号Ｃに対して２倍の時間幅の倍デューティパルス信号Ｄを生成する。信号倍化部１２０内の倍デューティパルス信号生成部１４０を、例えば、図２に示すように、アップダウンカウンタ１４１およびＯＲ回路１４２とで構成した場合、アップダウンカウンタ１４１は、ＵＰ／ＤＯＷＮ端子入力の値がＨｉｇｈである期間（図３中の時刻ｔ２～時刻ｔ４）、ＣＬＫ端子に入力される各々のパルスに対応してＱ０、Ｑ１、Ｑ２・・・Ｑｎ端子から信号が出力され、ＯＲ回路１４２に入力され、クロックパルスＢがカウントアップされる。そのため、倍デューティパルス信号Ｄは、ＵＰ／ＤＯＷＮ端子入力の値がＨｉｇｈである期間（図３中の時刻ｔ２～時刻ｔ４）、Ｈｉｇｈとなる。
　そして、ＵＰ／ＤＯＷＮ端子入力の値がＨｉｇｈからＬｏｗとなった時刻（図３中の時刻ｔ４）の後、アップダウンカウンタ１４１は、ＵＰ／ＤＯＷＮ端子入力の値がＨｉｇｈである期間（図３中の時刻ｔ２～時刻ｔ４）にクロックパルスＢをカウントアップしたカウント数と同じカウント数でクロックパルスＢをカウントダウンする。そのため、倍デューティパルス信号Ｄは、ＵＰ／ＤＯＷＮ端子入力の値がＨｉｇｈである期間（図３中の時刻ｔ２～時刻ｔ４）と同じ時間（図３中の時間Ｔ１）、Ｈｉｇｈとなる。その結果、倍デューティパルス信号Ｄは、主スイッチオン幅パルス信号Ｃに対して２倍の時間幅（図３中の時間Ｔ２）のＨｉｇｈ信号となる（図３中の時刻ｔ２～時刻ｔ５）。
　このようにして、信号倍化部１２０は、主スイッチオン幅パルス信号Ｃに対して２倍のデューティの倍デューティパルス信号Ｄを生成する。
　図２に示すエッジパルス生成部１５０は、主駆動パルス信号Ａに基づいて第１エッジパルス信号Ｅを生成し、倍デューティパルス信号Ｄに基づいて第２エッジパルス信号Ｆを生成する。図４に示すエッジパルス生成部１５０は、主スイッチオン幅パルスＣに基づいて第１エッジパルス信号Ｅを生成し、倍デューティパルス信号Ｄに基づいて第２エッジパルス信号Ｆを生成する。
　図２に示した構成の場合、第１エッジパルス信号Ｅは、主駆動パルス信号Ａのネガエッジタイミング（図３中の時刻ｔ３）と同期して生成される。また、図４に示した構成の場合、第１エッジパルス信号Ｅは、主駆動パルス信号Ａのネガエッジタイミング（図５中の時刻ｔ３）の後に最初に発生するクロックパルスＢのタイミング（図５中の時間時刻ｔ４）と同期して生成される。
　第２エッジパルス信号Ｆは、倍デューティパルス信号Ｄのネガエッジタイミング（図３中の時刻ｔ５）と同期して生成される。
　従駆動パルス信号生成部１８０は、第１エッジパルス信号Ｅおよび第２エッジパルス信号Ｆに基づいて、従駆動パルス信号Ｇを生成する。図２に示した構成の場合、従駆動パルス信号Ｇは、第１エッジパルス信号Ｅの発生タイミング（図３中の時刻ｔ３）を始点とし、第２エッジパルス信号Ｆの発生タイミング（図３中の時刻ｔ５）を終点とするＨｉｇｈレベル信号とされる。また、図４に示した構成の場合、第１エッジパルス信号Ｅの発生タイミング（図５中の時刻ｔ４）を始点とし、第２エッジパルス信号Ｆの発生タイミング（図５中の時刻ｔ５）を終点とするＨｉｇｈレベル信号とされる。
　なお、図４に示す制御回路６０ｂでは、主スイッチオン幅パルス信号Ｃの終点（図５中の時刻ｔ４）をクロックパルスＢのタイミングに同期させるため、主駆動パルス信号Ａのネガエッジタイミング（図５中の時刻ｔ３）と同期して第１エッジパルスＥを生成する方法よりも、正確に従駆動パルス信号を生成することが可能となる。具体的には、図５中に示される時間ΔＴの分だけ主駆動パルス信号Ａと従駆動パルス信号Ｇとを近似させることができることとなる。
＜第１の実施形態としてのインターリーブ型スイッチング電源の動作＞
　続いて、図１に示したインターリーブ型スイッチング電源１の動作について、図６を用いて説明する。
　図６は、図１に示したインターリーブ型スイッチング電源の動作を表すタイミングチャートである。図２又は図４に示す制御回路６０ｂを図１のインターリーブ型スイッチング電源１に用いることにより、主コンバータ７０のチョークコイルＬ１に流れるチョーク電流ＩＬ（Ｍ）と従コンバータ８０のチョークコイルＬ３に流れるチョーク電流ＩＬ（Ｓ）は所定の位相差で制御される。これは、図３および図５に示したように、主駆動パルス信号Ａと従駆動パルス信号Ｇとを同一（略同一も含む）の時間幅となるように制御するためである。
　第１の実施形態に係る制御回路６０ｂでは、主駆動パルス信号Ａと従駆動パルス信号Ｇとを同一（略同一も含む）の時間幅となるように制御するには、図３および図５に示すように、主駆動パルス信号Ａのデューティが５０％未満のスイッチング動作となるような電源の入出力電圧仕様で使用することが望ましい。
　以上、説明したように、第１の実施形態によれば、クロック生成部１１０により所定の周波数のクロックパルスＢが生成される。また、信号倍化部１２０により主コンバータ７０の主スイッチＱ１をスイッチング駆動する主駆動パルス信号ＡおよびクロックパルスＢに基づいて、主スイッチＱ１のオン時間情報を表す主スイッチオン幅パルス信号Ｃが生成され、主スイッチオン幅パルス信号Ｃに対して２倍のデューティの倍デューティパルス信号Ｄが生成される。更に、エッジパルス生成部１５０により主駆動パルス信号Ａに基づいて第１エッジパルス信号Ｅが生成され、倍デューティパルス信号Ｄに基づいて第２エッジパルス信号Ｆが生成される。従駆動パルス信号生成部１８０により、第１エッジパルス信号Ｅおよび第２エッジパルス信号Ｆに基づいて、主スイッチＱ１のオン時間幅と従スイッチＱ２のオン時間幅とが同一となるように従スイッチＱ２をスイッチング駆動する従駆動パルス信号Ｇが生成されるため、主コンバータ７０と従コンバータ８０それぞれのスイッチング電流のオン時間幅を略同じ幅に揃えることができる。これにより、部品ばらつきの影響が少なく量産に適したインターリーブ電源を容易に実現することができる。特に、商用電源の整流出力を昇圧チョッピングする複数のコンバータで構成されるインターリーブ電源において、本発明の第１の実施形態に係る制御回路６０ｂを用いた場合には、従コンバータ８０側で電流臨界動作を確実に実現できる。
　また、第１の実施形態によれば、第１エッジパルス信号Ｅは、主駆動パルス信号Ａのネガエッジタイミング又は主駆動パルス信号Ａのネガエッジタイミングの後に最初に発生するクロックパルスＢのタイミングと同期して生成されるため、主コンバータと従コンバータそれぞれのスイッチング電流のオン時間幅を略同じ幅に正確且つ確実に揃えることができる。特に、主駆動パルス信号Ａのネガエッジタイミングの後に最初に発生するクロックパルスＢのタイミングと同期して第１エッジパルス信号Ｅを生成する方法は、主駆動パルス信号Ａの終点をクロックパルスＢのタイミングに同期させるため、主駆動パルス信号Ａのネガエッジタイミングと同期して第１エッジパルスＥを生成する方法よりも更に正確に従スイッチング駆動パルス信号Ｇを生成することが可能となる。
　更に、第１の実施形態によれば、第２エッジパルス信号Ｆは、倍デューティパルス信号Ｄのネガエッジタイミングと同期して生成されるため、主コンバータと従コンバータそれぞれのスイッチング電流のオン時間幅を同じ幅に揃えることができる。
　ところで、第１の実施形態では、上記の通り、主駆動パルス信号Ａのデューティが５０％未満のスイッチング動作となるような電源の入出力電圧仕様で使用することが望ましいが、主駆動パルス信号Ａのデューティが５０％以上のスイッチング動作となるような電源の入出力電圧仕様での使用は望ましくない。仮に、主駆動パルス信号Ａのデューティが５０％以上のスイッチング動作となるような電源の入出力電圧仕様で、第１の実施形態の制御回路６０ｂを使用すると、図７のタイミングチャートに示す動作となる。図７に示すように、主駆動パルス信号Ａと従駆動パルス信号Ｇとを同一（略同一も含む）の時間幅となるように制御できていない。その結果、例えば、商用電源の整流出力を昇圧チョッピングする複数のコンバータで構成される図１のようなインターリーブ電源１においては、従コンバータ８０側で電流臨界動作を確実に実現できなくなる。
　したがって、主駆動パルス信号のデューティが５０％以上のスイッチング動作となるような電源の入出力電圧仕様では、以下に説明する第２の実施形態としての制御回路６０ｂを使用することが望ましい。
＜第２の実施形態としての制御回路６０ｂの構成＞
　次に、図８を用いて、制御回路６０ｂの構成（第２の実施の形態）について説明する。
　図８は、本発明の第２の実施形態に係る制御回路６０ｂの構成を示す回路図である。図８に示す制御回路６０ｂは、図１に示すような主従関係を構成するインターリーブ電源に用いられる。
　本発明の第２の実施形態に係る制御回路６０ｂは、スイッチング動作する主スイッチを有する主コンバータと、前記主スイッチのスイッチング動作に対して所定の位相差でスイッチングする従スイッチを有する従コンバータと、を備え、主コンバータと従コンバータとの間で主従関係を構成するインターリーブ電源用の従スイッチのスイッチング動作を制御する制御回路である。
　第２の実施形態に係る制御回路６０ｂは、図８に示すように、クロック生成部１１０と、分周信号倍化部２００と、エッジパルス生成部２５０と、従駆動パルス信号生成部１８０と、を備えている。第２の実施形態に係る制御回路６０ｂは、第１の実施形態に係る制御回路６０ｂの信号倍化部１２０およびエッジパルス生成部１５０がそれぞれ分周信号倍化部２００およびエッジパルス生成部２５０に置き換わり、クロック生成部１１０および従駆動パルス信号生成部１８０は同様の構成である。そのため、以下の説明では、クロック生成部１１０と従駆動パルス信号生成部１８０の構成および動作の説明を省略する。
　分周信号倍化部２００は、主コンバータ７０の主スイッチＱ１をスイッチング駆動する主駆動パルス信号ＡおよびクロックパルスＢに基づいて、主スイッチＱ１のオン時間情報を表す主スイッチオン幅パルス信号Ｃを生成し、主スイッチオン幅パルス信号Ｃに対して周波数およびデューディ比を１／ｎ（ｎは２以上の整数）とするｎ個の分周信号を生成し、分周信号に対してデューティを２倍とする倍デューティパルス信号Ｄ１，Ｄ２を生成するように構成される。
　分周信号倍化部２００は、例えば、主スイッチオン幅パルス生成回路１３０と、分周回路２２０と、倍デューティパルス信号生成回路２４０と、を有している。分周信号倍化部２００内の主スイッチオン幅パルス生成回路１３０は、例えばＤフリップフロップ１３１で用いて構成すると、容易に設計することができる。Ｄフリップフロップ１３１の第１の入力端子Ｄには主駆動パルス信号Ａが入力され、第２の入力端子ＣＬＫには、クロック生成部１１０で生成されたクロックパルスＢが入力されるように構成される。また、Ｄフリップフロップ１３１の出力端子Ｑは、分周回路２２０に接続されている。
　分周回路２２０は、例えば、Ｄフリップフロップ２２１、ＡＮＤ回路２２２、ＡＮＤ回路２２３と、を有している。Ｄフリップフロップ２２１の第１入力信号ＤにはＤフリップフロップ２２１の出力端子Ｑの反転信号が入力されるように構成される。
　ＡＮＤ回路２２２の入力端子には、フリップフロップ２２１の出力端子Ｑ、および主スイッチオン幅パルス信号Ｃが入力され、ＡＮＤ回路２２２の出力は倍デューティ信号生成回路２４０に接続され、第１分周パルス信号Ｉ１がＡＮＤ回路２２２の出力端子から出力されるように構成される。ＡＮＤ回路２２３の入力端子には、フリップフロップ２２３の出力端子Ｑの反転信号および主スイッチオン幅パルス信号Ｃが入力され、ＡＮＤ回路２２３の出力は倍デューティ信号生成回路２４０に接続され、第２分周パルス信号Ｉ２がＡＮＤ回路２２３の出力端子から出力されるように構成される。
　倍デューティパルス信号生成回路２４０は、例えば、第１アップダウンカウンタ２４１、第２アップダウンカウンタ２４３、ＯＲ回路２４２、ＯＲ回路２４４と、を有している。アップダウンカウンタ２４１の第１の入力端子ＵＰ／ＤＯＷＭ端子は、分周回路２２０で生成された第１分周パルス信号Ｉ１が入力され、アップダウンカウンタ２４１の第２の入力端子ＣＬＫには、クロック生成部１１０で生成されたクロックパルスＢが入力されるように構成される。
　更に、アップダウンカウンタ２４１のカウンタ出力ＱはそれぞれＯＲ回路２４２の入力に接続され、ＯＲ回路２４２の出力はエッジパルス生成部２５０の第２エッジパルス信号生成回路２７０に接続されている。アップダウンカウンタ２４３の第１の入力端子ＵＰ／ＤＯＷＭ端子は、分周回路２２０で生成された第２分周パルス信号Ｉ２が入力され、アップダウンカウンタ２４３の第２の入力端子ＣＬＫには、クロック生成部１１０で生成されたクロックパルスＢが入力されるように構成される。
　また、アップダウンカウンタ２４３のカウンタ出力ＱはそれぞれＯＲ回路２４４の入力に接続され、ＯＲ回路２４４の出力はエッジパルス生成部２５０の第３エッジパルス信号生成回路２８０に接続されている。アップダウンカウンタ２４１および２４３は、それぞれ入力された分周パルス信号Ｉ１，Ｉ２とクロックパルスＢに基づいて、第１分周パルス信号Ｉ１、および第２分周パルス信号Ｉ２のそれぞれ２倍の時間幅をもつ第１の倍デューティパルス信号Ｄ１、および第２の倍デューティパルス信号Ｄ２を生成するように構成される。
　エッジパルス生成部２５０は、本発明の第１の実施形態に係る制御回路６０ｂのエッジパルス生成部１５０と同様に、主駆動パルス信号Ａに基づいて第１エッジパルス信号Ｅを生成し、倍デューティパルス信号に基づいて第２エッジパルス信号Ｊを生成するように構成される。倍デューティパルス信号は、倍デューティ信号生成回路２４０より倍デューティパルス信号Ｄ１および倍デューティパルス信号Ｄ２として生成され、エッジパルス生成部２５０に入力されるように構成される。
　エッジパルス生成部２５０は、例えば、第１エッジパルス信号生成回路１６０と、第２エッジパルス信号生成回路２７０と、第３エッジパルス信号生成回路２８０と、ＯＲ回路２９０とから構成される。第２エッジパルス信号生成回路２７０および第３エッジパルス信号生成回路２８０の入力端子には、それぞれ第１の倍デューティパルス信号Ｄ１および第２の倍デューティパルス信号Ｄ２が入力されるように構成される。第２エッジパルス信号生成回路２７０および第３エッジパルス信号生成回路２８０の出力端子は、ＯＲ回路２９０の入力に接続されている。
　ＯＲ回路２９０の出力端子は、従駆動パルス生成部１８０に接続される。ＯＲ回路２９０の出力端子からは、第２エッジパルス信号Ｊが出力されるように構成される。すなわち、図８の構成の制御回路６０ｂにおいては、エッジパルス生成部２５０は、主駆動パルス信号Ａに基づいて第１エッジパルス信号Ｅを生成し、更に、第１の倍デューティパルス信号Ｄ１および第２の倍デューティパルス信号Ｄ２に基づいて第２エッジパルス信号Ｊを生成するように構成される。
　なお、上述の通り、第１エッジパルス信号Ｅは、主駆動パルス信号Ａのネガエッジタイミング又は主駆動パルス信号Ａのネガエッジタイミングの後に最初に発生するクロックパルスＢのタイミングと同期して生成されるように構成される。第１エッジパルス信号Ｅが主駆動パルス信号Ａのネガエッジタイミングと同期して生成されるようにするには、図８に示す構成とすれば可能である。また、第１エッジパルス信号Ｅが主駆動パルス信号Ａのネガエッジタイミングの後に最初に発生するクロックパルスＢのタイミングと同期して生成されるようにするには、図１０に示す構成とすれば可能である。
　第２エッジパルス信号Ｊは、倍デューティパルス信号Ｄ１，Ｄ２のネガエッジタイミングと同期して生成されるように構成される。
　なお、上記クロック生成部１１０、分周信号倍化部２００、エッジパルス生成部２５０および従駆動パルス信号生成部１８０は、それぞれ本発明に係るクロック生成部、分周信号倍化部、エッジパルス生成部および従駆動パルス信号生成部に相当する。上記の第１の倍デューティパルス信号Ｄ１および第２の倍デューティパルス信号Ｄ２は、本発明に係る倍デューティパルス信号に相当する。また、上記の第１分周パルス信号Ｉ１および第２分周パルス信号Ｉ２は、本発明に係る分周信号に相当する。
＜第２の実施形態としての制御回路６０ｂの動作＞
　続いて、第２の実施形態としての制御回路６０ｂの動作について、図９乃至図１１を用いて説明する。
　図９は、図８に示した第２の実施形態としての制御回路６０ｂの動作を表すタイミングチャートである。図９中に示すＡ、Ｂ、Ｃ、Ｄ１、Ｄ２、Ｅ、Ｆ１、Ｆ２、Ｇ、Ｈ、Ｉ１、Ｉ２、およびＪは、図８中に示す主駆動パルス信号Ａ、クロックパルスＢ、主スイッチオン幅パルス信号Ｃ、第１の倍デューティパルス信号Ｄ１、第２の倍デューティパルス信号Ｄ２、第１エッジパルス信号Ｅ、第２エッジパルス信号生成回路２７０の出力信号Ｆ１、第３エッジパルス信号生成回路２８０の出力信号Ｆ２、従駆動パルス信号Ｇ、Ｄフリップフロップ２２１の出力信号Ｈ、第１分周パルス信号Ｉ１、第２分周パルス信号Ｉ２および第２エッジパルス信号Ｊの各電圧波形を示す。
　図１１は、図１０に示した制御回路６０ｂの動作を表すタイミングチャートである。図１１中に示すＡ、Ｂ、Ｃ、Ｄ１、Ｄ２、Ｅ、Ｆ１、Ｆ２、Ｇ、Ｈ、Ｉ１、Ｉ２、およびＪは、図１０中に示す主駆動パルス信号Ａ、クロックパルスＢ、主スイッチオン幅パルス信号Ｃ、第１の倍デューティパルス信号Ｄ１、第２の倍デューティパルス信号Ｄ２、第１エッジパルス信号Ｅ、第２エッジパルス信号生成回路２７０の出力信号Ｆ１、第３エッジパルス信号生成回路２８０の出力信号Ｆ２、従駆動パルス信号Ｇ、Ｄフリップフロップ２２１の出力信号Ｈ、第１分周パルス信号Ｉ１、第２分周パルス信号Ｉ２、および第２エッジパルス信号Ｊの各電圧波形を示す。
　図１１中の主駆動パルス信号Ａは、図１の主スイッチＱ１を駆動制御する信号と同期している。また、図９中のクロックパルスＢは、例えば、１５ＭＨｚの周波数のパルスとして設定されている。主スイッチオン幅パルス信号Ｃは、主スイッチＱ１のオン時間情報を表す信号として生成される。主スイッチオン幅パルス生成回路１３０としてＤフリップフロップ１３１を用いた場合、Ｄフリップフロップ１３１は、ＣＬＫ端子に入力されるクロックパルスのポジエッジのタイミングにおけるＤ端子の入力の値がＱ端子に出力される。
　図１１中の時刻ｔ１～ｔ４において、主スイッチオン幅パルスＣは、例えば主駆動パルス信号ＡがＨｉｇｈとなった時刻（図９中の時刻ｔ１）後の最初のクロックパルスＢのポジエッジタイミング（図９中の時刻ｔ２）でＬｏｗからＨｉｇｈとなる。その後（図９中の時刻ｔ２の後）、主スイッチオン幅パルス信号Ｃは、例えば、主駆動パルス信号ＡがＬｏｗとなった時刻（図９中の時刻ｔ３）後の最初のクロックパルスＢのポジエッジタイミング（図９中の時刻ｔ４）でＨｉｇｈからＬｏｗとなる。
　このようにして、分周信号倍化部２００は、主駆動パルス信号ＡおよびクロックパルスＢに基づいて、主スイッチＱ１のオン時間情報を表す主スイッチオン幅パルス信号Ｃを生成する。
　分周信号倍化部２００内の分周回路２２０を、例えば、図８に示すようにＤフリップフロップ２２１と、ＡＮＤ回路２２２と、ＡＮＤ回路２２３と、で構成した場合、Ｄフリップフロップ２２１は、Ｄ端子入力の値がＨｉｇｈかつＣＬＫ端子入力の値がＬｏｗからＨｉｇｈに切り替わるタイミング（図９中の時刻ｔ２）でＤ端子入力の値Ｈｉｇｈが出力端子Ｑに出力され、再びＣＬＫ端子入力の値がＬｏｗからＨｉｇｈに切り替わるタイミング（図８中の時刻ｔ５）まで出力Ｑの値は保持される(図９中のＨ）。
　また、ＡＮＤ回路２２２入力端子の一端には、Ｄフリップフロップ２２１の出力Ｑが接続され、ＡＮＤ回路２２３入力端子の一端には、Ｄフリップフロップ２２１における出力Ｑの反転信号が接続されているため、ＡＮＤ回路２２２およびＡＮＤ回路２２３それぞれの出力信号は、主スイッチオン幅パルス信号ＣがＨｉｇｈとなる、主スイッチＱ１のオン時間情報としてのパルスを、第１分周パルス信号Ｉ１および第２分周パルス信号Ｉ２として交互に振り分ける形となる。
　したがって、例えば、時刻ｔ２～ｔ４における主スイッチオン幅パルス信号ＣのＨｉｇｈのパルスは、時刻ｔ２～ｔ４における第１分周パルス信号Ｉ１のＨｉｇｈのパルスと同期して第１分周パルス信号Ｉ１として表れ、時刻ｔ５～ｔ８における主スイッチオン幅パルス信号ＣのＨｉｇｈのパルスは、時刻ｔ５～ｔ８における第２分周パルス信号Ｉ２のＨｉｇｈのパルスと同期して第２分周パルス信号Ｉ２として表れる。
　分周信号倍化部２００内の倍デューティパルス信号生成回路２４０を、例えば、図８に示すように、第１アップダウンカウンタ２４１、第２アップダウンカウンタ２４３、ＯＲ回路２４２およびＯＲ回路２４４で構成した場合、第１アップダウンカウンタ２４１は、ＵＰ／ＤＯＷＮ端子入力の値がＨｉｇｈである期間（図９中の時刻ｔ２～時刻ｔ４）、ＣＬＫ端子に入力されるパルスに対応してＱ０、Ｑ１、Ｑ３・・・Ｑｎ端子から信号が出力されてＯＲ回路２４２に入力され、クロックパルスＢがカウントアップされる。そのため、第１の倍デューティパルス信号Ｄ１は、ＵＰ／ＤＯＷＮ端子入力の値がＨｉｇｈである期間（図８中の時刻ｔ２～時刻ｔ４）、Ｈｉｇｈとなる。
　そして、ＵＰ／ＤＯＷＮ端子入力の値がＨｉｇｈからＬｏｗとなった時刻（図９中の時刻ｔ４）の後、第１アップダウンカウンタ２４１は、ＵＰ／ＤＯＷＮ端子入力の値がＨｉｇｈである期間（図９中の時刻ｔ２～時刻ｔ４）にクロックパルスＢをカウントアップしたカウント数と同じカウント数でクロックパルスＢをカウントダウンする。そのため、第１の倍デューティパルス信号Ｄ１は、ＵＰ／ＤＯＷＮ端子入力の値がＨｉｇｈである期間（図９中の時刻ｔ２～時刻ｔ４）と同じ時間（図９中の時間Ｔ１）、Ｈｉｇｈとなる。その結果、第１の倍デューティパルス信号Ｄ１は、第１分周パルス信号Ｉ１（図９中の時間Ｔ１）の２倍の時間幅（図９中の時間Ｔ２）のＨｉｇｈ信号となる（図９中の時刻ｔ２～時刻ｔ６）。
　第２アップダウンカウンタ２４３およびＯＲ回路２４４については、第１アップダウンカウンタ２４１およびＯＲ回路２４２と同様の動作となり、ＵＰ／ＤＯＷＮ端子に入力された第２分周パルス信号Ｉ２（図９中の時間Ｔ３）の２倍の時間幅（図９中の時間Ｔ４）を持った第２デューティパルス信号Ｄ２を出力する。
　このようにして、分周信号倍化部２００は、主スイッチオン幅パルス信号Ｃに対して周波数およびデューディ比を１／ｎ（例えばｎ＝２）とするｎ個の分周信号（第１分周パルス信号Ｉ１および第２分周パルス信号Ｉ２）を生成し、分周信号に対してデューティを２倍とする倍デューティパルス信号Ｄ１およびＤ２を生成する。
　図８に示すエッジパルス生成部２５０は、主駆動パルス信号Ａに基づいて第１エッジパルス信号Ｅを生成し、第１の倍デューティパルス信号Ｄ１および第２の倍デューティパルス信号Ｄ２に基づいて第２エッジパルス信号Ｊを生成する。図１０に示すエッジパルス生成部２５０は、主スイッチオン幅パルスＣに基づいて第１エッジパルス信号Ｅを生成し、第１の倍デューティパルス信号Ｄ１および第２の倍デューティパルス信号Ｄ２に基づいて第２エッジパルス信号Ｊを生成する。
　図８に示した構成の場合、第１エッジパルス信号Ｅは、主駆動パルス信号Ａのネガエッジタイミング（図９中の時刻ｔ３）と同期して生成される。また、図１０に示した構成の場合、第１エッジパルス信号Ｅは、主駆動パルス信号Ａのネガエッジタイミング（図１１中の時刻ｔ３）の後に最初に発生するクロックパルスＢのタイミング（図１１中の時間時刻ｔ４）と同期して生成される。
　第２エッジパルス信号Ｊは、第１の倍デューティパルス信号Ｄ１および第２の倍デューティパルス信号Ｄ２それぞれのネガエッジタイミング（図８中の時刻ｔ６およびｔ１０）と同期して生成される。
　従駆動パルス信号生成部１８０は、第１エッジパルス信号Ｅ点および第２エッジパルス信号Ｊに基づいて、従駆動パルス信号Ｇを生成する。図８に示した構成の場合、従駆動パルス信号Ｇは、第１エッジパルス信号Ｅの発生タイミング（図９中の時刻ｔ３）を始点とし、第２エッジパルス信号Ｊの発生タイミング（図９中の時刻ｔ６）を終点とするＨｉｇｈレベル信号とされる。また、図１１に示した構成の場合、第１エッジパルス信号Ｅの発生タイミング（図１１中の時刻ｔ４）を始点とし、第２エッジパルス信号Ｊの発生タイミング（図１１中の時刻ｔ６）を終点とするＨｉｇｈレベル信号とされる。
　なお、図１０に示す制御回路６０ｂでは、主スイッチオン幅パルス信号Ｃの終点（図１１中の時刻ｔ４）をクロックパルスＢのタイミングに同期させるため、主駆動パルス信号Ａのネガエッジタイミング（図１１中の時刻ｔ３）と同期して第１エッジパルス信号Ｅを生成する方法よりも、正確に従駆動パルス信号Ｇを生成することが可能となる。具体的には、図１１中に示される時間ΔＴの分だけ主駆動パルス信号Ａと従駆動パルス信号Ｇとを近似させることができることとなる。
　以上、説明したように、第２の実施形態によれば、クロック生成部１１０により所定の周波数のクロックパルスＢが生成される。また、分周信号倍化部２００により主コンバータ７０の主スイッチＱ１をスイッチング駆動する主駆動パルス信号ＡおよびクロックパルスＢに基づいて、主スイッチＱ１のオン時間情報を表す主スイッチオン幅パルス信号Ｃが生成され、主スイッチオン幅パルス信号Ｃに対して周波数およびデューディ比を１／ｎ（例えばｎ＝２）とするｎ個の分周信号（第１分周パルス信号Ｉ１および第２分周パルス信号Ｉ２）が生成され、分周信号に対してデューティを２倍とする倍デューティパルス信号（第１の倍デューティパルス信号Ｄ１および第２の倍デューティパルス信号Ｄ２）が生成される。更に、エッジパルス生成部２５０により主駆動パルス信号Ａに基づいて第１エッジパルス信号Ｅが生成され、倍デューティパルス信号に基づいて第２エッジパルス信号Ｊが生成される。従駆動パルス信号生成部１８０により、第１エッジパルス信号Ｅおよび第２エッジパルス信号Ｊに基づいて、主スイッチのオン時間幅と従スイッチのオン時間幅とが同一となるように従スイッチＱ２をスイッチング駆動する従駆動パルス信号Ｇが生成されるため、主コンバータ７０のスイッチング動作のデューティが変化する場合であっても、主コンバータ７０と従コンバータ８０それぞれのスイッチング電流のオン時間幅を略同じ幅に揃えることができる。これにより、部品ばらつきの影響が少なく量産に適したインターリーブ電源を容易に実現することができる。
　また、第２の実施形態によれば、第１エッジパルス信号Ｅは、主駆動パルス信号Ａのネガエッジタイミング又は主駆動パルス信号Ａのネガエッジタイミングの後に最初に発生するクロックパルスＢのタイミングと同期して生成されるため、主コンバータ７０のスイッチング動作のデューティが変化する場合であっても、主コンバータ７０と従コンバータ８０それぞれのスイッチング電流のオン時間幅を略同じ幅に正確且つ確実に揃えることができる。特に、主駆動パルス信号Ａのネガエッジタイミングの後に最初に発生するクロックパルスＢのタイミングと同期して第１エッジパルス信号Ｅを生成する方法は、主駆動パルス信号Ａの終点をクロックパルスのタイミングに同期させるため、主駆動パルス信号Ａのネガエッジタイミングと同期して第１エッジパルスＥを生成する方法よりも更に正確に従スイッチング駆動パルス信号Ｇを生成することが可能となる。
　更に、第２の実施形態によれば、第２エッジパルス信号Ｊは、倍デューティパルス信号Ｄ１，Ｄ２のネガエッジタイミングと同期して生成されるため、主コンバータ７０のスイッチング動作のデューティが変化する場合であっても、主コンバータ７０と従コンバータ８０それぞれのスイッチング電流のオン時間幅を同じ幅に揃えることができる。
　以上、本発明の実施形態について説明したが、本発明は、上述した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。
１：インターリーブ電源
１０：整流回路
２０：トランス
６０ａ、６０ｂ、６０ｃ：制御回路
７０：主コンバータ
８０：従コンバータ
１１０：クロック生成部
１２０：信号倍化部
１３０：主スイッチオン幅パルス生成回路
１４０：倍デューティパルス信号生成部
１５０：エッジパルス生成部
１６０：第１エッジパルス信号生成回路
１７０：第２エッジパルス信号生成回路
１８０：従駆動パルス信号生成部
２００：分周信号倍化部
２２０：分周回路
２４０：倍デューティパルス信号生成回路
２５０：エッジパルス生成部

Claims (8)

  1. 　スイッチング動作する主スイッチを有する主コンバータと、前記主スイッチのスイッチング動作に対して所定の位相差でスイッチングする従スイッチを有する従コンバータと、を備え、前記主コンバータと前記従コンバータとの間で主従関係を構成するインターリーブ電源用の前記従スイッチのスイッチング動作を制御する制御回路において、
    　所定の周波数のクロックパルスを生成するクロック生成部と、
    　前記主コンバータの主スイッチをスイッチング駆動する主駆動パルス信号および前記クロックパルスに基づいて、前記主スイッチのオン時間情報を表す主スイッチオン幅パルス信号を生成し、前記主スイッチオン幅パルス信号に対して２倍のデューティの倍デューティパルス信号を生成する信号倍化部と、
    　前記主駆動パルス信号に基づいて第１エッジパルス信号を生成し、前記倍デューティパルス信号に基づいて第２エッジパルス信号を生成するエッジパルス生成部と、
    　前記第１エッジパルス信号および前記第２エッジパルス信号に基づいて、前記主スイッチのオン時間幅と前記従スイッチのオン時間幅とが同一となるように前記従スイッチをスイッチング駆動する従駆動パルス信号を生成する従駆動パルス信号生成部と、
    　を少なくとも含む制御回路。
  2. 　前記第１エッジパルス信号は、前記主駆動パルス信号のネガエッジタイミング又は前記主駆動パルス信号のネガエッジタイミングの後に最初に発生する前記クロックパルスのタイミングと同期して生成される請求項１に記載の制御回路。
  3. 　前記第２エッジパルス信号は、前記倍デューティパルス信号のネガエッジタイミングと同期して生成される請求項１に記載の制御回路。
  4. 　請求項１に記載する制御回路と、
    　スイッチング動作する主スイッチを有する主コンバータと、
    　前記主スイッチのスイッチング動作に対して所定の位相差でスイッチングする従スイッチを有する従コンバータと、
    　を備え、前記主コンバータと前記従コンバータとの間で主従関係を構成するインターリーブ電源。
  5. 　スイッチング動作する主スイッチを有する主コンバータと、前記主スイッチのスイッチング動作に対して所定の位相差でスイッチングする従スイッチを有する従コンバータと、を備え、前記主コンバータと前記従コンバータとの間で主従関係を構成するインターリーブ電源用の前記従スイッチのスイッチング動作を制御する制御回路において、
    　所定の周波数のクロックパルスを生成するクロック生成部と、
    　前記主コンバータの主スイッチをスイッチング駆動する主駆動パルス信号および前記クロックパルスに基づいて、前記主スイッチのオン時間情報を表す主スイッチオン幅パルス信号を生成し、前記主スイッチオン幅パルス信号に対して周波数およびデューディ比を１／ｎ（ｎは２以上の整数）とするｎ個の分周信号を生成し、前記分周信号に対してデューティを２倍とする倍デューティパルス信号を生成する分周信号倍化部と、
    　前記主駆動パルス信号に基づいて第１エッジパルス信号を生成し、前記倍デューティパルス信号に基づいて第２エッジパルス信号を生成するエッジパルス生成部と、
    　前記第１エッジパルス信号および前記第２エッジパルス信号に基づいて、前記主スイッチのオン時間幅と前記従スイッチのオン時間幅とが同一となるように前記従スイッチをスイッチング駆動する従駆動パルス信号を生成する従駆動パルス信号生成部と、
    　を少なくとも含む制御回路。
  6. 　前記第１エッジパルス信号は、前記主駆動パルス信号のネガエッジタイミング又は前記主駆動パルス信号のネガエッジタイミングの後に最初に発生する前記クロックパルスのタイミングと同期して生成される請求項５に記載の制御回路。
  7. 　前記第２エッジパルス信号は、前記倍デューティパルス信号のネガエッジタイミングと同期して生成される請求項５に記載の制御回路。
  8. 　請求項５に記載する制御回路と、
    　スイッチング動作する主スイッチを有する主コンバータと、
    　前記主スイッチのスイッチング動作に対して所定の位相差でスイッチングする従スイッチを有する従コンバータと、
    　を少なくとも含み、前記主コンバータと前記従コンバータとの間で主従関係を構成するインターリーブ電源。
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