WO2013047334A1 - 電子部品、及び、それを備える電子装置 - Google Patents

電子部品、及び、それを備える電子装置 Download PDF

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WO2013047334A1
WO2013047334A1 PCT/JP2012/074142 JP2012074142W WO2013047334A1 WO 2013047334 A1 WO2013047334 A1 WO 2013047334A1 JP 2012074142 W JP2012074142 W JP 2012074142W WO 2013047334 A1 WO2013047334 A1 WO 2013047334A1
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WO
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layer
transparent conductive
metal layer
terminal
wiring
Prior art date
Application number
PCT/JP2012/074142
Other languages
English (en)
French (fr)
Inventor
清水　行男
塩田　素二
Original Assignee
シャープ株式会社
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    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13452—Conductors connecting driver circuitry and terminals of panels

Definitions

  • the present invention relates to an electronic component and an electronic device including the same. More specifically, the present invention relates to an electronic component suitable for a display device substrate and an electronic device including the same.
  • Anisotropy such as an anisotropic conductive film (hereinafter also referred to as ACF (Anisotropic Conductive Film)) is used as a connection member for electrically connecting two electronic components having a corresponding large number of terminals (electrodes).
  • Conductive members are known.
  • the anisotropic conductive member can electrically connect electronic components so as to maintain insulation between terminals (electrodes) adjacent to each other while maintaining a conductive state between terminals (electrodes) facing each other.
  • the electronic components can be mechanically fixed to each other.
  • a semiconductor integrated circuit and a flexible printed circuit board are mounted (mounted) on a display device substrate such as a thin film transistor (TFT) array substrate included in a liquid crystal display. )can do.
  • a display device substrate such as a thin film transistor (TFT) array substrate included in a liquid crystal display.
  • ACF typically includes an adhesive and a number of conductive particles dispersed in the adhesive.
  • the conductive particles come into contact with terminals of at least one of the electronic components, and as a result, the two components become conductive.
  • a TFT array substrate includes a plurality of pixel regions arranged in a matrix, and each region is usually provided with a transparent electrode that functions as a pixel electrode.
  • the transparent electrode is formed using an ITO film.
  • liquid crystal display panel having an ACF connection terminal for example, a liquid crystal display panel having a connection terminal in which a conductive film is formed on a transparent electrode in a peripheral region is disclosed (see, for example, Patent Document 1). ).
  • the contact portion of the terminal with the conductive particles is preferably a metal.
  • the state of the metal film is likely to change due to processing during the manufacturing process of the liquid crystal display. Specifically, state changes such as corrosion disappearance and oxidation are likely to occur. Therefore, as shown in FIG. 19, the uppermost layer of the terminal is generally formed using an ITO film for forming a transparent electrode.
  • the TFT array substrate of Comparative Example 1 shown in FIG. 19 examined by the present inventors is provided with a terminal 1020.
  • the terminal 1020 includes a metal layer 1032 and a metal layer 1034 provided on the metal layer 1032. It is formed using an ITO film and includes an ITO layer 1035 covering the metal layer 1034.
  • the first reason for using the ITO film is that ITO is an oxide of indium and tin and hardly oxidizes even when exposed to the atmosphere. That is, the state of ITO is difficult to change during the manufacturing process.
  • the second reason is that the ITO film forming process is located in the latter half of the liquid crystal display manufacturing process.
  • the ITO film is an oxide, its resistance is several to several tens of times higher than that of a normal metal film. Also, the contact resistance of the ITO film with the conductive particles is higher than that of the metal film. Furthermore, when an ITO layer is laminated on the metal layer to form a terminal, a resistance (interface resistance) is generated at the interface between them. Therefore, the terminal 1020 in which the uppermost layer is formed using the ITO film has a high resistance and is disadvantageous for a low resistance.
  • the current terminal 1020 cannot eliminate the above-mentioned factor of increasing resistance, and cannot meet such a requirement.
  • the TFT array substrate of Comparative Embodiment 2 shown in FIG. 20 examined by the present inventors includes a terminal 1120, and the terminal 1120 includes a metal layer 1132 and a metal layer 1134 provided on the metal layer 1132. Consists of including. However, since the ITO film is an almost essential film as a transparent electrode of the pixel, it is necessary to remove it by etching in order to eliminate the ITO film from the terminal portion. Therefore, the metal layer 1134 under the ITO film needs to be resistant to an etchant for etching the ITO film.
  • the material of the metal layer 1134 is preferably low resistance Al (aluminum), but Al is etched together with the ITO film. Therefore, a low resistance material such as Al cannot be selected as the material of the metal layer 1134, and as a result, the resistance of the terminal 1120 is insufficiently reduced.
  • a terminal including a laminated structure in which a low-resistance layer such as an Al layer is sandwiched between metal layers that are not etched together with an ITO film such as a Ti (titanium) layer is also conceivable. However, since the Al layer is exposed to the outside on the side surface of the terminal, the Al layer is inevitably etched by the etchant for the ITO film.
  • the ITO layer has to be disposed in order to protect the metal layer that is etched by the etchant for the ITO film.
  • Patent Document 1 arranges a conductive film in the periphery of a transparent electrode made of ITO so that the conductive particles of ACF remain without being pushed out from the terminal by using a step caused by the conductive film.
  • the purpose is to ensure stable connectivity. That is, it is not a technique related to resistance reduction of the terminal, and most of the uppermost layer of the terminal is formed of an ITO film. Further, it is described that the film thickness of the conductive film is about 1 ⁇ 2 of the average particle diameter of the conductive particles (usually 3 to 5 ⁇ m). Not right. Actually, it seems that the film thickness of the conductive film does not exceed 1 ⁇ m even if it is thick.
  • the present invention has been made in view of the above-described present situation, and an object thereof is to provide an electronic component and an electronic device each including a terminal capable of reducing resistance.
  • the inventors of the present invention have made various studies on electronic components including terminals capable of reducing resistance, and have focused attention on terminals including a metal layer and a transparent conductive layer. Then, by selectively disposing the transparent conductive layer on the edge of the metal layer so as to cover the side surface of the metal layer, at least a part of the upper surface of the metal layer is not covered with the transparent conductive layer. It has been found that a connecting member such as ACF can be reliably brought into contact with.
  • the metal layer has a laminated structure and includes a low-resistance layer that is not resistant to the etchant of the transparent conductive film, and the low-resistance layer is exposed on the side surface of the metal layer when the transparent conductive film is etched. Even in this case, we found that the low resistance layer could be protected from the etchant. From the above, the inventors have conceived that the above problems can be solved brilliantly and have reached the present invention.
  • a first aspect of the present invention includes a substrate and a terminal provided on the substrate, the terminal including a metal layer and a transparent conductive layer, and the transparent conductive layer is a side surface of the metal layer.
  • an electronic component hereinafter also referred to as an electronic component according to the present invention
  • the electronic component according to the present invention will be described in detail.
  • the transparent conductive layer does not necessarily have to be disposed on the entire area of the edge, and does not necessarily have to cover the entire area of the side surface.
  • the side surface may be covered with a member other than the transparent conductive layer (however, a member having resistance to an etchant for forming the transparent conductive layer, for example, an insulating layer).
  • the transparent conductive layer may be disposed on a partial region of the edge. As described above, the transparent conductive layer may be selectively disposed only on a portion necessary for preventing the side surface from being exposed in the etching process for forming the transparent conductive layer.
  • the transparent conductive layer is disposed on the entire edge region, or on the edge portion except for a region adjacent to a wiring electrically connected to the terminal.
  • the transparent conductive layer usually covers the entire region of the side surface or covers the side surface except for a region adjacent to the wiring.
  • the transparent conductive layer is disposed on at least a part of the edge and at least a part of the upper surface of the metal layer is not covered with the transparent conductive layer, the presence or absence of the transparent conductive layer on the upper surface is There is no particular limitation. However, from the viewpoint of further reducing the resistance of the terminal, it is preferable that the transparent conductive layer is not disposed on a region of the upper surface except the edge.
  • the upper surface of the layer means the surface of the two main surfaces farther from the substrate, and the edge or peripheral edge means the portion far from the center of the object and close to the outside. .
  • the substrate may be, for example, an insulating substrate, a printed substrate, or a semiconductor substrate.
  • the substrate may be, for example, tough or flexible.
  • the electronic component according to the present invention is not particularly limited by other components.
  • Other preferred embodiments of the electronic component according to the present invention will be described in detail below. Note that the various embodiments described above or described below may be appropriately combined with each other.
  • the metal layer includes a first layer and a second layer laminated on the first layer, and the first layer is formed in the same patterning process as the second layer.
  • the upper surface of the first layer can be protected by the second layer in the etching step for forming the transparent conductive layer. Therefore, a low resistance material such as Al can be selected as the material of the first layer.
  • the specific resistance of the first layer is preferably smaller than the specific resistance of the second layer. As a result, the resistance of the terminal can be reduced more reliably.
  • the second layer preferably has resistance to an etchant for forming the transparent conductive layer.
  • the degree of resistance of the second layer to the etchant is not particularly limited as long as the characteristics of the terminal are allowed.
  • whether or not the second layer is resistant to the etchant may be determined as follows. If it does not have resistance, the film thickness may be significantly reduced, or a significant change in material properties (for example, a significant increase in resistivity) may occur due to changes in state such as corrosion and oxidation. If it demonstrates more quantitatively, when it does not have tolerance, a film thickness will become half or less, or a resistivity will increase to 2 times or more. On the other hand, if it is resistant, that does not happen.
  • the electronic component according to the present invention further includes an insulating layer provided on the metal layer, the transparent conductive layer is provided on the insulating layer, and the insulating layer covers the side surface so as to cover the side surface. You may selectively arrange
  • the insulating layer does not necessarily have to be disposed on the entire region of the edge, and does not necessarily have to cover the entire region of the side surface. That is, the insulating layer may be disposed on a partial region of the edge. As described above, the insulating layer may be selectively disposed only on a portion necessary to prevent the side surface from being exposed in the etching process for forming the transparent conductive layer. Usually, the insulating layer is disposed on the entire region of the edge portion or on the edge portion except for a region adjacent to a wiring electrically connected to the terminal. In addition, the insulating layer usually covers the entire region of the side surface or covers the side surface except for a region adjacent to the wiring.
  • the presence or absence of the said insulating layer on the said upper surface Is not particularly limited.
  • the insulating layer is not disposed on a region of the upper surface excluding the edge portion.
  • the specific type (use) of the electronic component according to the present invention is not particularly limited, but is preferably a component having an optical function in addition to an electric / electronic function. This is because a transparent member such as a transparent electrode can be formed using the transparent conductive film for forming the transparent conductive layer.
  • a transparent member such as a transparent electrode can be formed using the transparent conductive film for forming the transparent conductive layer.
  • Specific examples include a display device substrate, MEMS (Mirco Electro Mechanical System), and the like, and a display device substrate is particularly preferable. That is, the electronic component according to the present invention preferably functions as a display device substrate.
  • the display device substrate is a substrate on which a display portion (a portion for displaying an image) of the display device is formed.
  • a second aspect of the present invention is an electronic device including the electronic component according to the present invention (hereinafter also referred to as an electronic device according to the present invention).
  • the configuration of the electronic device according to the present invention is not particularly limited by other components as long as the electronic component according to the present invention is essential. Preferred embodiments of the electronic device according to the present invention will be described in detail below. The following various embodiments may be appropriately combined with each other.
  • An electronic device includes an electronic component (hereinafter also referred to as a second electronic component) mounted on the electronic component according to the present invention (hereinafter also referred to as a first electronic component), and the second electronic component. May be further provided with a member (hereinafter also referred to as a connecting member) that electrically connects the first electronic component to the first electronic component. Since the electronic device according to the present invention includes the electronic component according to the present invention, also in this embodiment, the contact resistance between the terminal and the connection member can be effectively reduced.
  • connection member is not specifically limited, For example, although an anisotropic conductive member, solder, etc. are mentioned, An anisotropic conductive member is suitable especially.
  • the type (use) of the second electronic component is not particularly limited, and examples thereof include an active element, a passive element, an assembly in which passive elements are integrated and mounted, a printed board, a connector, and the like.
  • the active element include semiconductor elements such as a semiconductor integrated circuit (IC) and a large scale integrated circuit (LSI).
  • Specific examples of the passive element include an LED (Light Emitting Diode), a capacitor, a resistor, and a sensor.
  • Specific examples of the printed circuit board include an FPC board and a printed wiring board (PWB).
  • the printed circuit board is usually an electronic component in which wiring is provided on and / or in an insulating substrate.
  • the PWB may also be called a PCB (Printed Circuit Board).
  • the specific type (use) of the electronic device according to the present invention is not particularly limited, but is preferably a device having an optical function in addition to an electric / electronic function.
  • the electronic device according to the present invention may be a final product (finished product) or an intermediate product (semi-finished product) provided to general consumers.
  • Specific examples of the final product include a liquid crystal display, an organic electroluminescence (EL) display, a plasma panel display (PDP), and the like.
  • a preferable specific example of the intermediate product is a display such as a liquid crystal panel module. Module.
  • FIG. 2 is a schematic cross-sectional view taken along line A1-A2 in FIG. It is a plane schematic diagram which shows the liquid crystal display which concerns on Embodiment 1, and shows the state before IC chip and FPC board mounting.
  • A) is a schematic plan view showing terminals and wiring of the TFT array substrate according to Embodiment 1
  • (b) is a schematic cross-sectional view taken along line B1-B2 in (a)
  • (c) is 2 is a schematic cross-sectional view taken along line C1-C2 in FIG.
  • FIG. 4 is an enlarged schematic cross-sectional view showing terminals of the TFT array substrate according to Embodiment 1.
  • FIG. FIG. 6 is an enlarged schematic cross-sectional view showing terminals of a TFT array substrate according to a modification of Embodiment 1.
  • A is a schematic plan view showing terminals and wiring of a TFT array substrate according to a modification of Embodiment 1
  • (b) is a schematic cross-sectional view taken along line D1-D2 in (a).
  • (c) is a schematic cross-sectional view taken along line E1-E2 in (a)
  • (d) is a schematic cross-sectional view taken along line F1-F2 in (a).
  • (A) is a schematic plan view showing terminals and wiring of the TFT array substrate according to Embodiment 2
  • (b) is a schematic cross-sectional view taken along line G1-G2 in (a)
  • (c) is 2 is a schematic cross-sectional view taken along line H1-H2 in FIG.
  • (A) is a schematic plan view showing terminals and wiring of a TFT array substrate according to a modification of Embodiment 2
  • (b) is a schematic cross-sectional view taken along line J1-J2 in (a).
  • (c) is a schematic cross-sectional view taken along line K1-K2 in (a)
  • (d) is a schematic cross-sectional view taken along line L1-L2 in (a).
  • FIG. 10 is an enlarged cross-sectional schematic diagram showing terminals of a TFT array substrate according to a modification of Embodiment 3.
  • FIG. 1 is a schematic plan view showing terminals and wiring of a TFT array substrate according to a modification of Embodiment 3, and (b) is a schematic sectional view taken along line O1-O2 in (a).
  • c) is a schematic cross-sectional view taken along line P1-P2 in FIG.
  • (A) is a plane schematic diagram which shows the terminal and wiring of the TFT array substrate which concern on the modification of Embodiment 3
  • (b) is a cross-sectional schematic diagram in the Q1-Q2 line
  • (c) is a schematic cross-sectional view taken along line S1-S2 in (a)
  • (d) is a schematic cross-sectional view taken along line R1-R2 in (a).
  • FIG. 10 is an enlarged cross-sectional schematic diagram showing terminals of a TFT array substrate according to a modification of Embodiment 4.
  • FIG. 1 is a schematic plan view showing terminals and wiring of a TFT array substrate according to Embodiment 4,
  • (b) is a schematic cross-sectional view taken along line V1-V2 in (a), and
  • (c) is 2 is a schematic cross-sectional view taken along line W1-W2 in FIG.
  • It is a cross-sectional schematic diagram which shows the terminal of the TFT array substrate which concerns on the comparative form 1.
  • FIG. 1 is a schematic plan view showing terminals and wiring of a TFT array substrate according to Embodiment 4
  • (b) is a schematic cross-sectional view taken along line V1-V2 in (a)
  • (c) is 2 is a schematic cross-sectional view taken along line W1-W2 in FIG.
  • It is a cross-sectional schematic diagram which shows the terminal of the TFT array substrate which concerns on the comparative form 1.
  • a liquid crystal display (or a liquid crystal panel module) 1 As shown in FIGS. 1 and 2, a liquid crystal display (or a liquid crystal panel module) 1 according to this embodiment is mounted on a liquid crystal panel 10, a backlight (not shown), and the liquid crystal panel 10.
  • the liquid crystal panel 10 includes a TFT array substrate 11 and a color filter substrate (CF substrate) 12 facing each other, a liquid crystal layer 13 provided between the substrates 11 and 12, and a liquid crystal layer 13. And a sealing material 14 for sealing between the substrates 11 and 12.
  • a display unit 15 is provided in a region where the substrates 11 and 12 face each other.
  • the TFT array substrate 11 has an overhanging portion 16, and the IC chip 53 and the FPC substrate 50 are mounted (mounted) on the overhanging portion 16.
  • electronic parts such as resistors and ceramic capacitors (hereinafter, such electronic parts are also referred to as passive elements) may be mounted on the overhanging portion 16.
  • the overhang portion 16 includes a plurality of terminals 20, and the plurality of terminals 20 includes a plurality of terminals 21 and 22 for connecting an IC chip and a plurality of terminals 23 for connecting an FPC board.
  • the overhanging portion 16 has a plurality of wirings 19, which include a wiring 18 for connecting the terminal 22 to the corresponding terminal 23, and a source bus line or a gate bus line for the terminal 21 (both not shown). And a wiring 17 connected to ().
  • connection destination of each terminal is not specifically limited, It can set suitably.
  • the terminal 20 may include a terminal for connecting a passive element.
  • the IC chip 53 is a bare chip having a plurality of bumps 54 functioning as terminals, and is mounted on the overhanging portion 16 by a COG (Chip On Glass) method.
  • the IC chip 53 has driver functions such as a gate driver and a source driver.
  • the IC chip 53 may be an LSI chip.
  • the FPC board 50 is a printed board that can be bent, and includes a flexible insulating film 51 formed of a resin such as polyimide, and a plurality of wirings 52 each formed on the film 51. The end of each wiring 52 functions as a terminal. A passive element may be mounted on the FPC board 50.
  • the IC chip 53 and the FPC board 50 are electrically connected to the liquid crystal panel 10 by being thermocompression bonded (fixed) to the liquid crystal panel 10 via anisotropic conductive members 57 and 60, respectively.
  • the anisotropic conductive member 57 is provided in the IC chip mounting portion (portion surrounded by a broken line in FIG. 3) so as to cover the terminals 21 and 22, and the anisotropic conductive member 60 covers the terminal 23.
  • the anisotropic conductive member 57 is provided in the IC chip mounting portion (portion surrounded by a broken line in FIG. 3) so as to cover the terminals 21 and 22, and the anisotropic conductive member 60 covers the terminal 23.
  • the FPC board mounting portion the portion surrounded by the alternate long and short dash line in FIG. 3).
  • the anisotropic conductive members 57 and 60 include thermosetting resins (for example, epoxy resins) 55 and 58 and a large number of conductive particles 56 and 59 in the thermosetting resins 55 and 58, respectively.
  • the anisotropic conductive members 57 and 60 can exhibit conductivity in the vertical direction (normal direction of the substrate 11), and can exhibit insulation in the horizontal direction (plane direction of the substrate 11).
  • Each of the anisotropic conductive members 57 and 60 is preferably formed using an anisotropic conductive film (ACF), but the material is not particularly limited, and an anisotropic conductive paste is used. It may be formed.
  • ACF anisotropic conductive film
  • the TFT array substrate 11 (display device substrate) includes a transparent insulating substrate 31 such as a glass substrate, and wirings 19 formed on the substrate 31 and functioning as the wirings 17 and 18.
  • a metal layer 32 (second metal layer) formed on the substrate 31, an insulating layer 33 formed on the wiring 19 and the metal layer 32, and a metal layer 34 (on the metal layer 32 and the insulating layer 33).
  • a first metal layer and a transparent conductive layer 35 formed on the metal layer 34.
  • the terminal 20 includes metal layers 32 and 34 and a transparent conductive layer 35.
  • the wiring 19 is formed in a strip shape, the metal layer 32 is formed in a square shape, and the metal layer 32 is connected to one end of the wiring 19.
  • the wiring 19 and the metal layer 32 are formed by using a photolithography method and have the same metal film (for example, a lower Al film and an upper Ti film) having a film thickness of 0.01 ⁇ m to 1 ⁇ m (preferably 0.1 ⁇ m to 0.5 ⁇ m).
  • the laminated film is formed by patterning. Note that a gate bus line may be formed using this metal film.
  • a rectangular opening 33a is formed in the insulating layer 33, and the metal layer 34 is in contact with the metal layer 32 through the opening 33a.
  • the wiring 19 is covered with an insulating layer 33.
  • the insulating layer 33 is formed by photolithography and is patterned by patterning an insulating film (eg, SiNx film, SiO 2 film, etc.) having a film thickness of 0.01 ⁇ m to 3 ⁇ m (preferably 0.1 ⁇ m to 2 ⁇ m). It is formed.
  • an insulating film eg, SiNx film, SiO 2 film, etc.
  • the opening 33a is indicated by a broken line
  • the metal layer 34 is indicated by a thick broken line
  • the transparent conductive layer 35 is indicated by a thick line.
  • the metal layer 34 is formed in a square shape, covers the opening 33 a, and the edge (peripheral edge) 36 of the metal layer 34 is disposed on the insulating layer 33.
  • the metal layer 34 has a laminated structure, a lower layer 34a having a film thickness of 0.01 ⁇ m to 0.5 ⁇ m, and a middle layer 34b (0.05 ⁇ m to 1 ⁇ m) stacked on the lower layer 34a.
  • the metal layer 34 may not include the lower layer 34a but may include only the middle layer 34b and the upper layer 34c.
  • the metal layer 34 is formed by photolithography, and is formed by patterning a laminated film in which three or two metal films are laminated. Note that a source bus line may be formed using this laminated film.
  • the transparent conductive layer 35 is formed in a square shape (square frame shape), and is disposed on the entire region of the edge portion 36 so as to cover the entire region of the side surface 37 of the metal layer 34. Therefore, most of the upper surface 38 of the metal layer 34 is exposed.
  • the transparent conductive layer 35 is formed by using a photolithography method, and is formed by patterning the transparent conductive film. More specifically, first, a transparent conductive film having a film thickness of 0.01 ⁇ m to 0.5 ⁇ m is formed on the entire surface of the substrate 31 by a method such as sputtering, and then a resist is patterned on the transparent conductive film, Next, the transparent conductive film is wet etched using the resist as a mask, and finally the resist is removed.
  • the etchant for wet etching can be appropriately selected according to the material of the transparent conductive film.
  • Specific examples include oxalic acid-based etchants, iron salt-based etchants, SLA (phosphoric acid + acetic acid), and the like.
  • the material of the transparent conductive layer 35 is not particularly limited, and examples thereof include ITO (In 2 O 3 with Sn as a dopant) and IZO (ZnO with In as a dopant), tin oxide based materials, which are indium oxide-based materials.
  • Examples thereof include SnO 2 (addition of dopant) which is a material, AZO which is a zinc oxide-based material (Al is added to ZnO as a dopant), GZO which is a gallium zinc-based material (Ga is added to ZnO as a dopant), and the like. From the viewpoint of practicality, a transparent electrode material is preferable, and more specifically, ITO and IZO are preferable.
  • the transparent conductive layer 35 may be formed using a laminated film in which a plurality of transparent conductive films are laminated.
  • the material of the upper layer 34c is not particularly limited as long as the material is not damaged when the transparent conductive film is etched. Specific examples include Ti, Ta (tantalum), and Cr (chromium) when an ITO film or an IZO film is used as the transparent conductive film.
  • the material of the middle layer 34b is preferably lower in resistance than the material of the upper layer 34c, and the specific resistance of the material of the middle layer 34b is smaller than the material of the upper layer 34c.
  • the material of the middle layer 34b include Al, Cu (copper), and Mo (molybdenum). Since the upper layer 34c is provided on the middle layer 34b and the side surface of the middle layer 34b is covered with the transparent conductive layer 35, the middle layer 34b can be prevented from coming into contact with the etchant of the transparent conductive film. Therefore, the material of the middle layer 34b may be a material that can be etched by the etchant of the transparent conductive film.
  • the material of the lower layer 34a is not particularly limited, and may be the same as the material of the upper layer 34c.
  • the transparent conductive layer 35 is left only on the edge 36 of the metal layer 34, that is, only on the edge of the terminal 20, and the transparent conductive layer 35 starts from the center of the terminal 20.
  • the transparent conductive film has been removed.
  • the low-resistance middle layer 34 b that may have been exposed from the side surface 37 is covered with the transparent conductive layer 35. Therefore, the etchant can be prevented from entering the intermediate layer 34b during the etching of the transparent conductive film, and the intermediate layer 34b can be protected from the etchant.
  • the metal layer 34 is exposed at the center of the terminal 20, so that most of the surface (upper surface) of the terminal 20 can be an upper layer 34 c made of metal.
  • the contact resistance between the terminal 20 and the particles 56 and 59 of the anisotropic conductive members 57 and 60 can be reduced, and the transparent conductive layer 35 and The interface resistance between the upper layers 34c can be effectively reduced.
  • the resistance of the terminals 20 including the IC chip connecting terminals 21 and 22 and the FPC board connecting terminal 23 can be reduced.
  • the TFT array substrate 11 may further include a terminal 20 b having the same structure as the terminal 20.
  • the terminals 20 and 20b are suitable as the terminals 22 and 23 described above.
  • the terminal 20 is electrically connected to one end of the wiring 19, and the terminal 20 b is electrically connected to the other end of the wiring 19.
  • Emodiment 2 The present embodiment is substantially the same as the first embodiment except that the structure of the terminals and wirings of the TFT array substrate is different.
  • the TFT array substrate includes the substrate 31 described in the first embodiment, the wiring layer 240 and the metal layer 232 (second metal layer) formed on the substrate 31, and the wiring layer 240 and the metal layer 232.
  • An insulating layer 239 formed on the layer 241 and a transparent conductive layer 235 formed on the metal layer 234 are provided.
  • the terminal 220 includes metal layers 232 and 234 and a transparent conductive layer 235.
  • the wiring 219 includes the wiring layers 240 and 241 and functions as the wirings 17 and 18 described in the first embodiment.
  • the wiring layer 240 is formed in a band shape, the metal layer 232 is formed in a square shape, and the metal layer 232 is connected to one end of the wiring 240.
  • the wiring layer 240 and the metal layer 232 are formed using a photolithography method, and the same metal film (for example, a lower Al film and an upper Ti film) having a film thickness of 0.01 ⁇ m to 1 ⁇ m (preferably 0.1 ⁇ m to 0.5 ⁇ m). It is formed by patterning a laminated film comprising films. Note that a gate bus line may be formed using this metal film.
  • a strip-shaped opening 233a is formed in the insulating layer 233.
  • the wiring layer 241 contacts the wiring layer 240 through the opening 233a, and the metal layer 234 has an opening 233a.
  • the metal layer 232 is in contact with the inside.
  • the insulating layer 233 is formed using a photolithography method and is patterned by patterning an insulating film (eg, SiNx film, SiO 2 film, etc.) having a film thickness of 0.01 ⁇ m to 3 ⁇ m (preferably 0.1 ⁇ m to 2 ⁇ m). It is formed.
  • an insulating film eg, SiNx film, SiO 2 film, etc.
  • the opening 233a is indicated by a broken line
  • the wiring layer 241 and the metal layer 234 are indicated by a thick broken line
  • the transparent conductive layer 235 is indicated by a thick line
  • an opening 239a described later is It is indicated by a two-dot chain line.
  • the wiring layer 241 is formed in a band shape, the metal layer 234 is formed in a square shape, and the metal layer 234 is connected to one end of the wiring layer 241.
  • the source layer covers the opening 233a, and an edge portion (peripheral portion) of the source layer is disposed on the insulating layer 233.
  • the wiring layer 241 and the metal layer 234 have a laminated structure, and are laminated on the lower layer, the middle layer (first layer) laminated on the lower layer, and the middle layer.
  • the upper layer (second layer) is included, or the lower layer is not included, and only the middle layer and the upper layer are included.
  • the wiring layer 241 and the metal layer 234 are formed by photolithography, and are formed by patterning a laminated film in which the three or two metal films described in the first embodiment are laminated. Note that a source bus line may be formed using this laminated film.
  • a rectangular opening 239 a is formed in the insulating layer 239, and the metal layer 234 is not covered with the insulating layer 239.
  • the wiring 219 is covered with an insulating layer 239.
  • the insulating layer 239 is formed using a photolithography method, and is patterned by patterning an insulating film (eg, SiNx film, SiO 2 film, etc.) having a film thickness of 0.01 ⁇ m to 3 ⁇ m (preferably 0.1 ⁇ m to 2 ⁇ m). It is formed.
  • an insulating film eg, SiNx film, SiO 2 film, etc.
  • the transparent conductive layer 235 is formed in a U shape (square U shape), and the edge of the metal layer 234 is formed so that the terminal 220 covers the side surface 237 of the metal layer 234 except for a region adjacent to the wiring 219. It is disposed on the portion 236. Thus, the transparent conductive layer 235 is not disposed on the boundary portion between the metal layer 234 and the wiring layer 241. However, since the metal layer 234 is connected to the wiring layer 241 and the wiring layer 241 is covered with the insulating layer 239, the side surface of the source layer is not exposed. On the other hand, most of the upper surface 238 of the metal layer 234 is exposed.
  • the transparent conductive layer 235 is substantially the same as the transparent conductive layer 35 described in Embodiment 1 except that the shape is different, and can be formed in the same manner.
  • the TFT array substrate according to the present embodiment may further include a terminal 220b having a structure similar to that of the terminal 220, as shown in FIG.
  • the terminals 220 and 220b are suitable as the terminals 22 and 23 described in the first embodiment.
  • the terminal 220 is electrically connected to one end of the wiring 219, and the terminal 220 b is electrically connected to the other end of the wiring 219.
  • the present embodiment is substantially the same as the first embodiment except that the structure of the terminals and wirings of the TFT array substrate is different.
  • the terminal includes a stacked metal layer.
  • a terminal including a single metal layer is provided.
  • the TFT array substrate includes the substrate 31 described in the first embodiment, the wiring 319 formed on the substrate 31 and functioning as the wirings 17 and 18, and the metal layer 332 ( A first metal layer), an insulating layer 333 formed on the wiring 319 and the metal layer 332, and a transparent conductive layer 335 formed on the metal layer 332 and the insulating layer 333.
  • the terminal 320 includes a metal layer 332 and a transparent conductive layer 335.
  • the wiring 319 is formed in a strip shape, the metal layer 332 is formed in a square shape, and the metal layer 332 is connected to one end of the wiring 319.
  • a combination of the wiring 319 and the metal layer 332 is a gate layer.
  • the metal layer 332 and the wiring 319 have a stacked structure, and a lower layer 332a having a thickness of 0.01 ⁇ m to 0.5 ⁇ m and a thickness of 0.05 ⁇ m to 1 ⁇ m stacked on the lower layer 332a. It includes an intermediate layer 332b (first layer) and an upper layer 332c (second layer) having a thickness of 0.01 ⁇ m to 0.5 ⁇ m stacked on the intermediate layer 332b. As illustrated in FIG. 12, the metal layer 332 and the wiring 319 may include only the middle layer 332b and the upper layer 332c without including the lower layer 332a.
  • the metal layer 332 and the wiring 319 are formed by photolithography, and are formed by patterning a laminated film in which three or two metal films are laminated. Note that a gate bus line may be formed using this laminated film.
  • the material of the upper layer 332c is not particularly limited as long as it is a material that is not damaged when the transparent conductive film is etched. Specific examples include Ti, Ta, Cr and the like when an ITO film is used as the transparent conductive film or the IZO film.
  • the material of the middle layer 332b is preferably lower in resistance than the material of the upper layer 332c, and the specific resistance of the material of the middle layer 332b is smaller than that of the material of the upper layer 332c.
  • the material of the middle layer 332b include Al, Cu, and Mo. Since the upper layer 332c is provided on the middle layer 332b and the side surface of the middle layer 332b is covered with the transparent conductive layer 335, the middle layer 332b can be prevented from coming into contact with the etchant of the transparent conductive film. Therefore, the material of the middle layer 332b may be a material that can be etched by the etchant of the transparent conductive film.
  • the material of the lower layer 332a is not particularly limited, and may be the same as the material of the upper layer 332c.
  • a rectangular opening 333a is formed in the insulating layer 333, and the metal layer 332 is exposed in the opening 333a.
  • the insulating layer 333 is disposed on the edge portion 342 of the metal layer 332 so as to cover the side surface 343 of the metal layer 332 except for a region where the terminal 320 is adjacent to the wiring 319.
  • the wiring 319 is covered with an insulating layer 333.
  • the insulating layer 333 is formed by photolithography and is patterned by patterning an insulating film (eg, SiNx film, SiO 2 film, etc.) having a film thickness of 0.01 ⁇ m to 3 ⁇ m (preferably 0.1 ⁇ m to 2 ⁇ m). It is formed.
  • the opening 333a is indicated by a broken line
  • the transparent conductive layer 335 is indicated by a thick line.
  • the transparent conductive layer 335 is formed in a U-shape (square U shape), and the edge of the metal layer 332 is formed so that the terminal 320 covers the side surface 343 of the metal layer 332 except for a region adjacent to the wiring 319. It is disposed on the portion 342. That is, the side surface 343 and the edge portion 342 are covered with the insulating layer 333 and the transparent conductive layer 335 except for a region where the terminal 320 is adjacent to the wiring 319. Further, the transparent conductive layer 335 is not disposed on the boundary portion between the metal layer 332 and the wiring 319. However, since the metal layer 332 is connected to the wiring 319 and the wiring 319 is covered with the insulating layer 333, the side surface of the gate layer is not exposed. On the other hand, most of the upper surface 344 of the metal layer 332 is exposed.
  • the transparent conductive layer 335 is substantially the same as the transparent conductive layer 35 described in Embodiment 1 except that the shape is different, and can be formed in the same manner.
  • the TFT array substrate according to this embodiment may have a terminal 320b instead of the terminal 320 as shown in FIG.
  • the terminal 320b is substantially the same as the terminal 320 except that the transparent conductive layer 335b is provided instead of the transparent conductive layer 335.
  • the transparent conductive layer 335b is substantially the same as the transparent conductive layer 335 except that the shape is different.
  • the transparent conductive layer 335 b is formed in a square shape (square frame shape), and is disposed on the entire region of the edge portion 342 of the metal layer 332.
  • the TFT array substrate according to the present embodiment may have a terminal 320c instead of the terminal 320 as shown in FIG.
  • the terminal 320c is almost the same as the terminal 320 except that the transparent conductive layer 335c is provided instead of the transparent conductive layer 335.
  • the transparent conductive layer 335c is substantially the same as the transparent conductive layer 335 except that the shape is different.
  • the transparent conductive layer 335 c is formed in a bracket shape and is selectively disposed on the four corners of the metal layer 332. However, in the case shown in FIG.
  • the insulating layer 333 is formed by patterning an insulating film (eg, SiNx film, SiO 2 film, etc.) having a thickness of 0.01 ⁇ m to 3 ⁇ m (preferably 0.1 ⁇ m to 2 ⁇ m). May be formed.
  • an insulating film eg, SiNx film, SiO 2 film, etc.
  • the same effects as those of the first embodiment can be obtained.
  • the insulating layer 333 is covered with the transparent conductive layers 335, 335b, and 335c because the insulating layer 333 alone is insufficient to protect the metal layer 332.
  • the coating of the insulating layer 333 is weakest at the corners of the lower metal layer 332. Therefore, by appropriately setting the thickness and strength of the insulating film, there is no particular problem even in the case shown in FIG. 14, that is, even when the region excluding the corner of the metal layer 332 is not covered with the transparent conductive layer 335c. .
  • the present embodiment is substantially the same as the first embodiment except that the structure of the terminals and wirings of the TFT array substrate is different.
  • the terminal includes a stacked metal layer.
  • a terminal including a single metal layer is provided.
  • the TFT array substrate includes the substrate 31 described in the first embodiment, the wiring 419 formed on the substrate 31 and functioning as the wirings 17 and 18, and the metal layer 432 ( A first metal layer), an insulating layer 433 formed on the wiring 419 and the metal layer 432, and a transparent conductive layer 435 formed on the metal layer 432 and the insulating layer 433.
  • the terminal 420 includes a metal layer 432 and a transparent conductive layer 435.
  • the wiring 419 is formed in a strip shape, the metal layer 432 is formed in a square shape, and the metal layer 432 is connected to one end portion of the wiring 419.
  • a combination of the wiring 419 and the metal layer 432 is referred to as a gate layer.
  • the metal layer 432 and the wiring 419 have a stacked structure, a lower layer 432a having a thickness of 0.01 ⁇ m to 0.5 ⁇ m, and a thickness of 0.05 ⁇ m to 1 ⁇ m stacked on the lower layer 432a.
  • the intermediate layer 432b (first layer) and the upper layer 432c (second layer) having a thickness of 0.01 ⁇ m to 0.5 ⁇ m stacked on the intermediate layer 432b are included.
  • the metal layer 432 and the wiring 419 may include only the middle layer 432b and the upper layer 432c without including the lower layer 432a.
  • the metal layer 432 and the wiring 419 are formed by photolithography, and are formed by patterning a stacked film in which three or two layers of metal films are stacked. Note that a gate bus line may be formed using this laminated film.
  • the material of the upper layer 432c is not particularly limited as long as the material is not damaged when the transparent conductive film is etched. Specific examples include Ti, Ta, Cr and the like when an ITO film or an IZO film is used as the transparent conductive film.
  • the material of the middle layer 432b is preferably lower in resistance than the material of the upper layer 432c, and the specific resistance of the material of the middle layer 432b is smaller than the material of the upper layer 432c. Is preferred. Specific examples of the material of the middle layer 432b include Al, Cu, and Mo. Since the upper layer 432c is provided on the middle layer 432b and the side surface of the middle layer 432b is covered with the transparent conductive layer 435, the middle layer 432b can be prevented from coming into contact with the etchant of the transparent conductive film. Therefore, the material of the middle layer 432b may be a material that can be etched by the etchant of the transparent conductive film.
  • the material of the lower layer 432a is not particularly limited, and may be the same as the material of the upper layer 432c.
  • a rectangular opening 433 a is formed in the insulating layer 433, and the metal layer 432 is not covered with the insulating layer 433.
  • the wiring 419 is covered with an insulating layer 433.
  • the insulating layer 433 is formed using a photolithography method, and is patterned by patterning an insulating film (eg, SiNx film, SiO 2 film, etc.) having a film thickness of 0.01 ⁇ m to 3 ⁇ m (preferably 0.1 ⁇ m to 2 ⁇ m). It is formed.
  • an insulating film eg, SiNx film, SiO 2 film, etc.
  • the opening 433a is indicated by a broken line, and the transparent conductive layer 435 is indicated by a thick line.
  • the transparent conductive layer 435 is formed in a U-shape (square U shape), and the edge of the metal layer 432 is covered so that the terminal 420 covers the side surface 443 of the metal layer 432 except for a region adjacent to the wiring 419. It is disposed on the portion 442. As described above, the transparent conductive layer 435 is not disposed on the boundary portion between the metal layer 432 and the wiring 419. However, since the metal layer 432 is connected to the wiring 419 and the wiring 419 is covered with the insulating layer 433, the side surface of the gate layer is not exposed. On the other hand, most of the upper surface 444 of the metal layer 432 is exposed.
  • the transparent conductive layer 435 is substantially the same as the transparent conductive layer 35 described in Embodiment 1 except that the shape is different, and can be formed in the same manner.
  • the TFT array substrate according to the present embodiment may have a terminal 420b instead of the terminal 420, as shown in FIG.
  • the terminal 420b is substantially the same as the terminal 420 except that the transparent conductive layer 435b is provided instead of the transparent conductive layer 435.
  • the transparent conductive layer 435b is substantially the same as the transparent conductive layer 435 except that the shape is different.
  • the transparent conductive layer 435 b is formed in a square shape (square frame shape), and is disposed on the entire region of the edge 442 of the metal layer 432.
  • the said embodiment may be mutually combined suitably.
  • a plurality of terminals having different structures and / or shapes may be formed on the same TFT array substrate.
  • the present invention has been described by taking a liquid crystal display as an example.
  • the electronic device according to the present invention can be applied not only to a liquid crystal display but also to various displays such as an organic EL display, an inorganic EL display, a PDP, a vacuum fluorescent display (VFD), and electronic paper. it can.
  • the electronic device according to the present invention can be applied not only to a display but also to various electronic devices such as a mobile phone, a smartphone, a tablet PC, and an OA device.
  • Liquid crystal display liquid crystal panel module
  • 10 Liquid crystal panel 11: TFT array substrate 12: Color filter substrate (CF substrate) 13: Liquid crystal layer 14: Sealing material 15: Display portion 16: Overhang portions 17 to 19, 52, 219, 240, 319, 419: Wiring 20 to 23, 20b, 220, 220b, 320, 320b, 320c, 420, 420b: terminal 31: insulating substrates 32, 34, 232, 234, 332, 432: metal layers 33, 233, 239, 333, 433: insulating layers 33a, 233a, 239a, 333a, 433a: openings 34a, 332a, 432a : Lower layer 34b, 332b, 432b: Middle layer 34c, 332c, 432c: Upper layer 35, 235, 335, 335b, 335c, 435, 435b: Transparent conductive layer 36, 236, 342, 442: Edge (periphery) 37,

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Abstract

本発明は、低抵抗化が可能な端子（２０）を各々備える、電子部品及び電子装置を提供する。 本発明は、基板（３１）と、前記基板上に設けられた端子（２０）とを備え、前記端子（２０）は、金属層（３４）及び透明導電層（３５）を含み、前記透明導電層（３５）は、前記金属層（３４）の側面を覆うように、前記金属層（３４）の縁部上に選択的に配置される電子部品である。

Description

電子部品、及び、それを備える電子装置
本発明は、電子部品、及び、それを備える電子装置に関する。より詳しくは、表示装置用基板に好適な電子部品、及び、それを備える電子装置に関するものである。
対応する多数の端子（電極）を有する２つの電子部品を互いに電気的に接続するための接続部材として、異方性導電膜（以下、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ　Ｃｏｎｄｕｃｔｉｖｅ　Ｆｉｌｍ）とも言う。）等の異方性導電部材が知られている。異方性導電部材は、互いに対向する端子（電極）間の導通状態を保つ一方、隣接する端子（電極）間の絶縁を保つように電子部品同士を電気的に接続することができる。また、電子部品同士を機械的に固着することができる。これによれば、例えば、液晶ディスプレイに含まれる薄膜トランジスタ（ＴＦＴ）アレイ基板等の表示装置用基板に半導体集積回路及びフレキシブルプリント基板（以下、ＦＰＣ（Ｆｌｅｘｉｂｌｅ　Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ）基板とも言う。）を搭載（実装）することができる。
ＡＣＦは、通常、接着剤と、接着剤中に分散された多数の導電性粒子とを含む。ＡＣＦを用いて２つの電子部品を互いに電気的に接続する場合、導電性粒子が少なくとも一方の電子部品の端子と接触し、その結果、両部品同士が導通する。
ＴＦＴアレイ基板は、マトリクス状に配列された複数の画素領域を含み、通常、各領域には画素電極として機能する透明電極が設けられる。また一般的に、透明電極は、ＩＴＯ膜を用いて形成される。
ＡＣＦ接続用端子を備えた液晶表示パネルとして、例えば、周辺部領域において透明電極の上に導電膜が形成されてなる接続端子を備える液晶表示パネルが開示されている（例えば、特許文献１参照。）。
特開平１０－６８９６５号公報
以下、液晶ディスプレイ用のＴＦＴアレイ基板に設けられた端子の課題について説明する。
導通抵抗を小さくする観点からは、端子の導電性粒子との接触部は金属であることが好ましい。しかしながら、金属膜の状態は、液晶ディスプレイの製造工程中の処理によって変化しやすい。具体的には、腐食消失、酸化といった状態変化が起きやすい。したがって、図１９に示すように、透明電極形成用のＩＴＯ膜を用いて端子の最上層を形成するのが一般的である。本発明者らが検討を行った、図１９に示す比較形態１のＴＦＴアレイ基板は、端子１０２０を備え、端子１０２０は、金属層１０３２と、金属層１０３２上に設けられた金属層１０３４と、ＩＴＯ膜を用いて形成され、金属層１０３４を覆うＩＴＯ層１０３５とを含んで構成される。ＩＴＯ膜を用いる第一の理由は、ＩＴＯは、インジウムとスズの酸化物であり、大気に触れてもほとんど酸化しないためである。すなわち、ＩＴＯの状態は、製造工程中、変化しにくいためである。第二の理由は、ＩＴＯ膜の成膜工程は、液晶ディスプレイの製造工程の後半に位置するためである。
しかしながら、ＩＴＯ膜は酸化物であるため、その抵抗は通常の金属膜に比べて数倍から数十倍高い。また、ＩＴＯ膜の導電性粒子との接触抵抗も金属膜のそれに比べて高い。更に、金属層上にＩＴＯ層を積層して端子を形成した場合は、それらの間の界面には抵抗（界面抵抗）が生成される。したがって、ＩＴＯ膜を用いて最上層が形成された端子１０２０は、高抵抗化し、低抵抗化には不利である。
なお、近年までは端子１０２０でも充分な接続性（抵抗値）が得られていたが、特に最近は、実装される集積回路が高性能化及び多機能化しており、集積回路の能力を充分に確保する観点から端子の低抵抗化が求められてきている。したがって、現状の端子１０２０では上述の高抵抗化の要因を払拭できず、このような要求に応えることができない。
それに対して、図２０に示すように、端子部においてＩＴＯ膜を完全に無くし、最上層を金属層とする端子構造が容易に考えられる。本発明者らが検討を行った、図２０に示す比較形態２のＴＦＴアレイ基板は、端子１１２０を備え、端子１１２０は、金属層１１３２と、金属層１１３２上に設けられた金属層１１３４とを含んで構成される。しかしながら、ＩＴＯ膜は画素の透明電極としてほぼ必須の膜であるため、端子部からＩＴＯ膜を無くすためにはエッチングにより削除する必要がある。そのため、ＩＴＯ膜の下層の金属層１１３４にはＩＴＯ膜エッチング用のエッチャントへの耐性が必要となる。金属層１１３４の材料としては、低抵抗なＡｌ（アルミニウム）が好ましいが、Ａｌは、ＩＴＯ膜と一緒にエッチングされてしまう。したがって、金属層１１３４の材料としてＡｌ等の低抵抗材料を選択できず、その結果、端子１１２０の低抵抗化が不充分となる。なお、Ａｌ層等の低抵抗な層を、Ｔｉ（チタン）層等のＩＴＯ膜と一緒にエッチングされない金属層で挟んだ積層構造を含む端子も考えられる。しかしながら、その端子の側面ではＡｌ層が外部に露出するため、ＩＴＯ膜用のエッチャントでどうしてもＡｌ層がエッチングされてしまう。
したがって、現状では、ＩＴＯ膜用のエッチャントでエッチングされてしまう金属層を保護するために、ＩＴＯ層を配置せざるを得なかった。
以上説明したように、表示装置用基板等の電子部品においては、端子自身の抵抗と、端子及びそれが接触する接続部材の間の接触抵抗とを小さくするという点で改善の余地があった。
なお、特許文献１に記載の技術は、ＩＴＯからなる透明電極の周辺部に導電膜を配置し、導電膜に起因する段差を利用してＡＣＦの導電性粒子が端子上から押し出されずに留まるようにし、安定した接続性を確保することを目的としている。すなわち、端子の低抵抗化に関する技術ではなく、また、端子の最上層の大部分は、ＩＴＯ膜から形成される。更に、導電膜の膜厚を導電性粒子の平均粒径（通常、３～５μｍ）の１／２程度とすることが記載されているが、それほどの膜厚の導電膜を形成することは現実的でない。実際には、導電膜の膜厚は、厚くても１μｍを超えることはないと思われる。
本発明は、上記現状に鑑みてなされたものであり、低抵抗化が可能な端子を各々備える、電子部品及び電子装置を提供することを目的とするものである。
本発明者らは、低抵抗化が可能な端子を備える電子部品について種々検討したところ、金属層及び透明導電層を含む端子に着目した。そして、金属層の側面を覆うように、金属層の縁部上に選択的に透明導電層を配置することにより、金属層の上面の少なくとも一部が透明導電層に覆われないため、この部分にＡＣＦ等の接続部材を確実に接触させることができることを見いだした。また、金属層が積層構造を有し、かつ、透明導電膜のエッチャントに耐性のない低抵抗の層を含み、更に、この低抵抗の層が透明導電膜のエッチング時に金属層の側面に露出する場合でも、低抵抗の層をエッチャントから保護できることを見いだした。以上より、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
すなわち、本発明の第一の側面は、基板と、前記基板上に設けられた端子とを備え、前記端子は、金属層及び透明導電層を含み、前記透明導電層は、前記金属層の側面を覆うように、前記金属層の縁部上に選択的に配置される電子部品（以下、本発明に係る電子部品とも言う。）である。
以下、本発明に係る電子部品について詳述する。
前記透明導電層は、前記縁部の全領域上に必ずしも配置される必要はなく、また、前記側面の全領域を必ずしも覆う必要はない。前記側面は、前記透明導電層以外の部材（ただし、前記透明導電層を形成するためのエッチャントに対して耐性を有する部材、例えば、絶縁層）によって覆われていてもよく、その場合は、前記透明導電層は、前記縁部の一部の領域上に配置されてもよい。このように、前記透明導電層を形成するためのエッチング工程において前記側面が露出しないようにするのに必要な部分上のみに前記透明導電層を選択的に配置してもよい。通常は、前記透明導電層は、前記縁部の全領域上に配置されるか、又は、前記端子に電気的に接続される配線に隣接する領域を除いて前記縁部上に配置される。また、前記透明導電層は、通常は、前記側面の全領域を覆うか、又は、前記配線に隣接する領域を除いて前記側面を覆う。
前記透明導電層が前記縁部の少なくとも一部上に配置され、かつ、前記金属層の上面の少なくとも一部が前記透明導電層に覆われない限り、前記上面上における前記透明導電層の有無は特に限定されない。しかしながら、前記端子をより低抵抗化する観点からは、前記透明導電層は、前記上面のうちで前記縁部を除く領域上には配置されないことが好ましい。
なお、本明細書において、層の上面とは、２つの主面のうち、基板からより遠い方の面を、縁部又は周縁部とは、物の中心から遠い、外に近い部分を意味する。
前記端子を支持し得る限り、前記基板の材質、硬さ、導電性等の性質は特に限定されない。前記基板は、例えば、絶縁性基板、プリント基板、又は、半導体基板であってもよい。また、前記基板は、例えば、強直であってもよいし、可撓性を有してもよい。
このような構成要素を必須として含む限り、本発明に係る電子部品は、その他の構成要素により特に限定されるものではない。本発明に係る電子部品における他の好ましい実施形態について以下に詳しく説明する。なお、上述、又は、後述の各種の実施形態は、適宜、互いに組み合わされてもよい。
前記金属層は、第一層と、前記第一層上に積層された第二層とを含み、前記第一層は、前記第二層と同じパターニング工程で形成されることが好ましい。これにより、透明導電層を形成するためのエッチング工程において、第一層の上面を第二層によって保護することができる。したがって、第一層の材料としてＡｌ等の低抵抗な材料を選択することができる。
前記第一層の比抵抗は、前記第二層の比抵抗よりも小さいことが好ましい。これにより、端子をより確実に低抵抗化することができる。
前記第二層は、前記透明導電層を形成するためのエッチャントに対して耐性を有することが好ましい。これにより、透明導電層を形成するためのエッチング工程において、第一層の上面を第二層によってより確実に保護することができる。なお、前記第二層の前記エッチャントに対する耐性の程度は、前記端子の特性が許容される限り、特に限定されない。ただし、前記第二層が前記エッチャントに対して耐性を有するか否かを、以下のように判断してもよい。耐性を有さない場合は、膜厚が著しく減少したり、腐食、酸化等の状態変化に起因して材質の特性の著しい変化（例えば抵抗率の著しい上昇）が発生したりする。より定量的に説明すると、耐性を有さない場合は、膜厚が半分以下になったり、抵抗率が２倍以上に増加したりする。他方、耐性を有する場合は、そのようなことが起こらない。
本発明に係る電子部品は、前記金属層上に設けられた絶縁層を更に備え、前記透明導電層は、前記絶縁層上に設けられ、前記絶縁層は、前記側面を覆うように、前記縁部上に選択的に配置されてもよい。これにより、金属層の側面をより効果的に保護することができる。
なお、前記実施形態において、前記絶縁層は、前記縁部の全領域上に必ずしも配置される必要はなく、また、前記側面の全領域を必ずしも覆う必要はない。すなわち、前記絶縁層は、前記縁部の一部の領域上に配置されてもよい。このように、前記透明導電層を形成するためのエッチング工程において前記側面が露出しないようにするのに必要な部分上のみに前記絶縁層を選択的に配置してもよい。通常は、前記絶縁層は、前記縁部の全領域上に配置されるか、又は、前記端子に電気的に接続される配線に隣接する領域を除いて前記縁部上に配置される。また、前記絶縁層は、通常は、前記側面の全領域を覆うか、又は、前記配線に隣接する領域を除いて前記側面を覆う。
また、前記実施形態において、前記絶縁層が前記縁部の少なくとも一部上に配置され、かつ、前記上面の少なくとも一部が前記絶縁層に覆われない限り、前記上面上における前記絶縁層の有無は特に限定されない。しかしながら、前記端子をより低抵抗化する観点からは、前記絶縁層は、前記上面のうちで前記縁部を除く領域上には配置されないことが好ましい。
本発明に係る電子部品の具体的な種類（用途）は特に限定されないが、電気・電子的な機能に加えて光学的な機能を有する部品であることが好ましい。前記透明導電層形成用の透明導電膜を用いて透明電極等の透明部材を形成することができるためである。具体例としては、表示装置用基板、ＭＥＭＳ（Ｍｉｒｃｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍ）等が挙げられ、なかでも表示装置用基板が好適である。すなわち、本発明に係る電子部品は、表示装置用基板として機能することが好ましい。なお、表示装置用基板とは、表示装置の表示部（画像を表示する部分）を形成する基板である。
本発明の第二の側面は、本発明に係る電子部品を備える電子装置（以下、本発明に係る電子装置とも言う。）である。
本発明に係る電子装置の構成としては、本発明に係る電子部品を必須として形成されるものである限り、その他の構成要素により特に限定されるものではない。本発明に係る電子装置における好ましい実施形態について以下に詳しく説明する。なお、以下の各種の実施形態は、適宜、互いに組み合わされてもよい。
本発明に係る電子装置は、本発明に係る電子部品（以下、第一電子部品とも言う。）上に実装された電子部品（以下、第二電子部品とも言う。）と、前記第二電子部品を前記第一電子部品に電気的に接続する部材（以下、接続部材とも言う。）とを更に備えてもよい。本発明に係る電子装置は、本発明に係る電子部品を備えるため、この実施形態においても、端子と接続部材との間の接触抵抗を効果的に小さくすることができる。
なお、前記接続部材の具体例は特に限定されず、例えば、異方性導電部材、はんだ等が挙げられるが、なかでも異方性導電部材が好適である。
また、前記第二電子部品の種類（用途）は特に限定されず、例えば、能動素子、受動素子、受動素子が集積実装された組品、プリント基板、コネクタ等が挙げられる。能動素子の具体例としては、半導体集積回路（ＩＣ）、大規模集積回路（ＬＳＩ）等の半導体素子が挙げられる。受動素子の具体例としては、ＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）、コンデンサ、抵抗、センサ等が挙げられる。プリント基板の具体例としては、ＦＰＣ基板、ＰＷＢ（Ｐｒｉｎｔｅｄ　Ｗｉｒｉｎｇ　Ｂｏａｒｄ）等が挙げられる。プリント基板は、通常、絶縁性基板上及び／又は内に配線が設けられた電子部品である。なお、ＰＷＢは、ＰＣＢ（Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ　Ｂｏａｒｄ）とも呼ばれるものであってもよい。
本発明に係る電子装置の具体的な種類（用途）は特に限定されないが、電気・電子的な機能に加えて光学的な機能を有する装置であることが好ましい。なお、本発明に係る電子装置は、一般消費者に提供される最終製品（完成品）であってもよいし、中間製品（半製品）であってもよい。最終製品の好適な具体例としては、液晶ディスプレイ、有機エレクトロルミネッセンス（ＥＬ）ディスプレイ、プラズマパネルディスプレイ（ＰＤＰ）等のディスプレイが挙げられ、中間製品の好適な具体例としては、液晶パネルモジュール等のディスプレイモジュールが挙げられる。
本発明によれば、低抵抗化が可能な端子を各々備える、電子部品及び電子装置を実現することができる。
実施形態１に係る液晶ディスプレイを示す平面模式図であり、ＩＣチップ及びＦＰＣ基板搭載後の状態を示す。 図１中のＡ１－Ａ２線における断面模式図である。 実施形態１に係る液晶ディスプレイを示す平面模式図であり、ＩＣチップ及びＦＰＣ基板搭載前の状態を示す。 （ａ）は、実施形態１に係るＴＦＴアレイ基板の端子及び配線を示す平面模式図であり、（ｂ）は、（ａ）中のＢ１－Ｂ２線における断面模式図であり、（ｃ）は、（ａ）中のＣ１－Ｃ２線における断面模式図である。 実施形態１に係るＴＦＴアレイ基板の端子を示す拡大断面模式図である。 実施形態１の変形例に係るＴＦＴアレイ基板の端子を示す拡大断面模式図である。 （ａ）は、実施形態１の変形例に係るＴＦＴアレイ基板の端子及び配線を示す平面模式図であり、（ｂ）は、（ａ）中のＤ１－Ｄ２線における断面模式図であり、（ｃ）は、（ａ）中のＥ１－Ｅ２線における断面模式図であり、（ｄ）は、（ａ）中のＦ１－Ｆ２線における断面模式図である。 （ａ）は、実施形態２に係るＴＦＴアレイ基板の端子及び配線を示す平面模式図であり、（ｂ）は、（ａ）中のＧ１－Ｇ２線における断面模式図であり、（ｃ）は、（ａ）中のＨ１－Ｈ２線における断面模式図である。 （ａ）は、実施形態２の変形例に係るＴＦＴアレイ基板の端子及び配線を示す平面模式図であり、（ｂ）は、（ａ）中のＪ１－Ｊ２線における断面模式図であり、（ｃ）は、（ａ）中のＫ１－Ｋ２線における断面模式図であり、（ｄ）は、（ａ）中のＬ１－Ｌ２線における断面模式図である。 （ａ）は、実施形態３に係るＴＦＴアレイ基板の端子及び配線を示す平面模式図であり、（ｂ）は、（ａ）中のＭ１－Ｍ２線における断面模式図であり、（ｃ）は、（ａ）中のＮ１－Ｎ２線における断面模式図である。 実施形態３に係るＴＦＴアレイ基板の端子を示す拡大断面模式図である。 実施形態３の変形例に係るＴＦＴアレイ基板の端子を示す拡大断面模式図である。 （ａ）は、実施形態３の変形例に係るＴＦＴアレイ基板の端子及び配線を示す平面模式図であり、（ｂ）は、（ａ）中のＯ１－Ｏ２線における断面模式図であり、（ｃ）は、（ａ）中のＰ１－Ｐ２線における断面模式図である。 （ａ）は、実施形態３の変形例に係るＴＦＴアレイ基板の端子及び配線を示す平面模式図であり、（ｂ）は、（ａ）中のＱ１－Ｑ２線における断面模式図であり、（ｃ）は、（ａ）中のＳ１－Ｓ２線における断面模式図であり、（ｄ）は、（ａ）中のＲ１－Ｒ２線における断面模式図である。 （ａ）は、実施形態４に係るＴＦＴアレイ基板の端子及び配線を示す平面模式図であり、（ｂ）は、（ａ）中のＴ１－Ｔ２線における断面模式図であり、（ｃ）は、（ａ）中のＵ１－Ｕ２線における断面模式図である。 実施形態４に係るＴＦＴアレイ基板の端子を示す拡大断面模式図である。 実施形態４の変形例に係るＴＦＴアレイ基板の端子を示す拡大断面模式図である。 （ａ）は、実施形態４に係るＴＦＴアレイ基板の端子及び配線を示す平面模式図であり、（ｂ）は、（ａ）中のＶ１－Ｖ２線における断面模式図であり、（ｃ）は、（ａ）中のＷ１－Ｗ２線における断面模式図である。 比較形態１に係るＴＦＴアレイ基板の端子を示す断面模式図である。 比較形態２に係るＴＦＴアレイ基板の端子を示す断面模式図である。
以下に実施形態を掲げ、本発明を図面に参照して更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。
（実施形態１）
図１、２に示すように、本実施形態に係る液晶ディスプレイ（液晶パネルモジュールでもよい。）１は、液晶パネル１０と、バックライト（図示せず）と、液晶パネル１０上に各々実装されたＩＣチップ５３及びフレキシブル配線基板（ＦＰＣ基板）５０と、液晶パネル１０及びＩＣチップ５３の間に設けられた異方性導電部材５７と、液晶パネル１０及びＦＰＣ基板５０の間に設けられた異方性導電部材６０とを備える。
図２、３に示すように、液晶パネル１０は、互いに対向するＴＦＴアレイ基板１１及びカラーフィルタ基板（ＣＦ基板）１２と、基板１１、１２の間に設けられた液晶層１３と、液晶層１３を基板１１、１２の間に封止するシール材１４とを有する。基板１１、１２が互いに対向する領域内には表示部１５が設けられている。
ＴＦＴアレイ基板１１は、張出部１６を有し、ＩＣチップ５３及びＦＰＣ基板５０は、張出部１６上に実装（搭載）されている。なお、張出部１６上には、抵抗、セラミックコンデンサ等の電子部品（以下、このような電子部品を受動素子とも言う。）が搭載されていてもよい。
張出部１６は、複数の端子２０を有し、複数の端子２０は、ＩＣチップ接続用の複数の端子２１、２２と、ＦＰＣ基板接続用の複数の端子２３とを含んでいる。張出部１６は、複数の配線１９を有し、配線１９は、端子２２を対応する端子２３に接続する配線１８と、端子２１を対応するソースバスライン又はゲートバスライン（いずれも図示せず）に接続する配線１７とを含んでいる。
なお、各端子の接続先は特に限定されず、適宜設定することができる。例えば、端子２０は、受動素子接続用の端子を含んでいてもよい。
ＩＣチップ５３は、端子として機能する複数のバンプ５４を有するベアチップであり、ＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）方式によって張出部１６上に実装されている。ＩＣチップ５３は、ゲートドライバ、ソースドライバ等のドライバ機能を有する。なお、ＩＣチップ５３は、もちろん、ＬＳＩチップであってもよい。
ＦＰＣ基板５０は、折り曲げが可能なプリント基板であり、ポリイミド等の樹脂から形成される可撓性の絶縁性フィルム５１と、フィルム５１上に各々形成された複数の配線５２とを含む。各配線５２の端部が端子として機能する。なお、ＦＰＣ基板５０上には、受動素子が搭載されていてもよい。
ＩＣチップ５３及びＦＰＣ基板５０は、それぞれ、異方性導電部材５７及び６０を介して液晶パネル１０に熱圧着（固定）されることによって、液晶パネル１０に電気的に接続されている。異方性導電部材５７は、端子２１、２２を覆うようにＩＣチップ実装部（図３中、破線で囲まれた部分）内に設けられ、異方性導電部材６０は、端子２３を覆うようにＦＰＣ基板実装部（図３中、一点鎖線で囲まれた部分）内に設けられている。異方性導電部材５７及び６０は、それぞれ、熱硬化性樹脂（例えば、エポキシ樹脂）５５及び５８と、熱硬化性樹脂５５及び５８中の多数の導電性粒子５６及び５９とを含む。異方性導電部材５７及び６０は、縦方向（基板１１の法線方向）に導電性を示す一方、横方向（基板１１の平面方向）に絶縁性を示すことができる。異方性導電部材５７及び６０は各々、異方性導電膜（ＡＣＦ；Ａｎｉｓｏｔｒｏｐｉｃ　Ｃｏｎｄｕｃｔｉｖｅ　Ｆｉｌｍ）を用いて形成されることが好ましいが、その材料は特に限定されず、異方性導電ペーストを用いて形成されてもよい。
以下、図４～７を参照しながら、端子２０及び配線１９の構造について詳述する。なお、以下では、ＩＣチップ５３及びＦＰＣ基板５０がＴＦＴアレイ基板１１上に搭載される前の状態について説明する。
図４に示すように、ＴＦＴアレイ基板１１（表示装置用基板）は、ガラス基板等の透明な絶縁性基板３１と、基板３１上に形成され、配線１７、１８等として機能する配線１９と、基板３１上に形成された金属層３２（第二金属層）と、配線１９及び金属層３２上に形成された絶縁層３３と、金属層３２及び絶縁層３３上に形成された金属層３４（第一金属層）と、金属層３４上に形成された透明導電層３５とを備える。端子２０は、金属層３２、３４と、透明導電層３５とを含んで構成される。
配線１９は、帯状に形成され、金属層３２は、方形状に形成され、配線１９の一方の端部に金属層３２が繋がっている。配線１９及び金属層３２は、フォトリソグラフィー法を用いて形成され、膜厚０．０１μｍ～１μｍ（好適には０．１μｍ～０．５μｍ）の同じ金属膜（例えば、下層Ａｌ膜及び上層Ｔｉ膜からなる積層膜）をパターニングすることによって形成される。なお、この金属膜を用いてゲートバスラインを形成してもよい。
金属層３２上において、絶縁層３３には矩形状の開口３３ａが形成されており、金属層３４は、開口３３ａ内を通って金属層３２に接触している。配線１９は、絶縁層３３によって覆われている。絶縁層３３は、フォトリソグラフィー法を用いて形成され、膜厚０．０１μｍ～３μｍ（好適には０．１μｍ～２μｍ）の絶縁膜（例えば、ＳｉＮｘ膜、ＳｉＯ２膜等）をパターニングすることによって形成される。
なお、図４（ａ）中、開口３３ａは、破線で示され、金属層３４は、太い破線で示され、透明導電層３５は、太線で示されている。
金属層３４は、方形状に形成され、開口３３ａを覆い、金属層３４の縁部（周縁部）３６は、絶縁層３３上に配置されている。
図５に示すように、金属層３４は、積層構造を有し、膜厚０．０１μｍ～０．５μｍの下層３４ａと、下層３４ａ上に積層された膜厚０．０５μｍ～１μｍの中層３４ｂ（第一層）と、中層３４ｂ上に積層された膜厚０．０１μｍ～０．５μｍの上層３４ｃ（第二層）とを含む。図６に示すように、金属層３４は、下層３４ａを含まず、中層３４ｂ及び上層３４ｃのみを含んでもよい。金属層３４は、フォトリソグラフィー法を用いて形成され、３層又は２層の金属膜が積層された積層膜をパターニングすることによって形成される。なお、この積層膜を用いてソースバスラインを形成してもよい。
透明導電層３５は、ロの字状（四角い枠状）に形成され、金属層３４の側面３７の全領域を覆うように、縁部３６の全領域上に配置されている。したがって、金属層３４の上面３８の大部分は、露出している。
透明導電層３５は、フォトリソグラフィー法を用いて形成され、透明導電膜をパターニングすることによって形成される。より詳細には、まず、スパッタ法等の方法により基板３１の全面上に膜厚０．０１μｍ～０．５μｍの透明導電膜を成膜し、次に、透明導電膜上にレジストをパターニングし、次に、レジストをマスクとして用いて透明導電膜をウェットエッチングし、最後に、レジストを除去する。
なお、ウェットエッチング用のエッチャントは、透明導電膜の材料に合わせて適宜選択することができる。具体例としては、シュウ酸系のエッチャント、塩鉄系のエッチャント、ＳＬＡ（リン酸＋酢酸）等が挙げられる。また、透明導電層３５の材料は特に限定されず、例えば、酸化インジウム系材料であるＩＴＯ（Ｉｎ２Ｏ３にＳｎをドーパントとして添加）及びＩＺＯ（ＺｎＯにＩｎをドーパントとして添加）、酸化スズ系材料であるＳｎＯ２（ドーパント添加）、酸化亜鉛系材料であるＡＺＯ（ＺｎＯにＡｌをドーパントとして添加）、ガリウム亜鉛系材料であるＧＺＯ（ＺｎＯにＧａをドーパントとして添加）等が挙げられる。実用性の観点からは、透明電極用材料が好ましく、より具体的には、ＩＴＯ及びＩＺＯが好適である。透明導電層３５は、複数の透明導電膜が積層された積層膜を用いて形成されてもよい。
上層３４ｃの材料は、透明導電膜のエッチング時にダメージを受けない材料である限り特に限定されない。具体例としては、透明導電膜としてＩＴＯ膜又はＩＺＯ膜を用いる場合、Ｔｉ、Ｔａ（タンタル）、Ｃｒ（クロム）等が挙げられる。
端子２０を確実に低抵抗化する観点からは、中層３４ｂの材料は、上層３４ｃの材料よりも低抵抗であることが好ましく、中層３４ｂの材料の比抵抗は、上層３４ｃの材料よりも小さいことが好ましい。中層３４ｂの材料の具体例としては、Ａｌ、Ｃｕ（銅）、Ｍｏ（モリブデン）等が挙げられる。中層３４ｂ上には上層３４ｃが設けられ、中層３４ｂの側面は透明導電層３５に覆われているので、中層３４ｂが透明導電膜のエッチャントに接触するのを防止できる。したがって、中層３４ｂの材料は、透明導電膜のエッチャントにエッチングされ得る材料であってもよい。
下層３４ａの材料は特に限定されず、上層３４ｃの材料と同じでもよい。
以上説明したように、本実施形態では、金属層３４の縁部３６上のみに、すなわち、端子２０の縁部のみに透明導電層３５が残され、端子２０の中央部からは透明導電層３５用の透明導電膜が除去されている。また、従来では側面３７から露出する可能性があった低抵抗の中層３４ｂが透明導電層３５によって覆われている。したがって、透明導電膜のエッチング時にエッチャントが中層３４ｂに侵入するのを防止することができ、中層３４ｂをエッチャントから保護することができる。また、端子２０の中央部では金属層３４が露出しており、端子２０の表面（上面）の大部分を金属からなる上層３４ｃにすることができる。このように、端子２０の表面を金属にすることによって、端子２０と、異方性導電部材５７、６０の粒子５６、５９との接触抵抗を小さくすることができ、また、透明導電層３５及び上層３４ｃの間の界面抵抗を効果的に低減することができる。その結果、ＩＣチップ接続用端子２１、２２及びＦＰＣ基板接続用端子２３を含む端子２０の低抵抗化が可能である。
ＴＦＴアレイ基板１１は、図７に示すように、端子２０と同様の構造を有する端子２０ｂを更に有してもよい。端子２０、２０ｂは、上述の端子２２、２３として好適である。端子２０は、配線１９の一端に電気的に接続され、端子２０ｂは、配線１９の他端に電気的に接続されている。
（実施形態２）
本実施形態は、ＴＦＴアレイ基板の端子及び配線の構造が異なることを除いて、実施形態１と実質的に同じである。
以下、図８、９を参照しながら、本実施形態における端子２２０及び配線２１９の構造について詳述する。なお、以下では、ＩＣチップ及びＦＰＣ基板がＴＦＴアレイ基板上に搭載される前の状態について説明する。
本実施形態に係るＴＦＴアレイ基板は、実施形態１で説明した基板３１と、基板３１上に形成された配線層２４０及び金属層２３２（第二金属層）と、配線層２４０及び金属層２３２上に形成された絶縁層２３３と、配線層２４０及び絶縁層２３３上に形成された配線層２４１と、金属層２３２及び絶縁層２３３上に形成された金属層２３４（第一金属層）と、配線層２４１上に形成された絶縁層２３９と、金属層２３４上に形成された透明導電層２３５とを備える。端子２２０は、金属層２３２、２３４と、透明導電層２３５とを含んで構成される。配線２１９は、配線層２４０、２４１を含んで構成され、実施形態１で説明した配線１７、１８等として機能する。
配線層２４０は、帯状に形成され、金属層２３２は、方形状に形成され、配線２４０の一方の端部に金属層２３２が繋がっている。配線層２４０及び金属層２３２は、フォトリソグラフィー法を用いて形成され、膜厚０．０１μｍ～１μｍ（好適には０．１μｍ～０．５μｍ）の同じ金属膜（例えば、下層Ａｌ膜及び上層Ｔｉ膜からなる積層膜）をパターニングすることによって形成される。なお、この金属膜を用いてゲートバスラインを形成してもよい。
配線層２４０及び金属層２３２上において、絶縁層２３３には帯状の開口２３３ａが形成されており、配線層２４１は、開口２３３ａ内を通って配線層２４０に接触し、金属層２３４は、開口２３３ａ内を通って金属層２３２に接触している。絶縁層２３３は、フォトリソグラフィー法を用いて形成され、膜厚０．０１μｍ～３μｍ（好適には０．１μｍ～２μｍ）の絶縁膜（例えば、ＳｉＮｘ膜、ＳｉＯ２膜等）をパターニングすることによって形成される。
なお、図８（ａ）中、開口２３３ａは、破線で示され、配線層２４１及び金属層２３４は、太い破線で示され、透明導電層２３５は、太線で示され、後述する開口２３９ａは、二点鎖線で示されている。
配線層２４１は、帯状に形成され、金属層２３４は、方形状に形成され、配線層２４１の一方の端部に金属層２３４が繋がっている。配線層２４１及び金属層２３４を合わせたものをソース層とすると、ソース層は、開口２３３ａを覆い、ソース層の縁部（周縁部）は、絶縁層２３３上に配置されている。
実施形態１で説明した金属層３４と同様に、配線層２４１及び金属層２３４は、積層構造を有し、下層と、下層上に積層された中層（第一層）と、中層上に積層された上層（第二層）とを含むか、又は、下層を含まず、中層及び上層のみを含む。配線層２４１及び金属層２３４は、フォトリソグラフィー法を用いて形成され、実施形態１で説明した３層又は２層の金属膜が積層された積層膜をパターニングすることによって形成される。なお、この積層膜を用いてソースバスラインを形成してもよい。
金属層２３４上において、絶縁層２３９には矩形状の開口２３９ａが形成されており、金属層２３４は、絶縁層２３９によって覆われていない。一方、配線２１９は、絶縁層２３９によって覆われている。絶縁層２３９は、フォトリソグラフィー法を用いて形成され、膜厚０．０１μｍ～３μｍ（好適には０．１μｍ～２μｍ）の絶縁膜（例えば、ＳｉＮｘ膜、ＳｉＯ２膜等）をパターニングすることによって形成される。
透明導電層２３５は、コの字状（角ばったＵ字状）に形成され、端子２２０が配線２１９に隣接する領域を除いて、金属層２３４の側面２３７を覆うように、金属層２３４の縁部２３６上に配置されている。このように、透明導電層２３５は、金属層２３４及び配線層２４１の境界部分上には配置されていない。しかしながら、金属層２３４は、配線層２４１と繋がっており、また、配線層２４１は絶縁層２３９で覆われているため、ソース層の側面は露出しない。他方、金属層２３４の上面２３８の大部分は、露出している。
透明導電層２３５は、形状が異なることを除いて、実施形態１で説明した透明導電層３５と実質的に同じであり、同様に形成することができる。
以上、本実施形態によれば、実施形態１と同様の効果を奏することができる。
本実施形態に係るＴＦＴアレイ基板は、図９に示すように、端子２２０と同様の構造を有する端子２２０ｂを更に有してもよい。端子２２０、２２０ｂは、実施形態１で説明した端子２２、２３として好適である。端子２２０は、配線２１９の一端に電気的に接続され、端子２２０ｂは、配線２１９の他端に電気的に接続されている。
（実施形態３）
本実施形態は、ＴＦＴアレイ基板の端子及び配線の構造が異なることを除いて、実施形態１と実質的に同じである。実施形態１、２では、端子は積層された金属層を含んでいたが、本実施形態では、単層の金属層を含む端子が設けられている。
以下、図１０～１４を参照しながら、本実施形態における端子３２０及び配線３１９の構造について詳述する。なお、以下では、ＩＣチップ及びＦＰＣ基板がＴＦＴアレイ基板上に搭載される前の状態について説明する。
本実施形態に係るＴＦＴアレイ基板は、実施形態１で説明した基板３１と、基板３１上に形成され、配線１７、１８等として機能する配線３１９と、基板３１上に形成された金属層３３２（第一金属層）と、配線３１９及び金属層３３２上に形成された絶縁層３３３と、金属層３３２及び絶縁層３３３上に形成された透明導電層３３５とを備える。端子３２０は、金属層３３２と、透明導電層３３５とを含んで構成される。
配線３１９は、帯状に形成され、金属層３３２は、方形状に形成され、配線３１９の一方の端部に金属層３３２が繋がっている。配線３１９及び金属層３３２を合わせたものをゲート層とする。
図１１に示すように、金属層３３２及び配線３１９は、積層構造を有し、膜厚０．０１μｍ～０．５μｍの下層３３２ａと、下層３３２ａ上に積層された膜厚０．０５μｍ～１μｍの中層３３２ｂ（第一層）と、中層３３２ｂ上に積層された膜厚０．０１μｍ～０．５μｍの上層３３２ｃ（第二層）とを含む。図１２に示すように、金属層３３２及び配線３１９は、下層３３２ａを含まず、中層３３２ｂ及び上層３３２ｃのみを含んでもよい。金属層３３２及び配線３１９は、フォトリソグラフィー法を用いて形成され、３層又は２層の金属膜が積層された積層膜をパターニングすることによって形成される。なお、この積層膜を用いてゲートバスラインを形成してもよい。
上層３３２ｃの材料は、透明導電膜のエッチング時にダメージを受けない材料である限り特に限定されない。具体例としては、透明導電膜又はＩＺＯ膜としてＩＴＯ膜を用いる場合、Ｔｉ、Ｔａ、Ｃｒ等が挙げられる。
端子３２０を確実に低抵抗化する観点からは、中層３３２ｂの材料は、上層３３２ｃの材料よりも低抵抗であることが好ましく、中層３３２ｂの材料の比抵抗は、上層３３２ｃの材料よりも小さいことが好ましい。中層３３２ｂの材料の具体例としては、Ａｌ、Ｃｕ、Ｍｏ等が挙げられる。中層３３２ｂ上には上層３３２ｃが設けられ、中層３３２ｂの側面は透明導電層３３５に覆われているので、中層３３２ｂが透明導電膜のエッチャントに接触するのを防止できる。したがって、中層３３２ｂの材料は、透明導電膜のエッチャントにエッチングされ得る材料であってもよい。
下層３３２ａの材料は特に限定されず、上層３３２ｃの材料と同じでもよい。
金属層３３２上において、絶縁層３３３には矩形状の開口３３３ａが形成されており、金属層３３２は、開口３３３ａ内で露出している。絶縁層３３３は、端子３２０が配線３１９に隣接する領域を除いて、金属層３３２の側面３４３を覆うように、金属層３３２の縁部３４２上に配置されている。配線３１９は、絶縁層３３３によって覆われている。絶縁層３３３は、フォトリソグラフィー法を用いて形成され、膜厚０．０１μｍ～３μｍ（好適には０．１μｍ～２μｍ）の絶縁膜（例えば、ＳｉＮｘ膜、ＳｉＯ２膜等）をパターニングすることによって形成される。
なお、図１０（ａ）中、開口３３３ａは、破線で示され、透明導電層３３５は、太線で示されている。
透明導電層３３５は、コの字状（角ばったＵ字状）に形成され、端子３２０が配線３１９に隣接する領域を除いて、金属層３３２の側面３４３を覆うように、金属層３３２の縁部３４２上に配置されている。すなわち、端子３２０が配線３１９に隣接する領域を除いて、側面３４３及び縁部３４２は、絶縁層３３３及び透明導電層３３５によって覆われている。また、透明導電層３３５は、金属層３３２及び配線３１９の境界部分上には配置されていない。しかしながら、金属層３３２は、配線３１９と繋がっており、また、配線３１９は絶縁層３３３で覆われているため、ゲート層の側面は露出しない。他方、金属層３３２の上面３４４の大部分は、露出している。
透明導電層３３５は、形状が異なることを除いて、実施形態１で説明した透明導電層３５と実質的に同じであり、同様に形成することができる。
本実施形態に係るＴＦＴアレイ基板は、図１３に示すように、端子３２０の代わりに端子３２０ｂを有してもよい。端子３２０ｂは、透明導電層３３５の代わりに透明導電層３３５ｂを有することを除いて端子３２０と実質的に同じである。透明導電層３３５ｂは、形状が異なることを除いて、透明導電層３３５と実質的に同じである。透明導電層３３５ｂは、ロの字状（四角い枠状）に形成され、金属層３３２の縁部３４２の全領域上に配置されている。
本実施形態に係るＴＦＴアレイ基板は、図１４に示すように、端子３２０の代わりに端子３２０ｃを有してもよい。端子３２０ｃは、透明導電層３３５の代わりに透明導電層３３５ｃを有することを除いて端子３２０とほとんど同じである。透明導電層３３５ｃは、形状が異なることを除いて、透明導電層３３５と実質的に同じである。透明導電層３３５ｃは、大かっこ状に形成され、金属層３３２の四隅上に選択的に配置されている。ただし、図１４に示される場合では、絶縁層３３３は、膜厚０．０１μｍ～３μｍ（好適には０．１μｍ～２μｍ）の絶縁膜（例えば、ＳｉＮｘ膜、ＳｉＯ２膜等）をパターニングすることによって形成されてもよい。
以上、本実施形態によれば、実施形態１と同様の効果を奏することができる。なお、絶縁層３３３を透明導電層３３５、３３５ｂ、３３５ｃで覆うのは、絶縁層３３３だけでは金属層３３２の保護が不充分なためである。ただし、絶縁層３３３の被覆は、下層の金属層３３２の隅部において最も弱くなる。そのため、絶縁膜の厚み及び強度を適切に設定することによって、図１４に示される場合、すなわち、金属層３３２の隅部を除く領域が透明導電層３３５ｃで覆われていない場合でも特に問題はない。
（実施形態４）
本実施形態は、ＴＦＴアレイ基板の端子及び配線の構造が異なることを除いて、実施形態１と実質的に同じである。実施形態１、２では、端子は積層された金属層を含んでいたが、本実施形態では、単層の金属層を含む端子が設けられている。
以下、図１５～１８を参照しながら、本実施形態における端子４２０及び配線４１９の構造について詳述する。なお、以下では、ＩＣチップ及びＦＰＣ基板がＴＦＴアレイ基板上に搭載される前の状態について説明する。
本実施形態に係るＴＦＴアレイ基板は、実施形態１で説明した基板３１と、基板３１上に形成され、配線１７、１８等として機能する配線４１９と、基板３１上に形成された金属層４３２（第一金属層）と、配線４１９及び金属層４３２上に形成された絶縁層４３３と、金属層４３２及び絶縁層４３３上に形成された透明導電層４３５とを備える。端子４２０は、金属層４３２と、透明導電層４３５とを含んで構成される。
配線４１９は、帯状に形成され、金属層４３２は、方形状に形成され、配線４１９の一方の端部に金属層４３２が繋がっている。配線４１９及び金属層４３２を合わせたものをゲート層とする。
図１６に示すように、金属層４３２及び配線４１９は、積層構造を有し、膜厚０．０１μｍ～０．５μｍの下層４３２ａと、下層４３２ａ上に積層された膜厚０．０５μｍ～１μｍの中層４３２ｂ（第一層）と、中層４３２ｂ上に積層された膜厚０．０１μｍ～０．５μｍの上層４３２ｃ（第二層）とを含む。図１７に示すように、金属層４３２及び配線４１９は、下層４３２ａを含まず、中層４３２ｂ及び上層４３２ｃのみを含んでもよい。金属層４３２及び配線４１９は、フォトリソグラフィー法を用いて形成され、３層又は２層の金属膜が積層された積層膜をパターニングすることによって形成される。なお、この積層膜を用いてゲートバスラインを形成してもよい。
上層４３２ｃの材料は、透明導電膜のエッチング時にダメージを受けない材料である限り特に限定されない。具体例としては、透明導電膜としてＩＴＯ膜又はＩＺＯ膜を用いる場合、Ｔｉ、Ｔａ、Ｃｒ等が挙げられる。
端子４２０を確実に低抵抗化する観点からは、中層４３２ｂの材料は、上層４３２ｃの材料よりも低抵抗であることが好ましく、中層４３２ｂの材料の比抵抗は、上層４３２ｃの材料よりも小さいことが好ましい。中層４３２ｂの材料の具体例としては、Ａｌ、Ｃｕ、Ｍｏ等が挙げられる。中層４３２ｂ上には上層４３２ｃが設けられ、中層４３２ｂの側面は透明導電層４３５に覆われているので、中層４３２ｂが透明導電膜のエッチャントに接触するのを防止できる。したがって、中層４３２ｂの材料は、透明導電膜のエッチャントにエッチングされ得る材料であってもよい。
下層４３２ａの材料は特に限定されず、上層４３２ｃの材料と同じでもよい。
金属層４３２上において、絶縁層４３３には矩形状の開口４３３ａが形成されており、金属層４３２は、絶縁層４３３によって覆われていない。一方、配線４１９は、絶縁層４３３によって覆われている。絶縁層４３３は、フォトリソグラフィー法を用いて形成され、膜厚０．０１μｍ～３μｍ（好適には０．１μｍ～２μｍ）の絶縁膜（例えば、ＳｉＮｘ膜、ＳｉＯ２膜等）をパターニングすることによって形成される。
なお、図１５（ａ）中、開口４３３ａは、破線で示され、透明導電層４３５は、太線で示されている。
透明導電層４３５は、コの字状（角ばったＵ字状）に形成され、端子４２０が配線４１９に隣接する領域を除いて、金属層４３２の側面４４３を覆うように、金属層４３２の縁部４４２上に配置されている。このように、透明導電層４３５は、金属層４３２及び配線４１９の境界部分上には配置されていない。しかしながら、金属層４３２は、配線４１９と繋がっており、また、配線４１９は絶縁層４３３で覆われているため、ゲート層の側面は露出しない。他方、金属層４３２の上面４４４の大部分は、露出している。
透明導電層４３５は、形状が異なることを除いて、実施形態１で説明した透明導電層３５と実質的に同じであり、同様に形成することができる。
本実施形態に係るＴＦＴアレイ基板は、図１８に示すように、端子４２０の代わりに端子４２０ｂを有してもよい。端子４２０ｂは、透明導電層４３５の代わりに透明導電層４３５ｂを有することを除いて端子４２０と実質的に同じである。透明導電層４３５ｂは、形状が異なることを除いて、透明導電層４３５と実質的に同じである。透明導電層４３５ｂは、ロの字状（四角い枠状）に形成され、金属層４３２の縁部４４２の全領域上に配置されている。
以上、本実施形態によれば、実施形態１と同様の効果を奏することができる。
なお、上記実施形態は、適宜、互いに組み合わされてもよい。例えば、互いに異なる構造及び／又は形状の複数の端子を同一のＴＦＴアレイ基板に形成してもよい。
また、上記実施形態では、液晶ディスプレイを例にして本発明について説明した。しかしながら、本発明に係る電子装置は、液晶ディスプレイのみならず種々のディスプレイ、例えば、有機ＥＬディスプレイ、無機ＥＬディスプレイ、ＰＤＰ、真空蛍光ディスプレイ（ＶＦＤ）、電子ペーパー等の各種のディスプレイに適用することができる。また、本発明に係る電子装置は、ディスプレイのみならず種々の電子装置、例えば、携帯電話、スマートフォン、タブレットＰＣ、ＯＡ機器等にも適用することができる。
本願は、２０１１年９月３０日に出願された日本国特許出願２０１１－２１７２４４号を基礎として、パリ条約ないし移行する国における法規に基づく優先権を主張するものである。該出願の内容は、その全体が本願中に参照として組み込まれている。
１：液晶ディスプレイ（液晶パネルモジュール）
１０：液晶パネル
１１：ＴＦＴアレイ基板
１２：カラーフィルタ基板（ＣＦ基板）
１３：液晶層
１４：シール材
１５：表示部
１６：張出部
１７～１９、５２、２１９、２４０、３１９、４１９：配線
２０～２３、２０ｂ、２２０、２２０ｂ、３２０、３２０ｂ、３２０ｃ、４２０、４２０ｂ：端子
３１：絶縁性基板
３２、３４、２３２、２３４、３３２、４３２：金属層
３３、２３３、２３９、３３３、４３３：絶縁層
３３ａ、２３３ａ、２３９ａ、３３３ａ、４３３ａ：開口
３４ａ、３３２ａ、４３２ａ：下層
３４ｂ、３３２ｂ、４３２ｂ：中層
３４ｃ、３３２ｃ、４３２ｃ：上層
３５、２３５、３３５、３３５ｂ、３３５ｃ、４３５、４３５ｂ：透明導電層
３６、２３６、３４２、４４２：縁部（周縁部）
３７、２３７、３４３、４４３：側面
３８、２３８、３４４、４４４：上面
５０：フレキシブル配線基板（ＦＰＣ基板）
５１：絶縁性フィルム
５３：ＩＣチップ
５４：バンプ
５５、５８：熱硬化性樹脂
５６、５９：導電性粒子
５７、６０：異方性導電部材
２４０、２４１：配線層

Claims (9)

  1. 基板と、前記基板上に設けられた端子とを備え、
    前記端子は、金属層及び透明導電層を含み、
    前記透明導電層は、前記金属層の側面を覆うように、前記金属層の縁部上に選択的に配置される電子部品。
  2. 前記金属層は、第一層と、前記第一層上に積層された第二層とを含み、
    前記第一層は、前記第二層と同じパターニング工程で形成される請求項１記載の電子部品。
  3. 前記第一層の比抵抗は、前記第二層の比抵抗よりも小さい請求項２記載の電子部品。
  4. 前記第二層は、前記透明導電層を形成するためのエッチャントに対して耐性を有する請求項２又は３記載の電子部品。
  5. 前記電子部品は、前記金属層上に設けられた絶縁層を更に備え、
    前記透明導電層は、前記絶縁層上に設けられ、
    前記絶縁層は、前記側面を覆うように、前記縁部上に選択的に配置される請求項１～４のいずれかに記載の電子部品。
  6. 表示装置用基板として機能する請求項１～５のいずれかに記載の電子部品。
  7. 請求項１～６のいずれかに記載の電子部品を備える電子装置。
  8. 前記電子部品は、第一電子部品であり、
    前記第一電子部品上に実装された第二電子部品と、前記第二電子部品を前記第一電子部品に電気的に接続する部材とを更に備える請求項７記載の電子装置。
  9. ディスプレイとして機能する請求項７又は８記載の電子装置。
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