WO2013046376A1 - 太陽電池 - Google Patents

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WO2013046376A1
WO2013046376A1 PCT/JP2011/072272 JP2011072272W WO2013046376A1 WO 2013046376 A1 WO2013046376 A1 WO 2013046376A1 JP 2011072272 W JP2011072272 W JP 2011072272W WO 2013046376 A1 WO2013046376 A1 WO 2013046376A1
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layer
solar cell
type amorphous
amorphous layer
collector electrode
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PCT/JP2011/072272
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French (fr)
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井手　大輔
雅義 小野
松原　直輝
仁 坂田
良 後藤
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三洋電機株式会社
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Publication date
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    • H01L31/0224—Electrodes
    • H01L31/022408—Electrodes for devices characterised by at least one potential jump barrier or surface barrier
    • H01L31/022425—Electrodes for devices characterised by at least one potential jump barrier or surface barrier for solar cells
    • H01L31/022441—Electrode arrangements specially adapted for back-contact solar cells
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    • H01L31/0745—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers the potential barriers being only of the PN heterojunction type comprising a AIVBIV heterojunction, e.g. Si/Ge, SiGe/Si or Si/SiC solar cells
    • H01L31/0747—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers the potential barriers being only of the PN heterojunction type comprising a AIVBIV heterojunction, e.g. Si/Ge, SiGe/Si or Si/SiC solar cells comprising a heterojunction of crystalline and amorphous materials, e.g. heterojunction with intrinsic thin layer
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    • Y02E10/547—Monocrystalline silicon PV cells

Definitions

  • the present invention relates to a back electrode type solar cell.
  • a back electrode type solar cell in which a p-type semiconductor region and an n-type semiconductor region are formed on the opposite side (back side) of the light receiving surface of a semiconductor substrate has been proposed (see Patent Document 1). Since the back electrode type solar cell is not provided with a collecting electrode such as a finger portion or a bus bar portion on the light receiving surface side, and a collecting electrode is provided only on the back surface side, the effective light receiving area can be increased and the power generation efficiency can be increased. Can be increased.
  • the sun is formed by forming a bus bar portion having a slit by printing a collecting electrode using a screen plate having a pattern capable of forming a slit on the main surface of the semiconductor substrate, and joining the slit of the bus bar portion and the copper foil.
  • a battery manufacturing method is disclosed (see Patent Document 2).
  • a bus bar portion and a finger portion are provided on the main surface of the semiconductor substrate, a wiring material is connected to the bus bar portion, and the wiring material has a small cross-sectional area portion in which a cross section perpendicular to the longitudinal direction is locally small.
  • a solar cell is disclosed in which the wiring material is connected to the bus bar portion at a location other than the small cross-sectional area of the wiring material (see Patent Document 3).
  • the invention described in the above prior art reduces the warpage generated in the solar cell by the bus bar portion, and improves the adhesion between the bus bar portion and the solar cell.
  • the present invention is a back electrode type solar cell having a narrow region in which the width along the short direction of the collector electrode is narrowed by a defect in the thickness direction of the collector electrode.
  • the present invention can suppress peeling of the collector electrode in the solar cell.
  • a solar cell 100 includes a substrate 10 made of a semiconductor material, an i-type amorphous layer 12i, an n-type, as shown in the back side plan view of FIG. 1 and the cross-sectional views of FIGS.
  • FIG. 2 shows a cross section taken along line AA of FIG. 1 in order to show the basic configuration of the solar cell 100.
  • FIG. 3 shows a cross section taken along line BB in FIG. 1 in order to show a configuration in which the defect portion 40 is provided in the solar cell 100. Further, in FIG. 1, in order to clearly show the regions of the finger portions 24n and 24p and the bus bar portions 26n and 26p, which are collector electrodes, hatching at different angles is performed although not a cross section.
  • the side on which the light of the solar cell 100 is mainly incident is defined as a light receiving surface
  • the side opposite to the light receiving surface is defined as a back surface
  • the solar cell 100 is provided with a defect 40 in at least one of the first electrode layer 22 and the second electrode layer 24 (finger portions 24n, 24p, bus bar portions 26n, 26p).
  • a defect 40 in at least one of the first electrode layer 22 and the second electrode layer 24 (finger portions 24n, 24p, bus bar portions 26n, 26p).
  • the substrate 10 can be a wafer-like substrate made of an n-type or p-type conductive crystalline semiconductor.
  • a semiconductor material such as single crystal silicon, polycrystalline silicon, gallium arsenide (GaAs), or indium phosphide (InP) can be applied.
  • the substrate 10 absorbs incident light and generates a carrier pair of electrons and holes by a photoelectric conversion effect.
  • the substrate 10 includes a light receiving surface 10a and a back surface 10b. In the following description, an example is described in which a wafer-like substrate made of n-type single crystal silicon is used as the substrate 10.
  • the substrate 10 can be cleaned by using a cleaning method such as RCA cleaning. It is also preferable to form a texture structure on the light receiving surface 10 a of the substrate 10.
  • a texture structure having a pyramidal (111) surface is formed by anisotropically etching the light-receiving surface 10a of the substrate 10 made of single crystal silicon having the (100) surface with a KOH aqueous solution or an NaOH aqueous solution. Can do.
  • a textured structure having irregularities can be formed by isotropic etching of the light receiving surface 10a of the substrate 10 made of polycrystalline silicon or single crystal silicon using etching with an acidic solution or dry etching.
  • the back surface 10b of the substrate 10 is preferably a flat surface, and more preferably at least flatter than the light receiving surface 10a.
  • step S12 the i-type amorphous layer 16i and the n-type amorphous layer 16n are formed on the back surface 10b of the substrate 10.
  • the i-type amorphous layer 16 i constitutes a passivation layer that covers at least a part of the back surface 10 b of the substrate 10.
  • the i-type amorphous layer 16i is a layer made of an intrinsic amorphous semiconductor.
  • the i-type amorphous layer 16i is formed from amorphous silicon containing hydrogen.
  • the i-type amorphous layer 16i is formed so that the dopant concentration in the film is lower than that of the n-type amorphous layers 12n and 16n and the p-type amorphous layer 18p.
  • the i-type amorphous layer 16i is preferably formed so that the concentration of the n-type or p-type dopant is 5 ⁇ 10 18 / cm 3 or less.
  • the thickness of the i-type amorphous layer 16i is preferably thin enough to suppress light absorption as much as possible, and thick enough to sufficiently passivate the back surface 10b of the substrate 10.
  • the thickness is preferably 1 nm or more and 25 nm or less.
  • the n-type amorphous layer 16n is a layer made of an amorphous semiconductor containing an n-type conductive dopant.
  • the n-type amorphous layer 16n is formed from amorphous silicon containing hydrogen.
  • the n-type amorphous layer 16n has a higher dopant concentration in the film than the i-type amorphous layer 16i.
  • the n-type amorphous layer 16n preferably has an n-type dopant concentration of 1 ⁇ 10 21 / cm 3 or more.
  • the thickness of the n-type amorphous layer 16n is preferably as thin as possible so that light absorption can be suppressed as much as possible, while being thick enough to increase the open-circuit voltage of the solar cell 100 sufficiently.
  • the thickness is preferably 2 nm or more and 50 nm or less.
  • the i-type amorphous layer 16i and the n-type amorphous layer 16n can be formed by a CVD method such as plasma enhanced chemical vapor deposition (PECVD), which is a well-known technique.
  • PECVD plasma enhanced chemical vapor deposition
  • the amorphous layer includes a microcrystalline semiconductor.
  • a microcrystalline semiconductor is a film in which crystal grains are precipitated in an amorphous semiconductor.
  • the average grain size of the crystal grains is not limited to this, but is estimated to be about 1 nm to 80 nm.
  • an i-type amorphous layer 12i and an n-type amorphous layer 12n are formed on the light receiving surface 10a of the substrate 10.
  • the i-type amorphous layer 12 i constitutes a passivation layer that covers at least a part of the light receiving surface 10 a of the substrate 10.
  • the i-type amorphous layer 12 i covers at least the power generation region of the substrate 10.
  • the i-type amorphous layer 12i is a layer made of an intrinsic amorphous semiconductor. Specifically, the i-type amorphous layer 12i is formed from amorphous silicon containing hydrogen.
  • the i-type amorphous layer 12i is formed so that the dopant concentration in the film is lower than that of the n-type amorphous layers 12n and 16n and the p-type amorphous layer 18p.
  • the i-type amorphous layer 12i is preferably formed so that the concentration of the n-type or p-type dopant is 5 ⁇ 10 18 / cm 3 or less.
  • the i-type amorphous layer 12i be thin enough to suppress light absorption as much as possible, and thick enough that the light-receiving surface 10a of the substrate 10 is sufficiently passivated.
  • the thickness is preferably 1 nm or more and 50 nm or less.
  • the n-type amorphous layer 12n is a layer made of an amorphous semiconductor containing an n-type conductive dopant.
  • the n-type amorphous layer 12n is formed from amorphous silicon containing hydrogen.
  • the n-type amorphous layer 12n has a higher dopant concentration in the film than the i-type amorphous layer 12i.
  • the n-type amorphous layer 12n preferably has an n-type dopant concentration of 1 ⁇ 10 21 / cm 3 or more.
  • the thickness of the n-type amorphous layer 12n is made thin so that light absorption can be suppressed as much as possible, while minority carriers generated in the vicinity of the light receiving surface of the solar cell 100 can be pushed back toward the first electrode layer 22. It is preferable to increase the thickness.
  • the thickness is preferably 2 nm or more and 50 nm or less.
  • the i-type amorphous layer 12i and the n-type amorphous layer 12n can be formed by a CVD method such as plasma enhanced chemical vapor deposition (PECVD).
  • PECVD plasma enhanced chemical vapor deposition
  • the protective layer 14 is formed on the n-type amorphous layer 12n.
  • the protective layer 14 preferably has a function as an antireflection layer and a function as a protective layer for the light receiving surface of the solar cell 100.
  • the protective layer 14 may be conductive or insulating.
  • the protective layer 14 is not limited to this, but may be a transparent insulating material such as silicon oxide, silicon nitride, or silicon oxynitride, or a transparent conductive material such as tin oxide or indium oxide.
  • the thickness of the protective layer 14 is preferably set as appropriate according to the refractive index or the like of the material so as to obtain the antireflection characteristics to be imparted.
  • the thickness of the protective layer 14 is preferably 80 nm or more and 1 ⁇ m or less, for example.
  • the protective layer 14 may be formed by using a PVD method such as a sputtering method using a target including a raw material to be applied, or a chemical vapor deposition method (CVD) using a gas containing an element of a raw material to be applied. it can.
  • a PVD method such as a sputtering method using a target including a raw material to be applied, or a chemical vapor deposition method (CVD) using a gas containing an element of a raw material to be applied. it can.
  • the protective layer 14 is preferably made of a material and composition that are not etched in the following steps. If etching is performed in the following process, the protective layer 14 may be formed again on the n-type amorphous layer 12n.
  • the insulating layer 20 is formed on the n-type amorphous layer 16n.
  • the insulating layer 20 maintains electrical insulation between the i-type amorphous layer 16i and the n-type amorphous layer 16n and an i-type amorphous layer 18i and a p-type amorphous layer 18p described later. Is provided.
  • the insulating layer 20 may be transparent or non-transparent.
  • the insulating layer 20 can be made of an insulating material such as silicon oxide, silicon nitride, or silicon oxynitride.
  • the insulating layer 20 is preferably composed of silicon nitride because silicon nitride is chemically stable.
  • the insulating layer 20 preferably contains hydrogen in order to give a high etching rate to the protective layer 14 and the like in the following etching process.
  • the thickness of the insulating layer 20 is preferably 30 nm or more and 1 ⁇ m or less, for example.
  • the insulating layer 20 may be formed using a PVD method such as a sputtering method using a target containing a source material to be applied, or a chemical vapor deposition method (CVD) using a gas containing an element of the source material to be applied. it can.
  • PVD method such as a sputtering method using a target containing a source material to be applied, or a chemical vapor deposition method (CVD) using a gas containing an element of the source material to be applied. it can.
  • the insulating layer 20 is etched. Specifically, the insulating layer 20 is etched so as to remove a portion on a region where an i-type amorphous layer 18i and a p-type amorphous layer 18p described later are formed. For example, a resist R1 is applied on a region where the insulating layer 20 is to be left by a method such as a screen printing method or an ink jet method so that a region where the insulating layer 20 is removed is exposed, and an insulating layer in a region where the resist R1 is not applied. 20 is etched. Etching can be performed, for example, by wet etching using an etchant.
  • the insulating layer 20 is made of silicon oxide, silicon nitride, or silicon oxynitride, for example, a hydrofluoric acid aqueous solution (HF aqueous solution) can be used as an etching solution. Thereafter, the resist R1 is removed.
  • a hydrofluoric acid aqueous solution HF aqueous solution
  • the etching method is not limited to the above.
  • step S22 the i-type amorphous layer 16i and the n-type amorphous layer 16n are etched. Specifically, portions of the i-type amorphous layer 16i and the n-type amorphous layer 16n on the region where the later-described i-type amorphous layer 18i and p-type amorphous layer 18p are formed are removed. Etching is performed.
  • the i-type amorphous layer 16i and the n-type amorphous layer 16n exposed from the insulating layer 20 are etched. Etching can be performed, for example, by wet etching using an etchant.
  • an aqueous solution containing sodium hydroxide (NaOH) can be used as the etching solution. Thereby, the area
  • the etching method is not limited to the above.
  • step S24 the i-type amorphous layer 18i and the p-type amorphous layer 18p are formed on the back surface 10b side of the substrate 10.
  • the i-type amorphous layer 18 i constitutes a part of a passivation layer that covers at least a part of the back surface 10 b of the substrate 10.
  • the i-type amorphous layer 18i is a layer made of an intrinsic amorphous semiconductor.
  • the i-type amorphous layer 18i is formed from amorphous silicon containing hydrogen.
  • the i-type amorphous layer 18i is formed so that the dopant concentration in the film is lower than that of the n-type amorphous layers 12n and 16n and the p-type amorphous layer 18p.
  • the i-type amorphous layer 18i is preferably formed so that the concentration of the n-type or p-type dopant is 5 ⁇ 10 18 / cm 3 or less.
  • the thickness of the i-type amorphous layer 18i is as thin as possible so as to suppress light absorption as much as possible, while being thick enough that the back surface 10b of the substrate 10 is sufficiently passivated.
  • the thickness is 1 nm (requires confirmation) to 25 nm.
  • the p-type amorphous layer 18p is a layer made of an amorphous semiconductor containing a p-type conductive dopant.
  • the p-type amorphous layer 18p is formed from amorphous silicon containing hydrogen.
  • the p-type amorphous layer 18p has a higher dopant concentration in the film than the i-type amorphous layer 18i.
  • the p-type amorphous layer 18p preferably has a p-type dopant concentration of 1 ⁇ 10 21 / cm 3 or more.
  • the thickness of the p-type amorphous layer 18p is preferably thin enough to suppress light absorption as much as possible, and thick enough to increase the open voltage of the solar cell 100 sufficiently.
  • the thickness is preferably 2 nm or more and 50 nm or less.
  • the i-type amorphous layer 18i and the p-type amorphous layer 18p can be formed by a CVD method such as plasma enhanced chemical vapor deposition (PECVD).
  • PECVD plasma enhanced chemical vapor deposition
  • step S26 the i-type amorphous layer 18i and the p-type amorphous layer 18p covering the insulating layer 20 are partially removed.
  • a resist R2 is applied to a region where the i-type amorphous layer 18i and the p-type amorphous layer 18p are left by a screen printing method or an ink-jet method, and the i-type amorphous layer 18i and the p-type amorphous layer 18p are applied.
  • the region for removing is exposed, and the i-type amorphous layer 18i and the p-type amorphous layer 18p are etched using the resist R2 as a mask.
  • Etching can be performed, for example, by wet etching using an etchant.
  • An alkaline etchant can be used as the etchant.
  • an aqueous solution containing sodium hydroxide (NaOH) can be used. Thereafter, the resist R2 is removed.
  • a paste-like etching paste or an etching ink whose viscosity is adjusted is applied to the region where the i-type amorphous layer 18i and the p-type amorphous layer 18p are removed, and the i-type amorphous layers 18i and p
  • the type amorphous layer 18p may be etched.
  • the etching paste or the etching ink can be applied to a predetermined pattern by a screen printing method or an ink jet method. However, the etching method is not limited to the above.
  • step S28 the insulating layer 20 is etched. Specifically, using the i-type amorphous layer 18i and the p-type amorphous layer 18p partially removed in step S26 as a mask, the exposed portion of the insulating layer 20 is removed by etching using an etchant.
  • an etching agent whose etching rate for the insulating layer 20 is larger than that for the p-type amorphous layer 18p is used.
  • a hydrofluoric acid aqueous solution (HF) or the like can be used as the etchant.
  • the etching method is not limited to the above.
  • the first electrode layer 22 is formed on the n-type amorphous layer 16n and the p-type amorphous layer 18p.
  • the first electrode layer 22 serves as a seed layer for forming a second electrode layer 24 described later.
  • the first electrode layer 22 may be a conductive layer, and is not limited to this, but preferably has a laminated structure of a transparent conductive layer 22a and a conductive layer 22b containing a metal.
  • the transparent conductive layer 22a can be a light-transmitting conductive oxide such as indium oxide, tin oxide, titanium oxide, or zinc oxide.
  • the conductive layer 22b can be a metal such as copper (Cu) or an alloy.
  • the transparent conductive layer 22a and the conductive layer 22b can be formed by a thin film forming method such as a CVD method of plasma enhanced chemical vapor deposition (PECVD), a sputtering method, or a PVD method such as a vapor deposition method.
  • PECVD plasma enhanced chemical vapor deposition
  • PVD PVD method
  • the thickness of the transparent conductive layer 22a is not limited to this, but is preferably 0.05 ⁇ m or more and 0.5 ⁇ m or less.
  • the thickness of the conductive layer 22b is not limited to this, but is preferably 0.1 ⁇ m or more and 1 ⁇ m or less.
  • step S32 the first electrode layer 22 is patterned. Of the region where the first electrode layer 22 is formed, a part of the region formed on the insulating layer 20 is removed, and the first electrode layer 22 electrically connected to the n-type amorphous layer 16n In addition to being divided into the first electrode layer 22 electrically connected to the p-type amorphous layer 18p, a defect 40 is formed in the divided first electrode layer 22 as shown in FIGS. Then, patterning is performed.
  • the first electrode layer 22 electrically connected to the n-type amorphous layer 16n corresponds to the finger portion 24n and the bus bar portion 26n.
  • the first electrode layer 22 electrically connected to the p-type amorphous layer 18p corresponds to the finger portion 24p and the bus bar portion 26p.
  • FIG. 3 shows only the configuration in which the defect portion 40 is formed in the first electrode layer 22 to be the finger portion 24n, but the defect portion 40 is similarly formed in the finger portion 24p, the bus bar portion 26n, and the bus bar portion 26p. Can be formed.
  • the patterning of the first electrode layer 22 can be performed by a patterning technique such as lithography using the resist R3. For patterning, etching using ferric chloride (Fe 2 O 3 ) and hydrochloric acid (HCl) can be applied. After dividing the first electrode layer 22, the resist R3 is removed.
  • a patterning technique such as lithography using the resist R3.
  • etching using ferric chloride (Fe 2 O 3 ) and hydrochloric acid (HCl) can be applied. After dividing the first electrode layer 22, the resist R3 is removed.
  • the patterning method is not limited to the above.
  • the second electrode layer 24 is formed on the region where the first electrode layer 22 is left.
  • the second electrode layer 24 can be formed by forming a metal layer by an electrolytic plating method.
  • the second electrode layer 24 may be a conductive layer, and preferably has a laminated structure of an electrode layer 24a made of copper (Cu) and an electrode layer 24b made of tin (Sn).
  • the second electrode layer 24 is not limited to this, and may be another metal such as gold or silver, another conductive material, or a combination thereof.
  • the thickness of the second electrode layer 24 is not limited to this, but is preferably 10 ⁇ m or more and 100 ⁇ m or less.
  • the second electrode layer 24 is formed by electrolytic plating.
  • the present invention is not limited to this.
  • the second electrode layer 24 may be formed by an electrolytic plating method by covering a region to be the defect 40 with an insulating resist so that it is not covered with the plating layer.
  • the defect portion 40 may be formed by performing an etching process using a lithography technique or the like.
  • the finger portion 24n and the bus bar portion 26n electrically connected to the n-type amorphous layer 16n and the finger portion 24p and the bus bar portion 26p electrically connected to the p-type amorphous layer 18p are formed.
  • the finger portions 24n and 24p are configured to extend in the y direction and be combined in a comb shape.
  • the bus bar portion 26n connects the plurality of finger portions 24n to each other, and the bus bar portion 26p connects the plurality of finger portions 24p to each other.
  • a defect 40 is formed in a region where the second electrode layer 24 is not formed although there is a wraparound in the electrolytic plating method in the region where the first electrode layer 22 is removed.
  • the solar cell 100 in the present embodiment can be formed.
  • the missing portions 40 are provided in the finger portions 24n and 24p and the bus bar portions 26n and 26p.
  • the defect portion 40 forms a narrow region in which the width along the short direction of the finger portions 24n and 24p and the bus bar portions 26n and 26p, which are collector electrodes, is narrowed.
  • the solar cell 100 is applied between the second electrode layer 24, the first electrode layer 22, the n-type amorphous layer 16n, and the p-type amorphous layer 18p during the manufacturing process and use. The influence of thermal stress is reduced. Thereby, peeling of each layer constituting the finger portions 24n and 24p and the bus bar portions 26n and 26p and warping of the solar cell 100 can be suppressed, and the reliability of the solar cell 100 can be improved.
  • the second electrode layer 24 is also formed on the side end portion of the first electrode layer 22 by wraparound in the electrolytic plating method.
  • the second electrode layers 24 adjacent to each other can be structured so as not to contact each other as shown in FIG. 3, or as shown in FIG. 9.
  • the second electrode layers 24 adjacent to each other may be in contact with each other.
  • the width W of the removal region of the first electrode layer 22 is preferably 30 ⁇ m or more and 200 ⁇ m or less.
  • the width W of the removal region of the first electrode layer 22 can be twice or more the thickness D of the second electrode layer 24 that is a plating layer, as shown in FIG. It can be set as the structure which does not touch. By setting it as such a structure, the clearance gap between the 2nd electrode layers 24 can fully be ensured, and the influence by the expansion / contraction of the 2nd electrode layer 24 by heating / cooling can be relieved sufficiently and reliably.
  • the width W of the removal region of the first electrode layer 22 is less than twice the film thickness D of the second electrode layer 24 which is a plating layer, as shown in FIG. It can be set as the structure where some of them contact. By setting it as such a structure, the resistance of the planar direction of the finger parts 24n and 24p and the bus-bar parts 26n and 26p can be maintained as usual.
  • the second electrode layer 24 in the vicinity of the boundary between the first electrode layer 22 and the second electrode layer 24, the second electrode layer 24 hardly wraps around at the time of plating, and a void serving as the defect 40 is formed in at least part of the thickness direction.
  • the defective portion 40 Due to the defective portion 40, it is possible to suppress delamination between the first electrode layer 22 and the second electrode layer 24 due to heating and cooling. In particular, peeling is likely to occur at the interface between the transparent conductive layer 22a and the conductive layer 22b, but the gap of the defective portion 40 is formed in the vicinity of the boundary between the first electrode layer 22 and the second electrode layer 24, so that the conductivity is sacrificed. Peeling can be effectively suppressed without making it.
  • the metal conductive layer 22b and the 2nd electrode layer 24 are more electrical resistivity than the transparent conductive layer 22a.
  • the coefficient of thermal expansion is large. Therefore, it is preferable that the defective portion 40 is formed in a part of the metal conductive layer 22b and the second electrode layer 24 having at least a large thermal expansion coefficient.
  • the shape of the defect 40 is not limited to a rectangle, and may be an arbitrary shape such as a circle, an ellipse, or a polygon.
  • a circular defect 40 having a diameter narrower than the width in the short direction S of the finger portions 24n and 24p and the bus bar portions 26n and 26p may be used.
  • the diameter (width of the finger portions 24n, 24p and the bus bar portions 26n, 26p in the short direction S) of the defect portion 40 is defined as the short direction S of the finger portions 24n, 24p and the bus bar portions 26n, 26p provided with the diameter.
  • deletion part 40 may be provided periodically along the longitudinal direction L of the finger parts 24n and 24p and the bus-bar parts 26n and 26p.
  • the defect portions 40 are provided alternately and periodically along the longitudinal direction L of the finger portions 24n and 24p and the bus bar portions 26n and 26p.
  • the defect portion 40 may be provided randomly along the longitudinal direction L of the finger portions 24n and 24p and the bus bar portions 26n and 26p. For example, as shown in FIG. 10, by providing the defect portions 40 along the longitudinal direction L of the finger portions 24n and 24p and the bus bar portions 26n and 26p, local warpage of the solar cell 100 due to thermal stress is leveled. Can be
  • the defect portions 40 are provided at all locations in the short direction S when viewed over the entire length in the longitudinal direction L in each of the finger portions 24n and 24p and the bus bar portions 26n and 26p.
  • the width along the short direction S of the missing portion 40 provided in each of the finger portions 24n, 24p and the bus bar portions 26n, 26p is defined as the finger provided with it.
  • a doped layer 44a as a diffusion layer is provided on the semiconductor substrate 44 near the surface.
  • the defective portion 40 can be similarly applied to a diffusion type solar cell provided with a finger portion and a bus bar portion made of the conductive layer 42.
  • the defect portion 40 can be formed in the conductive layer 42 by performing an etching process using a lithography technique or the like.
  • the conductive layer 42 may have a multilayer structure.
  • the conductive layers 42a to 42d may be a sputter layer of aluminum (Al), a tungsten-based metal (TiW or the like), copper (Cu), and a plated layer of copper (Cu). It can be set as the structure which laminated

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Abstract

　裏面電極型の太陽電池１００であって、集電極２４ｎ（２４ｐ，２６ｎ，２６ｐ）の膜厚方向において、欠損部４０によって集電極２４ｎ（２４ｐ，２６ｎ，２６ｐ）の短手方向に沿った幅が狭められた幅狭領域を設ける。

Description

太陽電池
　本発明は、裏面電極型の太陽電池に関する。
　太陽光発電システム等の発電効率を高めるために様々なタイプの太陽電池が考え出されている。半導体基板の受光面の反対側（裏面側）にｐ型半導体領域及びｎ型半導体領域が形成された裏面電極型の太陽電池が提案されている（特許文献１参照）。裏面電極型の太陽電池は、受光面側にはフィンガー部やバスバー部等の集電極を設けず、裏面側のみに集電極が設けられるので、有効受光面積を増加させることができ、発電効率を高めることができる。
　また、半導体基板の主面にスリットを形成し得るパターンを備えたスクリーン版を用いて集電極を印刷することによってスリットを有するバスバー部を形成し、バスバー部のスリットと銅箔とを接合した太陽電池の製造方法が開示されている（特許文献２参照）。
　また、半導体基板の主面上にバスバー部とフィンガー部とが備えられ、バスバー部に配線材が接続され、配線材は長手方向に垂直な断面が局所的に小さくなっている小断面積部を有しており、配線材の小断面積部以外の箇所において配線材がバスバー部に接続されている太陽電池が開示されている（特許文献３参照）。
特開２００９－２００２６７号公報 特開２００７－１５０３５６号公報 特開２００７－２８７７４９号公報
　上記従来技術に記載された発明は、バスバー部によって太陽電池に生ずる反りを低減し、バスバー部と太陽電池との密着性を高めるものである。しかしながら、太陽電池の製造過程や使用中における熱応力による集電極の剥離が十分に抑制できないおそれがある。
　本発明は、裏面電極型の太陽電池であって、集電極の厚み方向において、欠損部によって集電極の短手方向に沿った幅が狭められた幅狭領域を有する、太陽電池である。
　本発明は、太陽電池における集電極の剥離を抑制することができる。
本発明に係る実施の形態における太陽電池の裏面側平面図である。 本発明に係る実施の形態における太陽電池の断面図である。 本発明に係る実施の形態における太陽電池の断面図である。 本発明に係る実施の形態における太陽電池の製造工程を示す断面図である。 本発明に係る実施の形態における太陽電池の製造工程を示す断面図である。 本発明に係る実施の形態における太陽電池の製造工程を示す断面図である。 本発明に係る実施の形態における太陽電池の製造工程を示す断面図である。 本発明に係る実施の形態における太陽電池の製造工程を示す断面図である。 本発明に係る実施の形態における太陽電池の別例の断面図である。 本発明に係る実施の形態における集電極の別例の拡大平面図である。 本発明に係る実施の形態における集電極の別例の拡大平面図である。 本発明に係る実施の形態における太陽電池の別例の断面図である。
　本発明の実施の形態における太陽電池１００は、図１の裏面側平面図及び図２、図３の断面図に示すように、半導体材料からなる基板１０、ｉ型非晶質層１２ｉ、ｎ型非晶質層１２ｎ、保護層１４、ｉ型非晶質層１６ｉ、ｎ型非晶質層１６ｎ、ｉ型非晶質層１８ｉ、ｐ型非晶質層１８ｐ、絶縁層２０、第１電極層２２及び第２電極層２４（フィンガー部２４ｎ，フィンガー部２４ｐ、バスバー部２６ｎ，バスバー部２６ｐ）を含んで構成される。
　なお、図２は、太陽電池１００の基本構成を示すために、図１のラインＡ－Ａに沿った断面を示したものである。図３は、太陽電池１００に欠損部４０を設けた構成を示すために、図１のラインＢ－Ｂに沿った断面を示したものである。また、図１では、集電極であるフィンガー部２４ｎ，２４ｐ，バスバー部２６ｎ，２６ｐの領域を明確に示すために、断面ではないがそれぞれ異なる角度のハッチングを施している。
　本実施の形態における各図は模式的に記載したものであり、実際の寸法、寸法の比率等は現実のものと異なる。また、各図相互間の寸法の比率等が異なる場合もある。以下の説明では、太陽電池１００の光が主に入射される側（太陽電池１００に入射する光の５０％以上が入射する側）を受光面とし、受光面と反対側を裏面とする。
　太陽電池１００は、第１電極層２２及び第２電極層２４（フィンガー部２４ｎ，２４ｐ、バスバー部２６ｎ，２６ｐ）の少なくとも一方に欠損部４０が設けられる。以下、図４～図８を参照しつつ、太陽電池１００の製造工程と共に太陽電池１００の構造についても説明する。
　ステップＳ１０では、半導体材料からなる基板１０の表面及び裏面の洗浄を行う。基板１０は、ｎ型又はｐ型の導電型の結晶性半導体からなるウエハ状の基板とすることができる。基板１０は、例えば、単結晶シリコン、多結晶シリコン、砒化ガリウム（ＧａＡｓ）、インジウム燐（ＩｎＰ）等の半導体材料を適用することができる。基板１０は、入射された光を吸収することで、光電変換効果により電子及び正孔のキャリア対を発生させる。基板１０は、受光面１０ａと裏面１０ｂとを備える。以下の説明では、基板１０としてｎ型の単結晶シリコンからなるウエハ状の基板を用いた例を説明する。
　基板１０の洗浄は、ＲＣＡ洗浄等の洗浄方法を用いて行うことができる。また、基板１０の受光面１０ａにテクスチャ構造を形成することも好適である。この場合、（１００）面を有する単結晶シリコンからなる基板１０の受光面１０ａをＫＯＨ水溶液やＮａＯＨ水溶液で異方性エッチングすることによって、ピラミッド状の（１１１）面を有するテクスチャ構造を形成することができる。また、多結晶シリコンや単結晶シリコンからなる基板１０の受光面１０ａを酸性溶液によるエッチングやドライエッチングを用いて等方性エッチングすることによって、凹凸を有するテクスチャ構造を形成することができる。また、基板１０の裏面１０ｂは平坦面とすることが好ましく、少なくとも受光面１０ａよりも平坦にすることが好適である。
　ステップＳ１２では、基板１０の裏面１０ｂ上にｉ型非晶質層１６ｉ及びｎ型非晶質層１６ｎを形成する。なお、ｉ型非晶質層１６ｉは、基板１０の裏面１０ｂの少なくとも一部を覆うパッシベーション層を構成する。
　ｉ型非晶質層１６ｉは、真性な非晶質半導体からなる層である。例えば、ｉ型非晶質層１６ｉは、水素を含有するアモルファスシリコンから形成される。ｉ型非晶質層１６ｉは、ｎ型非晶質層１２ｎ，１６ｎ及びｐ型非晶質層１８ｐよりも膜中のドーパント濃度が低くなるように形成される。例えば、ｉ型非晶質層１６ｉは、ｎ型又はｐ型のドーパントの濃度が５×１０18／ｃｍ3以下となるように形成することが好適である。
　ｉ型非晶質層１６ｉの厚みは、光の吸収をできるだけ抑えられるように薄くし、一方で基板１０の裏面１０ｂが十分にパッシベーションされる程度に厚くすることが好適である。例えば、１ｎｍ以上２５ｎｍ以下とすることが好適である。
　ｎ型非晶質層１６ｎは、ｎ型の導電型のドーパントを含む非晶質半導体からなる層である。例えば、ｎ型非晶質層１６ｎは、水素を含有するアモルファスシリコンから形成される。ｎ型非晶質層１６ｎは、ｉ型非晶質層１６ｉよりも膜中のドーパント濃度が高くされる。例えば、ｎ型非晶質層１６ｎは、ｎ型のドーパントの濃度を１×１０21／ｃｍ3以上とすることが好適である。ｎ型非晶質層１６ｎの厚みは、光の吸収をできるだけ抑えられるように薄くし、一方で太陽電池１００の開放電圧が十分に高くなるような程度に厚くすることが好適である。例えば、２ｎｍ以上５０ｎｍ以下とすることが好適である。
　ｉ型非晶質層１６ｉ及びｎ型非晶質層１６ｎは、周知の技術であるプラズマ化学気相成長法（ＰＥＣＶＤ）等のＣＶＤ法によって形成することができる。
　なお、本実施の形態において非晶質層は、微結晶半導体を含む。微結晶半導体は、非晶質半導体中に結晶粒が析出している膜である。結晶粒の平均粒径は、これに限定されるものではないが、１ｎｍ以上８０ｎｍ以下程度であると推定されている。
　ステップＳ１４では、基板１０の受光面１０ａ上にｉ型非晶質層１２ｉ及びｎ型非晶質層１２ｎを形成する。ｉ型非晶質層１２ｉは、基板１０の受光面１０ａの少なくとも一部を覆うパッシベーション層を構成する。ｉ型非晶質層１２ｉは少なくとも基板１０の発電領域を覆う。ｉ型非晶質層１２ｉは、真性な非晶質半導体からなる層である。具体的には、ｉ型非晶質層１２ｉは、水素を含有するアモルファスシリコンから形成される。ｉ型非晶質層１２ｉは、ｎ型非晶質層１２ｎ，１６ｎ及びｐ型非晶質層１８ｐよりも膜中のドーパント濃度が低くなるように形成される。例えば、ｉ型非晶質層１２ｉは、ｎ型又はｐ型のドーパントの濃度が５×１０18／ｃｍ3以下となるように形成することが好適である。
　ｉ型非晶質層１２ｉは、光の吸収をできるだけ抑えられるように薄くし、一方で基板１０の受光面１０ａが十分にパッシベーションされる程度に厚くすることが好適である。例えば、１ｎｍ以上５０ｎｍ以下とすることが好適である。
　ｎ型非晶質層１２ｎは、ｎ型の導電型のドーパントを含む非晶質半導体からなる層である。例えば、ｎ型非晶質層１２ｎは、水素を含有するアモルファスシリコンから形成される。ｎ型非晶質層１２ｎは、ｉ型非晶質層１２ｉよりも膜中のドーパント濃度が高くされる。例えば、ｎ型非晶質層１２ｎは、ｎ型のドーパントの濃度を１×１０21／ｃｍ3以上とすることが好適である。ｎ型非晶質層１２ｎの厚みは、光の吸収をできるだけ抑えられるように薄くし、一方で太陽電池１００の受光面付近で発生した少数キャリアを第１電極層２２の方向に押し戻せる程度に厚くすることが好適である。例えば、２ｎｍ以上５０ｎｍ以下とすることが好適である。
　ｉ型非晶質層１２ｉ及びｎ型非晶質層１２ｎは、プラズマ化学気相成長法（ＰＥＣＶＤ）等のＣＶＤ法によって形成することができる。
　ステップＳ１６では、ｎ型非晶質層１２ｎ上に保護層１４が形成される。保護層１４は、反射防止層としての機能と太陽電池１００の受光面の保護層としての機能を有することが好ましい。保護層１４は、導電性であってもよいし、絶縁性であってもよい。保護層１４は、これに限定されるものではないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素等の透明絶縁材料や酸化錫、酸化インジウム等の透明導電材料とすることができる。保護層１４の厚みは、その材料の屈折率等に応じて、付与しようとする反射防止特性となるように適宜設定することが好適である。保護層１４の厚みは、例えば、８０ｎｍ以上１μｍ以下とすることが好適である。
　保護層１４は、適用する原料を含むターゲットを用いたスパッタリング法等のＰＶＤ法や適用する原料の元素を含むガスを用いた化学気相成長法（ＣＶＤ）等の方法を用いて形成することができる。
　なお、保護層１４は、以下の工程においてエッチングされない材料及び組成とすることが好適である。もし、以下の工程においてエッチングされた場合には、ｎ型非晶質層１２ｎ上に保護層１４を再度形成してもよい。
　ステップＳ１８では、ｎ型非晶質層１６ｎ上に絶縁層２０が形成される。絶縁層２０は、ｉ型非晶質層１６ｉ及びｎ型非晶質層１６ｎと後述するｉ型非晶質層１８ｉ及びｐ型非晶質層１８ｐとの間の電気的な絶縁を維持するために設けられる。絶縁層２０は、透明であってもよいし、非透明であってもよい。絶縁層２０は、例えば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素等の絶縁材料とすることができる。絶縁層２０は、特に窒化ケイ素は化学的に安定であるので窒化ケイ素で構成されていることが好適である。また、絶縁層２０は、以下のエッチング処理において保護層１４等に対して速いエッチング速度を持たせるために水素を含んでいることが好適である。絶縁層２０の厚みは、例えば、３０ｎｍ以上１μｍ以下とすることが好適である。
　絶縁層２０は、適用する原料を含むターゲットを用いたスパッタリング法等のＰＶＤ法や適用する原料の元素を含むガスを用いた化学気相成長法（ＣＶＤ）等の方法を用いて形成することができる。
　ステップＳ２０では、絶縁層２０がエッチングされる。具体的には、絶縁層２０のうち、後述するｉ型非晶質層１８ｉ及びｐ型非晶質層１８ｐが形成される領域上の部分を除去するようにエッチングを行う。例えば、スクリーン印刷法やインクジェット法等の方法により絶縁層２０を残す領域上にレジストＲ１を塗布し、絶縁層２０を除去する領域が露出するようにし、レジストＲ１が塗布されていない領域の絶縁層２０をエッチングする。エッチングは、例えばエッチング液を用いたウェットエッチングにより行うことができる。絶縁層２０が酸化ケイ素、窒化ケイ素又は酸窒化ケイ素からなる場合には、エッチング液として例えばフッ化水素酸水溶液（ＨＦ水溶液）を用いることができる。その後、レジストＲ１を除去する。ただし、エッチングの方法は上記に限定されるものではない。
　ステップＳ２２では、ｉ型非晶質層１６ｉ及びｎ型非晶質層１６ｎがエッチングされる。具体的には、ｉ型非晶質層１６ｉ及びｎ型非晶質層１６ｎのうち、後述するｉ型非晶質層１８ｉ及びｐ型非晶質層１８ｐが形成される領域上の部分を除去するようにエッチングを行う。
　絶縁層２０をマスクとして、絶縁層２０から露出しているｉ型非晶質層１６ｉ及びｎ型非晶質層１６ｎをエッチングする。エッチングは、例えばエッチング液を用いたウェットエッチングにより行うことができる。エッチング液は、例えば、水酸化ナトリウム（ＮａＯＨ）を含む水溶液を用いることができる。これにより、基板１０の裏面１０ｂのうち、絶縁層２０で覆われていない領域を露出させる。ただし、エッチングの方法は上記に限定されるものではない。
　ステップＳ２４では、基板１０の裏面１０ｂ側にｉ型非晶質層１８ｉ及びｐ型非晶質層１８ｐが形成される。ｉ型非晶質層１８ｉは、基板１０の裏面１０ｂの少なくとも一部を覆うパッシベーション層の一部を構成する。
　ｉ型非晶質層１８ｉは、真性な非晶質半導体からなる層である。例えば、ｉ型非晶質層１８ｉは、水素を含有するアモルファスシリコンから形成される。ｉ型非晶質層１８ｉは、ｎ型非晶質層１２ｎ，１６ｎ及びｐ型非晶質層１８ｐよりも膜中のドーパント濃度が低くなるように形成される。例えば、ｉ型非晶質層１８ｉは、ｎ型又はｐ型のドーパントの濃度が５×１０18／ｃｍ3以下となるように形成することが好適である。
　ｉ型非晶質層１８ｉの厚みは、光の吸収をできるだけ抑えられるように薄くし、一方で基板１０の裏面１０ｂが十分にパッシベーションされる程度に厚くすることが好適である。例えば、１ｎｍ（←要確認）以上２５ｎｍ以下とすることが好適である。
　ｐ型非晶質層１８ｐは、ｐ型の導電型のドーパントを含む非晶質半導体からなる層である。例えば、ｐ型非晶質層１８ｐは、水素を含有するアモルファスシリコンから形成される。ｐ型非晶質層１８ｐは、ｉ型非晶質層１８ｉよりも膜中のドーパント濃度が高くされる。例えば、ｐ型非晶質層１８ｐは、ｐ型のドーパントの濃度を１×１０21／ｃｍ3以上とすることが好適である。ｐ型非晶質層１８ｐの厚みは、光の吸収をできるだけ抑えられるように薄くし、一方で太陽電池１００の開放電圧が十分に高くなるような程度に厚くすることが好適である。例えば、２ｎｍ以上５０ｎｍ以下とすることが好適である。
　ｉ型非晶質層１８ｉ及びｐ型非晶質層１８ｐは、プラズマ化学気相成長法（ＰＥＣＶＤ）等のＣＶＤ法によって形成することができる。
　ステップＳ２６では、絶縁層２０上を覆うｉ型非晶質層１８ｉ及びｐ型非晶質層１８ｐの一部を除去する。
　例えば、スクリーン印刷法やインクジェット法によりｉ型非晶質層１８ｉ及びｐ型非晶質層１８ｐを残す領域上にレジストＲ２を塗布し、ｉ型非晶質層１８ｉ及びｐ型非晶質層１８ｐを除去する領域が露出するようにし、レジストＲ２をマスクとしてｉ型非晶質層１８ｉ及びｐ型非晶質層１８ｐをエッチングする。エッチングは、例えばエッチング液を用いたウェットエッチングにより行うことができる。エッチング液には、アルカリ性のエッチング液を用いることができる。例えば、水酸化ナトリウム（ＮａＯＨ）を含む水溶液を用いることができる。その後、レジストＲ２を除去する。
　また、ペースト状のエッチングペーストや粘度が調整されたエッチングインクをｉ型非晶質層１８ｉ及びｐ型非晶質層１８ｐを除去する領域上に塗布して、ｉ型非晶質層１８ｉ及びｐ型非晶質層１８ｐをエッチングしてもよい。エッチングペーストやエッチングインクは、スクリーン印刷法やインクジェット法で所定のパターンに塗布することができる。ただし、エッチングの方法は上記に限定されるものではない。
　ステップＳ２８では、絶縁層２０がエッチングされる。具体的には、ステップＳ２６において一部が除去されたｉ型非晶質層１８ｉ及びｐ型非晶質層１８ｐをマスクとして、エッチング剤を用いて絶縁層２０の露出部をエッチングより除去する。ここでは、絶縁層２０に対するエッチング速度がｐ型非晶質層１８ｐに対するエッチング速度よりも大きなエッチング剤を使用する。例えば、エッチング剤には、フッ化水素酸水溶液（ＨＦ）等を用いることができる。これにより、ｉ型非晶質層１８ｉ及びｐ型非晶質層１８ｐから露出している絶縁層２０のみが選択的にエッチングされ、その領域においてｎ型非晶質層１６ｎが露出される。ただし、エッチングの方法は上記に限定されるものではない。
　ステップＳ３０では、ｎ型非晶質層１６ｎ及びｐ型非晶質層１８ｐ上に第１電極層２２が形成される。第１電極層２２は、後述する第２電極層２４を形成するためのシード層となる。第１電極層２２は、導電性層であればよく、これに限定されるものではないが、透明導電層２２ａと金属を含む導電層２２ｂとの積層構造とすることが好適である。透明導電層２２ａは、酸化インジウムや酸化錫、酸化チタンあるいは酸化亜鉛等の透光性導電酸化物とすることができる。導電層２２ｂは、銅（Ｃｕ）等の金属や合金とすることができる。透明導電層２２ａ及び導電層２２ｂは、プラズマ化学気相成長法（ＰＥＣＶＤ）のＣＶＤ法やスパッタリング法或いは蒸着法等のＰＶＤ法等の薄膜形成方法により形成することができる。透明導電層２２ａの厚みは、これに限定されるものではないが、０．０５μｍ以上０．５μｍ以下とすることが好適である。また、導電層２２ｂの厚みは、これに限定されるものではないが、０．１μｍ以上１μｍ以下とすることが好適である。
　ステップＳ３２では、第１電極層２２をパターニングする。第１電極層２２が形成された領域のうち、絶縁層２０上に形成された領域の一部を除去して、ｎ型非晶質層１６ｎに電気的に接続された第１電極層２２とｐ型非晶質層１８ｐに電気的に接続された第１電極層２２とに分断すると共に、図１及び図３に示すように、分断された第１電極層２２に欠損部４０が形成されるようにパターニングを行う。ｎ型非晶質層１６ｎに電気的に接続された第１電極層２２は、フィンガー部２４ｎ及びバスバー部２６ｎに対応する。また、ｐ型非晶質層１８ｐに電気的に接続された第１電極層２２は、フィンガー部２４ｐ及びバスバー部２６ｐに対応する。
　なお、図３では、フィンガー部２４ｎとなる第１電極層２２に欠損部４０を形成した構成のみを示しているが、フィンガー部２４ｐ，バスバー部２６ｎ，バスバー部２６ｐにおいても同様に欠損部４０を形成することができる。
　第１電極層２２のパターニングは、レジストＲ３を用いたリソグラフィ等のパターニング技術により行うことができる。パターニングには、塩化第二鉄（Ｆｅ2Ｏ3）と塩酸（ＨＣｌ）を用いたエッチングを適用することができる。第１電極層２２の分断後、レジストＲ３は除去する。ただし、パターニングの方法は上記に限定されるものではない。
　ステップＳ３４では、第１電極層２２が残された領域上に第２電極層２４が形成される。第２電極層２４は、電解めっき法により金属層を形成することにより形成することができる。第２電極層２４は、導電層であればよく、銅（Ｃｕ）からなる電極層２４ａと錫（Ｓｎ）からなる電極層２４ｂとの積層構造とすることが好適である。第２電極層２４は、これに限定されるものでなく、金、銀等の他の金属、他の導電性材料、又はそれらの組み合わせとしてもよい。第１電極層２２に電位を印加しつつ電解メッキ法で適用することにより、第１電極層２２が残された領域上のみに選択的に第２電極層２４が形成される。第２電極層２４の厚みは、これに限定されるものではないが、１０μｍ以上１００μｍ以下とすることが好適である。
　なお、本実施の形態では、第１電極層２２をパターンニングした後、電解めっき法により第２電極層２４を形成したが、これに限定されるものではない。第１電極層２２をパターニング後、欠損部４０となる領域がめっき層で覆われないように絶縁性のレジストで被い、電解めっき法により第２電極層２４を形成してもよい。また、第１電極層２２及び第２電極層２４を形成後、リソグラフィ技術等を適用してエッチング処理を施して欠損部４０を形成してもよい。
　上記工程により、ｎ型非晶質層１６ｎに電気的に接続されたフィンガー部２４ｎ及びバスバー部２６ｎとｐ型非晶質層１８ｐに電気的に接続されたフィンガー部２４ｐ及びバスバー部２６ｐが形成される。すなわち、フィンガー部２４ｎ，２４ｐは、ｙ方向に延び、互いに櫛状に組み合わされるように構成される。また、バスバー部２６ｎは複数のフィンガー部２４ｎを互いに接続し、バスバー部２６ｐは複数のフィンガー部２４ｐを互いに接続する。また、第１電極層２２が除去された領域に、電解めっき法における回り込みはあるが、第２電極層２４が形成されない領域に欠損部４０が形成される。
　以上のように、本実施の形態における太陽電池１００を形成することができる。ここで、本実施の形態では、フィンガー部２４ｎ，２４ｐ及びバスバー部２６ｎ，２６ｐに欠損部４０が設けられる。欠損部４０は、集電極であるフィンガー部２４ｎ，２４ｐ及びバスバー部２６ｎ，２６ｐの短手方向に沿った幅を狭めた幅狭領域を形成する。欠損部４０を設けることにより、太陽電池１００の製造過程や使用中において第２電極層２４、第１電極層２２、ｎ型非晶質層１６ｎ及びｐ型非晶質層１８ｐの各層間に掛る熱応力の影響が緩和される。これによって、フィンガー部２４ｎ，２４ｐ及びバスバー部２６ｎ，２６ｐを構成する各層の剥離や太陽電池１００の反りを抑制することができ、太陽電池１００の信頼性を高めることができる。
　また、図３に示すように、電解めっき法における回り込みによって第１電極層２２の側端部にも第２電極層２４が形成される。ここで、第１電極層２２の除去領域の幅Ｗを調整することによって、図３に示すように隣り合う第２電極層２４同士が接触しない構造とすることもできるし、図９に示すように隣り合う第２電極層２４同士が接触する構造とすることもできる。なお、第１電極層２２の除去領域の幅Ｗは３０μｍ以上２００μｍ以下とすることが好適である。
　例えば、第１電極層２２の除去領域の幅Ｗをめっき層である第２電極層２４の厚みＤの２倍以上とすることによって、図３に示すように、隣り合う第２電極層２４同士が接触しない構造とすることができる。このような構造とすることによって、第２電極層２４間の隙間を十分に確保することができ、加熱・冷却による第２電極層２４の伸縮による影響を十分かつ確実に緩和させることができる。
　一方、第１電極層２２の除去領域の幅Ｗをめっき層である第２電極層２４の膜厚Ｄの２倍未満とすることによって、図９に示すように、隣り合う第２電極層２４同士の一部が接触する構造とすることができる。このような構造とすることによって、フィンガー部２４ｎ，２４ｐ及びバスバー部２６ｎ，２６ｐの平面方向の抵抗を従来並に維持することができる。一方、第１電極層２２と第２電極層２４の境界近傍ではめっき時における第２電極層２４の回り込みが少なく、厚み方向の少なくとも一部に欠損部４０となる空隙が形成される。この欠損部４０により、加熱・冷却による第１電極層２２や第２電極層２４の各層間の剥離を抑制することができる。特に、透明導電層２２ａと導電層２２ｂとの界面において剥離が生じ易いが、第１電極層２２と第２電極層２４の境界近傍に欠損部４０の空隙が形成されるので、導電性を犠牲にすることなく剥離を効果的に抑制することができる。
　ここで、第１電極層２２を金属層からなる金属導電層２２ｂと透明導電層２２ａとの積層構造とした場合、金属導電層２２ｂ及び第２電極層２４は透明導電層２２ａよりも電気抵抗率が低い一方、熱膨張率が大きい。そこで、少なくとも熱膨張率が大きい金属導電層２２ｂ及び第２電極層２４の一部に欠損部４０が形成されていることが好適である。このように、熱膨張率がより大きい層に欠損部４０が形成されることによって、加熱・冷却による金属導電層２２ｂ及び第２電極層２４の伸縮をより効果的に緩和させることができる。
　また、欠損部４０の形状は矩形に限定されるものではなく、円形、楕円形、多角形等の任意の形状としてよい。例えば、図１０の拡大平面図に示すように、フィンガー部２４ｎ，２４ｐ及びバスバー部２６ｎ，２６ｐの短手方向Ｓの幅よりも狭い直径を有する円形の欠損部４０としてもよい。ここで、欠損部４０の直径（フィンガー部２４ｎ，２４ｐ及びバスバー部２６ｎ，２６ｐの短手方向Ｓの幅）をそれが設けられたフィンガー部２４ｎ，２４ｐ及びバスバー部２６ｎ，２６ｐの短手方向Ｓの幅の１／２未満とすることによって、配線の抵抗を大きく減少させることなく、剥離を効果的に抑制することができる。
　さらに、欠損部４０は、フィンガー部２４ｎ，２４ｐ及びバスバー部２６ｎ，２６ｐの長手方向Ｌに沿って周期的に設けてもよい。例えば、図１１の拡大平面図に示すように、フィンガー部２４ｎ，２４ｐ及びバスバー部２６ｎ，２６ｐの長手方向Ｌに沿って交互に周期的に欠損部４０を設ける。このように、長手方向Ｌに沿って周期的に欠損部４０を設けることによって、それぞれの欠損部４０において熱応力を均等に緩和することが可能となり、フィンガー部２４ｎ，２４ｐ及びバスバー部２６ｎ，２６ｐ等の集電極の剥離をより効果的に抑制することができる。
　一方、欠損部４０は、フィンガー部２４ｎ，２４ｐ及びバスバー部２６ｎ，２６ｐの長手方向Ｌに沿ってランダムに設けてもよい。例えば、図１０に示すように、フィンガー部２４ｎ，２４ｐ及びバスバー部２６ｎ，２６ｐの長手方向Ｌに沿って欠損部４０をランダムに設けることによって、熱応力による太陽電池１００の局所的な反りを平準化することができる。
　また、フィンガー部２４ｎ，２４ｐ及びバスバー部２６ｎ，２６ｐの各々において、長手方向Ｌの全長に亘ってみると短手方向Ｓのすべての箇所に欠損部４０が設けられていることが好適である。例えば、図１１の拡大断面図に示すように、フィンガー部２４ｎ，２４ｐ及びバスバー部２６ｎ，２６ｐの各々に設けられた欠損部４０の短手方向Ｓに沿った幅を、それが設けられたフィンガー部２４ｎ，２４ｐ及びバスバー部２６ｎ，２６ｐの短手方向の幅の１／２以上とすることによって、長手方向Ｌの全長のいずれかの位置において短手方向Ｓのすべての位置に欠損部４０が形成されることになる。このような構成とすることによって、フィンガー部２４ｎ，２４ｐ及びバスバー部２６ｎ，２６ｐの短手方向Ｓのいずれの箇所においても長手方向Ｌの伸縮を効果的に緩和することができる。
　また、図１２の拡大断面図に示すように、ｎ型非晶質層１６ｎやｐ型非晶質層１８ｐの代わりに、表面近傍に拡散層であるドープ層４４ａを設けた半導体基板４４上に導電層４２からなるフィンガー部やバスバー部を設けた拡散型の太陽電池にも欠損部４０を同様に適用することができる。例えば、導電層４２を形成した後、リソグラフィ技術等を適用してエッチング処理を施して導電層４２に欠損部４０を形成することができる。ここで、導電層４２は、多層構造としてもよく、例えば、アルミニウム（Ａｌ）、タングステン系金属（ＴｉＷ等）、銅（Ｃｕ）のスパッタ層と銅（Ｃｕ）のめっき層の導電層４２ａ～４２ｄを積層した構造とすることができる。
　１０　基板、１０ａ　受光面、１０ｂ　裏面、１２ｉ　ｉ型非晶質層、１２ｎ　ｎ型非晶質層、１４　保護層、１６ｉ　ｉ型非晶質層、１６ｎ　ｎ型非晶質層、１８ｉ　ｉ型非晶質層、１８ｐ　ｐ型非晶質層、２０　絶縁層、２２　第１電極層、２２ａ　透明導電膜、２２ｂ　導電層、２４　第２電極層、２４ａ　電極層、２４ｂ　電極層、２４ｎ　フィンガー部、２４ｐ　フィンガー部、２６ｎ　バスバー部、２６ｐ　バスバー部、４０　欠損部、４２ａ～４２ｄ　導電層、４４　半導体基板、４４ａ　ドープ層、１００　太陽電池。

Claims (8)

  1. 　裏面電極型の太陽電池であって、
    　集電極の厚み方向において、欠損部によって前記集電極の短手方向に沿った幅が狭められた幅狭領域を有する、太陽電池。
  2. 　請求項１に記載の太陽電池であって、
    　前記集電極は、金属層を含み、
    　前記欠損部は、前記金属層に設けられている、太陽電池。
  3. 　請求項１又は２に記載の太陽電池であって、
    　前記集電極は、第１導電層と、前記第１導電層より電気抵抗率が小さく、かつ熱膨張率が大きい第２導電層と、を含み、
    　前記欠損部は、前記第２導電層に設けられている、太陽電池。
  4. 　請求項１～３のいずれか１項に記載の太陽電池であって、
    　前記幅狭領域は、前記集電極の長手方向に沿って周期的に設けられている、太陽電池。
  5. 　請求項１～３のいずれか１項に記載の太陽電池であって、
    　前記幅狭領域は、前記集電極の長手方向に沿ってランダムに設けられている、太陽電池。
  6. 　請求項１～５のいずれか１項に記載の太陽電池であって、
    　前記欠損部は、前記集電極の長手方向に沿った辺に到達するように形成されている、太陽電池。
  7. 　請求項１～５のいずれか１項に記載の太陽電池であって、
    　前記欠損部の前記集電極の短手方向に沿った幅は、前記集電極の短手方向の幅の１／２未満である、太陽電池。
  8. 　請求項１～７のいずれか１項に記載の太陽電池であって、
    　前記欠損部は、前記集電極の長手方向の全長に亘ってみると短手方向のいずれの箇所にも設けられている、太陽電池。
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