WO2013046353A1 - パイプラインａ／ｄコンバータ - Google Patents

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WO2013046353A1
WO2013046353A1 PCT/JP2011/072165 JP2011072165W WO2013046353A1 WO 2013046353 A1 WO2013046353 A1 WO 2013046353A1 JP 2011072165 W JP2011072165 W JP 2011072165W WO 2013046353 A1 WO2013046353 A1 WO 2013046353A1
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WO
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calibration
stage
unit
pipeline
stages
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PCT/JP2011/072165
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English (en)
French (fr)
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森本　康夫
陽史 松本
Original Assignee
ルネサスエレクトロニクス株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H03M1/1033—Calibration over the full range of the converter, e.g. for correcting differential non-linearity
    • H03M1/1057—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by trimming, i.e. by individually adjusting at least part of the quantisation value generators or stages to their nominal values
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
    • H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
    • H03M1/167—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters

Definitions

  • the present invention relates to a pipeline A / D converter, and more particularly to a pipeline A / D converter having a calibration function.
  • Pipeline A / D converter is a circuit that converts an analog signal into a digital signal in a plurality of stages.
  • a pipeline A / D converter disclosed in Patent Document 1 includes a stage for A / D converting an analog input signal to output converted data and a residual signal, and delaying the converted data. Timing adjustment circuit to be applied, DAC error correction circuit for correcting an error in the output voltage of the D / A conversion in the stage, gain error correction circuit for correcting the gain error of the amplifier in the stage, and digital output from the gain error correction circuit
  • An error correction data generation circuit that calculates an error of the output voltage and gain error of the D / A conversion based on the output signal and supplies the error to the DAC error correction circuit and the gain error correction circuit, and calibration that supplies the DAC control signal to the stage Control circuit.
  • Foreground calibration there are two types of calibration: foreground calibration and background calibration.
  • Foreground calibration a dedicated calibration period in which A / D conversion is not performed is provided, and an error factor of A / D conversion is measured during the period to obtain a correction amount.
  • Foreground calibration is widely used because the structure for executing calibration is simple and power consumption is small.
  • the foreground calibration has a problem that it cannot follow fluctuation factors such as temperature fluctuation during operation. That is, even if calibration is performed at startup and the correction amount is obtained, if the temperature fluctuates over time, the correction amount obtained at startup may not be corrected correctly.
  • an object of the present invention is to provide a pipeline A / D converter system capable of executing foreground calibration that can follow fluctuation factors such as temperature fluctuation during operation.
  • a pipeline A / D converter system is a system for converting an analog signal into a digital signal, and includes a pipeline A / D converter including a plurality of stages connected in series, and two or more pipeline A / D converters.
  • a calibration unit that performs foreground calibration on the stage, and the calibration unit performs foreground calibration of one or more stages in one or more idle periods other than the rising period.
  • FIG. 1 is a configuration diagram of a pipeline A / D converter system according to the first embodiment.
  • the pipeline A / D converter system includes a pipeline ADC 50, a system control unit 1, a pipeline ADC (Analog-to-Digital Converter) 50, and a calibration unit 30.
  • the system control unit 1 controls the pipeline ADC 50 and the calibration unit 30.
  • Pipeline ADC50 converts an analog signal into a digital signal.
  • the pipeline ADC 50 includes a plurality of stages 1 to 8 connected in cascade and an error correction circuit 51.
  • Each stage is provided with SADC2 and MDAC3. Between the stages, analog results calculated at each stage are transmitted.
  • Each stage has a digital output and is connected to an error correction circuit 51.
  • the output of the error correction circuit 51 is a digital output of the pipeline ADC 50.
  • stage 8 which is the final stage, have one system for analog input, one system for analog output, and one system for digital output.
  • each stage is composed of SADC (Sub Analog-to-Digital Converter) 2 and MDAC (Multiplying Digital-to-Analog Converter) 3, and as described above, between stages and errors
  • the correction circuit 51 is connected.
  • the input signal is roughly quantized by the SADC 2 and the result is digitally output.
  • the MDAC has an analog amount corresponding to the output digital value, which is D / A converted by the DAC function, subtracted from the input value, and then amplified to a constant magnification by the amplification function (example in FIG. 1) Will be doubled).
  • the final stage has only the SADC 2 because there is no stage in the next stage. Unlike the other stages, there are many cases where somewhat fine quantization is performed.
  • the calibration unit 30 performs calibration of each stage. When executing calibration of a plurality of stages, the calibration unit 30 sequentially performs calibration from the stage farther from the stage 1. For example, when performing calibration of stages 1 to 4, the calibration unit 30 performs calibration in the order of stage 4, stage 3, stage 2, and stage 1.
  • FIG. 2 is a diagram showing the configuration of SADC.
  • SADC 2 includes a reference voltage generation unit 4, comparison units 7 a, 7 b, 7 c and 7 d, MDAC decoders 6 a and 6 b, and an encoder 5.
  • the reference voltage generator 4 generates reference voltages Vref4, Vref3, Vref2, and Vref1.
  • the comparison unit 7a compares the reference voltage Vref4 with the input voltage Vin and outputs the comparison result to the MDAC decoder 6a and the encoder 5.
  • the comparison unit 7b compares the reference voltage Vref3 and the input voltage Vin, and outputs the comparison result to the MDAC decoder 6a and the encoder 5.
  • the comparison unit 7c compares the reference voltage Vref2 and the input voltage Vin, and outputs the comparison result to the MDAC decoder 6b and the encoder 5.
  • the comparison unit 7d compares the reference voltage Vref1 with the input voltage Vin, and outputs the comparison result to the MDAC decoder 6b and the encoder 5.
  • Vref4, Vref3, Vref2, and Vref1 are, for example, 3/8 Vref, 1/8 Vref, -1/8 Vref, and -3/8 Vref.
  • the input voltage Vin described above is the output voltage of the MDAC 3 of the previous stage when the SADC 2 is the SADC 2 of the stage 2 to the stage 8, and is input to the pipeline ADC 50 when the SADC 2 is the SADC 2 of the stage 1.
  • Four signals from the four comparison units 7a, 7b, 7c, and 7d are converted into a 3-bit encoded digital signal of 0 to 4 by the encoder 5. That is, it is converted to 4 when Vref4 ⁇ Vin (the output of the comparator 7a is at the H level).
  • the encoder 5 outputs 3 when Vref3 ⁇ Vin ⁇ Vref4 (the output of the comparator 7a is L level and the output of the comparator 7b is H level).
  • the encoder 5 outputs 2 when Vref2 ⁇ Vin ⁇ Vref3 (the output of the comparator 7b is L level and the output of the comparator 7c is H level).
  • the encoder 5 outputs 1 when Vref1 ⁇ Vin ⁇ Vref2 (the output of the comparator 7c is L level and the output of the comparator 7d is H level).
  • the encoder 5 outputs 0 when Vref1> Vin (the output of the comparator 7d is at L level).
  • FIG. 3 is a diagram showing the configuration of MDAC.
  • MDAC 3 includes switches 213 to 216, switches 203 to 208, switches 201 and 202, switches 209, 211, 212, 231, 232, capacitors Ci1, Ci2, Cf1, Cf2, and an amplifier. 200.
  • the switch 213 switches connection / disconnection between the capacitor Ci1 and the voltage VRM in accordance with the switch signal SW3a.
  • the switch 214 switches connection / disconnection between the capacitor Ci1 and the voltage VRT according to the switch signal SW3b.
  • the switch 215 switches connection / disconnection between the capacitor Ci2 and the voltage VRM in accordance with the switch signal SW3c.
  • the switch 216 switches connection / disconnection between the capacitor Ci2 and the voltage VRT according to the switch signal SW3d.
  • the switch 203 switches connection / disconnection between the capacitor Ci1 and the first voltage (+ Vref) according to the switch signal SW2a.
  • the switch 204 switches connection / disconnection between the capacitor Ci1 and the second voltage (0 V) according to the switch signal SW2b.
  • the switch 205 switches connection / disconnection between the capacitor Ci1 and the third voltage ( ⁇ Vref) according to the switch signal SW2c.
  • the switch 206 switches connection / disconnection between the capacitor Ci2 and the first voltage (+ Vref) according to the switch signal SW2d.
  • the switch 207 switches connection / disconnection between the capacitor Ci2 and the second voltage (0 V) in accordance with the switch signal SW2e.
  • the switch 208 switches connection / disconnection between the capacitor Ci2 and the third voltage ( ⁇ Vref) according to the switch signal SW2f.
  • the switch 201 switches connection / disconnection between the capacitor Ci2 and the input voltage Vin in accordance with the switch signal SW1c.
  • the switch 202 switches connection / disconnection between the capacitor Ci1 and the input voltage Vin according to the switch signal SW1b.
  • the first input terminal P1 of the amplifier 200 is connected to the capacitor Ci1 and the capacitor Ci2.
  • the first input terminal P1 of the amplifier 200 is connected to the capacitors Cf1 and Cf2.
  • the switch 209 switches connection / disconnection between the first input terminal P1 and the second input terminal P2 of the amplifier 200 in accordance with the switch signal SW1d.
  • the switch 211 switches connection / disconnection between the node ND and the input voltage Vin in accordance with the switch signal SW1a.
  • the switch 212 switches connection / disconnection between the node ND and the output of the amplifier 200 according to the switch signal SW2.
  • the switch 231 switches between connecting the capacitor Cf2 and the voltage VRM or connecting the capacitor Cf2 and the node ND in accordance with the switch signal SW4a.
  • the switch 232 switches between connecting the capacitor Cf1 and the voltage VRM or connecting the capacitor Cf1 and the node ND in accordance with the switch signal SW4b.
  • the calibration unit 30 performs calibration for the capacitors Ci1 and Ci2 of the first to fourth stages.
  • the calibration unit 30 includes a measurement unit 52, a stage 1 memory 58, a stage 2 memory 63, a stage 3 memory 68, a stage 4 memory 73, and a correction unit 31.
  • the measuring unit 52 includes an averaging unit 53, a register A, a register B, and a subtracting unit 57.
  • the averaging unit 53 includes a counter 54.
  • the averaging unit 53 measures the output of the correction unit 31 about 500 times and calculates an average value for calibration for each capacity of each stage.
  • the counter 54 counts the number of measurements up to the present out of a total of about 500 measurements.
  • the averaging unit 53 outputs the latest output of the correction unit 31 when the capacitor to be calibrated (Ci1 or Ci2) is charged with the voltage VRM, and the past correction unit 31 in the register A. Based on the average value of the output, the average value of the output of the correction unit 31 is updated and stored in the register A. For example, the average value MA of the measured values a1, a2,..., An-1 from the first to (n-1) th time is stored in the register A, and the current counter is n and measured. When the value is an, the averaging unit 53 calculates ⁇ (n ⁇ 1) ⁇ MA + an ⁇ / n and updates the stored value of the register A.
  • the averaging unit 53 averages the latest output of the correction unit 31 when the capacitor to be calibrated (Ci1 or Ci2) is charged with the voltage VRT and the output of the past correction unit 31 in the register B.
  • the average value of the output of the correction unit 31 is updated based on the value and stored in the register B. For example, the average value MB of the measured values b1, b2,..., Bn ⁇ 1 from the first to (n ⁇ 1) th time is stored in the register B, and the current counter is n and measured.
  • the averaging unit 53 calculates ⁇ (n ⁇ 1) ⁇ MB + bn ⁇ / n and updates the stored value of the register B.
  • the register A stores an average value of the output of the correction unit 31 when the capacity to be calibrated (Ci1 or Ci2) is charged with the voltage VRM.
  • the register B stores an average value of the output of the correction unit 31 when the capacity to be calibrated (Ci1 or Ci2) is charged with the voltage VRT.
  • the subtracting unit 57 subtracts the data in the register B from the data in the register A.
  • the stage 1 memory 58 stores the correction amount of the stage 1.
  • the stage 1 memory 58 includes a Ci1 write memory 59, a Ci1 read memory 60, a Ci2 write memory 61, and a Ci2 read memory 62.
  • the stage 2 memory 63 stores the correction amount of the stage 2.
  • the stage 2 memory 63 includes a Ci1 write memory 64, a Ci1 read memory 65, a Ci2 write memory 66, and a Ci2 read memory 66.
  • the stage 3 memory 68 stores the correction amount of the stage 3.
  • the stage 3 memory 68 includes a Ci1 write memory 69, a Ci1 read memory 70, a Ci2 write memory 71, and a Ci2 read memory 72.
  • the stage 4 memory 73 stores the correction amount of the stage 4.
  • the stage 4 memory 73 includes a Ci1 write memory 74, a Ci1 read memory 75, a Ci2 write memory 76, and a Ci2 read memory 76.
  • the Ci1 write memory 59, 64, 69, 74 stores the correction amount obtained by executing the calibration for the capacitor Ci1.
  • the correction amounts in the Ci1 write memories 59, 64, 69, and 74 are obtained in order to obtain the correction amounts in the next calibration and normal operation after the calibration of the stage 1 is completed.
  • the correction amounts of the Ci1 read memories 60, 65, 70, and 75 are output to the correction unit 31 and used during calibration and normal operation.
  • the Ci2 write memories 61, 66, 71, and 76 store the correction amount obtained by executing the calibration for the capacitor Ci2.
  • the correction amounts in the Ci2 write memories 61, 66, 71, and 76 are obtained in order to obtain correction amounts in the next calibration and normal operation after the calibration of the stage 1 is completed.
  • the correction amounts of the Ci2 read memories 62, 67, 72, 77 are output to the correction unit 31 and used during calibration and normal operation.
  • Cin write memory and Cin read memory are provided.
  • the Cin write memory and the Cin read memory are connected in series, but the two memories are connected in parallel, one for writing and the other for reading. It may be configured to be used interchangeably.
  • the correction unit 31 includes selection units 78, 80, 82, 84, validation units 79, 81, 83, 85, and an addition unit 86.
  • the selection unit 78 selects and outputs the value stored in the read memory 60 for Ci1, and the calibration for the capacitance Ci2 of the stage 4 Is executed, the value stored in the Ci2 read memory 62 is selected and output.
  • the selection unit 78 When the calibration of another stage is being performed, and during normal operation, the selection unit 78 performs the Ci1 read memory 60 and Ci2 according to the 4-bit digital value output from the encoder 5 of the SADC2 to the error correction circuit 51. A value stored in one of the read memory 62 is selected or both are selectively added and output.
  • the Ci1 read memory 60 is selected and a value twice the stored value is output.
  • the 3-bit digital value output from the encoder 5 of the SADC 3 is “3”
  • the Ci1 read memory 60 is selected and the stored value is output.
  • the 3-bit digital value “2” output from the encoder 5 of the SADC 3 is selected, neither the Ci1 read memory 60 nor the Ci2 read memory 62 is selected and output.
  • the 3-bit digital value output from the encoder 5 of the SADC 3 is “1”
  • the Ci2 read memory 62 is selected and the stored value is output.
  • the 3-bit digital value output from the encoder 5 of the SADC 3 is “0”
  • the Ci2 read memory 62 is selected and a value twice the stored value is output.
  • the selection units 80, 82, and 84 are the same as the selection unit 78.
  • the enabling unit 79 outputs the output of the selecting unit 78 to the adding unit 86 when the enabling signal ef4 from the system control unit 1 is activated.
  • the enable signal ef4 is activated when calibration of the stages 1 to 4 is executed and during normal operation.
  • the validation unit 81 outputs the output of the selection unit 80 to the addition unit 86 when the validation signal ef3 from the system control unit 1 is activated.
  • the enabling signal ef3 is activated when calibration of stage 1 to stage 3 is executed and during normal operation.
  • the validation unit 83 outputs the output of the selection unit 82 to the addition unit 86 when the validation signal ef2 from the system control unit 1 is activated.
  • the enabling signal ef2 is activated when calibration of the stage 1 to stage 2 is executed and during normal operation.
  • the validation unit 85 outputs the output of the selection unit 84 to the addition unit 86 when the validation signal ef1 from the system control unit 1 is activated.
  • the enabling signal ef1 is activated when the calibration of the stage 1 is executed and during normal operation.
  • the adder 86 adds the 10-bit output value from the error correction circuit 51 of the pipeline ADC 50 and the outputs of the enabler 79, the enabler 81, the enabler 83, and the enabler 85.
  • step S101 initialization of data in the registers A and B, initialization of the counter 54, etc. are performed.
  • step S104 by turning off the switches 201, 202, 203 to 208, 209, 211, 212, 214, 216 and turning on the switches 213, 215 and connecting the switches 231, 232 to the voltage VRM, the capacitor Ci1, Capacitor Ci2, capacitor Cf1, and capacitor Cf2 are charged with voltage VRM (step S104).
  • Cf1 is connected to the amplifier 200 (step S105).
  • the correction unit 31 corrects the output of the pipeline ADC 50 (step S106).
  • the averaging unit 53 adds the latest output of the correction unit 31 and the accumulated value of the output of the past correction unit 31 in the register A, updates the accumulated value, and stores it in the register A (Ste S107).
  • step S109 If i is not 500 (NO in step S108), i is incremented (step S109), and the processing from step S104 is repeated.
  • step S111 by turning off the switches 201, 202, 203 to 208, 209, 211, 212, 214, 216 and turning on the switches 213, 215 and connecting the switches 231, 232 to the voltage VRM, the capacitor Ci1, The capacitor Ci2, the capacitor Cf1, and the capacitor Cf2 are charged with the voltage VRM (step S111).
  • the correction unit 31 corrects the output of the pipeline ADC 50 (step S113).
  • the averaging unit 53 adds the latest output of the correction unit 31 and the accumulated value of the output of the past correction unit 31 in the register B, updates the accumulated value, and stores it in the register B ( Step S114).
  • the subtraction unit 57 subtracts the average value in the register B from the average value in the register A (step S118).
  • the value of the Cin write memory of the stage memory is updated with the subtraction result of the subtraction unit 57 (step S119).
  • step S120 If n ⁇ 2 is not satisfied (NO in step S120), n is incremented (step S121), and the process returns to step S102.
  • step S120 If n ⁇ 2 (YES in step S120), the updated data in the Ci1 write memory and the Ci2 write memory are transferred to the Ci1 read memory and the Ci2 read memory, respectively (step S123).
  • FIG. 6 is a diagram for explaining the timing for executing calibration in the first embodiment.
  • Main applications using pipeline ADC are image / video system and communication system.
  • an image / video system there is an interval period in which signal processing is not performed for each line or each frame in one screen, and therefore A / D conversion is not performed.
  • a / D conversion is not performed at the time of transmission, which is an interval period.
  • calibration is executed using these interval periods.
  • the inventor of the present application examined which stage should be calibrated in each interval period in view of the fact that not so long time can be secured as the interval period.
  • the calibration timing signal is sent from the system control unit 1. That is, A / D conversion can be performed when the calibration timing signal from the system control unit 1 is negated to the “L” level.
  • the calibration can be executed when the calibration timing signal from the system control unit 1 is asserted to the “H” level.
  • the system control unit 1 asserts the calibration timing signal to the “H” level in the rising period at the time of turning on the power or returning from sleep or the interval period of A / D conversion.
  • the calibration unit 30 performs the foreground calibration of the stages 1 to 4 of the stages 1 to 8 during the rising period such as when the power is turned on or when returning from sleep. Foreground calibration of one or more stages is performed in one or more interval periods.
  • the calibration unit 30 performs calibration of the stages 1 to 4 during the rising period. Only the stage 1, which is an important stage, is executed during the A / D conversion interval.
  • the present embodiment inherits many of the advantages of the foreground calibration, and performs the foreground calibration of the stage 1 by using the interval period while performing the foreground calibration. It is possible to eliminate the non-trackability of fluctuation factors, which is a drawback.
  • the foreground calibration of stage 1 is executed using the interval period, but the present invention is not limited to this.
  • Calibration of stage 1 and stage 2 may be executed, calibration of stage 1, stage 2 and stage 3 may be executed, and calibration of stage 1, stage 2, stage 3 and stage 4 may be executed. May be executed.
  • the calibration unit 30 allocates execution of calibration of a plurality of stages to a plurality of interval periods when the time required for calibration of the plurality of stages exceeds one interval period.
  • FIG. 7 is a diagram for explaining the timing of executing calibration in the second embodiment.
  • the system control unit 1 activates the timing signal for a time during which the calibration of the stage 4 and the stage 3 can be executed.
  • the calibration unit 30 performs calibration of the stage 4. Thereafter, the calibration unit 30 performs calibration of the stage 3.
  • the system control unit 1 activates the timing signal for a time during which the stage 2 calibration can be executed.
  • the calibration unit 30 executes stage 2 calibration.
  • the system control unit 1 activates the timing signal only for a time during which the stage 1 calibration can be executed.
  • the calibration unit 30 performs calibration of the stage 1.
  • the system control unit 1 activates the timing signal for a time during which the calibration of the stage 4 and the stage 3 can be executed.
  • the calibration unit 30 performs calibration of the stage 4. Thereafter, the calibration unit 30 performs calibration of the stage 3.
  • the system control unit 1 manages the stage for executing calibration so as to be within the interval period.
  • the calibration unit 30 performs calibration of one or more stages in each interval period according to the order scheduled by the system control unit 1.
  • FIG. 8 is a diagram for explaining the timing for executing calibration in the third embodiment.
  • the system control unit 1 sends a signal CL4 specifying the calibration execution timing of the stage 4 to the calibration unit 30, and the calibration unit 30 Perform calibration. Thereafter, the system control unit 1 sends a signal CL3 for designating the execution timing of the stage 3 calibration to the calibration unit 30, and the calibration unit 30 executes the calibration of the stage 3.
  • the system control unit 1 sends a signal CL2 designating the execution timing of the calibration of the stage 2 to the calibration unit 30, and the calibration unit 30 executes the calibration of the stage 2.
  • the system control unit 1 sends a signal CL1 for designating the execution timing of the stage 1 calibration to the calibration unit 30, and the calibration unit 30 executes calibration of the stage 1.
  • the system control unit 1 sends a signal CL4 designating the execution timing of the calibration of the stage 4 to the calibration unit 30, and the calibration unit 30 executes the calibration of the stage 4. Thereafter, the system control unit 1 sends a signal CL3 for designating the execution timing of the stage 3 calibration to the calibration unit 30, and the calibration unit 30 executes the calibration of the stage 3.
  • the calibration unit 30 sequentially performs calibration of as many stages as possible during each interval period, and performs calibration for stages that have not been calibrated within each interval period.
  • the information of the intermediate result is discarded, and the calibration is re-executed from the beginning in the next interval period.
  • FIG. 9 is a diagram for explaining the timing for executing calibration in the fourth embodiment.
  • the calibration unit 30 performs calibration of the stage 4 and the stage 3 in accordance with the activation of the timing signal. After that, the calibration unit 30 stops the calibration of the stage 2 due to the inactivation of the timing signal during the execution of the calibration of the stage 2, and discards the information of the intermediate result.
  • the calibration unit 30 executes stage 2 calibration from the beginning in accordance with the activation of the timing signal. Thereafter, the calibration unit 30 stops the calibration of the stage 1 due to the inactivation of the timing signal during the execution of the calibration of the stage 1, and discards the information of the intermediate result.
  • the calibration unit 30 executes the calibration of the stage 1 from the beginning according to the activation of the timing signal. After that, the calibration unit 30 stops the calibration of the stage 4 due to the inactivation of the timing signal during the execution of the calibration of the stage 4, and discards the information of the intermediate result.
  • the calibration unit 30 executes the calibration of the stage 4 from the beginning according to the activation of the timing signal. Thereafter, the calibration unit 30 performs calibration of the stage 3. After that, the calibration unit 30 stops the calibration of the stage 2 due to the inactivation of the timing signal during the execution of the calibration of the stage 2, and discards the information of the intermediate result.
  • the system control unit only needs to activate the timing signal during each calibration period, and does not need to grasp the calibration time required for each stage.
  • each calibration of the stage 1 to stage 4 includes calibration for two mutually independent capacitors Ci1 and Ci2. This is because the calculation of the correction amount for the capacitor Ci1 does not depend on the correction amount for the capacitor Ci2, and the calculation of the correction amount for the capacitor Ci2 does not depend on the correction amount for the capacitor Ci1.
  • Each calibration for the capacitors Ci1 and Ci2 will be referred to as element calibration.
  • the calibration unit 30 when the two element calibrations of one stage cannot be executed in one interval period, the calibration unit 30 performs two pieces of one stage in a plurality of interval periods. Perform element calibration.
  • FIG. 10 is a diagram for explaining the timing for executing calibration in the fifth embodiment.
  • the system control unit 1 activates the timing signal for a time during which the stage 4 can be calibrated.
  • the calibration unit 30 performs calibration of the stage 4.
  • the system control unit 1 activates the timing signal for a time during which the stage 3 calibration can be executed.
  • the calibration unit 30 performs calibration of the stage 3.
  • the system control unit 1 activates the timing signal for a time during which the stage 2 calibration can be executed.
  • the calibration unit 30 executes stage 2 calibration.
  • the system control unit 1 activates the timing signal only for a time during which element calibration (stage 1A) for the capacitor Ci1 of the stage 1 can be executed.
  • the calibration unit 30 executes element calibration for the capacitance Ci1 of the stage 1.
  • the system control unit 1 activates the timing signal only for a time during which element calibration (stage 1B) for the capacitor Ci2 of the stage 1 can be executed.
  • the calibration unit 30 performs element calibration for the capacitance Ci2 of the stage 1.
  • the system control unit 1 manages the stages of calibration and element calibration to be executed so as to be within the interval period.
  • the calibration unit 30 executes calibration of one or more stages or element calibration in each interval period according to the order scheduled by the system control unit 1.
  • FIG. 11 is a diagram for explaining the timing for executing calibration in the sixth embodiment.
  • the system control unit 1 sends a signal CL4 specifying the calibration execution timing of the stage 4 to the calibration unit 30, and the calibration unit 30 Perform calibration.
  • the system control unit 1 sends a signal CL3 designating the execution timing of the calibration of the stage 3 to the calibration unit 30, and the calibration unit 30 executes the calibration of the stage 3.
  • the system control unit 1 sends a signal CL2 designating the execution timing of the calibration of the stage 2 to the calibration unit 30, and the calibration unit 30 executes the calibration of the stage 2.
  • the system control unit 1 sends a signal CL1A designating the execution timing of the element calibration (stage 1A) for the capacitor Ci1 of the stage 1 to the calibration unit 30, and the calibration unit 30 Element calibration is performed for one capacitor Ci1.
  • the system control unit 1 sends a signal CL1B designating the execution timing of the element calibration (stage 1B) for the capacitor Ci2 of the stage 1 to the calibration unit 30, and the calibration unit 30 Element calibration is performed for one capacitor Ci2.
  • the calibration unit 30 sequentially executes as many element calibrations as possible during each interval period, and for element calibrations for which calibration did not end within each interval period, The information on the result of the calibration is discarded, and the calibration is re-executed from the beginning in the next interval period.
  • FIG. 12 is a diagram for explaining the timing of executing calibration in the seventh embodiment.
  • the calibration unit 30 executes the calibration of the stage 4 according to the activation of the timing signal. After that, the calibration unit 30 stops the calibration of the stage 3 due to the inactivation of the timing signal during the execution of the calibration of the stage 3, and discards the information of the intermediate result.
  • the calibration unit 30 executes the calibration of the stage 3 from the beginning according to the activation of the timing signal. After that, the calibration unit 30 stops the calibration of the stage 2 due to the inactivation of the timing signal during the execution of the calibration of the stage 2, and discards the information of the intermediate result.
  • the calibration unit 30 executes stage 2 calibration from the beginning according to the activation of the timing signal. After completion of the stage 2 calibration, the timing signal is deactivated.
  • the calibration unit 30 executes element calibration (stage 1A) for the capacitor Ci1 of the stage 1 in accordance with the activation of the timing signal. After the calibration of the stage 1A, the timing signal is deactivated.
  • the calibration unit 30 executes element calibration (stage 1B) for the capacitor Ci2 of the stage 1 in accordance with the activation of the timing signal. After that, the calibration unit 30 stops the calibration of the stage 4 due to the inactivation of the timing signal during the execution of the calibration of the stage 4, and discards the information of the intermediate result.
  • the calibration unit 30 executes the calibration of the stage 4 from the beginning according to the activation of the timing signal.
  • the calibration unit 30 sequentially executes as many element calibrations or stage calibrations as possible during each interval period, and the elements for which calibration has not been completed within each interval period.
  • the information on the intermediate result of the calibration is stored, and the calibration is restarted using the information on the intermediate result in the next interval period.
  • Examples of information held as intermediate result information include the value of the counter 54 and the stored values of the register A and the register B.
  • FIG. 13 is a diagram for explaining the timing for executing calibration in the eighth embodiment.
  • the calibration unit 30 executes the calibration of the stage 4 according to the activation of the timing signal. After that, the calibration unit 30 stops the calibration of the stage 3 due to the inactivation of the timing signal while the calibration of the stage 3 is being executed, and holds the information on the intermediate result.
  • the calibration unit 30 resumes the calibration of the stage 3 from the middle using the information on the result of the calibration of the stage 3 in accordance with the activation of the timing signal. Thereafter, the calibration unit 30 stops the calibration of the stage 2 due to the inactivation of the timing signal while the calibration of the stage 2 is being executed, and holds the information on the intermediate result.
  • the calibration unit 30 resumes the calibration of the stage 2 from the middle using the information on the result of the calibration of the stage 2 in accordance with the activation of the timing signal. Thereafter, the calibration unit 30 stops the calibration of the stage 1A due to the inactivation of the timing signal during the execution of the calibration of the stage 1A, and holds the information of the intermediate result.
  • the calibration unit 30 resumes the calibration of the stage 1A from the middle using the information on the result of the calibration of the stage 1A in accordance with the activation of the timing signal. Thereafter, the calibration unit 30 executes the calibration of the stage 1B, and the timing signal is deactivated after completion.
  • the calibration unit 30 performs the calibration of the stage 4 according to the activation of the timing signal. After that, the calibration unit 30 stops the calibration of the stage 3 due to the inactivation of the timing signal while the calibration of the stage 3 is being executed, and holds the information on the intermediate result.
  • the calibration unit 30 executes the calibration of any stage in all interval periods. However, in the present embodiment, the calibration unit 30 includes at least one interval. During the period, calibration of any stage is not executed.
  • FIG. 14 is a diagram for explaining the timing for executing calibration in the ninth embodiment.
  • the pipeline ADC can be rested in an interval period in which calibration is not executed, and thus power consumption can be reduced.
  • FIG. 15 is a configuration diagram of a pipeline A / D converter system according to the tenth embodiment.
  • the configuration of FIG. 15 is different from the configuration of FIG.
  • the calibration unit 33 obtains an initial correction amount by executing calibration for the capacitor Ci1 and obtains an initial correction amount by executing calibration for the capacitor Ci2.
  • the calibration unit 33 obtains a correction amount by executing calibration only for the capacity Ci1 during the interval period. A difference correction amount between the correction amount and the initial correction amount for the capacity Ci1 obtained at the time of start-up is obtained.
  • the error factors are divided into fixed factors (element-specific factors and capacitance variations, etc.) and fluctuation factors (changes in speed characteristics due to temperature fluctuations, etc.).
  • the correction amount is calculated during the rising period, such as when the power is turned on or when returning from sleep, and for the latter factor, the correction amount is measured during the interval time.
  • the variation factor is common to the capacitance Ci1 and the capacitance Ci2, and the correction amount is obtained only for the capacitance Ci1.
  • the calibration unit 30 corrects the output of the pipeline ADC 50 based on a value obtained by adding each of the plurality of initial correction amounts obtained during the rising period and the difference correction value.
  • the calibration unit 33 includes a measurement unit 191, a stage 1 memory 151, a stage 2 memory 168, a stage 3 memory 169, a stage 4 memory 170, and a correction unit 34.
  • the measurement unit 52 includes an averaging unit 53, a register A, a register B, and a subtraction unit 57 similar to those in the first embodiment, a subtraction unit 39, and a measurement value memory 40.
  • the measurement value memory 40 includes a stage 1 Ci1 memory 41, a stage 2 Ci1 memory 43, a stage 3 Ci1 memory 45, and a stage 4 Ci1 memory 47.
  • the stage 1 Ci1 memory 41 has an average value D111 of the output value of the correction unit 34 when the capacitor Ci1 is charged with the voltage VRM and a capacitance Ci1 of the stage 1 when the capacitor Ci1 is calibrated at the time of start-up. At the time of calibration at startup, the average value D112 of the output value of the correction unit 34 when the capacitor Ci1 is charged with the voltage VRT is stored.
  • the stage 2 Ci1 memory 43 includes an average value D211 of the output value of the correction unit 34 when the capacitor Ci1 is charged with the voltage VRM and a capacitance Ci1 of the stage 2 when the capacitor Ci1 is charged at the time of calibration. At the time of calibration at startup, the average value D212 of the output value of the correction unit 34 when the capacitor Ci1 is charged with the voltage VRT is stored.
  • the memory 45 for the stage 3Ci1 has an average value D311 of an output value of the correction unit 34 when the capacitor Ci1 is charged with the voltage VRM and a capacitance Ci1 of the stage 3 when the capacitor Ci1 is charged at the time of calibration.
  • the average value D312 of the output value of the correction unit 34 when the capacitor Ci1 is charged with the voltage VRT is stored.
  • the stage 47 Ci1 memory 47 is configured to store the average value D411 of the output value of the correction unit 34 when the capacitor Ci1 is charged with the voltage VRM and the capacitance Ci1 of the stage 4 during calibration when the capacitor Ci1 of the stage 4 is started up. During calibration at startup, the average value D412 of the output value of the correction unit 34 when the capacitor Ci1 is charged with the voltage VRT is stored.
  • the subtraction unit 39 subtracts the average value output from the averaging unit 53 and the stored value of the measurement value memory 49 for calibration in the interval period, and stores the result in the register A or the register B.
  • the subtracting unit 39 subtracts the stored value D111 of the memory 41 for the stage 1 Ci1 from the average value of the output values of the correcting unit 34 when the capacitor Ci1 is charged with the voltage VRM during the calibration of the interval Ci of the capacitor Ci1 of the stage 1. And stored in register A.
  • the subtracting unit 39 subtracts the stored value D112 of the memory 41 for the stage 1 Ci1 from the average value of the output values of the correcting unit 34 when the capacitor Ci1 is charged with the voltage VRT during the calibration of the interval period of the capacitor Ci1 of the stage 1. And stored in register B.
  • the subtracting unit 39 subtracts the stored value D211 of the memory 43 for the stage 2 Ci1 from the average value of the output values of the correcting unit 34 when the capacitor Ci1 is charged with the voltage VRM during the calibration of the interval period of the capacitor Ci1 of the stage 2. And stored in register A.
  • the subtracting unit 39 subtracts the stored value D212 of the memory 43 for the stage 2 Ci1 from the average value of the output values of the correcting unit 34 when the capacitor Ci1 is charged with the voltage VRT during the calibration of the interval period of the capacitor Ci1 of the stage 2. And stored in register B.
  • the subtracting unit 39 subtracts the stored value D311 of the memory 45 for the stage 3Ci1 from the average value of the output values of the correcting unit 34 when the capacitor Ci1 is charged with the voltage VRM during the calibration of the interval period of the capacitor Ci1 of the stage 3. And stored in register A.
  • the subtractor 39 subtracts the stored value D312 of the memory 45 for the stage 3Ci1 from the average value of the output values of the corrector 34 when the capacitor Ci1 is charged with the voltage VRT during the calibration of the interval period of the capacitor Ci1 of the stage 3. And stored in register B.
  • the subtractor 39 subtracts the stored value D411 of the memory 47 for the stage 4Ci1 from the average value of the output values of the corrector 34 when the capacitor Ci1 is charged with the voltage VRM during the calibration of the interval Ci of the capacitor Ci1 of the stage 4. And stored in register A.
  • the subtractor 39 subtracts the stored value D412 of the memory 47 for the stage 4Ci1 from the average value of the output values of the corrector 34 when the capacitor Ci1 is charged with the voltage VRT during the calibration of the interval Ci of the capacitor Ci1 of the stage 4. And stored in register B.
  • the stage 1 memory 151 stores the correction amount of the stage 1.
  • the stage 1 memory 151 includes a Ci 1 memory 153, a Ci 2 memory 154, a Ci 1 transient state write memory 152, and a Ci 1 read memory 155.
  • the Ci1 memory 153 stores the initial correction amount output from the subtracting unit 57 during calibration of the start-up period of the capacitor Ci1 of the stage 1.
  • the Ci2 memory 154 stores an initial correction amount output from the subtracting unit 57 during calibration of the rising period of the capacitor Ci2 of the stage 1.
  • the Ci1 transient state write memory 152 stores the difference correction amount output from the subtraction unit 57 during calibration of the interval Ci of the capacitor Ci1 of the stage 1.
  • the difference correction amount in the Ci1 transient state write memory 152 is transferred to the Ci1 read memory 155 to obtain the correction amount in the next calibration and normal operation after the calibration of the stage 1 is completed.
  • the difference correction amount of the Ci1 read memory 155 is output to the correction unit 34 and used during calibration and normal operation.
  • Stage 2 memory 168 stores stage 2 correction amount.
  • the stage 2 memory 168 includes a Ci1 memory 157, a Ci2 memory 158, a Ci1 transient state write memory 156, and a Ci1 read memory 159.
  • the Ci1 memory 157 stores the initial correction amount output from the subtracting unit 57 during calibration of the start-up period of the capacitor Ci1 of the stage 2.
  • the Ci2 memory 158 stores an initial correction amount output from the subtracting unit 57 during calibration of the rising period of the capacitor Ci2 of the stage 2.
  • the Ci1 transient state write memory 156 stores the difference correction amount output from the subtraction unit 57 during calibration of the interval Ci of the capacitor Ci1 of the stage 2.
  • the difference correction amount in the Ci1 transient state write memory 156 is transferred to the Ci1 read memory 159 in order to obtain the correction amount in the next calibration and normal operation after the calibration of the stage 1 is completed.
  • the difference correction amount of the Ci1 read memory 159 is output to the correction unit 34 and used during calibration and normal operation.
  • the stage 3 memory 169 stores the correction amount of the stage 3.
  • the stage 3 memory 169 includes a Ci1 memory 161, a Ci2 memory 162, a Ci1 transient state write memory 160, and a Ci1 read memory 163.
  • the Ci1 memory 161 stores the initial correction amount output from the subtracting unit 57 during the calibration of the rising period of the stage 3 capacitor Ci1.
  • the Ci2 memory 162 stores the initial correction amount output from the subtracting unit 57 during the calibration of the rising period of the capacitor Ci2 of the stage 3.
  • the Ci1 transient state writing memory 160 stores the difference correction amount output from the subtracting unit 57 during calibration of the interval Ci of the capacitor Ci1 of the stage 3.
  • the difference correction amount in the Ci1 transient state write memory 160 is transferred to the Ci1 read memory 163 in order to obtain a correction amount in the next calibration and normal operation after the calibration of the stage 1 is completed.
  • the difference correction amount of the Ci1 read memory 163 is output to the correction unit 34 and used during calibration and normal operation.
  • the stage 4 memory 170 stores the correction amount of the stage 4.
  • the stage 4 memory 170 includes a Ci1 memory 165, a Ci2 memory 166, a Ci1 transient state write memory 164, and a Ci1 read memory 167.
  • the Ci1 memory 165 stores the initial correction amount output from the subtracting unit 57 during calibration of the start-up period of the capacitor Ci1 of the stage 4.
  • the Ci2 memory 166 stores the initial correction amount output from the subtracting unit 57 during calibration of the rising period of the capacitor Ci2 of the stage 4.
  • the Ci1 transient state write memory 164 stores the difference correction amount output from the subtraction unit 57 during calibration of the interval Ci of the capacitor Ci1 of the stage 4.
  • the difference correction amount in the Ci1 transient state write memory 164 is transferred to the Ci1 read memory 167 in order to obtain a correction amount in the next calibration and normal operation after the calibration of the stage 1 is completed.
  • the difference correction amount of the Ci1 read memory 167 is output to the correction unit 34 and used during calibration and normal operation.
  • the correction unit 34 includes addition units 35, 36, and 37 in addition to selection units 78, 80, 82, and 84, validation units 79, 81, 83, and 85, and an addition unit 86 similar to those of the first embodiment. , 38.
  • the addition unit 35 adds the output of the selection unit 78 and the stored value of the Ci1 read memory 155, and outputs the result to the validation unit 79.
  • the adder 36 adds the output of the selector 80 and the stored value of the Ci1 read memory 159 and outputs the result to the enabler 81.
  • the adder 37 adds the output of the selector 82 and the stored value of the Ci1 read memory 163 and outputs the result to the enabler 83.
  • Adder 38 adds the output of selector 84 and the stored value of read memory 167 for Ci1, and outputs the result to validation unit 85.
  • FIG. 16 is a configuration diagram of the pipeline A / D converter system according to the eleventh embodiment.
  • the configuration in FIG. 16 is different from the configuration in FIG. 1 in the measurement unit 87 in the calibration unit 32.
  • the measurement unit 87 includes an averaging unit 53, a register A, a register B, and a subtraction unit 57, as in FIG.
  • the subtraction unit 57 stores the subtraction result in the temporary memory 88.
  • the temporary memory 88 is a stage 1 Ci1 memory 89, a stage 1 Ci2 memory 90, a stage 2 Ci1 memory 91, a stage 2 Ci2 memory 92, a stage 3 Ci1 memory 93, a stage 3 Ci2 memory 94, a stage 4 Ci1 memory 95, and a stage 4 Ci2 memory. And a memory 96.
  • the memory for stage 1 Ci1 89 stores the latest n times of correction amount output from the subtraction unit 57 for the capacity Ci1 of stage 1.
  • the memory 90 for stage 1 Ci2 stores the latest n times of correction amount output from the subtraction unit 57 for the capacity Ci2 of stage 1.
  • the stage 2 Ci1 memory 91 stores the latest n times of correction amount output from the subtraction unit 57 for the capacity Ci1 of the stage 2.
  • the stage 2 Ci2 memory 92 stores the latest n data of the correction amount output from the subtraction unit 57 for the capacity Ci2 of the stage 2.
  • the stage 93 Ci1 memory 93 stores the latest n times of correction amount output from the subtraction unit 57 for the stage 3 capacity Ci1.
  • stage 3Ci2 94 stores the latest n times of correction amount output from the subtraction unit 57 for the capacity Ci2 of stage 3.
  • stage 4 Ci1 memory 95 stores the latest n times of correction amount output from the subtraction unit 57 for the capacity Ci1 of the stage 4.
  • stage 96 Ci2 memory 96 stores the latest n times of correction amount output from the subtraction unit 57 for the stage 4 capacity Ci2.
  • the moving average unit 97 calculates a linear weighted moving average of n correction amounts stored in the stage 1 Ci1 memory 89 at the time of calibration for the capacity Ci1 of the stage 1, and writes the Ci1 write memory 59 based on the calculation result. Update the stored value of.
  • the moving average unit 97 calculates a linear weighted moving average of n correction amounts stored in the stage 1 Ci2 memory 90 at the time of calibration of the capacity Ci2 of the stage 1, and uses the calculation result to write the Ci2 write memory 61. Update the stored value of.
  • the moving average unit 97 calculates a linear weighted moving average of n correction amounts stored in the stage 2 Ci1 memory 91 at the time of calibration of the capacity Ci1 of the stage 2, and uses the calculation result to write the ci1 write memory 64. Update the stored value of.
  • the moving average unit 97 calculates a linear weighted moving average of n correction amounts stored in the stage 2 Ci2 memory 92 at the time of calibration for the capacity Ci2 of the stage 2, and uses the calculation result to write the Ci2 write memory 66. Update the stored value of.
  • the moving average unit 97 calculates a linear weighted moving average of n correction amounts stored in the stage 3 Ci1 memory 93 during calibration of the capacity Ci1 of the stage 3, and uses the calculation result as the Ci1 write memory 69.
  • the moving average unit 97 calculates a linear weighted moving average of n correction amounts stored in the stage 3 Ci2 memory 94 during calibration of the capacity Ci2 of the stage 3, and uses the calculation result as the Ci2 write memory 71. Update the stored value of.
  • the moving average unit 97 calculates a linear weighted moving average of n correction amounts stored in the stage 4 Ci1 memory 95 during calibration of the capacity Ci1 of the stage 4, and uses the calculation result to write the Ci1 write memory 74. Update the stored value of.
  • the moving average unit 97 calculates a linear weighted moving average of n correction amounts stored in the stage 4Ci2 memory 96 during calibration of the capacity Ci2 of the stage 4, and uses the calculation result as the Ci2 write memory 76. Update the stored value of.
  • the influence of noise can be reduced by moving average.
  • the measurement unit calculates the average value by 500 measurements in the first embodiment, whereas in this embodiment, the average value is calculated by less than 500 measurements. Can be.
  • the linear weighted moving average is used, but a simple moving average may be used instead.

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Abstract

　パイプラインＡ／Ｄコンバータ（５０）は、縦列接続された複数のステージ１～８を含む。キャリブレーション部（３０）は、２個以上のステージを対象にフォアグランドキャリブレーションを実行する。キャリブレーション部（３０）は、立ち上がり期間以外の１個以上のアイドル期間において、１個以上のステージのフォアグランドキャリブレーションを実行する。

Description

パイプラインＡ／Ｄコンバータ
　本発明は、パイプラインＡ／Ｄコンバータに関し、特に、キャリブレーション機能を有するパイプラインＡ／Ｄコンバータに関する。
　パイプラインＡ／Ｄコンバータは、複数のステージに分けてアナログ信号をデジタル信号に変換する回路である。
　このパイプラインＡ／Ｄコンバータにおけるオフセットエラーおよびゲインエラーを補正するための方法が知られている。
　たとえば、特許文献１（特開２００４－２２２２７４号公報）のパイプラインＡ／Ｄコンバータは、アナログ入力信号をＡ／Ｄ変換して変換データ及び残差信号を出力するステージと、変換データに遅延を与えるタイミング調整回路と、ステージにおけるＤ／Ａ変換の出力電圧の誤差を補正するＤＡＣ誤差補正回路と、ステージにおける増幅器のゲイン誤差を補正するゲイン誤差補正回路と、ゲイン誤差補正回路から出力されるデジタル出力信号に基づいてＤ／Ａ変換の出力電圧の誤差及びゲイン誤差を計算してＤＡＣ誤差補正回路及びゲイン誤差補正回路に供給する誤差補正用データ生成回路と、ステージにＤＡＣ制御信号を供給するキャリブレーション制御回路とを備える。
　ところで、キャリブレーションには、フォアグランドキャリブレーションとバックグランドキャリブレーションの２種類がある。フォアグランドキャリブレーションは、Ａ／Ｄ変換を実行しない専用のキャリブレーション期間を設けて、その期間中に、Ａ／Ｄ変換の誤差要因を測定し、補正量を求めるものである。フォアグランドキャリブレーションは、キャリブレーションを実行する構造が簡易であり、消費電力が小さいことから広く利用されている。
特開２００４－２２２２７４号公報
　しかしながら、フォアグランドキャリブレーションには、動作中の温度変動などの変動要因に追従できないという問題がある。すなわち、立ち上げ時にキャリブレーションを行なって補正量を求めたとしても、時間の経過によって温度が変動すると、立ち上げ時に求めた補正量では正しく補正できなくなる場合がある。
　それゆえに、本発明の目的は、動作中の温度変動などの変動要因に追従することができるフォアグランドキャリブレーションを実行することができるパイプラインＡ／Ｄコンバータシステムを提供することである。
　本発明の一実施形態のパイプラインＡ／Ｄコンバータシステムは、アナログ信号をデジタル信号に変換するシステムであって、縦列接続された複数のステージを含むパイプラインＡ／Ｄコンバータと、２個以上のステージを対象にフォアグランドキャリブレーションを実行するキャリブレーション部とを備え、キャリブレーション部は、立ち上がり期間以外の１個以上のアイドル期間において、１個以上のステージのフォアグランドキャリブレーションを実行する。
　本発明の一実施形態によれば、動作中の温度変動などの変動要因に追従することができるフォアグランドキャリブレーションを実行することができる
第１の実施形態のパイプラインＡ／Ｄコンバータシステムの構成図である。 ＳＡＤＣの構成を表わす図である。 ＭＤＡＣの構成を表わす図である。 ステージｓ（ｓ＝１～４）のキャリブレーションの手順を表わすフローチャートである。 ステージｓ（ｓ＝１～４）のキャリブレーションの手順を表わすフローチャートである。 第１の実施形態におけるキャリブレーションを実行するタイミングを説明するための図である。 第２の実施形態におけるキャリブレーションを実行するタイミングを説明するための図である。 第３の実施形態におけるキャリブレーションを実行するタイミングを説明するための図である。 第４の実施形態におけるキャリブレーションを実行するタイミングを説明するための図である。 第５の実施形態におけるキャリブレーションを実行するタイミングを説明するための図である。 第６の実施形態におけるキャリブレーションを実行するタイミングを説明するための図である。 第７の実施形態におけるキャリブレーションを実行するタイミングを説明するための図である。 第８の実施形態におけるキャリブレーションを実行するタイミングを説明するための図である。 第９の実施形態におけるキャリブレーションを実行するタイミングを説明するための図である。 第１０の実施形態のパイプラインＡ／Ｄコンバータシステムの構成図である。 第１１の実施形態のパイプラインＡ／Ｄコンバータシステムの構成図である。
　以下、本発明の実施形態について、図面を用いて説明する。
　［第１の実施形態］
　（構成）
　図１は、第１の実施形態のパイプラインＡ／Ｄコンバータシステムの構成図である。
　図１に示すように、パイプラインＡ／Ｄコンバータシステムは、パイプラインＡＤＣ５０と、システム制御部１と、パイプラインＡＤＣ（Analog-to-Digital　Converter）５０と、キャリブレーション部３０とを備える。
　システム制御部１は、パイプラインＡＤＣ５０およびキャリブレーション部３０を制御する。
　パイプラインＡＤＣ５０は、アナログ信号をデジタル信号に変換する。パイプラインＡＤＣ５０は、縦列接続された複数のステージ１～ステージ８と、エラー補正回路５１とを含む。
　各ステージは、ＳＡＤＣ２と、ＭＤＡＣ３とを備える。ステージ間では、それぞれのステージで演算したアナログの結果を伝送している。また、各ステージには、デジタル出力があり、エラー補正回路５１に接続されている。エラー補正回路５１の出力は、パイプラインＡＤＣ５０のデジタル出力となる。
　一般的に、最終ステージであるステージ８を除く、すべてのステージは、アナログ入力を１系統、アナログ出力を１系統、デジタル出力を１系統持っている。図１に示すように、各ステージは、ＳＡＤＣ(Sub　Analog-to-Digital　Converter)２と、ＭＤＡＣ(Multiplying　Digital-to-Analog　Converter)３から構成されており、前述のように、ステージ間やエラー補正回路５１に接続している。ステージの詳細は後述するが、概していうと、入力された信号は、ＳＡＤＣ２で荒く量子化され、その結果がデジタル出力される。出力されたデジタル値に対応したアナログ量をＭＤＡＣがもつ、ＤＡＣ機能でＤ／Ａ変換し、入力された値から減算を行ったうえで、増幅機能で、一定の倍率に増幅（図１の例では２倍）される。
　最終ステージは、次段にステージがないため、ＳＡＤＣ２のみの構成となっている。他のステージと異なり、多少細かい量子化を行なうことが多い。
　キャリブレーション部３０は、各ステージのキャリブレーションを実行する。キャリブレーション部３０は、複数のステージのキャリブレーションを実行するときには、ステージ１から遠い方のステージのキャリブレーションから順番に実行する。たとえば、ステージ１～ステージ４のキャリブレーションを実行するときには、キャリブレーション部３０は、ステージ４、ステージ３、ステージ２、ステージ１の順番でキャリブレーションを実行する。
　図２は、ＳＡＤＣの構成を表わす図である。
　図２を参照して、ＳＡＤＣ２は、基準電圧生成部４と、比較部７ａ，７ｂ，７ｃ，７ｄと、ＭＤＡＣ用デコーダ６ａ，６ｂと、エンコーダ５とを含む。
　基準電圧生成部４は、基準電圧Ｖｒｅｆ４、Ｖｒｅｆ３、Ｖｒｅｆ２、Ｖｒｅｆ１を生成する。
　比較部７ａは、基準電圧Ｖｒｅｆ４と入力電圧Ｖｉｎの大きさを比較して、比較結果をＭＤＡＣ用デコーダ６ａとエンコーダ５へ出力する。比較部７ｂは、基準電圧Ｖｒｅｆ３と入力電圧Ｖｉｎの大きさを比較して、比較結果をＭＤＡＣ用デコーダ６ａとエンコーダ５へ出力する。比較部７ｃは、基準電圧Ｖｒｅｆ２と入力電圧Ｖｉｎの大きさを比較して、比較結果をＭＤＡＣ用デコーダ６ｂとエンコーダ５へ出力する。比較部７ｄは、基準電圧Ｖｒｅｆ１と入力電圧Ｖｉｎの大きさを比較して、比較結果をＭＤＡＣ用デコーダ６ｂとエンコーダ５へ出力する。
　上述のＶｒｅｆ４、Ｖｒｅｆ３、Ｖｒｅｆ２、Ｖｒｅｆ１は、たとえば、３／８Ｖｒｅｆ、１／８Ｖｒｅｆ、－１／８Ｖｒｅｆ、－３／８Ｖｒｅｆである。上述の入力電圧Ｖｉｎは、このＳＡＤＣ２がステージ２～ステージ８のＳＡＤＣ２の場合には、前ステージのＭＤＡＣ３の出力電圧であり、このＳＡＤＣ２がステージ１のＳＡＤＣ２の場合には、パイプラインＡＤＣ５０に入力されたアナログ入力電圧である。

　４つある比較部７ａ、７ｂ、７ｃ、７ｄからの４本の信号は、エンコーダ５で、０～４の３ビットのエンコードされたデジタル信号に変換される。つまり、Ｖｒｅｆ４＜Ｖｉｎ（比較器７ａの出力がＨレベル）を示すときには４に変換される。
　つまり、エンコーダ５は、Ｖｒｅｆ３≦Ｖｉｎ＜Ｖｒｅｆ４（比較器７ａの出力がＬレベル、かつ、比較器７ｂの出力がＨレベル）を示すときには３を出力する。エンコーダ５は、Ｖｒｅｆ２≦Ｖｉｎ＜Ｖｒｅｆ３（比較器７ｂの出力がＬレベル、かつ、比較器７ｃの出力がＨレベル）を示すときには２を出力する。エンコーダ５は、Ｖｒｅｆ１≦Ｖｉｎ＜Ｖｒｅｆ２（比較器７ｃの出力がＬレベル、かつ、比較器７ｄの出力がＨレベル）を示すときには１を出力する。エンコーダ５は、Ｖｒｅｆ１＞Ｖｉｎ（比較器７ｄの出力がＬレベル）を示すときには０を出力する。
[規則91に基づく訂正 14.02.2012]　
　比較部７ａの比較結果がＶｒｅｆ４≦Ｖｉｎを示すときには、スイッチ信号ＳＷ２ａが活性化され、スイッチ信号ＳＷ２ｂ、ＳＷ２ｃは非活性化される。
[規則91に基づく訂正 14.02.2012]　
　比較部７ａの比較結果がＶｒｅｆ４＞Ｖｉｎで、かつ比較部７ｂの比較結果がＶｒｅｆ３≦Ｖｉｎを示すときには、スイッチ信号ＳＷ２ｂが活性化され、スイッチ信号ＳＷ２ａ，ＳＷ２ｃが非活性化される。
[規則91に基づく訂正 14.02.2012]　
　比較部７ｂの比較結果がＶｒｅｆ３＞Ｖｉｎを示すときには、スイッチ信号ＳＷ２ｃが活性化され、スイッチ信号ＳＷ２ａ，ＳＷ２ｂが非活性化される。
[規則91に基づく訂正 14.02.2012]　
　比較部７ｃの比較結果がＶｒｅｆ２≦Ｖｉｎを示すときには、スイッチ信号ＳＷ２ｄが活性化され、スイッチ信号ＳＷ２ｅ、ＳＷ２ｆは非活性化される。
[規則91に基づく訂正 14.02.2012]　
　比較部７ｃの比較結果がＶｒｅｆ２＞Ｖｉｎで、かつ比較部７ｄの比較結果がＶｒｅｆ１≦Ｖｉｎを示すときには、スイッチ信号ＳＷ２ｅが活性化され、スイッチ信号ＳＷ２ｄ，ＳＷ２ｆが非活性化される。
[規則91に基づく訂正 14.02.2012]　
　比較部７ｄの比較結果がＶｒｅｆ１＞Ｖｉｎを示すときには、スイッチ信号ＳＷ２ｆが活性化され、スイッチ信号ＳＷ２ｄ，ＳＷ２ｅが非活性化される。
　図３は、ＭＤＡＣの構成を表わす図である。
　図３を参照して、ＭＤＡＣ３は、スイッチ２１３～２１６、スイッチ２０３～２０８と、スイッチ２０１，２０２と、スイッチ２０９，２１１，２１２，２３１，２３２と、容量Ｃｉ１，Ｃｉ２，Ｃｆ１，Ｃｆ２と、増幅器２００とを備える。
　スイッチ２１３は、スイッチ信号ＳＷ３ａに従って、容量Ｃｉ１と電圧ＶＲＭとの間の接続／非接続を切替える。スイッチ２１４は、スイッチ信号ＳＷ３ｂに従って、容量Ｃｉ１と電圧ＶＲＴとの間の接続／非接続を切替える。スイッチ２１５は、スイッチ信号ＳＷ３ｃに従って、容量Ｃｉ２と電圧ＶＲＭとの間の接続／非接続を切替える。スイッチ２１６は、スイッチ信号ＳＷ３ｄに従って、容量Ｃｉ２と電圧ＶＲＴとの間の接続／非接続を切替える。
　スイッチ２０３は、スイッチ信号ＳＷ２ａに従って、容量Ｃｉ１と第１の電圧（＋Ｖｒｅｆ）との間の接続／非接続を切替える。スイッチ２０４は、スイッチ信号ＳＷ２ｂに従って、容量Ｃｉ１と第２の電圧（０Ｖ）との間の接続／非接続を切替える。スイッチ２０５は、スイッチ信号ＳＷ２ｃに従って、容量Ｃｉ１と第３の電圧（－Ｖｒｅｆ）との間の接続／非接続を切替える。
　スイッチ２０６は、スイッチ信号ＳＷ２ｄに従って、容量Ｃｉ２と第１の電圧（＋Ｖｒｅｆ）との間の接続／非接続を切替える。スイッチ２０７は、スイッチ信号ＳＷ２ｅに従って、容量Ｃｉ２と第２の電圧（０Ｖ）との間の接続／非接続を切替える。スイッチ２０８は、スイッチ信号ＳＷ２ｆに従って、容量Ｃｉ２と第３の電圧（－Ｖｒｅｆ）との間の接続／非接続を切替える。
　スイッチ２０１は、スイッチ信号ＳＷ１ｃに従って、容量Ｃｉ２と入力電圧Ｖｉｎとの間の接続／非接続を切替える。スイッチ２０２は、スイッチ信号ＳＷ１ｂに従って、容量Ｃｉ１と入力電圧Ｖｉｎとの間の接続／非接続を切替える。
　増幅器２００の第１の入力端子Ｐ１は、容量Ｃｉ１および容量Ｃｉ２と接続する。また、増幅器２００の第１の入力端子Ｐ１は、容量Ｃｆ１および容量Ｃｆ２と接続する。
　スイッチ２０９は、スイッチ信号ＳＷ１ｄに従って、増幅器２００の第１の入力端子Ｐ１と第２の入力端子Ｐ２との接続／非接続を切替える。
　スイッチ２１１は、スイッチ信号ＳＷ１ａに従って、ノードＮＤと入力電圧Ｖｉｎとの接続／非接続を切替える。
　スイッチ２１２は、スイッチ信号ＳＷ２に従って、ノードＮＤと増幅器２００の出力との接続／非接続を切替える。
　スイッチ２３１は、スイッチ信号ＳＷ４ａに従って、容量Ｃｆ２と電圧ＶＲＭとを接続するか、容量Ｃｆ２とノードＮＤとを接続するかを切替える。
　スイッチ２３２は、スイッチ信号ＳＷ４ｂに従って、容量Ｃｆ１と電圧ＶＲＭとを接続するか、容量Ｃｆ１とノードＮＤとを接続するかを切替える。
　再び、図１を参照して、キャリブレーション部３０は、第１～第４ステージの容量Ｃｉ１、Ｃｉ２についてのキャリブレーションを実行する。キャリブレーション部３０は、測定部５２と、ステージ１用メモリ５８と、ステージ２用メモリ６３と、ステージ３用メモリ６８と、ステージ４用メモリ７３と、補正部３１とを備える。
　測定部５２は、平均化部５３と、レジスタＡと、レジスタＢと、減算部５７とを備える。
　平均化部５３は、カウンタ５４を備える、平均化部５３は、各ステージの各容量についてのキャリブレーションのために、補正部３１の出力を５００回程度測定して、その平均値を計算する。カウンタ５４は、全５００回程度の測定のうちの現在までの測定回数をカウントする。
　具体的には、平均化部５３は、キャリブレーションする容量（Ｃｉ１，Ｃｉ２のいずれか）を電圧ＶＲＭで充電したときの補正部３１の最新の出力と、レジスタＡ内の過去の補正部３１の出力の平均値とに基づいて、補正部３１の出力の平均値を更新してレジスタＡに保存する。たとえば、レジスタＡ内に第１～（ｎ－１）回目までの測定値ａ1、ａ2、・・・、ａn-1の平均値ＭＡが格納されており、現在のカウンタがｎで、測定された値がａnのときには、平均化部５３は、｛（ｎ－１）×ＭＡ＋ａn｝／ｎを計算して、レジスタＡの格納値を更新する。
　また、平均化部５３は、キャリブレーションする容量（Ｃｉ１，Ｃｉ２のいずれか）を電圧ＶＲＴで充電したときの補正部３１の最新の出力と、レジスタＢ内の過去の補正部３１の出力の平均値とに基づいて、補正部３１の出力の平均値を更新してレジスタＢに保存する。たとえば、レジスタＢ内に第１～（ｎ－１）回目までの測定値ｂ1、ｂ2、・・・、ｂn-1の平均値ＭＢが格納されており、現在のカウンタがｎで、測定された値がｂnのときには、平均化部５３は、｛（ｎ－１）×ＭＢ＋ｂn｝／ｎを計算して、レジスタＢの格納値を更新する。
　レジスタＡは、キャリブレーションする容量（Ｃｉ１，Ｃｉ２のいずれか）を電圧ＶＲＭで充電したときの補正部３１の出力の平均値を格納する。
　レジスタＢは、キャリブレーションする容量（Ｃｉ１，Ｃｉ２のいずれか）を電圧ＶＲＴで充電したときの補正部３１の出力の平均値を格納する。
　減算部５７は、レジスタＡ内のデータからレジスタＢ内のデータを減算する。
　ステージ１用メモリ５８は、ステージ１の補正量を記憶する。ステージ１用メモリ５８は、Ｃｉ１用書込メモリ５９と、Ｃｉ１用読出メモリ６０と、Ｃｉ２用書込メモリ６１と、Ｃｉ２用読出メモリ６２とを含む。
　ステージ２用メモリ６３は、ステージ２の補正量を記憶する。ステージ２用メモリ６３は、Ｃｉ１用書込メモリ６４と、Ｃｉ１用読出メモリ６５と、Ｃｉ２用書込メモリ６６と、Ｃｉ２用読出メモリ６６とを含む。
　ステージ３用メモリ６８は、ステージ３の補正量を記憶する。ステージ３用メモリ６８は、Ｃｉ１用書込メモリ６９と、Ｃｉ１用読出メモリ７０と、Ｃｉ２用書込メモリ７１と、Ｃｉ２用読出メモリ７２とを含む。
　ステージ４用メモリ７３は、ステージ４の補正量を記憶する。ステージ４用メモリ７３は、Ｃｉ１用書込メモリ７４と、Ｃｉ１用読出メモリ７５と、Ｃｉ２用書込メモリ７６と、Ｃｉ２用読出メモリ７６とを含む。
　Ｃｉ１用書込メモリ５９，６４，６９，７４は、容量Ｃｉ１に関するキャリブレーションの実行によって求められた補正量を記憶する。Ｃｉ１用書込メモリ５９，６４，６９，７４内の補正量は、ステージ１のキャリブレーションが終了後に、次のキャリブレーションおよび通常動作における補正量を求めるために、Ｃｉ１用読出メモリ６０，６５，７０，７５に転送される。Ｃｉ１用読出メモリ６０，６５，７０，７５の補正量は、補正部３１に出力されて、キャリブレーションおよび通常動作時に利用される。
　Ｃｉ２用書込メモリ６１，６６，７１，７６は、容量Ｃｉ２に関するキャリブレーションの実行によって求められた補正量を記憶する。Ｃｉ２用書込メモリ６１，６６，７１，７６内の補正量は、ステージ１のキャリブレーションが終了後に、次のキャリブレーションおよび通常動作における補正量を求めるために、Ｃｉ２用読出メモリ６２，６７，７２，７７に転送される。Ｃｉ２用読出メモリ６２，６７，７２，７７の補正量は、補正部３１に出力されて、キャリブレーションおよび通常動作時に利用される。
　上記のように、Ｃｉｎ用書込メモリとＣｉｎ用読出メモリ（ｎ＝１、２）を設けた理由は、仮に同じメモリを用いるとした場合には、複数のインターバル期間を通して補正を行なうときに、補正途中の値を用いて、通常動作時に補正を行ってしまうからである。たとえば、あるインターバル期間にステージ４、３、２のキャリブレーションを実行することによって算出された補正量を用いて、通常動作での補正部の出力を計算したのでは、ステージ１のキャリブレーションによる補正量が加えられていないため、正しい補正が行なわれないからである。
　これを回避するために、ステージ１のキャリブレーションが終了するまでは、ステージ２～４についても、前回のキャリブレーションによる補正量を用いることが必要である。そのためにＣｉｎ用書込メモリとＣｉｎ用読出メモリの２種類を設けた。なお、図１では、Ｃｉｎ用書込メモリとＣｉｎ用読出メモリを直列に接続しているが、２つのメモリを並列に接続し、一方を書込用、他方を読出用とし、これを交互に入変えて使用する構成でもよい。
　補正部３１は、選択部７８，８０，８２，８４と、有効化部７９，８１，８３，８５と、加算部８６とを含む。
　選択部７８は、ステージ４の容量Ｃｉ１についてのキャリブレーションを実行している場合には、Ｃｉ１用読出メモリ６０に格納されている値を選択して出力し、ステージ４の容量Ｃｉ２についてのキャリブレーションを実行している場合には、Ｃｉ２用読出メモリ６２に格納されている値を選択して出力する。
　選択部７８は、他のステージのキャリブレーションを実行中の場合、および通常動作時には、ＳＡＤＣ２のエンコーダ５からエラー補正回路５１へ出力される４ビットのデジタル値にしたがって、Ｃｉ１用読出メモリ６０とＣｉ２用読出メモリ６２のいずれかに格納されている値を選択、または両方を選択加算して出力する。
　たとえば、ＳＡＤＣ３のエンコーダ５から出力される３ビットのデジタル値が「４」のとき、Ｃｉ１用読出メモリ６０を選択して、その格納値の２倍の値を出力する。ＳＡＤＣ３のエンコーダ５から出力される３ビットのデジタル値が「３」のとき、Ｃｉ１用読出メモリ６０を選択して、その格納値を出力する。ＳＡＤＣ３のエンコーダ５から出力される３ビットのデジタル値「２」のとき、Ｃｉ１用読出メモリ６０およびＣｉ２用読出メモリ６２のいずれも選択せずに、いずれも、出力しない。ＳＡＤＣ３のエンコーダ５から出力される３ビットのデジタル値が「１」のときＣｉ２用読出メモリ６２を選択して、その格納値を出力する。ＳＡＤＣ３のエンコーダ５から出力される３ビットのデジタル値が「０」のとき、Ｃｉ２用読出メモリ６２を選択して、その格納値の２倍の値を出力する。
　選択部８０，８２，８４も、選択部７８と同様である。
　有効化部７９は、システム制御部１からの有効化信号ｅｆ４が活性化されたときに、選択部７８の出力を加算部８６へ出力する。有効化信号ｅｆ４は、ステージ１～ステージ４のキャリブレーションを実行するとき、および通常動作時に活性化される。有効化部８１は、システム制御部１からの有効化信号ｅｆ３が活性化されたときに、選択部８０の出力を加算部８６へ出力する。有効化信号ｅｆ３は、ステージ１～ステージ３のキャリブレーションを実行するとき、および通常動作時に活性化される。有効化部８３は、システム制御部１からの有効化信号ｅｆ２が活性化されたときに、選択部８２の出力を加算部８６へ出力する。有効化信号ｅｆ２は、ステージ１～ステージ２のキャリブレーションを実行するとき、および通常動作時に活性化される。有効化部８５は、システム制御部１からの有効化信号ｅｆ１が活性化されたときに、選択部８４の出力を加算部８６へ出力する。有効化信号ｅｆ１は、ステージ１のキャリブレーションを実行するとき、および通常動作時に活性化される。
　加算部８６は、パイプラインＡＤＣ５０のエラー補正回路５１からの１０ビットの出力値と、有効化部７９、有効化部８１、有効化部８３、および有効化部８５の出力を加算する。
　（各ステージのキャリブレーション手順）
　図４および図５は、ステージｓ（ｓ＝１～４）のキャリブレーションの手順を表わすフローチャートである。
　まず、レジスタＡおよびレジスタＢ内のデータの初期化、カウンタ５４の初期化などが行なわれる（ステップＳ１０１）。
　次に、ｎ＝１に設定される（ステップＳ１０２）。
　次に、ｉ＝１に設定される（ステップＳ１０３）。
　次に、スイッチ２０１、２０２、２０３～２０８、２０９、２１１、２１２、２１４、２１６をオフにし、かつスイッチ２１３、２１５をオンにし、スイッチ２３１，２３２を電圧ＶＲＭと接続することによって、容量Ｃｉ１、容量Ｃｉ２、容量Ｃｆ１、容量Ｃｆ２を電圧ＶＲＭで充電する（ステップＳ１０４）。
　次に、Ｃｆ１を増幅器２００に接続する（ステップＳ１０５）。
　次に、補正部３１は、パイプラインＡＤＣ５０の出力の補正を実行する（ステップＳ１０６）。
　次に、平均化部５３は、補正部３１の最新の出力と、レジスタＡ内の過去の補正部３１の出力の累算値を加算し、累算値を更新してレジスタＡに保存する（ステップＳ１０７）。
　ｉ＝５００でない場合には（ステップＳ１０８でＮＯ）、ｉをインクリメントして（ステップＳ１０９）、ステップＳ１０４からの処理を繰返す。
　ｉ＝５００となったときには（ステップＳ１０８でＹＥＳ）、平均化部５３は、レジスタＡの格納値を５００で除算して平均値を計算した後、レジスタＡに保存する。また、ｉ＝１に設定される（ステップＳ１１０）。
　次に、スイッチ２０１、２０２、２０３～２０８、２０９、２１１、２１２、２１４、２１６をオフにし、かつスイッチ２１３、２１５をオンにし、スイッチ２３１，２３２を電圧ＶＲＭと接続することによって、容量Ｃｉ１、容量Ｃｉ２、容量Ｃｆ１、容量Ｃｆ２を電圧ＶＲＭで充電する（ステップＳ１１１）。
　次に、スイッチ２３１、２３２、２１２をオンすることによって、容量Ｃｆ１、容量Ｃｆ２を増幅器２００に接続し、かつスイッチ２１３、２１５をオフにし、スイッチ２１４およびスイッチ２１６の一方をオンにすることによって、Ｃｉｎを電圧ＶＴＲで充電する（ステップＳ１１２）。
　次に、補正部３１は、パイプラインＡＤＣ５０の出力の補正を実行する（ステップＳ１１３）。
　次に、平均化部５３は、補正部３１の最新の出力と、レジスタＢ内の過去の補正部３１の出力の累算値を加算し、累算値を更新してレジスタＢに保存する（ステップＳ１１４）。
　ｉ＝５００でない場合には（ステップＳ１１５でＮＯ）、ｉをインクリメントして（ステップＳ１１６）、ステップＳ１１１からの処理を繰返す
　ｉ＝５００となったときには（ステップＳ１１５でＹＥＳ）、平均化部５３は、レジスタＢの格納値を５００で除算して平均値を計算した後、レジスタＢに保存する（ステップＳ１１７）。
　次に、減算部５７は、レジスタＡ内の平均値からレジスタＢ内の平均値を減算する（ステップＳ１１８）。
　減算部５７の減算結果でステージ用メモリのＣｉｎ用書込メモリの値を更新する（ステップＳ１１９）。
　ｎ≧２でない場合には（ステップＳ１２０でＮＯ）、ｎをインクリメントして（ステップＳ１２１）、ステップＳ１０２に戻る。
　ｎ≧２の場合には（ステップＳ１２０でＹＥＳ）、更新されたＣｉ１用書込メモリ、Ｃｉ２用書込メモリのデータをそれぞれＣｉ１用読出メモリ、Ｃｉ２用読出メモリへ転送する（ステップＳ１２３）。
　（キャリブレーションのタイミング）
　図６は、第１の実施形態におけるキャリブレーションを実行するタイミングを説明するための図である。
　パイプラインＡＤＣを用いる主なアプリケーションは、画像・映像系と通信系である。これらアプリケーションには、ある信号処理と別の信号処理の間にインターバル期間（いわゆるアイドル期間）が存在する。たとえば、画像・映像系では、一画面のうち、各ラインごとや、各フレームごとに、信号処理が行なわず、したがってＡ／Ｄ変換が行なわれないインターバル期間が存在する。また、通信系では、送信時は、Ａ／Ｄ変換が行われずインターバル期間となる。本実施の形態では、これらインターバル期間を利用して、キャリブレーションを実行する。ただし、インターバル期間として、それほど大きな時間を確保することができないことを考慮して、本願の発明者は、各インターバル期間において、どのステージのキャリブレーションを実行すべきかについて検討を行なった。
　図６に示すように、キャリブレーションのタイミング信号は、システム制御部１から送られている。すなわち、システム制御部１からのキャリブレーションのタイミング信号が「Ｌ」レベルにネゲートされたときに、Ａ／Ｄ変換が実行可能となる。システム制御部１からのキャリブレーションのタイミング信号が「Ｈ」レベルにアサートされたときに、キャリブレーションが実行可能となる。システム制御部１は、電源投入時やスリープなどの復帰時の立上り期間の、またはＡ／Ｄ変換のインターバル期間において、キャリブレーションのタイミング信号を「Ｈ」レベルにアサートする。
　本発明の実施形態では、キャリブレーション部３０は、電源投入時やスリープからの復帰時などの立ち上がり期間には、ステージ１～ステージ８のうちのステージ１～ステージ４のフォアグランドキャリブレーションを実行し、１個以上のインターバル期間において、１個以上のステージのフォアグランドキャリブレーションを実行する。
　第１の実施形態では、具体的には、図６に示すように、キャリブレーション部３０は、立ち上がり期間では、ステージ１～ステージ４のキャリブレーションを実行する。Ａ／Ｄ変換のインターバル期間には、重要なステージであるステージ１のみを実行する。
　以上のように、本実施の形態によって、フォアグランドキャリブレーションが持つ利点の多くを継承しながら、インターバル期間を利用して、ステージ１のフォアグランドキャリブレーションを実行することによって、フォアグランドキャリブレーションの欠点である変動要因の非追従性を解消することができる。
　なお、本実施の形態では、インターバル期間を利用して、ステージ１のフォアグランドキャリブレーションを実行したが、これに限定するものではない。ステージ１およびステージ２のキャリブレーションを実行するものとしてもよいし、ステージ１、ステージ２およびステージ３のキャリブレーションを実行することとしてもよいし、ステージ１、ステージ２、ステージ３およびステージ４のキャリブレーションを実行することとしてもよい。
　［第２の実施形態］
　本実施の形態では、キャリブレーション部３０は、複数のステージのキャリブレーションに要する時間が、１つのインターバル期間を超える場合には、複数のステージのキャリブレーションの実行を複数のインターバル期間に割り振る。
　図７は、第２の実施形態におけるキャリブレーションを実行するタイミングを説明するための図である。
　図７に示すように、第１のインターバル期間において、システム制御部１は、ステージ４およびステージ３のキャリブレーションを実行できる時間だけタイミング信号を活性化する。キャリブレーション部３０は、ステージ４のキャリブレーションを実行する。その後、キャリブレーション部３０は、ステージ３のキャリブレーションを実行する。
　第２のインターバル期間において、システム制御部１は、ステージ２のキャリブレーションを実行できる時間だけタイミング信号を活性化する。キャリブレーション部３０は、ステージ２のキャリブレーションを実行する。
　第３のインターバル期間において、システム制御部１は、ステージ１のキャリブレーションを実行できる時間だけタイミング信号を活性化する。キャリブレーション部３０は、ステージ１のキャリブレーションを実行する。
　第４のインターバル期間において、システム制御部１は、ステージ４およびステージ３のキャリブレーションを実行できる時間だけタイミング信号を活性化する。キャリブレーション部３０は、ステージ４のキャリブレーションを実行する。その後、キャリブレーション部３０は、ステージ３のキャリブレーションを実行する。
　以上によって、各インターバル期間が短い場合でもフォアグランドキャリブレーションを実現できる。
　［第３の実施形態］
　第３の実施形態では、システム制御部１が、インターバル期間に収まるように、キャリブレーションを実行するステージを管理する。キャリブレーション部３０は、システム制御部１でスケジューリングされた順序に従って、各インターバル期間に、１個以上のステージのキャリブレーションを実行する。
　図８は、第３の実施形態におけるキャリブレーションを実行するタイミングを説明するための図である。
　図８に示すように、第１のインターバル期間において、システム制御部１は、ステージ４のキャリブレーションの実行タイミングを指定する信号ＣＬ４をキャリブレーション部３０に送り、キャリブレーション部３０は、ステージ４のキャリブレーションを実行する。その後、システム制御部１は、ステージ３のキャリブレーションの実行タイミングを指定する信号ＣＬ３をキャリブレーション部３０に送り、キャリブレーション部３０は、ステージ３のキャリブレーションを実行する。
　第２のインターバル期間において、システム制御部１は、ステージ２のキャリブレーションの実行タイミングを指定する信号ＣＬ２をキャリブレーション部３０に送り、キャリブレーション部３０は、ステージ２のキャリブレーションを実行する。
　第３のインターバル期間において、システム制御部１は、ステージ１のキャリブレーションの実行タイミングを指定する信号ＣＬ１をキャリブレーション部３０に送り、キャリブレーション部３０は、ステージ１のキャリブレーションを実行する。
　第４のインターバル期間において、システム制御部１は、ステージ４のキャリブレーションの実行タイミングを指定する信号ＣＬ４をキャリブレーション部３０に送り、キャリブレーション部３０は、ステージ４のキャリブレーションを実行する。その後、システム制御部１は、ステージ３のキャリブレーションの実行タイミングを指定する信号ＣＬ３をキャリブレーション部３０に送り、キャリブレーション部３０は、ステージ３のキャリブレーションを実行する。
　［第４の実施形態］
　第４の実施形態では、キャリブレーション部３０は、各インターバル期間に、可能な限り多くのステージのキャリブレーションを順次実行し、各インターバル期間内にキャリブレーションが終了しなかったステージについては、キャリブレーションの途中結果の情報を破棄して、次のインターバル期間にキャリブレーションを最初から再実行する。
　図９は、第４の実施形態におけるキャリブレーションを実行するタイミングを説明するための図である。
　図９に示すように、第１のインターバル期間では、キャリブレーション部３０は、タイミング信号の活性化にしたがって、ステージ４およびステージ３のキャリブレーションを実行する。その後、キャリブレーション部３０は、ステージ２のキャリブレーションの実行中にタイミング信号の非活性化によって、ステージ２のキャリブレーションを中止し、途中結果の情報を破棄する。
　第２のインターバル期間では、キャリブレーション部３０は、タイミング信号の活性化にしたがって、ステージ２のキャリブレーションを最初から実行する。その後、キャリブレーション部３０は、ステージ１のキャリブレーションの実行中にタイミング信号の非活性化によって、ステージ１のキャリブレーションを中止し、途中結果の情報を破棄する。
　第３のインターバル期間では、キャリブレーション部３０は、タイミング信号の活性化にしたがって、ステージ１のキャリブレーションを最初から実行する。その後、キャリブレーション部３０は、ステージ４のキャリブレーションの実行中にタイミング信号の非活性化によって、ステージ４のキャリブレーションを中止し、途中結果の情報を破棄する。
　第４のインターバル期間では、キャリブレーション部３０は、タイミング信号の活性化にしたがって、ステージ４のキャリブレーションを最初から実行する。その後、キャリブレーション部３０は、ステージ３のキャリブレーションを実行する。その後、キャリブレーション部３０は、ステージ２のキャリブレーションの実行中にタイミング信号の非活性化によって、ステージ２のキャリブレーションを中止し、途中結果の情報を破棄する。
　本実施の形態では、システム制御部は、各キャリブレーション期間にタイミング信号を活性化させるだけでよく各ステージに必要なキャリブレーション時間を把握する必要がないため、制御が容易になる。
　［第５の実施形態］
　第１の実施形態で説明したように、ステージ１～ステージ４の各キャリブレーションは、２個の互いに独立な容量Ｃｉ１、Ｃｉ２についてのキャリブレーションからなる。容量Ｃｉ１についての補正量の算出は、容量Ｃｉ２についての補正量に依存せず、容量Ｃｉ２についての補正量の算出も、容量Ｃｉ１についての補正量に依存しないからである。容量Ｃｉ１、Ｃｉ２についてのそれぞれのキャリブレーションを要素キャリブレーションと呼ぶことにする。
　本実施の形態では、キャリブレーション部３０は、１個のステージの２個の要素キャリブレーションを１個のインターバル期間で実行できない場合には、複数のインターバル期間で、１個のステージの２個の要素キャリブレーションを実行する。
　図１０は、第５の実施形態におけるキャリブレーションを実行するタイミングを説明するための図である。
　図１０に示すように、第１のインターバル期間において、システム制御部１は、ステージ４のキャリブレーションを実行できる時間だけタイミング信号を活性化する。キャリブレーション部３０は、ステージ４のキャリブレーションを実行する。
　第２のインターバル期間において、システム制御部１は、ステージ３のキャリブレーションを実行できる時間だけタイミング信号を活性化する。キャリブレーション部３０は、ステージ３のキャリブレーションを実行する。
　第３のインターバル期間において、システム制御部１は、ステージ２のキャリブレーションを実行できる時間だけタイミング信号を活性化する。キャリブレーション部３０は、ステージ２のキャリブレーションを実行する。
　第４のインターバル期間において、システム制御部１は、ステージ１の容量Ｃｉ１についての要素キャリブレーション（ステージ１Ａ）を実行できる時間だけタイミング信号を活性化する。キャリブレーション部３０はステージ１の容量Ｃｉ１についての要素キャリブレーションを実行する。
　第５のインターバル期間において、システム制御部１は、ステージ１の容量Ｃｉ２についての要素キャリブレーション（ステージ１Ｂ）を実行できる時間だけタイミング信号を活性化する。キャリブレーション部３０はステージ１の容量Ｃｉ２についての要素キャリブレーションを実行する。
　以上によって、各インターバル期間が短い場合でも、フォアグランドキャリブレーションを実現できる。
　［第６の実施形態］
　第６の実施形態では、システム制御部１が、インターバル期間に収まるように、実行するキャリブレーションおよび要素キャリブレーションのステージを管理する。キャリブレーション部３０は、システム制御部１でスケジューリングされた順序に従って、各インターバル期間に、１個以上のステージのキャリブレーションまたは要素キャリブレーションを実行する。
　図１１は、第６の実施形態におけるキャリブレーションを実行するタイミングを説明するための図である。
　図１１に示すように、第１のインターバル期間において、システム制御部１は、ステージ４のキャリブレーションの実行タイミングを指定する信号ＣＬ４をキャリブレーション部３０に送り、キャリブレーション部３０は、ステージ４のキャリブレーションを実行する。
　第２のインターバル期間において、システム制御部１は、ステージ３のキャリブレーションの実行タイミングを指定する信号ＣＬ３をキャリブレーション部３０に送り、キャリブレーション部３０は、ステージ３のキャリブレーションを実行する。
　第３のインターバル期間において、システム制御部１は、ステージ２のキャリブレーションの実行タイミングを指定する信号ＣＬ２をキャリブレーション部３０に送り、キャリブレーション部３０は、ステージ２のキャリブレーションを実行する。
　第４のインターバル期間において、システム制御部１は、ステージ１の容量Ｃｉ１についての要素キャリブレーション（ステージ１Ａ）の実行タイミングを指定する信号ＣＬ１Ａをキャリブレーション部３０に送り、キャリブレーション部３０は、ステージ１の容量Ｃｉ１についての要素キャリブレーションを実行する。
　第５のインターバル期間において、システム制御部１は、ステージ１の容量Ｃｉ２についての要素キャリブレーション（ステージ１Ｂ）の実行タイミングを指定する信号ＣＬ１Ｂをキャリブレーション部３０に送り、キャリブレーション部３０は、ステージ１の容量Ｃｉ２についての要素キャリブレーションを実行する。
　［第７の実施形態］
　第７の実施形態では、キャリブレーション部３０は、各インターバル期間に、可能な限り多くの要素キャリブレーションを順次実行をし、各インターバル期間内にキャリブレーションが終了しなかった要素キャリブレーションについては、キャリブレーションの途中結果の情報を破棄して、次のインターバル期間にキャリブレーションを最初から再実行する。
　図１２は、第７の実施形態におけるキャリブレーションを実行するタイミングを説明するための図である。
　第１のインターバル期間では、キャリブレーション部３０は、タイミング信号の活性化にしたがって、ステージ４のキャリブレーションを実行する。その後、キャリブレーション部３０は、ステージ３のキャリブレーションの実行中にタイミング信号の非活性化によって、ステージ３のキャリブレーションを中止し、途中結果の情報を破棄する。
　第２のインターバル期間では、キャリブレーション部３０は、タイミング信号の活性化にしたがって、ステージ３のキャリブレーションを最初から実行する。その後、キャリブレーション部３０は、ステージ２のキャリブレーションの実行中にタイミング信号の非活性化によって、ステージ２のキャリブレーションを中止し、途中結果の情報を破棄する。
　第３のインターバル期間では、キャリブレーション部３０は、タイミング信号の活性化にしたがって、ステージ２のキャリブレーションを最初から実行する。ステージ２のキャリブレーションの終了後、タイミング信号が非活性化される。
　第４のインターバル期間では、キャリブレーション部３０は、タイミング信号の活性化にしたがって、ステージ１の容量Ｃｉ１についての要素キャリブレーション（ステージ１Ａ）を実行する。ステージ１Ａのキャリブレーションの終了後、タイミング信号が非活性化される。
　第５のインターバル期間では、キャリブレーション部３０は、タイミング信号の活性化にしたがって、ステージ１の容量Ｃｉ２についての要素キャリブレーション（ステージ１Ｂ）を実行する。その後、キャリブレーション部３０は、ステージ４のキャリブレーションの実行中にタイミング信号の非活性化によって、ステージ４のキャリブレーションを中止し、途中結果の情報を破棄する。
　第６のインターバル期間では、キャリブレーション部３０は、タイミング信号の活性化にしたがって、ステージ４のキャリブレーションを最初から実行する。
　［第８の実施形態］
　第８の実施形態では、キャリブレーション部３０は、各インターバル期間に、可能な限り多くの要素キャリブレーションまたはステージのキャリブレーションを順次実行をし、各インターバル期間内にキャリブレーションが終了しなかった要素キャリブレーションまたはステージのキャリブレーションについては、キャリブレーションの途中結果の情報を保存して、次のインターバル期間に途中結果の情報を用いて、キャリブレーションを再開する。途中結果の情報として保持するものとして、たとえばカウンタ５４の値、レジスタＡおよびレジスタＢの格納値がある。
　図１３は、第８の実施形態におけるキャリブレーションを実行するタイミングを説明するための図である。
　第１のインターバル期間では、キャリブレーション部３０は、タイミング信号の活性化にしたがって、ステージ４のキャリブレーションを実行する。その後、キャリブレーション部３０は、ステージ３のキャリブレーションの実行中にタイミング信号の非活性化によって、ステージ３のキャリブレーションを中止し、途中結果の情報を保持する。
　第２のインターバル期間では、キャリブレーション部３０は、タイミング信号の活性化にしたがって、ステージ３のキャリブレーションの途中結果の情報を用いて、ステージ３のキャリブレーションを途中から再開する。その後、キャリブレーション部３０は、ステージ２のキャリブレーションの実行中にタイミング信号の非活性化によって、ステージ２のキャリブレーションを中止し、途中結果の情報を保持する。
　第３のインターバル期間では、キャリブレーション部３０は、タイミング信号の活性化にしたがって、ステージ２のキャリブレーションの途中結果の情報を用いて、ステージ２のキャリブレーションを途中から再開する。その後、キャリブレーション部３０は、ステージ１Ａのキャリブレーションの実行中にタイミング信号の非活性化によって、ステージ１Ａのキャリブレーションを中止し、途中結果の情報を保持する。
　第４のインターバル期間では、キャリブレーション部３０は、タイミング信号の活性化にしたがって、ステージ１Ａのキャリブレーションの途中結果の情報を用いて、ステージ１Ａのキャリブレーションを途中から再開する。その後、キャリブレーション部３０は、ステージ１Ｂのキャリブレーションを実行し終了後、タイミング信号が非活性化される。
　第５のインターバル期間では、キャリブレーション部３０は、タイミング信号の活性化にしたがって、ステージ４のキャリブレーションを実行する。その後、キャリブレーション部３０は、ステージ３のキャリブレーションの実行中にタイミング信号の非活性化によって、ステージ３のキャリブレーションを中止し、途中結果の情報を保持する。
　［第９の実施形態］
　第１～第８の実施形態では、キャリブレーション部３０は、すべてのインターバル期間において、いずれかのステージのキャリブレーションを実行したが、本実施の形態では、キャリブレーション部３０は、少なくとも１つのインターバル期間において、いずれのステージのキャリブレーションも実行しない。
　図１４は、第９の実施形態におけるキャリブレーションを実行するタイミングを説明するための図である。
　図１４に示すように、第４のインターバル期間および第５のインターバル期間では、いずれのステージのキャリブレーションも実行しない。
　以上のように、本実施の形態によれば、キャリブレーションを実行しないインターバル期間でパイプラインＡＤＣを休ませることができるため、消費電力を低減することができる。
　［第１０の実施形態］
　図１５は、第１０の実施形態のパイプラインＡ／Ｄコンバータシステムの構成図である。
　図１５の構成が、図１の構成と相違する点は、キャリブレーション部３３である。
　キャリブレーション部３３は、立ち上げ時においては、容量Ｃｉ１についてのキャリブレーションを実行して初期補正量を求め、容量Ｃｉ２についてのキャリブレーションを実行して初期補正量を求める。キャリブレーション部３３は、インターバル期間においては、容量Ｃｉ１についてだけキャリブレーションを実行して補正量を求める。この補正量と立ち上げ時において求めた、容量Ｃｉ１についての初期補正量との差分補正量を求める。
　このようにした理由は、誤差要因が、固定要因（素子固有の要因および容量のばらつきなど）と、変動要因（温度変動による速度特性の変化など）に分けられることに着目したからである。前者の要因については、電源投入時や、スリープからの復帰時などの、立ち上がり期間で補正量を計算し、後者の要因については、インターバル時間で補正量を測定する。変動要因については、容量Ｃｉ１と容量Ｃｉ２について共通であるとし、容量Ｃｉ１についてのみ補正量を求める。
　キャリブレーション部３０は、通常動作時には、立ち上がり期間に求めた複数の初期補正量のそれぞれと差分補正値とを加算して得られる値に基づいて、パイプラインＡＤＣ５０の出力を補正する。
　キャリブレーション部３３は、測定部１９１と、ステージ１用メモリ１５１と、ステージ２用メモリ１６８と、ステージ３用メモリ１６９と、ステージ４用メモリ１７０と、補正部３４とを備える。
　測定部５２は、第１の実施形態と同様の平均化部５３と、レジスタＡと、レジスタＢと、減算部５７に加えて、減算部３９と、測定値メモリ４０とを備える。
　測定値メモリ４０は、ステージ１Ｃｉ１用メモリ４１と、ステージ２Ｃｉ１用メモリ４３と、ステージ３Ｃｉ１用メモリ４５と、ステージ４Ｃｉ１用メモリ４７とを含む。
　ステージ１Ｃｉ１用メモリ４１は、ステージ１の容量Ｃｉ１の立ち上げ時のキャリブレーション時において、容量Ｃｉ１を電圧ＶＲＭで充電したときの補正部３４の出力値の平均値Ｄ１１１と、ステージ１の容量Ｃｉ１の立ち上げ時のキャリブレーション時において、容量Ｃｉ１を電圧ＶＲＴで充電したときの補正部３４の出力値の平均値Ｄ１１２を記憶する。
　ステージ２Ｃｉ１用メモリ４３は、ステージ２の容量Ｃｉ１の立ち上げ時のキャリブレーション時において、容量Ｃｉ１を電圧ＶＲＭで充電したときの補正部３４の出力値の平均値Ｄ２１１と、ステージ２の容量Ｃｉ１の立ち上げ時のキャリブレーション時において、容量Ｃｉ１を電圧ＶＲＴで充電したときの補正部３４の出力値の平均値Ｄ２１２を記憶する。
　ステージ３Ｃｉ１用メモリ４５は、ステージ３の容量Ｃｉ１の立ち上げ時のキャリブレーション時において、容量Ｃｉ１を電圧ＶＲＭで充電したときの補正部３４の出力値の平均値Ｄ３１１と、ステージ３の容量Ｃｉ１の立ち上げ時のキャリブレーション時において、容量Ｃｉ１を電圧ＶＲＴで充電したときの補正部３４の出力値の平均値Ｄ３１２を記憶する。
　ステージ４Ｃｉ１用メモリ４７は、ステージ４の容量Ｃｉ１の立ち上げ時のキャリブレーション時において、容量Ｃｉ１を電圧ＶＲＭで充電したときの補正部３４の出力値の平均値Ｄ４１１と、ステージ４の容量Ｃｉ１の立ち上げ時のキャリブレーション時において、容量Ｃｉ１を電圧ＶＲＴで充電したときの補正部３４の出力値の平均値Ｄ４１２を記憶する。
　減算部３９は、インターバル期間のキャリブレーションに平均化部５３から出力される平均値と、測定値メモリ４９の格納値とを減算して、レジスタＡまたはレジスタＢに記憶する。
　減算部３９は、ステージ１の容量Ｃｉ１のインターバル期間のキャリブレーション時において、容量Ｃｉ１を電圧ＶＲＭで充電したときの補正部３４の出力値の平均値からステージ１Ｃｉ１用メモリ４１の格納値Ｄ１１１を減算して、レジスタＡに記憶する。減算部３９は、ステージ１の容量Ｃｉ１のインターバル期間のキャリブレーション時において、容量Ｃｉ１を電圧ＶＲＴで充電したときの補正部３４の出力値の平均値からステージ１Ｃｉ１用メモリ４１の格納値Ｄ１１２を減算して、レジスタＢに記憶する。
　減算部３９は、ステージ２の容量Ｃｉ１のインターバル期間のキャリブレーション時において、容量Ｃｉ１を電圧ＶＲＭで充電したときの補正部３４の出力値の平均値からステージ２Ｃｉ１用メモリ４３の格納値Ｄ２１１を減算して、レジスタＡに記憶する。減算部３９は、ステージ２の容量Ｃｉ１のインターバル期間のキャリブレーション時において、容量Ｃｉ１を電圧ＶＲＴで充電したときの補正部３４の出力値の平均値からステージ２Ｃｉ１用メモリ４３の格納値Ｄ２１２を減算して、レジスタＢに記憶する。
　減算部３９は、ステージ３の容量Ｃｉ１のインターバル期間のキャリブレーション時において、容量Ｃｉ１を電圧ＶＲＭで充電したときの補正部３４の出力値の平均値からステージ３Ｃｉ１用メモリ４５の格納値Ｄ３１１を減算して、レジスタＡに記憶する。減算部３９は、ステージ３の容量Ｃｉ１のインターバル期間のキャリブレーション時において、容量Ｃｉ１を電圧ＶＲＴで充電したときの補正部３４の出力値の平均値からステージ３Ｃｉ１用メモリ４５の格納値Ｄ３１２を減算して、レジスタＢに記憶する。
　減算部３９は、ステージ４の容量Ｃｉ１のインターバル期間のキャリブレーション時において、容量Ｃｉ１を電圧ＶＲＭで充電したときの補正部３４の出力値の平均値からステージ４Ｃｉ１用メモリ４７の格納値Ｄ４１１を減算して、レジスタＡに記憶する。減算部３９は、ステージ４の容量Ｃｉ１のインターバル期間のキャリブレーション時において、容量Ｃｉ１を電圧ＶＲＴで充電したときの補正部３４の出力値の平均値からステージ４Ｃｉ１用メモリ４７の格納値Ｄ４１２を減算して、レジスタＢに記憶する。
　ステージ１用メモリ１５１は、ステージ１の補正量を記憶する。ステージ１用メモリ１５１は、Ｃｉ１用メモリ１５３と、Ｃｉ２用メモリ１５４と、Ｃｉ１用過渡状態書込メモリ１５２と、Ｃｉ１用読出メモリ１５５とを含む。
　Ｃｉ１用メモリ１５３は、ステージ１の容量Ｃｉ１の立ち上げ期間のキャリブレーション時において、減算部５７から出力される初期補正量を記憶する。Ｃｉ２用メモリ１５４は、ステージ１の容量Ｃｉ２の立ち上げ期間のキャリブレーション時において、減算部５７から出力される初期補正量を記憶する。
　Ｃｉ１用過渡状態書込メモリ１５２は、ステージ１の容量Ｃｉ１のインターバル期間のキャリブレーション時において、減算部５７から出力される差分補正量を記憶する。Ｃｉ１用過渡状態書込メモリ１５２内の差分補正量は、ステージ１のキャリブレーションが終了後に、次のキャリブレーションおよび通常動作における補正量を求めるために、Ｃｉ１用読出メモリ１５５に転送される。Ｃｉ１用読出メモリ１５５の差分補正量は、補正部３４に出力されて、キャリブレーションおよび通常動作時に利用される。
　ステージ２用メモリ１６８は、ステージ２の補正量を記憶する。ステージ２用メモリ１６８は、Ｃｉ１用メモリ１５７と、Ｃｉ２用メモリ１５８と、Ｃｉ１用過渡状態書込メモリ１５６と、Ｃｉ１用読出メモリ１５９とを含む。
　Ｃｉ１用メモリ１５７は、ステージ２の容量Ｃｉ１の立ち上げ期間のキャリブレーション時において、減算部５７から出力される初期補正量を記憶する。Ｃｉ２用メモリ１５８は、ステージ２の容量Ｃｉ２の立ち上げ期間のキャリブレーション時において、減算部５７から出力される初期補正量を記憶する。
　Ｃｉ１用過渡状態書込メモリ１５６は、ステージ２の容量Ｃｉ１のインターバル期間のキャリブレーション時において、減算部５７から出力される差分補正量を記憶する。Ｃｉ１用過渡状態書込メモリ１５６内の差分補正量は、ステージ１のキャリブレーションが終了後に、次のキャリブレーションおよび通常動作における補正量を求めるために、Ｃｉ１用読出メモリ１５９に転送される。Ｃｉ１用読出メモリ１５９の差分補正量は、補正部３４に出力されて、キャリブレーションおよび通常動作時に利用される。
　ステージ３用メモリ１６９は、ステージ３の補正量を記憶する。ステージ３用メモリ１６９は、Ｃｉ１用メモリ１６１と、Ｃｉ２用メモリ１６２と、Ｃｉ１用過渡状態書込メモリ１６０と、Ｃｉ１用読出メモリ１６３とを含む。
　Ｃｉ１用メモリ１６１は、ステージ３の容量Ｃｉ１の立ち上げ期間のキャリブレーション時において、減算部５７から出力される初期補正量を記憶する。Ｃｉ２用メモリ１６２は、ステージ３の容量Ｃｉ２の立ち上げ期間のキャリブレーション時において、減算部５７から出力される初期補正量を記憶する。
　Ｃｉ１用過渡状態書込メモリ１６０は、ステージ３の容量Ｃｉ１のインターバル期間のキャリブレーション時において、減算部５７から出力される差分補正量を記憶する。Ｃｉ１用過渡状態書込メモリ１６０内の差分補正量は、ステージ１のキャリブレーションが終了後に、次のキャリブレーションおよび通常動作における補正量を求めるために、Ｃｉ１用読出メモリ１６３に転送される。Ｃｉ１用読出メモリ１６３の差分補正量は、補正部３４に出力されて、キャリブレーションおよび通常動作時に利用される。
　ステージ４用メモリ１７０は、ステージ４の補正量を記憶する。ステージ４用メモリ１７０は、Ｃｉ１用メモリ１６５と、Ｃｉ２用メモリ１６６と、Ｃｉ１用過渡状態書込メモリ１６４と、Ｃｉ１用読出メモリ１６７とを含む。
　Ｃｉ１用メモリ１６５は、ステージ４の容量Ｃｉ１の立ち上げ期間のキャリブレーション時において、減算部５７から出力される初期補正量を記憶する。Ｃｉ２用メモリ１６６は、ステージ４の容量Ｃｉ２の立ち上げ期間のキャリブレーション時において、減算部５７から出力される初期補正量を記憶する。
　Ｃｉ１用過渡状態書込メモリ１６４は、ステージ４の容量Ｃｉ１のインターバル期間のキャリブレーション時において、減算部５７から出力される差分補正量を記憶する。Ｃｉ１用過渡状態書込メモリ１６４内の差分補正量は、ステージ１のキャリブレーションが終了後に、次のキャリブレーションおよび通常動作における補正量を求めるために、Ｃｉ１用読出メモリ１６７に転送される。Ｃｉ１用読出メモリ１６７の差分補正量は、補正部３４に出力されて、キャリブレーションおよび通常動作時に利用される。
　補正部３４は、第１の実施形態と同様の選択部７８，８０，８２，８４と、有効化部７９，８１，８３，８５と、加算部８６に加えて、加算部３５，３６，３７，３８とを含む。
　加算部３５は、選択部７８の出力とＣｉ１用読出メモリ１５５の格納値とを加算して、有効化部７９へ出力する。加算部３６は、選択部８０の出力とＣｉ１用読出メモリ１５９の格納値とを加算して、有効化部８１へ出力する。加算部３７は、選択部８２の出力とＣｉ１用読出メモリ１６３の格納値とを加算して、有効化部８３へ出力する。加算部３８は、選択部８４の出力とＣｉ１用読出メモリ１６７の格納値とを加算して、有効化部８５へ出力する。
　［第１１の実施形態］
　図１６は、第１１の実施形態のパイプラインＡ／Ｄコンバータシステムの構成図である。図１６の構成が図１の構成と相違する点は、キャリブレーション部３２における測定部８７である。
　測定部８７は、図１と同様に、平均化部５３、レジスタＡ、レジスタＢ、減算部５７を備える。
　減算部５７は、減算結果をテンポラリメモリ８８に保存する。
　テンポラリメモリ８８は、ステージ１Ｃｉ１用メモリ８９、ステージ１Ｃｉ２用メモリ９０、ステージ２Ｃｉ１用メモリ９１、ステージ２Ｃｉ２用メモリ９２、ステージ３Ｃｉ１用メモリ９３、ステージ３Ｃｉ２用メモリ９４、ステージ４Ｃｉ１用メモリ９５、ステージ４Ｃｉ２用メモリ９６とを含む。
　ステージ１Ｃｉ１用メモリ８９は、ステージ１の容量Ｃｉ１について減算部５７から出力された補正量の最新のｎ回分のデータを記憶する。ステージ１Ｃｉ２用メモリ９０は、ステージ１の容量Ｃｉ２について減算部５７から出力された補正量の最新のｎ回分のデータを記憶する。ステージ２Ｃｉ１用メモリ９１は、ステージ２の容量Ｃｉ１について減算部５７から出力された補正量の最新のｎ回分のデータを記憶する。ステージ２Ｃｉ２用メモリ９２は、ステージ２の容量Ｃｉ２について減算部５７から出力された補正量の最新のｎ回分のデータを記憶する。ステージ３Ｃｉ１用メモリ９３は、ステージ３の容量Ｃｉ１について減算部５７から出力された補正量の最新のｎ回分のデータを記憶する。ステージ３Ｃｉ２用メモリ９４は、ステージ３の容量Ｃｉ２について減算部５７から出力された補正量の最新のｎ回分のデータを記憶する。ステージ４Ｃｉ１用メモリ９５は、ステージ４の容量Ｃｉ１について減算部５７から出力された補正量の最新のｎ回分のデータを記憶する。ステージ４Ｃｉ２用メモリ９６は、ステージ４の容量Ｃｉ２について減算部５７から出力された補正量の最新のｎ回分のデータを記憶する。
　移動平均部９７は、ステージ１の容量Ｃｉ１についてのキャリブレーション時には、ステージ１Ｃｉ１用メモリ８９に格納されたｎ回分の補正量の線形加重移動平均を計算して、計算結果でＣｉ１用書込メモリ５９の格納値を更新する。移動平均部９７は、ステージ１の容量Ｃｉ２についてのキャリブレーション時には、ステージ１Ｃｉ２用メモリ９０に格納されたｎ回分の補正量の線形加重移動平均を計算して、計算結果でＣｉ２用書込メモリ６１の格納値を更新する。移動平均部９７は、ステージ２の容量Ｃｉ１についてのキャリブレーション時には、ステージ２Ｃｉ１用メモリ９１に格納されたｎ回分の補正量の線形加重移動平均を計算して、計算結果でＣｉ１用書込メモリ６４の格納値を更新する。移動平均部９７は、ステージ２の容量Ｃｉ２についてのキャリブレーション時には、ステージ２Ｃｉ２用メモリ９２に格納されたｎ回分の補正量の線形加重移動平均を計算して、計算結果でＣｉ２用書込メモリ６６の格納値を更新する。移動平均部９７は、ステージ３の容量Ｃｉ１についてのキャリブレーション時には、ステージ３Ｃｉ１用メモリ９３に格納されたｎ回分の補正量の線形加重移動平均を計算して、計算結果でＣｉ１用書込メモリ６９の格納値を更新する。移動平均部９７は、ステージ３の容量Ｃｉ２についてのキャリブレーション時には、ステージ３Ｃｉ２用メモリ９４に格納されたｎ回分の補正量の線形加重移動平均を計算して、計算結果でＣｉ２用書込メモリ７１の格納値を更新する。移動平均部９７は、ステージ４の容量Ｃｉ１についてのキャリブレーション時には、ステージ４Ｃｉ１用メモリ９５に格納されたｎ回分の補正量の線形加重移動平均を計算して、計算結果でＣｉ１用書込メモリ７４の格納値を更新する。移動平均部９７は、ステージ４の容量Ｃｉ２についてのキャリブレーション時には、ステージ４Ｃｉ２用メモリ９６に格納されたｎ回分の補正量の線形加重移動平均を計算して、計算結果でＣｉ２用書込メモリ７６の格納値を更新する。
　上述の線形加重移動平均では、現在に近い順からａｎ、ａｎ－１，・・・，ａ１のデータが格納されている場合に、｛ｎ×ａｎ＋（ｎ－１）×ａｎ－１＋・・・＋１×ａ１｝／（１＋２＋・・・＋ｎ）が計算される。
　以上のように、本実施の形態では、移動平均によってノイズの影響を低減することができる。その結果、測定部によって、第１の実施形態で５００回の測定で平均値を算出していたのに対して、本実施の形態では、５００回よりも少ない回数の測定で平均値を算出するようにすることができる。
　なお、本実施の形態では、線形加重移動平均を用いたが、これの代わりに単純移動平均を用いることとしてもよい。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１　システム制御部、２　ＳＡＤＣ、３　ＭＤＡＣ、４　基準電圧生成部、５　エンコーダ、６ａ，６ｂ　ＭＤＡＣ用デコーダ、７ａ，７ｂ，７ｃ，７ｄ　比較部、５０　パイプラインＡＤＣ、５１　エラー補正回路、３０，３２，３３　キャリブレーション部、３１，３４　補正部、５２，８７，１９１　測定部、５８，１５１　ステージ１用メモリ、６３，１６８　ステージ２用メモリ、６８，１６９　ステージ３用メモリ、７３，１７０　ステージ４用メモリ、５８，８０，８２，８４　選択部、７９，８１，８３，８５　有効化部、３５，３６，３７，３８，８６　加算部、５３　平均化部、５４　カウンタ、３９，５７　減算部、４０　測定値メモリ、８８　テンポラリメモリ、４１，８９，　ステージ１Ｃｉ１用メモリ、９０　ステージ１Ｃｉ２用メモリ、４３，９１　ステージ２Ｃｉ１用メモリ、９２　ステージ２Ｃｉ２用メモリ、４５，９３　ステージ３Ｃｉ１用メモリ、９４　ステージ３Ｃｉ２用メモリ、４７，９５　ステージ４Ｃｉ１用メモリ、９６　ステージ４Ｃｉ２用メモリ、９７　移動平均部、５９，６４，６９，７４　Ｃｉ１用書込メモリ、６０，６５，７０，７５　Ｃｉ１用読出メモリ、６１，６６，７１，７６　Ｃｉ２用書込メモリ、６２，６７，７２，７７　Ｃｉ２用読出メモリ、１５３，１５７，１６１，１６５　Ｃｉ１用メモリ、１５４，１５８，１６２，１６６　Ｃｉ２用メモリ、１５２，１５６，１６０，１６４　Ｃｉｎ用過渡状態書込メモリ、１５５，１５９，１６３，１６７　Ｃｉ１用読出メモリ、Ａ，Ｂ　レジスタ、Ｃｉ１，Ｃｉ２，Ｃｆ１，Ｃｆ２　容量、２０１～２０９，２１１～２１６，２３２，２３３　スイッチ、２００　増幅器。

Claims (18)

  1. 　アナログ信号をデジタル信号に変換するパイプラインＡ／Ｄコンバータシステムであって、
    　縦列接続された複数のステージを含むパイプラインＡ／Ｄコンバータと、
    　２個以上のステージを対象にフォアグランドキャリブレーションを実行するキャリブレーション部とを備え、
    　前記キャリブレーション部は、立ち上がり期間以外の１個以上のアイドル期間において、１個以上のステージのフォアグランドキャリブレーションを実行する、パイプラインＡ／Ｄコンバータシステム。
  2. 　前記１個以上のアイドル期間にフォアグランドキャリブレーションを実行する１個以上のステージは、前記立ち上がり期間にフォアグランドキャリブレーションを実行する２個以上のステージの一部分である、請求項１記載のパイプラインＡ／Ｄコンバータシステム。
  3. 　前記１個以上のアイドル期間にフォアグランドキャリブレーションを実行する１個以上のステージは、前記縦列接続された複数のステージのうち、初段のステージである、請求項２記載のパイプラインＡ／Ｄコンバータシステム。
  4. 　前記１以上のアイドル期間にフォアグランドキャリブレーションを実行する１個以上のステージは、前記縦列接続された複数のステージのうち、初段のステージを含み、かつ連続した２個以上のステージである、請求項２記載のパイプラインＡ／Ｄコンバータシステム。
  5. 　前記キャリブレーション部は、前記連続した２個以上のステージのキャリブレーションを、初段ステージから遠い方のステージから順番に実行する、請求項４記載のパイプラインＡ／Ｄコンバータシステム。
  6. 　前記キャリブレーション部は、前記連続した２個以上のステージのキャリブレーションを１個のアイドル期間で実行できない場合には、複数のアイドル期間で、前記２個以上のステージのキャリブレーションを実行する、請求項４記載のパイプラインＡ／Ｄコンバータシステム。
  7. 　キャリブレーションする対象のステージと、キャリブレーションのタイミングを制御するシステム制御部を備え、
    　前記キャリブレーション部は、前記システム制御部で指定されたタイミングに従って、各アイドル期間に、１個以上のステージのキャリブレーションを実行する、請求項４記載のパイプラインＡ／Ｄコンバータシステム。
  8. 　前記キャリブレーション部は、各アイドル期間に、可能な限り多くのステージのキャリブレーションを順次実行をし、前記各アイドル期間内にキャリブレーションが終了しなかったステージについては、キャリブレーションの途中結果を破棄して、次のアイドル期間にキャリブレーションを最初から再実行する、請求項４記載のパイプラインＡ／Ｄコンバータシステム。
  9. 　前記１以上のアイドル期間にフォアグランドキャリブレーションを実行する１個以上のステージのうち、少なくとも１個のステージのキャリブレーションは、互いに独立な複数の要素キャリブレーションからなり、
    　前記キャリブレーション部は、１個のステージの複数個の要素キャリブレーションを１個のアイドル期間で実行できない場合には、複数のアイドル期間で、前記１個のステージの複数個の要素キャリブレーションを実行する、請求項４記載のパイプラインＡ／Ｄコンバータシステム。
  10. 　要素キャリブレーションの対象と、キャリブレーションのタイミングを制御するシステム制御部を備え、
    　前記キャリブレーション部は、前記システム制御部で指定されたタイミングに従って、各アイドル期間に、１個以上の要素キャリブレーションを実行する、請求項９記載のパイプラインＡ／Ｄコンバータシステム。
  11. 　前記キャリブレーション部は、各アイドル期間に、可能な限り多くの要素キャリブレーションを順次実行をし、前記各アイドル期間内にキャリブレーションが終了しなかった要素キャリブレーションについては、キャリブレーションの途中結果の情報を破棄して、次のアイドル期間にキャリブレーションを最初から再実行する、請求項９記載のパイプラインＡ／Ｄコンバータシステム。
  12. 　前記キャリブレーション部は、各アイドル期間に、可能な限り多くの要素キャリブレーションまたはステージのキャリブレーションを順次実行をし、前記各アイドル期間内にキャリブレーションが終了しなかった要素キャリブレーションまたはステージのキャリブレーションについては、キャリブレーションの途中結果の情報を保存して、次のアイドル期間に前記途中結果の情報を用いて、キャリブレーションを再開する、請求項９記載のパイプラインＡ／Ｄコンバータシステム。
  13. 　前記キャリブレーション部は、すべてのアイドル期間において、いずれかのステージのキャリブレーションを実行する、請求項１に記載のパイプラインＡ／Ｄコンバータシステム。
  14. 　前記キャリブレーション部は、少なくとも１つのアイドル期間において、いずれのステージのキャリブレーションも実行しない、請求項１に記載のパイプラインＡ／Ｄコンバータシステム。
  15. 　前記キャリブレーション部は、
    　キャリブレーションの実行によって得られた補正量を記憶する第１の記憶部と、
    　初段のステージの終了後に、前記第１の記憶部に記憶された補正量が転送される第２の記憶部とをさらに備え、
    　前記キャリブレーション部は、前記第２の記憶部内の補正量に基づいて、前記パイプラインＡ／Ｄコンバータの出力を補正する、請求項１記載のパイプラインＡ／Ｄコンバータシステム。
  16. 　前記キャリブレーション部は、
    　過去の１回以上のキャリブレーションで得られた補正量を記憶する記憶部を備え、
    　前記キャリブレーション部は、最新のキャリブレーションで得られた補正量と、過去の１回以上のキャリブレーションで得られた補正量を入力とする関数を用いて、補正量を算出する、請求項１記載のパイプラインＡ／Ｄコンバータシステム。
  17. 　前記キャリブレーション部は、
    　過去の１回以上のキャリブレーションで得られた補正量を記憶する記憶部をさらに備え、
    　前記キャリブレーション部は、最新のキャリブレーションで得られた補正量と、前記記憶部に記憶されている過去の１回以上のキャリブレーションで得られた補正量との移動平均によって、補正量を算出する、請求項１記載のパイプラインＡ／Ｄコンバータシステム。
  18. 　前記１以上のアイドル期間にフォアグランドキャリブレーションを実行する１個以上のステージのうち、少なくとも１個のステージのキャリブレーションは、互いに独立な複数の要素キャリブレーションからなり、
    　前記キャリブレーション部は、前記立ち上がり期間に、前記複数の要素キャリブレーションのうちのすべてを実行して、複数の初期補正量を求め、前記アイドル期間に、前記複数の要素キャリブレーションのうちの１つを実行し、実行によって得られた補正量と、前記複数の初期補正量の中の実行した要素キャリブレーションと関連する初期補正量との差分補正量を求め、
    　前記キャリブレーション部は、通常動作時には、前記立ち上がり期間に求めた複数の初期補正量のそれぞれと前記差分補正量とを加算して得られる値に基づいて、前記パイプラインＡ／Ｄコンバータの出力を補正する、請求項１に記載のパイプラインＡ／Ｄコンバータシステム。
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