JP5458046B2 - パイプライン型ａ／ｄ変換器、パイプライン型ａ／ｄ変換器用校正装置 - Google Patents

Description

本発明は、パイプライン型Ａ／Ｄ変換器、パイプライン型Ａ／Ｄ変換器用校正装置に係り、特に、Ａ／Ｄ変換器における残余出力の出力頻度を使ってＡ／Ｄ変換器を校正する校正装置を備えたパイプライン型Ａ／Ｄ変換器、このパイプライン型Ａ／Ｄ変換器用校正装置に関する。

パイプライン型Ａ／Ｄ変換器（以下、パイプラインＡＤＣとも記す）では、動作環境の温度や内蔵される半導体素子の特性のばらつき等によってその精度や直線性が損なわれる可能性がある。このため、パイプラインＡＤＣの特性を補正する、キャリブレーションが行われている。パイプラインＡＤＣのキャリブレーションの従来技術としては、例えば、非特許文献１が挙げられる。

パイプラインＡＤＣのキャリブレーションは、後段のステージに入力される残余出力を使って直前の段のステージにおいて生じる誤差を修正するように行われる。各ステージにおいて生じる誤差のうち、線形の誤差は増幅器利得誤差、コンパレータオフセット、コンデンサの不整合等によって生じ得る。また、非特許文献１に記載されたキャリブレーションは、パイプラインＡＤＣの動作のバックグランドで行われている。

図８、図９は、非特許文献１に記載された従来技術を説明するための図である。キャリブレーションでは、ランダムジェネレータによって２つのモード（モード１、モード２）のうちのいずれかがステージに設定されるように切り替わる。２つのモードが切り替わる順番はランダムであるが、総合的に２つのモードがおおよそ同じ回数設定されるようになっている。

図８（ａ）〜（ｃ）は、パイプラインＡＤＣの複数のステージにおける、入力信号Ｖinのデジタル変換の特性を示した図である。図示したように、各ステージにおいて、入力信号Ｖinは、出力信号Ｖoutが入力信号Ｖinに対して一定の傾きを持つように変換される。出力信号Ｖoutが信号Ｖinの上昇に伴って繰返し下がるのは、入力信号Ｖinが複数のセグメントに分割されて演算処理されるためである。

図中、実線で示した直線はモード１における入力信号Ｖinと出力信号Ｖoutの関係を示し、破線で示した直線はモード２における入力信号Ｖinと出力信号Ｖoutを示している（図８（ａ））。ステージが適正に調整されている場合、図８（ｂ）に示したように、同じ入力信号Ｖinに対するモード１の出力信号とモード２の出力信号の差分ｈは予め設定されている所定の値になる。しかし、デジタル変換の誤差が大きくなると、図８（ｃ）のようにｈの値が所定の値と相違するようになる。パイプラインＡＤＣのキャリブレーションは、実際ｈの値を測定し、測定されたｈを使って正確な誤差を算出するために行われる。

図９（ａ）、（ｂ）、（ｃ）は、非特許文献１に記載されているｈの値を求める方法を説明するための図である。図９（ａ）、（ｂ）、（ｃ）の縦軸は出力信号（コード）の値を示し、横軸は入力信号Ｖinを示している。従来技術では、ランダムジェネレータ（ＲＮＧ）によってステージの電圧変換モードをモード１とモード２とに切り替える。非特許文献１では、そのとき出力されるコードを判定するとともに、同じ値のコードが出力される回数をコードごとにカウントしている。コードの１つについてのカウント数を、図９（ａ）中ではＣＨ（ｑ）中の「ｎ」によって表している。図９（ａ）に示した例では、入力信号Ｖqに対応してコードｑが出力された回数がｎ回であることが分かる。

図９（ｂ）に示したように、モード１の信号とモード２の信号とは同じ確率になるように入力されることから、入力信号Ｖinがｎ回入力された場合、モード１のコードのカウント数とモード２のコードのカウント数とはおおよそｎ／２になると考えられる。図９（ｂ）に示した例では、第１モードの入力信号Ｖqに対応するカウント数ｎ／２と、入力信号Ｖqに対するカウント数がｎ／２になるコードｒを検出し、コードｑとコードｒとの差分をｈであると判断する。

また、従来技術では、図９（ｃ）のように、コードｒの周辺に複数のカウンタを設け、より多数のサンプルをコードｑと比較することによって、統計的に有意なコードｒを検出してｈの値を求めている。

IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.38, NO.12, DECEMBER 2003 "A 12-bit 75-MS/s Pipelined ADC Using Open-Loop Residue Amplification" Boris Murmann and Bernhard E. Boser

しかしながら、上記した非特許文献１に記載された従来技術は、図９（ｃ）に示したように、コードのカウント数が記録されるメモリやレジスタが必要になる。非特許文献１に記載された技術では、コードｒの精度を高めるため、より多くのカウント数をカウントすることが必要である。このため、メモリ等のサイズはｈ検出の精度に応じて大きくなる。
さらに、パイプラインＡＤＣでは、入力信号Ｖinの範囲を複数のセグメントに区切って演算処理を行っている。このため、図９に示した処理を複数のセグメントの全てについて行う場合、メモリ等の数が増加し、ＡＤＣにおけるキャリブレーション用の構成をいっそう大型化し、演算にかかる負荷を大きくすることになる。
本発明は、上記した点に鑑みてなされたものであり、回路規模が小型であって、演算にかかる負荷が小さく、そのうえＡ／Ｄ変換器を高い精度で補正できるパイプライン型Ａ／Ｄ変換器の校正装置、この校正装置を備えたＡ／Ｄ変換器を提供することを目的とする。

本発明の一態様によるパイプライン型Ａ／Ｄ変換器は、アナログ信号をＡ／Ｄ変換するＡ／Ｄ変換器（例えば図２に示したサブＡ／Ｄ変換器２０１）を含み、Ａ／Ｄ変換後の残余出力をそれぞれ後段に出力する複数のステージ回路（例えば図１に示したステージ１０１ａ〜１０１ｆ）と、複数の前記ステージ回路の少なくとも一つにおいて発生したデジタル変換に関する誤差を補正する補正回路（例えば図５に示した誤差計測回路１０４）と、を含むパイプライン型Ａ／Ｄ変換器であって、前記Ａ／Ｄ変換器を、前記アナログ信号を第１デジタル信号に変換する第１モードと、または前記アナログ信号を第２デジタル信号に変換する第２モードとが、おおよそ等しい確率で設定されるように繰り返し設定するモード設定回路（例えば図１に示したランダムジェネレータ１０２）を備え、前記補正回路は、前記Ａ／Ｄ変換器に、前記第１モードにおいて出力される前記第１デジタル信号の第１参照値及び前記第２モードにおいて出力される前記第２デジタル信号の第２参照値を設定する参照値設定回路（例えば図５に示したレジスタ３０４、３０５）と、前記モード設定回路によって前記Ａ／Ｄ変換器が前記第１モードに設定されている場合、前記第１デジタル信号を前記第１参照値と比較する第１比較器と、前記モード設定回路によって前記Ａ／Ｄ変換器が前記第２モードに設定されている場合、前記第２デジタル信号を前記第２参照値と比較する第２比較器（例えば図５に示した比較器３０７）と、前記モード設定回路によって前記第１モード、前記第２モードの設定回数の合計が所定の回数に達した後、前記比較器の比較によって得られた前記第１デジタル信号と前記第１参照値との大小関係、及び前記第２比較器の比較によって得られた前記第２デジタル信号と前記第２参照値との大小関係に応じ、前記第１参照値及び前記第２参照値を調整する参照値調整回路（例えば図５に示したＡＮＤ回路３０８、３０９、ヒットアキュムレータ３１０）と、前記参照値調整回路による調整後の前記第１参照値と前記第２参照値との差分を、当該差分の仮想的な値から減算して誤差を算出する誤差算出回路（例えば図５に示した加算回路３１２、３１４）と、を含むことを特徴とする。

また、本発明のパイプライン型Ａ／Ｄ変換器は、上記した発明において、前記参照値調整回路が、前記第１参照値と一致する前記第１デジタル信号と、前記第２参照値と一致する前記第２デジタル信号とが等しい確率で出力されるように、前記第１参照値と前記第２参照値とを調整することが望ましい。
また、本発明のパイプライン型Ａ／Ｄ変換器は、上記した発明において、前記参照値調整回路が、前記第１比較器による比較の結果、前記第１デジタル信号が第１参照値以下である場合に前記第２参照値を増加するように調整し、前記第２比較器による比較の結果、前記第２デジタル信号が第２参照値以下である場合に前記第２参照値を減じるように調整することが望ましい。

また、本発明のパイプライン型Ａ／Ｄ変換器は、上記した発明において、前記参照値設定回路が、前記第１参照値が保存される第１レジスタ（例えば図５に示したレジスタ３０４）及び前記第２参照値が保存される第２レジスタ（例えば図５に示したレジスタ３０５）を含み、前記第１比較器（例えば図５に示した比較器３０６）は前記第１レジスタから前記第１参照値を入力して前記第１デジタル信号と比較し、前記第２比較器（例えば図５に示した比較器３０７）は前記第２レジスタから前記第２参照値を入力して前記第２デジタル信号と比較し、前記参照値調整回路は、前記Ａ／Ｄ変換器を前記第１モードに設定する信号及び前記第１比較器の出力信号を入力し、前記Ａ／Ｄ変換器が前記第１モードに設定され、かつ、前記第１参照値が前記デジタル信号以上の値を有することを示す信号を出力する第１論理回路（例えば図５に示したＡＮＤ回路３０８）と、前記Ａ／Ｄ変換器を前記第２モードに設定する信号及び前記第２比較器の出力信号を入力し、前記Ａ／Ｄ変換器が前記第２モードに設定され、かつ、前記第２参照値が前記デジタル信号以上の値を有することを示す信号を出力する第２論理回路（例えば図５に示したＡＮＤ回路３０９）と、前記第１論理回路から出力された信号が入力された場合にはカウント値が１つ増加され、前記第２論理回路から出力された信号が入力された場合にはカウント値が１つ減少されるアキュムレータカウンタを備え、前記第１論理回路及び前記第２論理回路からの信号の入力回数が所定の値に達した後、前記カウンタ値を前記第２参照値と加算するヒットアキュムレータ（例えば図５に示したヒットアキュムレータ３１０）とを含み、前記誤差算出回路は、前記第１レジスタに保存されている前記第１参照値を、前記第２レジスタに保存されている調整後の前記第２参照値から減算し、前記第１参照値と前記第２参照値との差分を出力する差分出力回路（例えば図５に示した加算回路３１２）を含み、前記差分出力回路から出力された差分を、予め設定された差分である仮想的な差分から減算して誤差を算出することが望ましい。

また、本発明のパイプライン型Ａ／Ｄ変換器は、上記した発明において、前記ステージ回路が、モード１において、Ｖout＝Ｖin±ｎ・Ｖref／２ （ｎ＝１、３、５…）の式によって入力された入力信号Ｖinを出力信号Ｖoutに変換し、モード２において、Ｖout＝Ｖin±ｎ・Ｖref （ｎ＝１、２、３…）の式によって入力された入力信号Ｖinを出力信号Ｖoutに変換することが望ましい。

また、本発明の一態様によるパイプライン型Ａ／Ｄ変換器用校正装置（例えば図５に示した誤差計測回路１０４）は、アナログ信号をＡ／Ｄ変換するＡ／Ｄ変換器（例えば図２に示したサブＡ／Ｄ変換器２０１）を含み、Ａ／Ｄ変換後の残余出力をそれぞれ後段に出力する複数のステージ回路（例えば図１に示したステージ１０１ａ〜１０１ｆ）の少なくとも一つ（例えば図１に示したステージ１０１ａ）において発生したデジタル変換に関する誤差を補正するパイプライン型Ａ／Ｄ変換器用校正装置であって、前記Ａ／Ｄ変換器が前記アナログ信号を第１デジタル信号に変換する第１モードに設定されている場合に前記第１デジタル信号を前記第１参照値と比較する第１比較器と、前記Ａ／Ｄ変換器が前記アナログ信号を第２デジタル信号に変換する第２モードに設定されている場合に前記第２デジタル信号を前記第２参照値と比較する第２比較器（例えば図５に示した比較器３０７）と、前記Ａ／Ｄ変換器が前記第１モード、前記第２モードのいずれに設定されているかを判定するモード判定回路（例えば図５に示したＡＮＤ回路３０８、３０９）と、前記第１モード、前記第２モードの設定回数の合計が所定の回数に達した後、前記第１比較器の比較によって得られた前記第１デジタル信号と前記第１参照値との大小関係、及び前記第２比較器の比較によって得られた前記第２デジタル信号と前記第２参照値との大小関係と、前記モード判定回路によって判定された前記第１モードまたは前記第２モードの別と、に応じて、前記第１参照値及び前記第２参照値を調整する参照値調整回路（例えば図５に示したヒットアキュムレータ３１０）と、前記参照値調整回路による調整後の前記第１参照値と前記第２参照値との差分を、当該差分の仮想的な値から減算して誤差を算出する誤差算出回路（例えば図５に示した加算回路３１２、３１４、レジスタ３１３）と、を含むことを特徴とする。

本発明は、任意に２つの参照値を設定し、設定された参照値をステージから出力される残余出力の値及びその出力頻度（確率）に応じて更新することによって参照値を適正な値に調整している。このような本発明は、最初に設定された参照値を繰返し更新するため、最初に参照値が設定された記憶装置だけを使って適正な参照値を得ることができる。したがって、本発明は、従来のパイプライン型Ａ／Ｄ変換器の校正装置が備える記憶装置の記憶領域の数を少なくし、記憶装置全体の記憶容量を低減することができる。

また、本発明は、記憶装置の記憶領域や記憶容量を低減することにより、記憶されるデータ量が少なくなって、校正にかかる演算の処理時間や動作時間を短縮することができる。このため、本発明は、Ａ／Ｄ変換のバックグラウンドでパイプライン型Ａ／Ｄ変換器を校正することに適したパイプライン型Ａ／Ｄ変換器を提供することができる。
さらに、このようなことから、本発明は、頻繁にパイプライン型Ａ／Ｄ変換器を校正することができるので、半導体装置の特性ばらつきによって生じる誤差ばかりでなく、環境温度等の変化によって生じる誤差を繰返し校正し、常に誤差を把握してパイプライン型Ａ／Ｄ変換器の出力を適正に補正することができる。

すなわち、本発明は、回路規模が小型であって、演算にかかる負荷が小さく、そのうえＡ／Ｄ変換器を高い精度で補正できるパイプライン型Ａ／Ｄ変換器の校正装置、この校正装置を備えたＡ／Ｄ変換器を提供することができる。

本発明の一実施形態のパイプライン型Ａ／Ｄ変換器の全体を説明するための図である。 図１に示したステージ１０１ａの構成を説明するための回路図である。 図２に示したサブＡ／Ｄ変換器をより具体的に説明するための図である。 図１に示した誤差計測回路を説明するための図である。 図４に示した誤差推定回路を説明するための図である。 図５に示したヒットアキュムレータによる参照値の調整の処理を具体的に説明するための図である。 本発明の一実施形態の参照値ｍ、参照値ｎの調整方法を説明するためのフローチャートである。 非特許文献１に記載された従来技術を説明するための図である。 非特許文献１に記載された従来技術を説明するための他の図である。

以下、本発明の一実施形態のパイプライン型Ａ／Ｄ変換器（パイプラインＡＤＣ）の校正装置（以下、単に校正装置とも記す）、パイプライン型Ａ／Ｄ変換器について説明する。
（パイプラインＡＤＣ）
図１は、本実施形態のパイプラインＡＤＣの全体を説明するための図である。
図示したパイプラインＡＤＣは、複数（６個）のステージ１０１ａ〜１０１ｆを備えている。ステージ１０１ａには入力信号Ｖinが入力されていて、ステージ１０１ｂ〜１０１ｆには直前のステージから入力されたアナログ信号である残余出力が入力される。各ステージは残余出力をデジタル化し、デジタルされなかったアナログ信号は残余出力Ａresidueとしてさらに後段のステージに出力される。

このようなステージを複数段直列に接続することにより、パイプラインＡＤＣに入力されたアナログ信号を変換したデジタル信号では、より上位ビットから順にデジタル値が決定される。
また、図１に示したパイプラインＡＤＣは、ステージ１０１ｂ〜１０１ｆから出力された各ビットのデジタル信号を結合及び調整する結合・調整回路１０５と、結合、調整されたデジタル信号を計測された誤差を使ってさらに調整し、ステージ１０１ａから出力された出力信号Ｄout1と結合する結合・調整回路１０６と、結合、調整後のデジタル信号をさらに補正するデジタル補正回路１０７と、を備えている。

さらに、図１に示したパイプラインＡＤＣは、ステージ１０１ａにおいて発生するデジタル変換の誤差を計測する誤差計測回路１０４を備えている。結合・調整回路１０６による調整やデジタル補正回路１０７による補正は、誤差計測回路１０４によって計測された誤差に基づいて行われる。誤差計測回路１０４は、本実施形態のパイプライン型Ａ／Ｄ変換器用校正装置として機能する。

Ａ／Ｄ変換器のキャリブレーションを行う場合、ランダムジェネレータ１０２はシフト信号shft（図中ｓｈｆｔと記す）を発生し、ステージ１０１ａに入力する。シフト信号shftが入力されることにより、ステージ１０１ａの電圧変換モードはモード１またはモード２にランダムに設定される。ランダムジェネレータ１０２がステージ１０１ａをモード１、モード２に切り替えて設定する順番はランダムであるものの、充分な回数ステージ１０１ａの電圧変換モードが切り替えられたとき、モード１、モード２はそれぞれ５０％の確率でステージ１０１ａに設定される。

本実施形態では、モード１が入力信号Ｖinを、入力信号Ｖinの値に対して一定の傾きを有する直線で表される出力信号Ｖoutに変換するモードであり、モード２は入力信号Ｖinを、モード１で得られる直線を入力信号Ｖinの方向に１／２周期シフトさせた直線で表される出力信号に変換するモードである（図８（ａ）参照）。つまり、本実施形態のモード１は、アナログの入力信号Ｖinを式（１）を使ってアナログの出力信号Ｖoutに変換し、モード２はアナログの入力信号Ｖinを、式（２）を使ってアナログの出力信号Ｖoutに変換する。なお、式（１）、（２）中のＶrefは、１セグメントの電圧の範囲であって、後述するようにサブＡ／Ｄ変換器の比較器に設定される参照電圧である。

モード１： Ｖout＝Ｖin±ｎ・Ｖref／２ （ｎ＝１、３、５…） 式（１）
モード２： Ｖout＝Ｖin±ｎ・Ｖref （ｎ＝１、２、３…） 式（２）
ステージ１０１ａから出力された残余出力Ａresidueは、ステージ１０１ｂに入力信号Ｖinとして入力される。ステージ１０１ｂにおいて残余出力Ａresidueがデジタル化されることにより、ステージ１０１ｂからはデジタル信号Ｄout2が結合・調整回路１０５に出力される。

以上の処理がステージ１０１ｆまで繰り返されることにより、結合・調整回路１０５にはデジタル信号Ｄout2〜Ｄout6が結合・調整回路１０５に入力され、結合・調整回路１０５において結合される。結合されたデジタル信号Ｄout2〜Ｄout6は、結合調整回路１０６においてデジタル信号Ｄout1と結合され、多ビットのデジタル信号である残余出力Ｄresidueとなる。残余出力Ｄresidueは、誤差補正回路１０４におけるパイプラインＡＤＣの誤差の算出に利用される。

（ステージ回路）
図２は、図１に示したステージ１０１ａの構成を説明するための回路図である。図２に示したように、ステージ１０１ａは、入力信号Ｖinをデジタル変換するサブＡ／Ｄ変換器（図中、ＡＤＣと記す）２０１と、デジタル変換後のデジタル信号Ｄoutを再びアナログ化するＤ／Ａ変換器（図中ＤＡＣと記す）２０２と、Ｄ／Ａ変換器２０２から出力されたアナログ信号と、入力信号Ｖinの反転値とを加算してアナログ信号の残余出力Ａresidueを出力する加算回路２０４、残余出力Ｄresidueを増幅して次段のステージ１０１ｂに出力する増幅器２０３を備えている。なお、図２に示した残余出力Ａresidueは、式（１）、（２）のＶoutに相当する。

シフト信号shftは、サブＡ／Ｄ変換器２０１、Ｄ／Ａ変換器２０２に入力される。サブＡ／Ｄ変換器２０１、Ｄ／Ａ変換器２０２は、シフト信号shftによってランダムに切り替えられてモード１またはモード２に設定される。サブＡ／Ｄ変換器２０１、Ｄ／Ａ変換器２０２の切り替え回数は充分な回数であって、この回数においてモード１、モード２の出現回数はほぼ５０％ずつになる。

増幅器２０３からは、アナログ信号である残余出力Ａresidueが次段のステージ１０１ｂに出力される。また、サブＡ／Ｄ変換器２０１からはデジタルのセグメント出力信号Ｄoutsegが図１に示した誤差計測回路１０４に出力される。サブＡ／Ｄ変換器２０１によってデジタル変換されたデジタル信号Ｄout1は、分岐されて図１に示した結合・調整回路１０６に出力される。なお、セグメント出力信号Ｄoutsegとは、デジタル変換されたアナログ信号が存在する範囲（セグメント）を示すデジタル信号である。

図３は、図２に示したサブＡ／Ｄ変換器２０１をより具体的に説明するための図である。サブＡ／Ｄ変換器２０１は、参照電圧Ｖrefが保持される参照電圧保持回路３２１、参照電圧保持回路３２１と接続された複数の比較器３２２ａ〜３２２ｐによって構成されている。ステージ１０１ａは、図１に示したように、アナログ入力信号Ｖinを３ビットのデジタル信号に変換することから、８セット、１６個の比較器３２２ａ〜３２２ｐを備えている。なお、比較器の数はステージにおいてアナログ信号がデジタル変換されたデジタル信号のビット数によって決定される。

参照電圧保持回路３２１は、比較器３２２ａ〜３２２ｐの各々に参照電圧Ｖrefを入力する。比較器３２２ａ〜３２２ｐの各々に入力される参照電圧Ｖrefは、式（１）、（２）中の電圧Ｖrefを指している。比較器３２２ａ〜３２２ｐのうち、比較器３２２ａ、３２２ｃ、３２２ｅ、３２２ｇ、３２２ｉ、３２２ｋ、３２２ｍ、３２２ｏには、モード１の参照電圧Ｖrefが設定され、比較器３２２ｂ、３２２ｄ、３２２ｆ、３２２ｈ、３２２ｊ、３２２ｌ、３２２ｎ、３２２ｐには、モード２の参照電圧Ｖrefが設定される。

比較器３２２ａ、３２２ｃ、３２２ｅ、３２２ｇ、３２２ｉ、３２２ｋ、３２２ｍ、３２２ｏから出力された１または０の信号は、Ｄoutseg、Ｄout1としてサブＡ／Ｄ変換器２０１から出力される。比較器３２２ｂ、３２２ｄ、３２２ｆ、３２２ｈ、３２２ｊ、３２２ｌ、３２２ｎ、３２２ｐから出力された１または０の信号は、ＤoutsegとしてのみサブＡ／Ｄ変換器２０１から出力される。

比較器３２２ｂ、３２２ｄ、３２２ｆ、３２２ｈ、３２２ｊ、３２２ｌ、３２２ｎ、３２２ｐから出力された信号がＤoutsegとしてのみ出力される理由は、結合調整回路１０６は、モード２におけるＤout1に、図８（ｂ）、（ｃ）に示した差分ｈを加算または減算してモード２におけるＤout1が得られるからである。
以上の動作により、サブＡ／Ｄ変換器２０１のデジタル変換モードがモード１、モード２との間で切り替わる。

複数の比較器３２２によって入力信号Ｖinは多ビット（図１中のステージ回路１０１ａ〜１０１ｆに記したビット数）のデジタル信号Ｄout、Ｄoutsegに変換される。図２に示したように、出力信号ＤoutはＤ／Ａ変換器２０２及び図１に示した結合・調整回路１０６に出力される。また、セグメント出力信号Ｄoutsegは、図１に示した誤差計測回路１０４に入力される。

（パイプラインＡＤＣの校正装置）
図４は、図１に示した誤差計測回路１０４を説明するための図である。誤差計測回路１０４は、誤差計測の対象となるセグメントを選択するセグメント選択回路４１２、セグメント選択回路４１２と接続され、入力された残余出力Ｄresidueを使ってセグメントごとの誤差を推定する複数の誤差推定回路４１１、複数の誤差推定回路４１１によって推定された誤差ｃｏｒｒ0〜ｃｏｒｒFをＤoutseg、シフト信号shftに応じて選択し、補正値ｃｏｒｒを出力する誤差選択回路４１３を備えている。

セグメント選択回路４１３には、図１に示したランダムジェネレータ１０２から出力されるシフト信号shftが入力される。セグメント選択回路４１２は、サブＡ／Ｄ変換器２０１においてモード１が選択されたことを示すモード１選択信号、モード２が選択されたことを示すモード２選択信号を生成する。そして、複数のセグメントの各々に対応する誤差推定回路４１１を選択し、選択された誤差推定回路４１１にモード１選択信号、モード２選択信号を出力する。誤差選択回路４１１は、モード１選択信号、モード２選択信号にしたがってデジタル変換モードを判定する。そして、デジタル変換のモードに応じて入力された残余出力Ｄresidueをカウントする。

図５は、図４に示した誤差推定回路４１１を説明するための図である。なお、複数の誤差推定回路は、いずれも同様の構成を有している。
誤差推定回路４１１には、図４に示したモード１選択信号、モード２選択信号と、残余出力Ｄresidueとが入力される。図５では、サブＡ／Ｄ変換器２０１がモード１、モード２のいずれに設定されているかモード１選択信号、モード２選択信号によって誤差推定回路４１１が判別するこができる。

また、誤差推定回路４１１は、モード１において出力されるデジタル信号の参照値ｍを設定するレジスタ３０４、モード２において出力されるデジタル信号の参照値ｎを設定するレジスタ３０５、サブＡ／Ｄ変換器２０１がモード１に設定されている場合、デジタル信号を参照値ｍと比較し、サブＡ／Ｄ変換器２０１がモード２に設定されている場合、デジタル信号を参照値ｎと比較する比較器３０６、３０７と、比較器３０６、３０７の比較によって得られたデジタル信号と参照値ｍとの大小関係、デジタル信号と参照値ｎとの大小関係、サブＡ／Ｄ変換器２０１のデジタル変換モードの種別（モード１またはモード２）に応じ、参照値ｍ及び参照値ｎを調整するヒットアキュムレータ３１０、モード１、モード２の設定回数の合計が所定の回数に達した後、ヒットアキュムレータ３１０による調整後の参照値ｍと参照値ｎとの差分ｈを、この差分ｈの仮想的な値から減算して誤差を算出する加算回路３１４と、を含んでいる。なお、図中に示したレジスタ３１３には、差分の仮想的な値ｈidealが保存されている。

また、誤差推定回路４１１は、モード１、モード２が設定された合計の回数をカウントするＯＲ回路３０１、カウンタ３０２、合計の回数が予め定められた最大回数に達したか否かを判断する判断回路３０３を備えている。判断回路３０３において合計の回数と比較される最大回数は、誤差推定回路４１１によって算出される補正値を統計的に信頼するのに充分な回数である。誤差推定回路４１１は、さらに、ヒットアキュムレータ３１０から出力される参照値ｍ、参照値ｎを平均化するローパスフィルタ３１１を備えている。

また、誤差推定回路４１１では、モード１選択信号と比較器３０６から出力された信号とがＡＮＤ回路３０８に入力され、モード２選択信号と比較器３０７から出力された信号とがＡＮＤ回路３０９に入力される。ＡＮＤ回路３０８からはサブＡ／Ｄ変換器２０１がモード１に設定され、比較器３０６から「１」が出力されたときに「１」の信号が出力される。また、ＡＮＤ回路３０９からはサブＡ／Ｄ変換器２０１がモード２に設定され、比較器３０６から「１」が出力されたときに「１」の信号が出力される。

また、本実施形態では、参照値ｍ、ｎがヒットアキュムレータ３１０、ローパスフィルタ３１１によって調整、平均化された後、レジスタ３０４または３０５に書き戻される。レジスタ３０４、３０５に書き戻された参照値ｍ、ｎはそれぞれ加算回路３１２に出力され、加算回路３１２においてその差分が算出される。算出された差分は加算回路３１４に出力され、加算回路３１４において予め設定されている参照値ｍ、ｎの差分（ｈideal）と減算される。減算の結果が誤差ｃｏｒｒとして図１に示したデジタル補正回路１０７に出力される。

（参照値の調整）
図６は、図５に示したヒットアキュムレータ３１０による参照値の調整の処理を具体的に説明するための図である。図６（ａ）はレジスタ３０４、３０５に設定される参照値ｍ、ｎを説明するための図であって、図６（ｂ）は参照値ｍ、ｎの調整を説明するための図である。
図６（ａ）、（ｂ）は、いずれも縦軸に残余出力Ｄresidueを示し、横軸に該当エリアの該当モードにおいてＹ軸で示した残余出力Ｄresidueの値より小さい値が出力される確率を示している。縦軸に示した残余出力Ｄresidueのうち、参照値ｍはモード１において出力される残余出力Ｄresidueであって、参照値ｎはモード２において参照値ｍに対応する入力信号Ｖinに対応して出力される。参照値ｍ、参照値ｎは、いずれも調整前は任意の値に設定してよいが、おおよその予測される値に設定することによってより短時間のうちに適正な値に調整することができる。なお、参照値ｍ、参照値ｎの適正な値とは、値が等しい残余出力Ｄresidueがそれぞれ等しい確率（５０％ずつ）で出力される値をいう。

図６（ａ）、（ｂ）に示した例では、参照値ｍが５０％の確率で出力される値として固定され、参照値ｎが５０％以上の確率（例えば６０％）で出力されている。このような場合、本実施形態では、図６（ｂ）に示したように、参照値ｎが５０％の確率で出力されるＤoutsegに一致する値に調整される。
このような調整は、パイプラインＡＤＣが動作している間バックグラウンドとして継続して行われ、調整の途中では参照値ｎが出力確率が５０％になる残余出力Ｄresidueから外れる場合もある。しかし、パイプラインＡＤＣの動作を継続するにつれて、参照値ｎはそれぞれ出力確率が５０％のＤoutsegに収束されていく。本実施形態では、充分収束した（確定した）参照値ｍ、参照値ｎの差分を、図８に示した差分ｈとする。

図７は、以上説明した参照値ｍ、参照値ｎの調整方法を説明するためのフローチャートである。図示するように、誤差推定回路４１１は、図１に示したサブＡ／Ｄ変換器２０１から残余出力Ｄresidueを入力する（ステップＳ５０１）。続いて、入力された残余出力Ｄresidueが属するセグメント（入力電圧の範囲）を選択する（ステップＳ５０２）。セグメントが選択されると（ステップＳ５０２：Ｙｅｓ）、カウンタ３０２では「１」がカウントアップされる（ステップＳ５０３）。なお、セグメントが選択されなかった場合（ステップＳ５０２：Ｎｏ）、次の残余出力Ｄresidueが入力されるまで待機する。

次に、誤差推定回路４１１では、シフト信号shft及び比較器３０６、３０７の出力信号がＡＮＤ回路３０８、３０９に入力される。本実施形態では、比較器３０６の比較の結果参照値ｍが残余出力Ｄresidue以上である場合に「１」が、それ以外では「０」が」出力される。
また、比較器３０７の比較の結果参照値ｎが残余出力Ｄresidue以上である場合に「１」が、それ以外では「０」が」出力される。また、本実施形態では、サブＡ／Ｄ変換器２０１がモード１に設定される場合に「１」のシフト信号shftがＡＮＤ回路３０８に入力され、サブＡ／Ｄ変換器２０１がモード２に設定される場合に「１」のシフト信号shftがＡＮＤ回路３０９に入力されるものとする。

このようにすれば、モード１が設定されている場合にＡＮＤ回路３０８から「１」がヒットアキュムレータ３１０に入力され、モード２が設定されている場合にＡＮＤ回路３０９から「１」がヒットアキュムレータ３１０に入力される。このため、ヒットアキュムレータ３１０では、現在サブＡ／Ｄ変換器２０１がモード１またはモード２のどちらに設定されているかを判定することができる（ステップＳ５０４）。

サブＡ／Ｄ変換器２０１においてモード１が設定されている場合（ステップＳ５０４：Ｙｅｓ）、ヒットアキュムレータ３１０では、ＡＮＤ回路３０８、３０９から出力される信号により、現在の参照値ｍと残余出力Ｄresidueとが比較され、参照値ｍが残余出力Ｄresidue以上であるか否か判断される（ステップＳ５０５）、（ステップＳ５０７）。参照値ｍが残余出力Ｄresidue以上であれば（ステップＳ５０７：Ｙｅｓ）、ヒットアキュムレータ３１０では、アキュムレータ値が１単位増加される（ステップＳ５０９）。

なお、アキュムレータ値とは、ヒットアキュムレータ３１０において参照値ｍと残余出力Ｄresidueとの大小関係に応じて増減されるカウント値である。また、アキュムレータの「単位」とは、図６に示したように残余出力Ｄresidueの値を示す電圧の単位であれば、例えば「Ｖ」、「ｍｍＶ」、「ｐＶ」等のどのような値であってもよい。
ステップＳ５０７において参照値ｍが残余出力Ｄresidue以上でないと判断された場合（ステップＳ５０７：Ｎｏ）、誤差推定回路４１１には、新たに残余出力Ｄresidueが入力されて処理される。

一方、ステップＳ５０４において、サブＡ／Ｄ変換器２０１がモード１に設定されていない場合（ステップＳ５０４：Ｎｏ）、ヒットアキュムレータ３１０では、ＡＮＤ回路３０８、３０９から出力される信号により、現在の参照値ｎと残余出力Ｄresidueとが比較され、参照値ｎが残余出力Ｄresidue以上であるか否か判断される（ステップＳ５０６）、（ステップＳ５０８）。参照値ｎが残余出力Ｄresidue以上であれば（ステップＳ５０８：Ｙｅｓ）、ヒットアキュムレータ３１０では、アキュムレータ値が１単位減少される（ステップＳ５１０）。

また、本実施形態では、判断回路３０３によってカウンタ３０２のカウント数が最大回数に達したか否かが判断されている（ステップＳ５１１）。ステップＳ５１１において、カウンタ３０２のカウント数が最大回数に達したと判断された場合（ステップＳ５１１：Ｙｅｓ）、増加、または減少されたアキュムレータ値がローパスフィルタ３１１に入力され、平均化される（ステップＳ５１２）。平均化されたアキュムレータ値がレジスタ３０５に出力され、レジスタ３０５に記憶されている参照値ｎと加算されることによって参照値ｎが更新される（ステップＳ５１３）。

以上のように、本実施形態が算出すべき差分ｈは参照値ｍ、参照値ｎの差分で決まるため、参照値ｍ、参照値ｎそのものは問題にならない。このため、本実施形態は、上記したように、参照値ｍが残余出力Ｄresidueより大きい場合、参照値ｎが残余出力Ｄresidueより大きい場合のいずれにおいてもアキュムレータ値を増加または減少させることにより、参照値ｍ、参照値ｎの両方を残余出力Ｄresidueとの大小関係にしたがって増加、または減少させた場合と同じ結果を、より簡易に得ることができる。

さらに、本実施形態では、以上の処理によって測定された差分ｈ（図中、ｈmeansと記す）を仮想的な差分ｈ（図中、ｈidealと記す）から差し引いてデジタル変換の誤差が算出され（ステップＳ５１５）、処理が終了する。また、次のセグメントの参照値の調整に備え、カウンタ３０２のカウント値がリセットされ（ステップＳ５１４）、次のセグメントに属する入力信号Ｖinに対応する残余出力Ｄresidueが入力される。

一方、ステップＳ５１１においてカウンタ３０２のカウント数が最大回数に達していないと判断された場合（ステップＳ５１１：Ｎｏ）、サブＡ／Ｄ変換器２０１から新たな残余出力Ｄresidueが入力される。
以上説明した本実施形態によれば、任意に設定された参照値ｎを残余出力Ｄresidueの出現頻度に応じて調整することから、残余出力Ｄresidueを記憶しておくためのメモリ容量を従来技術よりも少なくすることができる。このため、本実施形態は、従来よりも回路規模が小型で安価なパイプラインＡＤＣ及びこのパイプラインＡＤＣの校正装置を提供することができる。

つまり、図９に示したように、従来技術では、サブＡ／Ｄ変換器から出力されるデジタル信号の出力回数を、デジタル信号の値ごとにカウントしていた。このため、従来技術では、キャリブレーションに多数の記憶装置が必要であった。このような従来技術に対し、以上説明した本実施形態は、基本的に参照値ｍ、参照値ｎが記憶される２つのメモリがあれば実現できるため、従来技術に比べて記憶装置の数や総合的な容量を低減することが明らかである。

また、以上説明した本実施形態は、演算に使用されるデータ量が少なくなることから、演算にかかる負荷を軽減するとともに演算速度を短縮することができる。さらに、本実施形態は、モード１の残余出力Ｄresidueとモード２の残余出力Ｄresidueとの差分ｈを簡易に検出することができるので、パイプラインＡＤＣの特性や動作環境に即した差分ｈをバックグラウンドで算出することに適している。

また、本実施形態は、以上説明した構成に限定されるものではない。例えば、本実施形態ではパイプラインＡＤＣのうちのステージ１０１ａにおいて発生する誤差を算出している。このような本実施形態では、他のステージの残余出力と残余出力Ｄresidueとの関係がステージ１０１ａの入力信号Ｖinと残余出力Ｄresidueとの関係と同様であれば、ステージ１０１において算出された誤差ｃｏｒｒを使って他のステージの誤差を補正することができる。

ただし、本実施形態は、他のステージにおいても同様に残余出力Ｄresidueの出力確率を使ってステージごとの誤差を算出するようにしてもよい。他のステージに本実施形態を適用する場合には、入力信号Ｖinに代えて前段のステージから出力される残余出力が使用される。

また、本実施形態のパイプラインＡＤＣの校正装置は、その具体的な回路構成が図５に示した回路に限定されるものではなく、残余出力Ｄresidueの出力確率を使って参照値ｍまたはｎを調整するものであれば、どのように構成されたものであってもよい。さらに、本実施形態では、参照値ｍを固定して参照値ｎを増減しているが、本実施形態はこのような構成に限定されるものではなく、参照値ｎを固定して参照値ｍを増減するものであってもよい。

本発明のパイプライン型Ａ／Ｄ変換器、パイプライン型Ａ／Ｄ変換器の校正装置は、校正装置の回路規模が小型であって、キャリブレーションにかかる演算処理の負荷を小さくすることが望ましいパイプライン型Ａ／Ｄ変換器、このパイプライン型Ａ／Ｄ変換器の校正装置に適用することができる。特に、本発明のパイプライン型Ａ／Ｄ変換器、パイプライン型Ａ／Ｄ変換器の校正装置は、環境温度によって誤差が生じやすい等、比較的高い頻度でキャリブレーションを行うことが望ましいパイプライン型Ａ／Ｄ変換器、この変換器の校正装置に適している。

１０１ａ〜１０１ｆ ステージ
１０２ ランダムジェネレータ
１０４ 誤差計測回路
１０５，１０６ 結合・調整回路
１０７ デジタル補正回路
２０１ サブＡ／Ｄ変換器
２０２ Ｄ／Ａ変換器
２０３ 増幅器
２０４ 加算回路
３０１ ＯＲ回路
３０２ カウンタ
３０３ 判断回路
３０４、３０５ レジスタ
３０６、３０７ 比較器
３０８、３０９ ＡＮＤ回路
３１０ ヒットアキュムレータ
３１１ ローパスフィルタ
３１２ 加算回路
３１４ 加算回路

Claims (6)

1. アナログ信号をＡ／Ｄ変換するＡ／Ｄ変換器を含み、Ａ／Ｄ変換後の残余出力をそれぞれ後段に出力する複数のステージ回路と、
   複数の前記ステージ回路の少なくとも一つにおいて発生したデジタル変換に関する誤差を補正する補正回路と、を含むパイプライン型Ａ／Ｄ変換器であって、
   前記Ａ／Ｄ変換器を、前記アナログ信号を第１デジタル信号に変換する第１モードと、または前記アナログ信号を第２デジタル信号に変換する第２モードとが、おおよそ等しい確率で設定されるように繰り返し設定するモード設定回路を備え、
   前記補正回路は、
   前記Ａ／Ｄ変換器に、前記第１モードにおいて出力される前記第１デジタル信号の第１参照値及び前記第２モードにおいて出力される前記第２デジタル信号の第２参照値を設定する参照値設定回路と、
   前記モード設定回路によって前記Ａ／Ｄ変換器が前記第１モードに設定されている場合、前記第１デジタル信号を前記第１参照値と比較する第１比較器と、
   前記モード設定回路によって前記Ａ／Ｄ変換器が前記第２モードに設定されている場合、前記第２デジタル信号を前記第２参照値と比較する第２比較器と、
   前記モード設定回路によって前記第１モード、前記第２モードの設定回数の合計が所定の回数に達した後、前記第１比較器の比較によって得られた前記第１デジタル信号と前記第１参照値との大小関係、及び前記第２比較器の比較によって得られた前記第２デジタル信号と前記第２参照値との大小関係に応じ、前記第１参照値及び前記第２参照値を調整する参照値調整回路と、
   前記参照値調整回路による調整後の前記第１参照値と前記第２参照値との差分を、当該差分の仮想的な値から減算して誤差を算出する誤差算出回路と、
   を含むことを特徴とするパイプライン型Ａ／Ｄ変換器。
2. 前記参照値調整回路は、
   前記第１参照値と一致する前記第１デジタル信号と、前記第２参照値と一致する前記第２デジタル信号とが等しい確率で出力されるように、前記第１参照値と前記第２参照値とを調整することを特徴とする請求項１に記載のパイプライン型Ａ／Ｄ変換器。
3. 前記参照値調整回路は、
   前記第１比較器による比較の結果、前記第１デジタル信号が第１参照値以下である場合に前記第２参照値を増加するように調整し、前記第２比較器による比較の結果、前記第２デジタル信号が第２参照値以下である場合に前記第２参照値を減じるように調整することを特徴とする請求項２に記載のパイプライン型Ａ／Ｄ変換器。
4. 前記参照値設定回路は、
   前記第１参照値が保存される第１レジスタ及び前記第２参照値が保存される第２レジスタを含み、
   前記第１比較器は前記第１レジスタから前記第１参照値を入力して前記第１デジタル信号と比較し、前記第２比較器は前記第２レジスタから前記第２参照値を入力して前記第２デジタル信号と比較し、
   前記参照値調整回路は、
   前記Ａ／Ｄ変換器を前記第１モードに設定する信号及び前記第１比較器の出力信号を入力し、前記Ａ／Ｄ変換器が前記第１モードに設定され、かつ、前記第１参照値が前記デジタル信号以上の値を有することを示す信号を出力する第１論理回路と、
   前記Ａ／Ｄ変換器を前記第２モードに設定する信号及び前記第２比較器の出力信号を入力し、前記Ａ／Ｄ変換器が前記第２モードに設定され、かつ、前記第２参照値が前記デジタル信号以上の値を有することを示す信号を出力する第２論理回路と、
   前記第１論理回路から出力された信号が入力された場合にはカウント値が１つ増加され、前記第２論理回路から出力された信号が入力された場合にはカウント値が１つ減少されるアキュムレータカウンタを備え、前記第１論理回路及び前記第２論理回路からの信号の入力回数が所定の値に達した後、前記カウンタ値を前記第２参照値と加算するヒットアキュムレータと、を含み、
   前記誤差算出回路は、
   前記第１レジスタに保存されている前記第１参照値を、前記第２レジスタに保存されている調整後の前記第２参照値から減算し、前記第１参照値と前記第２参照値との差分を出力する差分出力回路を含み、
   前記差分出力回路から出力された差分を、予め設定された差分である仮想的な差分から減算して誤差を算出することを特徴とする請求項３に記載のパイプライン型Ａ／Ｄ変換器。
5. 前記ステージ回路は、モード１において、
   Ｖout＝Ｖin±ｎ・Ｖref／２ （ｎ＝１、３、５…）
   の式によって入力された入力信号Ｖinを出力信号Ｖoutに変換し、
   モード２において、
   Ｖout＝Ｖin±ｎ・Ｖref （ｎ＝１、２、３…）
   の式によって入力された入力信号Ｖinを出力信号Ｖoutに変換することを特徴とする請求項１から４のいずれか１項に記載のパイプライン型Ａ／Ｄ変換器。
6. アナログ信号をＡ／Ｄ変換するＡ／Ｄ変換器を含み、Ａ／Ｄ変換後の残余出力をそれぞれ後段に出力する複数のステージ回路の少なくとも一つにおいて発生したデジタル変換に関する誤差を補正するパイプライン型Ａ／Ｄ変換器用校正装置であって、
   前記Ａ／Ｄ変換器が前記アナログ信号を第１デジタル信号に変換する第１モードに設定されている場合に前記第１デジタル信号を前記第１参照値と比較する第１比較器と、
   前記Ａ／Ｄ変換器が前記アナログ信号を第２デジタル信号に変換する第２モードに設定されている場合に前記第２デジタル信号を前記第２参照値と比較する第２比較器と、
   前記Ａ／Ｄ変換器が前記第１モード、前記第２モードのいずれに設定されているかを判定するモード判定回路と、
   前記第１モード、前記第２モードの設定回数の合計が所定の回数に達した後、前記第１比較器の比較によって得られた前記第１デジタル信号と前記第１参照値との大小関係及び前記第２比較器の比較によって得られた前記第２デジタル信号と前記第２参照値との大小関係と、前記モード判定回路によって判定された前記第１モードまたは前記第２モードの別と、に応じて、前記第１参照値及び前記第２参照値を調整する参照値調整回路と、
   前記参照値調整回路による調整後の前記第１参照値と前記第２参照値との差分を、当該差分の仮想的な値から減算して誤差を算出する誤差算出回路と、
   を含むことを特徴とするパイプライン型Ａ／Ｄ変換器用校正装置。

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