WO2013044582A1 - 一种半导体结构及其制造方法 - Google Patents

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尹海洲
朱慧珑
骆志炯
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    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]

Definitions

  • the present invention relates to the field of semiconductor technology, and more particularly to a semiconductor structure and a method of fabricating the same. Background technique
  • the three-dimensional device structure is formed by forming a semiconductor fin on a semiconductor-on-insulator (SOI) for forming a channel, forming a channel region in the middle of the semiconductor fin, forming a gate on the sidewall of the semiconductor fin, and forming a gate on the semiconductor fin Source/drain regions are formed at both ends of the sheet.
  • SOI semiconductor-on-insulator
  • a three-fin structure has been formed in a three-dimensional device structure, that is, two parallel semiconductor fins are formed on the SOI, and two parallel semiconductor fins are formed as fin-shaped channels to form two independent semiconductor devices, wherein The sidewalls of the two semiconductor fins are formed with respective gates on the mutually opposite sidewalls, and the sidewalls of the two semiconductor fins corresponding to each other are exposed. Therefore, it is desirable to expose the sidewalls of the two semiconductor fins. Process processing is performed to improve the performance of the semiconductor device. Summary of the invention
  • the invention provides a semiconductor structure and a manufacturing method thereof.
  • an inverted doped well structure on sidewalls corresponding to two semiconductor fins, the width of the source/drain depletion layer can be effectively reduced, thereby reducing the short trench. Road effect.
  • a method of fabricating a semiconductor structure comprising:
  • a semiconductor structure comprising a substrate, an insulating layer over the substrate, and semiconductor fins over the insulating layer, wherein:
  • the semiconductor fin includes first and second semiconductor fins that are parallel to each other; a dielectric film is present on a sidewall of the first semiconductor fin and the second semiconductor fin that face away from each other;
  • An inverted doped well structure is formed on sidewalls of the first semiconductor fin and the second semiconductor fin that correspond to each other.
  • the present invention has the following advantages: For a semiconductor structure having a double fin, source/drain depletion is effectively reduced by forming an inverted doped well structure on sidewalls corresponding to two semiconductor fins The width of the layer, thereby reducing the short channel effect and improving the performance of the semiconductor device.
  • FIG. 1 is a flow chart of a method of fabricating a semiconductor structure in accordance with the present invention
  • FIG. 2 through 9 are schematic cross-sectional views showing stages of fabricating a semiconductor structure in accordance with the flow shown in Fig. 1 in accordance with a preferred embodiment of the present invention
  • Figure 10 is a perspective view of the semiconductor structure shown in Figure 9.
  • the structure of the first feature described below "on" the second feature may include embodiments in which the first and second features are formed in direct contact, and may include additional features formed between the first and second features.
  • FIG. 2 to FIG. 10 are diagrams each showing a method of fabricating the semiconductor structure according to FIG. 1 according to an embodiment of the present invention. Schematic diagram of the stage.
  • step S101 a semiconductor substrate 100 is provided, an insulating layer 101 is formed on the semiconductor substrate 100, and a semiconductor substrate 102 is formed on the insulating layer 101.
  • a semiconductor substrate 100 is provided, and an insulating material and a semiconductor material are sequentially deposited on the semiconductor substrate 100 to form an insulating layer 101 and a semiconductor substrate 102.
  • the semiconductor substrate 100 is single crystal silicon.
  • the semiconductor substrate 100 may also include other basic semiconductors such as germanium.
  • the base layer 101 may further comprise a compound semiconductor such as silicon carbide, gallium arsenide, indium arsenide or indium phosphide.
  • the thickness of the semiconductor substrate 100 can be, but is not limited to, a few hundred microns, such as from a thickness ranging from 0.5 mm to 1.5 mm.
  • the material of the insulating layer 101 is silicon dioxide, silicon nitride or any other suitable insulating material.
  • the insulating layer 101 has a thickness ranging from 200 nm to 300 nm. Any of them.
  • the semiconductor substrate 102 is monocrystalline silicon. In an embodiment thereof, the semiconductor substrate 102 may further include other basic semiconductors or compound semiconductors. Wherein, the thickness of the semiconductor substrate 102 ranges from 50 nm to 100 nm. Preferably, the thickness of the semiconductor substrate 102 is consistent with the height of a semiconductor fin to be formed subsequently.
  • step S102 a sacrificial layer 200, and a sidewall 201 surrounding the sacrificial layer 200 are formed on the semiconductor substrate 102, and the semiconductor substrate 102 is etched by using the sidewall spacer 201 as a mask to form Semiconductor body 103.
  • a sacrificial layer 200 is formed on the semiconductor substrate 102, and a region of the semiconductor substrate 102 covered by the sacrificial layer 200 will be used to define two semiconductor fins to be formed. The distance between them.
  • the material of the sacrificial layer 200 includes silicon oxide, silicon nitride, and other suitable materials, and the thickness thereof ranges from 30 nm to 80 nm.
  • the method of forming the sacrificial layer is common knowledge well known to those skilled in the art and will not be described herein.
  • a sidewall 201 is formed around the sacrificial layer 200, and the spacer 201 material may be one of silicon nitride, silicon oxide, silicon oxynitride, silicon carbide, or any combination thereof.
  • the sidewall spacer 201 may have a multi-layer structure, which may be formed by a deposition-etching process, and has a thickness ranging from 5 nm to 40 nm, such as 10 nm, 20 nm, or 35 nm, wherein the thickness of the sidewall spacer 201 is to be subsequently generated. The thickness of the semiconductor fins.
  • the semiconductor substrate 102 is etched by using the sidewall spacer 201 as a mask, and under the sidewall spacer 201 and the sacrificial layer, a semiconductor substrate 103 is formed, wherein the semiconductor substrate is etched.
  • a suitable process such as dry etching and/or wet etching may be employed.
  • an oxide film 300 is formed on the sidewall of the semiconductor body 103.
  • an oxide film 300 is formed on the sidewall of the semiconductor substrate 103 under the sidewall spacer 201 by thermal oxidation, and the thickness range of the oxide film 300 is It is 7 nm to 10 nm.
  • the method of forming the oxide film 300 is not limited to the thermal oxidation method, and plasma oxidation or a high-temperature oxidation method of a perchloric acid solution or the like may be employed.
  • the material of the semiconductor body 103 is single crystal silicon
  • the oxide film 300 is silicon dioxide.
  • other different insulating films such as a nitride film, an oxynitride film, or any other dielectric film capable of achieving insulation protection may be formed.
  • step S104 the sacrificial layer 200 is removed, and the sacrificial layer is located.
  • the semiconductor body 103 below 200 forms a first semiconductor fin 210 and a second semiconductor fin 220.
  • the sacrificial layer 200 is selectively etched, the semiconductor substrate 103 is exposed, and then the sidewall spacer 201 is used as a mask, and the insulating layer 101 is used as an etch stop layer.
  • the exposed regions of the semiconductor body 103 are etched until the insulating layer 101 is exposed.
  • the etching may be performed by a suitable process such as dry etching and/or wet etching, and will not be described herein.
  • a semiconductor fin is formed under the sidewall spacer 201, and the semiconductor fin includes a first semiconductor fin 210 and a second semiconductor fin 220 that are parallel to each other, and each fin has two sidewalls. That is, the side wall 210-1 of the first semiconductor fin 210, the sidewall 210-2, and the sidewall 220-1 of the second semiconductor fin 220 and the sidewall 220-2, wherein the first semiconductor The sidewall 210-1 of the fin and the sidewall 220-1 of the second semiconductor fin are located inside the first semiconductor fin 210 and the second semiconductor fin 220 respectively, corresponding to each other, and the first semiconductor The sidewall 210-2 of the fin and the sidewall 220-2 of the second semiconductor fin are located outside the first semiconductor fin 210 and the second semiconductor fin 220, respectively, away from each other.
  • the first semiconductor fin 210 and/or the second semiconductor fin 220 have a thickness ranging from 5 nm to 40 nm and a height ranging from 50 nm to 100 nm. Taking the first semiconductor fin 210 as an example, the thickness refers to the first The distance between the sidewall 210-1 of the semiconductor fin 210 and the sidewall 210-2, which is the distance between the upper surface of the first semiconductor fin 210 and the insulating layer.
  • the sidewall spacers 201 are selectively removed, as shown in FIG.
  • the sidewall spacers 201 may also be removed after the subsequent formation of the inverted doped well structure.
  • step S105 an inverted doped well structure is formed on sidewalls corresponding to the first semiconductor fin 210 and the second semiconductor fin 220.
  • FIG. 10 is a perspective view of the semiconductor structure shown in FIG. 9), in the first semiconductor fin by a method such as selective epitaxial growth.
  • An epitaxial layer 310 is formed on the surface of the sidewall 210-1 and the sidewall 220-1 corresponding to the chip 210 and the second semiconductor fin 220, and has a thickness ranging from 10 nm to 20 nm, and is simultaneously doped in the epitaxial growth process.
  • the in-situ doping concentration is higher than the doping concentration in the first semiconductor fin 210 and the second semiconductor fin 220, thereby forming an ultra-steep inverted doped well structure.
  • the in-situ doping concentration is 5 ⁇ 1 ⁇ 18 -5 x l0 19 cm_ 3 .
  • the doping type of the epitaxial layer 310 is a P type; for a PMOS device, the epitaxial layer 310 is doped with an N type.
  • the ultra-steep inverted doped well structure facilitates thinning of the depletion layer, thereby effectively reducing the short channel effect.
  • Selective epitaxial growth and in-situ doping are all well known to those skilled in the art and will not be described herein;
  • a semiconductor structure having a double fin is formed, wherein, in two The sidewalls of the semiconductor fins corresponding to each other have an inverted doped well structure, and the inverted doped well structure can effectively reduce the width of the source/drain depletion layer, thereby reducing the short channel effect and improving the performance of the semiconductor device.
  • the semiconductor structure including a semiconductor substrate 100, an insulating layer 101 over the substrate, and the insulating layer Above the semiconductor fin 210, wherein the semiconductor fin includes first and second semiconductor fins 210 and 220 parallel to each other, in the dielectric film 300, in the first semiconductor fin 210 and The two semiconductor fins 220 have an inverted doped well structure on the mutually corresponding sidewalls.
  • the semiconductor substrate 100 is single crystal silicon. In other embodiments, the semiconductor substrate 100 may also include other basic semiconductors such as germanium. Alternatively, the base layer 101 may further include a compound semiconductor such as silicon carbide, gallium arsenide, indium arsenide or indium phosphide. Typically, the thickness of the semiconductor substrate 100 can be, but is not limited to, a few hundred microns, such as from a thickness ranging from 0.5 mm to 1.5 mm.
  • the insulating layer 101 is silicon dioxide, silicon nitride or any other suitable insulating material. Typically, the insulating layer 101 has a thickness ranging from 200 nm to 300 nm.
  • the material of the first semiconductor fin 210 and the second semiconductor fin 220 is any one of semiconductors included in the semiconductor substrate 100.
  • the first semiconductor fin 210 and the second semiconductor fin 220 are single crystal silicon.
  • the first semiconductor fin 210 and the second semiconductor fin 220 may further include other basic semiconductors or compound semiconductors.
  • Each of the fins has two sidewalls, that is, the sidewall 210-1 and the sidewall 210-2 of the first semiconductor fin 210, and the sidewall 220-1 of the second semiconductor fin 220.
  • the sidewall 220-2 wherein the sidewall 210-1 of the first semiconductor fin and the sidewall 220-1 of the second semiconductor fin are located at the first semiconductor fin 210 and the second semiconductor fin, respectively
  • the inner side of the first semiconductor fins and the side walls 220-2 of the second semiconductor fins are located on the first semiconductor fins 210 and the second semiconductor fins, respectively.
  • the first semiconductor fin 210 and the second semiconductor fin 220 have a thickness ranging from 5 nm to 40 nm and a height ranging from 50 nm to 100 nm. Taking the first semiconductor fin 210 as an example, the thickness refers to the first semiconductor fin.
  • a dielectric film 300 is present on the sidewall 210-2 and the sidewall 220-2 of the first semiconductor fin 210 and the second semiconductor fin 220 facing away from each other, and has a thickness ranging from 7 nm to 10 nm.
  • the material of the first semiconductor fin 210 and the second semiconductor fin 220 is single crystal silicon, and the oxide film 300 is silicon dioxide.
  • the dielectric film 300 may also be other different insulating films, such as a nitride film, an oxynitride film, or any other dielectric film capable of achieving insulation protection.
  • An epitaxial layer 310 is disposed on the sidewall 210-1 and the sidewall 220-1 of the first semiconductor fin 210 and the second semiconductor fin 220, and has a higher doping concentration than the first semiconductor fin 210 and The doping concentration in the second semiconductor fin 220 forms an ultra-steep inverted doped well structure.
  • the doping concentration of the epitaxial layer 310 is 5 X 10 18 -5 ⁇ 10 19 cm - 3 .
  • the doping type of the epitaxial layer 310 is a P type; for a PMOS device, the epitaxial layer 310 is doped with an N type.
  • the semiconductor structure provided by the present invention has a double fin structure, and has an inverted doped well structure on sidewalls corresponding to the two semiconductor fins, and the inverted doped well structure can effectively reduce the width of the source/drain depletion layer. Thereby reducing the short channel effect and improving the performance of the semiconductor device.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

提供了一种半导体结构及其制造方法。所述方法包括：提供半导体衬底（100），在所述半导体衬底(100）上形成绝缘层（101）、以及在该绝缘层（101）上形成半导体基底；在所述半导体基底上形成牺牲层、以及环绕所述牺牲层的侧墙，并以该侧墙为掩模刻蚀所述半导体基底，形成半导体基体；在所述半导体基体的侧壁上形成介质膜（300）；去除所述牺牲层、以及位于所述牺牲层下方的半导体基体，形成第一半导体鳍片（210）和第二半导体鳍片（220）；在所述第一半导体鳍片（210）和第二半导体鳍片（220）相对应的侧壁（210-1，220-1）上形成倒掺杂阱结构。

Description

一种半导体结构及其制造方法 优先权要求
本申请要求了 2011年 9月 30 日提交的、 申请号为 201110300840.6、 发明名称为 "一种半导体结构及其制造方法" 的中国专利申请的优先 权， 其全部内容通过引用结合在本申请中。 技术领域
本发明涉及半导体技术领域， 尤其涉及一种半导体结构及其制造方 法。 背景技术
在半导体技术中， 围绕如何实现全耗尽型器件的整体构思， 研发的 重心转向立体型器件结构。 立体型器件结构是在绝缘体上半导体 (SOI)上 形成半导体鳍片 （用于形成沟道） ， 在半导体鳍片的中间形成沟道区、 在半导体鳍片的侧壁形成栅极以及在半导体鳍片的两端形成源 /漏区。
当前， 立体型器件结构已出现双鳍结构， 即， 在 SOI上形成两个平 行的半导体鳍片， 并将两个平行的半导体鳍片作为鳍形沟道形成两个独 立的半导体器件， 其中， 两个半导体鳍片的相互背离的侧壁上形成有各自 的栅极， 而两个半导体鳍片相互对应的侧壁是暴露出来的， 因此， 希望可 以对两个半导体鳍片所暴露出来的側壁进行工艺处理， 以提高半导体器件 的性能。 发明内容
本发明提供了一种半导体结构及其制作方法， 通过在两个半导体 鳍片相互对应的侧壁形成倒掺杂阱结构， 可以有效地减小源 /漏耗尽层 的宽度， 从而降低短沟道效应。
根据本发明的一个方面， 提供了一种半导体结构的制作方法， 该 方法包括：
a) 提供半导体衬底， 在所述半导体衬底上形成绝缘层、 以友在该 绝缘层上形成半导体基底；
b) 在所迷半导体基底上形成牺牲层、以及环绕所迷牺牲层的側墙， 并以该所述侧墙为掩膜刻蚀所述半导体基底， 形成半导体基体；
C) 在所述半导体基体的侧壁上形成介质膜；
d) 去除所述牺牲层、以及位于所述牺牲层下方的所述半导体基体， 形成第一半导体鳍片和第二半导体鳍片；
e) 在所述第一半导体鳍片和第二半导体鳍片相对应的側壁上形成 倒掺杂阱结构。
根据本发明的另一个方面，还提供了一种半导体结构， 该半导体结构 包括衬底、位于该衬底之上的绝缘层、 以及位于该绝缘层之上的半导体鳍 片， 其中：
所述半导体鳍片包括相互平行的第一半导体鳍片和第二半导体鳍片； 在所述第一半导体鳍片和第二半导体鳍片相互背离的侧壁上存在介 质膜； 以及
在所述第一半导体鳍片和第二半导体鳍片相互对应的側壁上具有倒 掺杂阱结构。
与现有技术相比， 本发明具有如下优点： 对于具有双鳍的半导体 结构， 通过在两个半导体鳍片相互对应的側壁上形成倒掺杂阱结构， 有效地减小了源 /漏耗尽层的宽度， 从而降低了短沟道效应， 提高了半 导体器件的性能。 附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本 发明的其它特征、 目的和优点将会变得更明显。
图 1为根据本发明的半导体结构制造方法的流程图；
图 2至图 9为根据本发明的一个优选实施例按照图 1所示流程制造半 导体结构的各个阶段的剖面示意图； 以及
图 10为图 9所示的半导体结构的立体示意图。
附图中相同或相似的附图标记代表相同或相似的部件。 具体实施方式
为使本发明的目的、技术方案和优点更加清楚， 下面将结合附图对本 发明的实施例作详细描述。
下面详细描迷本发明的实施例， 所迷实施例的示例在附图中示出， 其 中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似 功能的元件。 下面通过参考附图描述的实施例是示例性的， 仅用于解释本 发明， 而不能解释为对本发明的限制。
下文的公开提供了许多不同的实施例或例子用来实现本发明的不同 结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。 当然， 它们仅仅为示例， 并且目的不在于限制本发明。 此外， 本发明可以 在不同例子中重复参考数字和 /或字母。 这种重复是为了简化和清楚的目 的， 其本身不指示所讨论各种实施例和 /或设置之间的关系。 此外， 本发 明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以 意识到其他工艺的可应用性和 /或其他材料的使用。 另外， 以下描述的第 一特征在第二特征之 "上"的结构可以包括第一和第二特征形成为直接接 触的实施例， 也可以包括另外的特征形成在第一和第二特征之间的实施 例， 这样第一和第二特征可能不是直接接触， 本文内所述的各种结构之 间的相互关系包含由于工艺或制程的需要所作的必要的延展， 例如， 术语 "垂直" 意指两平面之间的夹角与 90° 之差在工艺或制程允许的 范围内。
根据本发明的一个方面， 提供了一种半导体结构的制作方法， 如图 1 所示。 下面， 将结合图 2至图 10对图 1中半导体结构的制作方法进行 具体地描述， 其中， 图 2至图 10为根据本发明的一个实施例按照图 1 所示的半导体结构制作方法的各个阶段的剖面示意图。
首先， 在步骤 S 101 中， 提供半导体衬底 100， 在所述半导体衬底 100上形成绝缘层 101、 以及在该绝缘层 101上形成半导体基底 102。
具体地， 如图 2所示， 提供半导体衬底 100 , 在半导体衬底 100上 依次沉积绝缘材料以及半导体材料， 以形成绝缘层 101、 半导体基底 102。 其中， 在本实施例中， 所述半导体衬底 100为单晶硅。 在其他实施例中， 所述半导体衬底 100还可以包括其他基本半导体， 例如锗。 或者， 所述基 底层 101还可以包括化合物半导体， 例如， 碳化硅、 砷化镓、 砷化铟或者 磷化铟。典型地，所述半导体衬底 100的厚度可以约为但不限于几百微米， 例如从 0.5mm-1.5mm的厚度范围。
所述绝缘层 101的材料为二氧化硅、氮化硅或者其他任何适当的绝缘 材料， 典型地， 所述绝缘层 101的厚度范围为 200nm-300nm。 的任何一种。 在本实施例中， 所迷半导体基底 102为单晶硅。 在其 实施 例中， 所述半导体基底 102 还可以包括其他基本半导体或者化合物半导 体。 其中， 所述半导体基底 102的厚度范围为 50nm-100nm, 优选地， 所 述半导体基底 102的厚度与后续将要形成的半导体鳍片的高度一致。
接着， 执行步骤 S102, 在所述半导体基底 102上形成牺牲层 200、 以 及环绕所述牺牲层 200的侧墙 201 , 并以该所述侧墙 201为掩膜刻蚀所述 半导体基底 102， 形成半导体基体 103。
具体地， 如图 3所示， 首先， 在所述半导体基底 102上形成牺牲层 200, 所述半导体基底 102被该牺牲层 200所覆盖的区域将用于限定将要 形成的两个半导体鳍片之间的距离。 其中， 所述牺牲层 200的材料包括氧 化硅、 氮化硅以及其他适合的材料， 其厚度范围为 30nm-80nm。 形成所述 牺牲层的方法为本领域技术人员所公知的常识， 在此不再赘述。
接着， 如图 4所示， 形成环绕所述牺牲层 200的侧墙 201 , 所述侧 墙 201 材料可为氮化硅、 氧化硅、 氮氧化硅、 碳化硅中的一种或者其 任意组合， 側墙 201可以具有多层结构， 其可以通过包括沉积-刻蚀工 艺形成， 其厚度范围为为 5nm-40nm, 如 10nm、 20nm或 35nm, 其中， 所述侧墙 201的厚度即为后续将要生成的半导体鳍片的厚度。
然后， 如图 5所示， 以所述侧墙 201 为掩膜， 刻蚀所述半导体基 底 102， 在所述侧墙 201 以及牺牲层下方， 形成半导体基体 103 , 其中， 刻蚀所述半导体基底 102可以采用例如干法刻蚀和 /或湿法刻蚀等适合 的工艺。
在步骤 S103中 , 在所述半导体基体 103的侧壁上形成氧化膜 300。 具体地，如图 6所示，在形成半导体基体 103后，通过热氧化的方式， 在位于所述侧墙 201下方的半导体基体 103的侧壁上形成氧化膜 300， 该 氧化膜 300的厚度范围为 7nm-10nm。 此外， 形成氧化膜 300的方法不局 限于热氧化法， 还可采用等离子氧化或者高温的高氯酸溶液的氧化法等。 在本实施例中， 所述半导体基体 103的材料为单晶硅， 则所述氧化膜 300 为二氧化硅。对于本发明的其他实施例来说， 也可以形成其他的不同绝缘 膜， 例如氮化膜、 氮氧化膜或其他任何能够实现绝缘保护作用的介质膜。
接着， 执行步骤 S104, 去除所述牺牲层 200、 以及位于所述牺牲层
200下方的所述半导体基体 103 , 形成第一半导体鳍片 210和第二半导体 鳍片 220。 如图 7所示， 首先， 选择性刻蚀所述牺牲层 200, 暴露所述半导体基 体 103 , 然后， 以所述側墙 201为掩膜、 以及以所述绝缘层 101为刻蚀停 止层， 对所述半导体基体 103的暴露区域进行刻蚀， 直至暴露所述绝缘层 101。 其中， 刻蚀可以采用例如干法刻蚀和 /或湿法刻蚀等适合的工艺， 在 此不再赘述。 刻蚀结束后， 在所述側墙 201下方形成半导体鳍片， 该半导 体鳍片包括相互平行的第一半导体鳍片 210和第二半导体鳍片 220, 每个 鳍片均具有两个侧壁， 即， 所述第一半导体鳍片 210的側壁 210-1 侧壁 210-2, 以及所述笫二半导体鳍片 220的侧壁 220-1和侧壁 220-2, 其中， 所述笫一半导体鳍片的侧壁 210-1与所述第二半导体鳍片的侧壁 220-1位 于分别位于第一半导体鳍片 210和第二半导体鳍片 220的内侧，相互对应， 而所述第一半导体鳍片的侧壁 210-2与所述第二半导体鳍片的側壁 220-2 位于分别位于第一半导体鳍片 210和第二半导体鳍片 220的外侧，相互背 离。 所述第一半导体鳍片 210 和 /或第二半导体鳍片 220 的厚度范围为 5nm-40nm, 其高度的范围为 50nm-100nm, 以第一半导体鳍片 210为例， 所述厚度指第一半导体鳍片 210的侧壁 210-1和侧壁 210-2之间的距离， 所述高度指第一半导体鳍片 210上表面与绝缘层之间的距离。形成所述半 导体鳍片后， 选择性去除所述侧墙 201， 如图 8所示。 可选地， 所述侧墙 201也可以在后续形成倒掺杂阱结构后再去除。
最后， 在步骤 S105中， 在所述第一半导体鳍片 210和第二半导体 鳍片 220相对应的側壁上形成倒掺杂阱结构。
具体地， 如图 9和图 10所示（为清晰起见给出图 10 , 图 10为图 9 所示的半导体结构的立体示意图）， 通过例如选择性外延生长的方法在 所述第一半导体鳍片 210和笫二半导体鳍片 220相对应的侧壁 210-1 和侧壁 220-1的表面上形成外延层 310, 其厚度范围为 10nm-20nm, 在 外延生长过程中同时进行原位掺杂， 其中， 所述原位掺杂浓度要高于 第一半导体鳍片 210和第二半导体鳍片 220 中的掺杂浓度， 从而形成 超陡的倒掺杂阱结构， 在本实施例中， 所迷原位掺杂浓度为 5 χ 1θ18-5 x l019cm_3。 对于 NMOS器件， 所述外延层 310的掺杂类型为 P型； 对 于 PMOS器件， 所述外延层 310掺杂类型为 N型。 超陡的倒掺杂阱结 构利于减薄耗尽层， 从而有效地降低短沟道效应。 选择性外延生长以 及原位掺杂均为本领域的技术人员所公知的技术， 在此不再赘述;
在上迷步骤完成后， 形成了具有双鳍的半导体结构， 其中， 在两 个半导体鳍片相互对应的侧壁上具有倒掺杂阱结构， 该倒掺杂阱结构 可以有效地减小源 /漏耗尽层的宽度， 从而降低短沟道效应， 提高半导 体器件的性能。
根据本发明的另一个方面， 还提供了一种半导体结构， 如图 9 和 图 10所示， 该半导体结构包括半导体衬底 100、 位于该衬底之上的绝 缘层 101、 以及位于该绝缘层之上的半导体鳍片 210 , 其中， 所述半导 体鳍片包括相互平行的第一半导体鳍片 210和第二半导体鳍片 220 ,在 所介质膜 300，在所述第一半导体鳍片 210和第二半导体鳍片 220相互 对应的侧壁上具有倒掺杂阱结构。
所述的 "平行" ， 允许在半导体制造工艺允许的误差范围内基本 平行。
具体地， 在本实施例中， 所述半导体衬底 100 为单晶硅。 在其他 实施例中， 所述半导体衬底 100还可以包括其他基本半导体， 例如锗。 或者， 所述基底层 101 还可以包括化合物半导体， 例如， 碳化硅、 砷 化镓、 砷化铟或者磷化铟。 典型地， 所述半导体衬底 100 的厚度可以 约为但不限于几百微米， 例如从 0.5mm-1.5mm的厚度范围。
所述绝缘层 101 为二氧化硅、 氮化硅或者其他任何适当的绝缘材 料， 典型地， 所述绝缘层 101的厚度范围为 200nm-300nm。
所述第一半导体鳍片 210和第二半导体鳍片 220的材料为所述半 导体衬底 100 所包括的半导体中的任何一种。 在本实施例中， 所述第 一半导体鳍片 210和第二半导体鳍片 220为单晶硅。 在其他实施例中， 所述第一半导体鳍片 210和第二半导体鳍片 220还可以包括其他基本 半导体或者化合物半导体。 其中， 每个鳍片均具有两个侧壁， 即， 所 述第一半导体鳍片 210的側壁 210-1和侧壁 210-2 , 以及所述第二半导 体鳍片 220的侧壁 220-1和侧壁 220-2 , 其中， 所述第一半导体鳍片的 侧壁 210-1与所述第二半导体鳍片的側壁 220-1位于分别位于第一半导 体鳍片 210和第二半导体鳍片 220的内侧， 相互对应， 而所述第一半 导体鳍片的侧壁 210-2与所述第二半导体鳍片的侧壁 220-2位于分别位 于笫一半导体鳍片 210和第二半导体鳍片 220的外侧， 相互背离。 所 述第一半导体鳍片 210 和第二半导体鳍片 220 的厚度范围为 5nm-40nm, 其高度的范围为 50nm-100nm , 以第一半导体鳍片 210为 例， 所迷厚度指第一半导体鳍片 210的侧壁 210-1和侧壁 210-2之间的 距离， 所述高度指笫一半导体鳍片 210上表面与绝缘层之间的距离。 在所述第一半导体鳍片 210和第二半导体鳍片 220相互背离的侧 壁 210-2和側壁 220-2上存在介质膜 300, 其厚度范围为 7nm-10nm。 在本实施例中， 所述第一半导体鳍片 210和第二半导体鳍片 220的材 料为单晶硅， 所述氧化膜 300为二氧化硅。 在本发明的其他实施例中， 所述介质膜 300也可以是其他的不同绝缘膜， 例如氮化膜、 氮氧化膜或 其他任何能够实现绝缘保护作用的介质膜。
在所述笫一半导体鳍片 210和第二半导体鳍片 220相互对应的侧 壁 210-1和侧壁 220-1上具有外延层 310 , 其掺杂浓度要高于第一半导 体鳍片 210和第二半导体鳍片 220 中的掺杂浓度， 从而形成超陡的倒 掺杂阱结构。其中，在本实施例中，所述外延层 310的掺杂浓度 5 X 1018-5 < 1019cm-3。 对于 NMOS器件， 所述外延层 310的掺杂类型为 P型； 对 于 PMOS器件， 所述外延层 310掺杂类型为 N型。
本发明所提供的半导体结构为双鳍结构， 在两个半导体鳍片相互 对应的側壁上具有倒掺杂阱结构， 该倒掺杂阱结构可以有效地减小源 / 漏耗尽层的宽度， 从而降低短沟道效应， 提高半导体器件的性能。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发 明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进 行各种变化、 替换和修改。 对于其他例子， 本领域的普通技术人员应当容 易理解在保持本发明保护范围内的同时， 工艺步骤的次序可以变化。
此外， 本发明的应用范围不局限于说明书中描述的特定实施例的 工艺、 机构、 制造、 物质组成、 手段、 方法及步骤。 从本发明的公开 内容， 作为本领域的普通技术人员将容易地理解， 对于目前已存在或 者以后即将开发出的工艺、 机构、 制造、 物质组成、 手段、 方法或步 骤， 其中它们执行与本发明描述的对应实施例大体相同的功能或者获 得大体相同的结果， 依照本发明可以对它们进行应用。 因此， 本发明 所附权利要求旨在将这些工艺、 机构、 制造、 物盾组成、 手段、 方法 或步骤包含在其保护范围内。

Claims

权 利 要 求
1. 一种半导体结构的制作方法， 该方法包括：
a) 提供半导体衬底（100), 在所述半导体衬底（100)上形成绝缘层 (101)、 以及在该绝缘层（101)上形成半导体基底 (102);
b) 在所述半导体基底（102)上形成牺牲层 (200)、 以及环绕所述牺牲 层 (200)的侧墙 (201)， 并以该所述側墙 (201)为掩膜刻蚀所述半导体基底 (102), 形成半导体基体（103);
c) 在所述半导体基体（103)的側壁上形成介质膜 (300);
d) 去除所述牺牲层 (200)、以及位于所述牺牲层 (200)下方的所述半 导体基体 (103), 形成第一半导体鳍片（210)和第二半导体鳍片（220); e) 在所述第一半导体鳍片（210)和第二半导体鳍片（220)相对应的 侧壁上形成倒掺杂阱结构。
2. 根据权利要求 1所述的制作方法， 其中， 所述步骤 e)包括： 在所述第一半导体鳍片（210)和第二半导体鳍片（220)相对应的侧壁 上通过选择性生长形成外延层 (310), 其中， 该外延层 (310)的掺杂浓度 高于所述第一半导体鳍片（210)和笫二半导体鳍片（220)的掺杂浓度。
3. 根据权利要求 2所述的制作方法， 其中：
所述外延层 (310)的掺杂浓度范围为 5 X 1018-5 X 1019crtT3。
4. 根据权利要求 2所述的制作方法， 其中：
所述外延层 (310)的厚度范围为 10nm-20nm。
5. 根据权利要求 1或 2所述的制作方法， 其中， 所述步骤 c)包括： 对所述半导体基体 (103)进行热氧化操作从而形成氧化膜作为所述 介质膜 (300)。 j
6. 根据权利要求 1所述的制作方法， 其中， 所述介质膜 (300)的厚 度范围为 7nm-10nm。 |
7. 根据权利要求 1或 2所述的制作方法， 其中， 所述步骤 d)包括： 以所述侧墙 (201)为掩膜刻蚀所述牺牲层 (200); 以及
以所述側墙 (201)为掩膜、 以所述绝缘层（101)为刻蚀停止层刻蚀所 述半导体基体（103) , 在所述側墙 (201)下方形成所迷第一半导体鳍片 (210)和第二半导体鳍片（220)。
8. 根据权利要求 7所述的制造方法， 其中： 所述第一半导体鳍片（210)和 /或第二半导体鳍片（220)的厚度范围 为 5nm-40nm; 以及
所述第一半导体鳍片（210)和 /或第二半导体鳍片（220)的高度范围 为 50nm-100nm。
9. 根据权利要求 1所述的制作方法， 其中， 在所述步骤 d)之后还 包括：
f) 去除所述側墙 (201)。
10. 一种半导体结构， 该半导体结构包括衬底（100)、 位于该衬底 (100)之上的绝缘层（101 )、 以及位于该绝缘层（101 )之上的半导体鳍片， 其中：
所述半导体鳍片包括相互平行的第一半导体鳍片（210)和第二半导 体鳍片（220)， 其特征在于：
在所述第一半导体鳍片（210)和第二半导体鳍片（220)相互背离的側 壁上存在介质膜 (300); 以及
在所迷第一半导体鳍片（210)和第二半导体鳍片（220)相互对应的侧 壁上具有倒掺杂阱结构。
1 1. 根据权利要求 10所述的半导体结构， 其中：
在所述笫一半导体鳍片（210)和第二半导体鳍片（220)相互对应的侧 壁上具有外延层 (310), 该外延层 (310)的掺杂浓度高于所述第一半导体 鳍片（210)和第二半导体鳍片（220)的掺杂浓度。
12. 根据权利要求 1 1所述的半导体结构， 其中：
所迷外延层 (310)的掺杂浓度范围为 5 χ 1018-5 X 1019cm— 3。
13. 根据权利要求 1 1所述的半导体结构， 其中：
所述外延层 (310)的厚度范围为 10nm-20nm。
14. 根据权利要求 10或 1 1所述的半导体结构， 其中：
所述第一半导体鳍片（210)和 /或第二半导体鳍片（220)的厚度范围 为 5nm-40nm; 以及
所迷第一半导体鳍片（210)和 /或第二半导体鳍片（220)的高度范围 为 50nm-100nm。
15. 根据权利要求 10或 1 1所述的半导体结构， 其中， 所述介质膜
(300)的厚度范围为 7nm-10nm。
16. 根据权利要求 10至 13之一所述的半导体结构，其中所述介质 膜 (300)为氧化膜。
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