WO2013021873A1 - 表示駆動回路、表示装置及び表示駆動回路の駆動方法 - Google Patents

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WO2013021873A1
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雅博 今井
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    • G09G3/3614—Control of polarity reversal in general

Definitions

  • the present invention relates to a display driving circuit including a differential amplifier circuit having an offset voltage, a display device including the same, and a driving method of the display driving circuit.
  • Patent Document 1 discloses a technique for eliminating display unevenness caused by the offset voltage.
  • the first to third conventional techniques described in Patent Document 1 will be described below.
  • 19A and 19B show a block configuration diagram of an output circuit of the source driver IC according to the first prior art and an example of its operation. 19A and 19B, only the blocks indicated by 4405, 4407, and 4408 in FIG. 18 are shown as circuits for two output terminals.
  • reference numeral 4501 denotes an output circuit that drives an odd-numbered output terminal and a voltage follower using an operational amplifier.
  • 4502 is an output circuit that drives an even-numbered output terminal and is the same as 4501.
  • a voltage follower using an operational amplifier is shown.
  • Reference numerals 4503, 4504, 4505, and 4506 denote output AC switching switches for switching the output voltage polarity of the liquid crystal drive output, and 4507 denotes a D / A that performs digital / analog conversion of the positive voltage.
  • 4508 denotes a D / A conversion circuit that performs digital / analog conversion of a negative voltage
  • 4509 and 4510 denote hold memories that hold display data
  • 4511 denotes an odd-numbered output terminal
  • Reference numeral 4512 denotes an even-numbered output terminal.
  • 4513 in the operational amplifier 4501 and 4514 in the 4502 indicate N-channel MOS input operational amplifiers
  • 4515 in the operational amplifier 4501 and 4516 in the 4502 indicate P-channel MOS input operational amplifiers.
  • an operational amplifier having an N-channel MOS transistor in the input stage and an operational amplifier having a P-channel MOS transistor in the input stage so that both a positive voltage and a negative voltage can be output (full range) to one output terminal. Has two.
  • the deviations A and -A caused by the offset voltage can be canceled in two frames.
  • FIG. 22 shows a liquid crystal driving voltage waveform when the operational amplifier 4601 has an offset voltage A and the operational amplifier 4602 has an offset voltage B.
  • Patent Documents 1 and 2 As a technique for solving the problems of the first and second conventional techniques, a third conventional technique (for example, Patent Documents 1 and 2) is cited.
  • FIG. 23 shows a configuration example of a differential amplifier circuit according to the third prior art.
  • FIG. 23 shows a case where an N-channel MOS transistor is used as an input transistor.
  • reference numerals 101 and 102 denote N-channel MOS input transistors
  • reference numeral 103 denotes a constant current source for supplying an operating current to the differential amplifier circuit
  • reference numeral 104 denotes a load resistance (resistance element) of the input transistor 101.
  • 105 indicates a load resistance (resistive element) of the input transistor 102
  • 106 and 107 indicate switches for switching input signals
  • 108 and 109 indicate switches for switching output signals
  • 110 indicates an in-phase input terminal
  • Reference numeral 111 denotes a reverse phase input terminal
  • 112 denotes a common phase output terminal
  • 113 denotes a reverse phase output terminal
  • 114 denotes a switching signal input terminal for inputting a switching signal for simultaneously switching the switches 106 to 109.
  • the input transistor 101 and the load resistor 104, the input transistor 102 and the load resistor 105 constitute an amplifier circuit, and the transistors 101 and 102 constitute a differential pair.
  • the switches 106 to 109 are controlled in conjunction with the switching signal 114.
  • the in-phase input terminal 110 corresponds to the + input terminal of the operational amplifier 4601 shown in FIG. 21, and the negative-phase input terminal 111 corresponds to the ⁇ input terminal of the operational amplifier 4601 shown in FIG.
  • FIG. 24 shows one operation state of the differential amplifier circuit of FIG.
  • FIG. 25 shows another operation state of the differential amplifier circuit of FIG. The operation of the differential amplifier circuit will be described below with reference to FIGS. 24 and 25.
  • the common-mode input terminal 110 is connected to the gate of the input transistor 101 via the switch 106, and is reversed as a negative-phase output signal via the switch 109 by the action of the load resistor 104 connected to the drain thereof. It is output from the phase output terminal 113.
  • the negative-phase input terminal 111 is connected to the gate of the input transistor 102 via the switch 107, and is output from the common-mode output terminal 112 as a common-mode output signal via the switch 108 by the action of the load resistor 105 connected to its drain. Is done. That is, the in-phase input signal is amplified by the input transistor 101 and the load resistor 104, while the negative-phase input signal is amplified by the input transistor 102 and the load resistor 105.
  • the common-mode input terminal 110 is connected to the gate of the input transistor 102 via the switch 107, and the reverse-phase output signal via the switch 109 is acted by the load resistor 105 connected to the drain. Is output from the negative phase output terminal 113.
  • the negative phase input terminal 111 is connected to the gate of the input transistor 101 via the switch 106, and is output from the common phase output terminal 112 as the common phase output signal via the switch 108 by the action of the load resistor 104 connected to the drain thereof. Is done. That is, the in-phase input signal is amplified by the input transistor 102 and the load resistor 105, while the negative-phase input signal is amplified by the input transistor 101 and the load resistor 104.
  • the in-phase input signal amplifier circuit and the reverse-phase input signal amplifier circuit are used completely interchanged.
  • the constant voltage source 115 is connected to the negative phase input terminal 111 via the switch 107.
  • the constant voltage source 115 is connected to the in-phase input terminal 110 via the switch 107.
  • the operational amplifier has an offset voltage that occurs accidentally due to manufacturing variations, the expected voltage is output when a positive offset voltage is output and when a negative offset voltage is output. Therefore, the difference component between the two deviations does not remain as an error voltage in the average voltage of the drive voltages applied to the liquid crystal display pixels. Therefore, when the operational amplifier is used in a liquid crystal driving circuit, a difference in applied voltage between pixels of the liquid crystal display device does not occur and display unevenness can be avoided.
  • FIG. 28 shows a case where a P-channel MOS transistor of a differential amplifier circuit is used as an input transistor.
  • reference numerals 601 and 602 denote P-channel MOS input transistors
  • 603 denotes a constant current source for supplying an operating current to the differential amplifier circuit
  • 604 denotes a load resistance (resistive element) of the input transistor 601.
  • 605 indicates a load resistance (resistive element) of the input transistor 602
  • 606 and 607 indicate switches for switching input signals
  • 608 and 609 indicate switches for switching output signals
  • 610 indicates an in-phase input terminal
  • Reference numeral 611 denotes a reverse phase input terminal
  • reference numeral 612 denotes an in-phase output terminal
  • reference numeral 613 denotes a reverse phase output terminal
  • reference numeral 614 denotes a switching signal input terminal for inputting a switching signal for simultaneously switching the switches 606 to 609.
  • the input transistor 601 and the load resistor 604, the input transistor 602 and the load resistor 605 constitute an amplifier circuit, and the transistors 601 and 602 constitute a differential pair.
  • the switches 606 to 609 are controlled in conjunction with a switching signal 614.
  • the in-phase input terminal 610 corresponds to the + input terminal of the operational amplifier 4602 shown in FIG. 21, and the negative phase input terminal 611 corresponds to the ⁇ input terminal of the operational amplifier 4602 shown in FIG.
  • FIG. 29 shows one operation state of the differential amplifier circuit of FIG.
  • FIG. 30 shows another operation state of the differential amplifier circuit of FIG. The operation of the differential amplifier circuit will be described below with reference to FIGS. 29 and 30.
  • the common-mode input terminal 610 is connected to the gate of the input transistor 601 through the switch 606, and is reversed as a negative-phase output signal through the switch 609 by the action of the load resistor 604 connected to the drain. It is output from the phase output terminal 613.
  • the negative-phase input terminal 611 is connected to the gate of the input transistor 602 via the switch 607, and is output from the common-phase output terminal 612 as the common-mode output signal via the switch 608 by the action of the load resistor 605 connected to the drain. Is done. That is, the in-phase input signal is amplified by the input transistor 601 and the load resistor 604, while the negative-phase input signal is amplified by the input transistor 602 and the load resistor 605.
  • the common-mode input terminal 610 is connected to the gate of the input transistor 602 via the switch 607, and the reverse-phase output signal via the switch 609 is acted by the load resistor 605 connected to its drain. Is output from the negative phase output terminal 613. Further, the negative phase input terminal 611 is connected to the gate of the input transistor 601 via the switch 606, and is output from the common phase output terminal 612 as the common phase output signal via the switch 608 by the action of the load resistor 604 connected to the drain thereof. Is done. That is, the in-phase input signal is amplified by the input transistor 602 and the load resistor 605, while the negative-phase input signal is amplified by the input transistor 601 and the load resistor 604.
  • the in-phase input signal amplifying circuit and the anti-phase input signal amplifying circuit are used completely interchanged.
  • the constant voltage source 615 is connected to the reverse phase input terminal 611 through the switch 607.
  • the constant voltage source 615 is connected to the in-phase input terminal 610 via the switch 607.
  • the differential amplifier circuit uses the switches 606 to 609, an offset voltage due to an accidental variation of the differential amplifier circuit is input to the negative phase input terminal 611 side; It can be switched between the state where it is put on the in-phase input terminal 610 side. In these two states, the offset voltages appearing at the in-phase output terminal 610 and the reverse-phase output terminal 611 are in a state where the signs are opposite and the absolute values are equal.
  • FIG. 33 shows a circuit configuration in which the load element of the differential amplifier circuit of FIG. 23 is changed to an active load having a current mirror configuration.
  • FIG. 33 shows a case where an N-channel MOS transistor is used as an input transistor.
  • reference numerals 1101 and 1102 denote N-channel MOS input transistors, respectively
  • 1103 denotes a constant current source for supplying an operating current to the differential amplifier circuit
  • 1104 denotes a P-channel MOS load serving as a load for the input transistor 1101.
  • 1105 a load transistor by a P-channel MOS that becomes a load of the input transistor 1102, 1106 and 1107, a switch for switching an input signal, 1108 and 1109, a switch for switching an output signal, respectively
  • 1110 In-phase input terminal, 1111 indicates a reverse-phase input terminal, 1112 indicates an in-phase output terminal, 1113 indicates a reverse-phase output terminal, and 1114 inputs a signal for simultaneously switching the switches 1106 to 1109. It shows the switching signal input terminal of.
  • the above-described differential amplifier circuit is different from the configuration example (passive load) in FIG. 23 in that the load element is an active load having a current mirror configuration with a transistor.
  • the in-phase input signal is amplified by the input transistor 1101 and the load transistor 1104, while the negative-phase input signal is amplified by the input transistor 1102 and the load transistor 1105.
  • the in-phase input signal is amplified by the input transistor 1102 and the load transistor 1105, while the negative-phase input signal is amplified by the input transistor 1101 and the load transistor 1104.
  • the load transistors 1104 and 1105 have a current mirror configuration with each other. Therefore, even if both load transistors have characteristic variations, the currents flowing through the load transistors 1104 and 1105 are always equal. As a result, the in-phase input signal and the reverse-phase input signal are amplified with the same amplification degree, and a symmetrical output waveform is obtained.
  • the in-phase input signal amplifier circuit and the negative-phase input signal amplifier circuit can be used completely interchanged.
  • FIG. 34 shows a circuit configuration in which the load element of the differential amplifier circuit of FIG. 28 is changed to an active load having a current mirror configuration.
  • FIG. 34 shows a case where a P-channel MOS transistor is used as an input transistor.
  • reference numerals 1201 and 1202 denote P-channel MOS input transistors, respectively, 1203 denotes a constant current source for supplying an operating current to the differential amplifier circuit, and 1204 denotes an N-channel MOS load serving as a load for the input transistor 1201.
  • Reference numeral 1205 denotes a load transistor by an N-channel MOS serving as a load of the input transistor 1202
  • reference numerals 1206 and 1207 denote switches for switching input signals
  • reference numerals 1208 and 1209 denote switches for switching output signals
  • reference numeral 1210 denotes In-phase input terminal
  • 1211 indicates a reverse-phase input terminal
  • 1212 indicates an in-phase output terminal
  • 1213 indicates a reverse-phase output terminal
  • 1214 inputs a signal for simultaneously switching the switches 1206 to 1209. It shows the switching signal input terminal of.
  • the configuration of FIG. 34 is different from the configuration of FIG. 28 (passive load) in that the load element is an active load having a current mirror configuration with transistors.
  • the in-phase input signal is amplified by the input transistor 1201 and the load transistor 1204, while the negative-phase input signal is amplified by the input transistor 1202 and the load resistor 1205.
  • the in-phase input signal is amplified by the input transistor 1202 and the load transistor 1205, while the negative-phase input signal is amplified by the input transistor 1201 and the load transistor 1204.
  • the load transistors 1204 and 1205 have a current mirror configuration. Therefore, even if the characteristics of both load transistors vary, the currents flowing through the load transistors 1204 and 1205 are always equal. As a result, the in-phase input signal and the reverse-phase input signal are amplified with the same amplification degree, and a symmetrical output waveform is obtained.
  • the in-phase input signal amplifier circuit and the negative-phase input signal amplifier circuit are used completely interchanged.
  • the switches 1206 to 1209 are used in the differential amplifier circuit, so that the offset voltage due to the accidental variation of the differential amplifier circuit is put on the negative-phase input terminal 1211 side, and the common-mode input terminal It can be switched between the state put on the 1210 side.
  • the offset voltages appearing at the in-phase output terminal 1210 and the reverse-phase output terminal 1211 are in a state where the signs are opposite to each other and the absolute values are equal.
  • FIG. 35 shows a configuration example in which a differential amplifier circuit 1301 equivalent to the differential amplifier circuit shown in FIG. 33, a switch, and an output unit are embodied.
  • FIG. 35 corresponds to an N-channel MOS input operational amplifier.
  • reference numeral 1301 denotes the differential amplifier circuit shown in FIG. 33
  • reference numeral 1302 denotes an in-phase input terminal
  • reference numeral 1303 denotes a reverse phase input terminal
  • reference numerals 1304 and 1305 denote switch switching signal input terminals
  • reference numerals 1306 to 1309 respectively.
  • switches, 1310 to 1313 denote switches
  • 1314 and 1315 denote N-channel MOS input transistors
  • 1316 and 1317 denote P-channel MOS load transistors as active loads of the input transistors, respectively.
  • Reference numeral 1318 denotes an output transistor of a P-channel MOS
  • 1319 denotes an output transistor of an N-channel MOS
  • 1320 denotes an output terminal
  • 1321 denotes a bias voltage input terminal for giving an operating point to the operational amplifier.
  • the circuit in which the differential amplifier circuit 1301 is replaced with the differential amplifier circuit of the resistive load shown in FIG. 23 also operates in exactly the same way as described below, and thus detailed description thereof is omitted here.
  • reference numerals 1314 and 1315 correspond to the switch switching signal input terminal 1114 shown in FIG. 33, and 1304 and 1305 input signals of opposite phases to each other. The operation of the circuit in response to the switch switching signal input will be described below with reference to FIGS.
  • input transistors 1314 and 1315 correspond to the input transistors 1101 and 1102 shown in FIG. 33
  • load transistors 1316 and 1317 correspond to the load transistors 1104 and 1105 shown in FIG.
  • the switch When the L level (low level) is input to the switching input signal 1304, the switch is a P-channel MOS transistor, so that the switches 1306, 1307, 1310, and 1311 are turned on as shown in FIG. At this time, since the H level (high level) is input to the switch switching signal input terminal 1305, the switches 1308, 1309, 1312, and 1313 are turned off.
  • the in-phase input signal 1302 is supplied to the input transistor 1315 via the switch 1306.
  • the negative phase input signal 1303 is supplied to the input transistor 1314 via the switch 1307.
  • a gate signal is supplied to the load transistors 1316 and 1317 through the switch 1310, and a gate signal is supplied to the output transistor 1318 through the switch 1311.
  • the circuit that amplifies the in-phase input signal is the transistor 1315 and the load transistor 1317
  • the circuit that amplifies the negative-phase input signal is the transistor 1314 and the load transistor 1316.
  • the switches 1308, 1309, 1312, and 1313 are turned on in FIG.
  • the switches 1306, 1307, 1310, and 1311 are turned off.
  • the in-phase input signal 1302 is supplied to the input transistor 1314 via the switch 1308.
  • the negative phase input signal 1303 is supplied to the input transistor 1315 through the switch 1309.
  • a gate signal is supplied to the load transistors 1316 and 1317 through the switch 1313 and a gate signal is supplied to the output transistor 1318 through the switch 1312.
  • the circuit that amplifies the in-phase input signal is the input transistor 1314 and the load transistor 1316
  • the circuit that amplifies the negative-phase input signal is the input transistor 1315 and the load transistor 1317.
  • the differential amplifier circuit can switch the in-phase input signal amplifier circuit and the negative-phase input signal amplifier circuit by switching the switches 1306 to 1313.
  • the offset voltage has the opposite sign and the same absolute value in these two states. Become. Therefore, the offset voltage variation occurring in the operational amplifier can be realized by switching the switches 1306 to 1313 so that the offset voltages have opposite signs and the same absolute value, and the offset voltage can be offset.
  • a dotted line indicates a signal flow.
  • FIG. 38 shows a configuration example in which a differential amplifier circuit 1601 equivalent to the differential amplifier circuit shown in FIG. 34, a switch, and an output unit are embodied.
  • FIG. 38 shows a P-channel MOS input operational amplifier.
  • 1602 indicates an in-phase input terminal
  • 1603 indicates a reverse-phase input terminal
  • 1604 and 1605 indicate switch switching signal input terminals
  • 1606 to 1609 indicate switches
  • 1610 to 1613 indicate switches.
  • Reference numerals 1614 and 1615 denote P-channel MOS input transistors
  • 1616 and 1617 denote N-channel MOS load transistors as active loads of the input transistors
  • 1618 denotes an N-channel MOS output transistor
  • 1619 denotes An output transistor of a P-channel MOS is shown
  • 1620 is an output terminal
  • 1621 is a bias voltage input terminal for giving an operating point to the operational amplifier.
  • the circuit in which the differential amplifier circuit 1601 is replaced with the differential amplifier circuit of the resistive load described with reference to FIG. 28 also operates in exactly the same way as described below, and thus detailed description thereof is omitted here.
  • input transistors 1614 and 1615 correspond to the input transistors 1201 and 1202 shown in FIG. 34
  • load transistors 1616 and 1617 correspond to the load transistors 1204 and 1205 shown in FIG.
  • 1607 and 1609 correspond to the switch 1206 shown in FIG. 34
  • 1606 and 1608 correspond to the switch 1207 shown in FIG. 34
  • 1610 and 1613 denote the switch 1208 shown in FIG. 1611 and 1612 correspond to the switch 1209 shown in FIG. 34
  • the transistor 1622 corresponds to the constant current source 1203 shown in FIG.
  • the switches 1606, 1607, 1610, and 1611 are turned on as shown in FIG. .
  • the switches 1608, 1609, 1612, and 1613 are turned off.
  • the in-phase input signal 1602 is supplied to the input transistor 1615 via the switch 1606.
  • the negative phase input signal 1603 is supplied to the input transistor 1614 via the switch 1607.
  • a gate signal is supplied to the load transistors 1616 and 1617 through the switch 1610 and a gate signal is supplied to the output transistor 1618 through the switch 1611.
  • the circuit that amplifies the in-phase input signal is the input transistor 1615 and the load transistor 1617, and the circuit that amplifies the negative-phase input signal is the input transistor 1614 and the load transistor 1616.
  • the switches 1608, 1609, 1612, and 1613 are turned on in FIG.
  • the switches 1606, 1607, 1610, and 1611 are turned off.
  • the in-phase input signal 1602 is supplied to the input transistor 1614 via the switch 1608.
  • the negative phase input signal 1603 is supplied to the input transistor 1615 through the switch 1609.
  • a gate signal is supplied to the load transistors 1616 and 1617 through the switch 1613, and a gate signal is supplied to the output transistor 1618 through the switch 1612.
  • the circuit that amplifies the in-phase input signal is the input transistor 1614 and the load transistor 1616
  • the circuit that amplifies the negative-phase input signal is the input transistor 1615 and the load transistor 1617.
  • the differential amplifier circuit can switch between the in-phase input signal amplifier circuit and the negative-phase input signal amplifier circuit by switching the switches 1606 to 1613.
  • the offset voltage has an opposite sign and an absolute value in these two states. Will be equal. Therefore, even when the offset voltage varies in the operational amplifier, by switching the switches 1606 to 1613, a state in which the sign of the offset voltage is reversed and the absolute value is equal can be realized, and the offset voltage can be offset.
  • a dotted line indicates a signal flow.
  • the positive voltage is output from the operational amplifier using the N-channel MOS transistor in the input stage, and the negative voltage is output from the operational amplifier using the P-channel MOS transistor in the input stage.
  • the input signal to the operational amplifier input terminal in-phase input terminal and reverse-phase input terminal
  • the positive / negative voltage inverted positive / negative voltage is newly inverted by switching the input signal
  • Differences A and -A, and deviations B and -B due to offset voltage generated by an operational amplifier using a P-channel MOS transistor are switched between frames to cancel the above deviations between four frames (see FIG. 41). Occurrence can be avoided.
  • Japanese Patent Publication Japanese Patent Laid-Open No. 2002-108303 (published on April 10, 2002)” Japanese Patent Publication “Japanese Patent Laid-Open No. 11-305735 (published on November 5, 1995)”
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a display drive circuit, a display device, and a display drive method capable of suppressing the occurrence of flicker in the entire display screen and improving the display quality. It is in.
  • the display driving circuit of the present invention provides First and second amplifier circuits for amplifying in-phase or anti-phase input signals; A switching circuit that selectively switches the two input signals based on the switching signal and inputs the two input signals to the first and second amplifier circuits; A switching control circuit that controls switching of the switching circuit by outputting the switching signal to the switching circuit; The switching control circuit outputs the switching signal having a frequency higher than that of a horizontal synchronization signal to the switching circuit.
  • in-phase or reverse-phase input signals are switched based on a switching signal having a higher frequency than the horizontal synchronization signal.
  • the switching cycle (frequency of the offset switching signal) of the inherent offset voltage (for example, + A, ⁇ A) possessed by the operational amplifier can be accelerated, so that it is actually added to the source voltage level applied to the pixel electrode.
  • the voltage level can be made smaller than a predetermined voltage level (+ A, ⁇ A) (see FIG. 11). Therefore, the voltage actually applied to the pixel electrode can be brought close to the expected value voltage. Therefore, it is possible to suppress the occurrence of flicker on the entire display screen.
  • a display driving circuit driving method provides: First and second amplifier circuits for amplifying in-phase or anti-phase input signals; A switching circuit for selectively switching the two input signals based on a switching signal and inputting the signals to the first and second amplifier circuits; A display driving circuit driving method comprising: a switching control circuit that controls switching of the switching circuit by outputting the switching signal to the switching circuit, The switching control circuit outputs the switching signal having a frequency higher than that of a horizontal synchronization signal to the switching circuit.
  • the switching control circuit is configured to output the switching signal having a frequency higher than that of the horizontal synchronization signal to the switching circuit.
  • FIG. 2A and 2B are diagrams illustrating driving waveforms of a source driver in the line inversion driving method (one line inversion driving) in the liquid crystal display device of FIG. 1, in which FIG. 2A illustrates a case where Vcom is constant, and FIG. Shows the case.
  • FIG. 2 is a block diagram illustrating a configuration of a source driver in the liquid crystal display device of FIG. 1.
  • FIG. 8 is a block diagram illustrating a part of the hold memory circuit, the D / A conversion circuit, and the output circuit illustrated in FIG. 7.
  • FIG. 8 is a circuit diagram illustrating a configuration example of a switching control circuit in the source driver of FIG. 7.
  • FIG. 8 is a diagram illustrating input signal waveforms and output signal waveforms of a switching control circuit and an operational amplifier in the source driver of FIG. 7.
  • FIG. 2 is a waveform diagram illustrating an example of a liquid crystal driving voltage waveform in the liquid crystal display device of FIG. 1.
  • FIG. 8 is a diagram illustrating input signal waveforms and output signal waveforms of a switching control circuit and an operational amplifier in the source driver of FIG. 7. It is a wave form diagram which shows the other liquid crystal drive voltage waveform example in the liquid crystal display device of FIG. (A) And (b) is a figure which shows the polarity state in the 1st, 2nd frame, the electric potential level of a switching control signal, and an offset state in the switching control circuit in the modification 1 of this invention. It is a figure which shows the input signal waveform and output signal waveform of a switching control circuit and an operational amplifier corresponding to the 3rd row and the 4th row in the liquid crystal display device of modification 1.
  • (A) And (b) is a figure which shows the polarity state in the 1st, 2nd frame, the electric potential level of a switching control signal, and an offset state in the switching control circuit in the modification 2 of this invention.
  • (A) And (b) is a figure which shows the polarity state in the 1st, 2nd frame, the electric potential level of a switching control signal, and an offset state in the switching control circuit in the modification 3 of this invention.
  • It is a block diagram which shows the structure of the source driver in the conventional liquid crystal display device.
  • (A) And (b) is a block block diagram of the output circuit of the source driver IC based on 1st prior art, and a figure which shows an example of the operation
  • FIG. 20 is a waveform diagram showing a liquid crystal driving voltage waveform in the case of the configuration shown in FIG. 19.
  • (A) And (b) is a block diagram of the output circuit of the source driver IC according to the second prior art and a diagram showing an example of its operation. It is a wave form diagram which shows the liquid crystal drive voltage waveform in the case of the structure shown in FIG. It is a circuit diagram which shows the differential amplifier circuit which concerns on a 3rd prior art.
  • FIG. 24 is a diagram showing one operation state of the differential amplifier circuit of FIG. 23.
  • FIG. 24 is a diagram showing another operation state of the differential amplifier circuit of FIG. 23.
  • FIG. 25 is an explanatory diagram showing an operation when there is a mismatch in characteristics that occurs accidentally due to manufacturing variations or the like in the operation state shown in FIG. 24.
  • FIG. 26 is an explanatory diagram showing an operation when there is a mismatch in characteristics that occurs accidentally due to manufacturing variations or the like in the operation state shown in FIG. 25.
  • It is a circuit diagram which shows the other differential amplifier circuit based on 3rd prior art.
  • FIG. 29 is an explanatory diagram showing another operation of the differential amplifier circuit of FIG. 28.
  • FIG. 30 is an explanatory diagram showing an operation in a case where there is a mismatch in characteristics that occurs accidentally due to a manufacturing reason or the like in the operation state shown in FIG. 29.
  • FIG. 29 is an explanatory diagram showing an operation when there is a mismatch in characteristics that occurs accidentally due to a manufacturing reason or the like in the operation state shown in FIG. 29.
  • FIG. 31 is an explanatory diagram showing an operation when there is a mismatch in characteristics that occurs accidentally due to manufacturing reasons or the like in the operation state shown in FIG. 30.
  • FIG. 24 is a circuit diagram showing a circuit configuration in which the load element of the differential amplifier circuit of FIG. 23 is changed to an active load having a current mirror configuration.
  • FIG. 29 is a circuit diagram showing a circuit configuration in which the load element of the differential amplifier circuit of FIG. 28 is changed to an active load having a current mirror configuration.
  • FIG. 34 is a circuit diagram showing a specific example of a differential amplifier circuit equivalent to the differential amplifier circuit shown in FIG. 33, a switch, and an output unit.
  • FIG. 36 is a circuit diagram showing an operation of the operational amplifier of FIG. 35.
  • FIG. 36 is a circuit diagram showing another operation of the operational amplifier of FIG. 35.
  • FIG. 35 is a circuit diagram showing a specific example of a differential amplifier circuit equivalent to the differential amplifier circuit shown in FIG. 34, a switch, and an output unit.
  • FIG. 39 is a circuit diagram illustrating an operation of the operational amplifier of FIG. 38.
  • FIG. 39 is a circuit diagram illustrating another operation of the operational amplifier of FIG. 38. It is the wave form diagram which showed the relationship between the conventional alternating current switch switching signal REV and the switch switching signal SWP of an operational amplifier, and an output.
  • FIG. 1 shows a block configuration of a liquid crystal display device (display device) using a TFT, which is a typical example of an active matrix system according to the present invention.
  • the liquid crystal display device 1 includes a liquid crystal panel 10, a source driver 20 (display drive circuit) including a plurality of source driver chips, a gate driver 30 including a plurality of gate driver chips, a control circuit 40, and a liquid crystal drive power supply (power supply). Circuit) 50.
  • the source driver chip and the gate driver chip are not limited to a plurality, and may be provided one by one. Further, the source driver 20 and the gate driver 30 may be formed monolithically in the liquid crystal panel without being constituted by a driver chip.
  • the control circuit 40 sends a vertical synchronization signal to the gate driver 30 and sends a horizontal synchronization signal to the source driver 20 and the gate driver 30.
  • Display data input from the outside (here, display data separated into R, G, and B) is input to the source driver 20 through the control circuit 40 as a digital signal.
  • the source driver 20 latches the input display data in a time-sharing manner, and then performs digital / analog conversion in synchronization with the horizontal synchronization signal from the control circuit 40, and performs gradation display from the liquid crystal drive output terminal. Output analog voltage.
  • FIG. 2 shows a schematic configuration diagram of the liquid crystal panel 10.
  • a pixel electrode 11 corresponds to each pixel P.
  • a pixel capacitor 12 corresponds to each pixel P.
  • a TFT (switch element) 13 corresponds to each pixel P.
  • a source line 14 corresponds to each pixel P.
  • a gate line 15 corresponds to each pixel P.
  • a gradation display voltage (source voltage) that changes according to the brightness of the display pixel is applied to the source line 14 from the source driver 20.
  • a scanning signal (gate signal) is applied to the gate line 15 from the gate driver 30 so that the TFTs 13 arranged in the column direction are sequentially turned on.
  • the TFT 13 is turned on, the voltage of the source line 14 is applied to the pixel electrode 11 connected to the drain of the TFT 13 and is accumulated in the pixel capacitor 12 between the counter electrode 16, and thereby the light transmittance of the liquid crystal is increased.
  • the display changes according to the change.
  • S1 and S2 indicate driving waveforms of the source voltage (data signal) output from the source driver 20
  • G1 and G2 indicate driving waveforms of the scanning signal output from the gate driver 30, and
  • Vcom indicates the counter electrode.
  • VP1 and VP2 indicate voltage waveforms of the pixel electrode 11 (pixel potential).
  • the voltage applied to the liquid crystal material is a potential difference between the pixel electrode 11 and the counter electrode 16 and is indicated by hatching in the drawing.
  • the liquid crystal panel 10 is driven with an alternating current in order to ensure long-term reliability.
  • FIG. 3 when the output voltage of the source driver 20 is higher than the voltage of the counter electrode 16, the TFT 13 is turned on by the output of the gate driver 30, and a positive voltage is applied to the pixel electrode 11 with respect to the counter electrode 16. Thereafter, the case where the TFT 13 is turned off and its potential is maintained is shown.
  • FIG. 4 shows that when the output voltage of the source driver 20 is lower than the voltage of the counter electrode 16, the TFT 13 is turned on by the output of the gate driver 30, and a negative voltage is applied to the pixel electrode 11 with respect to the counter electrode 16. Then, the case where the TFT 13 is turned off and the potential is maintained is shown.
  • the waveform voltage of FIG. 3 and the waveform voltage of FIG. 4 it is possible to drive the voltage applied to the liquid crystal material by alternating current.
  • FIG. 5 shows an example of an AC polarity polarity arrangement on the liquid crystal panel 10 when the drive voltage is AC.
  • a line inversion driving method is taken as an example.
  • each pixel in one display screen (frame) has the same polarity in the row direction (extending direction of the gate line) and every n rows (lines) in the column direction (extending direction of the source line) ( n is an integer of 1 or more), and the polarity is reversed every frame.
  • voltages (data signals) having the same polarity (positive or negative polarity) are output from all output terminals of the source driver 20 in the same horizontal scanning period.
  • 1-line inversion driving is performed.
  • the line inversion driving method includes not only a configuration in which the polarity is inverted every frame but also a configuration in which the polarity is inverted every plural frames.
  • FIG. 6 shows a driving waveform example of the source driver 20 in the line inversion driving method (one line inversion driving).
  • FIG. 6A shows a case where Vcom is constant and positive and negative signals are alternately output every horizontal scanning period (that is, every odd line and even line).
  • Vcom may be a rectangular wave signal. According to the configuration of FIG. 6B, the amplitude (source amplitude) of the data signal can be reduced compared to the configuration of FIG. .
  • the liquid crystal display device 1 of the present invention is not limited to the line inversion driving method, and may be a dot inversion driving method.
  • FIG. 7 shows an example of a block diagram showing the configuration of the source driver 20 according to the present invention.
  • the source driver 20 includes a shift register circuit 23, a sampling memory circuit 24, a hold memory circuit 25, a level shifter circuit 26, a D / A conversion circuit 27, an output circuit 28, a switching control circuit 29, an input latch circuit 21, and a reference voltage generation circuit 22. It has.
  • the display data (R, G, B data) of the digital signal input to the source driver 20 is sampled by time division based on the operation of the shift register circuit 23 via the input latch circuit 21.
  • the data is stored in the memory circuit 24, and then transferred to the hold memory circuit 25 based on the horizontal synchronizing signal.
  • the shift register circuit 23 operates based on the start pulse and the data clock DCLK, and the input latch circuit 21 operates based on the data clock DCLK.
  • the data in the hold memory circuit 25 is converted into an analog voltage by the D / A conversion circuit 27 through the level shifter circuit 26, and as a gradation display drive voltage (liquid crystal drive voltage) by the output circuit 28 through the liquid crystal drive output terminal. Is output.
  • the display data is latched and maintained by the hold memory circuit 25 for one horizontal synchronization period. Then, new display data is taken in and latched by the next horizontal synchronizing signal.
  • (About differential amplifier circuit) 8 shows hold memory circuits 25a and 25b (corresponding to the hold memory circuit 25 in FIG. 7), D / A conversion circuits 27a and 27b (corresponding to the D / A conversion circuit 27 in FIG. 7), and FIG.
  • the operational amplifier 2 which comprises the output circuit 28 is shown. 8 shows one output terminal of the liquid crystal drive output terminal 6 of FIG.
  • the D / A conversion circuit 27a performs digital / analog conversion of the positive voltage
  • the D / A conversion circuit 27b performs digital / analog conversion of the negative voltage.
  • the hold memory circuits 25a and 25b hold display data (R, G, B data).
  • the output circuit 28 includes a plurality of operational amplifiers 2 corresponding to the output terminals 6.
  • Reference numeral 3N in FIG. 8 represents an N-channel MOS input operational amplifier, and reference numeral 3P represents a P-channel MOS input operational amplifier.
  • the differential amplifier circuit shown in FIG. 23 can be applied to the differential amplifier circuit composed of one N-channel MOS input operational amplifier 3N according to the present invention, and one P-channel MOS input operational amplifier 3P.
  • the differential amplifier circuit shown in FIG. 28 can be applied to the differential amplifier circuit constituted by
  • the in-phase input terminal 110 corresponds to the + input terminal of the operational amplifier 3N shown in FIG. 8
  • the negative phase input terminal 111 is the operational amplifier shown in FIG. This corresponds to a 3N-input terminal.
  • the in-phase input terminal 610 corresponds to the + input terminal of the operational amplifier 3P shown in FIG. 8
  • the negative phase input terminal 611 is the operational amplifier shown in FIG. This corresponds to a 3P-input terminal.
  • the differential amplifier circuit composed of one N-channel MOS input operational amplifier 3N according to the present invention can be applied to the differential amplification circuit shown in FIG. 33, and one P-channel MOS input operational amplifier 3P.
  • the differential amplifier circuit shown in FIG. 34 can also be applied to the differential amplifier circuit configured as shown in FIG.
  • the in-phase input terminal 1110 corresponds to the + input terminal of the operational amplifier 3N shown in FIG. 8
  • the negative phase input terminal 1111 is the operational amplifier shown in FIG.
  • the in-phase input terminal 1210 corresponds to the + input terminal of the operational amplifier 3P shown in FIG. 8
  • the negative phase input terminal 1211 is the operational amplifier shown in FIG. This corresponds to a 3P-input terminal.
  • the switching signal 614 in FIG. 28, the switching signal 1114 in FIG. 33, and the switching signal 1214 in FIG. 34 correspond to the offset switching signal 4 in the source driver 20 (see FIG. 7).
  • the selector switches 106 and 107 in FIG. 23, the selector switches 606 and 607 in FIG. 28, the selector switches 1106 and 1107 in FIG. 33, and the selector switches 1206 and 1207 in FIG. 34 respectively correspond to the selector circuit of the present invention.
  • the switching circuit according to the present invention selectively switches two input signals (in-phase input signal and reverse-phase input signal) to the operational amplifiers 3N and 3P based on the offset switching signal 4 (see FIG. 7), and the operational amplifier 3N, Input to 3P.
  • switches 5, 7a, and 7b in FIG. 8 are output AC switching switches that switch the output voltage polarity of the liquid crystal drive output, respectively, and alternate with frame inversion as shown in FIGS. 8 (a) and 8 (b). Can be switched.
  • 1-line inversion driving the switching between (a) and (b) in FIG. 8 is performed alternately for each frame, and alternately in each horizontal scanning period (for each row) in FIG.
  • 2-line inversion driving switching between (a) and (b) in FIG. 8 is performed alternately every frame and every two horizontal scanning periods. Switching between (a) and (b) in FIG. 8 is performed alternately (every two rows).
  • a differential amplifier circuit has an offset voltage due to a mismatch in characteristics of elements constituting the differential amplifier circuit.
  • the offset voltage is canceled to avoid display unevenness. can do.
  • the offset voltage is large and the switching cycle (frequency of the switching signal 114) of the selected positive offset voltage and negative offset voltage is long (for example, 1 In the horizontal scanning period), there is a risk of flicker occurring on the entire display screen.
  • the differential amplifier circuit since the differential amplifier circuit has the same configuration as the conventional configuration, it is possible to avoid the display unevenness and to have a unique characteristic different from the conventional configuration. By providing the configuration, occurrence of the flicker can be suppressed.
  • a configuration for suppressing the occurrence of flicker in the source driver 20 will be described.
  • the frequency of the offset switching signal 4 output from the switching control circuit 29 is at least higher than the horizontal synchronization signal.
  • the frequency of the offset switching signal 4 is the same as the frequency of the data clock DCLK or 1 / m (m is an integer of 1 or more) of the frequency of the data clock DCLK.
  • the switching control circuit 29 and the present differential amplifier circuit will be described.
  • FIG. 9 is a circuit diagram showing a configuration example of the switching control circuit 29.
  • FIG. 9 shows a configuration in which the frequency of the data clock DCLK is divided by 1 ⁇ 4.
  • the switching control circuit 29 includes two D flip-flop circuits DFF1 and DFF2, each input terminal D of DFF1 and DFF2 is connected to each output terminal / Q, and the clock input of DFF1
  • the data clock DCLK is input to the terminal CK, and the output of the output terminal Q of DFF1 is input to the clock input terminal CK of the next stage DFF2.
  • the offset switching signal 4 is output from the output terminal / Q of the DFF2.
  • the configuration of the switching control circuit 29 that divides the frequency of the data clock DCLK is not limited to the configuration shown in FIG.
  • the signal input to the clock input terminal CK of the switching control circuit 29 is not limited to the data clock DCLK, and may be another signal. That is, the switching control circuit 29 has a configuration that generates the offset switching signal 4 having a frequency higher than that of the horizontal synchronization signal based on the input signal.
  • FIG. 10 shows input signal waveforms and output signal waveforms of the switching control circuit 29 and the differential amplifier circuit.
  • FIG. 10 shows changes in the horizontal synchronization signal, data clock DCLK, scanning signal (gate signal), source signal (data signal potential), offset switching signal 4 and offset voltage.
  • the offset switching signal 4 (see FIG. 7) output from the switching control circuit 29 is a high level (H; first potential) or a low level at a quarter of the frequency of the data clock DCLK. (L; second potential) is switched.
  • H first potential
  • L second potential
  • the differential amplifier circuit shown in FIG. 23 When the differential amplifier circuit shown in FIG. 23 is applied to the present invention, for example, when the offset switching signal 4 is at a high level, the state of FIG. 24 is selected, and when the offset switching signal 4 is at a low level.
  • the state of FIG. 25 is selected.
  • the offset voltage in the state of FIG. 24 is + A
  • the offset voltage in the state of FIG. 25 is ⁇ A.
  • this differential amplifier circuit requires a predetermined time from when the + A offset voltage is selected until the voltage level of the offset voltage reaches + A due to its characteristics, and the ⁇ A offset voltage is selected. After that, a predetermined time is required until the voltage level of the offset voltage reaches -A.
  • the offset voltage reaches the voltage level of + A. Before, it decreases towards the voltage level of -A.
  • the offset voltage is set to the ⁇ A voltage level. Before reaching the voltage level of + A.
  • Offset voltage ⁇ can be reduced (
  • the offset voltage is + ⁇ ( ⁇ + A) at the fall timing of the gate signal when the source voltage level supplied to the pixel electrode 11 is determined.
  • the frequency of the offset switching signal 4 is not limited to 1/4 of the frequency of the data clock DCLK, and is the same as the frequency of the data clock DCLK or 1/2, 1/8, etc., depending on the operational amplifier characteristics. It can be set appropriately.
  • the offset switching signal 4 may be switched so that the average value (center potential) of the offset voltage (+ A, ⁇ A) is obtained at the falling timing of the gate signal.
  • Modification 1 In the first modification, one-line inversion driving is premised, and as shown in FIG. 14A, the odd rows of the odd frames and the even rows of the even frames are positive (+), Even-numbered rows and odd-numbered rows in even-numbered frames have negative polarity (-).
  • the switching control circuit 29 is configured to switch the + A offset voltage and the ⁇ A offset voltage every two rows at the beginning of the horizontal scanning period (H). That is, the operation (sequence) of the offset switching signal 4 is different every two rows (here, the voltage level of the offset switching signal 4 is inverted every two rows). For example, in the first and second rows, an offset voltage of + A is selected at the beginning of the horizontal scanning period (the offset switching signal 4 is set to high level (H level)), and horizontal scanning is performed in the third and fourth rows. This is a configuration in which an offset voltage of ⁇ A is selected at the beginning of the period (offset switching signal 4 is set to a low level (L level)).
  • FIG. 14A shows the polarity state on the display screens of the first and second frames and the state of change of the offset switching signal 4 in the horizontal scanning period of each row for the first to fifth rows.
  • “H” indicates selection of + A offset voltage (high level)
  • “L” indicates selection of ⁇ A offset voltage (low level).
  • One “H (or L)” period corresponds to the cycle of the data clock DCLK. Therefore, here, the frequency of the offset switching signal 4 corresponds to 1 ⁇ 4 of the frequency of the data clock DCLK.
  • FIG. 14B shows the polarity state on the display screen of the first frame and the offset state of each row for the (4M + 1) th to (4M + 4) th rows.
  • the offset state of the (4M + 1) th row and the (4M + 2) th row is + ⁇
  • the offset state of the (4M + 3) th row and (4M + 4) th row is ⁇ . This relationship is reversed depending on the timing of downlink. That is, this figure shows that the offset state is different every two rows.
  • FIG. 15 is a timing chart of the third row and the fourth row.
  • the polarity of the offset voltage selected at the timing when the gate signal falls is different for every two rows (+ ⁇ , ⁇ ).
  • the offset direction is random for each operational amplifier
  • the + ⁇ and ⁇ states are equivalent, so when viewed on the entire screen, the offset voltage for each operational amplifier cancels each other, and flicker can be suppressed on the entire screen.
  • the offset direction is biased for each operational amplifier, for example, when all or a plurality of adjacent operational amplifiers are in the same direction, or the offset direction is biased in any direction within the chip.
  • two types of states of “positive / + ⁇ ” offset state and “negative / + ⁇ ” offset state are alternately repeated, and this repetition is easily recognized as flicker.
  • the offset state of “positive polarity / + ⁇ ”, the offset state of “negative polarity / + ⁇ ”, the offset state of “positive polarity / ⁇ ”, the offset state of “negative polarity / ⁇ ” The four types of states are repeated alternately. As a result, compared to the above case, the repetition cycle of the offset state becomes complicated and the offset direction is dispersed, so that the flicker is hardly recognized on the entire screen.
  • Modification 2 In the second modification, two-line inversion driving is premised, and as shown in FIG. 16A, the first row and the second row of the odd frame and the third row and the fourth row of the even frame are positive. (+), And the third and fourth rows of the odd frame and the first and second rows of the even frame have negative polarity ( ⁇ ).
  • the head of the horizontal scanning period (H) is switched between the + A offset voltage and the ⁇ A offset voltage for each row. It is configured. That is, the operation (sequence) of the offset switching signal 4 is different for each row (here, the voltage level of the offset switching signal 4 is inverted for each row). For example, in the first row and the third row, an offset voltage of + A is selected at the beginning of the horizontal scanning period (the offset switching signal 4 is set to a high level (“H”)), and in the second row and the fourth row, horizontal The head of the scanning period is configured to select an offset voltage of ⁇ A (offset switching signal 4 is set to low level (“L”)).
  • FIG. 16A shows the state of polarity on the display screens of the first and second frames and the state of change of the offset switching signal 4 in the horizontal scanning period of each row for the first to fifth rows.
  • the frequency of the offset switching signal 4 is 1/4 of the frequency of the data clock DCLK.
  • FIG. 16B shows the polarity state on the display screen of the first frame and the offset state of each row for the (4M + 1) th to (4M + 4) th rows. In the figure, the offset state is different for each row.
  • the timing charts of the first row and the third row are the same as those in FIG. 10, and the timing charts of the second row and the fourth row are the same as those in FIG.
  • the polarity of the offset voltage selected at the timing when the gate signal falls differs for each row.
  • the offset direction can be dispersed and flicker can be further suppressed.
  • the head of the horizontal scanning period (H) is switched between the + A offset voltage and the ⁇ A offset voltage every two rows.
  • the even-numbered terminal and the odd-numbered terminal are switched so as to have different polarities (+ A, ⁇ A).
  • the offset voltage of + A is selected at the beginning of the horizontal scanning period at the even terminals (the offset switching signal 4 is set to the high level (“H”)), and the horizontal scanning is performed at the odd terminals.
  • An offset voltage of ⁇ A is selected at the beginning of the period (offset switching signal 4 is set to low level (“L”)).
  • the even voltage terminal selects the offset voltage of ⁇ A at the beginning of the horizontal scanning period (the offset switching signal 4 is set to the low level (“L”)), and the odd terminals are set to the horizontal line.
  • An offset voltage of + A is selected at the beginning of the scanning period (offset switching signal 4 is set to high level (“H”)).
  • FIG. 17A shows the polarity states of the display screens of the first and second frames and the offset switching signal 4 for each of the odd and even terminals in the horizontal scanning period of each row for the first to fifth rows. It shows the state of change.
  • the frequency of the offset switching signal 4 is 1/4 of the frequency of the data clock DCLK.
  • FIG. 17 (b) shows the polarity state on the display screen of the first frame and the offset state of each row at the odd-numbered terminal and the even-numbered terminal for the (4M + 1) th to (4M + 4) th rows. Yes.
  • the offset state is different every two rows, and the offset state is different between even terminals and odd terminals.
  • the timing charts of the first and second rows for odd output and the third and fourth rows for even output are the same as in FIG. 10, and the third and fourth rows for odd output.
  • the timing chart of the first and second rows of even output is the same as FIG.
  • the polarity of the offset voltage selected at the timing when the gate signal falls is different for every two rows, and the even state and the odd number terminals are in the offset state. Is different.
  • the offset direction can be dispersed and flicker can be further suppressed.
  • the sequence of the offset switching signal 4 (the switching operation of the H level and the L level) is the same in all frames in each row, and the offset switching signal 4 is changed every two rows. The sequence is different.
  • the horizontal scanning period in the first and second rows of odd output and the third and fourth rows of even output in the first frame As for the timing for selecting the offset voltage, in FIG. 17A, the horizontal scanning period in the first and second rows of odd output and the third and fourth rows of even output in the first frame. “HHLL” from the top of the first row, and “LLHH” from the beginning of the horizontal scanning period in the third and fourth rows of odd output and the first and second rows of even output.
  • the present invention is not limited to this, and in the first and second rows of the odd output of the first frame, and the third and fourth rows of the even output, “HLLLHH” is set from the beginning of the horizontal scanning period, and “LHHLL” may be set from the beginning of the horizontal scanning period in the 3rd and 4th rows and the 1st and 2nd rows of even output.
  • the operation (sequence) of the offset switching signal 4 in each row specifically, switching between the H level (first potential) and the L level (second potential) is performed.
  • the operation is the same for all frames. That is, in both rows, positive / negative polarity inversion is performed in two frames, and the operation of the offset switching signal 4 is the same in both frames. Accordingly, the offset voltage of + ⁇ (or ⁇ ) cancels out in any row in two frames.
  • an offset switching signal is set according to the cycle of different data clocks DCLK.
  • a configuration for switching the frequency division ratio of the data clock DCLK for generation may be provided. According to this configuration, the offset switching signal 4 can be set to an optimum cycle for each cycle of the plurality of data clocks DCLK.
  • the switching control circuit is configured to output the switching signal having the same frequency as that of the data clock or the switching signal obtained by dividing the data clock so as to be higher in frequency than the horizontal synchronizing signal to the switching circuit. You can also.
  • the switching control circuit can output a switching signal having a frequency higher than that of the horizontal synchronization signal.
  • the switching control circuit may be configured to generate the switching signal based on a horizontal synchronization signal.
  • the said switching signal can be produced
  • the state of offset can be controlled for every horizontal scanning period, and the display nonuniformity for every horizontal scanning period can be suppressed. it can.
  • the switching signal When the switching signal is at the first potential, the first intrinsic offset voltage that the first amplifier circuit has in its characteristics is selected, When the switching signal is at the second potential, the second inherent offset voltage that is characteristic of the second amplifier circuit may be selected.
  • the switching signal is switched to the second potential between the time when the first potential is selected and the time when the offset voltage in the first amplifier circuit reaches the first intrinsic offset voltage.
  • a configuration in which the offset voltage in the second amplifier circuit is switched to the first potential after the selection until the offset voltage reaches the second intrinsic offset voltage may be employed.
  • the first offset voltage generated in the first amplifier circuit when the switching signal is the first potential and the second offset voltage generated in the second amplifier circuit when the switching signal is the second potential are mutually different. It can also be set as the structure from which polarity differs.
  • the first offset voltage generated in the first amplifier circuit when the switching signal is the first potential is smaller than the first intrinsic offset voltage
  • the second offset voltage generated in the second amplifier circuit when the switching signal is the second potential may be smaller than the second intrinsic offset voltage
  • the sequence of the switching signal may be the same in all horizontal scanning periods.
  • the switching signal sequence specifically refers to a switching operation of the first potential (for example, H level) and the second potential (L level) of the switching signal.
  • the sequence of the switching signal is the same in all frames, and the sequence of the switching signal may be different every n rows (n is an integer of 1 or more).
  • the switching signal may be configured to have a frequency that is 1/2 or 1/4 of the frequency of the data clock.
  • a display device includes the display drive circuit and a display panel.
  • the display panel may be configured to perform n-line inversion driving (n is an integer of 1 or more).
  • the present invention is suitable for each drive circuit of a display device.
  • Liquid crystal display device (display device) 2 operational amplifier (differential amplification circuit) 3N (N-channel MOS input) operational amplifier 3P (P-channel MOS input) operational amplifier 4 Offset switching signal (switching signal) 6 Output terminal 10 Liquid crystal panel (display panel) 20 Source driver (display drive circuit) 30 gate driver 28 output circuit 29 switching control circuit + A offset voltage (first intrinsic offset voltage, second intrinsic offset voltage) -A offset voltage (first intrinsic offset voltage, second intrinsic offset voltage) + ⁇ offset voltage (first offset voltage, second offset voltage) - ⁇ offset voltage (first offset voltage, second offset voltage) DCLK data clock

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Abstract

　ソースドライバ（２０）は、同相／逆相の入力信号を増幅する第１及び第２増幅回路と、入力信号を切り替えるためのオフセット切替信号（４）を出力する切替制御回路（２９）とを備え、切替制御回路（２９）は、水平同期信号よりも高周波数のオフセット切替信号（４）を出力する。これにより、表示画面全体におけるフリッカの発生を抑え、表示品位を高めることができる表示駆動回路を提供する。

Description

表示駆動回路、表示装置及び表示駆動回路の駆動方法
　本発明は、オフセット電圧を持つ差動増幅回路を備えた表示駆動回路、これを備えた表示装置及び該表示駆動回路の駆動方法に関する。
　従来の液晶表示装置において、表示駆動回路（図１８のソースドライバ３８０２）の出力回路部（図１８の出力回路４４０８）を構成する差動増幅器の製造上のバラツキ等により偶発的に発生するオフセット電圧が、液晶表示素子への理想の駆動電圧からの誤差を生み、これにより表示画像が適切に表示されず、いわゆる表示ムラが発生し、表示品位を低下させる要因となっていることが知られている。
　このオフセット電圧に起因する表示ムラを解消するための技術が、例えば特許文献１に記載されている。特許文献１に記載されている第１～第３従来技術について、以下に説明する。
　図１９の（ａ）及び（ｂ）に、第１従来技術に係るソースドライバＩＣの出力回路のブロック構成図とその動作の一例とを示す。図１９の（ａ）及び（ｂ）には、図１８の内、４４０５、４４０７、４４０８で示される各ブロックのみを、２出力端子分の回路として示している。
　図１９の（ａ）及び（ｂ）において、４５０１は奇数番目の出力端子を駆動する出力回路でオペアンプを使用したボルテージフォロワを示し、４５０２は偶数番目の出力端子を駆動する出力回路で４５０１と同じオペアンプを使用したボルテージフォロワを示し、４５０３、４５０４、４５０５、及び４５０６は液晶駆動出力の出力電圧極性を切り替える出力交流化スイッチをそれぞれ示し、４５０７は正極性電圧のデジタル／アナログ変換を行うＤ／Ａ変換回路を示し、４５０８は負極性電圧のデジタル／アナログ変換を行うＤ／Ａ変換回路を示し、４５０９及び４５１０は表示データを保持するホールドメモリをそれぞれ示し、４５１１は奇数番目の出力端子を示し、４５１２は偶数番目の出力端子を示す。また、オペアンプ４５０１の内部の４５１３及び４５０２内部の４５１４はＮチャンネルＭＯＳ入力のオペアンプを示し、オペアンプ４５０１の内部の４５１５及び４５０２内部の４５１６はＰチャンネルＭＯＳ入力のオペアンプを示す。
　上記の構成では、１つの出力端子に正極性電圧および負極性電圧の双方を出力（フルレンジ）できるようにＮチャンネルＭＯＳトランジスタを入力段にもつオペアンプとＰチャンネルＭＯＳトランジスタを入力段にもつオペアンプとの２個を有している。これにより、図２０に示すように、オフセット電圧に起因する偏差Ａ、－Ａを２フレームで打ち消すことができる。
　ただし、上記第１従来技術の構成は、１出力端子毎にオペアンプを２個有するので、回路規模および消費電力の増大を招来するという問題がある。
　そこで、第２従来技術として、オペアンプの数を半減させて、回路規模の縮小化および低消費電力化を実現できる構成（図２１の（ａ）及び（ｂ））が挙げられている。しかし、この構成では、１つの出力を駆動するオペアンプが正極性の場合と負極性の場合とで異なっている（オペアンプ４６０１、４６０２）ため、第１従来技術のように、製造上のバラツキなどによるオフセット電圧を打ち消すことができない。以下、図２２を用いて具体的に説明する。
　図２２には、オペアンプ４６０１がオフセット電圧Ａを持ち、オペアンプ４６０２がオフセット電圧Ｂを持つ場合の液晶駆動電圧波形を示している。同図において、正極性電圧を出力する場合と負極性電圧を出力する場合とでは、期待値電圧からの偏差がそれぞれ異なる。したがって、液晶表示画素に印加される駆動電圧の平均電圧には、２つの偏差の差の成分（＝（Ａ－Ｂ）／２）が、誤差電圧として残留する。この誤差電圧は、駆動出力端子毎に偶発的に発生するものであるため、液晶表示装置の画素間での印加電圧の差となり、結果として表示ムラが発生することになる。
　上記第１及び第２従来技術の問題を解消する技術として、第３従来技術（例えば特許文献１及び２）が挙げられている。
　図２３に、第３従来技術に係る差動増幅回路の構成例を示す。なお、図２３は、ＮチャンネルＭＯＳトランジスタを入力トランジスタとして使用した場合を示すものである。
　図２３において、１０１及び１０２はＮチャンネルＭＯＳによる入力トランジスタをそれぞれ示し、１０３は上記差動増幅回路に動作電流を与える定電流源を示し、１０４は入力トランジスタ１０１の負荷抵抗（抵抗素子）を示し、１０５は入力トランジスタ１０２の負荷抵抗（抵抗素子）を示し、１０６及び１０７は入力信号を切り替えるスイッチをそれぞれ示し、１０８及び１０９は出力信号を切り替えるスイッチをそれぞれ示し、１１０は同相入力端子を示し、１１１は逆相入力端子を示し、１１２は同相出力端子を示し、１１３は逆相出力端子を示し、１１４はスイッチ１０６から１０９を同時に切り替える切替信号を入力するための切替信号入力端子を示す。
　入力トランジスタ１０１及び負荷抵抗１０４と、入力トランジスタ１０２及び負荷抵抗１０５とは増幅回路を構成し、トランジスタ１０１と１０２は差動対を構成する。また、スイッチ１０６から１０９は、切替信号１１４により連動して制御される。なお、同相入力端子１１０は、図２１に示すオペアンプ４６０１の＋入力端子に相当し、逆相入力端子１１１は、図２１に示すオペアンプ４６０１の－入力端子に相当する。
　図２４は、図２３の差動増幅回路の１つの動作状態を示す。図２５は、図２３の差動増幅回路の他の動作状態を示す。以下に、図２４及び図２５を参照しながら、上記差動増幅回路の動作を説明する。
　図２４に示す状態では、同相入力端子１１０はスイッチ１０６を介して入力トランジスタ１０１のゲートに接続され、そのドレインに接続された負荷抵抗１０４の働きで、スイッチ１０９を介して逆相出力信号として逆相出力端子１１３から出力される。一方、逆相入力端子１１１はスイッチ１０７を介して入力トランジスタ１０２のゲートに接続され、そのドレインに接続された負荷抵抗１０５の働きで、スイッチ１０８を介して同相出力信号として同相出力端子１１２から出力される。つまり、同相入力信号は、入力トランジスタ１０１及び負荷抵抗１０４で増幅される一方、逆相入力信号は、入力トランジスタ１０２及び負荷抵抗１０５で増幅される。
　一方、図２５に示す状態では、同相入力端子１１０はスイッチ１０７を介して入力トランジスタ１０２のゲートに接続され、そのドレインに接続された負荷抵抗１０５の働きで、スイッチ１０９を介して逆相出力信号として逆相出力端子１１３より出力される。また、逆相入力端子１１１はスイッチ１０６を介して入力トランジスタ１０１のゲートに接続され、そのドレインに接続された負荷抵抗１０４の働きで、スイッチ１０８を介して同相出力信号として同相出力端子１１２より出力される。つまり、同相入力信号は、入力トランジスタ１０２及び負荷抵抗１０５で増幅される一方、逆相入力信号は、入力トランジスタ１０１及び負荷抵抗１０４で増幅される。
　以上のように、図２４に示す状態と図２５に示す状態とでは、同相入力信号の増幅回路と逆相入力信号の増幅回路とを、完全に入れ替えて使用している。
　ここで、上記差動増幅回路を構成する入力トランジスタ１０１と１０２の間において、及び／又は負荷抵抗１０４と１０５の間において、製造上のバラツキ等により偶発的に発生する特性の不一致が存在する場合について、図２６及び図２７を参照しながら、以下に説明する。
　本来同じ特性を持つべき差動増幅回路の２つの素子において差が生じた場合、出力電圧が理想的な状態からずれてしまい、オフセット電圧を持つ。このずれは、入力端子の一方に定電圧源を接続したものとしてモデル化できる。この様子を図２６及び図２７に示す。両図に示す１１５は、上記差動増幅回路のオフセット電圧を１つの定電圧源でモデル化したものである。なお、図２６に示すスイッチ素子は図２４に示す状態と同一であり、図２７に示すスイッチ素子は図２５に示す状態と同一である。
　図２６においては、定電圧源１１５は、スイッチ１０７を介して逆相入力端子１１１と接続されている。一方、図２７においては、定電圧源１１５は、スイッチ１０７を介して同相入力端子１１０と接続されている。このように、上記差動増幅回路は、スイッチ１０６から１０９を使用しているので、差動増幅回路の偶発的に発生するバラツキによるオフセット電圧を、逆相入力端子１１１側に入れた状態と、同相入力端子１１０側に入れた状態とで切り替えることができる。これら２つの状態では、同相出力端子１１０及び逆相出力端子１１１に現れるオフセット電圧は、符号が逆で絶対値が等しい状態となる。
　これにより、オペアンプが製造上のバラツキなどにより偶発的に発生するオフセット電圧を持っている場合でも、正極性のオフセット電圧を出力する場合と負極性のオフセット電圧を出力する場合とでは、期待値電圧からの偏差が等しくなるので、液晶表示画素に印加される駆動電圧の平均電圧には、２つの偏差の差の成分が誤差電圧として残留することがなくなる。したがって、上記オペアンプを液晶駆動回路に使用した場合、液晶表示装置の画素間での印加電圧に差となって生じず、表示ムラを回避できる。
　図２８は、差動増幅回路のＰチャンネルＭＯＳトランジスタを入力トランジスタに使用した場合を示すものである。
　図２８において、６０１及び６０２はＰチャンネルＭＯＳによる入力トランジスタをそれぞれ示し、６０３は上記差動増幅回路に動作電流を与える定電流源を示し、６０４は入力トランジスタ６０１の負荷抵抗（抵抗素子）を示し、６０５は入力トランジスタ６０２の負荷抵抗（抵抗素子）を示し、６０６及び６０７は入力信号を切り替えるスイッチをそれぞれ示し、６０８及び６０９は出力信号を切り替えるスイッチをそれぞれ示し、６１０は同相入力端子を示し、６１１は逆相入力端子を示し、６１２は同相出力端子を示し、６１３は逆相出力端子を示し、６１４はスイッチ６０６から６０９を同時に切り替える切替信号を入力するための切替信号入力端子を示す。
　入力トランジスタ６０１及び負荷抵抗６０４と、入力トランジスタ６０２及び負荷抵抗６０５とは増幅回路を構成し、トランジスタ６０１と６０２は差動対を構成する。また、スイッチ６０６から６０９は、切替信号６１４により連動して制御される。なお、同相入力端子６１０は、図２１に示すオペアンプ４６０２の＋入力端子に相当し、逆相入力端子６１１は、図２１に示すオペアンプ４６０２の－入力端子に相当する。
　図２９は、図２８の差動増幅回路の１つの動作状態を示す。図３０は、図２８の差動増幅回路の他の動作状態を示す。以下に、図２９及び図３０を参照しながら、上記差動増幅回路の動作を説明する。
　図２９に示す状態では、同相入力端子６１０はスイッチ６０６を介して入力トランジスタ６０１のゲートに接続され、そのドレインに接続された負荷抵抗６０４の働きで、スイッチ６０９を介して逆相出力信号として逆相出力端子６１３から出力される。一方、逆相入力端子６１１はスイッチ６０７を介して入力トランジスタ６０２のゲートに接続され、そのドレインに接続された負荷抵抗６０５の働きで、スイッチ６０８を介して同相出力信号として同相出力端子６１２から出力される。つまり、同相入力信号は、入力トランジスタ６０１及び負荷抵抗６０４で増幅される一方、逆相入力信号は、入力トランジスタ６０２及び負荷抵抗６０５で増幅される。
　一方、図３０に示す状態では、同相入力端子６１０はスイッチ６０７を介して入力トランジスタ６０２のゲートに接続され、そのドレインに接続された負荷抵抗６０５の働きで、スイッチ６０９を介して逆相出力信号として逆相出力端子６１３より出力される。また、逆相入力端子６１１はスイッチ６０６を介して入力トランジスタ６０１のゲートに接続され、そのドレインに接続された負荷抵抗６０４の働きで、スイッチ６０８を介して同相出力信号として同相出力端子６１２より出力される。つまり、同相入力信号は、入力トランジスタ６０２及び負荷抵抗６０５で増幅される一方、逆相入力信号は、入力トランジスタ６０１及び負荷抵抗６０４で増幅される。
　以上のように、図２９に示す状態と図３０に示す状態とでは、同相入力信号の増幅回路と逆相入力信号の増幅回路とを、完全に入れ替えて使用している。
　ここで、上記差動増幅回路を構成する入力トランジスタ６０１と６０２の間において、及び／又は負荷抵抗６０４と６０５の間において、製造上のバラツキ等により偶発的に発生する特性の不一致が存在する場合について、図３１及び図３２を参照しながら、以下に説明する。
　本来同じ特性を持つべき差動増幅回路の２つの素子において差が生じた場合、出力電圧が理想的な状態からずれてしまい、オフセット電圧を持つ。このずれは、入力端子の一方に定電圧源を接続したものとしてモデル化できる。この様子を図３１及び図３２に示す。両図に示す６１５は、上記差動増幅回路のオフセット電圧を１つの定電圧源でモデル化したものである。なお、図３１に示すスイッチ素子は図２９に示す状態と同一であり、図３２に示すスイッチ素子は図３０に示す状態と同一である。
　図３１においては、定電圧源６１５は、スイッチ６０７を介して逆相入力端子６１１と接続されている。一方、図３２においては、定電圧源６１５は、スイッチ６０７を介して同相入力端子６１０と接続されている。このように、上記差動増幅回路は、スイッチ６０６から６０９を使用しているので、差動増幅回路の偶発的に発生するバラツキによるオフセット電圧を、逆相入力端子６１１側に入れた状態と、同相入力端子６１０側に入れた状態とで切り替えることができる。これら２つの状態では、同相出力端子６１０及び逆相出力端子６１１に現れるオフセット電圧は、符号が逆で絶対値が等しい状態となる。
　これにより、上記と同様、正極性のオフセット電圧を出力する場合と負極性のオフセット電圧を出力する場合とでは、期待値電圧からの偏差が等しくなるので、上記オペアンプを液晶駆動回路に使用した場合、液晶表示装置の画素間での印加電圧に差となって生じず、表示ムラを回避できる。
　図３３に、図２３の差動増幅回路の負荷素子をカレントミラー構成の能動負荷に変えた回路構成を示す。なお、図３３は、ＮチャンネルＭＯＳトランジスタを入力トランジスタとして使用した場合を示すものである。
　図３３において、１１０１及び１１０２はＮチャンネルＭＯＳによる入力トランジスタをそれぞれ示し、１１０３は本差動増幅回路に動作電流を与える定電流源を示し、１１０４は入力トランジスタ１１０１の負荷となるＰチャンネルＭＯＳによる負荷トランジスタを示し、１１０５は入力トランジスタ１１０２の負荷となるＰチャンネルＭＯＳによる負荷トランジスタを示し、１１０６及び１１０７は入力信号を切り替えるスイッチをそれぞれ示し、１１０８及び１１０９は出力信号を切り替えるスイッチをそれぞれ示し、１１１０は同相入力端子を示し、１１１１は逆相入力端子を示し、１１１２は同相出力端子を示し、１１１３は逆相出力端子を示し、１１１４はスイッチ１１０６から１１０９を同時に切り替える信号を入力するための切替信号入力端子を示す。
　上記差動増幅回路は、負荷素子がトランジスタによるカレントミラー構成の能動負荷である点において、図２３の構成例（受動負荷）と異なっている。図２４に対応する状態においては、同相入力信号は、入力トランジスタ１１０１及び負荷トランジスタ１１０４で増幅される一方、逆相入力信号は、入力トランジスタ１１０２及び負荷トランジスタ１１０５で増幅される。これに対して、図２５に対応する状態においては、同相入力信号は、入力トランジスタ１１０２及び負荷トランジスタ１１０５で増幅される一方、逆相入力信号は、入力トランジスタ１１０１及び負荷トランジスタ１１０４で増幅される。
　以上、何れの場合でも、上記負荷トランジスタ１１０４及び１１０５は、互いに、カレントミラー構成となっているので、たとえ両負荷トランジスタに特性のバラツキがあっても、負荷トランジスタ１１０４及び１１０５に流れる電流は常に等しくなり、この結果、同相入力信号及び逆相入力信号は同じ増幅度で増幅されることになり、左右対称な出力波形が得られることになる。
　以上のように、図３３に示す構成を有する差動増幅回路でも、同相入力信号の増幅回路と逆相入力信号の増幅回路とを、完全に入れ替えて使用することができる。
　また、上記差動増幅回路を構成する入力トランジスタ１１０１と１１０２の間において、製造上の理由などにより偶発的に発生する特性の不一致が存在する場合でも、詳細には説明しないが、図２３と同様の構成を有している。したがって、本差動増幅回路においては、スイッチ１１０６から１１０９を使用しているので、差動増幅回路の偶発的に発生するバラツキによるオフセット電圧を、逆相入力端子１１１１側に入れた状態と、同相入力端子１１１０側に入れた状態とで切り替えることができる。これら２つの状態では、同相出力端子１１１０及び逆相出力端子１１１１に現れるオフセット電圧は、符号が互いに逆で絶対値が等しい状態となる。
　これにより、上記と同様、正極性のオフセット電圧を出力する場合と負極性のオフセット電圧を出力する場合とでは、期待値電圧からの偏差が等しくなるので、上記オペアンプを液晶駆動回路に使用した場合、液晶表示装置の画素間での印加電圧に差となって生じず、表示ムラを回避できる。
　図３４に、図２８の差動増幅回路の負荷素子をカレントミラー構成の能動負荷に変えた回路構成を示す。なお、図３４は、ＰチャンネルＭＯＳトランジスタを入力トランジスタとして使用した場合を示すものである。
　図３４において、１２０１及び１２０２はＰチャンネルＭＯＳによる入力トランジスタをそれぞれ示し、１２０３は本差動増幅回路に動作電流を与える定電流源を示し、１２０４は入力トランジスタ１２０１の負荷となるＮチャンネルＭＯＳによる負荷トランジスタを示し、１２０５は入力トランジスタ１２０２の負荷となるＮチャンネルＭＯＳによる負荷トランジスタを示し、１２０６及び１２０７は入力信号を切り替えるスイッチをそれぞれ示し、１２０８及び１２０９は出力信号を切り替えるスイッチをそれぞれ示し、１２１０は同相入力端子を示し、１２１１は逆相入力端子を示し、１２１２は同相出力端子を示し、１２１３は逆相出力端子を示し、１２１４はスイッチ１２０６から１２０９を同時に切り替える信号を入力するための切替信号入力端子を示す。
　図３４の構成は、負荷素子がトランジスタによるカレントミラー構成の能動負荷である点において、図２８の構成（受動負荷）と異なっている。図２９に対応する状態においては、同相入力信号は、入力トランジスタ１２０１及び負荷トランジスタ１２０４で増幅される一方、逆相入力信号は、入力トランジスタ１２０２及び負荷抵抗１２０５で増幅される。これに対して、図３０に対応する状態においては、同相入力信号は、入力トランジスタ１２０２及び負荷トランジスタ１２０５で増幅される一方、逆相入力信号は、入力トランジスタ１２０１及び負荷トランジスタ１２０４で増幅される。
　以上、何れの場合でも、上記負荷トランジスタ１２０４及び１２０５は、互いに、カレントミラー構成となっているので、両負荷トランジスタに特性のバラツキがあっても、負荷トランジスタ１２０４及び１２０５に流れる電流は常に等しくなり、この結果、同相入力信号及び逆相入力信号は同じ増幅度で増幅されることになり、左右対称な出力波形が得られることになる。
　以上のように、図３４に示す構成を有する差動増幅回路でも、同相入力信号の増幅回路と逆相入力信号の増幅回路とを、完全に入れ替えて使用している。
　また、上記差動増幅回路を構成する入力トランジスタ１２０１と１２０２の間において、製造上の理由などにより偶発的に発生する特性の不一致が存在する場合でも、詳細には説明しないが、図２８と同様の構成を有している。したがって、上記差動増幅回路においては、スイッチ１２０６から１２０９を使用しているので、差動増幅回路の偶発的なバラツキによるオフセット電圧を、逆相入力端子１２１１側に入れた状態と、同相入力端子１２１０側に入れた状態とで切り替えることができる。これら２つの状態では、同相出力端子１２１０及び逆相出力端子１２１１に現れるオフセット電圧は、符号が互いに逆で絶対値が等しい状態となる。
　これにより、上記と同様、正極性のオフセット電圧を出力する場合と負極性のオフセット電圧を出力する場合とでは、期待値電圧からの偏差が等しくなるので、上記オペアンプを液晶駆動回路に使用した場合、液晶表示装置の画素間での印加電圧に差となって生じず、表示ムラを回避できる。
　図３５は、図３３に示す差動増幅回路と等価な差動増幅回路１３０１と、スイッチ及び出力部を具体化した構成例を示している。なお、図３５は、ＮチャンネルＭＯＳ入力のオペアンプに対応する。
　図３５において、１３０１は図３３で示す差動増幅回路を示し、１３０２は同相入力端子を示し、１３０３は逆相入力端子を示し、１３０４及び１３０５はスイッチ切替信号入力端子をそれぞれ示し、１３０６から１３０９はスイッチをそれぞれ示し、１３１０から１３１３はスイッチをそれぞれ示し、１３１４及び１３１５はＮチャンネルＭＯＳの入力トランジスタをそれぞれ示し、１３１６および１３１７は入力トランジスタの能動負荷となるＰチャンネルＭＯＳの負荷トランジスタをそれぞれ示し、１３１８はＰチャンネルＭＯＳの出力トランジスタを示し、１３１９はＮチャンネルＭＯＳの出力トランジスタを示し、１３２０は出力端子を示し、１３２１はオペアンプに動作点を与えるためのバイアス電圧入力端子を示す。ここで、差動増幅回路１３０１を図２３の抵抗負荷の差動増幅回路に置き換えた回路も、以下の説明と全く同一の動作をするため、ここでは詳細な説明を省略する。
　図３５において、１３１４及び１３１５が、図３３で示したスイッチ切替信号入力端子１１１４に相当し、１３０４と１３０５とは互いに逆相の信号を入力する。スイッチ切替信号入力に応じた回路の動作を図３６及び図３７を参照しながら、以下に説明する。
　図３５において、入力トランジスタ１３１４及び１３１５が、図３３で示した入力トランジスタ１１０１及び１１０２に相当し、負荷トランジスタ１３１６及び１３１７が図３３で示した負荷トランジスタ１１０４及び１１０５に相当する。
　また、図３５において、１３０７及び１３０９が、図３３で示したスイッチ１１０６に相当し、１３０６及び１３０８が、図３３で示したスイッチ１１０７に相当し、１３１０及び１３１３が、図３３で示したスイッチ１１０８に相当し、１３１１及び１３１２が、図３３で示したスイッチ１１０９に相当し、トランジスタ１３２２が、図３３で示した定電流源１１０３に相当する。
　切替入力信号１３０４にＬレベル（ローレベル）が入力されると、スイッチはＰチャンネルＭＯＳトランジスタであるので、図３６に示すように、スイッチ１３０６、１３０７、１３１０、及び１３１１がオン状態になる。この時、スイッチ切替信号入力端子１３０５にはＨレベル（ハイレベル）が入力されているため、スイッチ１３０８、１３０９、１３１２、及び１３１３はオフする。同相入力信号１３０２は、スイッチ１３０６を介して入力トランジスタ１３１５へ供給される。逆相入力信号１３０３は、スイッチ１３０７を介して入力トランジスタ１３１４へ供給される。また、スイッチ１３１０を介して負荷トランジスタ１３１６及び１３１７にゲート信号が供給され、スイッチ１３１１を介して出力トランジスタ１３１８へゲート信号が与えられる。図３６の場合、同相入力信号を増幅する回路は、トランジスタ１３１５及び負荷トランジスタ１３１７であり、逆相入力信号を増幅する回路は、トランジスタ１３１４及び負荷トランジスタ１３１６である。
　スイッチ切替信号入力端子１３０５にＬレベルが入力されると、図３７において、スイッチ１３０８、１３０９、１３１２、及び１３１３がオン状態になる。この時、スイッチ切替信号入力端子１３０４にはＨレベルが入力されているため、スイッチ１３０６、１３０７、１３１０、及び１３１１はオフする。この時、同相入力信号１３０２は、スイッチ１３０８を介して入力トランジスタ１３１４へ供給される。逆相入力信号１３０３は、スイッチ１３０９を介して入力トランジスタ１３１５へ供給される。また、スイッチ１３１３を介して負荷トランジスタ１３１６及び１３１７にゲート信号が与えられ、スイッチ１３１２を介して出力トランジスタ１３１８へゲート信号が与えられる。図３７の場合、同相入力信号を増幅する回路は、入力トランジスタ１３１４及び負荷トランジスタ１３１６であり、逆相入力信号を増幅する回路は、入力トランジスタ１３１５及び負荷トランジスタ１３１７である。
　図３６及び図３７に示したように、本差動増幅回路は、スイッチ１３０６から１３１３を切り替えることによって、同相入力信号の増幅回路と逆相入力信号の増幅回路とを入れ替えることができる。これにより、前述したように、差動増幅回路に製造上の特性バラツキ等による偶発的なオフセット電圧が発生した場合でも、このオフセット電圧は、この２つの状態で符号が互いに逆で絶対値が等しくなる。したがって、オペアンプに生じるオフセット電圧のバラツキも、スイッチ１３０６から１３１３を切り替えることによって、オフセット電圧の符号が互いに逆で絶対値が等しい状態を実現することができ、上記オフセット電圧を相殺できる。なお、図３６及び図３７において、点線は、信号の流れを示すものである。
　図３８は、図３４に示す差動増幅回路と等価な差動増幅回路１６０１と、スイッチ及び出力部を具体化した構成例を示している。なお、図３８は、ＰチャンネルＭＯＳ入力のオペアンプである。
　図３８において、１６０２は同相入力端子を示し、１６０３は逆相入力端子を示し、１６０４及び１６０５はスイッチ切替信号入力端子をそれぞれ示し、１６０６から１６０９はスイッチをそれぞれ示し、１６１０から１６１３はスイッチをそれぞれ示し、１６１４及び１６１５はＰチャンネルＭＯＳの入力トランジスタをそれぞれ示し、１６１６および１６１７は入力トランジスタの能動負荷となるＮチャンネルＭＯＳの負荷トランジスタをそれぞれ示し、１６１８はＮチャンネルＭＯＳの出力トランジスタを示し、１６１９はＰチャンネルＭＯＳの出力トランジスタを示し、１６２０は出力端子を示し、１６２１はオペアンプに動作点を与えるためのバイアス電圧入力端子を示す。ここで、差動増幅回路１６０１を図２８で述べた抵抗負荷の差動増幅回路に置き換えた回路も、以下の説明と全く同一の動作をするため、ここでは詳細な説明を省略する。
　図３８において、入力トランジスタ１６１４及び１６１５が、図３４で示した入力トランジスタ１２０１及び１２０２に相当し、負荷トランジスタ１６１６及び１６１７が、図３４で示した負荷トランジスタ１２０４及び１２０５に相当する。また、図３８において、１６０７及び１６０９が、図３４で示したスイッチ１２０６に相当し、１６０６及び１６０８が、図３４で示したスイッチ１２０７に相当し、１６１０及び１６１３が、図３４で示したスイッチ１２０８に相当し、１６１１及び１６１２が、図３４で示したスイッチ１２０９に相当し、トランジスタ１６２２が、図３４で示した定電流源１２０３に相当する。
　スイッチ切替信号入力端子１６０４にＨレベル（ハイレベル）が入力されると、スイッチはＮチャンネルＭＯＳトランジスタであるので、図３９に示すように、スイッチ１６０６、１６０７、１６１０、及び１６１１がオン状態になる。この時、スイッチ切替信号入力端子１６０５にはＬレベル（ローレベル）が入力されているため、スイッチ１６０８、１６０９、１６１２、及び１６１３はオフする。同相入力信号１６０２は、スイッチ１６０６を介して入力トランジスタ１６１５へ供給される。逆相入力信号１６０３は、スイッチ１６０７を介して入力トランジスタ１６１４へ供給される。また、スイッチ１６１０を介して負荷トランジスタ１６１６及び１６１７にゲート信号が供給され、スイッチ１６１１を介して出力トランジスタ１６１８へゲート信号が与えられる。図３９の場合、同相入力信号を増幅する回路は、入力トランジスタ１６１５及び負荷トランジスタ１６１７であり、逆相入力信号を増幅する回路は、入力トランジスタ１６１４及び負荷トランジスタ１６１６である。
　スイッチ切替信号入力端子１６０５にＨレベルが入力されると、図４０において、スイッチ１６０８、１６０９、１６１２、及び１６１３がオン状態になる。この時、スイッチ切替信号入力端子１６０４にはＬレベルが入力されているため、スイッチ１６０６、１６０７、１６１０、及び１６１１はオフする。この時、同相入力信号１６０２は、スイッチ１６０８を介して入力トランジスタ１６１４へ供給される。逆相入力信号１６０３は、スイッチ１６０９を介して入力トランジスタ１６１５へ供給される。また、スイッチ１６１３を介して負荷トランジスタ１６１６及び１６１７にゲート信号が与えられ、スイッチ１６１２を介して出力トランジスタ１６１８へゲート信号が与えられる。図４０の場合、同相入力信号を増幅する回路は、入力トランジスタ１６１４及び負荷トランジスタ１６１６であり、逆相入力信号を増幅する回路は、入力トランジスタ１６１５及び負荷トランジスタ１６１７である。
　図３９及び図４０に示したように、上記差動増幅回路は、スイッチ１６０６から１６１３を切り替えることによって、同相入力信号の増幅回路と逆相入力信号の増幅回路とを入れ替えることができる。これにより、前述したように、差動増幅回路に製造上のバラツキ等により偶発的に発生するオフセット電圧が発生した場合でも、このオフセット電圧は、この２つの状態で符号が互いに逆で絶対値が等しくなる。したがって、オペアンプに生じるオフセット電圧のバラツキも、スイッチ１６０６から１６１３を切り替えることによって、オフセット電圧の符号が逆で絶対値が等しい状態を実現することができ、上記オフセット電圧を相殺できる。なお、図３９及び図４０において、点線は、信号の流れを示すものである。
　以上のように、第３従来技術では、正極性電圧は入力段にＮチャンネルＭＯＳトランジスタを使用したオペアンプから出力すると共に、負極性電圧は入力段にＰチャンネルＭＯＳトランジスタを使用したオペアンプから出力し、正極性電圧／負極性電圧を切替スイッチで切り替えてフルレンジ出力にするのに加えて、更にオペアンプの入力端子（同相入力端子および逆相入力端子）への入力信号として、同相入力信号もしくは逆相入力信号を切り替えて入力することで、前述の正極性電圧／負極性電圧に加えて、入力信号の切り替えによって新たに正極性電圧／負極性電圧（前述の正極性電圧／負極性電圧を反転したもの）を作りだすことによって、ＮチャンネルＭＯＳトランジスタを使用したオペアンプで発生するオフセット電圧による偏差Ａと－Ａ、ＰチャンネルＭＯＳトランジスタを使用したオペアンプで発生するオフセット電圧による偏差Ｂと－Ｂを、フレーム間で切り替えることにより４フレーム間で上記偏差を打ち消し（図４１参照）、表示ムラの発生を回避することができる。
日本国公開特許公報「特開２００２－１０８３０３号公報（２００２年４月１０日公開）」 日本国公開特許公報「特開平１１－３０５７３５号公報（１９９５年１１月５日公開）」
　しかしながら、上記従来技術では、オフセット電圧が大きい場合には、表示画面全体でのフリッカによる表示品位の低下を招くおそれがある。
　本発明は、上記問題点に鑑みなされたものであり、その目的は、表示画面全体におけるフリッカの発生を抑え、表示品位を高めることができる表示駆動回路、表示装置及び表示駆動方法を提供することにある。
　本発明の表示駆動回路は、上記課題を解決するために、
　同相または逆相の入力信号を増幅する第１及び第２増幅回路と、
　切替信号に基づいて、上記２つの入力信号を選択的に切り替えて上記第１及び第２増幅回路へ入力する切替回路と、
　上記切替信号を上記切替回路に出力することにより、上記切替回路の切り替えを制御する切替制御回路とを備えており、
　上記切替制御回路は、水平同期信号よりも高周波数の上記切替信号を、上記切替回路に出力することを特徴としている。
　上記の構成によれば、水平同期信号よりも高周波数の切替信号に基づいて、同相または逆相の入力信号を切り替える。
　これにより、オペアンプが持つ固有のオフセット電圧（例えば＋Ａ、－Ａ）の切り替え周期（オフセット切替信号の周波数）を早めることができるため、実際に、画素電極に印加されるソース電圧レベルに付加される電圧レベルを、所定の電圧レベル（＋Ａ、－Ａ）よりも小さくすることができる（図１１参照）。そのため、画素電極に実際に印加される電圧を、期待値電圧に近づけることができる。よって、表示画面全体におけるフリッカの発生を抑えることができる。
　本発明の表示駆動回路の駆動方法は、上記課題を解決するために、
　同相または逆相の入力信号を増幅する第１及び第２増幅回路と、
　切替信号に基づいて上記２つの入力信号を選択的に切り替えて上記第１及び第２増幅回路へ入力する切替回路と、
　上記切替信号を上記切替回路に出力することにより、上記切替回路の切り替えを制御する切替制御回路とを備える表示駆動回路の駆動方法であって、
　上記切替制御回路は、水平同期信号よりも高周波数の上記切替信号を、上記切替回路に出力することを特徴としている。
　上記の駆動方法によれば、表示画面全体におけるフリッカの発生を抑えることができる。
　以上のように、本発明の表示駆動回路、表示装置及び表示駆動方法では、上記切替制御回路は、水平同期信号よりも高周波数の上記切替信号を、上記切替回路に出力する構成である。これにより、表示画面全体としてのフリッカの発生を抑え、表示品位を高めることができる。
本発明に係る液晶表示装置の概略構成を示すブロック図である。 図１の液晶表示装置における液晶パネルの概略構成を示す平面図である。 図１の液晶表示装置における液晶駆動波形の一例を示す図である。 図１の液晶表示装置における液晶駆動波形の一例を示す図である。 図１の液晶表示装置における液晶パネルの表示の極性状態を示す図である。 図１の液晶表示装置におけるライン反転駆動方式（１ライン反転駆動）におけるソースドライバの駆動波形を示す図であり、（ａ）はＶｃｏｍが一定の場合を示し、（ｂ）はＶｃｏｍが矩形波の場合を示している。 図１の液晶表示装置におけるソースドライバの構成を示すブロック図である。 図７に示す、ホールドメモリ回路、Ｄ／Ａ変換回路及び出力回路の一部を示すブロック図である。 図７のソースドライバにおける切替制御回路の構成例を示す回路図である。 図７のソースドライバにおける切替制御回路及びオペアンプの入力信号波形および出力信号波形を示す図である。 図１の液晶表示装置における液晶駆動電圧波形例を示す波形図である。 図７のソースドライバにおける切替制御回路及びオペアンプの入力信号波形および出力信号波形を示す図である。 図１の液晶表示装置における他の液晶駆動電圧波形例を示す波形図である。 （ａ）及び（ｂ）は、本発明の変形例１における切替制御回路において、第１、第２フレームにおける極性状態、切替制御信号の電位レベル、及びオフセット状態を示す図である。 変形例１の液晶表示装置における、第３行及び第４行に対応する、切替制御回路及びオペアンプの入力信号波形および出力信号波形を示す図である。 （ａ）及び（ｂ）は、本発明の変形例２における切替制御回路において、第１、第２フレームにおける極性状態、切替制御信号の電位レベル、及びオフセット状態を示す図である。 （ａ）及び（ｂ）は、本発明の変形例３における切替制御回路において、第１、第２フレームにおける極性状態、切替制御信号の電位レベル、及びオフセット状態を示す図である。 従来の液晶表示装置におけるソースドライバの構成を示すブロック図である。 （ａ）及び（ｂ）は、第１従来技術に係るソースドライバＩＣの出力回路のブロック構成図とその動作の一例を示す図である。 図１９に示す構成の場合の液晶駆動電圧波形を示す波形図である。 （ａ）及び（ｂ）は、第２従来技術に係るソースドライバＩＣの出力回路のブロック構成図とその動作の一例を示す図である。 図２１に示す構成の場合の液晶駆動電圧波形を示す波形図である。 第３従来技術に係る差動増幅回路を示す回路図である。 図２３の差動増幅回路の１つの動作状態を示す図である。 図２３の差動増幅回路の他の動作状態を示す図である。 図２４に示す動作状態において、製造上のバラツキ等により偶発的に発生する特性の不一致が存在する場合の動作を示す説明図である。 図２５に示す動作状態において、製造上のバラツキ等により偶発的に発生する特性の不一致が存在する場合の動作を示す説明図である。 第３従来技術に係る他の差動増幅回路を示す回路図である。 図２８の差動増幅回路の動作を示す説明図である。 図２８の差動増幅回路の他の動作を示す説明図である。 図２９に示す動作状態において、製造上の理由などにより偶発的に発生する特性の不一致が存在する場合の動作を示す説明図である。 図３０に示す動作状態において、製造上の理由などにより偶発的に発生する特性の不一致が存在する場合の動作を示す説明図である。 図２３の差動増幅回路の負荷素子をカレントミラー構成の能動負荷に変えた回路構成を示す回路図である。 図２８の差動増幅回路の負荷素子をカレントミラー構成の能動負荷に変えた回路構成を示す回路図である。 図３３に示す差動増幅回路と等価な差動増幅回路と、スイッチ及び出力部を具体化した例を示す回路図である。 図３５のオペアンプの動作を示す回路図である。 図３５のオペアンプの他の動作を示す回路図である。 図３４に示す差動増幅回路と等価な差動増幅回路と、スイッチ及び出力部を具体化した例を示す回路図である。 図３８のオペアンプの動作を示す回路図である。 図３８のオペアンプの他の動作を示す回路図である。 従来の交流化スイッチ切替信号ＲＥＶ、及びオペアンプのスイッチ切替信号ＳＷＰと出力の関係を示した波形図である。
　図１に、本発明に係るアクティブマトリクス方式の代表例であるＴＦＴを用いた液晶表示装置（表示装置）のブロック構成を示す。液晶表示装置１は、液晶パネル１０、複数のソースドライバチップを備えたソースドライバ２０（表示駆動回路）、複数のゲートドライバチップを備えたゲートドライバ３０、コントロール回路４０、及び、液晶駆動電源（電源回路）５０を備えている。なお、ソースドライバチップ及びゲートドライバチップは、それぞれ、複数個に限定されず、１つずつ設けられていても良い。また、ソースドライバ２０及びゲートドライバ３０は、それぞれ、ドライバチップで構成されず、液晶パネル内にモノリシックに形成されていても良い。
　コントロール回路４０は、ゲートドライバ３０へ垂直同期信号を送ると共に、ソースドライバ２０及びゲートドライバ３０へ水平同期信号を送る。外部から入力された表示データ（ここでは、Ｒ、Ｇ、Ｂに分離された各表示データ）は、コントロール回路４０を介してデジタル信号としてソースドライバ２０へ入力される。ソースドライバ２０は、入力された表示データを時分割で内部にラッチし、その後、コントロール回路４０からの水平同期信号に同期してデジタル／アナログ変換を行い、液晶駆動出力端子から階調表示用のアナログ電圧を出力する。
　図２に、液晶パネル１０の概略構成図を示す。各画素Ｐに対応して、画素電極１１、画素容量１２、ＴＦＴ（スイッチ素子）１３、ソースライン１４、ゲートライン１５、及び、対向電極１６が設けられている。
　ソースライン１４には、ソースドライバ２０から、表示画素の明るさに応じて変化する階調表示電圧（ソース電圧）が与えられる。ゲートライン１５には、ゲートドライバ３０から、列方向に配設されたＴＦＴ１３が順次オンするように走査信号（ゲート信号）が与えられる。ＴＦＴ１３がオン状態になると、ＴＦＴ１３のドレインに接続された画素電極１１にソースライン１４の電圧が印加され、対向電極１６との間の画素容量１２に蓄積され、これにより、液晶の光透過率が変化し、変化に応じた表示が行われる。
　図３及び図４に液晶駆動波形の一例を示す。Ｓ１及びＳ２は、ソースドライバ２０から出力されるソース電圧（データ信号）の駆動波形を示し、Ｇ１及びＧ２は、ゲートドライバ３０から出力される走査信号の駆動波形を示し、Ｖｃｏｍは、対向電極の電位を示し、ＶＰ１及びＶＰ２は、画素電極１１の電圧波形（画素電位）を示す。
　液晶材料に印加される電圧は、画素電極１１と対向電極１６の電位差であり、図中には斜線で示している。液晶パネル１０は長期信頼性を確保するために、交流で駆動する。図３は、ソースドライバ２０の出力電圧が対向電極１６の電圧より高いときにゲートドライバ３０の出力によりＴＦＴ１３がオンして、画素電極１１へ対向電極１６に対して正極性の電圧が印加され、その後、ＴＦＴ１３がオフしてその電位が維持される場合を示している。
　一方、図４は、ソースドライバ２０の出力電圧が対向電極１６の電圧より低いときにゲートドライバ３０の出力によりＴＦＴ１３がオンして、画素電極１１へ対向電極１６に対して負極性の電圧が印加され、その後、ＴＦＴ１３がオフしてその電位が維持される場合を示している。このように、図３の波形電圧と図４の波形電圧とを交互に印加することで、液晶材料に加わる電圧を交流化して駆動することが可能となる。
　図５に、駆動電圧を交流化する際の、液晶パネル１０上の交流化の極性配列の一例を示す。ここでは、ライン反転駆動方式を例に挙げる。ライン反転駆動方式では、１つの表示画面（フレーム）内の各画素において、行方向（ゲートラインの延伸方向）に同一極性となり、列方向（ソースラインの延伸方向）にｎ行（ライン）毎（ｎは１以上の整数）に逆極性となり、かつ、フレーム毎に極性が反転する。この方式では、同一水平走査期間において、ソースドライバ２０の全ての出力端子から、同一極性（正極性または負極性）の電圧（データ信号）が出力される。なお、列方向に１ライン毎（ｎ＝１）に極性が反転する場合は１ライン反転駆動となり、列方向に２ライン毎（ｎ＝２）に極性が反転する場合は２ライン反転駆動となる。また、ライン反転駆動方式には、１フレーム毎に極性が反転する構成のみならず、複数フレーム毎に極性が反転する構成も含まれる。
　図６に、ライン反転駆動方式（１ライン反転駆動）におけるソースドライバ２０の駆動波形例を示す。図６の（ａ）では、Ｖｃｏｍが一定であり、水平走査期間毎（すなわち、奇数ライン及び偶数ライン毎）に、正極性と負極性の信号が交互に出力される場合を示している。また、図６の（ｂ）に示すように、Ｖｃｏｍを矩形波の信号としても良い。図６の（ｂ）の構成によれば、図６の（ａ）の構成と比較して、データ信号の振幅（ソース振幅）を小さくすることができるため、低消費電力化を図ることができる。
　１ライン反転駆動方式では、図６に示すように、奇数ライン及び偶数ラインについて、それぞれ各水平走査期間（Ｈ）において同一極性となり、対向電極１６に対して互いに逆極性となる電圧が出力される。
　なお、本発明の液晶表示装置１は、ライン反転駆動方式に限定されず、ドット反転駆動方式であってもよい。
　図７は、本発明に係るソースドライバ２０の構成を示すブロック図の一例を示す。ソースドライバ２０は、シフトレジスタ回路２３、サンプリングメモリ回路２４、ホールドメモリ回路２５、レベルシフタ回路２６、Ｄ／Ａ変換回路２７、出力回路２８、切替制御回路２９、入力ラッチ回路２１、基準電圧発生回路２２を備えている。
　図７に示すように、ソースドライバ２０に入力されたデジタル信号の表示データ（Ｒ、Ｇ、Ｂデータ）は、入力ラッチ回路２１を介して、シフトレジスタ回路２３の動作に基づいて時分割でサンプリングメモリ回路２４に記憶され、その後、水平同期信号に基づいてホールドメモリ回路２５に一括転送される。なお、シフトレジスタ回路２３は、スタートパルス及びデータクロックＤＣＬＫに基づいて動作し、入力ラッチ回路２１はデータクロックＤＣＬＫに基づいて動作する。ホールドメモリ回路２５のデータは、レベルシフタ回路２６を介してＤ／Ａ変換回路２７でアナログ電圧に変換され、出力回路２８により、液晶駆動出力端子を介して階調表示駆動電圧（液晶駆動電圧）として出力される。なお、ホールドメモリ回路２５により１水平同期期間、表示データは、ラッチされ維持されている。そして、次の水平同期信号により新たな表示データが取り込まれ、ラッチされる。
　（差増増幅回路について）
　図８には、ホールドメモリ回路２５ａ及び２５ｂ（図７のホールドメモリ回路２５に相当）、Ｄ／Ａ変換回路２７ａ及び２７ｂ（図７のＤ／Ａ変換回路２７に相当）、及び、図７の出力回路２８を構成するオペアンプ２を示している。なお、図８では、図７の液晶駆動出力端子６の１出力端子分を示している。Ｄ／Ａ変換回路２７ａは、正極性電圧のデジタル／アナログ変換を行い、Ｄ／Ａ変換回路２７ｂは、負極性電圧のデジタル／アナログ変換を行う。また、ホールドメモリ回路２５ａ及び２５ｂは、表示データ（Ｒ、Ｇ、Ｂデータ）を保持する。
　出力回路２８は、各出力端子６に対応する複数のオペアンプ２を備えている。図８の符号３Ｎは、ＮチャンネルＭＯＳ入力のオペアンプを示し、符号３Ｐは、ＰチャンネルＭＯＳ入力のオペアンプを示す。
　ここで、上記オペアンプ２を含んで構成される本発明に係る差増増幅回路は、従来の構成を適用することができる。すなわち、本発明に係る、１つのＮチャンネルＭＯＳ入力のオペアンプ３Ｎで構成される差動増幅回路は、図２３に示す差増増幅回路を適用することができ、１つのＰチャンネルＭＯＳ入力のオペアンプ３Ｐで構成される差動増幅回路は、図２８に示す差増増幅回路を適用することができる。なお、図２３に示す差増増幅回路を本発明に適用した場合、同相入力端子１１０が、図８に示すオペアンプ３Ｎの＋入力端子に相当し、逆相入力端子１１１が、図８に示すオペアンプ３Ｎの－入力端子に相当する。また、図２８に示す差増増幅回路を本発明に適用した場合、同相入力端子６１０が、図８に示すオペアンプ３Ｐの＋入力端子に相当し、逆相入力端子６１１が、図８に示すオペアンプ３Ｐの－入力端子に相当する。
　また、本発明に係る、１つのＮチャンネルＭＯＳ入力のオペアンプ３Ｎで構成される差動増幅回路は、図３３に示す差増増幅回路を適用することもでき、１つのＰチャンネルＭＯＳ入力のオペアンプ３Ｐで構成される差動増幅回路は、図３４に示す差増増幅回路を適用することもできる。なお、図３３に示す差増増幅回路を本発明に適用した場合、同相入力端子１１１０が、図８に示すオペアンプ３Ｎの＋入力端子に相当し、逆相入力端子１１１１が、図８に示すオペアンプ３Ｎの－入力端子に相当する。また、図３４に示す差増増幅回路を本発明に適用した場合、同相入力端子１２１０が、図８に示すオペアンプ３Ｐの＋入力端子に相当し、逆相入力端子１２１１が、図８に示すオペアンプ３Ｐの－入力端子に相当する。
　また、図２３の切替信号１１４、図２８の切替信号６１４、図３３の切替信号１１１４、及び、図３４の切替信号１２１４は、本ソースドライバ２０（図７参照）におけるオフセット切替信号４に相当する。また、図２３の切替スイッチ１０６及び１０７、図２８の切替スイッチ６０６及び６０７、図３３の切替スイッチ１１０６及び１１０７、及び、図３４の切替スイッチ１２０６及び１２０７は、それぞれ、本発明の切替回路に相当する。本発明の切替回路は、オフセット切替信号４（図７参照）に基づいて、オペアンプ３Ｎ、３Ｐへの２つの入力信号（同相入力信号、逆相入力信号）を選択的に切り替えて、オペアンプ３Ｎ、３Ｐへそれぞれ入力する。
　上記本発明に係る差動増幅回路の動作は、図２４、図２５、図２９及び図３０に示した動作と同一であるため、ここでは説明を省略する。なお、図８のスイッチ５、７ａ及び７ｂは、液晶駆動出力の出力電圧極性を切り替える出力交流化スイッチをそれぞれ示し、図８の（ａ）及び（ｂ）に示すように、フレーム反転で交互に切り替えられる。また、１ライン反転駆動の場合には、１フレーム毎に交互に図８の（ａ）及び（ｂ）の切り替えが行われるとともに、１水平走査期間毎（１行毎）に交互に図８の（ａ）及び（ｂ）の切り替えが行われ、２ライン反転駆動の場合には、１フレーム毎に交互に図８の（ａ）及び（ｂ）の切り替えが行われるとともに、２水平走査期間毎（２行毎）に交互に図８の（ａ）及び（ｂ）の切り替えが行われる。
　（フリッカの抑制について）
　ここで、一般に差動増幅回路は、上述したように、差動増幅回路を構成する素子の特性の不一致によりオフセット電圧を持つことが知られている。この点、従来の差動増幅回路を液晶駆動回路（ソースドライバ）に使用した場合は、例えば図２６及び図２７を用いて説明したように、オフセット電圧が相殺されることにより、表示ムラを回避することができる。ところが、上記表示ムラを回避することができたとしても、オフセット電圧が大きく、選択する正極性のオフセット電圧及び負極性のオフセット電圧の切替周期（切替信号１１４の周波数）が長い場合（例えば、１水平走査期間）には、表示画面全体においてフリッカが発生するおそれがある。
　これに対して、本発明に係るソースドライバ２０では、差動増幅回路が従来の構成と同一の構成を備えているため上記表示ムラを回避することができるとともに、従来の構成とは異なる特有の構成を備えることにより、上記フリッカの発生をも抑えることができる。以下では、本ソースドライバ２０において、フリッカの発生を抑えるための構成について説明する。
　本発明に係るソースドライバ２０では、切替制御回路２９（図７参照）から出力されるオフセット切替信号４の周波数は、少なくとも、水平同期信号よりも高周波数となっている。例えば、オフセット切替信号４の周波数は、データクロックＤＣＬＫの周波数と同一の周波数、または、データクロックＤＣＬＫの周波数の１／ｍ（ｍは１以上の整数）である。以下、切替制御回路２９及び本差動増幅回路について説明する。
　図９は、切替制御回路２９の構成例を示す回路図である。図９では、データクロックＤＣＬＫの周波数を１／４に分周する構成について示している。具体的には、切替制御回路２９は、２つのＤフリップフロップ回路ＤＦＦ１、ＤＦＦ２により構成されており、ＤＦＦ１及びＤＦＦ２のそれぞれの入力端子Ｄがそれぞれの出力端子／Ｑに接続され、ＤＦＦ１のクロック入力端子ＣＫにデータクロックＤＣＬＫが入力され、ＤＦＦ１の出力端子Ｑの出力が次段のＤＦＦ２のクロック入力端子ＣＫに入力される。そして、ＤＦＦ２の出力端子／Ｑから、オフセット切替信号４が出力される。なお、データクロックＤＣＬＫの周波数を分周する切替制御回路２９の構成は、図９に示す構成に限定されるものではなく、周知の構成を適用することができる。また、切替制御回路２９のクロック入力端子ＣＫに入力される信号は、データクロックＤＣＬＫに限定されるものではなく、他の信号であってもよい。すなわち、切替制御回路２９は、入力信号に基づいて、水平同期信号よりも高周波数のオフセット切替信号４を生成する構成を有している。
　次に、切替制御回路２９及び本差動増幅回路の入力信号波形および出力信号波形を図１０に示す。図１０には、水平同期信号、データクロックＤＣＬＫ、走査信号（ゲート信号）、ソース信号（データ信号電位）、オフセット切替信号４、及び、オフセット電圧の変化を示している。
　図１０の例では、切替制御回路２９から出力されるオフセット切替信号４（図７参照）は、データクロックＤＣＬＫの周波数の１／４の周波数で、ハイレベル（Ｈ；第１電位）またはローレベル（Ｌ；第２電位）が切り替わる。そして、図２３に示す差増増幅回路を本発明に適用した例を挙げると、例えばオフセット切替信号４がハイレベルのときは、図２４の状態が選択され、オフセット切替信号４がローレベルのときは、図２５の状態が選択される。ここで、図２４の状態のときのオフセット電圧を＋Ａ、図２５の状態のときのオフセット電圧を－Ａとする。
　ここで、本差動増幅回路は、その特性上、＋Ａのオフセット電圧が選択されてから、オフセット電圧の電圧レベルが＋Ａに到達するまで所定の時間を要し、－Ａのオフセット電圧を選択されてから、オフセット電圧の電圧レベルが－Ａに到達するまで所定の時間を要する。
　したがって、例えば＋Ａのオフセット電圧が選択されてから電圧レベルが＋Ａに到達するまでの間に、オフセット切替信号４がハイレベルからローレベルに切り替わった場合、オフセット電圧は、＋Ａの電圧レベルに到達する前に、－Ａの電圧レベルに向かって低下する。同様に、－Ａのオフセット電圧が選択されてから電圧レベルが－Ａに到達するまでの間に、オフセット切替信号４がローレベルからハイレベルに切り替わった場合、オフセット電圧は、－Ａの電圧レベルに到達する前に、＋Ａの電圧レベルに向かって上昇する。
　そのため、オフセット電圧を切り替える周期（オフセット切替信号４の周波数）を、＋Ａまたは－Ａの電圧レベルに到達しない程度に早めることにより、実際に画素電極に印加されるソース電圧レベルに付加される電圧レベル（オフセット電圧α）を小さく（｜±α｜＜｜±Ａ｜）することができる（図１１参照）。図１０では、画素電極１１へ供給されるソース電圧レベルが確定される、ゲート信号の立下りのタイミングで、オフセット電圧は＋α（＜＋Ａ）である。
　これにより、水平走査期間における期待値電圧からの偏差を減少させることができる。すなわち、画素電極に実際に印加される電圧を、期待値電圧に近づけることができる。よって、表示画面全体におけるフリッカの発生を抑えることができる。
　本実施の形態では、各水平走査期間（Ｈ）の先頭で、常に＋Ａのオフセット電圧を選択する（オフセット切替信号４をハイレベル（「Ｈ」）にする）構成としている。なお、各水平走査期間（Ｈ）の先頭で、常に－Ａのオフセット電圧を選択する（オフセット切替信号４をハイレベル（「Ｌ」）にする）構成としてもよい。すなわち、本実施の形態では、各水平走査期間（Ｈ）で、オフセット切替信号４の動作（シーケンス）、具体的には、Ｈレベル（第１電位）及びＬレベル（第２電位）の切替動作（以下、同様）が同一である。これにより、水平同期信号とゲート信号の立下りタイミングとの位相関係が常に一定であれば、各行において、オフセット電圧を＋αまたは－αに統一することができる（図１０では、全行において＋αとなる）。
　なお、オフセット切替信号４の周波数は、データクロックＤＣＬＫの周波数の１／４に限定されるものではなく、データクロックＤＣＬＫの周波数と同一若しくは１／２、１／８等、オペアンプの特性に応じて適宜設定することができる。
　ここで、図１２に示すように、ゲート信号の立下りのタイミングで、オフセット電圧（＋Ａ、－Ａ）の平均値（センター電位）となるように、オフセット切替信号４を切り替える構成としても良い。これにより、図１３に示すように、ソース電圧レベルに付加される実際のオフセット電圧を理論上ゼロ（実際のソース印加電圧＝期待値電圧）にすることができるため、フリッカの発生を確実に抑えることができる。
　以下、切替制御回路２９及び本差動増幅回路の変形例について説明する。
　（変形例１）
　本変形例１では１ライン反転駆動を前提としており、図１４の（ａ）に示すように、奇数フレームの奇数行、及び、偶数フレームの偶数行は、正極性（＋）となり、奇数フレームの偶数行、及び、偶数フレームの奇数行は、負極性（－）となる。
　変形例１に係る切替制御回路２９では、水平走査期間（Ｈ）の先頭を、２行毎に、＋Ａのオフセット電圧と－Ａのオフセット電圧とを切り替える構成としている。すなわち、２行毎に、オフセット切替信号４の動作（シーケンス）が異なっている（ここでは、オフセット切替信号４の電圧レベルが２行毎に反転している）。例えば、第１行及び第２行において、水平走査期間の先頭を＋Ａのオフセット電圧を選択し（オフセット切替信号４をハイレベル（Ｈレベル）にし）、第３行及び第４行において、水平走査期間の先頭を－Ａのオフセット電圧を選択する（オフセット切替信号４をローレベル（Ｌレベル）にする）構成である。
　図１４の（ａ）には、第１行～第５行について、第１、第２フレームの表示画面における極性状態と、各行の水平走査期間におけるオフセット切替信号４の変化の様子を示している。同図の「Ｈ」は＋Ａのオフセット電圧の選択（ハイレベル）を示し、「Ｌ」は－Ａのオフセット電圧の選択（ローレベル）を示している。１つの「Ｈ（またはＬ）」の期間はデータクロックＤＣＬＫの周期に対応する。よって、ここでは、オフセット切替信号４の周波数は、データクロックＤＣＬＫの周波数の１／４に相当する。また、図１４の（ｂ）には、第（４Ｍ＋１）行～第（４Ｍ＋４）行について、第１フレームの表示画面における極性状態と、各行のオフセット状態とを示している。なお、同図において、第（４Ｍ＋１）行及び第（４Ｍ＋２）行のオフセット状態が＋α、第（４Ｍ＋３）行及び第（４Ｍ＋４）行のオフセット状態が－αとなっているが、ゲート信号の立下りのタイミングによってはこの関係が逆転する。すなわち、同図では、２行毎にオフセット状態が異なることを表している。
　また、第１行及び第２行のタイミングチャートは、図１０と同一である。図１５は、第３行及び第４行のタイミングチャートである。図１４、図１０及び図１５に示すように、本変形例では、ゲート信号が立ち下がるタイミングで選択されるオフセット電圧の極性が、２行毎に異なっている（＋α、－α）。
　ここで、オペアンプ毎にオフセット方向がランダムの場合、＋αと－αの状態が等価であるため、画面全体で見たときには、オペアンプ毎のオフセット電圧が互いに打ち消され、画面全体でのフリッカを抑えられるが、オフセット方向が、オペアンプ毎に偏りがある場合、例えば、隣接する複数のオペアンプの全て、あるいは、多数が同じ方向であったり、チップ内部でオフセット方向が何れかの方向に偏ったりした場合、隣接しているオペアンプ群において、「正極性・＋α」のオフセット状態と、「負極性・＋α」のオフセット状態との２種類の状態を交互に繰り返すため、この繰り返しがフリッカとして認識されやすくなる。
　この点、変形例１によれば、「正極性・＋α」のオフセット状態、「負極性・＋α」のオフセット状態、「正極性・－α」のオフセット状態、「負極性・－α」のオフセット状態の４種類の状態を交互に繰り返すことになる。これにより、上記の場合に比べて、オフセット状態の繰り返し周期が複雑になり、オフセット方向が分散させられるため、画面全体として、フリッカが認識されにくくなる。
　（変形例２）
　本変形例２では２ライン反転駆動を前提としており、図１６の（ａ）に示すように、奇数フレームの第１行及び第２行、偶数フレームの第３行及び第４行は、正極性（＋）となり、奇数フレームの第３行及び第４行、及び、偶数フレームの第１行及び第２行は、負極性（－）となる。
　変形例２に係る切替制御回路２９では、２ライン反転駆動を行う液晶パネル１０において、水平走査期間（Ｈ）の先頭を、１行毎に、＋Ａのオフセット電圧と－Ａのオフセット電圧とを切り替える構成としている。すなわち、１行毎に、オフセット切替信号４の動作（シーケンス）異なっている（ここでは、オフセット切替信号４の電圧レベルが１行毎に反転している）。例えば、第１行及び第３行において、水平走査期間の先頭を＋Ａのオフセット電圧を選択し（オフセット切替信号４をハイレベル（「Ｈ」）にし）、第２行及び第４行において、水平走査期間の先頭を－Ａのオフセット電圧を選択する（オフセット切替信号４をローレベル（「Ｌ」）にする）構成とする。
　図１６の（ａ）には、第１行～第５行について、第１、第２フレームの表示画面における極性状態と、各行の水平走査期間におけるオフセット切替信号４の変化の様子を示している。ここでは、オフセット切替信号４の周波数は、データクロックＤＣＬＫの周波数の１／４となっている。また、図１６の（ｂ）には、第（４Ｍ＋１）行～第（４Ｍ＋４）行について、第１フレームの表示画面における極性状態と、各行のオフセット状態とを示している。同図では、１行毎にオフセット状態が異なることを表している。
　また、第１行及び第３行のタイミングチャートは、図１０と同一であり、第２行及び第４行のタイミングチャートは、図１５と同一である。図１６、図１０及び図１５に示すように、本変形例では、ゲート信号が立ち下がるタイミングで選択されるオフセット電圧の極性が、１行毎に異なっている。これにより、変形例１と同様、オフセット方向がある程度複数の出力毎に同じ方向に固まっている場合でも、オフセット方向を分散させることができるため、フリッカをより抑えることができる。
　（変形例３）
　変形例３に係る切替制御回路２９では、１ライン反転駆動を行う液晶パネル１０において、水平走査期間（Ｈ）の先頭を、２行毎に、＋Ａのオフセット電圧と－Ａのオフセット電圧とを切り替え、かつ、偶数端子と奇数端子とで異なる極性（＋Ａ、－Ａ）となるように切り替える構成としている。例えば、第１行及び第２行において、偶数端子では、水平走査期間の先頭を＋Ａのオフセット電圧を選択し（オフセット切替信号４をハイレベル（「Ｈ」）にし）、奇数端子では、水平走査期間の先頭を－Ａのオフセット電圧を選択する（オフセット切替信号４をローレベル（「Ｌ」）にする）。また、第３行及び第４行において、偶数端子では、水平走査期間の先頭を－Ａのオフセット電圧を選択し（オフセット切替信号４をローレベル（「Ｌ」）にし）、奇数端子では、水平走査期間の先頭を＋Ａのオフセット電圧を選択する（オフセット切替信号４をハイレベル（「Ｈ」）にする）。
　図１７の（ａ）には、第１行～第５行について、第１、第２フレームの表示画面における極性状態と、各行の水平走査期間における奇数端子及び偶数端子毎のオフセット切替信号４の変化の様子を示している。ここでは、オフセット切替信号４の周波数は、データクロックＤＣＬＫの周波数の１／４となっている。また、図１７の（ｂ）には、第（４Ｍ＋１）行～第（４Ｍ＋４）行について、奇数端子及び偶数端子における、第１フレームの表示画面における極性状態と、各行のオフセット状態とを示している。同図では、２行毎にオフセット状態が異なり、かつ、偶数端子及び奇数端子でオフセット状態が異なることを表している。
　第１フレームにおいて、奇数出力の第１行及び第２行、及び、偶数出力の第３行及び第４行のタイミングチャートは、図１０と同一であり、奇数出力の第３行及び第４行、及び、偶数出力の第１行及び第２行のタイミングチャートは、図１５と同一である。図１７、図１０及び図１５に示すように、本変形例では、ゲート信号が立ち下がるタイミングで選択されるオフセット電圧の極性が、２行毎に異なり、かつ、偶数端子及び奇数端子でオフセット状態が異なっている。これにより、変形例１と同様、オフセット方向がある程度複数の出力毎に同じ方向に固まっている場合でも、オフセット方向を分散させることができるため、フリッカをより抑えることができる。
　上記のように、本変形例では、各行において、オフセット切替信号４のシーケンス（Ｈレベル及びＬレベルの切替動作）が、全てのフレームで同一であるとともに、２行毎に、オフセット切替信号４のシーケンスが異なっている。
　なお、オフセット電圧を選択するタイミングについて、図１７の（ａ）では、第１フレームの奇数出力の第１行及び第２行、及び、偶数出力の第３行及び第４行において、水平走査期間の先頭から「ＨＨＬＬ」とし、奇数出力の第３行及び第４行、及び、偶数出力の第１行及び第２行において、水平走査期間の先頭から「ＬＬＨＨ」としているが、本変形例はこれに限定されず、第１フレームの奇数出力の第１行及び第２行、及び、偶数出力の第３行及び第４行において、水平走査期間の先頭から「ＨＬＬＨＨ」とし、奇数出力の第３行及び第４行、及び、偶数出力の第１行及び第２行において、水平走査期間の先頭から「ＬＨＨＬＬ」としても良い。
　以上に説明した実施形態及び各変形例１～３では、各行において、オフセット切替信号４の動作（シーケンス）、具体的には、Ｈレベル（第１電位）及びＬレベル（第２電位）の切替動作が、全てのフレームで同一の構成である。すなわち、いずれの行も、２フレームで正／負の極性反転が行われ、２フレームともにオフセット切替信号４の動作は同一である。従って、いずれの行も、２フレームで＋α（あるいは－α）のオフセット電圧が打ち消し合うことになる。
　また、解像度を切り替える（２つ以上の画素を同一表示する）などの機能を有し、複数のデータクロックＤＣＬＫの周期を有する表示装置において、異なるデータクロックＤＣＬＫの周期に応じて、オフセット切替信号を生成するためのデータクロックＤＣＬＫの分周比を切り替える構成を備えていても良い。この構成によれば、複数のデータクロックＤＣＬＫの周期毎に、オフセット切替信号４を最適な周期とすることができる。
　本発明の実施の形態に係る表示駆動回路では、
　上記切替制御回路は、データクロックと同一周波数の上記切替信号、または、水平同期信号よりも高周波数となるようにデータクロックを分周した上記切替信号、を上記切替回路に出力する構成とすることもできる。
　上記の構成によれば、切替制御回路は、水平同期信号よりも高周波数の切替信号を出力することができる。
　本発明の実施の形態に係る表示駆動回路では、
　上記切替制御回路は、水平同期信号に基づき上記切替信号を生成する構成とすることもできる。
　上記の構成によれば、水平同期信号に基づき上記切替信号を生成することができるため、水平走査期間毎にオフセットの状態を制御することができ、水平走査期間毎の表示ムラを抑制することができる。
　本発明の実施の形態に係る表示駆動回路では、
　上記切替信号が第１電位のときに、上記第１増幅回路がその特性上有する第１固有オフセット電圧が選択され、
　上記切替信号が第２電位のときに、上記第２増幅回路がその特性上有する第２固有オフセット電圧が選択される構成とすることもできる。
　本発明の実施の形態に係る表示駆動回路では、
　上記切替信号は、上記第１電位が選択されてから、上記第１増幅回路におけるオフセット電圧が上記第１固有オフセット電圧に到達するまでの間に、上記第２電位に切り替わり、上記第２電位が選択されてから、上記第２増幅回路におけるオフセット電圧が上記第２固有オフセット電圧に到達するまでの間に、上記第１電位に切り替わる構成とすることもできる。
　本発明の実施の形態に係る表示駆動回路では、
　上記切替信号が上記第１電位のときに上記第１増幅回路で生じる第１オフセット電圧と、上記切替信号が上記第２電位のときに上記第２増幅回路で生じる第２オフセット電圧とは、互いに極性が異なる構成とすることもできる。
　これにより、オフセット電圧を打ち消し合うことがとができるため、表示画面全体におけるフリッカの発生を抑えることができる。
　本発明の実施の形態に係る表示駆動回路では、
　上記切替信号が上記第１電位のときに上記第１増幅回路で生じる第１オフセット電圧は、上記第１固有オフセット電圧よりも小さく、
　上記切替信号が上記第２電位のときに上記第２増幅回路で生じる第２オフセット電圧は、上記第２固有オフセット電圧よりも小さい構成とすることもできる。
　本発明の実施の形態に係る表示駆動回路では、
　全ての水平走査期間において、上記切替信号のシーケンスが同一である構成とすることもできる。
　なお、上記切替信号のシーケンスとは、具体的には、切替信号の第１電位（例えばＨレベル）及び第２電位（Ｌレベル）の切替動作をいう。
　上記表示駆動回路では、
　各行において、上記切替信号のシーケンスが、全てのフレームで同一であるとともに、ｎ行（ｎは１以上の整数）毎に、上記切替信号のシーケンスが異なる構成とすることもできる。
　本発明の実施の形態に係る表示駆動回路では、
　上記切替信号は、データクロックの周波数の１／２または１／４の周波数である構成とすることもできる。
　本発明の実施の形態に係る表示装置は、上記表示駆動回路と、表示パネルとを備えることを特徴としている。
　本発明の実施の形態に係る表示装置では、上記表示パネルは、ｎライン反転駆動（ｎは１以上の整数）を行う構成とすることもできる。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　本発明は、表示装置の各駆動回路に好適である。
１　　　　液晶表示装置（表示装置）
２　　　　オペアンプ（差増増幅回路）
３Ｎ　　　（ＮチャンネルＭＯＳ入力の）オペアンプ
３Ｐ　　　（ＰチャンネルＭＯＳ入力の）オペアンプ
４　　　　オフセット切替信号（切替信号）
６　　　　出力端子
１０　　　液晶パネル（表示パネル）
２０　　　ソースドライバ（表示駆動回路）
３０　　　ゲートドライバ
２８　　　出力回路
２９　　　切替制御回路
＋Ａ　　　オフセット電圧（第１固有オフセット電圧、第２固有オフセット電圧）
－Ａ　　　オフセット電圧（第１固有オフセット電圧、第２固有オフセット電圧）
＋α　　　オフセット電圧（第１オフセット電圧、第２オフセット電圧）
－α　　　オフセット電圧（第１オフセット電圧、第２オフセット電圧）
ＤＣＬＫ　データクロック

Claims (13)

  1. 　同相または逆相の入力信号を増幅する第１及び第２増幅回路と、
    　切替信号に基づいて、上記２つの入力信号を選択的に切り替えて上記第１及び第２増幅回路へ入力する切替回路と、
    　上記切替信号を上記切替回路に出力することにより、上記切替回路の切り替えを制御する切替制御回路とを備えており、
    　上記切替制御回路は、水平同期信号よりも高周波数の上記切替信号を、上記切替回路に出力することを特徴とする表示駆動回路。
  2. 　上記切替制御回路は、データクロックと同一周波数の上記切替信号、または、水平同期信号よりも高周波数となるようにデータクロックを分周した上記切替信号を、上記切替回路に出力することを特徴とする請求項１に記載の表示駆動回路。
  3. 　上記切替制御回路は、水平同期信号に基づき上記切替信号を生成することを特徴とする請求項１または２に記載の表示駆動回路。
  4. 　上記切替信号が第１電位のときに、上記第１増幅回路がその特性上有する第１固有オフセット電圧が選択され、
    　上記切替信号が第２電位のときに、上記第２増幅回路がその特性上有する第２固有オフセット電圧が選択されることを特徴とする請求項１～３の何れか１項に記載の表示駆動回路。
  5. 　上記切替信号は、上記第１電位が選択されてから、上記第１増幅回路におけるオフセット電圧が上記第１固有オフセット電圧に到達するまでの間に、上記第２電位に切り替わり、上記第２電位が選択されてから、上記第２増幅回路におけるオフセット電圧が上記第２固有オフセット電圧に到達するまでの間に、上記第１電位に切り替わることを特徴とする請求項４に記載の表示駆動回路。
  6. 　上記切替信号が上記第１電位のときに上記第１増幅回路で生じる第１オフセット電圧と、上記切替信号が上記第２電位のときに上記第２増幅回路で生じる第２オフセット電圧とは、互いに極性が異なることを特徴とする請求項５に記載の表示駆動回路。
  7. 　上記切替信号が上記第１電位のときに上記第１増幅回路で生じる第１オフセット電圧は、上記第１固有オフセット電圧よりも小さく、
    　上記切替信号が上記第２電位のときに上記第２増幅回路で生じる第２オフセット電圧は、上記第２固有オフセット電圧よりも小さいことを特徴とする請求項５または６に記載の表示駆動回路。
  8. 　全ての水平走査期間において、上記切替信号のシーケンスが同一であることを特徴とする請求項４～７の何れか１項に記載の表示駆動回路。
  9. 　各行において、上記切替信号のシーケンスが、全てのフレームで同一であるとともに、ｎ行（ｎは１以上の整数）毎に、上記切替信号のシーケンスが異なることを特徴とする請求項４～７の何れか１項に記載の表示駆動回路。
  10. 　上記切替信号は、データクロックの周波数の１／２または１／４の周波数であることを特徴とする請求項１～９の何れか１項に記載の表示駆動回路。
  11. 　請求項１～１０の何れか１項に記載の表示駆動回路と、表示パネルとを備えることを特徴とする表示装置。
  12. 　上記表示パネルは、ｎライン反転駆動（ｎは１以上の整数）を行うことを特徴とする請求項１１に記載の表示装置。
  13. 　同相または逆相の入力信号を増幅する第１及び第２増幅回路と、
    　切替信号に基づいて上記２つの入力信号を選択的に切り替えて上記第１及び第２増幅回路へ入力する切替回路と、
    　上記切替信号を上記切替回路に出力することにより、上記切替回路の切り替えを制御する切替制御回路とを備える表示駆動回路の駆動方法であって、
    　上記切替制御回路は、水平同期信号よりも高周波数の上記切替信号を、上記切替回路に出力することを特徴とする表示駆動回路の駆動方法。
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