WO2013006992A1 - 一种晶体管和半导体器件及其制作方法 - Google Patents

一种晶体管和半导体器件及其制作方法 Download PDF

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闫江
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Definitions

  • the present invention relates generally to semiconductor technology and, more particularly, to a method of fabricating transistor and semiconductor devices. Background technique
  • CMOS devices As the size of CMOS devices continues to decrease, especially after entering the 32nm technology generation, the thickness of the gate dielectric is correspondingly decreasing, resulting in a rapid increase in gate leakage.
  • the polysilicon gate structure used in conventional CMOS devices has a gate depletion layer that increases the effective gate oxide thickness, resulting in reduced transistor on-current.
  • the size of source and drain contact holes is also decreasing.
  • the aspect ratio of source and drain contact holes is increasing, resulting in more and more filling of metal tungsten layers in conventional source/drain contact holes. Difficult, and the source-drain contact hole resistance also increases with size reduction.
  • a "gate last” process to alleviate one of the above problems, such as a high-k metal gate structure through a "gate last” process. to realise. which is.
  • a metal gate material is deposited.
  • the metal gate is generally composed of a work function metal layer and a filler metal layer.
  • the filling process of the gate-filled metal under the premise of ensuring low resistance is also becoming more and more difficult.
  • the present invention provides a transistor and a semiconductor device and a method of fabricating the same that are capable of solving or at least alleviating at least some of the deficiencies found in the prior art.
  • a method of fabricating a transistor which may include the following steps:
  • a gate and source-drain contact are formed simultaneously with the first recessed portion and the source-drain contact hole penetrating the insulating layer.
  • the insulation steps of the main sidewall also include the following steps:
  • a metal silicide is formed in the source and drain regions.
  • the step of simultaneously filling the first recessed portion and the source-drain contact hole penetrating the insulating layer to form a gate and source-drain contact may include the following steps:
  • a gate work function metal layer is deposited on the surface of the first recessed portion to form a second recessed portion.
  • Two third IHJ-in portions penetrating the insulating layer are formed at positions corresponding to the source and drain regions.
  • a metal barrier layer is deposited on the surfaces of the second recessed portion and the two third recessed portions to form a fourth recessed portion and two fifth recessed portions, respectively.
  • the step of forming a dummy gate stack on the active region may include the following steps:
  • a dummy gate is formed on the gate dielectric layer.
  • the semiconductor substrate is a silicon substrate
  • the metal silicide is a silicide of nickel
  • the step of removing the dummy gate includes completely removing the dummy gate.
  • a method of fabricating a semiconductor device comprising the method steps of fabricating a transistor as described above.
  • a transistor comprising: an active region on a semiconductor substrate, a gate stack on the active region, a main spacer surrounding the gate stack, surrounding An insulating layer of the main spacer, and source and drain regions embedded in the active region, and
  • the gate in the gate stack and the source-drain contact through the insulating layer both comprise copper.
  • a metal silicide in the surface of the source and drain regions may also be included.
  • the gate stack may further include a gate dielectric layer on the active region and a gate on the gate dielectric layer.
  • the gate stack may further include a gate work function metal layer on the gate dielectric layer.
  • the gate stack may further include a metal barrier layer on the gate work function metal layer.
  • the gate stack may further include a copper gate on the metal barrier layer.
  • the transistor of the present invention may further include a location A source barrier layer and a metal barrier layer between the metal silicide are described.
  • the source-drain contact may include copper filled on a surface of the metal barrier layer.
  • the semiconductor substrate is a silicon substrate
  • the metal silicide is a silicide of nickel
  • a semiconductor device comprising the transistor described above.
  • a low resistivity copper metal material and its superior electroplating process are used instead of metal tungsten and other gate filling metals, and as a filling metal material for the gate and source and drain contact holes, Achieving simultaneous filling of metal copper for the gate, source and drain contact holes in the "alternative gate” (also referred to as “pseudo-gate” elsewhere in the specification of the present invention) reduces the "alternative gate” process
  • the gate series resistance and the source-drain contact hole resistance improve the metal filling effect in a small size, and also effectively reduce the process complexity and difficulty.
  • Fig. 1 schematically shows a flow chart of a method of fabricating a transistor in accordance with one embodiment of the present invention.
  • 2 to 8 are schematic cross-sectional views showing the structure of each intermediate structure when a transistor is fabricated in accordance with one embodiment of the present invention. detailed description
  • a method of fabricating the transistor of the present invention and a corresponding transistor structure obtained will be described in detail with reference to Figs. 1-8 of the present invention.
  • 2 to 8 are shown as an example of a silicon substrate, but any suitable semiconductor substrate such as a germanium (Ge) substrate, an SOI (silicon on insulator) substrate or the like may be used in addition to the silicon substrate.
  • the invention is not limited to the illustrated silicon substrate.
  • step S101 an active region is defined on the semiconductor substrate 1, a dummy gate stack is formed on the active region, a main spacer 20 surrounding the dummy gate stack, and a surrounding The insulating layer of the main spacer 20 and the source and drain regions 2 embedded in the active region.
  • the dummy gate stack shown in FIG. 2 may include a gate dielectric layer 7 formed on the active region and a dummy gate 6 formed on the gate dielectric layer 7.
  • the gate dielectric layer may be formed of silicon oxide, silicon nitride, or a combination thereof. In other embodiments, it may also be a high-k dielectric (formed by a chemical vapor deposition process), for example, Hf0.
  • the dummy gate 6 can be made of various materials commonly used in the art. Further, in the dummy gate stack, the gate dielectric layer 7 may not be included.
  • the main spacer 20 surrounding the dummy gate stack is formed.
  • a material such as silicon nitride, silicon oxide or silicon oxynitride may be selected as the material of the main spacer 20.
  • the deposition process and parameters for forming the main spacer 20 it is not difficult for those skilled in the art to realize based on the knowledge already acquired.
  • the active region is defined on the semiconductor substrate 1, after the dummy gate stack is formed on the active region, and the main spacer 20 surrounding the dummy gate stack is formed, and an insulating layer surrounding the main spacer 20 is formed.
  • the step further includes the following steps: forming a metal silicide 3 in the source and drain regions 2.
  • main spacer 20 surrounding the gate stack on the active region, on the active region immediately adjacent the main spacer 20, or preferably, for the convenience of deposition, throughout the main spacer 20 and the active region
  • a metal such as an alloy of nickel or nickel such as NiPt on the surface, and then diffusing nickel into the active region by means of an annealing process to react with silicon in the semiconductor substrate 1,
  • a nickel silicide is then removed from the unreacted nickel or nickel alloy, and the nickel silicide can achieve a subsequently formed source-drain contact with a low resistance connection to the corresponding source and drain regions.
  • the source/drain regions 2 may also form the source and drain regions 2 by means of doping, implantation, etc., prior to forming the main spacer 20 after forming the dummy gate stack.
  • the source and drain regions 2 may also be formed by a process such as doping, implantation, or the like after the insulating layer surrounding the main spacer 20 is formed.
  • an insulating layer surrounding the main spacer 20 is formed on the active region.
  • an insulating layer surrounding the main spacer 20 is formed on the silicide of nickel.
  • the insulating layer shown in FIG. 2 includes two insulating layers, that is, a first insulating layer 4 adjacent to one side of the active region and covering the main spacer 20 and relatively far from the active region and covering the first insulating layer A second insulating layer 5 on layer 4.
  • the first insulating layer 4 is preferably a material that does not contain oxygen, such as silicon carbide.
  • the second insulating layer 5 is deposited.
  • the second insulating layer 5 is also a two-layer insulating layer structure (not shown in FIG. 2), that is, the second insulating layer 5 may include a silicon oxide layer on a side close to the first insulating layer 4 and the silicon oxide layer. A layer of silicon nitride deposited.
  • the silicon oxide layer on the side of the second insulating layer 5 adjacent to the first insulating layer 4 and the silicon nitride layer on the silicon oxide layer are It helps to improve the selectivity of the etchant used in the process of etching the source-drain contact holes in the first insulating layer 4 and the second insulating layer 5. This is because the same etchant tends to have different etch rates for silicon oxide and silicon nitride, thereby helping to prevent damage to the main sidewall 20 or even the damage gate during etching to form source/drain contact holes. material.
  • the first insulating layer 4 and the second insulating layer 5 are used as a mask.
  • the desired ions are doped or implanted to form source and drain regions 2.
  • the process parameters such as ion type, dose and time of doping or implantation, those skilled in the art have The existing knowledge acquired is not difficult to determine, and will not be repeated here.
  • step S102 the dummy gates 6 in the dummy gate stack are removed to form a first recessed portion 8 surrounded by the main spacer 20, as shown by reference numeral 3. Since the height of the insulating layer is often made higher than that of the dummy gate stack after the insulating layer is deposited, it is necessary to remove a portion of the insulating layer by a planarization process such as chemical mechanical polishing to expose the dummy gate 6 in the dummy gate stack.
  • the gate at this time is referred to as a "pseudo-gate”
  • the gate stack at this time is referred to as a "pseudo-gate stack" because of the need in subsequent process steps.
  • FIG 3 is a cross-sectional view of the substrate shown in Figure 2 after the dummy gate 6 has been removed.
  • the removal of the dummy gate 6 can selectively remove the dummy gate 6 by a thousand etching without loss of the gate shield layer 7, and can also be removed by wet etching to expose the upper surface of the gate dielectric layer 7.
  • a first concave portion 8 is formed.
  • the dummy gate 6 is completely removed.
  • the step S103 may further comprise the steps of: depositing a gate work function metal layer 10 on the surface of the first recessed portion 8, forming a second recessed portion 1 1 .
  • a gate work function metal layer 10 depositing a gate work function metal layer 10 on the surface of the first recessed portion 8, forming a second recessed portion 1 1 .
  • the upper surface of the gate dielectric layer, the side of the first recessed portion, the surface of the main spacer 20, and the first insulating layer 4 and the second are shown in the cross-sectional view of FIG.
  • a metal layer is simultaneously deposited on the surface of the insulating layer of the insulating layer 5 as the gate work function metal layer 10.
  • This gate work function metal layer 10 is a metal having a specific work function, so that the transistor has a corresponding performance.
  • the gate work function metal layer 10 can be selected from different metals, generally using TiN, or TaN, TaSiN, TiAlN, or the like.
  • the deposition of the gate work function metal layer 10 may be by atomic layer deposition (ALD), physical chemical vapor deposition (PVD) or chemical vapor deposition (CVD).
  • the deposited gate work function metal layer 10 is branched at the bottom of the first recessed portion 8, i.e., the upper surface 9 of the gate dielectric layer 7.
  • step S103 may further include the following steps: forming two third recessed portions 13 penetrating the insulating layer at positions corresponding to the source and drain regions 2.
  • FIG. 5a schematically shows that a surface of the gate work function metal layer 10 is covered with a photoresist film 12, and the source/drain contact hole pattern is transferred to the photoresist film by photolithography. 12, then by etching the gate work function metal layer 10 and the second insulating layer 5, the first insulating layer 4 of the corresponding region of the source/drain contact hole (also referred to as the third recessed portion 13), as shown in FIG. 5a A cross section through the gate work function metal layer 10, the second insulating layer 5, and the first insulating layer 4.
  • Figure 5b is a cross-sectional view of the photoresist film 12 after removal. Three recesses are formed in Fig. 5b, namely a second recessed portion 11 and two source/drain contact holes (third recessed portion 13). It is known to those skilled in the art that since the source and drain contact holes are substantially symmetrically distributed with respect to the gate, the source and drain contact holes are interchangeable in the designation.
  • the step S103 may further include the following steps: depositing a metal barrier layer 14 on the surfaces of the second concave portion 11 and the two third concave portions 13 to form a fourth concave portion 16 and Two fifth recessed portions 15.
  • a metal barrier layer 14 is simultaneously deposited on the surface of the insulating layer of the second insulating layer 5 and the entire inner surface of the second recessed portion 11.
  • Figure 6 shows a cross-sectional view of a metal barrier layer 14 deposited on the entire surface of the substrate shown in Figure 5b.
  • the simultaneous deposition of a metal barrier layer 14 is merely an example, and the present invention is not limited thereto.
  • This metal barrier layer 14 prevents the subsequently filled metal copper from diffusing into the device region, resulting in degradation of device performance.
  • the metal barrier layer 14 can improve the adhesion between the subsequently filled metal and the base material (the material covered by the metal barrier layer 14), prevent the subsequently filled metal from being detached from the base material, and also fill the copper as a plating method. Current path and crystalline seed layer.
  • the metal barrier layer 14 has a multilayer structure, generally adopting a structure of Ta/TaN, and may also adopt a structure such as Ta/TaN/Ru or TaN/Cu.
  • the deposition of the metal barrier layer 14 may be by atomic layer deposition (ALD), physical vapor deposition (PVD) or chemical vapor deposition (CVD). It is known to those skilled in the art that for different metals, deposition can also be carried out using different methods.
  • ALD atomic layer deposition
  • PVD physical vapor deposition
  • CVD chemical vapor deposition
  • the second concave portion 1 1 and the source/drain contact hole (the third concave portion 13) are formed after depositing the metal barrier layer 14
  • the fourth concave portion 16 and the fifth concave portion 15 are formed into a narrower space.
  • step S103 may further include the steps of: depositing copper 17 on a surface of the fourth concave portion 16 and the two fifth concave portions 15 such that the copper 17 simultaneously fills the fourth The concave portion 16 and the two fifth concave portions 15 are provided.
  • Figure 7 is a cross-sectional view showing the deposition of copper as a filler material.
  • the filling material 17 fills the fourth concave portion 16 and the two fifth concave portions 15 shown in Fig. 6.
  • step S103 may further comprise the steps of: planarizing the filled copper 17 to expose the insulating layer, and forming a copper gate 19 and a copper source drain contact 18.
  • Figure 8 is a cross-sectional view after planarization.
  • the planarization may be performed by chemical mechanical polishing to remove the unnecessary portion of the filling material 17 copper, the metal barrier layer 14 and the gate work function metal layer 10 to expose the upper surface of the insulating layer 5, thereby obtaining the gate and source and drain.
  • the contact holes are filled with the same metal copper.
  • a second aspect of the invention also provides a method of fabricating a semiconductor device comprising the method steps of fabricating a transistor as described above.
  • the transistor may include: an active region on the semiconductor substrate, in the active region a gate stack thereon, a main spacer surrounding the gate stack, an insulating layer surrounding the main spacer, and source and drain regions embedded in the active region,
  • the gate in the gate stack and the source-drain contact through the insulating layer both comprise copper.
  • the transistor further includes a metal silicide 3 in the surface of the source and drain regions 2.
  • the gate stack further includes a gate dielectric layer 7 on the active region 2 and a gate on the gate dielectric layer 7.
  • the gate stack further comprises a gate work function metal layer 10 on the gate dielectric layer 7.
  • the gate stack further comprises a gate work function metal layer 10 Metal barrier layer 14.
  • the gate stack further comprises a copper gate 19 on the metal barrier layer 14.
  • the transistor of the present invention further includes a metal barrier layer 10 between the source drain contact and the metal silicide 3.
  • the source-drain contact comprises copper filled on the surface of the metal barrier layer 10.
  • the semiconductor substrate 1 is a silicon substrate
  • the metal silicide 3 is a silicide of nickel
  • the invention also provides a semiconductor device comprising the at least one transistor described above.
  • the above disclosure of the specification of the present invention is exemplified by the fabrication of, for example, a MOSFET transistor. It is known to those skilled in the art that the transistor of the present invention and the method of fabricating the same are not limited to the MOSFET according to the spirit and principle of the present invention. In other cases, it can be applied to other types of transistors such as bipolar transistors, junction field effect transistors, and other semiconductor devices. Accordingly, the scope of the present invention also encompasses semiconductor devices and methods of fabricating the same, including the transistors described above and methods of making the same.

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  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

提供了一种晶体管和半导体器件及其制作方法。该制作晶体管的方法，包括下列步骤：在半导体衬底上确定有源区，在有源区上形成伪栅叠层、围绕所述伪栅叠层的主侧墙、围绕所述主侧墙的绝缘层，并且形成嵌于所述有源区内的源漏区；去除所述伪栅叠层中的伪栅极，形成由主侧墙包围的第一凹入部分；在所述第一凹入部分和贯穿所述绝缘层的源漏接触孔中同时填充铜而形成栅极和源漏接触。通过在"替代栅极"结构中对于栅极、源漏接触孔同时填充金属铜，减小了"替代栅极"工艺中栅极串联电阻和源漏接触孔电阻，同时提高了小尺寸情况下金属填充的效果，并有效地减小了工艺复杂度和难度。

Description

一种晶体管和半导体器件及其制作方法 本申请要求了 2011年 7月 11日提交的、申请号为 201110192592.8、 发明名称为 "一种晶体管和半导体器件及其制作方法 "的中国专利申请 的优先权， 其全部内容通过引用结合在本申请中。 技术领域
本发明通常涉及半导体技术， 更具体地涉及一种制作晶体管和半 导体器件的方法。 背景技术
随着 CMOS器件尺寸的不断减小， 特别是进入 32纳米以下技术 代后， 栅介质厚度也在相应的不断减小， 从而造成栅极漏电迅速增加。 在传统 CMOS器件中使用的多晶硅栅结构会出现栅极耗尽层,使有效的 栅极氧化层厚度增加， 导致晶体管导通电流减少。 另一方面， 随着 CMOS 器件尺寸的不断减小， 源漏接触孔的尺寸也在不断减小， 源漏 接触孔的高宽比不断增加造成常规源漏接触孔金属钨层的填充越来越 困难， 而且源漏接触孔电阻也随着尺寸缩小不断增加。
在现有技术中， 本领域技术人员曾经设想过使用 "替代栅极" ( Gate Last ) 工艺来緩解上述存在的问题之一， 例如高 K金属栅结构 通过 "替代栅极" （Gate Last )工艺来实现。 即。 通过首先形成多晶硅 伪栅极， 在形成源漏区及其金属硅化物接触后， 去除栅极结构中的多 晶硅伪栅极， 再淀积金属栅极材料。 其中金属栅极一般由功函数金属 层和填充金属层组成。 但是同时存在的问题是随着栅极尺寸的减少， 栅极填充金属在保证低电阻前提下的填充工艺难度也越来越大。
为此， 在本领域中存在对于晶体管技术进行改进的迫切需要。 发明内容 有鉴于此， 本发明提供一种晶体管和半导体器件及其制作方法， 其能够解决或者至少緩解现有技术中存在的至少一部分缺陷。
根据本发明的第一个方面， 提供了一种制作晶体管的方法， 可以 包括下列步骤：
在半导体衬底上确定有源区， 在有源区上形成伪栅叠层、 围绕所 述伪栅叠层的主侧墙、 围绕所述主侧墙的绝缘层， 并且形成嵌于所述 有源区内的源漏区；
去除所述伪栅叠层中的伪栅极， 形成由主侧墙包围的第一回入部 分；
在所述第一凹入部分和贯穿所述绝缘层的源漏接触孔中同时填充 铜而形成栅极和源漏接触。
在本发明的一个实施例中， 其中在半导体衬底上确定有源区， 在 有源区上形成伪栅叠层、 围绕所述伪栅叠层的主侧墙步骤之后， 在形 成围绕所述主侧墙的绝缘层步骤之前还包括下面的步骤：
在所述源漏区内形成金属硅化物。
在本发明的另一个实施例中， 其中在所述第一凹入部分和贯穿所 述绝缘层的源漏接触孔中同时填充铜而形成栅极和源漏接触的步骤可 以包括下面的步骤：
在所述第一凹入部分的表面上淀积栅极功函数金属层， 形成第二 凹入部分。
在本发明的又一个实施例中， 还可以包括下面的步驟：
在与所述源漏区对应的位置形成贯穿所述绝缘层的两个第三 IHJ入 部分。
在本发明的再一个实施例中， 还可以包括下面的步骤：
在所述第二凹入部分和两个第三凹入部分的表面上淀积金属阻挡 层， 分别形成第四凹入部分和两个第五凹入部分。
在本发明的另一个实施例中， 还可以包括下面的步骤：
在所述第四凹入部分和两个第五凹入部分的表面上淀积铜， 使得 所述铜同时填充所述第四凹入部分和两个第五凹入部分。
在本发明的又一个实施例中， 还可以包括下面的步骤：
将填充的铜平坦化以露出绝缘层， 而形成铜栅极和铜源漏接触。 在本发明的再一个实施例中， 其中在有源区上形成伪栅叠层的步 骤可以包括下面的步骤：
在有源区上形成栅介质层；
在所述栅介质层上形成伪栅极。
优选地， 其中所述半导体衬底是硅衬底， 所述金属硅化物是镍的 硅化物。
优选地， 其中去除所述伪栅极的步骤包括完全去除所述伪栅极。 根据本发明的第二个方面， 提供了一种制作半导体器件的方法， 包括上面所述的制作晶体管的方法步骤。
根据本发明的第三个方面， 提供了一种晶体管， 可以包括： 位于半导体衬底上的有源区， 在有源区上的栅叠层、 围绕所述栅 叠层的主侧墙、 围绕所述主侧墙的绝缘层， 和嵌于所述有源区内的源 漏区， 和
所述栅叠层中的栅极和贯穿所述绝缘层的源漏接触都包括铜。 在本发明的一个实施例中， 还可以包括在源漏区表面内的金属硅 化物。
在本发明的另一个实施例中， 其中所述栅叠层还可以包括位于有 源区上的栅介质层和所述栅介质层上的栅极。
在本发明的又一个实施例中， 其中所述栅叠层还可以包括位于所 述栅介质层上的栅极功函数金属层。
在本发明的再一个实施例中， 其中所述栅叠层还可以包括位于所 述栅极功函数金属层上的金属阻挡层。
在本发明的另一个实施例中， 其中所述栅叠层还可以包括位于所 述金属阻挡层上的铜栅极。
在本发明的又一个实施例中， 本发明的晶体管还可以包括位于所 述源漏接触和所述金属硅化物之间的金属阻挡层。
在本发明的再一个实施例中， 其中所述源漏接触可以包括填充在 所述金属阻挡层表面上的铜。
优选地， 其中所述半导体衬底是硅衬底， 所述金属硅化物是镍的 硅化物。
根据本发明的第四个方面， 提供了一种半导体器件， 包括上面所 述的晶体管。
借助于本发明关于晶体管方面的新颖设计， 利用低电阻率的铜金 属材料以及其优越的电镀工艺， 代替金属钨及其它栅极填充金属， 同 时作为栅极和源漏接触孔的填充金属材料， 实现了在 "替代栅极" （在 本发明说明书的其他地方也称为 "伪栅极" ） 结构中对于栅极、 源漏 接触孔同时填充金属铜， 减小了 "替代栅极" 工艺中栅极串联电阻和 源漏接触孔电阻， 同时提高了小尺寸情况下金属填充的效果， 还有效 地减小了工艺复杂度和难度。 附图说明
通过对结合附图示出的实施例进行详细说明， 本发明的上述以及 其他特征将更加明显， 其中：
图 1 示意性地示出了根据本发明一个实施例的制作晶体管方法的 流程图。
图 2至图 8示意性地示出了根据本发明一个实施例制作晶体管时 各中间结构的结构剖示图。 具体实施方式
首先需要指出的是， 在本发明中提到的关于位置和方向的术语， 诸如"上，，、 "下"等， 是从附图的纸面正面观察时所指的方向。 因此本发 明中的"上"、 "下"等关于位置和方向的术语仅仅表示附图所示情况下的 相对位置关系， 这只是出于说明的目的而给出的， 并非意在限制本发 明的范围。
下面， 一并参考本发明的图 1-8详细描述制作本发明晶体管的方 法和得到的相应晶体管结构。 图 2至图 8是以硅衬底作为实例示出， 然而除了硅衬底之外， 也可以使用锗（Ge )衬底、 SOI (绝缘体上的硅） 衬底等任何适当的半导体村底。 因此， 本发明并不局限于示出的硅衬 底的情形。
如图 1和图 2所示， 在步骤 S101中， 在半导体衬底 1上确定有源 区， 在有源区上形成伪栅叠层、 围绕所述伪栅叠层的主侧墙 20、 围绕 所述主侧墙 20的绝缘层， 并且形成嵌于所述有源区内的源漏区 2。
在半导体衬底 1上确定有源区之后， 首先形成伪栅叠层。 图 2中 示出的伪栅叠层可以包括形成于所述有源区上的栅介质层 7和形成于 栅介质层 7上的伪栅极 6。在本实施例中，所述栅介质层可以为氧化硅、 氮化硅及其组合形成， 在其他实施例中， 也可以是高 K介质 （可采用 化学气相淀积工艺形成） ， 例如， Hf02、 HfSiO、 HfSiON、 HfTaO, HfTiO, HfZrO、 A1203、 La203、 Zr02、 LaAlO 中的一种或其组合， 其 厚度可以为 2nm-10nm。 所述伪栅极 6可以采用本领域常用的各种材料 制成。 此外， 在所述伪栅叠层中， 也可以不包括所述栅介质层 7。
接着， 在形成伪栅叠层之后， 形成围绕伪栅叠层的主侧墙 20。 可 以选择氮化硅、 氧化硅或者氮氧化硅等材料作为主侧墙 20的材料。 至 于形成主侧墙 20的沉积工艺和参数， 本领域技术人员根据已经掌握的 知识是不难实现的。
优选的， 在半导体村底 1 上确定有源区， 在有源区上形成伪栅叠 层、 围绕伪栅叠层的主侧墙 20 步骤之后， 在形成围绕所述主侧墙 20 的绝缘层步骤之前还包括下面的步骤： 在所述源漏区 2 内形成金属硅 化物 3。 在有源区上形成围绕栅叠层的主侧墙 20之后， 在紧靠主侧墙 20周围的有源区上， 或者优选的， 为了沉积的便利， 在整个主侧墙 20 和有源区的表面上沉积金属例如镍或者镍的合金例如 NiPt, 然后借助 于退火工艺使得镍扩散进入有源区而与半导体衬底 1 中的硅反应， 形 成镍的硅化物， 然后除去未反应的镍或者镍的合金， 镍的硅化物可以 实现随后形成的源漏接触与相应源漏区的低阻连接。 当然， 在本发明 的可替换实施例中， 源漏区 2也可以在形成伪栅叠层之后在形成主侧 墙 20之前就借助于掺杂、 注入等工艺形成源漏区 2。 在本发明的另一 实施例中， 也可以在随后形成的围绕所述主侧墙 20的绝缘层之后通过 掺杂、 注入等工艺形成源漏区 2。
然后， 在有源区上形成围绕主侧墙 20的绝缘层。 在有源区内已经 形成金属硅化物 3 例如镍的硅化物的实施例中， 在镍的硅化物上形成 围绕主侧墙 20的绝缘层。 在图 2中示出的绝缘层包括两层绝缘层， 即 靠近有源区一侧并覆盖在主侧墙 20上的第一绝缘层 4和距离有源区相 对较远并覆盖在第一绝缘层 4上的第二绝缘层 5。为了防止氧或者氧离 子扩散到金属栅极中与金属栅极反应， 第一绝缘层 4优选为不含氧的 氧的材料，例如碳化硅。在形成第一绝缘层 4之后，沉积第二绝缘层 5。 优选地， 第二绝缘层 5也是两层绝缘层结构 （图 2中未示出） , 即， 第二绝缘层 5可以包括靠近第一绝缘层 4一侧的氧化硅层和该氧化硅 层上沉积的氮化硅层。 优选的， 在第一绝缘层 4是氮化硅材料制成的 情况下， 第二绝缘层 5 中靠近第一绝缘层 4一侧的氧化硅层和该氧化 硅层上的氮化硅层有助于提高在第一绝缘层 4和第二绝缘层 5 内刻蚀 形成源漏接触孔的过程中所使用刻蚀剂的选择性。 这是由于同一刻蚀 剂往往对于氧化硅和氮化硅具有不同的刻蚀速率， 从而有助于防止在 刻蚀形成源漏接触孔的过程中刻蚀损伤主侧墙 20 甚至于损伤栅极材 料。 当然， 在本发明的另一实施例中， 也可以仅仅使用一层绝缘层， 或使用第一绝缘层 4或使用第二绝缘层 5， 这种情形在图 2中未示出。
备选地， 如在上面提到的， 在形成绝缘层之后再通过掺杂、 注入 等工艺形成源漏区 2的实施例中， 使用第一绝缘层 4和第二绝缘层 5 作为掩膜通过掺杂或者注入所需要的离子来形成源漏区 2。至于掺杂或 注入的离子类型、 剂量和时间等工艺参数， 本领域技术人员根据已经 掌握的现有知识是不难确定的， 在此不再赘述。
接着， 如在步骤 S102所示的， 去除所述伪栅叠层中的伪栅极 6, 形成由主侧墙 20包围的第一凹入部分 8， 如参考如 3所示。 由于在沉 积绝缘层之后常常造成绝缘层的高度比伪栅叠层要高， 因此需要借助 于化学机械抛光等平坦化工艺去除一部分绝缘层以露出伪栅叠层中的 伪栅极 6。在本发明的说明书中，之所以将此时的栅极称为 "伪栅极" ， 将此时的栅叠层称之为 "伪栅叠层" ， 这是由于在随后的工艺步骤中 需要将该栅叠层中的栅极去除， 因此其作为栅极的存在只是暂时性的， 并不是成品晶体管中真正意义上的栅极。 图 3是在图 2所示基底上去 除伪栅极 6以后的剖面图。 伪栅极 6的去除可以在不损失栅介盾层 7 的前提下， 利用千法刻蚀选择性地去除伪栅极 6， 也可利用湿法腐蚀去 除， 从而露出栅介质层 7的上表面 9, 形成第一凹入部分 8。优选的是， 完全去除所述伪栅极 6。
接下来， 进行到步骤 S103 , 在所述第一凹入部分 8和贯穿所述绝 缘层的源漏接触孔中同时填充铜而形成栅极和源漏接触。 可选地， 步 職 S103还可以包括下面的步骤： 在所述第一凹入部分 8的表面上淀积 栅极功函数金属层 10, 形成第二凹入部分 1 1。 为了制作的便利， 优选 的， 图 4 的剖面图中示出了在栅介质层的上表面、 第一凹入部分的侧 面、 主侧墙 20的表面、 以及包括第一绝缘层 4和第二绝缘层 5的绝缘 层的表面上同时淀积一层金属层作为栅极功函数金属层 10。 此栅极功 函数金属层 10为具有特定功函数的金属， 从而使晶体管具有相应的性 能。 对于不同的器件， 栅极功函数金属层 10可以选择不同的金属， 一 般采用 TiN， 也可采用 TaN、 TaSiN、 TiAlN等。 栅极功函数金属层 10 的淀积可以采用原子层淀积 （ALD ) 、 物理化学气相淀积 （PVD ) 或 化学气相淀积 （CVD ) 的方法。 优选的是， 淀积的栅极功函数金属层 10在第一凹入部分 8的底部即栅介质层 7的上表面 9上均勾分布。
可选地， 步骤 S103还可以包括下面的步骤： 在与所述源漏区 2对 应的位置形成贯穿所述绝缘层的两个第三凹入部分 13。 对此可以参考 图 5a和 5b, 图 5a示意性示出了在栅极功函数金属层 10表面覆盖一层 光致抗蚀剂膜 12， 通过光刻方法把源漏接触孔图案转移到光致抗蚀剂 膜 12上， 然后通过刻蚀源漏接触孔（也称为第三凹入部分 13 )相应区 域的栅极功函数金属层 10和第二绝缘层 5、第一绝缘层 4得到图 5a所 示的贯穿栅极功函数金属层 10、 第二绝缘层 5、 第一绝缘层 4的剖面。
源漏接触孔刻蚀后就露出了作为接触用的金属硅化物 3。 图 5b为 去除光致抗蚀剂膜 12后的剖面图。 图 5b中形成了三个凹陷， 即一个 第二凹入部分 11和两个源漏接触孔（第三凹入部分 13 )。 本领域技术 人员知晓的是， 由于源漏接触孔相对于栅极基本上是对称分布的， 因 此源漏接触孔在称谓上可以互换。
可选地， 步骤 S103还可以包括下面的步骤： 在所述第二凹入部分 11和两个第三凹入部分 13的表面上淀积金属阻挡层 14， 分别形成第 四凹入部分 16和两个第五凹入部分 15。 优选的， 为了制作的便利， 在 图 5b所示基底的整个表面上， 包括栅极功函数金属层 10、 源漏接触孔 13的整个内表面、 主侧墙 20和包括第一绝缘层 4、 第二绝缘层 5的绝 缘层表面、 以及第二凹入部分 1 1的整个内表面上同时淀积金属阻挡层 14。 图 6就示出了在图 5b所示基底的整个表面上淀积一层金属阻挡层 14后的剖面图。 但是同时淀积一层金属阻挡层 14仅仅是一个实例， 本 发明并不局限于此。 此金属阻挡层 14可以防止随后填充的金属铜扩散 进入器件区域， 造成器件性能下降。 同时此金属阻挡层 14可以提高随 后填充的金属与基底材料（被金属阻挡层 14覆盖的材料）之间的粘附 性， 防止该随后填充的金属与基底材料脱离， 并且还作为电镀方法填 充铜的电流通路和结晶的籽晶层。 优选的是， 此金属阻挡层 14为多层 结构， 一般采用 Ta/TaN的结构， 也可采用 Ta/TaN/Ru或 TaN/Cu等结 构。 此金属阻挡层 14的淀积可以采用原子层淀积（ALD ) 、 物理气相 淀积 （PVD ) 或化学气相淀积 （CVD ) 等方法。 本领域技术人员知晓 的是， 对于不同的金属， 也可以采用不同的方法实现淀积。 第二凹入 部分 1 1、 源漏接触孔 （第三凹入部分 13 )在淀积金属阻挡层 14后形 成空间更加狭小的第四凹入部分 16、 第五凹入部分 15。
可选地， 步骤 S103还可以包括下面的步骤： 在所述第四凹入部分 16和两个第五凹入部分 15的表面上淀积铜 17， 使得所述铜 17同时填 充所述第四凹入部分 16和两个第五凹入部分 15。图 7为淀积填充材料 铜后的剖面图。 优选地， 填充材料 17填满图 6中示出的第四凹入部分 16和两个第五凹入部分 15。
可选地， 步骤 S 103还可以包括下面的步骤： 将填充的铜 17平坦 化以露出绝缘层， 而形成铜栅极 19和铜源漏接触 18。
图 8为平坦化之后的剖面图。 平坦化可以采用化学机械抛光的方 法， 将不需要的部分填充材料 17铜、 金属阻挡层 14和栅极功函数金 属层 10去除， 以露出绝缘层 5的上表面， 从而得到栅极和源漏接触孔 采用同一金属铜填充的器件。
然后， 可以继续进行所需的后续工艺以制作完整的晶体管。 这些 后续工艺对于本领域技术人员来讲是公知的， 因此不再赘述。
本发明的第二方面还提供一种制作半导体器件的方法， 包括上面 所述的制作晶体管的方法步骤。
在详细介绍了本发明晶体管的制作方法后， 根据本发明的第三方 面， 下面简要介绍本发明所提供的晶体管结构， 该晶体管可以包括： 位于半导体衬底上的有源区， 在有源区上的栅叠层、 围绕所述栅 叠层的主侧墙、 围绕所述主侧墙的绝缘层， 和嵌于所述有源区内的源 漏区，
所述栅叠层中的栅极和贯穿所述绝缘层的源漏接触都包括铜。 备选地， 所述晶体管还包括在源漏区 2表面内的金属硅化物 3。 备选地， 所述栅叠层还包括位于有源区 2上的栅介质层 7和所述 栅介质层 7上的栅极。
备选地， 其中所述栅叠层还包括位于所述栅介质层 7上的栅极功 函数金属层 10。
备选地，其中所述栅叠层还包括位于所述栅极功函数金属层 10上 的金属阻挡层 14。
备选地，其中所述栅叠层还包括位于所述金属阻挡层 14上的铜栅 极 19。
备选地， 本发明的晶体管还包括位于所述源漏接触和所述金属硅 化物 3之间的金属阻挡层 10。
备选地，其中所述源漏接触包括填充在所述金属阻挡层 10表面上 的铜。
优选地， 其中所述半导体衬底 1是硅衬底， 所述金属硅化物 3是 镍的硅化物。
在本发明的第四方面中， 本发明还提供一种半导体器件， 其包括 上面所述的至少一个晶体管。
需要指出的是， 本发明说明书的上述公开内容是以例如 MOSFET 晶体管的制作作为实例， 本领域技术人员知晓的是， 根据本发明的精 神和原理， 本发明的晶体管及其制作方法不限于 MOSFET的情形， 而 是可以适用于双极晶体管、 结型场效应晶体管等其他类型晶体管和其 他半导体器件。 因此， 本发明的保护范围同样涵盖了半导体器件及其 制作方法， 其包括上述的晶体管及其制作方法步骤。
虽然已经参考目前考虑到的实施例描述了本发明， 但是应该理解 本发明不限于所公开的实施例。 相反， 本发明旨在涵盖所附权利要求 的精神和范围内所包括的各种修改和等同变型。 以下权利要求的范围 符合最广泛解释， 以便包含所有这样的修改及等同变型。

Claims

权 利 要 求
1. 一种制作晶体管的方法， 包括下列步骤：
在半导体衬底上确定有源区， 在有源区上形成伪栅叠层、 围绕所 述伪栅叠层的主侧墙、 围绕所述主侧墙的绝缘层， 并且形成嵌于所述 有源区内的源漏区；
去除所述伪栅叠层中的伪栅极， 形成由主侧墙包围的第一凹入部 分；
在所述第一凹入部分和贯穿所述绝缘层的源漏接触孔中同时填充 铜而形成栅极和源漏接触。
2.根据权利要求 1所述的方法，其中在半导体衬底上确定有源区， 在有源区上形成伪栅叠层、 围绕所述伪栅叠层的主侧墙步骤之后， 在 形成围绕所述主侧墙的绝缘层步骤之前还包括下面的步骤：
在所述源漏区内形成金属硅化物。
3. 根据权利要求 1所述的方法， 其中在所述第一凹入部分和贯穿 所述绝缘层的源漏接触孔中同时填充铜而形成栅极和源漏接触的步骤 包括下面的步骤：
在所述第一凹入部分的表面上淀积栅极功函数金属层， 形成第二 凹入部分。
4. 根据权利要求 3所述的方法， 还包括下面的步骤：
在与所述源漏区对应的位置形成贯穿所述绝缘层的两个第三 入 部分。
5. 根据权利要求 4所述的方法， 还包括下面的步骤：
在所述第二凹入部分和两个第三凹入部分的表面上淀积金属阻挡 层， 分别形成第四凹入部分和两个第五凹入部分。
6. 根据权利要求 5所述的方法， 还包括下面的步骤：
在所述第四凹入部分和两个第五凹入部分的表面上淀积铜， 使得 所述铜同时填充所述第四凹入部分和两个第五凹入部分。
7. 根据权利要求 6所述的方法， 还包括下面的步骤： 将填充的铜平坦化以露出绝缘层， 而形成铜栅极和铜源漏接触。
8. 根据权利要求 1所述的方法， 其中在有源区上形成伪栅叠层的 步骤包括下面的步骤：
在有源区上形成栅介质层；
在所述栅介质层上形成伪栅极。
9. 根据权利要求 2所述的方法， 其中所述半导体衬底是硅衬底， 所述金属硅化物是镍的硅化物。
10. 根据权利要求 1 所述的方法， 其中去除所述伪栅极的步骤包 括完全去除所述伪栅极。
1 1. 一种制作半导体器件的方法， 包括权利要求 1-10中任一项所 述的制作晶体管的方法步骤。
12. 一种晶体管， 包括：
位于半导体衬底上的有源区， 在有源区上的栅叠层、 围绕所述栅 叠层的主侧墙、 围绕所述主侧墙的绝缘层， 和嵌于所述有源区内的源 漏区， 其特征在于，
所述栅叠层中的栅极和贯穿所述绝缘层的源漏接触都包括铜。
13. 根据权利要求 12所述的晶体管， 还包括在源漏区表面内的金 属硅化物。
14. 根据权利要求 12所述的晶体管， 其中所述栅叠层还包括位于 有源区上的栅介质层和所述栅介质层上的栅极。
15. 根据权利要求 14所述的晶体管， 其中所述栅叠层还包括位于 所述栅介质层上的栅极功函数金属层。
16. 根据权利要求 15所述的晶体管， 其中所述栅叠层还包括位于 所述栅极功函数金属层上的金属阻挡层。
17. 根据权利要求 16所述的晶体管， 其中所述栅叠层还包括位于 所述金属阻挡层上的铜栅极。
18. 根据权利要求 13所述的晶体管， 还包括位于所述源漏接触和 所述金属硅化物之间的金属阻挡层。
19. 根据权利要求 18所述的晶体管， 其中所述源漏接触包括填充 在所述金属阻挡层表面上的铜。
20. 根据权利要求 13所述的晶体管， 其中所述半导体衬底是硅衬 底， 所述金属硅化物是镍的硅化物。
21. 一种半导体器件， 包括权利要求 12-20 中任一项所述的晶体 管。
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