WO2012174791A1 - 一种半导体结构及其制造方法 - Google Patents

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尹海洲
朱慧珑
骆志炯
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Beijing NMC Co Ltd
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Beijing NMC Co Ltd
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    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile

Definitions

  • the present invention relates to the field of semiconductor fabrication, and more particularly to a semiconductor structure and a method of fabricating the same. Background technique
  • SOI silicon-on-insulator
  • SON Silicon on Nothing
  • SON is an advanced technology developed by French CEA-Leti and ST STMicroelectronics for CMOS processes of 90nm and below.
  • SON is under the channel through a "cavity" structure.
  • a localized silicon-on-insulator is formed, which may be an air gap or an oxide fill.
  • the dielectric constant of the cavity structure is significantly reduced, which greatly reduces the effect of the two-dimensional electric field effect of the buried oxide layer.
  • the DIBL effect can be greatly reduced, and the thickness of the silicon film and the height of the cavity can be controlled.
  • the epitaxial SiGe sacrificial layer process increases the process steps of device fabrication and increases the complexity of the process. As the feature size of the device shrinks, the requirement for ultra-shallow junction depth of the device also makes ion implantation a problem. There are still many challenges in the real use of VLSI manufacturing processes.
  • the present invention is directed to at least solving the above technical drawbacks, and provides a semiconductor device structure and a method of fabricating the same, which reduces contact resistance of source/drain regions, improves device performance, reduces cost, and performs a process step.
  • the present invention provides a semiconductor structure including a substrate, a semiconductor substrate, a cavity, a gate stack, a sidewall spacer, a source/drain region, and a contact layer, wherein:
  • the gate stack is located above the semiconductor substrate
  • the sidewall spacer is located on a sidewall of the gate stack
  • the source/drain regions are embedded in the semiconductor substrate on both sides of the gate stack; [0013] the cavity is embedded in the bottom of the village;
  • the semiconductor substrate is suspended above the cavity, in the direction along the length of the gate, the thickness of the intermediate portion of the semiconductor substrate is greater than the thickness of the two sides thereof, in the direction along the width of the gate, Both sides of the semiconductor substrate are connected to the bottom of the village;
  • the contact layer covers the exposed surface of the source/drain regions.
  • the present invention also provides a method of fabricating a semiconductor structure, the method comprising: [0018] (a) providing a substrate, forming a gate stack on the substrate, and stacking the gate The side walls form side walls;
  • the mask layer is covered with a layer of photoresist, and an opening is formed on the photoresist by exposure and development, and the openings are located on both sides of the gate stack;
  • the substrate is etched to form grooves on both sides of the gate stack.
  • the step of forming the contact layer comprises:
  • the material of the metal layer being one of Co, Ni, Pt, Ti or a combination thereof;
  • the unreacted metal layer is removed.
  • the SON (silicon-on-nothing) device structure can be fabricated on a common wafer, which greatly reduces the process and reduces the cost and efficiency.
  • the contact layer in the semiconductor device the contact resistance of the source/drain regions is reduced, and the performance of the semiconductor device is improved.
  • FIG. 1 is a flow chart of one embodiment of a method of fabricating a semiconductor structure in accordance with the present invention
  • 2 to FIG. 12 are schematic cross-sectional views of the semiconductor structure at various stages of fabrication in the process of fabricating a semiconductor structure in accordance with the method illustrated in FIG. 1. detailed description
  • the body structure includes a substrate 100, a semiconductor body 250, a cavity 410, a gate stack, a sidewall spacer 230, a source/drain region 500, and a contact layer 520, wherein:
  • the gate stack is over the semiconductor body 250;
  • the sidewall spacer 230 is located on a sidewall of the gate stack
  • the source/drain regions 500 are embedded in the semiconductor body 250 on both sides of the gate stack;
  • the cavity 410 is embedded in the village bottom 100;
  • the semiconductor body 250 is suspended above the cavity 410. In the direction along the length of the gate, the thickness of the semiconductor substrate 250 is greater than the thickness of the two sides thereof, in the direction along the gate width.
  • the semiconductor substrate 250 is connected to the bottom of the village;
  • the contact layer 520 covers the source/drain regions 500.
  • the gate stack includes a gate dielectric layer 200 and a gate 210, optionally, the gate stack further includes a cap layer 220 over the gate.
  • the material of the contact layer 520 is one of TiSi 2 , CoSi 2 , NiSi, PtSi 2 or a combination thereof.
  • the method includes:
  • Step S101 providing a village bottom 100, forming a gate stack on the village bottom 100, forming a side wall 230 in the sidewall of the gate stack;
  • Step S102 forming a groove 400 on the substrate on both sides of the gate stack, wet etching the groove 400 on both sides of the gate stack to pass through, forming a cavity 410, suspended in The bottom portion of the cavity 400 forms a semiconductor body 250;
  • Step S103 forming a source/drain region 500
  • step S104 a contact layer 520 is formed.
  • a substrate 100 is provided, and then a gate stack is formed on the substrate 100, and sidewalls 230 are formed on sidewalls of the gate stack.
  • the gate stack includes a gate dielectric layer 200 and a gate 210.
  • the gate stack further includes a cap layer 220 over the gate.
  • the substrate 100 is monocrystalline silicon. Preferably, the crystal orientation of the substrate is ⁇ 100 ⁇ .
  • the base 100 can include various doping configurations in accordance with design requirements known in the art (e.g., a P-type substrate or an N-type substrate). In other embodiments, the substrate 100 may also include single crystal Ge, single crystal SiGe, or a combination thereof.
  • the thickness of the substrate 100 can be, but is not limited to, about a few hundred microns, for example, it can range from 400 ⁇ m to 800 ⁇ m.
  • the gate dielectric layer 200 is first formed on the substrate 100.
  • the gate dielectric layer 200 may be formed of silicon oxide, silicon nitride, or a combination thereof, in other implementations.
  • the gate dielectric layer 200 may also be a sorghum medium, for example, one of Hf0 2 , HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, A1 2 0 3 , La 2 0 3 , Zr0 2 , and LaAlO.
  • the thickness may be from 1 nm to 5 nm, such as 2 nm, 4 nm.
  • the gate 210 may be heavily doped polysilicon formed by deposition, or a shape success function metal layer (for NMOS, such as TaC, TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTa x , NiTa x Etc., for PMOS, such as MoN x , TiSiN, TiCN, TaAlC, TiAIN, TaN, PtSi x , Ni 3 Si, Pt, Ru, Ir, Mo, HfRu, RuO x ), the thickness may be from 1 nm to 20 nm, such as 3 nm 5 nm, 8 nm, 10 nm, 12 nm or 15 nm, and a gate electrode 210 is formed by forming heavily doped polysilicon, Ti, Co, Ni, Al, W or an alloy thereof on the work function metal layer. Finally, a capping layer 220 is formed on the gate 210, for example by deposit
  • a sidewall spacer 230 is formed on the sidewall of the gate stack for isolation protection of the gate.
  • the spacers 230 may be formed of silicon nitride, silicon oxide, silicon oxynitride, silicon carbide, or combinations thereof, and/or other suitable materials, and may have a multilayer structure.
  • the sidewall spacer 230 may be formed by a deposition etching process, and may have a thickness ranging from 10 nm to 100 nm, such as 30 nm, 50 nm or 80 nm.
  • step S102 grooves 400 are formed on the sides of the gate stack, and the grooves 400 on both sides of the gate stack are wet etched.
  • the through hole 410 is formed to form a cavity 410, and a portion of the bottom portion suspended on the cavity 400 forms a semiconductor body 250.
  • a groove 400 is formed on the substrate 100 by forming a mask layer 300 on the substrate 100 and the gate stack, and covering the mask layer 300 with a layer of light.
  • the encapsulation is formed by forming an opening on the photoresist by exposure development, the openings being located on both sides of the gate stack, and the photoresist is not shown in the drawing.
  • the mask layer 300 in the opening is etched, an opening 310 is formed on the mask layer, and the photoresist is removed, as shown in FIG. In this embodiment, one side of the opening 310 is connected to the side wall 230.
  • a portion of the mask layer 300 may be interposed between the opening 310 and the sidewall spacer 230, and may be appropriately arranged according to the size of the designed semiconductor device or the like.
  • the substrate 100 is then etched to form trenches 400 on both sides of the gate stack, as shown in FIG.
  • the material of the mask layer 300 is silicon oxide, silicon nitride, silicon oxynitride or a combination thereof, and can be formed on the substrate by a suitable method such as chemical vapor deposition, and the mask layer is etched. This includes dry etching RIE or wet etching with a suitable etching solution.
  • the thickness of the mask layer can be controlled according to design requirements, and the thickness thereof The range is 1 ⁇ 5 ⁇ ⁇ .
  • the method of etching the bottom of the substrate to form the groove 400 is dry etching RIE.
  • RIE dry etching RIE
  • the dry etched trench 400 has a nearly steep sidewall, and in subsequent wet etching, the anisotropic wet etching is used to cause the recess on both sides of the gate stack. 400 through each other.
  • the recess 400 is continuously etched by a wet etching process, so that the grooves on both sides of the gate stack are punched through.
  • Forming a cavity 410 a portion of the bottom portion suspended above the cavity forms a semiconductor body 250.
  • a source/drain region may be formed in the semiconductor body 250, and the semiconductor substrate 250 also functions as a semiconductor device.
  • the channel region is connected to the substrate 100 at both ends of the semiconductor substrate in a direction along the width of the gate.
  • the crystal orientation of the substrate is ⁇ 100>
  • the etching solution of the wet etching may be potassium hydroxide (KOH), tetramethylammonium hydroxide (TMAH) or ethylenediamine-o-phenylene. Phenol (EDP), etc., or a combination thereof
  • the concentration of the etching solution is 5 to 40% by mass
  • the reaction temperature is 40 to 90 °C. Since the etching solution of KOH, TMAH and the like has anisotropy on the corrosion of single crystal silicon, the ratio of the corrosion rate of the ⁇ 111 ⁇ crystal plane to the etching rate to other crystal planes is about 1:100, so the ⁇ 111 ⁇ crystal plane is basically Without corrosion, as shown in FIG. 5, the sidewalls of the cavity 410 are all corrosion stop faces, and the crystal faces are ⁇ 111 ⁇ .
  • the anisotropic etching is used to allow the groove structure to pass through.
  • Step S103 is performed to form the source/drain region 500.
  • the method of forming the source/drain regions 500 is ion implantation, diffusion, in-situ doping epitaxy, or a combination thereof.
  • a portion of the semiconductor body 250 is exposed by etching the sidewalls 230 or epitaxy.
  • the portion of the sidewall spacer 230 is etched to expose a portion of the semiconductor substrate 250 that is suspended across the cavity 410.
  • FIG. As shown, the sidewall spacer 230 is not etched, and an epitaxial semiconductor layer is formed on the edge of the semiconductor body 250 and the surface of the cavity 400 by epitaxy, so that the semiconductor body 250 is exposed outside the sidewall spacer 230. .
  • Source/drain regions 500 are then formed by ion implantation, diffusion, or in-situ doping epitaxy, as shown in FIGS. 8 and 9. In other embodiments of the invention, in situ doping is employed The epitaxy can form the source/drain region 500 directly in one step, and the process steps are completed.
  • the source/drain region 500 may be a P-type doped Si, and for the NMOS, the source/drain region 500 may be an N-type doped Si.
  • the semiconductor structure is then annealed to activate doping in source/drain regions 500, which may be formed by other suitable methods including rapid annealing, spike annealing, and the like.
  • step S104 is performed to form the contact layer 520.
  • a metal layer 510 is formed in a region where the semiconductor structure is exposed by oblique sputtering.
  • the angle of the oblique sputtering is preferably substantially parallel to the ⁇ 111 ⁇ crystal plane of the silicon, that is, substantially parallel to the side wall of the cavity 410 shown in Fig. 10.
  • the material of the metal layer is one of Co, Ni, Pt, Ti or a combination thereof as shown in FIG.
  • annealing is performed to cause the metal layer 510 to react with the exposed surface of the source/drain region 500 to form the contact layer 520, and the unreacted metal layer 510 is removed, as shown in FIG.
  • the mask layer 300 is removed.
  • the cavity 410 may be filled with an insulating material (not shown) depending on the specific device design.
  • an interlayer dielectric layer needs to be formed on the entire semiconductor structure, and a portion of the interlayer dielectric layer is deposited into the cavity 410, and then the contact trench can be formed by etching according to a conventional process.
  • the bottom of the contact trench needs to expose the contact layer 520, and finally the metal is filled in the contact trench to form a metal plug in contact with the contact layer 520.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

提供了一种半导体结构，该结构包括衬底（100）、半导体基体（250）、空腔（410）、栅极堆叠、侧墙（230）、源/漏区（500）和接触层（520），其中栅极堆叠位于半导体基体之上，侧墙位于栅极堆叠的侧壁上，源/漏区嵌于半导体基体中，并位于栅极堆叠的两侧，空腔嵌于衬底中，半导体基体悬置于空腔上方，在沿栅极长度的方向上，半导体基体中间的厚度大于其两侧的厚度，在沿栅极宽度的方向上，半导体基体与衬底相连，接触层覆盖源/漏区暴露的表面。还提供了一种半导体结构的制造方法。利于减小源/漏区的接触电阻，提高器件性能，并降低成本，简化工艺。

Description

一种半导体结构及其制造方法
[0001]本申请要求了 2011月 6月 20日提交的、 申请号为 201110166549.4、发 明名称为 "一种半导体结构及其制造方法" 的中国专利申请的优选权， 其全 部内容通过引用结合在本申请中。 技术领域
[0002]本发明涉及半导体制造领域， 尤其涉及一种半导体结构及其制造方法。 背景技术
[0003]为了提高集成电路芯片的性能和集成度， 器件特征尺寸按照摩尔定 律不断缩小， 目前已经进入纳米尺度。 随着器件体积的缩小， 功耗与漏电 流成为最关注的问题。 绝缘体上硅 SOI ( Silicon on Insulator ) 结构因能 4艮 好地抑制短沟效应， 提高器件按比例缩小的能力， 已成为深亚微米及纳米 级 MOS器件的优选结构。
[0004]随着 SOI技术的不断发展，在现有技术文献" Silicon-on-Nothing _ an Innovative Process for Advanced CMOS" ( IEEE电子器件会刊， 第 147卷 2000年第 11期） 中， Malgorzata Jurcazak, Thomas Skotnicki, M. Paoli等 人提出了一种将沟道区制备在空腔上的新型 SOI 器件 -SON ( Silicon on Nothing ) 器件结构。
[0005] SON ( Silicon on Nothing ) 是一项由法国 CEA-Leti和 ST意法半导 体公司为 90nm及其以下技术节点的 CMOS 制程发展起来的高级技术， SON通过 "空腔" 结构在沟道下形成局域的绝缘体上硅， 所述空腔可以是 空气间隙或是氧化物填充。 与 SOI器件相比， 空腔结构的介电常数显著减 小， 大大减小了埋氧层二维电场效应的影响， DIBL 效应可以大大降低， 而且可以通过控制硅膜厚度和空腔高度， 得到很好的短沟特性， 获得较为 陡直的亚阈值斜率， 同时可以改善 SOI器件的自加热效应， 以及可以采用 体硅代替较昂贵的 SOI片作为原始晶片， 被认为是代替 SOI技术的一个首 选结构。 [0006]制备 SON器件最关键的问题是如何制备空腔层。 SON结构提出之 初， 采用的是外延 SiGe牺牲层工艺。 后续又有文献报道了用氦（He ) 离 子注入附加退火或氢-氦（H-He ) 离子联合注入附加退火的方法制备 SON 器件。外延 SiGe牺牲层工艺增加了器件制作的工艺步骤， 同时增加了工艺 的复杂度； 而随着器件特征尺寸的缩小， 对器件超浅结深的要求也使得离 子注入成为一个难题， 现有技术要真正用到目前的超大规模集成电路制造 工艺中还面临着许多挑战。
[0007]由于金属引线与源 /漏区引线孔的接触电阻不能随着晶体管尺寸缩 小而按比例缩小，减小源 /漏区的接触电阻成为提高晶体管性能的一个很重 要的因素。 在深亚微米及更小尺寸的 MOS 晶体管普遍采用金属硅化物接 触层， 以减小源 /漏区的接触电阻。 在 SON器件中， 如何制作接触层以及 增大接触层的面积还面临着许多挑战。 发明内容
[0008]本发明旨在至少解决上述技术缺陷， 提供一种半导体器件结构及其 制造方法， 减小源 /漏区的接触电阻， 提高器件性能， 降低成本， 筒化工艺 步骤。
[0009]为达上述目的， 本发明提供了一种半导体结构， 该结构包括村底、 半导体基体、 空腔、 栅极堆叠、 侧墙、 源 /漏区、 接触层， 其中：
[0010]所述栅极堆叠位于所述半导体基体之上；
[0011]所述侧墙位于所述栅极堆叠的侧壁上；
[0012]所述源 /漏区嵌于所述半导体基体中， 位于所述栅极堆叠的两侧； [0013]所述空腔嵌于所述村底中；
[0014]所述半导体基体悬置于所述空腔上方， 在沿栅极长度的方向上， 所 述半导体基体中间的厚度大于其两侧的厚度， 在沿栅极宽度的方向上， 所 述半导体基体两侧与所述村底相连；
[0015]所述接触层覆盖所述源 /漏区暴露的表面。
[0016]其中， 所述接触层的材料为 TiSi2、 CoSi2、 NiSi、 PtSi2中的一种或 其组合。 [0017]相应地， 本发明还提供了一种半导体结构的制造方法， 该方法包括： [0018] ( a )提供村底， 在所述村底上形成栅极堆叠， 在所述栅极堆叠的侧 壁形成侧墙；
[0019] ( b )在所述栅极堆叠两侧的村底上形成凹槽， 湿法腐蚀所述栅极堆 叠两侧的 槽， 使其穿通， 形成空腔， 悬置在所述空腔上的村底部分形成 半导体基体；
[0020] ( c )在所述栅堆叠两侧的半导体基体中形成源 /漏区；
[0021] ( d )覆盖所述源 /漏区暴露的表面形成接触层。
[0022]其中， 形成所述凹槽的方法为：
[0023]在所述村底和栅极堆叠上形成掩膜层；
[0024]在所述掩膜层上覆盖一层光刻胶， 通过曝光显影在光刻胶上形成开 口， 所述开口位于所述栅极堆叠的两侧；
[0025]刻蚀所述开口中的掩膜层， 去掉所述光刻胶；
[0026]刻蚀所述村底， 在栅极堆叠的两侧形成凹槽。
[0027]形成所述接触层的步骤包括：
[0028]在暴露的所述源 /漏区表面上形成金属层， 所述金属层的材料为 Co、 Ni、 Pt、 Ti中的一种或其组合；
[0029]退火， 使所述金属层与暴露的所述源 /漏区表面反应；
[0030]去除未反应的所述金属层。 工艺， 在普通晶片上即可制造出 SON ( silicon-on-nothing )器件结构， 极大地 筒化了工艺， 降低了成本， 提高了效率。 同时， 通过在半导体器件中形成接 触层， 减小了源 /漏区的接触电阻， 提高了半导体器件的性能。 附图说明
[0032]本发明上述的和 /或附加的方面和优点从下面结合附图对实施例的 描述中将变得明显和容易理解， 其中：
[0033]图 1是根据本发明的半导体结构的制造方法的一个具体实施方式的 流程图； [0034]图 2至图 12为根据图 1示出的方法制造半导体结构过程中该半导体结 构在各个制造阶段的剖面结构示意图。 具体实施方式
[0035]下面详细描述本发明的实施例， 所述实施例的示例在附图中示出， 其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似 功能的元件。 下面通过参考附图描述的实施例是示例性的， 仅用于解释本 发明， 而不能解释为对本发明的限制。 下文的公开提供了许多不同的实施 例或例子用来实现本发明的不同结构。 为了筒化本发明的公开， 下文中对 特定例子的部件和设置进行描述。 当然， 它们仅仅为示例， 并且目的不在 于限制本发明。 此外， 本发明可以在不同例子中重复参考数字和 /或字母。 这种重复是为了筒化和清楚的目的， 其本身不指示所讨论各种实施例和 / 或设置之间的关系。此外， 本发明提供了的各种特定的工艺和材料的例子， 但是本领域普通技术人员可以意识到其他工艺的可应用于性和 /或其他材 料的使用。 另外， 以下描述的第一特征在第二特征之 "上" 的结构可以包 括第一和第二特征形成为直接接触的实施例， 也可以包括另外的特征形成 在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。 体结构包括村底 100、 半导体基体 250、 空腔 410、 栅极堆叠、 侧墙 230、 源 /漏区 500、 接触层 520, 其中：
[0037]所述栅极堆叠位于所述半导体基体 250之上；
[0038]所述侧墙 230位于所述栅极堆叠的侧壁上；
[0039]所述源 /漏区 500嵌于所述半导体基体 250中， 位于所述栅极堆叠的 两侧；
[0040]所述空腔 410嵌于所述村底 100中；
[0041]所述半导体基体 250悬置于所述空腔 410上方， 在沿栅极长度的方 向上， 所述半导体基体 250中间的厚度大于其两侧的厚度， 在沿栅极宽度 的方向上， 所述半导体基体 250与所述村底相连；
[0042]所述接触层 520覆盖所述源 /漏区 500。 [0043]其中， 所述栅极堆叠包括栅介质层 200和栅极 210, 可选地， 所述栅极 堆叠还包括位于所述栅极之上的覆盖层 220。
[0044]其中， 所述接触层 520的材料为 TiSi2、 CoSi2、 NiSi、 PtSi2中的一种 或其组合。
[0045]下面对该半导体结构的制造方法进行阐述。
[0046]请参考图 1 , 该方法包括：
[0047]步骤 S101 , 提供村底 100, 在所述村底 100上形成栅极堆叠， 在所 述栅极堆叠的侧壁形成侧墙 230;
[0048]步骤 S102, 在所述栅极堆叠两侧的村底上形成凹槽 400, 湿法腐蚀 所述栅极堆叠两侧的凹槽 400 , 使其穿通， 形成空腔 410 , 悬置在所述空腔 400上的村底部分形成半导体基体 250;
[0049]步骤 S103 , 形成源 /漏区 500;
[0050]步骤 S104, 形成接触层 520。
[0051]下面结合图 2至图 11对步骤 S101至步骤 S104进行说明。需要说明的 是， 本发明各个实施例的附图仅是为了示意的目的， 因此没有必要按比例 绘制。
[0052]参考图 2, 在步骤 S101中， 提供村底 100, 随后在所述村底 100上形 成栅极堆叠， 在所述栅极堆叠的侧壁形成侧墙 230。 所述栅极堆叠包括栅介 质层 200和栅极 210, 可选地， 所述栅极堆叠还包括位于所述栅极之上的覆盖 层 220。
[0053]在本实施例中， 村底 100为单晶硅。 优选地， 村底的晶向为 { 100}。 根 据现有技术公知的设计要求 (例如 P型村底或者 N型村底)， 村底 100可以包 括各种掺杂配置。 其他实施例中村底 100还可以包括单晶 Ge、 单晶 SiGe或 其组合。 典型地， 村底 100的厚度可以是但不限于约几百微米， 例如可以在 400μιη -800μιη的厚度范围内。
[0054]在形成栅极堆叠时， 首先在村底 100上形成栅介质层 200 , 在本实 施例中， 所述栅介质层 200可以为氧化硅、 氮化硅或其组合形成， 在其他 实施例中， 所述栅介质层 200也可以是高 Κ介质， 例如， Hf02、 HfSiO、 HfSiON、 HfTaO、 HfTiO、 HfZrO、 A1203、 La203、 Zr02、 LaAlO中的一种 或其组合， 其厚度可以为 lnm -5nm, 如 2nm、 4nm。 所述栅极 210可以是 通过沉积形成的重掺杂多晶硅， 或是先形成功函数金属层（对于 NMOS, 例 如 TaC, TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTax, NiTax等， 对 于 PMOS, 例如 MoNx, TiSiN, TiCN, TaAlC, TiAIN, TaN, PtSix, Ni3Si, Pt, Ru, Ir, Mo, HfRu, RuOx ),其厚度可以为 lnm-20nm,如 3nm、 5nm、 8nm、 10nm、 12nm 或 15nm, 再在所述功函数金属层上形成重掺杂多晶硅、 Ti、 Co、 Ni、 Al、 W 或其合金等而形成栅极 210。 最后在栅极 210上形成覆盖层 220, 例如通过沉 积氮化硅、 氧化硅、 氮氧化硅、 碳化硅或其组合形成， 用以保护栅极 210 的顶部区 i或。
[0055]接着， 在所述栅极堆叠的侧壁上形成侧墙 230, 用于将栅极隔离保 护。 所述侧墙 230可以由氮化硅、 氧化硅、 氮氧化硅、 碳化硅或其组合， 和 /或其他合适的材料形成， 可以具有多层结构。 所述侧墙 230可以通过包 括沉积刻蚀工艺形成， 其厚度范围可以是 lOnm-lOOnm, 如 30nm、 50nm 或 80nm。
[0056]参考图 3、 图 4和图 5 , 在步骤 S102中， 在所述栅极堆叠两侧的村底 上形成凹槽 400, 湿法腐蚀所述栅极堆叠两侧的凹槽 400, 使其穿通， 形成 空腔 410, 悬置在所述空腔 400上的村底部分形成半导体基体 250。
[0057]首先， 在所述村底 100上形成凹槽 400, 具体方法是， 在所述村底 100和栅极堆叠上形成掩膜层 300, 在所述掩膜层 300上覆盖一层光刻胶， 通过曝光显影在光刻胶上形成开口， 所述开口位于所述栅极堆叠的两侧， 所述光刻胶未在图中显示。 刻蚀所述开口中的掩膜层 300, 在掩膜层上形 成开口 310, 去掉所述光刻胶， 如图 3所示。 在本实施例中， 所述开口 310 的一边接于所述侧墙 230。在本发明的其他一些实施例中，在所述开口 310 和所述侧墙 230之间也可以隔着部分所述掩膜层 300, 可以根据所设计的 半导体器件的尺寸等进行合理的设置。 然后刻蚀所述村底 100, 在栅极堆 叠的两侧形成 槽 400, 如图 4所示。 所述掩膜层 300的材料是氧化硅、 氮化硅、 氮氧化硅或其组合， 可以通过化学气相淀积等合适的方法形成在 所述村底上， 刻蚀所述掩膜层的方法包括干法刻蚀 RIE, 或采用合适的腐 蚀液进行湿法腐蚀。所述掩膜层的厚度可以根据设计要求进行控制，其厚度 范围是 1~5 μ ιη。 刻蚀所述村底形成凹槽 400的方法为干法刻蚀 RIE, 通过调 整和控制 RIE设备的气体流量、 组分、 功耗等， 可以获得陡直的侧壁， 或者 根据需要， 使得横向钻蚀增加。 在本实施例中， 干法刻蚀出的凹槽 400具有 近乎陡直的侧壁， 在后续湿法腐蚀中， 利用湿法腐蚀的各向异性， 使栅极堆 叠两侧的所述凹槽 400相互穿通。 在本发明的其他一些实施例中， 也可以通 过调整干法 RIE的工艺参数， 增加刻蚀出凹槽 400的横向钻蚀程度， 有助于 在后续步骤中， 使所述 槽 400穿通。
[0058]如图 5所示， 在所述栅极堆叠两侧的村底中形成凹槽 400后， 采用湿 法腐蚀工艺继续腐蚀所述凹槽 400, 使栅极堆叠两侧的凹槽穿通， 形成空腔 410, 悬空跨接在所述空腔上方的村底部分形成半导体基体 250, 在后续工艺 步骤中， 可以在半导体基体 250中形成源 /漏区， 同时半导体基体 250也作为 半导体器件的沟道区， 在沿栅极宽度的方向上， 所述半导体基体的两端与所 述村底 100相连。 在本实施例中， 所述村底的晶向为 <100>, 湿法腐蚀的腐蚀 液可以是氢氧化钾（KOH ) 、 四甲基氢氧化铵（TMAH ) 或乙二胺-邻苯二 酚（EDP ) 等， 或其组合， 腐蚀液的浓度为 5~40%质量百分比， 反应温度为 40°C~90°C。 由于 KOH、 TMAH等腐蚀液对单晶硅腐蚀具有各向异性， 对 { 111 }晶面的腐蚀速率与对其他晶面的腐蚀速率之比约为 1 : 100, 因此对 { 111 }晶面基本不腐蚀，如图 5所示，所述空腔 410的侧壁皆为腐蚀停止面， 晶面为 { 111 }。 利用各向异性腐蚀， 使得所述 槽结构穿通。
[0059]执行步骤 S103 ,形成源 /漏区 500。形成源 /漏区 500的方法为离子注 入、 扩散、 原位掺杂外延或其组合。 首先， 参考图 6和图 7 , 通过刻蚀侧 墙 230或外延的方法， 暴露部分所述半导体基体 250。 具体地， 如图 6所 示， 刻蚀部分所述侧墙 230, 暴露部分所述悬空跨接在所述空腔 410上的 半导体基体 250; 在本发明的其他一些实施例中， 如图 7所示， 不刻蚀侧 墙 230, 而通过外延， 在所述半导体基体 250的边缘以及所述空腔 400的 表面形成外延半导体层， 从而所述半导体基体 250暴露在所述侧墙 230之 外。
[0060]随后通过离子注入、 扩散或者原位掺杂外延的方法， 形成源 /漏区 500, 如图 8和图 9所示。 在本发明的其他一些实施例中， 采用原位掺杂的 外延可以一步直接形成源 /漏区 500, 筒化了工艺步骤。
[0061]对于 PMOS来说， 源 /漏区 500可以是 P型掺杂的 Si, 对于 NMOS来 说， 源 /漏区 500可以是 N型掺杂的 Si。 然后对所述半导体结构进行退火， 以激活源 /漏区 500中的掺杂， 退火可以采用包括快速退火、 尖峰退火等其 他合适的方法形成。
[0062]随后， 执行步骤 S104, 形成接触层 520。 具体地， 首先， 通过倾斜 溅射， 在所述半导体结构暴露的区域形成金属层 510。 其中， 倾斜溅射的 角度优选为与硅的 { 111 }晶面基本平行， 也就是基本平行于图 10中所示的 空腔 410的侧壁。 所述金属层的材料为 Co、 Ni、 Pt、 Ti中的一种或其组合， 如图 10所示。 然后， 进行退火， 使所述金属层 510与暴露的所述源 /漏区 500 的表面反应， 形成接触层 520, 并去除未反应的金属层 510, 如图 11所示。 最后， 去掉掩膜层 300, 如图 12所示， 还可以根据具体器件设计， 在空腔 410中填充绝缘材料（未在图中示出）。
[0063]在该半导体结构制造的后续工艺中， 需要在整个半导体结构上形成 层间介质层， 层间介质层会有一部分沉积到空腔 410中， 之后可以按照常 规工艺刻蚀形成接触沟槽， 该接触沟槽的底部需要暴露出所述接触层 520, 最后在接触沟槽中填充金属， 形成与所述接触层 520接触的金属塞。
[0064]虽然关于示例实施例及其优点已经详细说明， 应当理解在不脱离本发 明的精神和所附权利要求限定的保护范围的情况下， 可以对这些实施例进行 各种变化、 替换和修改。 对于其他例子， 本领域的普通技术人员应当容易理 解在保持本发明保护范围内的同时， 工艺步骤的次序可以变化。
[0065]此外， 本发明的应用范围不局限于说明书中描述的特定实施例的工艺、 机构、 制造、 物质组成、 手段、 方法及步骤。 从本发明的公开内容， 作为本 领域的普通技术人员将容易地理解， 对于目前已存在或者以后即将开发出的 工艺、 机构、 制造、 物质组成、 手段、 方法或步骤， 其中它们执行与本发明 描述的对应实施例大体相同的功能或者获得大体相同的结果， 依照本发明可 以对它们进行应用。 因此， 本发明所附权利要求旨在将这些工艺、 机构、 制 造、 物质组成、 手段、 方法或步骤包含在其保护范围内。

Claims

权 利 要 求
1、 一种半导体结构， 该结构包括村底、 半导体基体、 空腔、栅极堆叠、 侧墙、 源 /漏区、 接触层， 其中：
所述栅极堆叠位于所述半导体基体之上；
所述侧墙位于所述栅极堆叠的侧壁上；
所述源 /漏区嵌于所述半导体基体中， 并位于所述栅极堆叠的两侧； 所述空腔嵌于所述村底中；
所述半导体基体悬置于所述空腔上方， 在沿栅极长度的方向上， 所述 半导体基体中间的厚度大于其两侧的厚度， 在沿栅极宽度的方向上， 所述 半导体基体两侧与所述村底相连；
所述接触层覆盖所述源 /漏区暴露的表面。
2、 根据权利要求 1所述的半导体结构， 其中， 所述村底的材料为单晶 Si、 单晶 Ge、 单晶 SiGe或其组合。
3、根据权利要求 1所述的半导体结构，其中，所述村底的晶向为 <100>。
4、 根据权利要求 1 所述的半导体结构， 其中， 所述接触层的材料为 TiSi2、 CoSi2、 NiSi、 PtSi2中的一种或其组合。
5、 一种半导体结构的制造方法， 该方法包括以下步骤：
( a )提供村底， 在所述村底上形成栅极堆叠， 在所述栅极堆叠的侧壁 形成侧墙；
( b ) 在所述栅极堆叠两侧的村底上形成凹槽， 湿法腐蚀所述栅极堆 叠两侧的 槽， 使其穿通， 形成空腔， 悬置在所述空腔上的村底部分形成 半导体基体；
( c ) 在所述栅堆叠两侧的半导体基体中形成源 /漏区；
( d )覆盖所述源 /漏区暴露的表面形成接触层。
6、 根据权利要求 5所述的方法， 其中， 所述村底的材料为单晶 Si、 单晶 Ge、 单晶 SiGe或其组合。
7、 根据权利要求 5所述的方法， 其中， 所述村底的晶向为 <100>。
8、 根据权利要求 5所述的方法， 其中， 步骤 （b ) 中形成凹槽的方法 为：
在所述村底和栅极堆叠上形成掩膜层；
在所述掩膜层上覆盖一层光刻胶，通过曝光显影在光刻胶上形成开口， 所述开口位于所述栅极堆叠的两侧；
刻蚀所述开口中的掩膜层， 去掉所述光刻胶；
刻蚀所述村底， 在栅极堆叠的两侧形成凹槽。
9、 根据权利要求 8所述的方法， 其中， 刻蚀形成所述凹槽的方法为干 法刻蚀。
10、 根据权利要求 5所述的方法， 其中， 步骤（b ) 中， 湿法腐蚀的方 法的腐蚀液包括氢氧化钾（KOH ) 、 四甲基氢氧化铵（TMAH ) 、 乙二胺- 邻苯二酚 (EDP ) 或其组合。
11、 根据权利要求 10所述的方法， 其中， 所述腐蚀液的浓度为 5~40%质 量百分比， 反应温度为 40°C~90°C。
12、 根据权利要求 5所述的方法， 其中， 步骤 U )形成所述接触层的步 骤包括：
在暴露的所述源 /漏区表面上形成金属层， 所述金属层的材料为 Co、 Ni、 Pt、 Ti中的一种或其组合；
退火， 使所述金属层与暴露的所述源 /漏区表面反应；
去除未反应的所述金属层。
13、 根据权利要求 12所述的方法， 其中， 形成所述金属层的方法为倾斜 溅射。
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