WO2012165284A1 - 表示装置の駆動回路および駆動方法 - Google Patents

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data signal
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charge
discharge
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浩二 熊田
田中　紀行
達彦 須山
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    • G09G3/2007—Display of intermediate tones
    • G09G3/2014—Display of intermediate tones by modulation of the duration of a single pulse during which the logic level remains constant

Definitions

  • the present invention relates to a display device such as a liquid crystal display device, and more particularly to a drive circuit and a drive method for driving a data signal line of the display device.
  • Liquid crystal display devices are characterized by thinness and low power consumption, and are used for various purposes. Liquid crystal display devices are also used in portable devices that operate on batteries, for example.
  • display screens of portable devices have been increasing in screen size and resolution. As the screen size increases and the resolution increases, the load on the driving circuit of the liquid crystal panel increases and the operating frequency of the driving circuit increases. For this reason, the power consumption of the liquid crystal display device increases. Therefore, in order to reduce the battery size of portable devices, liquid crystal display devices are required to further reduce power consumption.
  • the power consumption of the liquid crystal display device is roughly classified into power consumption of the liquid crystal panel (power consumption due to charging / discharging) and power consumption of the drive circuit.
  • a method for reducing the power consumption of the drive circuit is examined.
  • the power consumption of the drive circuit can be reduced by devising the circuit configuration.
  • the power consumption of the drive circuit can be reduced by reducing the number of analog circuits through which a steady current flows.
  • a conventional general liquid crystal display device drives a data signal line (also called a video signal line, a source bus line, etc.) using a drive circuit including an analog buffer circuit. Since a steady current flows through the analog buffer circuit, the analog buffer circuit causes an increase in power consumption of the liquid crystal display device. Therefore, as a method of driving the data signal line without using the analog buffer circuit, only two kinds of voltages (charge voltage and discharge voltage) are switched and applied to the data signal line, and the time for applying the two kinds of voltages is applied.
  • a method of changing the length of the video signal according to the video signal (hereinafter referred to as pulse width modulation driving) has been conventionally known.
  • Patent Document 1 discloses a method of writing a voltage less than a voltage applied to a data signal line to a pixel, or displaying gradation by shifting a waveform of a scanning signal line and a data signal line, and data A method for inverting every other pixel polarity in the signal line direction is described.
  • Patent Document 2 describes a method of equalizing the difference between the voltage of the scanning signal line and the voltage of the data signal line during positive-polarity writing and negative-polarity writing when performing pulse width modulation driving.
  • Patent Document 3 describes a method of applying a voltage having a vibration component that vibrates during one horizontal period to the data signal line as a method of driving the data signal line other than the pulse width modulation drive.
  • the analog buffer circuit included in the data signal line driving circuit can be deleted, and the power consumption of the display device can be reduced.
  • the pulse width modulation drive has a problem in that the data signal line cannot be driven accurately when the time constant during charging of the data signal line varies. This problem becomes significant in a display device having a large number of data signal lines and a large number of gradations.
  • Patent Documents 1 and 2 do not describe how to solve this problem.
  • the method described in Patent Document 3 since the voltage of the data signal line is vibrated, charging / discharging of the load capacity is frequently performed, and useless power is consumed. Further, the method described in Patent Document 3 has a problem that it cannot be applied to a display device having a large number of gradations.
  • an object of the present invention is to provide a driving circuit that accurately drives a data signal line by using pulse width modulation driving, and a display device that accurately displays gradation using the driving circuit.
  • a first aspect of the present invention is a drive circuit for driving a data signal line of a display device, A pattern generation circuit for generating a plurality of patterns each having a pulse width corresponding to a gradation for each gradation; A selection circuit that selects one pattern from the patterns generated by the pattern generation circuit based on gradation data given to each data signal line and a set of patterns designated for each data signal line When, A charge / discharge control circuit for obtaining a charge control signal and a discharge control signal based on the pattern selected by the selection circuit; A charge / discharge circuit for switching and applying a charge voltage and a discharge voltage to the data signal line according to the charge control signal and the discharge control signal;
  • the charge / discharge circuit includes a charge transistor that applies the charge voltage to the data signal line according to the charge control signal, and a discharge transistor that applies the discharge voltage to the data signal line according to the discharge control signal. It is characterized by.
  • a correction pulse generation circuit that generates a plurality of types of correction pulses having a predetermined width;
  • the charge / discharge control circuit selects one correction pulse designated for each data signal line from the correction pulses generated by the correction pulse generation circuit, and the charge control signal is selected based on the selected correction pulse. Is changed to a level instructing charging.
  • the charge / discharge circuit includes a plurality of the charge transistors, and at the time of charge, use one or more transistors designated according to the temperature for each data signal line among the plurality of charge transistors. It is characterized by.
  • the charge / discharge control circuit controls both the charge transistor and the discharge transistor in an off state during a voltage holding period set within one horizontal period.
  • the charge / discharge control circuit is the charge control signal in the first period, the first control signal that is the discharge control signal in the second period, the discharge control signal in the first period, and the charge control signal in the second period.
  • the charging / discharging circuit includes a first transistor that functions as the charging transistor or the discharging transistor according to the first control signal, and a second transistor that functions as the discharging transistor or the charging transistor according to the second control signal. It is characterized by including.
  • a seventh aspect of the present invention is the sixth aspect of the present invention.
  • the charge / discharge circuit includes a plurality of the first and second transistors, and is designated according to the temperature for each of the data signal lines from among the plurality of first transistors during charging within a first period. One or more transistors are used, and at the time of charging within the second period, one or more transistors designated according to the temperature for each data signal line are used from among the plurality of second transistors.
  • the charging time of the data signal line within one horizontal period is less than or equal to twice the time constant when the data signal line is charged.
  • the charging time of the data signal line within one horizontal period is 2.3 times or less of the time constant when the data signal line is charged.
  • One horizontal period is 4.5 times or more of a time constant when the data signal line is charged.
  • An eleventh aspect of the present invention is a display device that performs gradation display, A display panel including a plurality of scanning signal lines, a plurality of data signal lines, and a plurality of pixel circuits; A scanning signal line driving circuit for sequentially selecting the scanning signal lines; A data signal line driving circuit for applying a gradation voltage corresponding to a video signal to the data signal line,
  • the data signal line driving circuit includes: A pattern generation circuit for generating a plurality of patterns each having a pulse width corresponding to a gradation for each gradation; A selection circuit that selects one pattern from the patterns generated by the pattern generation circuit based on gradation data given to each data signal line and a set of patterns designated for each data signal line When, A charge / discharge control circuit for obtaining a charge control signal and a discharge control signal based on the pattern selected by the selection circuit; And a charge / discharge circuit for switching and applying a charge voltage and a discharge voltage to the data signal line in accordance with the charge control signal and the discharge control signal
  • a twelfth aspect of the present invention is a driving method for driving a data signal line of a display device, Generating a plurality of sets of patterns each having a pulse width corresponding to a gradation; Selecting one pattern from the generated patterns based on gradation data given for each data signal line and a set of patterns designated for each data signal line; Obtaining a charge control signal and a discharge control signal based on the selected pattern; Switching and applying a charge voltage and a discharge voltage to the data signal line according to the charge control signal and the discharge control signal.
  • a thirteenth aspect of the present invention is a method for driving a display device having a display panel having a plurality of scanning signal lines, a plurality of data signal lines, and a plurality of pixel circuits, and performing gradation display. Sequentially selecting the scanning signal lines; Generating a plurality of sets of patterns each having a pulse width corresponding to a gradation; Selecting one pattern from the generated patterns based on gradation data given for each data signal line and a set of patterns designated for each data signal line; Obtaining a charge control signal and a discharge control signal based on the selected pattern; Switching and applying a charge voltage and a discharge voltage to the data signal line according to the charge control signal and the discharge control signal.
  • a plurality of patterns corresponding to each gradation are generated, and which pattern is used is selected for each data signal line.
  • the second aspect of the present invention it is possible to configure a charge / discharge circuit that switches and applies a charge voltage and a discharge voltage to the data signal line using the charge transistor and the discharge transistor.
  • a plurality of types of correction pulses are generated, and which correction pulse is used is selected for each data signal line.
  • a plurality of charging transistors are provided, and which charging transistor is used is selected for each data signal line according to the temperature.
  • the data signal line can be accurately driven using a suitable charging transistor for each data signal line.
  • the voltage holding period within one horizontal period, the voltage of the data signal line can be reliably written to the pixel circuit connected to the data signal line.
  • the sixth aspect of the present invention it is possible to configure a charge / discharge circuit that uses the first and second transistors to switch and apply the charge voltage and the discharge voltage to the data signal line.
  • a plurality of first and second transistors are provided, and which one is used as a charging transistor is selected for each data signal line according to the temperature.
  • the data signal line can be accurately driven using a suitable charging transistor for each data signal line.
  • the charging time within one horizontal period of the data signal line to be twice or 2.3 times the time constant at the time of charging the data signal line, It is possible to effectively use time by reducing useless charging time.
  • the voltage of the data signal line is set to a plurality of levels within one horizontal period by setting one horizontal period to 4.5 times or more the time constant at the time of charging the data signal line. Sufficient time can be ensured to reach.
  • the eleventh or thirteenth aspect of the present invention it is possible to accurately display gradation using a driving circuit or a driving method capable of accurately driving a data signal line.
  • FIG. 1 is a block diagram illustrating a configuration of a liquid crystal display device according to a first embodiment of the present invention.
  • FIG. 2 is a diagram illustrating a configuration of a data signal line driving circuit of the liquid crystal display device illustrated in FIG. 1.
  • FIG. 3 is a signal waveform diagram of the data signal line driving circuit shown in FIG. 2. It is a figure which shows the load model of a data signal line.
  • FIG. 3 is a diagram showing data stored in a PWM pattern generation circuit of the data signal line drive circuit shown in FIG. 2.
  • FIG. 3 is a diagram showing data stored in a PWM pattern designating circuit of the data signal line driving circuit shown in FIG. 2.
  • FIG. 8 is a signal waveform diagram of the data signal line driving circuit shown in FIG. 7. It is a figure which shows the data memorize
  • FIG. 13 is a diagram showing data stored in a transistor designating circuit of the data signal line driving circuit shown in FIG. 12. It is a figure which shows the structure of the data signal line drive circuit of the liquid crystal display device which concerns on the 4th Embodiment of this invention.
  • FIG. 15 is a signal waveform diagram of the data signal line driving circuit shown in FIG. 14. It is a figure which shows the charging / discharging circuit of the data signal line drive circuit which concerns on the modification of embodiment of this invention.
  • FIG. 1 is a block diagram showing the configuration of the liquid crystal display device according to the first embodiment of the present invention.
  • a liquid crystal display device 1 shown in FIG. 1 includes a liquid crystal panel 2, a display control circuit 3, a scanning signal line driving circuit 4, and a data signal line driving circuit 10.
  • the liquid crystal display device 1 performs gradation display of 2 p level (p is an integer of 2 or more) based on the video signal X output from the display control circuit 3.
  • p is an integer of 2 or more
  • m is an integer of 1 or more
  • n is an even number of 2 or more
  • i is an odd number of 1 to n
  • j is an integer of 1 to n.
  • the liquid crystal panel 2 includes m scanning signal lines G1 to Gm, n data signal lines S1 to Sn, and (m ⁇ n) pixel circuits 5.
  • the scanning signal lines G1 to Gm are arranged in parallel to each other.
  • the data signal lines S1 to Sn are arranged in parallel to each other so as to be orthogonal to the scanning signal lines G1 to Gm.
  • the scanning signal lines G1 to Gm and the data signal lines S1 to Sn intersect at (m ⁇ n) locations.
  • a total of (m ⁇ n) pixel circuits 5 are arranged corresponding to (m ⁇ n) intersections.
  • the pixel circuit 5 is connected to one scanning signal line and one data signal line.
  • the display control circuit 3 outputs a timing control signal TC1 to the scanning signal line driving circuit 4, and outputs a timing control signal TC2 and a video signal X to the data signal line driving circuit 10.
  • the timing control signal TC1 includes, for example, a gate start pulse and a gate clock.
  • the timing control signal TC2 includes, for example, a source start pulse and a source clock.
  • the scanning signal line driving circuit 4 sequentially selects the scanning signal lines G1 to Gm based on the timing control signal TC1. Thereby, the n pixel circuits 5 connected to the selected scanning signal line are selected at once.
  • the data signal line drive circuit 10 applies gradation voltages corresponding to the video signal X to the data signal lines S1 to Sn based on the timing control signal TC2. As a result, n gradation voltages are written into the n pixel circuits 5 selected by the scanning signal line driving circuit 4.
  • the luminance of the pixel circuit 5 is determined by the gradation voltage written in the pixel circuit 5.
  • An image can be displayed on the liquid crystal panel 2 by writing gradation voltages in all the pixel circuits 5 using the scanning signal line driving circuit 4 and the data signal line driving circuit 10.
  • the liquid crystal display device 1 performs dot inversion driving for inverting the polarity of the gradation voltage written in the pixel circuit 5 for each adjacent pixel circuit 5.
  • writing a positive voltage (negative voltage) to the pixel circuit 5 connected to the odd-numbered (even-numbered) data signal line is referred to as first writing, and is connected to the odd-numbered (even-numbered) data signal line.
  • Writing a negative voltage (positive voltage) to the pixel circuit 5 is referred to as second writing.
  • the data signal line driving circuit 10 alternately performs the first writing and the second writing every horizontal period.
  • FIG. 2 is a diagram showing a configuration of the data signal line driving circuit 10.
  • the data signal line drive circuit 10 includes a data register 11, a PWM pattern generation circuit 12, a control signal generation circuit 13, a PWM pattern designation circuit 14, n selectors 15, and n charge / discharge control circuits. 16, n charge / discharge circuits 17 and (n / 2) polarity selection circuits 18 are included.
  • n charge / discharge circuits 17 and (n / 2) polarity selection circuits 18 are included.
  • two selectors 15a and 15b, two charge / discharge control circuits 16a and 16b, two charge / discharge circuits 17a and 17b, and one A polarity selection circuit 18 is provided.
  • FIG. 2 only the circuit for driving the two data signal lines Si and Si + 1 is shown, but the circuits for driving the other data signal lines have the same structure.
  • the video signal X output from the display control circuit 3 in one horizontal period includes n pieces of p-bit gradation data.
  • the gradation data corresponding to the jth data signal line Sj is referred to as Xj.
  • the display control circuit 3 may output gradation data one by one in order or may output a plurality of gradation data in order.
  • the data register 11 stores n pieces of gradation data X1 to Xn output from the display control circuit 3, and outputs them in parallel during one horizontal period. More specifically, the data register 11 includes two (n ⁇ p) -bit registers (not shown). The n pieces of gradation data output from the display control circuit 3 are sequentially written in the first register. At the time of the first writing, the n pieces of gradation data are written in the first register as they are. At the time of the second writing, the n pieces of gradation data are written in the first register by switching the odd number and the even number. After the writing to the first register is completed, the n pieces of gradation data are collectively transferred from the first register to the second register.
  • the data register 11 outputs the output signal of the second register.
  • the data register 11 outputs n grayscale data in the order of X1, X2, X3, X4,..., Xn ⁇ 1, Xn at the time of the first writing, and n grayscale data at the time of the second writing. Output in the order of X1, X4, X3,..., Xn, Xn-1.
  • FIG. 2 shows a state at the time of the first writing.
  • the selectors 15a and 15b, the charge / discharge control circuits 16a and 16b, the charge / discharge circuits 17a and 17b, and the polarity selection circuit 18 are respectively supplied to the grayscale data output from the data register 11 with respect to the data signal lines Si and Si + 1. A gradation voltage corresponding to Xi and Xi + 1 is applied.
  • the PWM pattern generation circuit 12, the control signal generation circuit 13, and the PWM pattern designation circuit 14 output signals necessary for the operation of the selector 15 and the charge / discharge control circuit 16.
  • the data signal line driving circuit 10 applies only two kinds of voltages (charging voltage and discharging voltage) to the data signal line, and changes the length of time for applying the two kinds of voltages in accordance with the video signal. Width modulation drive is performed.
  • the pulse width modulation driving performed by the data signal line driving circuit 10 generates a plurality of sets of PWM (Pulse Width Modulation) patterns corresponding to the polarity of the gradation and the gradation voltage (positive polarity or negative polarity). Whether to use the PWM pattern is selected for each data signal line (details will be described later).
  • FIG. 3 is a signal waveform diagram of the data signal line driving circuit 10. The operation of the data signal line driving circuit 10 will be described with reference to FIGS.
  • the PWM pattern generation circuit 12 generates a plurality of PWM patterns corresponding to combinations of gradations and polarity of gradation voltages.
  • the PWM pattern includes a positive PWM pattern PTP corresponding to a positive voltage and a negative PWM pattern PTM corresponding to a negative voltage.
  • FIG. 3A shows three types of positive PWM patterns corresponding to the gradations L1, L2, and L3.
  • the PWM pattern generated by the data signal line driving circuit 10 changes to a high level at a predetermined time within one horizontal period (for example, at time t11 in the case of the gradation L1), and at time t3 within one horizontal period. Change to low level.
  • the length of the high level period of the PWM pattern is determined according to the gradation and the polarity of the gradation voltage.
  • the control signal generation circuit 13 outputs a control signal ZC based on the timing control signal TC2 output from the display control circuit 3. As shown in FIG. 3B, the control signal ZC changes to high level at time t2 within one horizontal period, and changes to low level at time t4 within one horizontal period. However, time t2 is after the latest time when the PWM pattern changes to the high level and before time t3. Time t4 is later than time t3. A period in which the control signal ZC is at a low level and the PWM pattern is at a high level is a charging period in which a charging voltage is applied to the data signal line.
  • a period in which both the control signal ZC and the PWM pattern are at a low level is a discharge period in which a discharge voltage is applied to the data signal line.
  • the period in which the control signal ZC is at a high level is a voltage holding period in which the data signal line is in a high impedance state. By providing the voltage holding period, the voltage of the data signal line Sj can be reliably written to the pixel circuit 5.
  • the data register 11 outputs the gradation data Xi to the selector 15a and outputs the gradation data Xi + 1 to the selector 15b.
  • a plurality of positive PWM patterns PTP generated by the PWM pattern generation circuit 12 are input to the selector 15a.
  • the selector 15a selects one positive PWM pattern from the plurality of positive PWM patterns PTP based on the gradation data Xi.
  • a plurality of negative side PWM patterns PTM generated by the PWM pattern generation circuit 12 are input to the selector 15b.
  • the selector 15b selects one negative PWM pattern from a plurality of negative PWM patterns PTM based on the gradation data Xi + 1.
  • the charge / discharge control circuit 16a receives the control signal ZC and the positive PWM pattern selected by the selector 15a.
  • the charge / discharge circuit 17 a is a CMOS switch including two transistors 171 and 172.
  • the output voltage of the charge / discharge circuit 17a becomes the positive charge voltage VP during the charge period and becomes the discharge voltage (ground voltage) during the discharge period.
  • the output of the charge / discharge circuit 17a is in a high impedance state.
  • the output voltage of the charge / discharge circuit 17 a is output to the outside of the data signal line drive circuit 10 via the polarity selection circuit 18.
  • the output voltage of the data signal line driving circuit 10 changes as shown in FIG. FIG. 3C shows a change in the output voltage of the data signal line driving circuit 10 corresponding to the above three gradations.
  • the output voltage of the data signal line driving circuit 10 changes to VP at time t11 and changes to zero at time t4.
  • the output of the data signal line driving circuit 10 is in a high impedance state from time t2 to t4.
  • the data signal line Si becomes a load of the data signal line driving circuit 10.
  • This load is modeled as a CR distributed constant circuit as shown in FIG.
  • the voltage of the data signal line Si changes due to the integration action of the CR distributed constant circuit.
  • the voltage of the data signal line Si changes as shown in FIG. FIG. 3D shows changes in the voltage of the data signal line Si corresponding to the above three gradations.
  • the voltage of the data signal line Si starts increasing at time t11, stops increasing at time t2, and becomes substantially constant from time t2 to t4.
  • the voltage of the data signal line Si starts to decrease at time t4 and eventually returns to zero.
  • the charge / discharge control circuit 16b receives the control signal ZC and the negative PWM pattern selected by the selector 15b.
  • the charge / discharge circuit 17b is a CMOS switch including two transistors 173 and 174.
  • the output voltage of the charge / discharge circuit 17b becomes the negative charge voltage VM in the charge period and becomes the discharge voltage in the discharge period.
  • the output of the charge / discharge circuit 17b is in a high impedance state.
  • the output voltage of the data signal line driving circuit 10 and the voltage of the data signal line Si + 1 change in the opposite directions to those in FIGS.
  • the voltage of the data signal line Sj is written in the pixel circuit selected by the scanning signal line driving circuit 4 among the pixel circuits 5 in the j-th column.
  • the length of the high-level period of the PWM pattern is determined according to the gradation and the polarity of the gradation voltage. For this reason, the charging time of the data signal line differs depending on the gradation, and the voltage after charging (voltage at time t2, hereinafter referred to as the reached voltage) also differs.
  • the reached voltage voltage after charging
  • the data signal line Si is charged only for time T1, and the ultimate voltage is V1.
  • the data signal line is charged only for a time T2 (T2 ⁇ T1), and the ultimate voltage is V2 (V2 ⁇ V1). Therefore, by suitably determining the length of the high-level period of the PWM pattern according to the gradation and the polarity of the gradation voltage, the gradation display is applied by applying the gradation voltage corresponding to the video signal to the data signal line. It can be carried out.
  • the data signal line driving circuit 10 uses a plurality of sets of PWM patterns corresponding to combinations of gradations and polarity of gradation voltages.
  • the PWM pattern generation circuit 12 generates a plurality of sets of PWM patterns for each gradation, with one horizontal period as a cycle and a pulse width corresponding to the gradation. More specifically, the PWM pattern generation circuit 12 generates 2 q sets (q is an integer of 1 or more) of PWM patterns.
  • the set of PWM pattern, corresponding to 2 p number of gradations, include the 2 p pieces of positive PWM pattern and 2 p pieces of negative PWM pattern.
  • PWM pattern generating circuit 12 outputs the 2 p + q pieces of positive PWM pattern PTP, a 2 p + q + 1 single PWM pattern consisting of 2 p + q pieces of negative PWM pattern PTM.
  • the PWM pattern generated by the PWM pattern generation circuit 12 changes to high level at different times within one horizontal period, and changes to low level at the same time within one horizontal period. Such a PWM pattern can be defined using only the change timing to the high level.
  • the PWM pattern generation circuit 12 stores the change timing to the high level (hereinafter referred to as “on timing”) for all the PWM patterns.
  • the on-timing represents, for example, the time from the beginning of one horizontal period until the PWM pattern changes to a high level with a predetermined accuracy.
  • the PWM pattern generation circuit 12 may store the ON timing in a fixed manner or may store it in a rewritable manner.
  • the total data amount of on-timing stored in the PWM pattern generation circuit 12 is (2 p + q + 1 ⁇ d) bits.
  • the PWM pattern generation circuit 12 has a function of changing the corresponding PWM pattern to high level when the time indicated by the on-timing has elapsed from the beginning of one horizontal period, and a function of changing all PWM patterns to low level at time t3. And have. As long as it has these functions, the configuration of the PWM pattern generation circuit 12 may be arbitrary.
  • the PWM pattern designating circuit 14 designates which of the 2 q sets of PWM patterns is used for each data signal line. More specifically, as shown in FIG. 6, the PWM pattern designating circuit 14 sets the number of PWM patterns to be used among the 2 q sets of PWM patterns for each data signal line Sj (hereinafter referred to as pattern set number Yj). Is remembered.
  • One pattern group number is represented by q bits, and the total data amount of the pattern group numbers stored in the PWM pattern designating circuit 14 is (n ⁇ q) bits.
  • the pattern group number is determined, for example, by measuring the display gradation of the liquid crystal panel 2 and is stored in the PWM pattern designating circuit 14 so as to be rewritable.
  • the data register 11 outputs n pieces of gradation data X1 to Xn in parallel. During the first writing, the data register 11 outputs the gradation data Xi to the selector 15a and outputs the gradation data Xi + 1 to the selector 15b. The data register 11 outputs the gradation data Xi + 1 to the selector 15a and the gradation data Xi to the selector 15b during the second writing.
  • the PWM pattern designating circuit 14 outputs n pattern group numbers Y1 to Yn in accordance with the output mode of the gradation data X1 to Xn.
  • the PWM pattern designating circuit 14 outputs the pattern set number Yi to the selector 15a and the pattern set number Yi + 1 to the selector 15b during the first write.
  • the PWM pattern designating circuit 14 outputs the pattern set number Yi + 1 to the selector 15a and the pattern set number Yi to the selector 15b during the second write.
  • the selectors 15a and 15b select one pattern from the patterns generated by the PWM pattern generation circuit 12 based on the gradation data given for each data signal line and the pattern set designated for each data signal line. Functions as a selection circuit for selecting. More specifically, the selector 15a includes 2 p + q positive PWM patterns PTP, gradation data (p bits) output from the data register 11, and a pattern set output from the PWM pattern designating circuit 14. A number (q bits) is input. The selector 15a selects one PWM pattern from 2 p + q positive-side PWM patterns PTP using the gradation data and the pattern set number as a selection control signal.
  • 2 p + q negative side PWM patterns PTM, gradation data output from the data register 11, and a pattern set number output from the PWM pattern designating circuit 14 are input to the selector 15b.
  • the selector 15b selects one PWM pattern from 2 p + q negative PWM patterns PTM using the gradation data and the pattern set number as a selection control signal.
  • the charge / discharge circuit 17a is a CMOS switch in which a P-type transistor 171 and an N-type transistor 172 are connected in series.
  • the positive charging voltage VP is fixedly applied to the source terminal of the transistor 171 and the source terminal of the transistor 172 is grounded.
  • the charge / discharge circuit 17a outputs the drain terminal voltages of the transistors 171 and 172.
  • the charge / discharge circuit 17b is a CMOS switch in which a P-type transistor 173 and an N-type transistor 174 are connected in series.
  • the source terminal of the transistor 173 is grounded, and the negative charging voltage VM is fixedly applied to the source terminal of the transistor 174.
  • the charge / discharge circuit 17b outputs the drain terminal voltages of the transistors 173 and 174.
  • the transistors 171 and 174 function as charging transistors that apply a charging voltage to the data signal line in accordance with the charging control signal.
  • the transistors 172 and 173 function as discharge transistors that apply a discharge voltage to the data signal line in accordance with a discharge control signal.
  • the charge / discharge control circuit 16a controls the charge / discharge circuit 17a based on the control signal ZC and the PWM pattern selected by the selector 15a. More specifically, the charge / discharge control circuit 16a obtains a charge control signal applied to the gate terminal of the transistor 171 and a discharge control signal applied to the gate terminal of the transistor 172 based on the control signal ZC and the selected PWM pattern. The charge / discharge control circuit 16a controls the transistor 171 to be on and the transistor 172 to be off during the charging period. At this time, the charge / discharge circuit 17a outputs the positive charge voltage VP. The charge / discharge control circuit 16a controls the transistor 171 to be off and the transistor 172 to be on during the discharge period.
  • the charge / discharge circuit 17a outputs a discharge voltage (ground voltage).
  • the charge / discharge control circuit 16a controls both the transistors 171 and 172 to be in an off state.
  • the output of the charge / discharge circuit 17a is in a high impedance state.
  • the charge / discharge control circuit 16b controls the charge / discharge circuit 17b based on the control signal ZC and the PWM pattern selected by the selector 15b. More specifically, the charge / discharge control circuit 16b obtains a discharge control signal applied to the gate terminal of the transistor 173 and a charge control signal applied to the gate terminal of the transistor 174 based on the control signal ZC and the selected PWM pattern. The charge / discharge control circuit 16b controls the transistor 173 to be turned off and the transistor 174 to be turned on during the charging period. At this time, the charge / discharge circuit 17b outputs the negative charge voltage VM. The charge / discharge control circuit 16b controls the transistor 173 to be on and the transistor 174 to be off during the discharge period.
  • the charge / discharge circuit 17b outputs a discharge voltage (ground voltage).
  • the charge / discharge control circuit 16b controls both the transistors 173 and 174 to the off state.
  • the output of the charge / discharge circuit 17b is in a high impedance state.
  • the polarity selection circuit 18 switches between applying the output voltage of the charge / discharge circuits 17a and 17b to the data signal lines Si and Si + 1 according to the polarity control signals PC1 and PC2.
  • the polarity selection circuit 18 includes four switches 181 to 184.
  • the switch 181 is provided between the output of the charge / discharge circuit 17a and the data signal line Si
  • the switch 182 is provided between the output of the charge / discharge circuit 17a and the data signal line Si + 1.
  • the switch 183 is provided between the output of the charge / discharge circuit 17b and the data signal line Si.
  • the switch 184 is provided between the output of the charge / discharge circuit 17b and the data signal line Si + 1.
  • the switches 181 and 184 are turned on when the polarity control signal PC1 is at a high level, and the switches 182 and 183 are turned on when the polarity control signal PC2 is at a high level.
  • the polarity control signal PC1 is controlled to a high level and the polarity control signal PC2 is controlled to a low level.
  • the output voltage of the charge / discharge circuit 17a is applied to the data signal line Si
  • the output voltage of the charge / discharge circuit 17b is applied to the data signal line Si + 1.
  • the polarity control signal PC1 is controlled to a low level and the polarity control signal PC2 is controlled to a high level.
  • the output voltage of the charge / discharge circuit 17a is applied to the data signal line Si + 1
  • the output voltage of the charge / discharge circuit 17b is applied to the data signal line Si.
  • the charge / discharge circuit 17a switches and applies the positive charge voltage VP and the discharge voltage to one of the data signal lines Si and Si + 1 according to the charge control signal and the discharge control signal obtained by the charge / discharge control circuit 16a.
  • the charge / discharge circuit 17b switches and applies the negative charge voltage VM and the discharge voltage to one of the data signal lines Si and Si + 1 according to the charge control signal and the discharge control signal obtained by the charge / discharge control circuit 16b.
  • the data signal line driving circuit 10 performs pulse width modulation driving in which two types of voltages (charging voltage and discharging voltage) are switched and applied to the data signal line.
  • the gradation display can be performed by driving the data signal line with low power consumption without using an analog buffer circuit through which a steady current flows.
  • a desired ⁇ characteristic can be realized without using a ⁇ conversion circuit. Therefore, the power consumption of the data signal line driving circuit can be reduced by the amount corresponding to the ⁇ conversion circuit.
  • the data signal line driving circuit 10 generates a plurality of sets of PWM patterns corresponding to each gradation, and selects which set of PWM patterns to use for each data signal line. As a result, even when there is a variation in the time constant during charging of the data signal line, the data signal line can be accurately driven using a suitable PWM pattern.
  • the liquid crystal display device 1 according to the present embodiment, it is possible to accurately display gradation using the data signal line driving circuit 10 that can accurately drive the data signal lines.
  • the time constant during charging of the data signal line is ⁇ , and the charging time of the data signal line is 2 ⁇ , the ultimate voltage becomes about 86.5% of the charging voltage.
  • the charging time of the data signal line is 2.3 ⁇ , the ultimate voltage is about 90% of the charging voltage.
  • one horizontal period is 4.5 ⁇ or more. Thereby, it is possible to secure a sufficient time for the voltage of the data signal line to reach a plurality of levels within one horizontal period.
  • the liquid crystal display device according to the second embodiment of the present invention has the same configuration as the liquid crystal display device 1 (FIG. 1) according to the first embodiment.
  • the liquid crystal display device according to the second embodiment includes a data signal line driving circuit 20 shown in FIG. 7 instead of the data signal line driving circuit 10.
  • the same constituent elements as those of the first embodiment are denoted by the same reference numerals and description thereof is omitted.
  • FIG. 7 is a diagram showing a configuration of the data signal line driving circuit 20.
  • the data signal line drive circuit 20 includes a correction pulse generation circuit 21 and a correction pulse designation circuit 22 added to the data signal line drive circuit 10 according to the first embodiment, and a charge / discharge control circuit 16a, 16b is replaced with charge / discharge control circuits 23a and 23b.
  • FIG. 8 is a signal waveform diagram of the data signal line driving circuit 20.
  • the operation of the data signal line drive circuit 20 will be described with reference to FIGS.
  • the correction pulse generation circuit 21 generates a plurality of types of correction pulses having a predetermined width with one horizontal period as a cycle. More specifically, the correction pulse generation circuit 21 generates 2 r correction pulses PL (r is an integer equal to or greater than 1).
  • FIG. 8C shows three types of correction pulses PL1, PL2, and PL3.
  • the correction pulse generated by the correction pulse generation circuit 21 changes to a high level at a predetermined time within the voltage holding period (for example, at time t51 in the case of the correction pulse PL1), and goes low at time t6 within the voltage holding period. Change to level. However, the correction pulse changes to the high level after time t3. Time t6 is set immediately before time t4.
  • the correction pulse PL generated by the correction pulse generation circuit 21 changes to high level at different times within one horizontal period, and changes to low level at the same time within one horizontal period. Such a correction pulse can be defined using only the change timing to the high level.
  • the correction pulse generation circuit 21 stores the timing of changing to a high level (hereinafter referred to as correction on timing) for all the correction pulses.
  • the correction on timing represents, for example, the time from the beginning of one horizontal period until the correction pulse changes to a high level with a predetermined accuracy.
  • the correction pulse generation circuit 21 may store the correction on timing in a fixed manner, or may store it in a rewritable manner.
  • the total data amount of correction on timing stored in the correction pulse generation circuit 21 is (2 r ⁇ e) bits.
  • the correction pulse generation circuit 21 changes the corresponding correction pulse to the high level when the time indicated by the correction on timing has elapsed from the beginning of one horizontal period, and changes all the correction pulses to the low level at time t6.
  • the configuration of the correction pulse generation circuit 21 may be arbitrary.
  • the correction pulse specifying circuit 22 specifies which of 2 r correction pulses is used for each data signal line. More specifically, as shown in FIG. 10, the correction pulse specifying circuit 22 stores the number of correction pulses to be used (hereinafter referred to as pulse number Zj) among 2 r correction pulses for each data signal line Sj. is doing.
  • One pulse number is represented by r bits, and the total data amount of the pulse numbers stored in the correction pulse designating circuit 22 is (n ⁇ r) bits.
  • the pulse number is determined by measuring the display gradation of the liquid crystal panel 2 and is stored in the correction pulse designating circuit 22 so as to be rewritable.
  • the correction pulse designating circuit 22 outputs n pulse numbers Z1 to Zn in accordance with the output mode of the gradation data X1 to Xn.
  • the correction pulse designating circuit 22 outputs the pulse number Zi to the charge / discharge control circuit 23a and the pulse number Zi + 1 to the charge / discharge control circuit 23b during the first writing. Further, the correction pulse designating circuit 22 outputs the pulse number Zi + 1 to the charge / discharge control circuit 23a and the pulse number Zi to the charge / discharge control circuit 23b at the time of the second writing.
  • FIG. 7 shows a state at the time of the first writing.
  • the charge / discharge control circuit 23 a outputs the control signal ZC, the PWM pattern selected by the selector 15 a, 2 r correction pulses PL generated by the correction pulse generation circuit 21, and the correction pulse designation circuit 22.
  • the pulse number (r bit) is input.
  • the charge / discharge control circuit 23a includes a selector (not shown). This selector selects one correction pulse from 2 r correction pulses PL using the pulse number as a selection control signal.
  • a correction charging period a period in which the selected correction pulse is at a high level.
  • the charge / discharge control circuit 23a controls the charge / discharge circuit 17a based on the internally selected correction pulse, the control signal ZC, and the PWM pattern selected by the selector 15a.
  • the charge / discharge control circuit 23a controls the transistor 171 to be in the on state and the transistor 172 to be in the off state during the charging period and the correction charging period. At this time, the charge / discharge circuit 17a outputs the positive charge voltage VP.
  • the charge / discharge control circuit 23a controls the transistor 171 to be off and the transistor 172 to be on during the discharge period. At this time, the charge / discharge circuit 17a outputs a discharge voltage (ground voltage). In the voltage holding period excluding the correction charging period, the charge / discharge control circuit 23a controls both the transistors 171 and 172 to the off state. At this time, the output of the charge / discharge circuit 17a is in a high impedance state.
  • the charge / discharge control circuit 23b outputs the control signal ZC, the PWM pattern selected by the selector 15b, 2 r correction pulses PL generated by the correction pulse generation circuit 21, and the correction pulse designation circuit 22 The pulse number is entered.
  • Charge and discharge control circuit 23b like the discharge control circuit 23a, by using the selector selects one of the correction pulse from the 2 r pieces of correction pulse PL.
  • the charge / discharge control circuit 23b controls the charge / discharge circuit 17b based on the internally selected correction pulse, the control signal ZC, and the PWM pattern selected by the selector 15b.
  • the charge / discharge control circuit 23b controls the transistor 173 to be in an off state and the transistor 174 to be in an on state during the charge period and the correction charge period. At this time, the charge / discharge circuit 17b outputs the negative charge voltage VM.
  • the charge / discharge control circuit 23b controls the transistor 173 to be on and the transistor 174 to be off during the discharge period. At this time, the charge / discharge circuit 17b outputs a discharge voltage (ground voltage). In the voltage holding period excluding the correction charging period, the charge / discharge control circuit 23b controls both the transistors 173 and 174 to the off state. At this time, the output of the charge / discharge circuit 17b is in a high impedance state.
  • charge and discharge control circuit 23a, 23b is selected from among 2 r pieces of correction pulses generated by the correction pulse generating circuit 21, one correction pulse based on the pulse number specified for each data signal line Then, based on the selected correction pulse, the charge control signal supplied to the transistors 171 and 174 is changed to a level instructing charging.
  • the output voltages of the charge / discharge circuits 17 a and 17 b are output to the outside of the data signal line drive circuit 20 via the polarity selection circuit 18.
  • the output voltage of the data signal line driving circuit 20 changes as shown in FIG. FIG. 8D shows a change in the output voltage of the data signal line drive circuit 20 when the correction pulse PL1 is selected.
  • the output voltage of the data signal line driving circuit 20 changes to VP at time t1 and changes to zero at time t4.
  • the output of the data signal line driving circuit 20 is in a high impedance state from time t2 to t51 and from time t6 to t4. As described above, the output voltage of the data signal line driving circuit 20 becomes equal to the positive charging voltage VP from time t51 to time t6.
  • the voltage of the data signal line Si changes as shown in FIG. FIG. 8E shows changes in the voltage of the data signal line Si when the correction pulse PL1 is selected.
  • the voltage of the data signal line Si starts increasing at time t1, and stops increasing at time t2.
  • the voltage of the data signal line Si is constant after time t2.
  • a leakage current flows through the data signal line Si.
  • the voltage of the data signal line Si gradually decreases after time t2.
  • a correction charging period is provided near the end of the voltage holding period.
  • the data signal line drive circuit 20 outputs the same voltage as in the charging period, and the potential of the data signal line is corrected.
  • the potential of the data signal line is corrected.
  • FIG. It rises again from t51 to t6 and reaches the same level as time t2 at time t4.
  • the data signal line driving circuit 20 generates a plurality of types of correction pulses PL having a predetermined width, and selects which correction pulse is used for each data signal line. To do. Thus, even when the voltage of the data signal line changes due to the leakage current, the correction can be performed using a suitable correction pulse, and the data signal line can be driven accurately.
  • the liquid crystal display device according to the third embodiment of the present invention has the same configuration as the liquid crystal display device 1 (FIG. 1) according to the first embodiment.
  • the liquid crystal display device according to the third embodiment includes a data signal line drive circuit 30 shown in FIG. 12 instead of the data signal line drive circuit 10.
  • the same constituent elements as those in the first and second embodiments are denoted by the same reference numerals and description thereof is omitted.
  • FIG. 12 is a diagram showing a configuration of the data signal line driving circuit 30.
  • the data signal line drive circuit 30 includes a transistor designation circuit 31 added to the data signal line drive circuit 20 according to the second embodiment, and charge / discharge control circuits 23a and 23b and a charge / discharge circuit 17a. 17b is replaced with charge / discharge control circuits 32a, 32b and charge / discharge circuits 33a, 33b, respectively.
  • the data register 11, the PWM pattern generation circuit 12, and the PWM pattern designation circuit 14 are omitted.
  • the charge / discharge circuit 33a is a CMOS switch in which a plurality of P-type transistors 331 are connected in parallel and an N-type transistor 172 is connected in series thereto.
  • the positive charging voltage VP is fixedly applied to the source terminals of all the transistors 331, and the source terminals of the transistors 172 are grounded.
  • the charge / discharge circuit 33a outputs the drain terminal voltages of the transistors 331 and 172.
  • the charge / discharge circuit 33b is a CMOS switch in which a plurality of N-type transistors 334 are connected in parallel and a P-type transistor 173 is connected in series thereto.
  • the source terminal of the transistor 173 is grounded, and the negative charging voltage VM is fixedly applied to the source terminals of all the transistors 334.
  • the charge / discharge circuit 33b outputs the drain terminal voltages of the transistors 173 and 334.
  • the plurality of transistors 331 those having different sizes and those controlled using the same control signal are included.
  • the plurality of transistors 331 are controlled using s control signals in total (s is an integer of 2 or more), and the plurality of transistors 334 is the same as this.
  • the transistor designating circuit 31 designates which of the plurality of transistors 331 and 334 is to be used for each data signal line according to the temperature. More specifically, as shown in FIG. 13, the transistor designating circuit 31 has data (hereinafter, referred to as “transistor”) that designates a transistor to be used from among the plurality of transistors 331 and 334 for each data signal line Sj and f temperature ranges. Transistor designation information Uj). The transistor to be used is specified using a control signal given to the gate terminal. One piece of transistor designation information is represented by s bits, and the total data amount of the transistor designation information stored in the transistor designation circuit 31 is (n ⁇ f ⁇ s) bits. The transistor designation information is determined, for example, by measuring the display gradation of the liquid crystal panel 2 and is stored in the transistor designation circuit 31 in a rewritable manner.
  • the transistor designating circuit 31 receives a temperature T detected by a temperature sensor (not shown) provided in the liquid crystal display device.
  • the transistor designation circuit 31 obtains the temperature range to which the temperature T belongs from the f temperature ranges, and outputs n pieces of transistor designation information U1 to Un corresponding to the obtained temperature range in parallel.
  • the transistor designating circuit 31 outputs n pieces of transistor designating information U1 to Un in accordance with the output mode of the gradation data X1 to Xn.
  • the transistor designation circuit 31 outputs transistor designation information Ui to the charge / discharge control circuit 32a and outputs transistor designation information Ui + 1 to the charge / discharge control circuit 32b during the first writing.
  • the transistor designation circuit 31 outputs transistor designation information Ui + 1 to the charge / discharge control circuit 32a and outputs transistor designation information Ui to the charge / discharge control circuit 32b during the second writing.
  • FIG. 12 shows a state at the time of the first writing.
  • the charge / discharge control circuit 32 a outputs the control signal ZC, the PWM pattern selected by the selector 15 a, 2 r correction pulses PL generated by the correction pulse generation circuit 21, and the correction pulse designation circuit 22.
  • transistor designation information (s bit) output from the transistor designation circuit 31 is input.
  • the charge / discharge control circuit 32a controls one or more transistors designated by the transistor designation information among a plurality of transistors 331 to be in an on state and the remaining transistors 331 and 172 to be in an off state during the charge period and the correction charge period. To do. At this time, the charge / discharge circuit 33a outputs the positive charge voltage VP.
  • the charge / discharge control circuit 32a controls all the transistors 331 to be off and the transistor 172 to be on during the discharge period. At this time, the charge / discharge circuit 33a outputs a discharge voltage (ground voltage). In the voltage holding period, the charge / discharge control circuit 32a controls all the transistors 331 and 172 to be in an off state. At this time, the output of the charge / discharge circuit 33a is in a high impedance state.
  • the charge / discharge control circuit 32b outputs the control signal ZC, the PWM pattern selected by the selector 15b, 2 r correction pulses PL generated by the correction pulse generation circuit 21, and the correction pulse designation circuit 22 In addition to the pulse number, transistor designation information output from the transistor designation circuit 31 is input.
  • the charge / discharge control circuit 32b controls one or more transistors designated by the transistor designation information among the plurality of transistors 334 to be in an on state and the remaining transistors 334 and 173 to be in an off state during the charge period and the correction charge period. To do.
  • the charge / discharge circuit 33b outputs the negative charge voltage VM.
  • the charge / discharge control circuit 32b controls the transistor 173 to be on and all the transistors 334 to be off during the discharge period.
  • the charge / discharge circuit 33b outputs a discharge voltage (ground voltage).
  • the charge / discharge control circuit 32b controls the transistor 173 and all the transistors 334 to be turned off. At this time, the output of the charge / discharge circuit 33b is in a high impedance state.
  • the impedance of a transistor included in the charge / discharge circuit of the data signal line driving circuit varies greatly depending on the temperature. For this reason, in the data signal line driving circuit that performs pulse width modulation driving, the ultimate voltage of the data signal line varies with temperature. Therefore, the data signal line may not be driven accurately when the temperature changes.
  • the data signal line driving circuit 30 includes charge / discharge circuits 33a and 33b including a plurality of charging transistors, and which of the charging transistors is used is determined by the data signal line. Each Sj is selected according to the temperature. As a result, even when the characteristics of the charging transistor fluctuate with changes in temperature, the data signal line can be accurately driven using a suitable charging transistor.
  • the data signal line drive circuit 30 shown in FIG. 12 is obtained by adding a temperature correction function to the data signal line drive circuit 20 according to the second embodiment, but the data signal line drive according to the first embodiment.
  • a temperature correction function may be added to the circuit 10.
  • the liquid crystal display device according to the fourth embodiment of the present invention has the same configuration as the liquid crystal display device 1 (FIG. 1) according to the first embodiment.
  • the liquid crystal display device according to the fourth embodiment further includes a counter electrode drive circuit (not shown) for driving the counter electrode of the liquid crystal panel 2, and instead of the data signal line drive circuit 10, the data signal shown in FIG. A line drive circuit 40 is provided.
  • the same constituent elements as those of the first embodiment are denoted by the same reference numerals and description thereof is omitted.
  • the one-line inversion driving for inverting the polarity of the gradation voltage to be written in the pixel circuit 5 for each row, and the voltage applied to the counter electrode of the liquid crystal panel 2 relative to a relatively low level. Opposite inversion driving to switch to a higher level.
  • writing a positive voltage to the pixel circuit 5 by applying a low level voltage to the counter electrode of the liquid crystal panel 2 is referred to as first writing, and applying a high level voltage to the counter electrode of the liquid crystal panel 2 causes the pixel to be written.
  • Writing the negative voltage to the circuit 5 is called second writing.
  • FIG. 14 is a diagram showing a configuration of the data signal line driving circuit 40.
  • the data signal line drive circuit 40 includes a data register 11, a PWM pattern generation circuit 12, a control signal generation circuit 13, a PWM pattern designation circuit 14, n selectors 41, and n charge / discharge control circuits. 42 and n charging / discharging circuits 43 are included.
  • the selector 41, the charge / discharge control circuit 42, and the charge / discharge circuit 43 are provided one by one corresponding to the data signal line Sj, and the gradation data Xj output from the data register 11 is output to the data signal line Sj.
  • a grayscale voltage corresponding to is applied.
  • the selector 41 includes 2 p + q positive side PWM patterns PTP, 2 p + q negative side PWM patterns PTM, gradation data (p bits) output from the data register 11, and PWM pattern designation.
  • the pattern set number (q bits) output from the circuit 14 and the polarity control signal PC1 are input.
  • the selector 41, the gradation data, pattern group number, and, as a selection control signal the polarity control signal PC1, among the 2 p + q pieces of positive PWM pattern PTP and 2 p + q pieces of negative PWM pattern PTM 1 PWM pattern is selected.
  • the charge / discharge circuit 43 is a CMOS switch in which a P-type transistor 431 and an N-type transistor 432 are connected in series like the charge / discharge circuit 17a.
  • the voltage VP is fixedly applied to the source terminal of the transistor 431, and the source terminal of the transistor 432 is grounded.
  • the charge / discharge circuit 43 outputs the drain terminal voltages of the transistors 431 and 432.
  • the charge / discharge control circuit 42 controls the charge / discharge circuit 43 based on the control signal ZC, the polarity control signal PC1 and the PWM pattern selected by the selector 41. More specifically, the charge / discharge control circuit 42 obtains a first control signal to be given to the gate terminal of the transistor 431 and a second control signal to be given to the gate terminal of the transistor 432 based on the three given signals. The charge / discharge control circuit 42 controls the transistor 431 to be in an on state and the transistor 432 to be in an off state during a charging period at the time of first writing and a discharging period after the first writing. At this time, the charge / discharge circuit 43 outputs the voltage VP.
  • the charge / discharge control circuit 42 controls the transistor 431 to be in an off state and the transistor 432 to be in an on state in a charging period at the time of second writing and a discharging period after the second writing. At this time, the charge / discharge circuit 43 outputs a ground voltage. In the voltage holding period, the charge / discharge control circuit 42 controls both the transistors 431 and 432 to be in an off state. At this time, the output of the charge / discharge circuit 43 is in a high impedance state.
  • FIG. 15 is a signal waveform diagram of the data signal line driving circuit 40.
  • first period a period from when the control signal ZC changes to the low level within the horizontal period during which the second writing is performed until the control signal ZC changes to the low level within the horizontal period during which the first writing is performed.
  • second period The period from when the control signal ZC changes to low level within the horizontal period during which the first writing is performed until when the control signal ZC changes to low level within the horizontal period during which the second writing is performed.
  • a period during which the PWM pattern is at a high level and the control signal ZC is at a low level within the first period is a charging period at the time of first writing.
  • a period in which the PWM pattern and the control signal ZC are at a low level within the second period is a discharge period after the first writing.
  • a period in which the PWM pattern is at a high level and the control signal ZC is at a low level within the second period is a charging period at the time of second writing.
  • a period in which the PWM pattern and the control signal ZC are at a low level within the first period is a discharge period after the second writing.
  • time t14 to t24 is a charging period at the time of the first writing
  • time t44 to t15 is a discharging period after the first writing.
  • the time t15 to t25 is the charging period at the time of the second writing
  • the time t45 to t16 is the discharging period after the second writing.
  • the voltage of the data signal line Si starts to rise at time t14, stops rising at time t24, becomes almost constant from time t24 to t44, starts to rise again at time t44, and reaches the voltage VP by time t15 at the latest.
  • the voltage of the data signal line Si starts to decrease at time t15, stops decreasing at time t25, becomes almost constant at times t25 to t45, starts decreasing again at time t45, and is not later than time t16. It becomes zero.
  • the voltage of the data signal line Si further rises and finally becomes equal to the voltage VP.
  • the voltage of the data signal line Si further decreases and finally becomes zero. Therefore, when the second write is performed after the first write, the voltage of the data signal line Si is changed from the voltage VP to reach a desired level, and when the first write is performed after the second write, the data The voltage of the signal line Si can be changed from zero to reach a desired level.
  • the first control signal for controlling the transistor 431 is a charge control signal in the first period and a discharge control signal in the second period.
  • the second control signal for controlling the transistor 432 is a discharge control signal in the first period, and a charge control signal in the second period.
  • the transistor 431 functions as a charging transistor or a discharging transistor in accordance with the first control signal.
  • the transistor 432 functions as a charging transistor or a discharging transistor in accordance with the second control signal.
  • the method of the first embodiment is applied when the line inversion driving and the counter inversion driving are performed.
  • the method of the second or third embodiment is used.
  • a method may be applied.
  • a charge / discharge circuit 51 shown in FIG. 16 is used.
  • the charge / discharge circuit 51 is a CMOS switch in which a circuit in which a plurality of P-type transistors 511 are connected in parallel and a circuit in which a plurality of N-type transistors 512 are connected in parallel are connected in series.
  • the charging / discharging circuit 51 includes a plurality of transistors 511 and 512, and in the charging period at the time of the first writing, one or more specified from the plurality of transistors 511 according to the temperature for each data signal line Sj.
  • the plurality of transistors 512 one or more transistors designated according to the temperature are used for each data signal line Sj in the charging period at the time of the second writing using the transistors. Thereby, even when the temperature changes, the data signal line Sj can be accurately driven using a suitable charging transistor for each data signal line Sj.
  • the PWM pattern generation circuit 12 generates a PWM pattern that becomes a high level once in one horizontal period.
  • the PWM pattern generation circuit may generate a PWM pattern that becomes a high level at least twice in one horizontal period.
  • the PWM pattern generation circuit stores one or more sets of change timings to high level and low level for each PWM pattern in addition to the on-timing shown in FIG.
  • the change in the voltage of the data signal line can be controlled more accurately, and the data signal line can be driven more accurately.
  • the number of changes in the PWM pattern is small.
  • the present invention can also be applied to various display devices that perform gradation display.
  • the power consumption can be reduced by performing pulse width modulation driving, and the data signal line can be accurately driven by performing various corrections. it can. Further, according to the display device of the present invention, gradation can be accurately displayed using the data signal line driving circuit of the present invention.
  • the drive circuit of the present invention has a feature that the data signal line can be accurately driven using pulse width modulation drive, it can be used for drive circuits of various display devices such as liquid crystal display devices.

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Abstract

　本願発明は、パルス幅変調駆動でデータ信号線を正確に駆動し、階調を正確に表示することを目的とする。　ＰＷＭパターン生成回路（１２）は、階調と階調電圧の極性の組合せに対応したＰＷＭパターンを２q 組生成する。セレクタ（１５）は、階調データとパターン組番号に基づき、２p+q 個のＰＷＭパターンの中から１個のＰＷＭパターンを選択する。充放電制御回路（１６）は、選択されたＰＷＭパターンに基づき、データ信号線に充電電圧と放電電圧を切り替えて印加するよう充放電回路（１７）を制御する。複数種類生成した補正パルスの中からデータ信号線ごとに１個の補正パルスを選択し、これに基づきデータ信号線に充電電圧を印加してもよい。充電用トランジスタを複数個設け、温度に応じてデータ信号線ごとに使用する充電用トランジスタを指定してもよい。

Description

表示装置の駆動回路および駆動方法
　本発明は、液晶表示装置などの表示装置に関し、特に、表示装置のデータ信号線を駆動する駆動回路および駆動方法に関する。
　液晶表示装置は、薄型、低消費電力という特徴を有し、様々な用途に利用されている。液晶表示装置は、例えば、バッテリーで動作する携帯機器にも利用されている。近年では、携帯機器の表示画面でも大画面化と高解像度化が進んでいる。大画面化と高解像度化が進むと、液晶パネルの駆動回路の負荷は大きくなり、駆動回路の動作周波数は高くなる。このため、液晶表示装置の消費電力は増大する。そこで、携帯機器のバッテリーサイズを抑えるために、液晶表示装置にはさらなる低消費電力化が要求されている。
　液晶表示装置の消費電力は、液晶パネルの消費電力（充放電による消費電力）と駆動回路の消費電力とに大別される。以下、駆動回路の消費電力を削減する方法を検討する。駆動回路の消費電力は、回路構成を工夫することにより削減することができる。例えば、定常電流が流れるアナログ回路を減らすことにより、駆動回路の消費電力を削減することができる。
　従来の一般的な液晶表示装置は、アナログバッファ回路を含む駆動回路を用いて、データ信号線（映像信号線、ソースバスラインなどとも呼ばれる）を駆動する。アナログバッファ回路には定常電流が流れるので、アナログバッファ回路は液晶表示装置の消費電力を増大させる要因となる。そこで、アナログバッファ回路を用いずにデータ信号線を駆動する方法として、データ信号線に対して２種類の電圧（充電電圧と放電電圧）だけを切り替えて印加し、２種類の電圧を印加する時間の長さを映像信号に応じて変化させる方法（以下、パルス幅変調駆動という）が、従来から知られている。
　パルス幅変調駆動に関して、特許文献１には、データ信号線に印加する電圧に満たない電圧を画素に書き込む方法や、走査信号線とデータ信号線の波形をずらすことにより階調を表示し、データ信号線方向の画素の極性を１つおきに反転させる方法が記載されている。特許文献２には、パルス幅変調駆動を行うときに、正極性書き込み時と負極性書き込み時とで、走査信号線の電圧とデータ信号線の電圧との差を等しくする方法が記載されている。特許文献３には、パルス幅変調駆動以外のデータ信号線の駆動方法として、１水平期間中に振動する振動成分を有する電圧をデータ信号線に印加する方法が記載されている。
日本国特開２００１－３５６７４５号公報 日本国特開２００３－２４８４６５号公報 日本国特開平６－２７９００号公報
　パルス幅変調駆動を行うことにより、データ信号線駆動回路に含まれるアナログバッファ回路を削除して、表示装置の消費電力を削減することができる。しかしながら、一般に、データ信号線の充電時の時定数にはばらつきがある。このため、２本のデータ信号線に充電電圧を同じ時間だけ印加しても、データ信号線の到達電圧に差が生じることがある。この差は、表示画面では輝度差となる。このようにパルス幅変調駆動には、データ信号線の充電時の時定数にばらつきがある場合には、データ信号線を正確に駆動できないという問題がある。データ信号線の本数や階調数が多い表示装置では、この問題は顕著になる。
　特許文献１および２には、この問題の解決方法は記載されていない。また、特許文献３に記載された方法では、データ信号線の電圧を振動させるので、負荷容量に対する充放電が頻繁に行われ、無駄な電力が消費される。また、特許文献３に記載された方法には、階調数が多い表示装置には対応できないという問題もある。
　それ故に、本発明は、パルス幅変調駆動を用いてデータ信号線を正確に駆動する駆動回路、および、これを用いて階調を正確に表示する表示装置を提供することを目的とする。
　本発明の第１の局面は、表示装置のデータ信号線を駆動する駆動回路であって、
　階調に応じたパルス幅を有するパターンを各階調について複数組生成するパターン生成回路と、
　前記データ信号線ごとに与えられた階調データと前記データ信号線ごとに指定されたパターンの組とに基づき、前記パターン生成回路で生成されたパターンの中から１個のパターンを選択する選択回路と、
　前記選択回路で選択されたパターンに基づき、充電制御信号と放電制御信号を求める充放電制御回路と、
　前記充電制御信号と前記放電制御信号に従い、前記データ信号線に充電電圧と放電電圧を切り替えて印加する充放電回路とを備える。
　本発明の第２の局面は、本発明の第１の局面において、
　前記充放電回路は、前記充電制御信号に従い前記データ信号線に前記充電電圧を印加する充電用トランジスタと、前記放電制御信号に従い前記データ信号線に前記放電電圧を印加する放電用トランジスタとを含むことを特徴とする。
　本発明の第３の局面は、本発明の第２の局面において、
　所定の幅を有する補正パルスを複数種類生成する補正パルス生成回路をさらに備え、
　前記充放電制御回路は、前記補正パルス生成回路で生成された補正パルスの中から前記データ信号線ごとに指定された１個の補正パルスを選択し、選択した補正パルスに基づき、前記充電制御信号を充電を指示するレベルに変化させることを特徴とする。
　本発明の第４の局面は、本発明の第２の局面において、
　前記充放電回路は、前記充電用トランジスタを複数個含み、充電時には、前記複数の充電用トランジスタの中から、前記データ信号線ごとに温度に応じて指定された１個以上のトランジスタを使用することを特徴とする。
　本発明の第５の局面は、本発明の第２の局面において、
　前記充放電制御回路は、１水平期間内に設定された電圧保持期間では、前記充電用トランジスタと前記放電用トランジスタを共にオフ状態に制御することを特徴とする。
　本発明の第６の局面は、本発明の第２の局面において、
　前記充放電制御回路は、第１期間では前記充電制御信号であり、第２期間では前記放電制御信号である第１制御信号と、第１期間では前記放電制御信号であり、第２期間では前記充電制御信号である第２制御信号とを出力し、
　前記充放電回路は、前記第１制御信号に従い前記充電用トランジスタまたは前記放電用トランジスタとして機能する第１トランジスタと、前記第２制御信号に従い前記放電用トランジスタまたは前記充電用トランジスタとして機能する第２トランジスタとを含むことを特徴とする。
　本発明の第７の局面は、本発明の第６の局面において、
　前記充放電回路は、前記第１および第２トランジスタを複数個ずつ含み、第１期間内の充電時には、前記複数の第１トランジスタの中から、前記データ信号線ごとに温度に応じて指定された１個以上のトランジスタを使用し、第２期間内の充電時には、前記複数の第２トランジスタの中から、前記データ信号線ごとに温度に応じて指定された１個以上のトランジスタを使用することを特徴とする。
　本発明の第８の局面は、本発明の第１の局面において、
　前記データ信号線の１水平期間内での充電時間は、前記データ信号線の充電時の時定数の２倍以下であることを特徴とする。
　本発明の第９の局面は、本発明の第１の局面において、
　前記データ信号線の１水平期間内での充電時間は、前記データ信号線の充電時の時定数の２．３倍以下であることを特徴とする。
　本発明の第１０の局面は、本発明の第１の局面において、
　１水平期間が前記データ信号線の充電時の時定数の４．５倍以上であることを特徴とする。
　本発明の第１１の局面は、階調表示を行う表示装置であって、
　複数の走査信号線と複数のデータ信号線と複数の画素回路とを含む表示パネルと、
　前記走査信号線を順に選択する走査信号線駆動回路と、
　前記データ信号線に対して映像信号に応じた階調電圧を印加するデータ信号線駆動回路とを備え、
　前記データ信号線駆動回路は、
　　階調に応じたパルス幅を有するパターンを各階調について複数組生成するパターン生成回路と、
　　前記データ信号線ごとに与えられた階調データと前記データ信号線ごとに指定されたパターンの組とに基づき、前記パターン生成回路で生成されたパターンの中から１個のパターンを選択する選択回路と、
　　前記選択回路で選択されたパターンに基づき、充電制御信号と放電制御信号を求める充放電制御回路と、
　　前記充電制御信号と前記放電制御信号に従い、前記データ信号線に充電電圧と放電電圧を切り替えて印加する充放電回路とを含むことを特徴とする。
　本発明の第１２の局面は、表示装置のデータ信号線を駆動する駆動方法であって、
　階調に応じたパルス幅を有するパターンを各階調について複数組生成するステップと、
　前記データ信号線ごとに与えられた階調データと前記データ信号線ごとに指定されたパターンの組とに基づき、生成されたパターンの中から１個のパターンを選択するステップと、
　選択されたパターンに基づき、充電制御信号と放電制御信号を求めるステップと、
　前記充電制御信号と前記放電制御信号に従い、前記データ信号線に充電電圧と放電電圧を切り替えて印加するステップとを備える。
　本発明の第１３の局面は、複数の走査信号線と複数のデータ信号線と複数の画素回路とを有する表示パネルを有し、階調表示を行う表示装置の駆動方法であって、
　前記走査信号線を順に選択するステップと、
　階調に応じたパルス幅を有するパターンを各階調について複数組生成するステップと、
　前記データ信号線ごとに与えられた階調データと前記データ信号線ごとに指定されたパターンの組とに基づき、生成されたパターンの中から１個のパターンを選択するステップと、
　選択されたパターンに基づき、充電制御信号と放電制御信号を求めるステップと、
　前記充電制御信号と前記放電制御信号に従い、前記データ信号線に充電電圧と放電電圧を切り替えて印加するステップとを備える。
　本発明の第１または第１２の局面によれば、各階調に対応したパターンを複数組生成し、いずれの組のパターンを使用するかをデータ信号線ごとに選択する。これにより、データ信号線の充電時の時定数にばらつきがある場合でも、データ信号線ごとに好適なパターンを用いてデータ信号線を正確に駆動することができる。
　本発明の第２の局面によれば、充電用トランジスタと放電用トランジスタを用いて、データ信号線に充電電圧と放電電圧を切り替えて印加する充放電回路を構成することができる。
　本発明の第３の局面によれば、補正パルスを複数種類生成し、いずれの補正パルスを使用するかをデータ信号線ごとに選択する。これにより、リーク電流によってデータ信号線の電圧が変化する場合でも、データ信号線ごとに好適な補正パルスを用いて補正を行い、データ信号線を正確に駆動することができる。
　本発明の第４の局面によれば、充電用トランジスタを複数個設け、いずれの充電用トランジスタを使用するかをデータ信号線ごとに温度に応じて選択する。これにより、温度が変化したときでも、データ信号線ごとに好適な充電用トランジスタを用いてデータ信号線を正確に駆動することができる。
　本発明の第５の局面によれば、１水平期間内に電圧保持期間を設けることにより、データ信号線の電圧をデータ信号線に接続された画素回路に確実に書き込むことができる。
　本発明の第６の局面によれば、第１および第２トランジスタを用いて、データ信号線に充電電圧と放電電圧を切り替えて印加する充放電回路を構成することができる。
　本発明の第７の局面によれば、第１および第２トランジスタを複数個ずつ設け、充電用トランジスタとしていずれのトランジスタを使用するかをデータ信号線ごとに温度に応じて選択する。これにより、温度が変化したときでも、データ信号線ごとに好適な充電用トランジスタを用いてデータ信号線を正確に駆動することができる。
　本発明の第８または第９の局面によれば、データ信号線の１水平期間内での充電時間をデータ信号線の充電時の時定数の２倍あるいは２．３倍以下にすることにより、無駄な充電時間を削減して、時間を有効に活用することができる。
　本発明の第１０の局面によれば、１水平期間をデータ信号線の充電時の時定数の４．５倍以上にすることにより、１水平期間内にデータ信号線の電圧を複数のレベルに到達させるために十分な時間を確保することができる。
　本発明の第１１または第１３の局面によれば、データ信号線を正確に駆動できる駆動回路または駆動方法を用いて、階調を正確に表示することができる。
本発明の第１の実施形態に係る液晶表示装置の構成を示すブロック図である。 図１に示す液晶表示装置のデータ信号線駆動回路の構成を示す図である。 図２に示すデータ信号線駆動回路の信号波形図である。 データ信号線の負荷モデルを示す図である。 図２に示すデータ信号線駆動回路のＰＷＭパターン生成回路に記憶されるデータを示す図である。 図２に示すデータ信号線駆動回路のＰＷＭパターン指定回路に記憶されるデータを示す図である。 本発明の第２の実施形態に係る液晶表示装置のデータ信号線駆動回路の構成を示す図である。 図７に示すデータ信号線駆動回路の信号波形図である。 図７に示すデータ信号線駆動回路の補正パルス生成回路に記憶されるデータを示す図である。 図７に示すデータ信号線駆動回路の補正パルス指定回路に記憶されるデータを示す図である。 補正充電期間を有しないデータ信号線駆動回路の信号波形図である。 本発明の第３の実施形態に係る液晶表示装置のデータ信号線駆動回路の構成を示す図である。 図１２に示すデータ信号線駆動回路のトランジスタ指定回路に記憶されるデータを示す図である。 本発明の第４の実施形態に係る液晶表示装置のデータ信号線駆動回路の構成を示す図である。 図１４に示すデータ信号線駆動回路の信号波形図である。 本発明の実施形態の変形例に係るデータ信号線駆動回路の充放電回路を示す図である。
　（第１の実施形態）
　図１は、本発明の第１の実施形態に係る液晶表示装置の構成を示すブロック図である。図１に示す液晶表示装置１は、液晶パネル２、表示制御回路３、走査信号線駆動回路４、および、データ信号線駆動回路１０を備えている。液晶表示装置１は、表示制御回路３から出力された映像信号Ｘに基づき、２p レベル（ｐは２以上の整数）の階調表示を行う。以下、ｍは１以上の整数、ｎは２以上の偶数、ｉは１以上ｎ以下の奇数、ｊは１以上ｎ以下の整数であるとする。
　液晶パネル２は、ｍ本の走査信号線Ｇ１～Ｇｍ、ｎ本のデータ信号線Ｓ１～Ｓｎ、および、（ｍ×ｎ）個の画素回路５を含んでいる。走査信号線Ｇ１～Ｇｍは、互いに平行に配置される。データ信号線Ｓ１～Ｓｎは、走査信号線Ｇ１～Ｇｍと直交するように、互いに平行に配置される。走査信号線Ｇ１～Ｇｍとデータ信号線Ｓ１～Ｓｎは、（ｍ×ｎ）箇所で交差する。（ｍ×ｎ）個の交点に対応して、全部で（ｍ×ｎ）個の画素回路５が配置される。画素回路５は、１本の走査信号線と１本のデータ信号線に接続される。
　表示制御回路３は、走査信号線駆動回路４に対してタイミング制御信号ＴＣ１を出力し、データ信号線駆動回路１０に対してタイミング制御信号ＴＣ２と映像信号Ｘを出力する。タイミング制御信号ＴＣ１には、例えば、ゲートスタートパルスやゲートクロックなどが含まれる。タイミング制御信号ＴＣ２には、例えば、ソーススタートパルスやソースクロックなどが含まれる。
　走査信号線駆動回路４は、タイミング制御信号ＴＣ１に基づき、走査信号線Ｇ１～Ｇｍを順に選択する。これにより、選択された走査信号線に接続されたｎ個の画素回路５が、一括して選択される。データ信号線駆動回路１０は、タイミング制御信号ＴＣ２に基づき、映像信号Ｘに応じた階調電圧をデータ信号線Ｓ１～Ｓｎに印加する。これにより、走査信号線駆動回路４によって選択されたｎ個の画素回路５に、ｎ個の階調電圧が書き込まれる。画素回路５の輝度は、画素回路５に書き込まれた階調電圧によって決まる。走査信号線駆動回路４とデータ信号線駆動回路１０を用いて、すべての画素回路５に階調電圧を書き込むことにより、液晶パネル２に画像を表示することができる。
　液晶表示装置１は、画素回路５に書き込む階調電圧の極性を隣接する画素回路５ごとに反転させるドット反転駆動を行う。以下、奇数番目（偶数番目）のデータ信号線に接続された画素回路５に正極性電圧（負極性電圧）を書き込むことを第１書き込みといい、奇数番目（偶数番目）のデータ信号線に接続された画素回路５に負極性電圧（正極性電圧）を書き込むことを第２書き込みという。データ信号線駆動回路１０は、１水平期間ごとに第１書き込みと第２書き込みを交互に行う。
　図２は、データ信号線駆動回路１０の構成を示す図である。図２に示すように、データ信号線駆動回路１０は、データレジスタ１１、ＰＷＭパターン生成回路１２、制御信号生成回路１３、ＰＷＭパターン指定回路１４、ｎ個のセレクタ１５、ｎ個の充放電制御回路１６、ｎ個の充放電回路１７、および、（ｎ／２）個の極性選択回路１８を含んでいる。隣接する２本のデータ信号線Ｓｉ、Ｓｉ＋１に対応して、２個のセレクタ１５ａ、１５ｂ、２個の充放電制御回路１６ａ、１６ｂ、２個の充放電回路１７ａ、１７ｂ、および、１個の極性選択回路１８が設けられる。なお、図２には２本のデータ信号線Ｓｉ、Ｓｉ＋１を駆動する回路だけが記載されているが、他のデータ信号線を駆動する回路も同様の構造を有する。
　表示制御回路３から１水平期間に出力される映像信号Ｘには、ｐビットの階調データがｎ個含まれている。以下、ｊ番目のデータ信号線Ｓｊに対応した階調データをＸｊという。表示制御回路３は、階調データを１個ずつ順に出力してもよく、階調データを複数個ずつ順に出力してもよい。
　データレジスタ１１は、表示制御回路３から出力されたｎ個の階調データＸ１～Ｘｎを記憶し、１水平期間の間、並列に出力する。より詳細には、データレジスタ１１は、（ｎ×ｐ）ビットのレジスタ（図示せず）を２個含んでいる。表示制御回路３から出力されたｎ個の階調データは、第１レジスタに順に書き込まれる。第１書き込み時には、ｎ個の階調データは、第１レジスタにそのままの順序で書き込まれる。第２書き込み時には、ｎ個の階調データは、第１レジスタに奇数番目と偶数番目を入れ替えて書き込まれる。第１レジスタへの書き込みが完了した後に、ｎ個の階調データは第１レジスタから第２レジスタに一括して転送される。データレジスタ１１は、第２レジスタの出力信号を出力する。データレジスタ１１は、第１書き込み時にはｎ個の階調データをＸ１、Ｘ２、Ｘ３、Ｘ４、…、Ｘｎ－１、Ｘｎの順序で出力し、第２書き込み時にはｎ個の階調データをＸ２、Ｘ１、Ｘ４、Ｘ３、…、Ｘｎ、Ｘｎ－１の順序で出力する。なお、図２には第１書き込み時の状態が記載されている。
　セレクタ１５ａ、１５ｂ、充放電制御回路１６ａ、１６ｂ、充放電回路１７ａ、１７ｂ、および、極性選択回路１８は、データ信号線Ｓｉ、Ｓｉ＋１に対して、それぞれ、データレジスタ１１から出力された階調データＸｉ、Ｘｉ＋１に応じた階調電圧を印加する。ＰＷＭパターン生成回路１２、制御信号生成回路１３、および、ＰＷＭパターン指定回路１４は、セレクタ１５や充放電制御回路１６の動作に必要な信号を出力する。
　データ信号線駆動回路１０は、データ信号線に対して２種類の電圧（充電電圧と放電電圧）だけを印加し、２種類の電圧を印加する時間の長さを映像信号に応じて変化させるパルス幅変調駆動を行う。データ信号線駆動回路１０が行うパルス幅変調駆動は、階調および階調電圧の極性（正極性か負極性か）に対応したＰＷＭ（Pulse Width Modulation）パターンを複数組生成し、いずれの組のＰＷＭパターンを使用するかをデータ信号線ごとに選択するという特徴を有する（詳細は後述）。
　図３は、データ信号線駆動回路１０の信号波形図である。図２および図３を参照して、データ信号線駆動回路１０の動作を説明する。ＰＷＭパターン生成回路１２は、各階調および階調電圧の極性の組合せに対応して、複数のＰＷＭパターンを生成する。ＰＷＭパターンには、正極性電圧に対応した正側ＰＷＭパターンＰＴＰと、負極性電圧に対応した負側ＰＷＭパターンＰＴＭとが含まれる。図３（ａ）には、階調Ｌ１、Ｌ２およびＬ３に対応した３種類の正側ＰＷＭパターンが記載されている。データ信号線駆動回路１０で生成されるＰＷＭパターンは、１水平期間内の所定時刻で（例えば、階調Ｌ１の場合には時刻ｔ１１で）ハイレベルに変化し、１水平期間内の時刻ｔ３でローレベルに変化する。ＰＷＭパターンのハイレベル期間の長さは、階調および階調電圧の極性に応じて決定される。
　制御信号生成回路１３は、表示制御回路３から出力されたタイミング制御信号ＴＣ２に基づき、制御信号ＺＣを出力する。図３（ｂ）に示すように、制御信号ＺＣは、１水平期間内の時刻ｔ２でハイレベルに変化し、１水平期間内の時刻ｔ４でローレベルに変化する。ただし、時刻ｔ２は、ＰＷＭパターンがハイレベルに変化する最も遅い時刻よりも後で、時刻ｔ３よりも前である。時刻ｔ４は時刻ｔ３よりも後である。制御信号ＺＣがローレベルでＰＷＭパターンがハイレベルである期間は、データ信号線に充電電圧を印加する充電期間となる。制御信号ＺＣとＰＷＭパターンが共にローレベルである期間は、データ信号線に放電電圧を印加する放電期間となる。制御信号ＺＣがハイレベルである期間は、データ信号線をハイインピーダンス状態にする電圧保持期間となる。電圧保持期間を設けることにより、データ信号線Ｓｊの電圧を画素回路５に確実に書き込むことができる。
　第１書き込み時には、データレジスタ１１は、セレクタ１５ａに対して階調データＸｉを出力し、セレクタ１５ｂに対して階調データＸｉ＋１を出力する。セレクタ１５ａには、階調データＸｉに加えて、ＰＷＭパターン生成回路１２で生成された複数の正側ＰＷＭパターンＰＴＰが入力される。セレクタ１５ａは、階調データＸｉに基づき、複数の正側ＰＷＭパターンＰＴＰの中から１個の正側ＰＷＭパターンを選択する。セレクタ１５ｂには、階調データＸｉ＋１に加えて、ＰＷＭパターン生成回路１２で生成された複数の負側ＰＷＭパターンＰＴＭが入力される。セレクタ１５ｂは、階調データＸｉ＋１に基づき、複数の負側ＰＷＭパターンＰＴＭの中から１個の負側ＰＷＭパターンを選択する。
　充放電制御回路１６ａには、制御信号ＺＣとセレクタ１５ａで選択された正側ＰＷＭパターンとが入力される。充放電回路１７ａは、２個のトランジスタ１７１、１７２を含むＣＭＯＳスイッチである。充放電制御回路１６ａからの制御によって、充放電回路１７ａの出力電圧は、充電期間では正側充電電圧ＶＰになり、放電期間で放電電圧（接地電圧）になる。電圧保持期間では、充放電回路１７ａの出力はハイインピーダンス状態になる。
　充放電回路１７ａの出力電圧は、極性選択回路１８を経由して、データ信号線駆動回路１０の外部に出力される。データ信号線駆動回路１０の出力電圧は、例えば、図３（ｃ）に示すように変化する。図３（ｃ）には、上記３つの階調に対応したデータ信号線駆動回路１０の出力電圧の変化が記載されている。例えば階調Ｌ１のときには、データ信号線駆動回路１０の出力電圧は、時刻ｔ１１でＶＰに変化し、時刻ｔ４でゼロに変化する。ただし、データ信号線駆動回路１０の出力は、時刻ｔ２～ｔ４ではハイインピーダンス状態である。
　データ信号線Ｓｉは、データ信号線駆動回路１０の負荷となる。この負荷は、図４に示すように、ＣＲ分布定数回路としてモデル化される。データ信号線駆動回路１０の出力電圧がステップ状に変化したとき、データ信号線Ｓｉの電圧はＣＲ分布定数回路の積分作用によって変化する。このため、データ信号線Ｓｉの電圧は、図３（ｄ）に示すように変化する。図３（ｄ）には、上記３つの階調に対応したデータ信号線Ｓｉの電圧の変化が記載されている。例えば階調Ｌ１のときには、データ信号線Ｓｉの電圧は、時刻ｔ１１で上昇を開始し、時刻ｔ２で上昇を停止し、時刻ｔ２～ｔ４ではほぼ一定になる。データ信号線Ｓｉの電圧は、時刻ｔ４で下降を開始し、やがてゼロに戻る。
　充放電制御回路１６ｂには、制御信号ＺＣとセレクタ１５ｂで選択された負側ＰＷＭパターンとが入力される。充放電回路１７ｂは、２個のトランジスタ１７３、１７４を含むＣＭＯＳスイッチである。充放電制御回路１６ｂからの制御によって、充放電回路１７ｂの出力電圧は、充電期間では負側充電電圧ＶＭになり、放電期間で放電電圧になる。電圧保持期間では、充放電回路１７ｂの出力はハイインピーダンス状態になる。データ信号線駆動回路１０の出力電圧とデータ信号線Ｓｉ＋１の電圧は、図３（ｃ）および（ｄ）とは逆方向に変化する。
　データ信号線Ｓｊの電圧は、ｊ列目の画素回路５のうち、走査信号線駆動回路４によって選択された画素回路に書き込まれる。上述したように、ＰＷＭパターンのハイレベル期間の長さは、階調および階調電圧の極性に応じて決定される。このため、階調に応じてデータ信号線の充電時間が異なり、充電後の電圧（時刻ｔ２における電圧。以下、到達電圧という）も異なる。例えば、図３において階調Ｌ１のときには、データ信号線Ｓｉは時間Ｔ１だけ充電され、到達電圧はＶ１となる。階調Ｌ２（Ｌ２＜Ｌ１）のときには、データ信号線は時間Ｔ２（Ｔ２＜Ｔ１）だけ充電され、到達電圧はＶ２（Ｖ２＜Ｖ１）となる。したがって、階調および階調電圧の極性に応じてＰＷＭパターンのハイレベル期間の長さを好適に決定することにより、映像信号に応じた階調電圧をデータ信号線に印加して階調表示を行うことができる。
　以上に述べたパルス幅変調駆動によれば、アナログバッファ回路を用いずにデータ信号線を駆動して、データ信号線の消費電力を削減することができる。しかしながら、一般に、データ信号線の充電時の時定数にはばらつきがある。このため、以上に述べた方法だけでは、データ信号線を正確に駆動することができない。そこで、以下に示すように、本実施形態に係るデータ信号線駆動回路１０は、階調と階調電圧の極性の組合せに対応したＰＷＭパターンを複数組使用する。
　ＰＷＭパターン生成回路１２は、１水平期間を周期とし、階調に応じたパルス幅を有するＰＷＭパターンを各階調について複数組生成する。より詳細には、ＰＷＭパターン生成回路１２は、２q 組（ｑは１以上の整数）のＰＷＭパターンを生成する。１組のＰＷＭパターンには、２p 個の階調に対応して、２p 個の正側ＰＷＭパターンと２p 個の負側ＰＷＭパターンとが含まれる。ＰＷＭパターン生成回路１２は、２p+q 個の正側ＰＷＭパターンＰＴＰと、２p+q 個の負側ＰＷＭパターンＰＴＭとからなる２p+q+1 個のＰＷＭパターンを出力する。
　ＰＷＭパターン生成回路１２で生成されるＰＷＭパターンは、１水平期間内の異なる時刻でハイレベルに変化し、１水平期間内の同じ時刻でローレベルに変化する。このようなＰＷＭパターンは、ハイレベルへの変化タイミングだけを用いて規定することができる。ＰＷＭパターン生成回路１２は、図５に示すように、すべてのＰＷＭパターンについて、ハイレベルへの変化タイミング（以下、オンタイミングという）を記憶している。オンタイミングは、例えば、１水平期間の先頭からＰＷＭパターンがハイレベルに変化するまでの時間を所定の精度で表したものである。ＰＷＭパターン生成回路１２は、オンタイミングを固定的に記憶していてもよく、書き換え可能に記憶していてもよい。
　１個のオンタイミングをｄビットで表したとき、ＰＷＭパターン生成回路１２に記憶されるオンタイミングの全体データ量は（２p+q+1 ×ｄ）ビットとなる。ＰＷＭパターン生成回路１２は、１水平期間の先頭からオンタイミングが示す時間だけ経過したときに対応するＰＷＭパターンをハイレベルに変化させる機能と、すべてのＰＷＭパターンを時刻ｔ３でローレベルに変化させる機能とを有する。これらの機能を有する限り、ＰＷＭパターン生成回路１２の構成は任意でよい。
　ＰＷＭパターン指定回路１４は、各データ信号線について、２q 組のＰＷＭパターンのうちいずれの組を使用するかを指定する。より詳細には、ＰＷＭパターン指定回路１４は、図６に示すように、各データ信号線Ｓｊについて、２q 組のＰＷＭパターンのうち使用するＰＷＭパターンの組番号（以下、パターン組番号Ｙｊという）を記憶している。１個のパターン組番号はｑビットで表され、ＰＷＭパターン指定回路１４に記憶されるパターン組番号の全体データ量は（ｎ×ｑ）ビットである。パターン組番号は、例えば、液晶パネル２の表示階調を測定して決定され、ＰＷＭパターン指定回路１４に書き換え可能に記憶される。
　データレジスタ１１は、ｎ個の階調データＸ１～Ｘｎを並列に出力する。データレジスタ１１は、第１書き込み時には、セレクタ１５ａに対して階調データＸｉを出力し、セレクタ１５ｂに対して階調データＸｉ＋１を出力する。また、データレジスタ１１は、第２書き込み時には、セレクタ１５ａに対して階調データＸｉ＋１を出力し、セレクタ１５ｂに対して階調データＸｉを出力する。
　ＰＷＭパターン指定回路１４は、階調データＸ１～Ｘｎの出力態様に合わせて、ｎ個のパターン組番号Ｙ１～Ｙｎを出力する。ＰＷＭパターン指定回路１４は、第１書き込み時には、セレクタ１５ａに対してパターン組番号Ｙｉを出力し、セレクタ１５ｂに対してパターン組番号Ｙｉ＋１を出力する。また、ＰＷＭパターン指定回路１４は、第２書き込み時には、セレクタ１５ａに対してパターン組番号Ｙｉ＋１を出力し、セレクタ１５ｂに対してパターン組番号Ｙｉを出力する。
　セレクタ１５ａ、１５ｂは、データ信号線ごとに与えられた階調データとデータ信号線ごとに指定されたパターンの組とに基づき、ＰＷＭパターン生成回路１２で生成されたパターンの中から１個のパターンを選択する選択回路として機能する。より詳細には、セレクタ１５ａには、２p+q 個の正側ＰＷＭパターンＰＴＰと、データレジスタ１１から出力された階調データ（ｐビット）と、ＰＷＭパターン指定回路１４から出力されたパターン組番号（ｑビット）とが入力される。セレクタ１５ａは、階調データとパターン組番号を選択制御信号として、２p+q 個の正側ＰＷＭパターンＰＴＰの中から１個のＰＷＭパターンを選択する。同様に、セレクタ１５ｂには、２p+q 個の負側ＰＷＭパターンＰＴＭと、データレジスタ１１から出力された階調データと、ＰＷＭパターン指定回路１４から出力されたパターン組番号とが入力される。セレクタ１５ｂは、階調データとパターン組番号を選択制御信号として、２p+q 個の負側ＰＷＭパターンＰＴＭの中から１個のＰＷＭパターンを選択する。
　充放電回路１７ａは、Ｐ型トランジスタ１７１とＮ型トランジスタ１７２を直列に接続したＣＭＯＳスイッチである。トランジスタ１７１のソース端子には正側充電電圧ＶＰが固定的に印加され、トランジスタ１７２のソース端子は接地される。充放電回路１７ａは、トランジスタ１７１、１７２のドレイン端子電圧を出力する。充放電回路１７ｂは、Ｐ型トランジスタ１７３とＮ型トランジスタ１７４を直列に接続したＣＭＯＳスイッチである。トランジスタ１７３のソース端子は接地され、トランジスタ１７４のソース端子には負側充電電圧ＶＭが固定的に印加される。充放電回路１７ｂは、トランジスタ１７３、１７４のドレイン端子電圧を出力する。トランジスタ１７１、１７４は、充電制御信号に従いデータ信号線に充電電圧を印加する充電用トランジスタとして機能する。トランジスタ１７２、１７３は、放電制御信号に従いデータ信号線に放電電圧を印加する放電用トランジスタとして機能する。
　充放電制御回路１６ａは、制御信号ＺＣとセレクタ１５ａで選択されたＰＷＭパターンとに基づき、充放電回路１７ａを制御する。より詳細には、充放電制御回路１６ａは、制御信号ＺＣと選択されたＰＷＭパターンに基づき、トランジスタ１７１のゲート端子に与える充電制御信号と、トランジスタ１７２のゲート端子に与える放電制御信号を求める。充放電制御回路１６ａは、充電期間ではトランジスタ１７１をオン状態に、トランジスタ１７２をオフ状態に制御する。このとき、充放電回路１７ａは正側充電電圧ＶＰを出力する。充放電制御回路１６ａは、放電期間ではトランジスタ１７１をオフ状態に、トランジスタ１７２をオン状態に制御する。このとき、充放電回路１７ａは放電電圧（接地電圧）を出力する。電圧保持期間では、充放電制御回路１６ａは、トランジスタ１７１、１７２を両方ともオフ状態に制御する。このとき、充放電回路１７ａの出力はハイインピーダンス状態になる。
　充放電制御回路１６ｂは、制御信号ＺＣとセレクタ１５ｂで選択されたＰＷＭパターンとに基づき、充放電回路１７ｂを制御する。より詳細には、充放電制御回路１６ｂは、制御信号ＺＣと選択されたＰＷＭパターンに基づき、トランジスタ１７３のゲート端子に与える放電制御信号と、トランジスタ１７４のゲート端子に与える充電制御信号を求める。充放電制御回路１６ｂは、充電期間ではトランジスタ１７３をオフ状態に、トランジスタ１７４をオン状態に制御する。このとき、充放電回路１７ｂは負側充電電圧ＶＭを出力する。充放電制御回路１６ｂは、放電期間ではトランジスタ１７３をオン状態に、トランジスタ１７４をオフ状態に制御する。このとき、充放電回路１７ｂは放電電圧（接地電圧）を出力する。電圧保持期間では、充放電制御回路１６ｂは、トランジスタ１７３、１７４を両方ともオフ状態に制御する。このとき、充放電回路１７ｂの出力はハイインピーダンス状態になる。
　極性選択回路１８は、極性制御信号ＰＣ１、ＰＣ２に従い、充放電回路１７ａ、１７ｂの出力電圧をデータ信号線Ｓｉ、Ｓｉ＋１のいずれに印加するかを切り替える。極性選択回路１８は、４個のスイッチ１８１～１８４を含んでいる。スイッチ１８１は、充放電回路１７ａの出力とデータ信号線Ｓｉとの間に設けられる、スイッチ１８２は、充放電回路１７ａの出力とデータ信号線Ｓｉ＋１との間に設けられる。スイッチ１８３は、充放電回路１７ｂの出力とデータ信号線Ｓｉとの間に設けられる。スイッチ１８４は、充放電回路１７ｂの出力とデータ信号線Ｓｉ＋１との間に設けられる。スイッチ１８１、１８４は極性制御信号ＰＣ１がハイレベルのときにオン状態になり、スイッチ１８２、１８３は極性制御信号ＰＣ２がハイレベルのときにオン状態になる。
　第１書き込み時には、極性制御信号ＰＣ１はハイレベルに、極性制御信号ＰＣ２はローレベルに制御される。このとき、充放電回路１７ａの出力電圧はデータ信号線Ｓｉに印加され、充放電回路１７ｂの出力電圧はデータ信号線Ｓｉ＋１に印加される。第２書き込み時には、極性制御信号ＰＣ１はローレベルに、極性制御信号ＰＣ２はハイレベルに制御される。このとき、充放電回路１７ａの出力電圧はデータ信号線Ｓｉ＋１に印加され、充放電回路１７ｂの出力電圧はデータ信号線Ｓｉに印加される。
　このように充放電回路１７ａは、充放電制御回路１６ａで求めた充電制御信号と放電制御信号に従い、データ信号線Ｓｉ、Ｓｉ＋１のいずれかに正側充電電圧ＶＰと放電電圧を切り替えて印加する。また、充放電回路１７ｂは、充放電制御回路１６ｂで求めた充電制御信号と放電制御信号に従い、データ信号線Ｓｉ、Ｓｉ＋１のいずれかに負側充電電圧ＶＭと放電電圧を切り替えて印加する。
　以上に示すように、本実施形態に係るデータ信号線駆動回路１０は、データ信号線に対して２種類の電圧（充電電圧と放電電圧）を切り替えて印加するパルス幅変調駆動を行う。これにより、定常電流が流れるアナログバッファ回路を用いることなく、データ信号線を低消費電力で駆動し、階調表示を行うことができる。また、階調ごとに充電期間の長さを好適に決定することにより、γ変換回路を用いることなく所望のγ特性を実現することができる。したがって、γ変換回路の分だけ、データ信号線駆動回路の消費電力を削減することもできる。
　また、本実施形態に係るデータ信号線駆動回路１０は、各階調に対応したＰＷＭパターンを複数組生成し、いずれの組のＰＷＭパターンを使用するかをデータ信号線ごとに選択する。これにより、データ信号線の充電時の時定数にばらつきがある場合でも、好適なＰＷＭパターンを用いてデータ信号線を正確に駆動することができる。また、本実施形態に係る液晶表示装置１によれば、データ信号線を正確に駆動できるデータ信号線駆動回路１０を用いて、階調を正確に表示することができる。
　なお、データ信号線の充電時の時定数をτとしたとき、データ信号線の充電時間を２τにすると、到達電圧は充電電圧の約８６．５％になる。また、データ信号線の充電時間を２．３τにすると、到達電圧は充電電圧の約９０％になる。このため、データ信号線の充電時間を２τ以上、あるいは、２．３τ以上に設定しても、充電時間を延ばした割に、データ信号線の電圧は変化しなくなる。したがって、パルス幅変調駆動を行うときには、データ信号線の充電時間を２τ以下、あるいは、２．３τ以下にすることが好ましい。これにより、無駄な充電時間を減らして、時間を有効に活用することができる。また、１水平期間は４．５τ以上であることが好ましい。これにより、１水平期間内にデータ信号線の電圧を複数のレベルに到達させるために十分な時間を確保することができる。
　（第２の実施形態）
　本発明の第２の実施形態に係る液晶表示装置は、第１の実施形態に係る液晶表示装置１（図１）と同じ構成を有する。第２の実施形態に係る液晶表示装置は、データ信号線駆動回路１０に代えて、図７に示すデータ信号線駆動回路２０を備えている。本実施形態に係る構成要素のうち、第１の実施形態と同じ構成要素については、同一の参照符号を付して説明を省略する。
　図７は、データ信号線駆動回路２０の構成を示す図である。図７に示すように、データ信号線駆動回路２０は、第１の実施形態に係るデータ信号線駆動回路１０に補正パルス生成回路２１と補正パルス指定回路２２を追加し、充放電制御回路１６ａ、１６ｂを充放電制御回路２３ａ、２３ｂに置換したものである。
　図８は、データ信号線駆動回路２０の信号波形図である。図７および図８を参照して、データ信号線駆動回路２０の動作を説明する。補正パルス生成回路２１は、１水平期間を周期とし、所定の幅を有する補正パルスを複数種類生成する。より詳細には、補正パルス生成回路２１は、２r 個（ｒは１以上の整数）の補正パルスＰＬを生成する。図８（ｃ）には、３種類の補正パルスＰＬ１、ＰＬ２、ＰＬ３が記載されている。補正パルス生成回路２１で生成される補正パルスは、電圧保持期間内の所定時刻で（例えば、補正パルスＰＬ１の場合には時刻ｔ５１で）ハイレベルに変化し、電圧保持期間内の時刻ｔ６でローレベルに変化する。ただし、補正パルスがハイレベルに変化するのは、時刻ｔ３よりも後である。時刻ｔ６は、時刻ｔ４のすぐ前に設定される。
　補正パルス生成回路２１で生成される補正パルスＰＬは、１水平期間内の異なる時刻でハイレベルに変化し、１水平期間内の同じ時刻でローレベルに変化する。このような補正パルスは、ハイレベルへの変化タイミングだけを用いて規定することができる。補正パルス生成回路２１は、図９に示すように、すべての補正パルスについて、ハイレベルへの変化タイミング（以下、補正オンタイミングという）を記憶している。補正オンタイミングは、例えば、１水平期間の先頭から補正パルスがハイレベルに変化するまでの時間を所定の精度で表したものである。補正パルス生成回路２１は、補正オンタイミングを固定的に記憶していてもよく、書き換え可能に記憶していてもよい。
　１個の補正オンタイミングをｅビットで表したとき、補正パルス生成回路２１に記憶される補正オンタイミングの全体データ量は（２r ×ｅ）ビットとなる。補正パルス生成回路２１は、１水平期間の先頭から補正オンタイミングが示す時間だけ経過したときに対応する補正パルスをハイレベルに変化させる機能と、すべての補正パルスを時刻ｔ６でローレベルに変化させる機能とを有する。これらの機能を有する限り、補正パルス生成回路２１の構成は任意でよい。
　補正パルス指定回路２２は、各データ信号線について、２r 個の補正パルスのうちいずれを使用するかを指定する。より詳細には、補正パルス指定回路２２は、図１０に示すように、各データ信号線Ｓｊについて、２r 個の補正パルスのうち使用する補正パルスの番号（以下、パルス番号Ｚｊという）を記憶している。１個のパルス番号はｒビットで表され、補正パルス指定回路２２に記憶されるパルス番号の全体データ量は（ｎ×ｒ）ビットである。パルス番号は、例えば、液晶パネル２の表示階調を測定して決定され、補正パルス指定回路２２に書き換え可能に記憶される。
　補正パルス指定回路２２は、階調データＸ１～Ｘｎの出力態様に合わせて、ｎ個のパルス番号Ｚ１～Ｚｎを出力する。補正パルス指定回路２２は、第１書き込み時には、充放電制御回路２３ａに対してパルス番号Ｚｉを出力し、充放電制御回路２３ｂに対してパルス番号Ｚｉ＋１を出力する。また、補正パルス指定回路２２は、第２書き込み時には、充放電制御回路２３ａに対してパルス番号Ｚｉ＋１を出力し、充放電制御回路２３ｂに対してパルス番号Ｚｉを出力する。なお、図７には第１書き込み時の状態が記載されている。
　充放電制御回路２３ａには、制御信号ＺＣと、セレクタ１５ａで選択されたＰＷＭパターンと、補正パルス生成回路２１で生成された２r 個の補正パルスＰＬと、補正パルス指定回路２２から出力されたパルス番号（ｒビット）とが入力される。充放電制御回路２３ａは、セレクタ（図示せず）を含んでいる。このセレクタは、パルス番号を選択制御信号として、２r 個の補正パルスＰＬの中から１個の補正パルスを選択する。以下、選択された補正パルスがハイレベルである期間を補正充電期間という。
　充放電制御回路２３ａは、内部で選択した補正パルスと制御信号ＺＣとセレクタ１５ａで選択されたＰＷＭパターンとに基づき、充放電回路１７ａを制御する。充放電制御回路２３ａは、充電期間および補正充電期間ではトランジスタ１７１をオン状態に、トランジスタ１７２をオフ状態に制御する。このとき、充放電回路１７ａは正側充電電圧ＶＰを出力する。充放電制御回路２３ａは、放電期間ではトランジスタ１７１をオフ状態に、トランジスタ１７２をオン状態に制御する。このとき、充放電回路１７ａは放電電圧（接地電圧）を出力する。補正充電期間を除く電圧保持期間では、充放電制御回路２３ａは、トランジスタ１７１、１７２を両方ともオフ状態に制御する。このとき、充放電回路１７ａの出力はハイインピーダンス状態になる。
　充放電制御回路２３ｂには、制御信号ＺＣと、セレクタ１５ｂで選択されたＰＷＭパターンと、補正パルス生成回路２１で生成された２r 個の補正パルスＰＬと、補正パルス指定回路２２から出力されたパルス番号とが入力される。充放電制御回路２３ｂは、充放電制御回路２３ａと同様に、セレクタを用いて、２r 個の補正パルスＰＬの中から１個の補正パルスを選択する。
　充放電制御回路２３ｂは、内部で選択した補正パルスと制御信号ＺＣとセレクタ１５ｂで選択されたＰＷＭパターンとに基づき、充放電回路１７ｂを制御する。充放電制御回路２３ｂは、充電期間および補正充電期間ではトランジスタ１７３をオフ状態に、トランジスタ１７４をオン状態に制御する。このとき、充放電回路１７ｂは負側充電電圧ＶＭを出力する。充放電制御回路２３ｂは、放電期間ではトランジスタ１７３をオン状態に、トランジスタ１７４をオフ状態に制御する。このとき、充放電回路１７ｂは放電電圧（接地電圧）を出力する。補正充電期間を除く電圧保持期間では、充放電制御回路２３ｂは、トランジスタ１７３、１７４を両方ともオフ状態に制御する。このとき、充放電回路１７ｂの出力はハイインピーダンス状態になる。
　このように充放電制御回路２３ａ、２３ｂは、補正パルス生成回路２１で生成された２r 個の補正パルスの中から、データ信号線ごとに指定されたパルス番号に基づき１個の補正パルスを選択し、選択した補正パルスに基づき、トランジスタ１７１、１７４に与えられる充電制御信号を充電を指示するレベルに変化させる。
　充放電回路１７ａ、１７ｂの出力電圧は、極性選択回路１８を経由して、データ信号線駆動回路２０の外部に出力される。データ信号線駆動回路２０の出力電圧は、例えば、図８（ｄ）に示すように変化する。図８（ｄ）には、補正パルスＰＬ１を選択したときのデータ信号線駆動回路２０の出力電圧の変化が記載されている。データ信号線駆動回路２０の出力電圧は、時刻ｔ１でＶＰに変化し、時刻ｔ４でゼロに変化する。ただし、データ信号線駆動回路２０の出力は、時刻ｔ２～ｔ５１と時刻ｔ６～ｔ４ではハイインピーダンス状態である。このようにデータ信号線駆動回路２０の出力電圧は、時刻ｔ５１～ｔ６では正側充電電圧ＶＰに等しくなる。
　データ信号線Ｓｉの電圧は、図８（ｅ）に示すように変化する。図８（ｅ）には、補正パルスＰＬ１を選択したときのデータ信号線Ｓｉの電圧の変化が記載されている。データ信号線Ｓｉの電圧は、時刻ｔ１で上昇を開始し、時刻ｔ２で上昇を停止する。データ信号線Ｓｉの電圧は、時刻ｔ２以降一定になるのが理想的である。しかし、実際には、データ信号線Ｓｉにリーク電流が流れる可能性がある。リーク電流が流れた場合、データ信号線Ｓｉの電圧は時刻ｔ２以降、徐々に低下する。
　リーク電流が流れた場合、補正充電期間を設けなければ、データ信号線の電圧は、図１１（ｄ）に示すように、時刻ｔ４では時刻ｔ２よりΔＶだけ低くなる。このため、補正充電期間を有しないデータ信号線駆動回路では、電圧低下量ΔＶが大きい場合にはデータ信号線を正確に駆動できなくなる。
　この問題を解決するために、本実施形態に係るデータ信号線駆動回路２０では、電圧保持期間の終端付近に補正充電期間が設けられている。補正充電期間では、データ信号線駆動回路２０は充電期間と同じ電圧を出力し、データ信号線の電位は補正される、図８（ｅ）に示す例では、データ信号線Ｓｉの電圧は、時刻ｔ５１～ｔ６で再び上昇し、時刻ｔ４では時刻ｔ２と同じレベルになる。
　リーク電流による電圧低下量は、データ信号線Ｓｊごとに異なる。一方、１本のデータ信号線に着目したときに、リーク電流による電圧低下量は印加電圧にかかわらず、ほぼ一定になる。これらの点を考慮して、本実施形態に係るデータ信号線駆動回路２０は、所定の幅を有する補正パルスＰＬを複数種類生成し、いずれの補正パルスを使用するかをデータ信号線ごとに選択する。これにより、リーク電流によってデータ信号線の電圧が変化する場合でも、好適な補正パルスを用いて補正を行い、データ信号線を正確に駆動することができる。
　（第３の実施形態）
　本発明の第３の実施形態に係る液晶表示装置は、第１の実施形態に係る液晶表示装置１（図１）と同じ構成を有する。第３の実施形態に係る液晶表示装置は、データ信号線駆動回路１０に代えて、図１２に示すデータ信号線駆動回路３０を備えている。本実施形態に係る構成要素のうち、第１および第２の実施形態と同じ構成要素については、同一の参照符号を付して説明を省略する。
　図１２は、データ信号線駆動回路３０の構成を示す図である。図１２に示すように、データ信号線駆動回路３０は、第２の実施形態に係るデータ信号線駆動回路２０にトランジスタ指定回路３１を追加し、充放電制御回路２３ａ、２３ｂと充放電回路１７ａ、１７ｂを、それぞれ、充放電制御回路３２ａ、３２ｂと充放電回路３３ａ、３３ｂに置換したものである。なお、図１２では、データレジスタ１１、ＰＷＭパターン生成回路１２、および、ＰＷＭパターン指定回路１４は省略されている。
　充放電回路３３ａは、複数のＰ型トランジスタ３３１を並列に接続し、これにＮ型トランジスタ１７２を直列に接続したＣＭＯＳスイッチである。すべてのトランジスタ３３１のソース端子には正側充電電圧ＶＰが固定的に印加され、トランジスタ１７２のソース端子は接地される。充放電回路３３ａは、トランジスタ３３１、１７２のドレイン端子電圧を出力する。充放電回路３３ｂは、複数のＮ型トランジスタ３３４を並列に接続し、これにＰ型トランジスタ１７３を直列に接続したＣＭＯＳスイッチである。トランジスタ１７３のソース端子は接地され、すべてのトランジスタ３３４のソース端子には負側充電電圧ＶＭが固定的に印加される。充放電回路３３ｂは、トランジスタ１７３、３３４のドレイン端子電圧を出力する。
　複数のトランジスタ３３１の中には、サイズの異なるものや、同じ制御信号を用いて制御されるものが含まれる。複数のトランジスタ３３４も、これと同様である。以下、複数のトランジスタ３３１は全部でｓ本（ｓは２以上の整数）の制御信号を用いて制御され、複数のトランジスタ３３４もこれと同様であるとする。
　トランジスタ指定回路３１は、各データ信号線について、温度に応じて、複数のトランジスタ３３１、３３４の中からいずれのトランジスタを使用するかを指定する。より詳細には、トランジスタ指定回路３１は、図１３に示すように、各データ信号線Ｓｊおよびｆ個の温度範囲について、複数のトランジスタ３３１、３３４の中から使用するトランジスタを指定するデータ（以下、トランジスタ指定情報Ｕｊという）を記憶している。使用するトランジスタは、ゲート端子に与える制御信号を用いて指定される。１個のトランジスタ指定情報はｓビットで表され、トランジスタ指定回路３１に記憶されるトランジスタ指定情報の全体データ量は（ｎ×ｆ×ｓ）ビットである。トランジスタ指定情報は、例えば、液晶パネル２の表示階調を測定して決定され、トランジスタ指定回路３１に書き換え可能に記憶される。
　トランジスタ指定回路３１は、液晶表示装置に設けられた温度センサ（図示せず）で検知された温度Ｔを受け取る。トランジスタ指定回路３１は、ｆ個の温度範囲の中から温度Ｔが属する温度範囲を求め、求めた温度範囲に対応したｎ個のトランジスタ指定情報Ｕ１～Ｕｎを並列に出力する。
　トランジスタ指定回路３１は、階調データＸ１～Ｘｎの出力態様に合わせて、ｎ個のトランジスタ指定情報Ｕ１～Ｕｎを出力する。トランジスタ指定回路３１は、第１書き込み時には、充放電制御回路３２ａに対してトランジスタ指定情報Ｕｉを出力し、充放電制御回路３２ｂに対してトランジスタ指定情報Ｕｉ＋１を出力する。また、トランジスタ指定回路３１は、第２書き込み時には、充放電制御回路３２ａに対してトランジスタ指定情報Ｕｉ＋１を出力し、充放電制御回路３２ｂに対してトランジスタ指定情報Ｕｉを出力する。なお、図１２には第１書き込み時の状態が記載されている。
　充放電制御回路３２ａには、制御信号ＺＣと、セレクタ１５ａで選択されたＰＷＭパターンと、補正パルス生成回路２１で生成された２r 個の補正パルスＰＬと、補正パルス指定回路２２から出力されたパルス番号（ｒビット）とに加えて、トランジスタ指定回路３１から出力されたトランジスタ指定情報（ｓビット）が入力される。充放電制御回路３２ａは、充電期間および補正充電期間では、複数のトランジスタ３３１のうちトランジスタ指定情報で指定された１個以上のトランジスタをオン状態に、残余のトランジスタ３３１とトランジスタ１７２をオフ状態に制御する。このとき、充放電回路３３ａは正側充電電圧ＶＰを出力する。充放電制御回路３２ａは、放電期間ではすべてのトランジスタ３３１をオフ状態に、トランジスタ１７２をオン状態に制御する。このとき、充放電回路３３ａは放電電圧（接地電圧）を出力する。電圧保持期間では、充放電制御回路３２ａは、すべてのトランジスタ３３１とトランジスタ１７２をオフ状態に制御する。このとき、充放電回路３３ａの出力はハイインピーダンス状態になる。
　充放電制御回路３２ｂには、制御信号ＺＣと、セレクタ１５ｂで選択されたＰＷＭパターンと、補正パルス生成回路２１で生成された２r 個の補正パルスＰＬと、補正パルス指定回路２２から出力されたパルス番号とに加えて、トランジスタ指定回路３１から出力されたトランジスタ指定情報が入力される。充放電制御回路３２ｂは、充電期間および補正充電期間では、複数のトランジスタ３３４のうちトランジスタ指定情報で指定された１個以上のトランジスタをオン状態に、残余のトランジスタ３３４とトランジスタ１７３をオフ状態に制御する。このとき、充放電回路３３ｂは負側充電電圧ＶＭを出力する。充放電制御回路３２ｂは、放電期間ではトランジスタ１７３をオン状態に、すべてのトランジスタ３３４をオフ状態に制御する。このとき、充放電回路３３ｂは放電電圧（接地電圧）を出力する。電圧保持期間では、充放電制御回路３２ｂは、トランジスタ１７３とすべてのトランジスタ３３４をオフ状態に制御する。このとき、充放電回路３３ｂの出力はハイインピーダンス状態になる。
　一般に、データ信号線駆動回路の充放電回路に含まれるトランジスタのインピーダンスは、温度によって大きく変化する。このため、パルス幅変調駆動を行うデータ信号線駆動回路では、データ信号線の到達電圧は温度によって変化する。したがって、温度が変化したときに、データ信号線を正確に駆動できなくなることがある。
　この問題を解決するために、本実施形態に係るデータ信号線駆動回路３０は、複数の充電用トランジスタを含む充放電回路３３ａ、３３ｂを備え、いずれの充電用トランジスタを使用するかをデータ信号線Ｓｊごとに温度に応じて選択する。これにより、温度の変化に伴い充電用トランジスタの特性が変動する場合でも、好適な充電用トランジスタを用いてデータ信号線を正確に駆動することができる。
　なお、図１２に示すデータ信号線駆動回路３０は、第２の実施形態に係るデータ信号線駆動回路２０に温度補正機能を追加したものであるが、第１の実施形態に係るデータ信号線駆動回路１０に温度補正機能を追加してもよい。
　（第４の実施形態）
　本発明の第４の実施形態に係る液晶表示装置は、第１の実施形態に係る液晶表示装置１（図１）と同様の構成を有する。第４の実施形態に係る液晶表示装置は、液晶パネル２の対向電極を駆動する対向電極駆動回路（図示せず）をさらに備え、データ信号線駆動回路１０に代えて、図１４に示すデータ信号線駆動回路４０を備えている。本実施形態に係る構成要素のうち、第１の実施形態と同じ構成要素については、同一の参照符号を付して説明を省略する。
　本実施形態に係る液晶表示装置は、画素回路５に書き込む階調電圧の極性を行ごとに反転させる１ライン反転駆動と、液晶パネル２の対向電極に印加する電圧を相対的に低いレベルと相対的に高いレベルに切り替える対向反転駆動とを行う。以下、液晶パネル２の対向電極に低レベルの電圧を印加して画素回路５に正極性電圧を書き込むことを第１書き込みといい、液晶パネル２の対向電極に高レベルの電圧を印加して画素回路５に負極性電圧を書き込むことを第２書き込みという。
　図１４は、データ信号線駆動回路４０の構成を示す図である。図１４に示すように、データ信号線駆動回路４０は、データレジスタ１１、ＰＷＭパターン生成回路１２、制御信号生成回路１３、ＰＷＭパターン指定回路１４、ｎ個のセレクタ４１、ｎ個の充放電制御回路４２、および、ｎ個の充放電回路４３を含んでいる。セレクタ４１、充放電制御回路４２、および、充放電回路４３は、データ信号線Ｓｊに対応して１個ずつ設けられ、データ信号線Ｓｊに対して、データレジスタ１１から出力された階調データＸｊに応じた階調電圧を印加する。
　セレクタ４１には、２p+q 個の正側ＰＷＭパターンＰＴＰと、２p+q 個の負側ＰＷＭパターンＰＴＭと、データレジスタ１１から出力された階調データ（ｐビット）と、ＰＷＭパターン指定回路１４から出力されたパターン組番号（ｑビット）と、極性制御信号ＰＣ１とが入力される。セレクタ４１は、階調データ、パターン組番号、および、極性制御信号ＰＣ１を選択制御信号として、２p+q 個の正側ＰＷＭパターンＰＴＰと２p+q 個の負側ＰＷＭパターンＰＴＭとの中から１個のＰＷＭパターンを選択する。
　充放電回路４３は、充放電回路１７ａと同様に、Ｐ型トランジスタ４３１とＮ型トランジスタ４３２を直列に接続したＣＭＯＳスイッチである。トランジスタ４３１のソース端子には電圧ＶＰが固定的に印加され、トランジスタ４３２のソース端子は接地される。充放電回路４３は、トランジスタ４３１、４３２のドレイン端子電圧を出力する。
　充放電制御回路４２は、制御信号ＺＣ、極性制御信号ＰＣ１、および、セレクタ４１で選択されたＰＷＭパターンに基づき、充放電回路４３を制御する。より詳細には、充放電制御回路４２は、与えられた３本の信号に基づき、トランジスタ４３１のゲート端子に与える第１制御信号と、トランジスタ４３２のゲート端子に与える第２制御信号とを求める。充放電制御回路４２は、第１書き込み時の充電期間と第１書き込み後の放電期間ではトランジスタ４３１をオン状態に、トランジスタ４３２をオフ状態に制御する。このとき、充放電回路４３は電圧ＶＰを出力する。充放電制御回路４２は、第２書き込み時の充電期間と第２書き込み後の放電期間ではトランジスタ４３１をオフ状態に、トランジスタ４３２をオン状態に制御する。このとき、充放電回路４３は接地電圧を出力する。電圧保持期間では、充放電制御回路４２は、トランジスタ４３１、４３２を両方ともオフ状態に制御する。このとき、充放電回路４３の出力はハイインピーダンス状態になる。
　図１５は、データ信号線駆動回路４０の信号波形図である。以下、第２書き込みを行う水平期間内で制御信号ＺＣがローレベルに変化してから、第１書き込みを行う水平期間内で制御信号ＺＣがローレベルに変化するまでの期間を「第１期間」といい、第１書き込みを行う水平期間内で制御信号ＺＣがローレベルに変化してから、第２書き込みを行う水平期間内で制御信号ＺＣがローレベルに変化するまでの期間を「第２期間」という。第１期間内でＰＷＭパターンがハイレベルで、制御信号ＺＣがローレベルである期間が、第１書き込み時の充電期間となる。第２期間内でＰＷＭパターンと制御信号ＺＣがローレベルである期間が、第１書き込み後の放電期間となる。第２期間内でＰＷＭパターンがハイレベルで、制御信号ＺＣがローレベルである期間が、第２書き込み時の充電期間となる。第１期間内でＰＷＭパターンと制御信号ＺＣがローレベルである期間が、第２書き込み後の放電期間となる。
　図１５では、時刻ｔ１４～ｔ２４が第１書き込み時の充電期間となり、時刻ｔ４４～ｔ１５が第１書き込み後の放電期間となる。次にＰＷＭパターンがハイレベルに変化する時刻をｔ１６としたとき、時刻ｔ１５～ｔ２５が第２書き込み時の充電期間となり、時刻ｔ４５～ｔ１６が第２書き込み後の放電期間となる。データ信号線Ｓｉの電圧は、時刻ｔ１４で上昇を開始し、時刻ｔ２４で上昇を停止し、時刻ｔ２４～ｔ４４ではほぼ一定になり、時刻ｔ４４で再び上昇を開始し、遅くとも時刻ｔ１５までに電圧ＶＰに等しくなる。その後、データ信号線Ｓｉの電圧は、時刻ｔ１５で下降を開始し、時刻ｔ２５で下降を停止し、時刻ｔ２５～ｔ４５ではほぼ一定になり、時刻ｔ４５で再び下降を開始し、遅くとも時刻ｔ１６までにゼロになる。
　このように、第１書き込み後の放電期間では、データ信号線Ｓｉの電圧はさらに上昇して、最終的には電圧ＶＰに等しくなる。第２書き込み後の放電期間では、データ信号線Ｓｉの電圧はさらに下降して、最終的にはゼロになる。したがって、第１書き込みの後に第２書き込みを行うときに、データ信号線Ｓｉの電圧を電圧ＶＰから変化させて所望のレベルに到達させると共に、第２書き込みの後に第１書き込みを行うときに、データ信号線Ｓｉの電圧をゼロから変化させて所望のレベルに到達させることができる。
　本実施形態では、トランジスタ４３１を制御する第１制御信号は、第１期間では充電制御信号であり、第２期間では放電制御信号である。トランジスタ４３２を制御する第２制御信号は、第１期間では放電制御信号であり、第２期間では充電制御信号である。トランジスタ４３１は、第１制御信号に従い充電用トランジスタまたは放電用トランジスタとして機能する。トランジスタ４３２は、第２制御信号に従い充電用トランジスタまたは放電用トランジスタとして機能する。本実施形態に係るデータ信号線駆動回路４０によれば、ライン反転駆動と対向反転駆動を行うときに、第１の実施形態と同様の効果が得られる。
　ここまで、ライン反転駆動と対向反転駆動を行うときに第１の実施形態の方法を適用することを説明したが、ライン反転駆動と対向反転駆動を行うときに第２または第３の実施形態の方法を適用してもよい。第３の実施形態の方法を適用する場合には、図１６に示す充放電回路５１を使用する。充放電回路５１は、複数のＰ型トランジスタ５１１を並列に接続した回路と、複数のＮ型トランジスタ５１２を並列に接続した回路とを直列に接続したＣＭＯＳスイッチである。充放電回路５１は、トランジスタ５１１、５１２を複数個ずつ含み、第１書き込み時の充電期間では、複数のトランジスタ５１１の中から、データ信号線Ｓｊごとに温度に応じて指定された１個以上のトランジスタを使用し、第２書き込み時の充電期間では、複数のトランジスタ５１２の中から、データ信号線Ｓｊごとに温度に応じて指定された１個以上のトランジスタを使用する。これにより、温度が変化したときでも、データ信号線Ｓｊごとに好適な充電用トランジスタを用いてデータ信号線Ｓｊを正確に駆動することができる。
　本発明の実施形態に係るデータ信号線駆動回路については、以下に示す変形例を構成することができる。上記各実施形態に係るデータ信号線駆動回路では、ＰＷＭパターン生成回路１２は、１水平期間に１回ハイレベルになるＰＷＭパターンを生成することとした。これに代えて、ＰＷＭパターン生成回路は１水平期間に２回以上ハイレベルになるＰＷＭパターンを生成してもよい。この場合、ＰＷＭパターン生成回路は、図５に示すオンタイミングに加えて、各ＰＷＭパターンについて、ハイレベルおよびローレベルへの変化タイミングを１組以上記憶する。これにより、データ信号線の電圧の変化をより正確に制御し、データ信号線をより正確に駆動することができる。ただし、データ信号線の消費電力を削減するためには、ＰＷＭパターンの変化回数が少ないことが好ましい。また、本発明は、液晶表示装置以外にも、階調表示を行う各種の表示装置にも適用することができる。
　以上に示すように、本発明のデータ信号線駆動回路によれば、パルス幅変調駆動を行うことにより消費電力を削減すると共に、各種の補正を行うことによりデータ信号線を正確に駆動することができる。また、本発明の表示装置によれば、本発明のデータ信号線駆動回路を用いて階調を正確に表示することができる。
　本発明の駆動回路は、パルス幅変調駆動を用いてデータ信号線を正確に駆動できるという特徴を有するので、液晶表示装置など、各種の表示装置の駆動回路に利用することができる。
　１…液晶表示装置
　２…液晶パネル
　３…表示制御回路
　４…走査信号線駆動回路
　５…画素回路
　１０、２０、３０、４０…データ信号線駆動回路
　１１…データレジスタ
　１２…ＰＷＭパターン生成回路
　１３…制御信号生成回路
　１４…ＰＷＭパターン指定回路
　１５、４１…セレクタ
　１６、２３、３２、４２…充放電制御回路
　１７、３３、４３、５１…充放電回路
　１８…極性選択回路
　２１…補正パルス生成回路
　２２…補正パルス指定回路
　３１…トランジスタ指定回路
　１７１、１７２、１７３、１７４、３３１、３３４、４３１、４３２、５１１、５１２…トランジスタ
　１８１、１８２、１８３、１８４…スイッチ

Claims (13)

  1. 　表示装置のデータ信号線を駆動する駆動回路であって、
    　階調に応じたパルス幅を有するパターンを各階調について複数組生成するパターン生成回路と、
    　前記データ信号線ごとに与えられた階調データと前記データ信号線ごとに指定されたパターンの組とに基づき、前記パターン生成回路で生成されたパターンの中から１個のパターンを選択する選択回路と、
    　前記選択回路で選択されたパターンに基づき、充電制御信号と放電制御信号を求める充放電制御回路と、
    　前記充電制御信号と前記放電制御信号に従い、前記データ信号線に充電電圧と放電電圧を切り替えて印加する充放電回路とを備えた、駆動回路。
  2. 　前記充放電回路は、前記充電制御信号に従い前記データ信号線に前記充電電圧を印加する充電用トランジスタと、前記放電制御信号に従い前記データ信号線に前記放電電圧を印加する放電用トランジスタとを含むことを特徴とする、請求項１に記載の駆動回路。
  3. 　所定の幅を有する補正パルスを複数種類生成する補正パルス生成回路をさらに備え、
    　前記充放電制御回路は、前記補正パルス生成回路で生成された補正パルスの中から前記データ信号線ごとに指定された１個の補正パルスを選択し、選択した補正パルスに基づき、前記充電制御信号を充電を指示するレベルに変化させることを特徴とする、請求項２に記載の駆動回路。
  4. 　前記充放電回路は、前記充電用トランジスタを複数個含み、充電時には、前記複数の充電用トランジスタの中から、前記データ信号線ごとに温度に応じて指定された１個以上のトランジスタを使用することを特徴とする、請求項２に記載の駆動回路。
  5. 　前記充放電制御回路は、１水平期間内に設定された電圧保持期間では、前記充電用トランジスタと前記放電用トランジスタを共にオフ状態に制御することを特徴とする、請求項２に記載の駆動回路。
  6. 　前記充放電制御回路は、第１期間では前記充電制御信号であり、第２期間では前記放電制御信号である第１制御信号と、第１期間では前記放電制御信号であり、第２期間では前記充電制御信号である第２制御信号とを出力し、
    　前記充放電回路は、前記第１制御信号に従い前記充電用トランジスタまたは前記放電用トランジスタとして機能する第１トランジスタと、前記第２制御信号に従い前記放電用トランジスタまたは前記充電用トランジスタとして機能する第２トランジスタとを含むことを特徴とする、請求項２に記載の駆動回路。
  7. 　前記充放電回路は、前記第１および第２トランジスタを複数個ずつ含み、第１期間内の充電時には、前記複数の第１トランジスタの中から、前記データ信号線ごとに温度に応じて指定された１個以上のトランジスタを使用し、第２期間内の充電時には、前記複数の第２トランジスタの中から、前記データ信号線ごとに温度に応じて指定された１個以上のトランジスタを使用することを特徴とする、請求項６に記載の駆動回路。
  8. 　前記データ信号線の１水平期間内での充電時間は、前記データ信号線の充電時の時定数の２倍以下であることを特徴とする、請求項１に記載の駆動回路。
  9. 　前記データ信号線の１水平期間内での充電時間は、前記データ信号線の充電時の時定数の２．３倍以下であることを特徴とする、請求項１に記載の駆動回路。
  10. 　１水平期間が前記データ信号線の充電時の時定数の４．５倍以上であることを特徴とする、請求項１に記載の駆動回路。
  11. 　階調表示を行う表示装置であって、
    　複数の走査信号線と複数のデータ信号線と複数の画素回路とを含む表示パネルと、
    　前記走査信号線を順に選択する走査信号線駆動回路と、
    　前記データ信号線に対して映像信号に応じた階調電圧を印加するデータ信号線駆動回路とを備え、
    　前記データ信号線駆動回路は、
    　　階調に応じたパルス幅を有するパターンを各階調について複数組生成するパターン生成回路と、
    　　前記データ信号線ごとに与えられた階調データと前記データ信号線ごとに指定されたパターンの組とに基づき、前記パターン生成回路で生成されたパターンの中から１個のパターンを選択する選択回路と、
    　　前記選択回路で選択されたパターンに基づき、充電制御信号と放電制御信号を求める充放電制御回路と、
    　　前記充電制御信号と前記放電制御信号に従い、前記データ信号線に充電電圧と放電電圧を切り替えて印加する充放電回路とを含むことを特徴とする、表示装置。
  12. 　表示装置のデータ信号線を駆動する駆動方法であって、
    　階調に応じたパルス幅を有するパターンを各階調について複数組生成するステップと、
    　前記データ信号線ごとに与えられた階調データと前記データ信号線ごとに指定されたパターンの組とに基づき、生成されたパターンの中から１個のパターンを選択するステップと、
    　選択されたパターンに基づき、充電制御信号と放電制御信号を求めるステップと、
    　前記充電制御信号と前記放電制御信号に従い、前記データ信号線に充電電圧と放電電圧を切り替えて印加するステップとを備えた、駆動方法。
  13. 　複数の走査信号線と複数のデータ信号線と複数の画素回路とを有する表示パネルを有し、階調表示を行う表示装置の駆動方法であって、
    　前記走査信号線を順に選択するステップと、
    　階調に応じたパルス幅を有するパターンを各階調について複数組生成するステップと、
    　前記データ信号線ごとに与えられた階調データと前記データ信号線ごとに指定されたパターンの組とに基づき、生成されたパターンの中から１個のパターンを選択するステップと、
    　選択されたパターンに基づき、充電制御信号と放電制御信号を求めるステップと、
    　前記充電制御信号と前記放電制御信号に従い、前記データ信号線に充電電圧と放電電圧を切り替えて印加するステップとを備えた、表示装置の駆動方法。
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