WO2012139389A1 - 一种基于软件无线电的基带射频接口及其应用方法 - Google Patents

一种基于软件无线电的基带射频接口及其应用方法 Download PDF

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WO2012139389A1
WO2012139389A1 PCT/CN2011/083059 CN2011083059W WO2012139389A1 WO 2012139389 A1 WO2012139389 A1 WO 2012139389A1 CN 2011083059 W CN2011083059 W CN 2011083059W WO 2012139389 A1 WO2012139389 A1 WO 2012139389A1
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WO
WIPO (PCT)
Prior art keywords
vector processor
data
downlink
uplink
baseband
Prior art date
Application number
PCT/CN2011/083059
Other languages
English (en)
French (fr)
Inventor
林文琼
肖海勇
陈宁
Original Assignee
中兴通讯股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 中兴通讯股份有限公司 filed Critical 中兴通讯股份有限公司
Publication of WO2012139389A1 publication Critical patent/WO2012139389A1/zh

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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/0003—Software-defined radio [SDR] systems, i.e. systems wherein components typically implemented in hardware, e.g. filters or modulators/demodulators, are implented using software, e.g. by involving an AD or DA conversion stage such that at least part of the signal processing is performed in the digital domain

Definitions

  • Baseband radio frequency interface based on software radio and application method thereof
  • the present invention relates to the field of Software Defined Radio (SDR), and in particular to a baseband radio frequency interface based on SDR and an application method thereof.
  • SDR Software Defined Radio
  • SDR single-reliable and low-latency communications
  • A/D broadband analog/digital
  • D/A converter digital/analog
  • SDR can add new features by adding software modules, and hardware can be upgraded as devices evolve, the development costs and cycles are greatly reduced. Therefore, the concept of SDR has received wide attention as soon as it is proposed.
  • SDR is mainly implemented by vector processor or multi-core digital signal processing (DSP).
  • DSP digital signal processing
  • the implementation of SDR and wireless communication baseband RF interface includes the following two common design methods:
  • CEVA-XC321 which uses the Advanced Extensible Interface (AXI) slave interface and the AXI master interface to connect its internal data memory to external data, but the vector processor does not. Configure the baseband RF interface for wireless communication. Since the CEVA-XC321 vector processor uses the AXI universal interface, the AXI standard bus is easy to expand. However, if you want to configure the baseband RF interface connected to the AXI universal interface, you must use the AXI standard bus. Due to the large number of standard bus connections, and the communication between the AXI standard buses requires handshaking, it is required to add a lot of logic power on both sides of the baseband RF interface. Road.
  • AXI Advanced Extensible Interface
  • the second is TI's keystone multi-core DSP architecture.
  • the multi-core DSP uses the on-chip switching architecture TeraNet switching matrix at speeds of up to 2 terabits per second, providing high-bandwidth and low-latency interconnects for all SoC components, each AXI master interface
  • the AXI slave interfaces are point-to-point connections.
  • TI's chip is equipped with a wireless communication baseband RF interface (AIF).
  • AIF wireless communication baseband RF interface
  • AIF supports Wideband Code Division Multiple Access (WCDMA), Worldwide Interoperability for Microwave Access (WiMAX) ), LTE, Global System for Mobile Communications (GSM), Time Division-Synchronous Code Division Multiple Access (TD-SCDMA), and Long Term Evolution of TD-SCDMA (TD-LTE)
  • WCDMA Wideband Code Division Multiple Access
  • WiMAX Worldwide Interoperability for Microwave Access
  • GSM Global System for Mobile Communications
  • TD-SCDMA Time Division-Synchronous Code Division Multiple Access
  • TD-LTE Long Term Evolution of TD-SCDMA
  • DMA Direct Memory Access
  • FIFO First Input First Output
  • the communication mode also requires six AIFs.
  • the baseband RF interface AIF of TI keystone multi-core DSP is powerful, but because it needs to support up to six wireless communication modes, its internal FIFO will be large, and it also includes general packet mode DMA, etc., so the circuit is very complicated. And the area is large.
  • the main purpose of the present invention is to provide an SDR-based baseband radio frequency interface and an application method thereof, which can ensure the baseband radio frequency interface has the advantages of simple circuit and low power consumption, and can be simply realized. Scheduling of vector processors or multi-core DSPs.
  • the present invention provides an SDR-based baseband radio frequency interface, comprising: an uplink data processing module and a downlink data processing module, an uplink event table module, a downlink event table module, a configuration register, a selector, and a communication module corresponding to different communication modes; among them,
  • the uplink data processing module is configured to buffer and convert uplink data sent by the communication module, and send the obtained data to a radio frequency controller (RFC);
  • RRC radio frequency controller
  • the downlink data processing module corresponding to different communication modes is configured to convert and buffer downlink data received from the selector, and after receiving the notification of the communication module, send the downlink data to the vector processor via the communication module. ;
  • the uplink event table module is configured to store a pre-configured uplink event table, and send a timing pulse (tick) to the vector processor according to the configured time;
  • the downlink event table module is configured to store a pre-configured downlink event table, and generate a tick to send to the vector processor according to the configured time;
  • the configuration register is configured to store information configured by the ARM
  • the selector is configured to select a downlink data processing module corresponding to the communication mode according to the configured information stored in the configuration register, and forward the downlink data received from the RFC to a downlink data processing module corresponding to the communication mode;
  • the communication module is configured to send a write request to the vector processor, and after receiving the reply, notify the downlink data processing module; issue a read request to the vector processor, and after the request is allowed, read from the vector processor
  • the data is forwarded to the upstream data processing module.
  • the uplink event table and the downlink event table are configured by a vector processor or an upper layer ARM.
  • the entries of the uplink event table and the downlink event table are the same for different communication modes, and the contents corresponding to the entries are different.
  • the communication mode includes: an LTE mode and a TD-SCDMA mode.
  • the downlink data processing module When the communication mode is the LTE mode, the downlink data processing module is provided with two downlink data input terminals; when the communication mode is the TD-SCDMA mode, the downlink data processing module is provided with one downlink data input terminal. .
  • the invention also provides a method for processing downlink data of a baseband radio frequency interface based on SDR, the method comprising:
  • the RFC After converting the antenna baseband downlink data received from the RFC, it writes its own internal buffer, issues a write request to the vector processor, and sends the buffered data to the vector processor after the write request is replied.
  • the method is as follows:
  • the baseband radio interface is based on the RFC-based basic clock, and samples a data from the RFC according to the configured sampling interval, and the sampled data is stored in the internal buffer of the baseband radio interface after being fixed-point to floating-point conversion, that is, the ping-pong buffer. Buffer; after the data is filled in any of the two buffers of the ping-pong Buffer, a write request is sent to the vector processor, and after the write request is replied by the vector processor, the buffered antenna baseband downlink data is sent to the vector processor. .
  • the invention also provides a method for processing uplink data of a baseband radio frequency interface based on SDR, the method comprising:
  • a read request is sent to the vector processor. After the read request is allowed, the data is read from the vector processor and stored in its own internal buffer, and then the converted uplink data is sent to the method as follows:
  • the baseband RF interface is When the uplink frame is timing, a read request is sent to the vector processor. After the read request is allowed, the data in the vector processor is read, the 256-bit data is read each time, and the read uplink data is stored in the two buffers of the ping-pong Buffer. Any one; baseband RF interface After the data buffered in the ping pong Buffer is taken out eight times, and the floating point to fixed point conversion is performed, the data is sent to the RFC according to the timing information given by the RFC.
  • the present invention further provides a method for scheduling a vector processor by using an event table based on an SDR-based baseband radio frequency interface, and pre-configuring the uplink and downlink event tables to be stored in a baseband radio frequency interface; the method further includes: the event table is configured according to the The tick is generated at the moment and sent to the vector processor to start the vector processor.
  • the SDR-based baseband radio frequency interface and the application method thereof are provided, and the data channel and the event table are independently controlled, and the uplink and downlink data channel clocks are selectable according to the communication mode, and the data frame header pulse and the data valid signal are optional, and may be from the upstream signal. Wiring can also be configured by ARM, so it offers greater flexibility and versatility.
  • the read or write request sent by the baseband radio frequency interface to the vector processor of the present invention has the highest priority, which ensures that the writing or reading of data has the lowest and fixed delay, which is equivalent to transparent transmission, and is more than the existing one.
  • the general interface has more bandwidth, so the data transmission efficiency is high.
  • the present invention considers two communication modes of LTE and TD-SCDMA, is highly targeted, and adopts the simplest memory bus mode.
  • the data buffer processing requires only one set of circuits, and does not need to use a large FIFO, and only uses 64 bytes.
  • the ping pong Buffer can be used, so the circuit of the invention has a simple structure and relatively low power consumption.
  • the present invention uses an event table to schedule the operation of the vector processor.
  • the event table is configured by a vector processor or an ARM, and different event tables can be configured according to different communication modes, thereby realizing the versatility of various communication mode scheduling, and hardware resources.
  • the same event table item can be shared.
  • the event table can trigger the vector processor to run according to the configured time tick.
  • the implementation method is simple and can be applied to different communication modes.
  • the baseband radio frequency interface of the present invention is configured by a vector processor or an upper ARM processor for different communication modes, so the hardware of the present invention has excellent versatility and expandability.
  • FIG. 1 is a schematic structural view of an SDR system according to the present invention.
  • FIG. 2 is a schematic structural diagram of a baseband radio frequency interface based on SDR according to the present invention
  • FIG. 3 is a schematic structural diagram of an SDR-based baseband radio frequency interface embodiment according to the present invention
  • FIG. 4 is a block diagram of a downlink data processing flow of a baseband radio frequency interface according to the present invention
  • FIG. 5 is a block diagram of an uplink data processing flow of a baseband radio frequency interface according to the present invention.
  • FIG. 6 is a schematic diagram of a downlink event of a baseband radio frequency interface according to the present invention.
  • FIG. 7 is a schematic diagram of an uplink event of a baseband radio frequency interface according to the present invention. detailed description
  • the SDR can be implemented by a vector processor or a multi-core DSP.
  • the basic idea of the invention is to: set up a dedicated bus to communicate with the data memory inside the vector processor, and schedule the operation of the vector processor by configuring an event table.
  • the dedicated bus has an 256-bit bit width for each of the uplink and downlink. Of course, the value may be appropriately reduced in consideration of the maximum amount of data in different communication modes.
  • the event table is divided into an uplink event table and a downlink event.
  • the table is configured by a vector processor or an upper layer ARM, and different event tables can be configured according to different communication modes, thereby realizing the versatility of multiple mode scheduling, and different communication modes share the same event table item, and the contents corresponding to the table items are different. .
  • the communication mode is exemplified by the LTE mode and the TD-SCDMA mode.
  • the present invention can be applied to other communication modes in addition to the two communication modes.
  • FIG. 1 is a schematic structural diagram of an SDR system according to the present invention. As shown in FIG. 1, the system includes: an ARM, a DDR, an AXI switching matrix, a vector processor, an RFC, and a baseband radio frequency interface;
  • the vector processor can be configured by an ARM through an AXI switch fabric, and the configuration interface is an Advanced Peripheral Bus (APB) interface; the vector processor and The AXI Master interface is also provided between the AXI switch fabrics, through which the peripheral DDR and other memories can be directly read and written.
  • the DMA controller in the vector processor can be used in the peripheral memory and the data memory inside the vector processor through the AXI Master interface. Data handling is carried out between. Because the vector processor is equipped with an AXI Master interface, and the AXI switch matrix is a fully interconnected switch fabric, the vector processor can also be configured with a baseband RF interface.
  • the other components are existing modules.
  • the baseband radio frequency interface includes: an uplink data processing module 21, a downlink data processing module 22 corresponding to different communication modes, and an uplink event table module. 23.
  • the uplink data processing module 21 is configured to buffer and convert the uplink data sent by the communication module 27, and send the obtained data to the RFC;
  • the downlink data processing module 22 corresponding to the different communication modes is configured to convert and buffer the downlink data received from the selector 26, and after receiving the notification of the communication module 27, send the downlink data to the communication module 27.
  • the downlink data processing module 22 corresponding to the different communication modes is configured to convert and buffer the downlink data received from the selector 26, and after receiving the notification of the communication module 27, send the downlink data to the communication module 27.
  • the uplink event table module 23 is configured to store a pre-configured uplink event table, and send a timing pulse (tick) to the vector processor according to the configured time;
  • the downlink event table module 24 is configured to store a pre-configured downlink event table, and generate a tick to send to the vector processor according to the configured time;
  • the configuration register 25 is configured to store information that has been configured by the ARM;
  • the configured information includes: a communication mode, a counter corresponding to the communication mode, a reference clock, a frame timing pulse, a data valid signal, and the like.
  • the selector 26 is configured to select the downlink data processing module 22 corresponding to the communication mode according to the configured information stored in the configuration register 25, and forward the downlink data received from the RFC to the downlink data processing module 22 of the corresponding communication mode.
  • the communication module 27 is configured to send a write request to the vector processor, and after receiving the reply, notify the downlink data processing module 22 of the corresponding communication mode to send the received downlink data processing module 22 corresponding to the communication mode.
  • the downlink data is sent to the vector processor; a read request is issued to the vector processor, and after the request is allowed, the data read from the vector processor is forwarded to the upstream data processing module 21.
  • the configuration register 25 is further configured to receive a data valid signal generated by the ARM through the APB interface, and indicate, by the data valid signal, when the downlink data processing module 22 and the uplink data processing module 27 begin processing data.
  • FIG. 3 is a schematic structural diagram of an SDR-based baseband radio frequency interface embodiment. As can be seen from the figure, as shown in FIG. 3, the baseband radio frequency interface can be applied to two communication modes, LTE and TD-SCDMA.
  • the counter can have counters of two communication modes of LTE and TE-SCEMA, for example, it can be respectively expressed as: the counter Lte_mrtr of the LTE communication mode and the counter TD_mrtr of the TD-SCDMA communication mode respectively represent two communication modes, and mrtr is an external input.
  • the count value is 29 bits wide.
  • rxO is further divided into rx_i0[11:0] and rx_q0[ll:0]
  • rxl is further divided into rx_il [ll:0] and rx_ql[ll:0]
  • tx there is single antenna uplink data output (tx), ie tx_i[10:0] and tx_q[10:0];
  • the selector also selects the corresponding counter according to the configuration, and selects the reference clock Td_clk or Lte_clk of the selected mode as the basic working clock, selects the frame timing pulses rx_sf_tick and tx_sf_tick corresponding to the selected mode, and the corresponding data valid signal rx_valid;
  • the selector selects the corresponding counter according to the configuration, and selects the reference clock Td_clk or Lte_clk of the selected mode as the basic working clock, selects the frame timing pulses rx_sf_tick and tx_sf_tick corresponding to the selected mode, and the corresponding data valid signal rx_valid;
  • the configuration of the configuration register generated by the ARM through the APB interface generates a data valid signal indicating the downlink data processing modules rxO_data_proc and rxl_data_proc, and when the upstream data processing module tx_data_proc begins processing the data.
  • the valid signals may be common, for example: the downlink data valid signals may be: rx_data_valid_start and rx_data_valid_end, and the uplink data valid signals may be: tx_data_valid_start and tx_data_valid_end, valid data only valid data in one frame or subframe The start and end positions, starting with the frame or sub-frame boundary.
  • the downlink event table module in FIG. 3 is configured to generate a vector processor downlink event signal (ri_tu_rx_tick) and a downlink event type (ri_tu_rx_type) according to the configuration of the event table, and send the signal to the vector processor; wherein, ri_tu_rx_tick is a clock cycle wide pulse , ri_tu_rx_type is 1 for a sub-frame event, 0 is a symbol event; an uplink event table module is configured to generate a vector processor uplink event signal ( ti_tu_tx_tick ) and an uplink event type ( ti_tu_tx_type ) according to the configuration of the event table, and send the vector processing Where ri_tu_tx_tick is a pulse with a wide clock period, ri_tu_tx_type is 1 for a sub-frame event, 0 is for a symbol event; the communication module performs data transmission between
  • the data bus ( ri_dm_wdata[255:0] ) written to the DM can contain 256 bits of data; the DM data bus (ri_dm_rdata[255:0]) can be read and can contain 256 bits of data.
  • the processing method of the downlink data of the baseband radio frequency interface is as follows:
  • the baseband radio frequency interface converts the antenna baseband downlink data received from the RFC, writes its own internal buffer, sends a write request to the vector processor, and sends the buffered data to the vector processor after the write request is replied;
  • the baseband RF interface is based on the RFC-based basic clock, and samples a data from the RFC according to the configured sampling interval.
  • the sampled data is stored in the baseband RF interface after being fixed to flat-pointed (Fixed to Flating-point).
  • the downlink data processing module that is, the ping-pong buffer (Buffer); after the data is filled in any one of the two buffers of the ping-pong Buffer in the downlink data processing module, the write request is sent to the vector processor, and the write request is replied by the vector processor. After that, the antenna baseband downlink data in the buffer is sent to the vector processor.
  • the downlink data processing module stored in the baseband radio frequency interface is based on a baseband frequency of the communication mode; the issuing a write request, the portion of the circuit required to write the downlink data into the vector processor is the same as the vector processor Frequency operation clock, so as to ensure that the downlink data in the buffer is quickly sent out; the sampling interval can be configured according to different channel bandwidths and different communication protocol modes, and is configured in the configuration register by the ARM through the APB interface, for example: configurable two , four, eight or sixteen clock cycles.
  • the processing method of the uplink data of the baseband radio frequency interface is as follows:
  • the baseband radio interface sends a read request to the vector processor, after the read request is allowed, the data is read from the vector processor and stored in its own internal buffer, and then the converted uplink data is sent to the RFC after being converted;
  • the baseband radio interface sends a read request to the vector processor at the time of the uplink frame timing, and after the read request is allowed, the data is read by the vector processor, and each time the 256-bit data is read, that is, the data read each time is full.
  • One of the two buffers of the ping-pong Buffer in the uplink data processing module is cached, and the read uplink data is stored in any one of the two buffers of the ping-pong Buffer of the baseband radio interface; the baseband radio interface is taken out of the ping-pong Buffer eight times.
  • the data after the Fixed to Flating-point, sends the data to the RFC according to the timing information given by the RFC.
  • the portion of the circuit that requests the readout of the data from the vector processor uses the same high frequency clock as the vector processor; the data is sent to the RFC using the communication mode baseband operating frequency clock.
  • the read request or the write request sent by the baseband radio frequency interface to the vector processor has the highest priority and can be directly transparently transmitted, so the data write vector processor and the path delay of reading data from the vector processor It is fixed and can guarantee the strict timing requirements of RFC.
  • the vector processor of the present invention presets the priority of the read and write requests to be the highest, and thus is not blocked by any other requests for reading or writing data in the vector processor.
  • sampling timing of the downlink data or the transmission timing of the uplink data is controlled by the data frame timing and the data valid signal given by the RFC.
  • data frame timing and the data valid signal can also be configured by the ARM processor to configure the baseband radio interface register. So that the baseband RF interface gets this information.
  • the pre-configured uplink and downlink event tables are stored in the baseband radio interface; the event table is based on The configured time generates a tick to be sent to the vector processor, and when the vector processor determines that the event FIFO is not empty, and the vector processor is in an idle state, the vector processor is started;
  • the vector processor or the upper-layer ARM processor pre-configures the frame timing of the start of the uplink and downlink event table in the baseband radio interface, which may be the same as or different from the data frame timing, and may be configured according to actual needs.
  • the frame timing at the beginning of the downlink event table lags behind one symbol on the data sub-frame boundary, and the frame timing at the beginning of the uplink event table is two to three symbols in advance, because it takes a certain time to process the uplink data to be transmitted.
  • the events in the event table are generated in the frame of the event table. Each time the frame header automatically regenerates the event tick defined in the event table at the corresponding time and sends it to the vector processor. After that, the vector processor performs the FIFO operation to determine the event FIFO. When not empty, and the vector processor is idle, the vector processor starts automatically.
  • the vector processor performs a FIFO operation, specifically: a timing processor unit (Tick Unit) of the vector processor performs a FIFO operation, generally includes two FIFOs in the uplink and the downlink, and each line in the FIFO is an event type. To: Frame event or symbol event.
  • a timing processor unit Tick Unit
  • the vector processor is automatically started.
  • it may be: started by an existing clock control module in the vector processor, the clock control module controls the clock switch of each part of the vector processor, and sets the start signal of the vector processor.
  • the start signal is usually a register. When set to 1, it is maintained for one clock cycle, that is, a start pulse is generated to start the vector processor.
  • the first execution of the vector processor is:
  • the DMA controller in the ARM configuration vector processor starts the DMA controller to transfer the program code that the vector processor needs to execute from the DDR to the internal program memory of the vector processor. Medium, then configure the clock control module to start the vector processor.
  • the events stored in the Tick Unit FIFO will be popped up, and different processing will be performed according to the contents of the event table item, for example: processing of a certain symbol data on the uplink or a symbol data of the downlink Processing.
  • the vector processor may also decide whether to delete the remaining event entries in the Tick Unit FIFO according to the current processing result, so as to reduce unnecessary startup of the vector processor and reduce power consumption, which is determined in the communication system according to the result of the previous decoding. It is also useful in scenarios such as decoding operations. It can be seen that the configuration of the event table can flexibly schedule the physical layer function processing of the vector processor for communication.
  • FIG. 4 is a block diagram of a downlink data processing flow of a baseband radio frequency interface according to the present invention, as shown in FIG. 4, including:
  • the baseband RF interface is based on the RFC's basic clock and samples data according to the configured sampling interval, such as one clock cycle, or two, four, eight or sixteen clock cycles, etc., sampling data through Fixed to Pinging-point is stored in the ping-pong Buffer in the downlink data processing module;
  • any one of the ping-pong Buffers in the downlink data processing module stores 8 data, that is, 256 bits, that is, after storing the buffer 0 (BufO) or the buffer 1 (Bufl) in FIG. 4, the communication module sends a write to the vector processor.
  • Request; ri_dm_arb is the communication module sends a write request to the vector processor; Read_Sd represents the output of 256-bit data from the ping-pong Buffer in the downstream data processing module to the vector processor.
  • Write_Ptr indicates the address written to the ping pong Buffer, with 32 bits of data, that is, a pair of iq data, Write_Ptr[3:0] is 4 bits wide, representing 0 ⁇ 15 32 bits of data, a total of two 256 bits, That is, a total of sixteen 32-bit data is written into the ping-pong Buffer;
  • the write request has a lower priority than the read request of the present invention because the RFC has stricter requirements on the delay of transmitting uplink data.
  • the ping-pong Buffer is: when the antenna data, that is, the downlink data is written into the BufO or the Bufl, the baseband radio interface can write the data in the Bufl or the BufO to the vector processor, thereby improving the efficiency of transmitting data of the baseband radio frequency interface. .
  • the two buffers in the ping-pong Buffer in the downlink data processing module are alternately made
  • the baseband radio interface sends a write request to the vector processor, and writes the data in the BufO to the DM in the vector processor; meanwhile, Bufl Start receiving the downlink iq data of the RFC.
  • FIG. 5 is a block diagram of an uplink data processing flow of a baseband radio frequency interface according to the present invention.
  • a baseband radio interface sends a read request to a vector processor, and after reading 256 bits of data each time, After entering the BufO or Bufl in the ping-pong Buffer, the data in the buffer is taken out eight times to perform the Flat-point To Fixed, and the data is sent to the RFC according to the timing information given by the RFC.
  • the Write_Buf_sel in FIG. 5 indicates in which cache the uplink data is selected to be written into the ping-pong buffer, such as 0 for the write buffer BufO, 1 for the write buffer Bufl, and the Read_Ptr for 0 to 15 32-bit data for the ping-pong buffer.
  • the Read_Ptr[3:0] is 4 bits wide, representing 0 ⁇ 15 32 bits of data, that is, 16 32 bits of data; the txjdata 11 and tx_qdata 11 indicate that the i bit and ibit of the libit wide are transmitted to the RFC. Wide q data.
  • the ping-pong Buffer is: when the data read from the vector processor DM is written into the BufO or the Bufl, the baseband radio interface can transmit the data in the Bufl or the BufO to the external RFC, thereby improving the transmission of the baseband radio frequency interface. The efficiency of the data.
  • FIG. 6 is a schematic diagram of a downlink event of a baseband radio frequency interface according to the present invention.
  • LTE mode two arrows in the upper part indicate frame timing, and the lower part is an event time generated by the event table.
  • 13 symbol events are generally generated between two subframe events; in Extend mode, 11 symbol events are generally generated between two subframe events.
  • the event timing lags the frame timing by about lsymbol, that is, the vector processor is started at each event time, and the received antenna data or other tasks are processed by the vector processor.
  • the hw_rx_sf in Figure 6 represents the subframe boundary of the hardware downlink; the SymO/event_sf represents the end position of the 0th symbol and the subframe boundary of the event table we defined, because the downlink In the process, one symbol iq data needs to be received before processing, so the subframe boundary of the event table lags behind the boundary of the downlink physical subframe.
  • the following describes the configuration process of the event table by using the downlink event table in the LTE mode as an example.
  • the events in the event table are generated in the frame of the event table.
  • Each frame header automatically regenerates the event defined in the event table at the corresponding time.
  • Tick sent to the Tick Unit.
  • the period of the event tick is the frame period: the LTE mode corresponds to a subframe period of 1 ms; the TD-SCDMA mode corresponds to a frame period of 5 ms.
  • the specific configuration of the event table is as follows:
  • the RX indicates that the event table is a downlink event table.
  • the TX corresponds to an uplink event table; the Event 0, Event 1, ... Event 15 are used to identify each event; and the Times indicates that the event is repeated. Number of times; the event inc represents an event counter; the arbirrary represents an arbitrary value.
  • the symbol 0 (symO) shown in Figure 6 is sent by the hardware to the Tick Unit as a tick of the sub-frame when the configuration event table frame timing pulse is detected, so there is no need to generate symO tick, only syml ⁇ syml3 is generated. Yes, including sub-tick, baseband radio interface is sent to
  • Tick Unitl 4 tick Tick Unitl 4 tick.
  • the symO represents a starting boundary of the 0th symbol symbol
  • one subframe has 12 or 14 symbols
  • 1 symbol has 2560, or 2192, or 2208 pairs of iq data.
  • FIG. 7 is a schematic diagram of an uplink event of a baseband radio frequency interface according to the present invention. As shown in FIG. 7, two arrows in the upper part indicate frame timing, and the lower part is an event timing generated by the event table. The difference from the downlink event table is that the uplink event timing is 2 ⁇ 3 symbols ahead of the frame timing. This is because the uplink process baseband radio interface needs to process the data that needs to be sent before sending the data to the RFC.
  • the Warmup sf is a warmup subframe, and represents a subframe boundary processed by the vector processor software. Because the software of the vector processor needs to process the corresponding data in the uplink process, the data can be sent to the uplink physical subframe boundary. RFC, so this Warmup sf is several symbols ahead of the physical subframe boundary, and one subframe generally corresponds to 14 symbols or 12 symbols.
  • the present invention considers two communication modes of LTE and TD-SCDMA, is highly targeted, and adopts the simplest memory bus mode.
  • the data buffer processing requires only one set of circuits, and does not need to use a 4-inch large FIFO.
  • the 64-byte ping-pong Buffer can be used, so the circuit of the present invention has a simple structure and relatively low power consumption.
  • the present invention uses an event table to schedule a vector processor.
  • the event table is configured by an upper ARM processor or a vector processor.
  • the event table generates pulses that are stored in the FIFO of the Tick Unit inside the vector processor, and the CCM is based on the FIFO.
  • the empty state starts the vector processor.

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Abstract

本发明公开了一种基于软件无线电（SDR）的基带射频接口，包括：上行数据处理模块、对应于不同通信模式的下行数据处理模块、上行事件表模块、下行事件表模块、配置寄存器、选择器和通信模块。本发明还同时公开了基于SDR的基带射频接口的应用方法，运用该基带射频接口和其应用方法可保证基带射频接口在具有通用性的同时具备电路简单，功耗低的优点，且可简单实现对矢量处理器或多核数字信号处理器（DSP）的调度。

Description

一种基于软件无线电的基带射频接口及其应用方法 技术领域
本发明涉及软件无线电（Software Defined Radio, SDR )领域， 尤其涉 及一种基于 SDR的基带射频接口及其应用方法。 背景技术
随着无线通信技术的发展， 出现了多种模式的通信体制， 为了满足不 同模式的互通性问题， 人们提出了 SDR的概念。 SDR的中心思想是： 构造 一个具有开放性、 标准化和模块化的通用硬件平台， 将通信的各种功能通 过软件来实现， 并使宽带模拟 /数字 （A/D )转换器和数字 /模拟 （D/A )转 换器尽可能靠近天线， 以研制出具有高度灵活性、 开放性的新一代无线通 信系统。 由于 SDR可通过增加软件模块来增加新的功能， 而且硬件也可随 着器件的发展而不断升级， 因此大大降低了开发成本和周期。 所以， SDR 的概念一经提出就受到了广泛的关注。
目前， SDR主要通过矢量处理器或多核数字信号处理器（ Digital Signal Processing, DSP ) 两种方式实现， SDR与无线通信的基带射频接口的实现 包括以下两种常见的设计方法：
其一为矢量处理器 CEVA-XC321 , 该矢量处理器采用通用总线协议 ( Advanced extensible Interface , AXI ) slave接口和 AXI master接口将其 内部的数据存储器与外界的数据相连接， 但是该矢量处理器没有配置与无 线通信的基带射频接口。由于 CEVA-XC321矢量处理器采用 AXI通用接口， 所以 AXI标准总线方便扩展， 但是， 如果要配置与 AXI通用接口相连的基 带射频接口， 则必须使用 AXI标准总线。 因标准总线连线多， 且 AXI标准 总线之间的通信需要握手， 则要求基带射频接口两侧需要增加很多逻辑电 路。 为了使 AXI master接口和 AXI slave接口能工作在不同频率下， 需在基 带射频接口两侧分别设置很多寄存器片做緩存。 此外， 当所述基带射频接 口与嵌入式开发的微处理器（Advanced RISC Machines, ARM ), 双倍速率 同步动态随机存储器 （ Double Data Rate , DDR ) 等系统级芯片 ( System-on-a-Chip, SoC ) 器件挂在同一个 AXI交换矩阵上时， 由于所述 基带射频接口在长期演进（ Long Term Evolution, LTE )模式下需要数 Gbps 的带宽， 这就可能会影响到 AXI交换矩阵上其它模块的工作； 或者需要将 AXI交换矩阵带宽加大， 导致电路很复杂， 且面积增大， 相应增加功耗。
其二为 TI keystone的多核 DSP架构， 多核 DSP采用片上交换架构 TeraNet交换矩阵， 速度高达每秒 2 兆兆位， 可为所有 SoC组成部分提供 高带宽和低时延互连，各 AXI master接口到 AXI slave接口均是点对点连接。 TI的这款芯片配置有无线通信的基带射频接口 （ Antenna Interface, AIF )0 AIF 支持宽带码分多址 （ Wideband Code Division Multiple Access , WCDMA )、 全球微波互联接入 ( Worldwide Interoperability for Microwave Access , WiMAX )、 LTE、 全球移动通讯系统（Global System for Mobile Communications , GSM )、 时分同步码分多址 ( Time Division-Synchronous Code Division Multiple Access, TD-SCDMA )和 TD-SCDMA的长期演进 ( TD-LTE )共六种通信模式， 内部设有通用 packet接口、 帧同步模块、 直 接内存存取 ( Direct Memory Access , DMA )控制器和先入先出队列 （ First Input First Output, FIFO ), 同时，对应连接的六种通信模式还需要六个 AIF。
TI keystone多核 DSP的基带射频接口 AIF功能强大， 但因其需考虑支 持多达六种无线通信模式， 所以其内部的 FIFO 会很大， 并且还包含通用 packet模式 DMA等等， 所以电路很复杂， 且面积很大。
可见， 上述两种现有的实现方式都存在一定缺陷， 即： 电路^艮复杂， 导致占用较大面积， 从而功耗也较大， 同时基带射频接口所需的緩存也很 大。 发明内容
有鉴于此， 本发明的主要目的在于提供一种基于 SDR的基带射频接口 及其应用方法， 可保证基带射频接口在具有通用性的同时具备电路简单， 功耗低的优点， 且可简单实现对矢量处理器或多核 DSP的调度。
为达到上述目的， 本发明的技术方案是这样实现的：
本发明提供了一种基于 SDR的基带射频接口， 包括： 上行数据处理模 块和对应于不同通信模式的下行数据处理模块、 上行事件表模块、 下行事 件表模块、 配置寄存器、 选择器和通信模块； 其中，
所述上行数据处理模块， 用于緩存和转换通信模块所发的上行数据， 并将所得数据发送到射频控制器（ RFC );
所述对应于不同通信模式的下行数据处理模块， 用于转换和緩存从选 择器接收到的下行数据， 并在接收到通信模块的通知后， 将所述下行数据 经通信模块发送给矢量处理器；
所述上行事件表模块， 用于存储预先配置的上行事件表， 并根据已配 置的时刻产生定时脉沖 （tick )发送到矢量处理器；
所述下行事件表模块， 用于存储预先配置的下行事件表， 并根据已配 置的时刻产生 tick发送到矢量处理器；
所述配置寄存器， 用于存储由 ARM配置的信息；
所述选择器， 用于根据配置寄存器中存储的配置的信息选择对应通信 模式的下行数据处理模块， 并将从 RFC接收到的下行数据转发给对应通信 模式的下行数据处理模块；
所述通信模块， 用于向矢量处理器发出写请求， 并在收到回复后， 通 知下行数据处理模块； 向矢量处理器发出读请求， 并在请求被允许后， 将 从矢量处理器读出的数据转发给上行数据处理模块。 其中， 所述上行事件表和下行事件表由矢量处理器或上层 ARM配置； 对于不同的通信模式上行事件表和下行事件表的表项相同， 表项对应的内 容不同。
其中， 所述通信模式包括： LTE模式和 TD-SCDMA模式。
其中， 所述通信模式为 LTE模式时， 所述下行数据处理模块设有两路 下行数据输入端； 所述通信模式为 TD-SCDMA模式时， 所述下行数据处理 模块设有一路下行数据输入端。
本发明还提供了一种基于 SDR的基带射频接口下行数据的处理方法， 该方法包括：
将从 RFC接收到的天线基带下行数据转换后， 写入自身内部緩沖， 向 矢量处理器发出写请求， 并在写请求被回复后， 将緩沖中的数据发送给矢 量处理器。
该方法为： 基带射频接口基于 RFC的基本时钟， 并根据已配置的采样 间隔从 RFC采样一个数据， 采样所得的数据经定点到浮点转换之后， 存入 基带射频接口的内部緩沖， 即乒乓緩沖器 Buffer; 数据存满乒乓 Buffer两 个緩存中的任一个后， 向矢量处理器中发出写请求， 并在写请求被矢量处 理器回复后， 将緩沖中的天线基带下行数据发送给矢量处理器。
本发明还提供了一种基于 SDR的基带射频接口上行数据的处理方法， 该方法包括：
向矢量处理器发出读请求， 在读请求被允许后， 从矢量处理器读出数 据， 并存储在自身内部緩沖中， 再经转换后将緩沖中的上行数据发送到 该方法为： 基带射频接口在上行帧定时时， 向矢量处理器发出读请求， 在读请求被允许后， 读取矢量处理器中的数据， 每次读取 256bits数据， 并 将读取的上行数据存储在乒乓 Buffer两个緩存中的任一个； 基带射频接口 分八次取出乒乓 Buffer中緩存的数据， 并进行浮点到定点的转换后， 根据 RFC给出的定时信息将数据发送到 RFC。
本发明还提供了一种基于 SDR的基带射频接口通过事件表调度矢量处 理器的方法， 预先配置上行、 下行两个事件表存储于基带射频接口中； 该 方法还包括： 事件表根据已配置的时刻产生 tick发送到矢量处理器中， 启 动矢量处理器。
本发明提供的基于 SDR的基带射频接口及其应用方法， 数据通道与事 件表独立控制， 上下行数据通道时钟根据通信模式可选， 数据的帧头脉沖 和数据有效信号可选， 可以来自上游信号连线也可由 ARM配置， 因此具备 更大的灵活性与通用性。 本发明基带射频接口向矢量处理器发出的读请求 或写请求都具有最高优先级， 这样可保证数据的写入或读出具有最低且固 定的延时， 相当于透传， 且比现有的通用接口有更大的带宽， 所以数据传 输效率高。
另外， 本发明考虑 LTE和 TD-SCDMA两种通信模式， 针对性强， 采 用最简单的存储器总线方式， 数据緩存处理只需要一套电路， 不需运用很 大的 FIFO, 只用 64字节的乒乓 Buffer即可， 所以本发明的电路结构简单， 功耗也相对较低。
此外， 本发明采用事件表来调度矢量处理器的运行， 事件表由矢量处 理器或 ARM配置， 可以根据不同的通信模式配置不同的事件表， 实现了多 种通信模式调度的通用性， 硬件资源上能共用相同的事件表项， 实际应用 时， 事件表根据已配置的时刻产生相应的事件 tick即可触发矢量处理器运 行， 实现方法简单， 且能适用不同的通信模式。
本发明的基带射频接口对于不同通信模式的差别都由矢量处理器或上 层 ARM处理器来配置， 所以本案硬件具有极好的通用性和扩展性。 附图说明
图 1为本发明 SDR系统的结构示意图；
图 2为本发明基于 SDR的基带射频接口的结构示意图；
图 3为本发明基于 SDR的基带射频接口实施例的结构示意图； 图 4为本发明基带射频接口下行数据处理流程框图；
图 5为本发明基带射频接口上行数据处理流程框图；
图 6为本发明基带射频接口下行事件示意图；
图 7为本发明基带射频接口上行事件示意图。 具体实施方式
SDR可通过矢量处理器或多核 DSP两种方式实现， 下面仅以矢量处理 器为例对本发明进行描述。
本发明的基本思想是： 设置专用的总线与矢量处理器内部的数据存储 器进行通信， 并通过配置事件表来调度矢量处理器的运行。
其中， 所述专用的总线， 上下行各为 256bit位宽， 当然， 考虑到不同 通信模式中最大数据量的不同， 该值可适当减小； 所述事件表， 分为上行 事件表和下行事件表， 由矢量处理器或上层 ARM配置， 可根据不同的通信 模式配置不同的事件表， 从而实现了多种模式调度的通用性， 不同通信模 式共用相同的事件表项， 表项对应的内容不同。
本发明中， 所述通信模式， 以 LTE模式和 TD-SCDMA模式为例进行 阐述， 当然除了这两种通信模式外， 本发明还可应用于其它通信模式。
下面结合附图及具体实施例对本发明作进一步详细说明。
图 1为本发明 SDR系统的结构示意图，如图 1所示，该系统包括： ARM、 DDR, AXI交换矩阵、 矢量处理器、 RFC和基带射频接口； 其中，
所述矢量处理器， 可由 ARM通过 AXI交换矩阵配置， 配置接口为先 进的外围总线（Advanced Peripheral Bus, APB )接口； 所述矢量处理器与 AXI交换矩阵之间还设置有 AXI Master接口， 可通过该接口直接读写外围 的 DDR等存储器，矢量处理器中的 DMA控制器可通过 AXI Master接口在 外围存储器与矢量处理器内部的数据存储器之间进行数据搬运。 因为矢量 处理器设置有 AXI Master接口， 且 AXI交换矩阵是全互联的交换矩阵， 所 以矢量处理器也可以配置基带射频接口。
除基带射频接口外， 其它组成部分均为现有模块。
图 2为本发明基于 SDR的基带射频接口的结构示意图， 如图 2所示， 所述基带射频接口包括： 上行数据处理模块 21、 对应于不同通信模式的下 行数据处理模块 22、 上行事件表模块 23、 下行事件表模块 24、 配置寄存器 25、 选择器 26和通信模块 27; 其中，
所述上行数据处理模块 21 ,用于緩存和转换通信模块 27所发的上行数 据， 并将所得数据发送到 RFC;
所述对应于不同通信模式的下行数据处理模块 22, 用于转换和緩存从 选择器 26接收到的下行数据， 并在接收到通信模块 27的通知后， 将所述 下行数据经通信模块 27发送给矢量处理器；
所述上行事件表模块 23, 用于存储预先配置的上行事件表， 并根据已 配置的时刻产生定时脉沖 （tick )发送到矢量处理器；
所述下行事件表模块 24, 用于存储预先配置的下行事件表， 并根据已 配置的时刻产生 tick发送到矢量处理器；
所述配置寄存器 25, 用于存储由 ARM已配置的信息；
其中， 所述已配置的信息包括： 通信模式以及与通信模式对应的计数 器、 基准时钟、 帧定时脉沖以及数据有效信号等。
所述选择器 26,用于根据配置寄存器 25中存储的已配置的信息选择对 应通信模式的下行数据处理模块 22,并将从 RFC接收到的下行数据转发给 对应通信模式的下行数据处理模块 22; 所述通信模块 27, 用于向矢量处理器发出写请求， 并在收到回复后， 通知对应通信模式的下行数据处理模块 22, 将接收到的对应通信模式的下 行数据处理模块 22发来的下行数据发送给矢量处理器； 向矢量处理器发出 读请求， 并在请求被允许后， 将从矢量处理器读出的数据转发给上行数据 处理模块 21。
所述对应通信模式的下行数据处理模块 22, 可以有多个， 比如： 可以 有两个下行数据处理模块用于 LTE通信模式， 一个下行数据处理模块用于 TD-SCDMA通信模块。
所述配置寄存器 25, 还用于接收由 ARM通过 APB接口产生的数据有 效信号， 通过数据有效信号指示下行数据处理模块 22和上行数据处理模块 27何时开始处理数据。
图 3为本发明基于 SDR的基带射频接口实施例的结构示意图， 从图中 可以看出， 如图 3所示， 基带射频接口可适用于 LTE和 TD-SCDMA两种 通信模式。
其中， 计数器可以有 LTE和 TE-SCEMA两种通信模式的计数器， 比如 可以分别表示为： LTE通信模式的计数器 Lte_mrtr和 TD-SCDMA通信模式 的计数器 TD_mrtr分别表示两种通信模式的， mrtr为外部输入的计数值， 为 29bit宽。
对于 LTE模式有两路天线下行数据输入端 （rx ), 包括两组数据信号， 分别为 rxO和 rxl , rxO进一步分为 rx_i0[ll:0]和 rx_q0[ll:0]; rxl进一步分 为 rx_il[ll:0]和 rx_ql[ll:0]; 对于 LTE模式有单天线上行数据输出 （tx ), 即 tx_i[10:0]和 tx_q[10:0];
对于 TD-SCDMA模式，具有下行 rx和上行 tx各一路，分别为： rx_i[10:0] 和 rx_q[10:0] , 以及 tx_i[10:0]和 tx_q[10:0]。
通过图 3中所示的选择器根据 ARM处理器通过 APB接口在配置寄存 器中存储的配置情况， 选择 LTE模式、 或 TD-SCDMA模式的下行天线数 据输入端，例如：模式配置为 mode_sel=0时，表示选择 LTE模式； mode_sd=l 时， 表示选择 TD-SCDMA模式。 同时， 选择器还根据配置选择对应的计数 器，并选择选定模式的基准时钟 Td_clk或 Lte_clk作为基本工作时钟，选择 与选定模式对应的帧定时脉沖 rx_sf_tick和 tx_sf_tick ,以及对应的数据有效 信号 rx_valid; 而对于 TD-SCDMA模式， 其不存在帧定时脉沖 rx_sf_tick 和 tx_sf_tick, 也不存在数据有效信号 rx_valid。
这里， 由 ARM通过 APB接口配置所述配置寄存器产生数据有效信号 指示下行数据处理模块 rxO_data_proc和 rxl_data_proc , 以及上行数据处理 模块 tx_data_proc何时开始处理数据。对于不同的通信模式， 所述有效信号 可通用 ， 例如： 下行数据有效信号可为： rx_data_valid_start 和 rx_data_valid_end , 上行数据有效信号可为： tx_data_valid_start 和 tx_data_valid_end, 有效信号只在一帧或子帧中的有效数据的开始和结束位 置， 以帧或子帧边界为起点。
图 3 中下行事件表模块， 用于依据事件表的配置产生矢量处理器的下 行事件信号（ri_tu_rx_tick )和下行事件的类型（ ri_tu_rx_type )发送给矢量 处理器； 其中， ri_tu_rx_tick为一个时钟周期宽的脉沖， ri_tu_rx_type为 1 表示子帧事件， 为 0表示符号事件； 上行事件表模块， 用于依据事件表的 配置产生矢量处理器的上行事件信号 （ ti_tu_tx_tick ) 和上行事件的类型 ( ti_tu_tx_type )发送给矢量处理器； 其中， ri_tu_tx_tick为一个时钟周期宽 的脉沖， ri_tu_tx_type为 1表示子帧事件， 为 0表示符号事件； 通信模块， 执行上、 下行数据处理模块与矢量处理器间数据的传输， 并向矢量处理器 发出读、 写请求。
图 3中通信模块向矢量处理器发送请求（ri_dm_req ), 其中包括： 请求的类型 （ri_dm_wr ), 0表示读请求， 1表示写请求； 读写请求的地址（ ri_dm_addr[14:0] ); 写请求掩码 ( ri_dm_mask[7:0] ), 即读写 1次 256bits数据， 相当于 8个 32bits数据， 第 i bit=0, 即第 i个数 据不被写入 DM, 所有 bit均为 1时， 表示 8个 32bits数据允许写入； 均为 0时， 则表示 8个 32bits数据不允许写入 DM;
写入 DM的数据总线 （ ri_dm_wdata[255:0] ), 可以包含 256bit的数据； 读出 DM的数据总线（ri_dm_rdata[255:0] ), 可以包含 256bit的数据。 下面对本发明基于 SDR的基带射频接口的应用方法进行描述。
首先介绍本发明基带射频接口上行数据的处理方法、 及下行数据的处 理方法：
其中， 所述基带射频接口下行数据的处理方法如下：
基带射频接口将从 RFC接收到的天线基带下行数据转换后， 写入自身 内部緩沖， 向矢量处理器发出写请求， 并在写请求被回复后， 将緩沖中的 数据发送给矢量处理器；
具体为： 基带射频接口基于 RFC的基本时钟， 并根据已配置的采样间 隔从 RFC 采样一个数据， 采样所得的数据经定点到浮点转换 （Fixed to Flating-point )之后， 存入基带射频接口的下行数据处理模块， 即乒乓緩沖 器（Buffer ); 数据存满下行数据处理模块中的乒乓 Buffer两个緩存中的任 意一个后，向矢量处理器发出写请求，并在写请求被矢量处理器回复后， 将 緩沖中的天线基带下行数据发送给矢量处理器。
其中， 所述存入基带射频接口的下行数据处理模块， 是基于通信模式 的基带频率； 所述发出写请求， 要求将下行数据写入矢量处理器的这部分 电路采用与矢量处理器相同的高频工作时钟， 从而可保证快速将緩沖中的 下行数据发出； 所述采样间隔， 可以根据不同信道带宽以及不同通信协议 模式配置， 由 ARM通过 APB接口配置于配置寄存器中， 例如： 可配置两 个、 四个、 八个或十六个时钟周期。 所述基带射频接口上行数据的处理方法如下：
基带射频接口向矢量处理器发出读请求， 在读请求被允许后， 从矢量 处理器读出数据， 并存储在自身内部緩沖中， 再经转换后将緩沖中的上行 数据发送到 RFC;
具体为： 基带射频接口在上行帧定时时， 向矢量处理器发出读请求， 在读请求被允许后， 经矢量处理器读取数据， 每次读取 256bits数据， 即每 次读取的数据存满上行数据处理模块中的乒乓 Buffer两个緩存中的任意一 个緩存， 并将读取的上行数据存储在基带射频接口的乒乓 Buffer两个緩存 中的任意一个； 基带射频接口分八次取出乒乓 Buffer中的数据， 进行 Fixed to Flating-point后， 根据 RFC给出的定时信息将数据发送到 RFC。
其中， 所述发出读请求， 要求从矢量处理器读出数据的部分电路采用 与矢量处理器相同的高频时钟； 所述将数据发送到 RFC, 采用通信模式基 带工作频率时钟。
本发明中， 基带射频接口向矢量处理器发出的读请求或写请求都是具 有最高优先级的， 可以直接透传， 所以数据写入矢量处理器以及从矢量处 理器读出数据的路径延时是固定的， 可保证 RFC的严格定时要求。 其中， 本发明的矢量处理器中预先设定读、 写请求的优先级为最高， 因此不会被 其它任何对于矢量处理器中的数据读或写的请求阻塞。
此外， 下行数据的采样定时或上行数据的发送定时都由 RFC给出的数 据帧定时以及数据有效信号控制， 当然， 数据帧定时以及数据有效信号也 可通过 ARM处理器来配置基带射频接口的寄存器，使基带射频接口得到这 些信息。
下面介绍本发明基带射频接口通过事件表调度矢量处理器的方法， 如 下：
预先配置上行、 下行两个事件表存储于基带射频接口中； 事件表根据 已配置的时刻产生 tick发送给矢量处理器， 当矢量处理器确定事件 FIFO不 为空， 且矢量处理器处于空闲状态时， 启动矢量处理器；
具体为： 矢量处理器或上层 ARM 处理器预先配置基带射频接口中的 上、 下行事件表开始的帧定时， 其可以与数据帧定时相同也可以不同， 可 根据实际需要配置。 一般情况下， 下行事件表开始的帧定时滞后于数据子 帧边界一个符号， 上行事件表开始的帧定时则提前两到三个符号， 因为需 要一定时间来处理需发送的上行数据。
事件表中的事件都在事件表的帧中产生， 每到帧头自动在相应时刻重 新产生事件表中定义的事件 tick, 发送到矢量处理器； 之后， 矢量处理器执 行 FIFO操作， 确定事件 FIFO不为空， 且矢量处理器处于空闲状态时， 矢 量处理器自动启动。
其中， 所述矢量处理器执行 FIFO操作， 具体为： 矢量处理器的定时脉 沖单元（ Tick Unit )执行 FIFO操作， 一般包括上行和下行共 2个 FIFO, FIFO中的每行内容为事件的类型， 为： 帧事件或符号事件。
这里， 矢量处理器自动启动， 为已有技术， 可以是： 由矢量处理器中 已有时钟控制模块启动 , 时钟控制模块控制矢量处理器各部分的时钟开关 , 设置矢量处理器的启动信号， 所述启动信号通常为一个寄存器， 设置为 1 则维持一个时钟周期， 即产生一个启动脉沖启动矢量处理器。 矢量处理器 启动后转到 pc=0处执行代码， 弹出 Tick Unit中的事件， 查询上次执行代码 时设置的状态寄存器， 并跳转到相应的位置处开始执行。 通常， 矢量处理 器上电第一次执行过程是： 由 ARM配置矢量处理器中的 DMA控制器， 启 动 DMA控制器将矢量处理器需要执行的程序代码从 DDR搬运到矢量处理 器的内部程序存储器中， 之后配置时钟控制模块启动矢量处理器。 矢量处 理器程序启动后，会弹出存储在 Tick Unit FIFO中的事件， 并根据事件表项 的内容进行不同的处理， 例如： 上行某符号数据的处理或下行某符号数据 的处理。 矢量处理器也可以根据当前处理的结果， 决定是否删除 Tick Unit FIFO中剩余的事件表项， 以减少矢量处理器不必要的启动， 减少功耗， 这 在通信系统中根据前期解码的结果判断后续是否还需要解码操作等场景中 很有用处。 可见， 通过事件表的配置可以灵活地调度矢量处理器进行通信 的物理层功能处理。
下面结合具体实施例对本发明基带射频接口的应用进行详细描述。 实施例一， 图 4为本发明基带射频接口下行数据处理流程框图，如图 4 所示， 包括：
基带射频接口基于 RFC的基本时钟， 并根据已配置的采样间隔采样数 据， 如每个时钟周期、 或两个、 四个、 八个或十六个时钟周期等采样一个 数据， 采样数据通过 Fixed to Flating-point之后存入下行数据处理模块中的 乒乓 Buffer;
当下行数据处理模块中的任意一个乒乓 Buffer存满 8 个数据， 即 256bits, 也就是存满图 4中的緩存 0 ( BufO )或緩存 1 ( Bufl )后， 通过通 信模块向矢量处理器发出写请求； ri_dm_arb即为通信模块将写请求发送到 矢量处理器； Read_Sd表示从下行数据处理模块中的乒乓 Buffer 中输出 256bits数据到矢量处理器。
图 4中 Write_Ptr表示写入乒乓 Buffer的地址， 以 32bits的数据， 即以 一对 iq数据为单位， Write_Ptr[3:0]为 4bit宽， 表示 0 ~ 15个 32bits数据， 共将两个 256bits, 即共十六个 32bits数据写入乒乓 Buffer;
这里， 所述写请求比本发明所述的读请求优先级低， 因为 RFC对发送 上行数据的延时要求更严格。 其中， 所述乒乓 Buffer为： 将天线数据， 即 下行数据写入 BufO或 Bufl的同时， 基带射频接口能将 Bufl或 BufO中的 数据写入矢量处理器， 因此可提高基带射频接口传输数据的效率。
本发明中， 下行数据处理模块中的乒乓 Buffer中的两个緩存是交替使 用的， 当收到的 8对 iq数据写满其中一个， 如 BufO时， 基带射频接口则向 矢量处理器中发出写请求， 将 BufO中的数据写入矢量处理器中的 DM; 同 时， Bufl开始接收 RFC的下行 iq数据。
实施例二， 图 5为本发明基带射频接口上行数据处理流程框图， 如图 5 所示， 在上行帧定时下， 基带射频接口向矢量处理器发出读请求， 每次读 到 256bits数据后， 存入乒乓 Buffer中的 BufO或 Bufl , 之后分八次取出緩 存中的数据进行 Flating-point To Fixed后， 根据 RFC给的定时信息将数据 发送到 RFC。
图 5中所述 Write_Buf_sel表示选择将上行数据写入乒乓 buffer的哪个 緩存中， 如 0表示写入緩存 BufO, 1表示写入緩存 Bufl ; 所述 Read_Ptr表 示从乒乓 buffer中取出 0 ~ 15个 32bits数据发送到 RFC,所述 Read_Ptr[3:0] 为 4bit宽，表示 0 ~ 15个 32bits数据， 即 16个 32bits数据； 所述 txjdata 11 和 tx_qdata 11表示发送到 RFC的是 libit宽的 i数据和 libit宽的 q数据。
这里，所述乒乓 Buffer为：将从矢量处理器 DM中读出的数据写入 BufO 或 Bufl的同时，基带射频接口能将 Bufl或 BufO中的数据发送到外部 RFC , 因此可提高基带射频接口传输数据的效率。
实施例三， 图 6为本发明基带射频接口下行事件示意图， 以 LTE模式 为例， 如图 6所示， 其上半部分的两个箭头表示帧定时， 下半部分为事件 表产生的事件时刻示意图。 LTE模式的普通（normal )模式下， 两个子帧事 件之间一般产生 13个 symbol事件； 扩展（ Extend )模式下， 两个子帧事件 之间一般产生 11个 symbol事件。 事件定时比帧定时滞后大约 lsymbol, 即 每个事件时刻启动矢量处理器， 由矢量处理器处理接收到的天线数据或其 它任务。
图 6 中所述 hw_rx_sf 表示硬件下行的子帧边界； 所述 SymO/event_sf 表示第 0个符号的结束位置以及我们定义的事件表的子帧边界， 因为下行 过程中需先接收 1个符号 iq数据后再进行处理， 所以事件表的子帧边界滞 后于下行物理子帧边界 1个符号。
下面以 LTE模式的下行事件表为例介绍事件表的配置过程。
首先需要配置事件表开始的帧定时， 可以与数据帧定时相同也可以不 同， 事件表中的事件都在事件表的帧中产生， 每到帧头自动在相应时刻重 新产生事件表中定义的事件 tick,发送到 Tick Unit。事件 tick的周期为帧周 期： LTE模式对应 1ms的子帧周期； TD-SCDMA模式对应 5ms的帧周期。 事件表的具体配置如下表：
Figure imgf000017_0001
表 1
且 己置 effects_event_num[4： 0] =2; total_event_num[5 :0] = 13。
其中， 所述 RX, 表示该事件表为下行事件表， 当然， TX则对应上行 事件表； 所述 Event 0、 Event 1、 ...Event 15用于标识各事件； 所述 Times 表示事件重复的次数； 所述 Event inc表示事件计数器； 所述 arbitrary表示 任意值。
此外， 有效事件数 effects_event_num[4:0] =2, 则表示有 2个有效事件， 即 Event 0和 Event 1有效； 需要产生的事件总数 total_event_num[5:0] = 13 , 则表示总共需产生 13个事件。
这里， 图 6 中所示符号 0 ( symO ) 由硬件在检测到配置事件表帧定时 脉沖时， 已经产生作为子帧的 tick发送给 Tick Unit , 所以不需要产生 symO tick, 只需要产生 syml ~ syml3即可， 包括子帧 tick, 基带射频接口共发给
Tick Unitl4个 tick。 其中， 所述 symO表示第 0个符号 symbol的开始边界， 在 LTE模式中， 一个子帧有 12或 14个符号， 1个符号有 2560、 或 2192、 或 2208对 iq数据。
实施例四， 图 7为本发明基带射频接口上行事件示意图， 如图 7所示， 其上半部分的两个箭头表示帧定时， 下半部分为事件表产生的事件时刻示 意图。 与下行事件表的区别在于， 上行事件定时比帧定时提前 2 ~ 3 个 symbol, 这是因为上行过程基带射频接口需要处理完需要发送的数据之后， 再将数据发送到 RFC。
其中， 所述 Warmup sf为 warmup subframe, 表示矢量处理器软件处理 的子帧边界， 因为上行过程中需矢量处理器的软件先处理相应的数据后， 才能在上行物理的子帧边界开始发送数据到 RFC, 所以此 Warmup sf 比物 理的子帧边界提前几个符号， 一个子帧一般对应 14个符号或 12个符号。
综上所述， 本发明考虑 LTE和 TD-SCDMA两种通信模式， 针对性强， 采用最简单的存储器总线方式， 数据緩存处理只需要一套电路， 不需运用 4艮大的 FIFO, 只用 64字节的乒乓 Buffer即可， 所以本发明的电路结构简 单， 功耗也相对较低。 此外， 本发明采用事件表的方式调度矢量处理器， 事件表由上层 ARM处理器或矢量处理器配置，事件表产生脉沖存入矢量处 理器内部的 Tick Unit的 FIFO中， 由 CCM根据 FIFO的非空状态启动矢量 处理器。
以上所述， 仅为本发明的较佳实施例而已， 并非用于限定本发明的保 护范围。

Claims

权利要求书
1、 一种基于软件无线电 SDR 的基带射频接口， 其特征在于， 包括： 上行数据处理模块、 对应于不同通信模式的下行数据处理模块、 上行事件 表模块、 下行事件表模块、 配置寄存器、 选择器和通信模块； 其中，
所述上行数据处理模块， 用于緩存和转换通信模块所发的上行数据， 并将所得数据发送到射频控制器 RFC;
所述对应于不同通信模式的下行数据处理模块， 用于转换和緩存从选 择器接收到的下行数据， 并在接收到通信模块的通知后， 将所述下行数据 经通信模块发送给矢量处理器；
所述上行事件表模块， 用于存储预先配置的上行事件表， 并根据已配 置的时刻产生定时脉沖 tick发送到矢量处理器；
所述下行事件表模块， 用于存储预先配置的下行事件表， 并根据已配 置的时刻产生 tick发送到矢量处理器；
所述配置寄存器， 用于存储由嵌入式开发的微处理器 ARM 配置的信 所述选择器， 用于根据配置寄存器中存储的配置的信息选择对应通信 模式的下行数据处理模块， 并将从 RFC接收到的下行数据转发给对应通信 模式的下行数据处理模块；
所述通信模块， 用于向矢量处理器发出写请求， 并在收到回复后， 通 知下行数据处理模块； 向矢量处理器发出读请求， 并在请求被允许后， 将 从矢量处理器读出的数据转发给上行数据处理模块。
2、 根据权利要求 1所述的基于 SDR的基带射频接口， 其特征在于， 所述上行事件表和下行事件表， 由矢量处理器或上层 ARM配置； 对于不同 的通信模式， 上行事件表和下行事件表的表项相同， 表项对应的内容不同。
3、 根据权利要求 1或 2所述的基于 SDR的基带射频接口， 其特征在 于，所述通信模式包括：长期演进 LTE模式和时分同步码分多址 TD-SCDMA 模式。
4、 根据权利要求 3所述的基于 SDR的基带射频接口， 其特征在于， 所述通信模式为 LTE模式时， 所述下行数据处理模块设有两路下行数据输 入端； 所述通信模式为 TD-SCDMA模式时， 所述下行数据处理模块设有一 路下行数据输入端。
5、 一种基于 SDR的基带射频接口下行数据的处理方法， 其特征在于， 该方法包括：
将从 RFC接收到的天线基带下行数据转换后， 写入自身内部緩沖， 向 矢量处理器发出写请求， 并在写请求被回复后， 将緩沖中的数据发送给矢 量处理器。
6、 根据权利要求 5所述的基于 SDR的基带射频接口下行数据的处理 方法， 其特征在于， 该方法为：
基带射频接口基于 RFC的基本时钟， 并根据已配置的采样间隔从 RFC 采样一个数据， 采样所得的数据经定点到浮点转换之后， 存入基带射频接 口的内部緩沖， 即乒乓緩沖器 Buffer; 数据存满乒乓 Buffer两个緩存中的 任一个后， 向矢量处理器发出写请求， 并在写请求被矢量处理器回复后， 将緩沖中的天线基带下行数据发送给矢量处理器。
7、 一种基于 SDR的基带射频接口上行数据的处理方法， 其特征在于， 该方法包括：
向矢量处理器发出读请求， 在读请求被允许后， 从矢量处理器读出数 据， 并存储在自身内部緩沖中， 再经转换后将緩沖中的上行数据发送到
8、 根据权利要求 7所述的基于 SDR的基带射频接口下行数据的处理 方法， 其特征在于， 该方法为： 基带射频接口在上行帧定时时， 向矢量处理器发出读请求， 在读请求 被允许后， 读取矢量处理器中的数据， 每次读取 256bits数据， 并将读取的 上行数据存储在乒乓 Buffer两个緩存中的任一个； 基带射频接口分八次取 出乒乓 Buffer中緩存的数据， 并进行浮点到定点的转换后， 根据 RFC给出 的定时信息将数据发送到 RFC。
9、 一种基于 SDR的基带射频接口通过事件表调度矢量处理器的方法， 其特征在于， 预先配置上行、 下行两个事件表存储于基带射频接口中； 该 方法还包括： 事件表根据已配置的时刻产生 tick发送到矢量处理器， 启动 矢量处理器。
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