CN105760922B

CN105760922B - 射频接口控制的方法和数字射频接口控制器

Info

Publication number: CN105760922B
Application number: CN201410790467.0A
Authority: CN
Inventors: 赵沧波
Original assignee: Leadcore Technology Co Ltd
Current assignee: Leadcore Technology Co Ltd
Priority date: 2014-12-17
Filing date: 2014-12-17
Publication date: 2018-12-21
Anticipated expiration: 2034-12-17
Also published as: CN105760922A

Abstract

本发明涉及无线通讯终端，公开了一种射频接口控制的方法和数字射频接口控制器。本发明中，预先在数字射频接口控制器中的寄存器组和控制逻辑信道处理单元之间增加至少一个控制逻辑信道缓存，并且将该控制逻辑信道缓存配置为先入先出队列，寄存器组在将逻辑信道的配置转换为逻辑信道帧后，将逻辑信道帧传输至所述控制逻辑信道缓存，所述控制逻辑信道处理单元从所述控制逻辑信道缓存中读取所述逻辑信道帧，其中，所述控制逻辑信道处理单元在每处理完一个逻辑信道帧后，从配置为先入先出队列的控制逻辑信道缓存中，读取下一个逻辑信道帧。使得射频接口控制技术的使用更加灵活，可以解决在频分双工(FDD：Frequency Division Duplexing)制式下，射频接口逻辑信道帧之间由于时间上冲突导致的坏帧问题。

Description

射频接口控制的方法和数字射频接口控制器

技术领域

本发明涉及通信领域，特别涉及对数字射频接口的控制技术。

背景技术

在移动通信系统中，射频(Radio Frequency，简称“RF”)芯片和基带(BB：Baseband)芯片通过RF接口(RF Interface)连接。目前的多模系统，考虑到RF接口连接简单、各模式能够复用，以及不同的芯片厂家便于互联等因素，采用了一种通用的接口——数字射频(DigRF)v4标准接口。

图1是现有的基带芯片和射频芯片通过DigRF v4连接的示意图，BBIC(基带芯片)和RFIC(射频芯片)各有一个DigRF v4的接口，BB侧是主(Master)接口，RF侧是从(Slave)接口。接口由两个方向上的差分信号线连接，分成Tx sublink和Rx sublink，为方便表述，每条sublink上只有一对差分信号线，也就是只有一个通道(Lane)，多通道的原理类似，在此不再赘述。由于BB和RF内部的通道的处理原理类似，本申请以基带芯片为例进行说明。在BB芯片中，DigRF v4的Master控制器分成两个部分，一部分是控制器模块，主要负责DigRF v4协议层部分的实现，一部分是物理层(PHY)。与DigRF v4 Master相连的是射频控制器(RFC)模块，可以时间上精确控制DigRF v4的控制指令和数据流向。RFC内部有多个时序处理器(Timing Sequencer)，可以并行触发指令和数据到DigRF v4 Controller模块。

图2是基带芯片内部射频接口控制器和DigRF v4接口模块的Tx通道的示意图。由于Rx通道的基本原理和Tx类似，在文中为了描述简单，没有体现Rx通道部分。RFC是基带芯片内的专用执行RF时序控制和相关的操作模块，RFC的核心是时序处理模块内的多个序列器Sequencer，每个序列器就是一个独立的可执行的逻辑单元，RFC中的多个Sequencer可以并行执行，可同时对DigRF v4接口进行指令和数据的交互。RFC的多个Sequencer通过DATA_BUS(数据总线)和CTL_BUS(控制总线)和DigRF v4接口交互，其中前者承载数据内容，后者传输控制相关内容，以及对DigRF v4的寄存器配置的访问。由于多个Sequencer会同时触发不同的CLC(逻辑信道的配置)，CLC在接口总线上传输到DigRF v4控制器模块内的寄存器组(Register Bank)中。寄存器组会生成CLC的配置数据信息到控制逻辑信道处理单元(CLChandler)。

然而，由于控制逻辑信道处理单元的处理会有一定的时延，当连续的两个逻辑信道帧到达控制逻辑信道处理单元，并且这两个逻辑信道帧的到达时间间隔很短的情况下，前一个逻辑信道帧在控制逻辑信道处理单元中可能还没有完全处理完成，此时后一个逻辑信道帧就会覆盖前一个逻辑信道帧，导致前一个CLC坏帧。

具体地说，由于在多模系统中，尤其频分双工(Frequency Division Duplexing，简称“FDD”)模式下，会存在多个序列器同时触发控制指令和数据到DigRF v4 Controller模块的场景，具体如下：

1.FDD模式下，收发操作并行存在，收发信机的配置指令CLC会在一定的场景下冲突。

2.两个CLC帧(即逻辑信道帧)的间隔时间足够控制逻辑信道处理单元完成处理，但是第一个CLC帧被DLC或者其他的CLC延迟，导致两个CLC在控制逻辑信道处理单元部分冲突。

因此，本发明的发明人发现，在上述这些场景下，多个CLC帧的冲突会导致了CLC的坏帧或者丢帧等现象。

发明内容

本发明的目的在于提供一种射频接口控制的方法和数字射频接口控制器，以解决CLC帧之间由于时间上冲突导致的坏帧问题。

为解决上述技术问题，本发明的实施方式提供了一种射频接口控制的方法，包含以下步骤：

A.预先在数字射频接口控制器中的寄存器组和控制逻辑信道处理单元之间增加至少一个控制逻辑信道缓存，并且将该控制逻辑信道缓存配置为先入先出队列；

B.寄存器组在将逻辑信道的配置转换为逻辑信道帧后，将逻辑信道帧传输至所述控制逻辑信道缓存，所述控制逻辑信道处理单元从所述控制逻辑信道缓存中读取所述逻辑信道帧，其中，所述控制逻辑信道处理单元在每处理完一个逻辑信道帧后，从配置为先入先出队列的控制逻辑信道缓存中，读取下一个逻辑信道帧。

本发明的实施方式还提供了一种数字射频接口控制器，该数字射频接口控制器包含：寄存器组、控制逻辑信道处理单元、至少一个控制逻辑信道缓存；所述控制逻辑信道缓存位于所述寄存器组与所述控制逻辑信道处理单元之间，并且，该控制逻辑信道缓存配置为先入先出队列；

所述寄存器组用于将逻辑信道的配置转换为逻辑信道帧，并传输至所述控制逻辑信道缓存；

所述控制逻辑信道处理单元用于从所述控制逻辑信道缓存中读取所述逻辑信道帧，其中，所述控制逻辑信道处理单元在每处理完一个逻辑信道帧后，从配置为先入先出队列的控制逻辑信道缓存中，读取下一个逻辑信道帧。

本发明实施方式相对于现有技术而言，可以将到达控制逻辑信道处理单元的大量逻辑信道帧进行缓存排序，从而达到控制所述逻辑信道帧有序进入该控制逻辑信道处理单元的目的，在现有方案上，修改非常有限的前提下，有效解决多模通信系统射频接口指令冲突的问题，特别是可以解决在频分双工(FDD)制式下，射频接口逻辑信道帧之间由于时间上冲突导致的坏帧问题。

另外，在步骤A中，在数字射频接口控制器中的寄存器组和控制逻辑信道处理单元之间增加的控制逻辑信道缓存的个数大于或等于2。当控制逻辑信道缓存的个数大于或等于2时，使得在寄存器组与控制逻辑信道处理单元之间可以缓存更多的逻辑信道帧，进一步避免发生帧与帧之间的冲突和坏帧现象。

另外，所述先入先出队列的深度根据频分双工制式下的网络负荷配置。当网络负荷较大时，可以将该先入先出队列配置成较深的深度，以承载更多的网络任务，从而保证网络的畅通和网络传输的可靠性。

另外，在所述步骤A中，还包含以下步骤：为各所述控制逻辑信道缓存设置各自的优先级，当各个控制逻辑信道缓存具备自己的优先级时，控制逻辑信道处理单元可以优先从优先级高的控制逻辑信道缓存中读取所述逻辑信道帧，以满足对不同重要紧急程度的逻辑信道帧的调用。

另外，所述控制逻辑信道缓存的个数根据逻辑信道帧的类型设定；每个所述控制逻辑信道缓存分别对应一种逻辑信道帧的类型，设置不同类型的控制逻辑信道缓存可以对逻辑信道帧的类型进行分门别类，便于逻辑信道帧的识别和调取。

另外，所述控制逻辑信道缓存的个数根据对射频控制器的控制用途设定；每个所述控制逻辑信道缓存分别对应一种用途。设置不同用途的控制逻辑信道缓存可以对逻辑信道帧的用途进行分门别类，便于逻辑信道帧的识别和调取。

附图说明

图1是现有技术中的基带芯片和射频芯片通过DigRF v4连接的示意图；

图2是现有技术中基带芯片内部射频接口控制器和DigRF v4接口模块的Tx通道的示意图；

图3是根据本发明第一实施方式的射频接口控制的方法流程图；

图4是根据本发明第一实施方式中的基带芯片内部结构示意图；

图5是根据本发明第二实施方式中的基带芯片内部结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施方式中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保护的技术方案。

本发明的第一实施方式涉及一种射频接口控制的方法，该方法可以将到达所述控制逻辑信道处理单元的大量逻辑信道帧进行缓存排序，从而达到控制所述逻辑信道帧有序进入该控制逻辑信道处理单元的目的，在现有方案上，修改非常有限的前提下，有效解决多模通信系统射频接口指令冲突的问题，特别是可以解决在频分双工(FDD：FrequencyDivision Duplexing)制式下，射频接口逻辑信道帧之间由于时间上冲突导致的坏帧问题。本实施方式的具体流程如图3所示。

步骤301，预先在数字射频接口控制器中的寄存器组和控制逻辑信道处理单元之间增加一个控制逻辑信道缓存。并且将该控制逻辑信道缓存配置为先入先出队列(FirstInput First Output，简称“FIFO”)具体地说，本实施方式的射频接口控制的方法应用在如图4所示的BBIC中，将配置为先入先出队列的控制逻辑信道缓存，增设在数字射频接口控制器中的寄存器组和控制逻辑信道处理单元之间。

需要说明的是，配置的先入先出(FIFO)队列的深度可以根据系统的需要配置，比如说，在一般情况下，将FIFO的深度设置为2，在系统特别繁忙的情况下，将FIFO的深度设置为4。当第一帧传送到该FIFO队列中时会被储藏进深度为2的位置处，接下来传送来的帧会被储藏进深度为1的位置处，在对该FIFO队列进行读取操作时，也是先读取深度为2的位置处的数据。

接着，步骤302，寄存器组在将逻辑信道的配置转换为逻辑信道帧(CLC帧)后，寄存器组将逻辑信道帧传输至所述控制逻辑信道缓存。比如说，FIFO的深度为2，则当第一帧传送到该FIFO队列中时会被储藏进深度为2的位置处，接下来传送来的帧会被储藏进深度为1的位置处，在对该FIFO队列进行读取操作时，也是先读取深度为2的位置处的CLC。

在步骤303中，寄存器组将逻辑信道帧传输至控制逻辑信道缓存后，控制逻辑信道处理单元从控制逻辑信道缓存中读取逻辑信道帧CLC，其中当该控制逻辑信道处理单元处理完一逻辑信道帧后，会读取先进先出队列配置中的新的逻辑信道帧CLC。也就是说，待控制逻辑信道处理单元完成一次CLC处理后，控制逻辑信道处理单元会自动读取FIFO中的配置信息。

由此可见，如果配置的FIFO的深度为2，那么可以保证连续的两帧CLC不丢失或者坏帧，若FIFO深度为4，那么可以保证连续4帧配置的正常传输。在实际应用中，当不同的序列器在时间较短内触发多个CLC帧到DigRF v4接口，在接口上会串行传输，那么会导致后续的指令有一定的延迟，此延迟需要在系统设计的时候考虑。在DigRF v4规范中，定义了一种CLC配置，其延迟有严格的要求，故其在硬件设计的时候此CLC不经过普通的CLC通道，而是经过了一个专用的通道，此CLC其可以嵌套在普通CLC或者DLC帧中间来传输。

不难发现，在本实施方式中，由于CLC在进入控制逻辑信道处理单元进行处理之前，需要以先入先出的方式进入控制逻辑信道缓存，控制逻辑信道处理单元完成一次CLC处理后，再自动读取FIFO中的CLC，从而可使得到达控制逻辑信道处理单元的大量逻辑信道帧进行缓存排序，从而达到控制所述逻辑信道帧有序进入该控制逻辑信道处理单元的目的，在现有方案上，修改非常有限的前提下，有效解决多模通信系统射频接口指令冲突的问题，特别是可以解决在频分双工(FDD：Frequency Division Duplexing)制式下，射频接口逻辑信道帧之间由于时间上冲突导致的坏帧问题。

本发明的第二实施方式涉及一种射频接口控制的方法，本实施方式在第一实施方式的基础上做了进一步改进，主要改进之处在于，在第一实施方式中预先在数字射频接口控制器中的寄存器组和控制逻辑信道处理单元之间增加一个控制逻辑信道缓存。而在本实施方式中，在数字射频接口控制器中的寄存器组和控制逻辑信道处理单元之间，增加多个控制逻辑信道缓存，如图5所示，使得在寄存器组与控制逻辑信道处理单元之间可以缓存更多的逻辑信道帧，进一步避免发生帧与帧之间的冲突和坏帧现象。

具体地说，控制逻辑信道缓存的个数可根据逻辑信道帧的类型设定；每个控制逻辑信道缓存分别对应一种逻辑信道帧的类型。寄存器组将不同用途的逻辑信道帧发送到不同的控制逻辑信道缓存中。通过设置不同类型的控制逻辑信道缓存可以对逻辑信道帧的类型进行分门别类，便于逻辑信道帧的识别和调取。或者，控制逻辑信道缓存的个数根据对射频控制器的控制用途设定；每个控制逻辑信道缓存分别对应一种用途，寄存器组将不同类型的逻辑信道帧发送到相应的控制逻辑信道缓存中。通过设置不同用途的控制逻辑信道缓存，可以对逻辑信道帧的用途进行分门别类，便于逻辑信道帧的识别和调取。

本发明的第三实施方式涉及一种射频接口控制的方法，本实施方式在第二实施方式的基础上做了进一步改进，如图4所示，主要改进之处在于，在本实施方式中，为各所述控制逻辑信道缓存设置各自的优先级。控制逻辑信道处理单元优先从优先级高的所述控制逻辑信道缓存中读取所述逻辑信道帧。以满足对不同重要紧急程度的逻辑信道帧的调用。

比如说，如图5所示，将控制逻辑信道缓存0的配置为第一优先级，将控制逻辑信道缓存1的配置为第二优先级，将控制逻辑信道缓存2的配置为第三优先级，为各控制逻辑信道缓存设置的优先级，由用户自定义设置，如第一优先级高于第二优先级，第二优先级高于第三优先级。控制逻辑信道处理单元将优先从控制逻辑信道缓存0中读取CLC。

上面各种方法的步骤划分，只是为了描述清楚，实现时可以合并为一个步骤或者对某些步骤进行拆分，分解为多个步骤，只要包含相同的逻辑关系，都在本专利的保护范围内；对算法中或者流程中添加无关紧要的修改或者引入无关紧要的设计，但不改变其算法和流程的核心设计都在该专利的保护范围内。

本发明的第四实施方式涉及一种数字射频接口控制器，包含：寄存器组、控制逻辑信道处理单元、至少一个控制逻辑信道缓存；控制逻辑信道缓存位于所述寄存器组与所述控制逻辑信道处理单元之间，并且，该控制逻辑信道缓存配置为先入先出队列。

具体地说，寄存器组用于将逻辑信道的配置转换为逻辑信道帧，并传输至所述控制逻辑信道缓存。控制逻辑信道处理单元用于从所述控制逻辑信道缓存中读取所述逻辑信道帧，其中，所述控制逻辑信道处理单元在每处理完一个逻辑信道帧后，从配置为先入先出队列的控制逻辑信道缓存中，读取下一个逻辑信道帧。

不难发现，本实施方式为与第一实施方式相对应的装置实施例，本实施方式可与第一实施方式互相配合实施。第一实施方式中提到的相关技术细节在本实施方式中依然有效，为了减少重复，这里不再赘述。相应地，本实施方式中提到的相关技术细节也可应用在第一实施方式中。

本发明的第五实施方式涉及一种数字射频接口控制器，本实施方式在第四实施方式的基础上做了进一步改进，主要改进之处在于：在本实施方式中，控制逻辑信道缓存的个数大于或等于2。

在本实施方式中，控制逻辑信道缓存的个数根据逻辑信道帧的类型设定；每个所述控制逻辑信道缓存分别对应一种逻辑信道帧的类型。

或者，控制逻辑信道缓存的个数根据对射频控制器的控制用途设定；每个所述控制逻辑信道缓存分别对应一种用途。

由于第二实施方式与本实施方式相互对应，因此本实施方式可与第二实施方式互相配合实施。第二实施方式中提到的相关技术细节在本实施方式中依然有效，在第二实施方式中所能达到的技术效果在本实施方式中也同样可以实现，为了减少重复，这里不再赘述。相应地，本实施方式中提到的相关技术细节也可应用在第二实施方式中。

本发明的第六实施方式涉及一种数字射频接口控制器，本实施方式在第五实施方式的基础上做了进一步改进，主要改进之处在于：各控制逻辑信道缓存分别设置有优先级，控制逻辑信道处理单元在从控制逻辑信道缓存中读取逻辑信道帧时，优先从优先级高的控制逻辑信道缓存中读取逻辑信道帧。

本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

Claims

1.一种射频接口控制的方法，其特征在于，包含以下步骤：

2.根据权利要求1所述的射频接口控制的方法，其特征在于，在所述步骤A中，在数字射频接口控制器中的寄存器组和控制逻辑信道处理单元之间增加的控制逻辑信道缓存的个数大于或等于2。

3.根据权利要求1所述的射频接口控制的方法，其特征在于，所述先入先出队列的深度根据频分双工制式下的网络负荷配置。

4.根据权利要求2所述的射频接口控制的方法，其特征在于，在所述步骤A中，还包含以下步骤：

为各所述控制逻辑信道缓存设置各自的优先级；

在所述步骤B中，所述控制逻辑信道处理单元优先从优先级高的所述控制逻辑信道缓存中读取所述逻辑信道帧。

5.根据权利要求2所述的射频接口控制的方法，其特征在于，所述控制逻辑信道缓存的个数根据逻辑信道帧的类型设定；每个所述控制逻辑信道缓存分别对应一种逻辑信道帧的类型。

6.根据权利要求2所述的射频接口控制的方法，其特征在于，所述控制逻辑信道缓存的个数根据对射频控制器的控制用途设定；每个所述控制逻辑信道缓存分别对应一种用途。

7.根据权利要求4所述的射频接口控制的方法，其特征在于，所述为各控制逻辑信道缓存设置的优先级，由用户自定义设置。

8.一种数字射频接口控制器，其特征在于，包含：寄存器组、控制逻辑信道处理单元、至少一个控制逻辑信道缓存；所述控制逻辑信道缓存位于所述寄存器组与所述控制逻辑信道处理单元之间，并且，该控制逻辑信道缓存配置为先入先出队列；

9.根据权利要求8所述的数字射频接口控制器，其特征在于，所述控制逻辑信道缓存的个数大于或等于2。

10.根据权利要求9所述的数字射频接口控制器，其特征在于，所述控制逻辑信道缓存的个数根据逻辑信道帧的类型设定；每个所述控制逻辑信道缓存分别对应一种逻辑信道帧的类型。

11.根据权利要求9所述的数字射频接口控制器，其特征在于，所述控制逻辑信道缓存的个数根据对射频控制器的控制用途设定；每个所述控制逻辑信道缓存分别对应一种用途。

12.根据权利要求9所述的数字射频接口控制器，其特征在于，各所述控制逻辑信道缓存分别设置有优先级；

所述控制逻辑信道处理单元在从所述控制逻辑信道缓存中读取所述逻辑信道帧时，优先从优先级高的所述控制逻辑信道缓存中读取所述逻辑信道帧。