CN109286597A - 一种基带芯片 - Google Patents

一种基带芯片 Download PDF

Info

Publication number
CN109286597A
CN109286597A CN201710593575.2A CN201710593575A CN109286597A CN 109286597 A CN109286597 A CN 109286597A CN 201710593575 A CN201710593575 A CN 201710593575A CN 109286597 A CN109286597 A CN 109286597A
Authority
CN
China
Prior art keywords
bus
subsystem
module
interface
physical layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710593575.2A
Other languages
English (en)
Inventor
孙刚
张秀枝
冯雪林
刘金宝
陈洋
萧放
殷亮
林江南
石晶林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing Zhongke Polytron Technologies Inc
Original Assignee
Beijing Zhongke Polytron Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing Zhongke Polytron Technologies Inc filed Critical Beijing Zhongke Polytron Technologies Inc
Priority to CN201710593575.2A priority Critical patent/CN109286597A/zh
Publication of CN109286597A publication Critical patent/CN109286597A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/08—Protocols for interworking; Protocol conversion
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/02—Details
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/30—Definitions, standards or architectural aspects of layered protocol stacks
    • H04L69/32—Architecture of open systems interconnection [OSI] 7-layer type protocol stacks, e.g. the interfaces between the data link level and the physical level

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Computer Security & Cryptography (AREA)
  • Communication Control (AREA)

Abstract

本发明提供一种基带芯片。该基带芯片包括通过CMOS工艺集成在一块所述基带芯片上的协议层子系统、物理层子系统以及SOC IP子系统，其中，所述物理层子系统用于对数据进行物理层的处理过程，所述协议层子系统用于对数据进行层二或层三的处理过程，所述SOC IP子系统用于与外部设备的连接，所述协议层子系统和所述物理层子系统通过第一总线桥联通、所述协议层子系统和所述SOC IP子系统通过第二总线桥联通。采用本发明的基带芯片能有效地实现通信终端的小型化、低功耗并提高其性能。

Description

一种基带芯片
技术领域
本发明涉及无线通信技术领域，尤其涉及一种基带芯片，特别是用于卫星通信终端的基带芯片。
背景技术
通信终端中的基带芯片用来合成将发射的基带信号或对接收的信号进行解码等，是通信终端的核心部分。在现有技术中，基带芯片一般采用通用器件，例如，DSP+FPGA+CPU的方式实现，这种方式具有技术成熟、进入门槛低等优势，然而，随着通信终端向体积小、功耗低、性能强的趋势发展，传统的基带芯片显现出了越来越多的问题，如集成度低、分立元件多、功耗大、性能差等，尤其是对于卫星通信终端，由于其通常需要大的天线和功放，如果分立元件过多，将使得终端的小型化、低功耗更加困难。
发明内容
本发明的目的在于克服上述现有技术的缺陷，提供一种采用专用器件的基带芯片，以用于提供小型化、高性能、低功耗的通信终端特别是卫星通信终端。
根据本发明的第一方面，提供了一种基带芯片。该基带芯片包括通过CMOS工艺集成在一块所述基带芯片上的协议层子系统、物理层子系统以及SOC IP子系统，其中，所述物理层子系统用于对数据进行物理层的处理过程，所述协议层子系统用于对数据进行层二或层三的处理过程，所述SOC IP子系统用于与外部设备的连接，所述协议层子系统和所述物理层子系统通过第一总线桥联通、所述协议层子系统和所述SOC IP子系统通过第二总线桥联通。
在本发明的基带芯片中，所述第一总线桥和所述第二总线桥包括：源总线协议转换模块，用于将并发的源总线主访问，按照源总线速率转换为多路存储型同步从访问并递交给异步总线并行队列模块；异步总线并行队列模块，用于提供与源总线速率相同的独立的读写接口和提供与目的总线速率相同的读写接口；目的总线协议转换模块，用于按照目的总线的速率，从异步总线并行队列模块取出存储型的数据，转换成目的总线的访问并发送到目的总线。
在本发明的基带芯片中，所述协议层子系统包括通过总线连接的以下子模块：
协议栈处理器，用于与应用处理器、所述物理层子系统的交互以及进行层二或层三的处理过程；
直接内存存取控制器，用于辅助协议栈处理器完成数据的搬移操作；
协议层子系统共享存储器，用于存储与应用处理器的交互数据以及存储与所述物理层子系统的交互数据；
外部存储控制器接口，用于与所述基带芯片外部存储的连接；
应用处理器-基带处理器接口，用于与应用处理器之间的通信；
在本发明的基带芯片中，所述物理层子系统包括通过总线连接的以下子模块：
物理层控制器：用于完成与所述协议层子系统中的协议栈处理器的交互，完成对所述物理层子系统的控制；
内接收DSP模块：用于完成下行数据的解调、解码；
发射DSP模块：用于完成上行信号的编码、加扰、调制；
外接收模块：用于完成下行数据的译码；
射频接口单元：用于完成与射频芯片的上行的数据交互；
物理层共享存储器：用于存储所述物理层子系统与所述协议层子系统之间的交互数据；
物理层直接内存存取控制器，用于内接收DSP模块、外接收模块、发射DSP模块、射频接口单元、物理层共享存储器之间的数据传递。
在本发明的基带芯片中，所述SOC IP子系统包括通过总线连接的以下子模块：时钟生成和控制模块、复位控制模块、用于提供时间基准的模块、中断控制模块、核间通信模块、通用计时器模块、低功耗控制模块以及与外部设备的接口模块。
在本发明的基带芯片中，所述接口模块包括I2C接口、UART接口、I2S接口、SIM卡接口、SCI接口、SPI接口、硬件调试接口、JTAG接口中的至少一项。
在本发明的基带芯片中，所述低功耗控制模块基于根据所述芯片的状态控制在关电模式、工作模式、待机模式、休眠模式、深度休眠模式之间的切换
在本发明的基带芯片中，所述第一总线桥用于AXI总线和AXI总线之间的联通。
在本发明的基带芯片中，所述第二总线桥用于AXI总线和APB总线之间的联通。
根据本发明的第二方面，提供了一种卫星通信终端，其包括根据本发明的基带芯片。
与现有技术相比，本发明的优点在于：本发明的基带芯片将所有电路集成在一片芯片上，通过以该芯片为核心，辅助少量外围器件，即可组成完整的通信终端，从而有效地实现了终端的小型化、低功耗，并且改善了终端产品的性能。
附图说明
以下附图仅对本发明作示意性的说明和解释，并不用于限定本发明的范围，其中：
图1示出了根据本发明一个实施例的用于通信终端的基带芯片的架构示意图；
图2示出了根据本发明一个实施例的总线桥的功能示意图；
图3示出了基于图1的实施例的基带接收数据的示意图；
图4示出了基于图1的实施例的基带发送数据的示意图。
具体实施方式
为了使本发明的目的、技术方案、设计方法及优点更加清楚明了，以下结合附图通过具体实施例对本发明进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
现代的无线通信终端要实现基本的通信功能通常包括应用处理器(AP)、射频部分、基带部分、电源管理和外设等。应用处理器是指结合操作系统API(应用程序接口)和库函数开发的各种类型的应用程序，射频部分负责射频信号的收发、频率合成、功率放大等，基带部分是信息处理的部分。
在传统的通信终端中，基带部分被划分为多个子系统，每个子系统采用通用器件实现，并且各子系统通常位于不同的芯片上，在本发明中，通过采用先进的CMOS工艺，将基带部分的多个子系统集成在一个芯片上。图1示出了根据本发明一个实施例的用于通信终端的基带芯片的示意图。
如图1所示，本发明的基带芯片总体上由三部分组成，分别是：协议层子系统、物理层子系统和SoC IP子系统(System on Chip Intellectual Property)子系统。
协议层子系统实现的功能包括：完成无线通信协议架构的层二(即数据链路层、媒体访问控制层、分组数据汇聚层)和层三(即网络层)的处理；完成与应用处理器的交互；完成对层一(即物理层)的控制和数据交互；此外，协议层子系统还可控制整个基带芯片的工作，例如，复位、启动、工作和休眠等。
物理层子系统用于完成无线通信协议架构的层一(即物理层)的处理，例如，包括上行数据的编码、调制、加密等，下行数据的同步、解调、解密、译码等。
SoC IP子系统用于完成基带芯片的辅助控制功能和外设连接功能，其中，辅助控制功能包括基带芯片的复位、时钟产生和控制、中断控制、协议TDMA(时分多址)时序控制；外设连接功能包括SIM(Subscriber Identification Module，用户识别模块)卡连接、串口连接、I2C(内部集成电路)连接、SPI(串行外设接口)连接等，并提供国际标准测试协议JTAG(Joint Test Action Group，联合测试工作组)的接口，用于完成基带芯片的内部调试。
在下文中，仍将参见图1，具体介绍上述三个子系统的内部结构。
协议层子系统包含的子模块有：
协议栈处理器(Stack Processor)，作为基带芯片的主要控制器，用于完成层二和层三的协议处理以及与应用处理器、物理层子系统的交互等。协议栈处理器可运行实时嵌入式操作系统，例如，Nucleus PLUS等。通过采用嵌入式实时处理器，能够提高协议层子系统的处理速度，如中断响应速度等。
直接内存存取控制器(DMA MAC)，用于辅助协议栈处理器完成数据的搬移操作，负责协议层子系统与外设、物理层子系统、应用处理器的大数据量交互等。
协议层子系统共享存储器(ShMEM MAC)：用于存储与应用处理器的交互数据、存储与物理层子系统的交互数据等。
进一步地，为了实现与外部设备的接口，协议层子系统还包括以下接口：
外部存储控制器接口(EMI)：用于与基带芯片外部存储(例如flash)的连接；
应用处理器-基带处理器接口(AP-BP INF)：通信协议符合通用串行总线(USB)协议，用于与应用处理器之间的通信；
LPDDR2接口(DDR-INF)：通信协议符合LPDDR2协议；
RGB接口(RGB-INF)：用于连接LCD显示屏。
上述协议层子系统的各个子模块挂接在总线上(即示出的XBAR-MAC)，在该实施例中，示出了AXI总线(Advanced eXtensible Interface)。当然，也可采用其他类型的总线，例如，AHB总线(Advanced High Performance Bus)等。
物理层子系统包含的子模块有：
物理层控制器(L1C)：用于完成与协议层子系统中的协议栈处理器的交互，完成对物理层子系统的控制等，例如，控制上行发送、下行接收。在一个实施例中，物理层的控制器采用嵌入式精简指令处理器(RISC)，以增加信号处理的并行能力，增强物理层的调度性能。
内接收DSP模块(IRX-ASIP)：用于完成下行数据的解调、解码等功能。
发射DSP模块(TX-ASIP)：用于完成上行信号的编码、加扰、调制等功能。
外接收模块(ORX)：用于完成下行数据的TURBO译码、VITERBI译码等。
射频接口单元(RFIU)：用于完成与射频芯片的上行的数据交互及对射频芯片的控制等。
外部安全接口(EX-SEC INF)：用于完成与物理层数据流的加解密芯片的数据交互。
物理层共享存储器(ShMEM PHY)：用于物理层子系统的模块间以及物理层子系统与协议层子系统之间的交互数据的存储。应理解的是，除了共享的存储器之外，协议层子系统和物理层子系统还可各自包括独立的存储器(图1中未示出)。
物理层直接内存存取控制器(DMA PHY)：负责替物理层控制器实现内接收DSP模块、外接收模块、发射DSP模块、射频接口单元、物理层共享存储器之间的大量数据传递功能。
KGR模块用于实现对数据的捕获、跟踪、解码等功能。
在该实施例的物理层子系统中，通过采用同构的松耦合的双DSP处理器(即内接收DSP模块和发射DSP模块)来完成物理层的相关的信号处理，从而提高双工模式下的并行度。
在一个实施例中，物理层子系统的KGR模块、外接收模块(ORX)和射频接口单元(RFIU)涉及到比特级的信号处理过程，例如，解扰过程、解速率匹配过程、TURBO译码过程、维特比译码过程、CRC校验等，这些过程对于多种无线协议是通用的，可通过硬件来实现以达到加速的目的(即硬件加速器)，如通过ASIC方式来实现，所实现的硬件加速器同样也通过总线互联，这种通过总线进行互联的硬件加速器能够保证物理层的信号处理、物理层的控制、物理层的比特级信号处理的最大并行度，从而使基带芯片具备较高处理性能。
在图1的实施例中，物理层子系统的各个子模块挂接在总线上(即示出的XBAR-PHY)，该实施例示出了AXI总线，也可采用其他类型的总线，例如，AHB总线等。
在此实施例中，物理层子系统和协议层子系统，通过总线桥(即AXI2AXI bridge)进行联通，两个子系统可以实现无缝的互相控制和数据交互，具备极大的功能灵活性。
图2示出了总线桥的示例，包括源总线协议转换、异步总线并行队列、目的总线协议转换三个模块：源总线协议转换模块，将并发的源总线主访问，按照源总线速率转换为多路存储型同步从访问，递交给异步总线并行队列模块；异步总线并行队列模块，提供源总线同速率的独立的读写接口和提供目的总线同速率的读写接口，同时，具备可配深度的任务存储队列。目的总线协议转换模块，按照目的总线速率，从异步总线并行队列模块取出存储型的数据，转换成目的总线的访问发送到目的总线。
例如，对于AXI和AXI之间的总线桥，其作用是将AXI和AXI同类型但不同配置的总线进行转换。具体来说，对照图2的结构，源总线协议转换模块细分为并行的五个子模块，分别是写地址转换、写数据转换、写响应转换、读地址转换、读数据转换。写地址转换模块根据AXI协议的写地址VALID及写地址READY，将写地址的ID、SIZE、BURSTLEN等控制信息连同写地址信息采样并写入到图2的异步总线并行队列模块；写数据转换模块根据AXI协议的写数据VALID及写数据READY，将写数据的ID、WSTRB等控制信号连同写数据采样并写入图2的异步总线并行队列模块；以此类推，写响应转换、读地址转换、读数据转换也是将相应控制信号和数据采样并写入图2的异步总线并行队列模块。异步总线并行队列模块也可细分为并行的五个子模块，采用先进先出的方式，将该五个子模块的数据进行单边写单边读，此外，每个子模块的数据位宽都是一致的，以便进行AXI和AXI之间的地址、数据等转换。目的总线协议转换模块，同样分为并行的五个子模块，分别是写地址转换、写数据转换、写响应转换、读地址转换、读数据转换，实现将写地址、写数据、写响应、读地址、读数据在目的AXI总线下的协议匹配
SoC IP子系统包括：CGCU、RWU、TBU、LPCU、INTC、ICCU、PWM、GPIO/EXINT、KBD、IOM、UART、I2C、I2S、SCI、SPI、HDI、GPT、RTC、JTAG等子模块。其中，CGCU是用于时钟生成和控制的模块；RWU是复位控制模块；TBU是时间基准模块，用于提供和通信标准相关的时间基准；LPCU是低功耗控制模块，用于控制基带芯片的工作状态以及不同工作模式之间的切换；INTC是中断控制器，用于对SOC IP子系统的内部中端、各个外设的中断进行管理；ICCU是核间通信模块，用于支持内核间的信号量，中断等通信机制；PWM是脉宽调制模块，用于提供脉冲可调的输出；GPIO/EXINT是通用IO和外部中断模块；KBD是键盘接口；IOM是IO复用模块；UART是通用异步收发接口，用于与使用UART接口的系统连接；I2C是I2C接口，通信协议符合I2C协议。I2S是I2S接口，通信协议符合I2S，用于连接语音编解码芯片；SCI是SIM卡接口，符合IEEE7816协议；SPI是串行外设接口；HDI是硬件调试接口；GPT是通用计时器单元。SOC中的各个IP模块以统一的接口与总线进行通信，在该实施例中，SOC的总线是APB(AdvancedPeripheral Bus)。
综上所述，本发明的基带芯片集成了USB接口(可支持USB线和OTG线等)、SPI、I2C、UART四种高速、中速、低速扩展接口。此外，本发明的基带芯片还可包含多种类型的存储部件，例如，集成LPDDR2(低功耗DDR2)、Nor Flash、Nand Flash、SD卡等存储体类型。
在一个实施例中，低功耗控制模块(LPCU)支持五种功耗模式，包括关电模式、工作模式、待机模式、休眠模式、深度休眠模式。当处于工作模式时，基带芯片的所有模块工作在正常频率；当处于待机模式下，所有模块进入低频率模式下工作，TX-ASIP/KGR模块时钟关断、电源关断；处于休眠模式时，所有模块进入例如32KHz时钟模式下，TX-ASIP/KGR模块时钟关断、电源关断；处于深度休眠模式时，所有模块进入例如32KHz时钟模式下，TX-ASIP/KGR/DDR-INF/AP-BP INF/SP时钟关断、电源关断；当处于关电模式时，所有模块除RTC模块及对应IO外，全部电源关断。可基于基带芯片的状态来调整工作模式，例如，当基带芯片长时间不工作时，进入关电模式；在正常通信情况下，处在工作模式；正常通信结束之后，进入待机模式；当待机预定的时间之后，进入休眠模式；当休眠预定的时间之后，进入深度休眠模式；深度休眠一段时间之后，则进入关电模式。通过调整基带芯片的功耗模式，能够在满足基带芯片功能的前提下节省功耗。在另一个实施例中，基带芯片的协议栈处理器、物理层控制器、内接收DSP和发射DSP可支持多种工作频率的调节和支持多种电压的调节，例如，1.2V、1.18V、1V和0.8V四档的电压调节。工作频率的调节通过时钟生成和控制的模块CGCU的寄存器进行调整实现。
多电压调节的基本思想是根据模块性能的要求不同而提供不同的电源供电，例如，对于工作频率高的模块需要应提供高的电压，所以在实际的基带芯片设计中要划分多个电压域，在一个实施例中，基带芯片电压的调节在协议栈处理核、RISC核、DSP核单独划分电压域的情况下，通过I2C或者SPI接口控制基带芯片的外部电源管理模块进行调整。通过调整基带芯片的工作频率和工作电压，能够使基带芯片的处理能力、工作功耗随终端工作状态进行优化调整，从而达到了性能和功耗的联合优化的目的。
在本发明的基带芯片中，物理层子系统和协议层子系统的功能可根据需要进行动态规划。例如，由于DSP处理器适用于定点信号处理，RISC处理器适用于实时、底层控制和调度、协议栈处理器适用于数据链路协议处理和应用处理，当增加加密解密的新功能需求时，原本由协议栈处理器实现的加解密功能，可修改为利用DSP处理器完成，过程如下：协议栈处理器将数据写入DSP核的访存区间；配置时钟生成和控制的模块CGCU，修改寄存器提升DSP核的处理主频；配置DSP核任务，完成加解密处理。通过这种方式，使得DSP、协议栈处理器、物理层控制器(如RISC)的性能和功能可根据通信终端的基带工作场景和通信规范的演进动态规划，以最大化了基带芯片的生命周期，支持通信终端基带功能和基带能力的演进。
图3示出的图1的基带处理芯片的数据接收过程为：
R1：物理层子系统的射频接口单元(RFIU)收到IQ(输入队列)数据流并写入到内接收DSP(IRX-ASIP)中；
R2：IRX-ASIP的任务完成后，配置直接内存存取(DMA)将软信息从内部数据存储器搬移到物理层共享存储器(ShMEM-PHY)；
R3：外接收模块(ORX)从物理层共享存储器(ShMEM-PHY)取软信息到内部存储器，然后进行译码并将译码后的信息存储到物理层共享存储器(ShMEM-PHY)；
R4：外部安全接口模块(EX-SEC INF)从物理层共享存储器(ShMEM-PHY)取数据进行解密之后，写回到物理层存储器(ShMEM-PHY)；
R5：协议层子系统的直接内存存取控制器(DMA-MAC)将经过上述处理后的比特数据从物理层共享存储器(ShMEM-PHY)搬移到协议层子系统共享存储器(ShMEM-MAC)。
R6：协议层子系统的协议栈处理器(Stack Processor)将协议层子系统共享存储器(ShMEM-MAC)的数据进行层二层三的协议处理。
R7：接收数据通过协议层子系统中的应用处理器-基带处理器接口(AP-BP INF)传送至应用处理器。
图4示出了图1的基带芯片的数据发送过程：
T1：协议层处理器的应用处理器-基带处理器接口(AP-BP INF)从应用处理器收到数据存入协议子系统共享存储器(ShMEM-MAC)。
T2：协议栈处理器(Stack Processor)将协议子系统共享存储器(ShMEM-MAC)的数据进行层二层三的协议处理。
T3：协议层处理器中的(直接内存存取控制器)DMA-MAC将经过层2层3协议处理的数据搬移至物理层子系统的共享存储器(ShMEM-PHY)。
T4：物理层子系统中的外部安全接口模块(EX-SEC INF)从物理层子系统的共享存储器(ShMEM-PHY)取数并进行加密后，写回到物理层子系统的共享存储器。
T5：发射DSP模块(TX-ASIP)从物理层子系统共享存储器(ShMEM-PHY)取数并进行编码调制等物理层处理。
T6：射频接口单元(RFIU)启动直接内存存取(DMA)将IQ(输入队列)数据定时发送。
本发明的基带芯片可支持多种通信协议，例如，常规通信协议、应急救生协议、抗干扰协议等。常规通信协议利用RFIU、DSP、RISC、协议栈处理器等模块，实现物理层、协议层处理，并通过应用处理器-基带处理器接口AP_BP INF实现与应用的交互；应急救生协议，在常规通信协议基础上，利用了RFIU的应急救生射频通路，实现低码率的应急救生物理层、协议层、应用层处理；抗干扰协议在常规通信协议的基础上，利用KGR模块实现跳扩频相结合的调制编码，实现更低码率、更强抗干扰能力的抗干扰协议的物理层、协议层、应用层处理。
本发明的基带芯片可支持多种模式或制式，例如WCDMA、TD-SCDMA、LTE FDD、TD-LTE等，当进行模式之间的切换时，通过协议栈处理核利用外部存储控制器接口EMI连接的外部Flash存储，动态重新加载软件，并通过软复位的方式，重启主要的处理单元，从而实现模式的切换。
以上已经描述了本发明的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。

Claims (10)

1.一种基带芯片，其特征在于，包括通过CMOS工艺集成在一块所述基带芯片上的协议层子系统、物理层子系统以及SOC IP子系统，其中，所述物理层子系统用于对数据进行物理层的处理过程，所述协议层子系统用于对数据进行层二或层三的处理过程，所述SOC IP子系统用于与外部设备的连接，所述协议层子系统和所述物理层子系统通过第一总线桥联通、所述协议层子系统和所述SOC IP子系统通过第二总线桥联通。
2.根据权利要求1所述的系统，其特征在于，所述第一总线桥和所述第二总线桥包括：
源总线协议转换模块，用于将并发的源总线主访问，按照源总线速率转换为多路存储型同步从访问并递交给异步总线并行队列模块；
异步总线并行队列模块，用于提供与源总线速率相同的独立的读写接口和提供与目的总线速率相同的读写接口；
目的总线协议转换模块，用于按照目的总线的速率，从异步总线并行队列模块取出存储型的数据，转换成目的总线的访问并发送到目的总线。
3.根据权利要求1所述的基带芯片，其特征在于，所述协议层子系统包括通过总线连接的以下子模块：
协议栈处理器，用于与应用处理器、所述物理层子系统的交互以及进行层二或层三的处理过程；
直接内存存取控制器，用于辅助协议栈处理器完成数据的搬移操作；
协议层子系统共享存储器，用于存储与应用处理器的交互数据以及存储与所述物理层子系统的交互数据；
外部存储控制器接口，用于与所述基带芯片外部存储的连接；
应用处理器-基带处理器接口，用于与应用处理器之间的通信。
4.根据权利要求1所述的基带芯片，其特征在于，所述物理层子系统包括通过总线连接的以下子模块：
物理层控制器：用于完成与所述协议层子系统中的协议栈处理器的交互，完成对所述物理层子系统的控制；
内接收DSP模块：用于完成下行数据的解调、解码；
发射DSP模块：用于完成上行信号的编码、加扰、调制；
外接收模块：用于完成下行数据的译码；
射频接口单元：用于完成与射频芯片的上行的数据交互；
物理层共享存储器：用于存储所述物理层子系统与所述协议层子系统之间的交互数据；
物理层直接内存存取控制器，用于内接收DSP模块、外接收模块、发射DSP模块、射频接口单元、物理层共享存储器之间的数据传递。
5.根据权利要求1所述的基带芯片，其特征在于，所述SOC IP子系统包括通过总线连接的以下子模块：时钟生成和控制模块、复位控制模块、用于提供时间基准的模块、中断控制模块、核间通信模块、通用计时器模块、低功耗控制模块以及与外部设备的接口模块。
6.根据权利要求5所述的芯片，其特征在于，所述接口模块包括I2C接口、UART接口、I2S接口、SIM卡接口、SCI接口、SPI接口、硬件调试接口、JTAG接口中的至少一项。
7.根据权利要求5所述的芯片，其特征在于，所述低功耗控制模块基于根据所述芯片的状态控制在关电模式、工作模式、待机模式、休眠模式、深度休眠模式之间的切换。
8.根据权利要求1所述的基带芯片，其特征在于，所述第一总线桥用于AXI总线和AXI总线之间的联通。
9.根据权利要求1所述的基带芯片，其特征在于，所述第二总线桥用于AXI总线和APB总线之间的联通。
10.一种卫星通信终端，其特征在于，包括如权利要求1至9中任一项所述的基带芯片。
CN201710593575.2A 2017-07-20 2017-07-20 一种基带芯片 Pending CN109286597A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710593575.2A CN109286597A (zh) 2017-07-20 2017-07-20 一种基带芯片

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710593575.2A CN109286597A (zh) 2017-07-20 2017-07-20 一种基带芯片

Publications (1)

Publication Number Publication Date
CN109286597A true CN109286597A (zh) 2019-01-29

Family

ID=65185094

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710593575.2A Pending CN109286597A (zh) 2017-07-20 2017-07-20 一种基带芯片

Country Status (1)

Country Link
CN (1) CN109286597A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109947533A (zh) * 2019-03-11 2019-06-28 中国科学院上海高等研究院 Windows实时性增强的虚拟无线电实现装置、方法、介质、及终端
CN110995750A (zh) * 2019-12-18 2020-04-10 展讯通信（上海）有限公司 终端设备
CN111240908A (zh) * 2019-12-31 2020-06-05 西安翔腾微电子科技有限公司 处理器接口的验证方法、验证系统、电子设备及存储介质
CN112134590A (zh) * 2020-09-22 2020-12-25 北京德科信科技有限公司 一种新型卫星通信基带芯片结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1901705A (zh) * 2005-07-20 2007-01-24 大唐移动通信设备有限公司 基带芯片及基于基带芯片的移动终端实现多模切换的方法
CN103581070A (zh) * 2013-10-25 2014-02-12 南京移动卫星通信工程技术研究发展中心 一种卫星通信移动终端基带处理系统及其应用方法
CN103605632A (zh) * 2013-11-18 2014-02-26 山东大学 一种axi总线与ahb总线的通信方法与装置
CN205749803U (zh) * 2016-05-06 2016-11-30 北京华力创通科技股份有限公司 民用卫星通信基带芯片

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1901705A (zh) * 2005-07-20 2007-01-24 大唐移动通信设备有限公司 基带芯片及基于基带芯片的移动终端实现多模切换的方法
CN103581070A (zh) * 2013-10-25 2014-02-12 南京移动卫星通信工程技术研究发展中心 一种卫星通信移动终端基带处理系统及其应用方法
CN103605632A (zh) * 2013-11-18 2014-02-26 山东大学 一种axi总线与ahb总线的通信方法与装置
CN205749803U (zh) * 2016-05-06 2016-11-30 北京华力创通科技股份有限公司 民用卫星通信基带芯片

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
潘应进: "基于UVM实现高效可重用的SoC功能验证", 《电子世界》 *
潘应进: "基带芯片架构及验证研究", 《电子世界》 *

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109947533A (zh) * 2019-03-11 2019-06-28 中国科学院上海高等研究院 Windows实时性增强的虚拟无线电实现装置、方法、介质、及终端
CN109947533B (zh) * 2019-03-11 2023-11-17 中国科学院上海高等研究院 Windows实时性增强的虚拟无线电实现装置、方法、介质、及终端
CN110995750A (zh) * 2019-12-18 2020-04-10 展讯通信（上海）有限公司 终端设备
CN110995750B (zh) * 2019-12-18 2021-09-28 展讯通信（上海）有限公司 终端设备
CN111240908A (zh) * 2019-12-31 2020-06-05 西安翔腾微电子科技有限公司 处理器接口的验证方法、验证系统、电子设备及存储介质
CN111240908B (zh) * 2019-12-31 2023-07-25 西安翔腾微电子科技有限公司 处理器接口的验证方法、验证系统、电子设备及存储介质
CN112134590A (zh) * 2020-09-22 2020-12-25 北京德科信科技有限公司 一种新型卫星通信基带芯片结构
CN112134590B (zh) * 2020-09-22 2022-05-31 北京强云创新科技有限公司 一种卫星通信基带芯片结构

Similar Documents

Publication Publication Date Title
CN109286597A (zh) 一种基带芯片
Jalier et al. Heterogeneous vs homogeneous MPSoC approaches for a mobile LTE modem
CN102740511B (zh) 一种基于软件无线电的基带射频接口及其应用方法
CN103605632B (zh) 一种axi总线与ahb总线的通信方法与装置
CN108132897B (zh) 一种基于zynq平台软核的srio控制器
CN102681923B (zh) 一种对系统级芯片进行验证的硬件平台装置
EP3062564A1 (en) Power saving method and apparatus for multimode terminal
US7555585B2 (en) Optimized performance and power access to a shared resource in a multiclock frequency system on a chip application
WO2015101067A1 (zh) 一种射频读写器及射频识别系统
CN103581070A (zh) 一种卫星通信移动终端基带处理系统及其应用方法
CN204423111U (zh) 一种应用于智能电网集中器中的片上系统
CN102567272B (zh) 一种提高spi接口电路工作频率的方法
CN110855996A (zh) 一种基于fpga的图像编解码与网络传输的方法与装置
CN101937415A (zh) 嵌入式信号处理平台的处理器内外数据交换系统
WO2014134947A1 (zh) 控制信息的收发装置和方法
CN103092787A (zh) 一种基于PowerPC架构的多功能低功耗总线通讯模块
CN117353758A (zh) 一种基于国产器元件的高性能sdr平台
CN206757602U (zh) 一种基于SoC支持多个SPI接口标准组的装置
CN107623557A (zh) 与射频集成电路进行数字通信的基带集成电路及其设备
CN208969834U (zh) 用于惯性测量系统的通讯控制器和惯性测量系统
KR101874544B1 (ko) 트랜지션이 최소화된 저속 데이터 전송
CN206292769U (zh) 一种嵌入式测试存储系统
US20100216506A1 (en) System and Methods for Supporting Multiple Communications Protocols on a Mobile Phone Device
CN208862847U (zh) 模拟bbu基带信号发生器和采集器
CN106788560A (zh) 一种基于sx1278的数传电台

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20190129