WO2012124063A1 - 半導体記憶装置及び半導体記憶装置の制御方法 - Google Patents

半導体記憶装置及び半導体記憶装置の制御方法 Download PDF

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    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Definitions

  • the present invention relates to a semiconductor memory device and a method for controlling the semiconductor memory device.
  • the matrix is controlled to prevent the parity from becoming invalid.
  • the semiconductor memory device having a plurality of memory cells arranged in the same manner, there is a semiconductor memory device in which bit lines connected to the same bit line selection circuit are arranged so as not to be adjacent to each other.
  • the soft error as described above is caused by the incidence of charged ⁇ -rays or the like among cosmic rays or neutrons or the like having no charge to the semiconductor memory device.
  • bit lines connected to the same bit line selection circuit are arranged so as not to be adjacent to each other, the wiring length of the bit lines becomes long, and the layout and operation speed are restricted.
  • bit lines connected to the same bit line selection circuit are arranged so as not to be adjacent to each other is not suitable for a semiconductor memory device such as an SRAM (StaticStatRandom Access Memory) operating at a high frequency.
  • SRAM StaticStatRandom Access Memory
  • the increase in the number of columns has a problem that the operation speed is lowered due to a change in the aspect ratio (horizontal length) of the semiconductor memory device and an increase in the length of the word line.
  • an object of the present invention is to provide a semiconductor memory device and a method for controlling the semiconductor memory device in which occurrence of data destruction over a plurality of bits is suppressed while suppressing a change in aspect ratio and a decrease in operation speed.
  • a semiconductor memory device when a plurality of memory blocks each having a plurality of memory cells holding data and a plurality of memory cells having the same address are specified, adjacent memory bits in different memory blocks A decoder for specifying a memory cell; and a read / write controller that executes reading of data held in the memory cell specified by the decoder and writing of data to the memory cell specified by the decoder.
  • FIG. 1 is a diagram schematically showing a structure of a single port type bit cell 10 used in an SRAM.
  • FIG. It is a figure which shows the structure of the bit cell 10 of FIG. 1 in detail. It is a figure which shows an 8-transistor type multi-port bit cell.
  • 1 is a diagram illustrating an information processing apparatus including a semiconductor memory device according to a first embodiment. It is a figure which expands and shows the semiconductor memory device of FIG. 2 is a diagram showing a part of SRAM 200 according to the first embodiment.
  • FIG. 3 is a diagram illustrating a data configuration of an input address of the SRAM 200 according to the first embodiment.
  • FIG. 3 is a diagram illustrating a circuit of a row decoder 221 of the SRAM 200 according to the first embodiment.
  • FIG. 3 is a diagram showing a circuit of a sub-block decoder 222 of the SRAM 200 according to the first embodiment.
  • FIG. 3 is a diagram illustrating a circuit of an upper / lower selection decoder 223 of the SRAM 200 according to the first embodiment.
  • FIG. 3 is a diagram illustrating a circuit of a pattern selection decoder 224 of the SRAM 200 according to the first embodiment.
  • FIG. 3 is a diagram illustrating a circuit that decodes a column address included in a column decoder 225 of the SRAM 200 according to the first embodiment.
  • FIG. 3 is a diagram illustrating a circuit that decodes a column address included in a column decoder 225 of the SRAM 200 according to the first embodiment.
  • FIG. 3 is a diagram illustrating a circuit that decodes a column address included in a column decoder 225 of the SRAM 200 according to the first embodiment.
  • FIG. 3 is a diagram illustrating a circuit that decodes a column address included in a column decoder 225 of the SRAM 200 according to the first embodiment.
  • FIG. 3 is a diagram illustrating a circuit that decodes a column address included in a column decoder 225 of the SRAM 200 according to the first embodiment.
  • FIG. 4 is a diagram showing a connection relationship between a column selection / read / write circuit 213 of the SRAM 200 of Embodiment 1 and a signal line for transmitting column selection data.
  • FIG. 3 is a diagram showing a circuit of a column selection / read / write circuit 213 of the SRAM 100 according to the first embodiment.
  • FIG. FIG. 6 is a diagram showing how to select bits by the first pattern and the second pattern in the SRAM 200 of the first embodiment. 3 is a timing chart illustrating an operation example of the SRAM 200 according to the first embodiment. 6 is a diagram illustrating an operation example of the SRAM 200 according to the first embodiment.
  • FIG. 6 is a diagram illustrating an operation example of the SRAM 200 according to the first embodiment.
  • FIG. 6 is a diagram illustrating an operation example of the SRAM 200 according to the first embodiment.
  • FIG. 6 is a diagram showing an SRAM 400 of a second embodiment. 6 is a diagram illustrating a switching circuit 215 of the SRAM 400 according to the second embodiment.
  • FIG. FIG. 10 is a diagram showing a part of SRAM 400 according to the second embodiment.
  • FIG. 10 is a diagram showing a data configuration of an input address of SRAM 400 according to the second embodiment.
  • FIG. 10 is a diagram illustrating a circuit of a row decoder 421 of the SRAM 400 according to the second embodiment.
  • FIG. 10 is a diagram illustrating a circuit of a subarray decoder 422 of the SRAM 400 according to the second embodiment.
  • FIG. 10 is a diagram illustrating a circuit of a pattern selection decoder 423 of the SRAM 400 according to the second embodiment.
  • FIG. 10 is a diagram illustrating a circuit of a column decoder 424 of the SRAM 400 according to the second embodiment.
  • FIG. 10 is a diagram showing, by color, sub-blocks including bit cells having the same address in SRAM 400 of the second embodiment.
  • FIG. 10 is a diagram showing, by color, sub-blocks including bit cells having the same address in SRAM 400 of the second embodiment.
  • FIG. 10 is a diagram illustrating an SRAM 600 according to a third embodiment.
  • FIG. 10 is a diagram showing a part of SRAM 600 of a third embodiment.
  • FIG. 10 is a diagram showing a data configuration of an input address of SRAM 600 according to the third embodiment.
  • FIG. 10 is a diagram illustrating a circuit of a row decoder 221 of the SRAM 600 according to the third embodiment.
  • FIG. 10 is a diagram illustrating a circuit of a sub-block decoder 222 of the SRAM 600 according to the third embodiment.
  • FIG. 10 is a diagram illustrating a circuit of a pattern selection decoder 623 of the SRAM 600 according to the third embodiment.
  • FIG. 13 is a diagram showing a circuit of a region selection decoder 624 of the SRAM 600 according to the third embodiment.
  • FIG. 20 is a diagram illustrating a circuit that decodes a column address included in a column decoder 625 of the SRAM 600 according to the third embodiment.
  • FIG. 20 is a diagram illustrating a circuit that decodes a column address included in a column decoder 625 of the SRAM 600 according to the third embodiment.
  • FIG. 20 is a diagram illustrating a circuit that decodes a column address included in a column decoder 625 of the SRAM 600 according to the third embodiment.
  • FIG. 20 is a diagram illustrating a circuit that decodes a column address included in a column decoder 625 of the SRAM 600 according to the third embodiment.
  • FIG. 1 is a diagram schematically showing the structure of a single-port bit cell 10 used in SRAM (Static Random Access Memory), and FIG. 2 is a diagram showing in detail the structure of the bit cell 10 of FIG.
  • SRAM Static Random Access Memory
  • the bit cell 10 includes a pair of inverters 11 and 12 which are negative circuits, and a pair of NMOS (N-type Metal Oxide Semiconductor) transistors 13 and 14.
  • NMOS N-type Metal Oxide Semiconductor
  • the inverters 11 and 12 are connected so as to form a loop.
  • the gates of the NMOS transistors 13 and 14 are both connected to a word line WL (Word Line), the drain of the NMOS transistor 13 is connected to a positive bit line BL, and the drain of the NMOS transistor 14 is a negative bit line. It is connected to BLB (BL bar).
  • the sources of the NMOS transistors 13 and 14 are connected to the connection portions N1 and N2 of the inverters 11 and 12 connected in a loop.
  • the inverter 11 includes a CMOS (Complementary Metal Oxide Semiconductor) having a PMOS (P-type Metal Metal Oxide Semiconductor) transistor 11A and an NMOS transistor 11B.
  • CMOS Complementary Metal Oxide Semiconductor
  • PMOS P-type Metal Metal Oxide Semiconductor
  • NMOS transistor 11B Type inverter
  • the inverter 12 is a CMOS type inverter having a PMOS transistor 12A and an NMOS transistor 12B. That is, the bit cell shown in FIGS. 1 and 2 includes six MOS transistors.
  • the input / output terminals of the MOS transistors 11A and 11B and the input / output terminals of the MOS transistors 12A and 12B are connected to cross each other, and the bit cell 10 is realized as a latch circuit including the inverters 11 and 12.
  • connection portion N1 between the drains of the MOS transistors 11A and 11B corresponds to the connection portion N1 shown in FIG. 1 and functions as the storage node N1.
  • connection portion N2 between the drains of the MOS transistors 12A and 12B corresponds to the connection portion N2 shown in FIG. 1, and functions as the storage node N2.
  • the storage By storing the complementary data of “1”, “0” or “0”, “1” in the storage nodes N1 and N2, and selecting the bit cell 10 by the word line WL and the pair of bit lines BL and BLB, the storage is performed. Data reading and writing of the nodes N1 and N2 are performed.
  • bit lines BL and BLB When data is read, when the pair of bit lines BL and BLB are set to H level and the word line WL is driven, one of the bit lines BL and BLB is set to L level by the storage node N1 or N2, and read data is obtained. Is output.
  • the word line WL is driven in a state where one of the pair of bit lines BL and BLB is at the H level and the other is at the L level, and writing is performed to the storage nodes N1 and N2.
  • the 6-transistor type bit cell 10 as shown in FIGS. 1 and 2 cannot simultaneously read and write data in one bit cell 10, and the reading and writing are performed in different cycles.
  • FIG. 3 shows an 8-transistor type multi-port bit cell.
  • the multi-port type bit cell 20 shown in FIG. 3 includes two inverters.
  • the two inverters themselves are the same as the inverters 11 and 12 included in the single-port bit cell 10 shown in FIG. 1 and each include two transistors (see FIG. 2). The description is omitted.
  • the multi-port type bit cell 20 shown in FIG. 3 has two word lines and includes (Write Word Line) and (Read Word Line). Also, there are two pairs of bit lines, a positive write bit line WBL (Write Bit Line), a negative write bit line WBLB (Write Bit Line Bar), and a positive read bit line RBL (Read Bit). Line) and a negative read bit line RBLB (Read Bit Line Bar).
  • WBL Write Bit Line
  • WBLB Write Bit Line Bar
  • RBL Read Bit Line
  • RBLB Read Bit Line Bar
  • NMOS transistors 21 and 22 are connected to the read word line RWL.
  • the drain of the NMOS transistor 21 is connected to the read bit line RBLB, and the source is connected to the storage node N1.
  • the drain of the NMOS transistor 22 is connected to the read bit line RBL, and the source is connected to the storage node N2.
  • NMOS transistors 23 and 24 are connected to the write word line WWL.
  • the drain of the NMOS transistor 23 is connected to the write bit line WBLB, and the source is connected to the storage node N1.
  • the drain of the NMOS transistor 24 is connected to the write bit line WBL, and the source is connected to the storage node N2.
  • the bit cell 20 When reading data, the bit cell 20 is selected by the read word line RWL and the read bit lines RBL and RBLB.
  • bit cell 20 When writing data, the bit cell 20 is selected by the write word line WWL and the write bit lines WBL and WBLB.
  • the bit cell 20 includes two pairs of transistors (21, 22, 23, 24) used for reading and writing, and uses separate word lines and bit lines for reading and writing, so that reading and writing can be performed simultaneously. .
  • the word line and the bit line are divided into a read word line and a write word line such as a write word line WWL, a read word line RWL, a write bit line WBL, WBLB, and a read bit line RBL, RBLB.
  • a write word line WWL a write word line
  • RWL read word line
  • WBL write bit line
  • WBLB write bit line
  • RBL read bit line
  • FIG. 4 is a diagram showing a part of an SRAM 30 which is an example of a semiconductor memory device of a comparative example.
  • the SRAM 30 shown in FIG. 4 includes a plurality of bit cells 10 arranged in an array, word line drivers 31, 32, a column selection / read / write circuit 33, a word line WL (WordBLLine), and a bit line BL (BitSLine), BLB. (Bit Line Bar) is included.
  • bit lines BL and BLB make a pair, and one bit cell 10 connected to the paired bit lines BL and BLB is arranged one by one.
  • Each of the word line drivers 31 and 32 is connected to four word lines WL, and selects a row (word line selection) based on row selection data (row selection signal) output by decoding and outputting a row address. I do.
  • the column selection / read / write circuit 33 is connected to the bit lines BL and BLB, and performs column selection (bit line selection) based on column selection data (column selection signal) output by decoding the column address.
  • FIG. 4 shows two subarrays.
  • the subarray is, for example, a minimum unit of a memory hierarchy divided into subarrays / subblocks / banks from the lower layer to the upper layer.
  • each bit included in the SRAM 30 is represented as D [n].
  • n is an arbitrary natural number and represents the number of bits of the SRAM 30.
  • each bit includes 4 columns. That is, each bit of D [n ⁇ 1], D [n], D [n + 1], D [n + 2] includes 4 columns (FIG. 4 shows D [n -1] for 3 columns and D [n + 2] for 1 column).
  • word lines WL are connected to the word line drivers 31 and 32, respectively.
  • 16 bit cells 10 are allocated to one bit (4 rows ⁇ 4 columns) in one subarray.
  • the SRAM 30 indicated by a thick line in FIG. 4 reads / writes in units of 1 byte, for example, so that the bits D [n + 1], D [n], and D [n ⁇ 1] are the same byte.
  • the three bit cells of different bits D [n + 1], D [n], and D [n ⁇ 1] have the same address.
  • the bit cell in the bit D [n + 1] is 10A
  • the bit cell in the bit D [n] is 10B
  • the bit cell in the bit D [n-1] is 10C. It expresses.
  • Such data destruction due to alpha rays and the like tends to increase due to size reduction due to miniaturization of the semiconductor memory device and reduction in operating voltage due to power saving.
  • FIG. 5 is a diagram showing a part of an SRAM 30A which is an example of a semiconductor memory device of another comparative example.
  • the SRAM 30A of another comparative example shown in FIG. 5 is different from the SRAM 30 of the comparative example shown in FIG. 4 in that one bit includes 8 columns. Since the other configuration is the same as that of the SRAM 30 of the comparative example shown in FIG. 4, the same or equivalent components are denoted by the same reference numerals, and the description thereof is omitted.
  • An ⁇ ray or neutron beam having the same kinetic energy as the ⁇ ray or neutron ray incident on the SRAM 30 shown in FIG. 4 is incident on the SRAM 30A and collides with the bit cell 10A in the bit D [n]. It is assumed that data of bit cells 10 that are continuously adjacent to each other are destroyed by the ⁇ rays or neutron rays.
  • the data destruction extends from the bit cell 10A to the bit cell 10D, but since all the five bit cells of the bit cell 10A to the bit cell 10D are included in the same bit D [n], the data destruction is 1 Just a bit.
  • an increase in the number of columns in a bit has a problem that the operation speed decreases due to a change in the aspect ratio (horizontal length) of the semiconductor memory device and an increase in the length of the word line.
  • the semiconductor memory device of the comparative example has a problem that data destruction is likely to occur in a plurality of bits.
  • the semiconductor memory device of another comparative example has a problem in that the aspect ratio changes (horizontal length) due to an increase in the number of columns and the operation speed decreases due to the lengthening of the word line.
  • an object is to provide a semiconductor memory device and a method for controlling the semiconductor memory device that solve the above-described problems.
  • the semiconductor circuit device according to the first and second embodiments will be described.
  • FIG. 7 is an enlarged view of the semiconductor memory device of FIG.
  • Embodiment 1 an embodiment in which the information processing apparatus is a server 100 will be described as an example.
  • the server 100 includes an LSI (Large Scale Integrated circuit) 101, a main storage device 102, and an auxiliary storage device 103.
  • LSI Large Scale Integrated circuit
  • main storage device 102 main storage device
  • auxiliary storage device 103 auxiliary storage device
  • the LSI 101 includes a processor core 111, an L1 (Level-1: primary) instruction cache 112, an L1 data cache 113, an L2 (Level-2: secondary) cache 114, and a memory controller 115.
  • the processor core 111 is, for example, a CPU (Central Processing Unit) core (Core), and is an arithmetic processing device that performs arithmetic processing of the server 100 as an information processing device.
  • the processor core 111, the L1 instruction cache 112, and the L1 data cache 113 may be integrated as a CPU.
  • the L1 instruction cache 112 is a primary instruction cache that temporarily stores a program necessary for arithmetic processing of the processor core 111.
  • an SRAM is used.
  • the L1 data cache 113 is a primary data cache that holds data necessary for the arithmetic processing by the processor core 111 or data generated by the arithmetic processing.
  • a mode in which the SRAM as the semiconductor memory device of the first embodiment is used for the L1 data cache 113 will be described. The detailed structure will be described later.
  • the L2 cache 114 is a lower-level cache than the L1 instruction cache 112 and the L1 data cache 113 in the sense that it is close to the main storage device 102 in the memory hierarchical structure. Typically, the L1 instruction cache 112 and the L1 data cache 113 The processing speed is lower than that of the cache, but the cache has a large capacity.
  • the function of the L2 cache 114 is realized by an SRAM, for example.
  • the memory controller 115 is a control device that performs control when the LSI 101 reads / writes data from / to the main storage device 102, and is realized by, for example, an LSI.
  • the main storage device 102 is realized by, for example, a DRAM (Dynamic Random Access Memory), and the auxiliary storage device 103 is realized by, for example, a hard disk.
  • DRAM Dynamic Random Access Memory
  • auxiliary storage device 103 is realized by, for example, a hard disk.
  • the server 100 may include a data input / output interface that communicates with an external device.
  • the L1 data cache 113 includes a plurality of SRAMs 200A, 200B,.
  • the SRAMs 200 ⁇ / b> A, 200 ⁇ / b> B,..., 200 ⁇ / b> X are connected in parallel to the processor core 111 and are selected by the processor core 111.
  • the SRAMs 200A, 200B,..., 200X are all the same, only the SRAM 200A will be described here.
  • the SRAMs 200A, 200B,..., 200X are described to explain that there are a plurality of SRAMs.
  • the number of SRAMs included in the L1 data cache 113 may be one, for example, two or more. The number of SRAMs may be arranged.
  • the SRAM 200A has a memory area divided into a plurality of sub-blocks (Sub Blocks) 210, and is divided into a hierarchy, and includes a decoder 220, an input / output port (I / O) 230A, 230B and a timer 240.
  • Sub Blocks sub-blocks
  • I / O input / output port
  • the sub-block 210 is arranged in four stages above and below the input / output port (I / O) 230A and four stages above and below the input / output port (I / O) 230B. Arranged.
  • the 16 sub-blocks arranged in four stages above and below the input / output ports (I / O) 230A and 230B are arranged in order from the closest to the input / output ports (I / O) 230A and 230B. Numbers 0 to 3 are assigned.
  • Each sub-block 210 has two sub-arrays 211A and 211B, word line drivers 212A and 212B, and a column selection / read / write circuit (Column Select / Read /) as shown on the right side of the SRAM 200A in FIG. Write logic) 213 is included.
  • the right side of FIG. 7 shows sub-blocks 210 (Sub (Block 2, Sub Block 3) with subblock numbers 2 and 3.
  • each sub-block 210 is divided into a plurality of bits.
  • one bit includes four columns as in the SRAM 30 (see FIG. 4) of the comparative example.
  • All the subarrays 211A and 211B included in the SRAM 200A have the same structure, in which bit cells as memory cells are arranged in an array, and the word line and the word line are based on the decoding result of the input address input to the decoder 220 by the decoder 220.
  • the bit line can be selected.
  • the input address is input to the decoder 220 from the processor core 111 (see FIG. 6).
  • the input address includes a column address for specifying a column, a row address for specifying a row, and a subarray address for specifying a subarray.
  • the decoder 220 includes a column decoder that decodes a column address, a row decoder that decodes a row address, and a subarray decoder for decoding a subarray address.
  • the word line drivers 212A and 212B are provided corresponding to the sub arrays 211A and 211B, respectively, and are connected to the word lines included in the sub arrays 211A and 211B, respectively.
  • the word line drivers 212A and 212B perform row selection (word line selection) based on row selection data (row selection signal) output by the decoder 220 decoding and outputting a row address, respectively.
  • the column selection / read / write circuit 213 is provided corresponding to each sub-block 210 and is connected to the bit lines of the two sub-arrays 211A and 211B in each sub-block 210.
  • the column selection / read / write circuit 213 performs column selection (bit line selection) based on column selection data (column selection signal) output by the decoder 220 decoding and outputting a column address.
  • the column selection / read / write circuit 213 of the sub-block 210 in each hierarchy has switching circuits 215A and 215B, respectively.
  • bit lines of the subarrays 211A and 211B are connected to the global bit line 214 via the switching circuits 215A and 215B in the column selection / read / write circuit 213.
  • FIG. 7 shows a mode in which the switching circuits 215A and 215B connect one bit line and one global bit line 214, respectively, but the switching circuit 215A includes a plurality of bit lines.
  • One global bit line 214 may be connected.
  • the bit lines of the subarrays 211A and 211B included in all hierarchical subblocks 210 are connected to the global bitline 214 by the switching circuits 215A and 215B in the column selection / read / write circuit 213.
  • the global bit line 214 is connected to an input / output port (I / O) 230.
  • the sub-block 210 of each layer is hierarchized by the global bit line 214.
  • the switching circuits 215A and 215B connect the bit line connected to the memory cell from which data is read or written to the global bit line 214 based on the column selection data.
  • the column selection / read / write circuit 213 including the switching circuits 215A and 215B is a read / write control unit.
  • the SRAMs 200A, 200B,..., 200X are referred to as the SRAM 200 unless otherwise distinguished.
  • the positional relationship between the sub-block 210 and the sub-arrays 211A and 211B shown in FIG. 7 represents the hierarchical structure of the sub-block 210 and the sub-arrays 211A and 211B, and is “upper” or “lower” in this specification. The wording does not represent a physical hierarchical relationship.
  • FIG. 8 is a diagram illustrating a part of the SRAM 200 according to the first embodiment.
  • a part of the SRAM 200 shown in FIG. 8 includes a bit D [n] part of the sub-block 210 (Sub Block 0) of the sub-block number 0 connected to the upper side of the input / output port (I / O) 230A shown in FIG. This is a portion corresponding to the word line drivers 212A and 212B, the column selection / read / write circuit 213, the global bit line 214, and the decoder 220.
  • the SRAM 200 reads and writes data according to a read command and a write command input from the processor core 111 (see FIG. 6).
  • the subarrays 211A and 211B each include bit cells 10 as a plurality of memory cells arranged in an array.
  • the bit cell 10 used in the SRAM 200 of the first embodiment is the same as the 6-transistor type bit cell 10 of the comparative example shown in FIGS. For this reason, description of the operation of the bit cell 10 is omitted.
  • connection between the source and drain of the MOS transistor 13 included in the bit cell 10 may be reversed.
  • connection between the source and drain of the MOS transistor 14 may be reversed.
  • an 8-transistor bit cell 20 shown in FIG. 3 may be used instead of the 6-transistor bit cell 10 shown in FIGS.
  • bit cells 10A and 10B having the same address are included in adjacent bits D [n + 1] and D [n].
  • the SRAM 200 of the first embodiment does not assign the bit cells 10 of the same address to adjacent bits, and assigns them in a staggered manner in the two subarrays 211A and 211B included in one subblock 210.
  • the same address is assigned to the bit cells 10 included in the odd-numbered bits in the sub-array 211A and the even-numbered bits in the sub-array 211B. Further, in one sub-block 210, the same address is assigned to the bit cells 10 included in the even-numbered bits in the sub-array 211A and the odd-numbered bits in the sub-array 211B. Such address assignment will be described later with reference to FIGS.
  • the read command receives an input address that specifies the bit cells 10 in the subarrays 211A and 211B in any of the subblocks 210 in a zigzag manner, and a write enable signal W / E (L level).
  • the write command includes an input address for specifying the bit cells 10 in the subarrays 211A and 211B in any of the subblocks 210 in a staggered manner, and a write enable signal W / E (H level).
  • the read command and the write command are commands requested from the processor core 111 (see FIG. 6).
  • a plurality of bit cells 10 having the same address are arranged in a staggered manner across the subarrays 211A and 211B in one subblock 210, so that data reading and writing are performed. This is done in units of sub-block 210.
  • Data reading is simultaneously performed on the subarrays 211A and 211B included in any one of the subblocks 210 included in the SRAM 200.
  • data is written simultaneously to the subarrays 211A and 211B included in any one of the subblocks 210 included in the SRAM 200.
  • Sub-block selection is realized by specifying a sub-block number.
  • the same subblock number is assigned to the upper and lower portions of the input / output port (I / O) 230, so that the subblock 210 is one of many subblocks 210 in the SRAM 200.
  • the first pattern is a pattern for reading or writing data from / to a plurality of bit cells 10 at the same address included in odd-numbered bits in the subarray 211A and even-numbered bits in the subarray 211B.
  • the second pattern is a pattern in which data is read or written to a plurality of bit cells 10 having the same address included in even-numbered bits in the subarray 211A and odd-numbered bits in the subarray 211B.
  • the SRAM 200 of the first embodiment in addition to the row selection and the column selection, it is necessary to select a sub-block, select the top and bottom, and select the first or second pattern.
  • Row selection, column selection, sub-block selection, up / down selection, and first or second pattern selection are performed based on an input address included in a read command or a write command.
  • the column address for performing column selection, the row address for performing row selection, the pattern selection address for performing first or second pattern selection, the sub-block address for performing sub-block selection, and the upper / lower selection are performed from the lower to the upper of the input address.
  • the upper and lower selection addresses may be assigned respectively. In this case, each address may be assigned several bits of the input address. A specific address assignment example will be described later with reference to FIG. 9A.
  • the subarray 211A (Sub Array 0) includes four word lines WL00 to WL03 and four pairs of bit lines BL00 and BLB (BL bars) 00 to BL03 and BLB03.
  • the word lines WL00 to WL03 are respectively connected to the word line driver 212A, and the bit lines BL00, BLB00 to BL03, and BLB03 are respectively connected to the column selection / read / write circuit 213.
  • bit line line numbers are referred to as bit line line numbers.
  • the sub-array 211B (Sub-array 1) includes four word lines WL10 to WL13 and four pairs of bit lines BL10, BLB10 to BL13, BLB13.
  • the word lines WL10 to WL13 are respectively connected to the word line driver 212B, and the bit lines BL10, BLB10 to BL13, and BLB13 are respectively connected to the column selection / read / write circuit 213.
  • each bit cell 10 is disposed at the intersection of a word line and a bit line pair.
  • FIG. 8 shows only one bit (D [n]) portion of the subarrays 211A and 211B. However, since there are actually n bits, each word line is connected to all the word line drivers 212A and 212B. Stretched to a bit.
  • the decoder 220 includes a row decoder 221, a sub-block decoder 222, a top / bottom selection decoder 223, a pattern selection decoder 224, and a column decoder 225.
  • An input address is input to the decoder 220.
  • the column decoder 225 receives a write enable signal W / E.
  • the row decoder 221, the sub-block decoder 222, the up / down selection decoder 223, the pattern selection decoder 224, and the column decoder 225 are provided one by one for the entire SRAM 200.
  • the row decoder 221, the sub-block decoder 222, and the up / down selection decoder 223 are connected to the word line drivers 212A and 212B via signal lines. Actually, since the sub-block 210 is hierarchized (see FIG. 7), the row decoder 221, the sub-block decoder 222, and the up / down selection decoder 223 are connected to the word line drivers 212A and 212B of all the sub-blocks 210. Has been.
  • the row decoder 221 is connected to the word line drivers 212A and 212B via signal lines, decodes a row address included in an input address of a read command or a write command, and outputs row selection data ROW [3: 0]. Output.
  • the row selection data ROW [3: 0] is input to the word line drivers 212A and 212B.
  • the word line drivers 212A and 212B perform row selection using the row selection data ROW [3: 0], and select one of the word lines WL00 to WL03 and WL10 to WL13.
  • the row selection data ROW [3: 0] is 4-bit data input to the word line drivers 212A and 212B.
  • the row selection data ROW [3: 0] is sent to the row decoder 221 in the word line drivers 212A and 212B in all the sub-blocks 210 arranged above and below the input / output port (I / O) 230 shown in FIG. It is input from. For this reason, row selection based on the row selection data ROW [3: 0] is performed in all the subarrays.
  • the row selection data ROW [3: 0] is a 4-bit row selection of row selection data ROW [3], row selection data ROW [2], row selection data ROW [1], and row selection data ROW [0]. Represent the data together.
  • the sub block decoder 222 is connected to the word line drivers 212A and 212B via signal lines, decodes a sub block address included in an input address of a read command or a write command, and outputs sub block selection data SBS. .
  • FIG. 8 shows only SBS [0] as the sub-block selection data output from the sub-block decoder 222 via one signal line in order to show a part of the sub-block 210 with sub-block number 0.
  • the sub-block decoder 222 since there are four sub-blocks 210 above and below the input / output port (I / O) 230, eight signal lines are connected to the sub-block decoder 222.
  • the sub block decoder 222 outputs sub block selection data SBS [0] to SBS [3].
  • the subscript numbers of the sub block selection data SBS correspond to the sub block numbers (0 to 3).
  • the eight signal lines are connected to the word line drivers 212A and 212B of the four-stage sub-block 210 above and below the input / output port (I / O) 230, respectively.
  • the sub-block selection data SBS [0] to SBS [3] are respectively input to the word line drivers 212A and 212B of the four-stage sub-block 210 via the eight signal lines.
  • the upper / lower selection decoder 223 is connected to word line drivers 212A and 212B in the upper and lower four-stage sub-blocks 210 of the input / output port (I / O) 230 shown in FIG. 7 via signal lines.
  • the up / down selection decoder 223 decodes the up / down selection address included in the input address of the read command or the write command, and outputs TOP data and BOT (Bottom) data.
  • the TOP data is assigned to the sub block 210 above the input / output port (I / O) 230, and the BOT data is assigned to the sub block 210 below the input / output port (I / O) 230. .
  • subarrays 211A and 211B shown in FIG. 8 are subblocks 210 (Sub (Block 0) above the input / output port (I / O) 230, only TOP data is shown in FIG.
  • the BOT data is input from the up / down selection decoder 223 to the sub-block 210 below the (I / O) 230.
  • the upper side of the input / output port (I / O) 230 is determined by the sub block selection data SBS output from the sub block decoder 222 and the TOP data or BOT data output from the upper / lower selection decoder 223. Alternatively, it is determined which lower-stage sub-block 210 is to be selected.
  • sub-blocks 210 on the left and right sides of the decoder 220 are selected.
  • sub-block 210 selected based on the input address of the read command or the write command in one cycle for reading or writing data is the same stage on the left and right of the decoder 220 in the SRAM 200 shown in FIG. Are two sub-blocks 210.
  • the pattern selection decoder 224 is connected to the column decoder 225 via a signal line, and decodes the pattern selection address included in the input address of the read command or the write command to decode the first pattern selection data F (First) and the second pattern selection data F (First)
  • the pattern selection data S (Second) is output.
  • the first pattern selection data F and the second pattern selection data S are data for selecting the first pattern or the second pattern, and are input to the column decoder 225.
  • data is read from or written to the plurality of bit cells 10 having the same address included in the odd-numbered bits in the sub-array 211A and the even-numbered bits in the sub-array 211B.
  • data is read from or written to a plurality of bit cells 10 at the same address included in the even-numbered bits in the sub-array 211A and the odd-numbered bits in the sub-array 211B.
  • the column decoder 225 is connected to the column selection / read / write circuit 213 through a signal line.
  • the column decoder 225 is actually connected to the column selection / read / write circuit 213 in all the sub-blocks 210 shown in FIG.
  • the column decoder 225 receives the first pattern selection data F, the second pattern selection data S, and the write enable signal W / E in addition to the column address included in the input address of the read command or the write command.
  • the column decoder 225 decodes the column address and outputs column selection data according to the data values of the first pattern selection data F and the second pattern selection data S and the signal level of the write enable signal W / E.
  • the column selection data output from the column decoder 225 is data for selecting a column in the bits of the subarrays 211A and 211B so as to realize reading or writing of data according to the first pattern or the second pattern.
  • Column selection data is input to the column selection / read / write circuit 213.
  • the column decoder 225 selects the column selection data when the signal level of the write enable signal W / E is L level, the first pattern selection data F is “1”, and the second pattern selection data S is “0”.
  • R_COL_SEL_F [3: 0] is output.
  • Column selection data R_COL_SEL_F [3: 0] is column selection data for selecting a bit column in the subarrays 211A and 211B in order to realize data reading in the first pattern.
  • any pair of bit lines BL and BLB in each odd bit of the sub-array 211A and any bit line BL in each even bit of the sub-array 211B , BLB pair is selected for data reading.
  • the column decoder 225 selects the column selection data when the signal level of the write enable signal W / E is L level, the first pattern selection data F is “0”, and the second pattern selection data S is “1”.
  • R_COL_SEL_S [3: 0] is output.
  • Column selection data R_COL_SEL_S [3: 0] is column selection data for selecting a bit column in the subarrays 211A and 211B in order to realize data reading in the second pattern.
  • any pair of bit lines BL and BLB in each even bit of the subarray 211A and any bitline BL in each odd bit of the subarray 211B , BLB pair is selected for data reading.
  • FIG. 8 shows only one bit D [n], but actually the subarrays 211A and 211B include a large number of bits. Therefore, based on the column selection data, any pair of bit lines BL and BLB in each odd bit and any pair of bit lines BL and BLB in each even bit are selected.
  • the column decoder 225 when the signal level of the write enable signal W / E is H level, the first pattern selection data F is “1”, and the second pattern selection data S is “0”, Selection data W_COL_SEL_F [3: 0] is output.
  • Column selection data W_COL_SEL_F [3: 0] is column selection data for selecting a bit column in the subarrays 211A and 211B in order to realize data writing in the first pattern.
  • any pair of bit lines BL and BLB in each odd bit of the sub-array 211A and any bit line BL in each even bit of the sub-array 211B , BLB pair is selected for writing data.
  • the column decoder 225 when the signal level of the write enable signal W / E is H level, the first pattern selection data F is “0”, and the second pattern selection data S is “1”, Selection data W_COL_SEL_S [3: 0] is output.
  • the column selection data W_COL_SEL_S [3: 0] is column selection data for selecting a bit column in the subarrays 211A and 211B in order to realize data writing in the second pattern.
  • any pair of bit lines BL and BLB in each even bit of the subarray 211A and any bit line BL in each odd bit of the subarray 211B , BLB pair is selected for writing data.
  • column selection data R_COL_SEL_F [3: 0], R_COL_SEL_S [3: 0], W_COL_SEL_F [3: 0], and W_COL_SEL_S [3: 0] are notations that collectively represent 4-bit column selection data. .
  • the column selection data R_COL_SEL_F [3: 0] includes column selection data R_COL_SEL_F [3], R_COL_SEL_F [2], R_COL_SEL_F [1], and R_COL_SEL_F [0]. The same applies to the column selection data R_COL_SEL_S [3: 0], W_COL_SEL_F [3: 0], and W_COL_SEL_S [3: 0].
  • Bit lines BL00 to BL03, BLB00 to BLB03, BL10 to BL13, and BLB10 to BLB13 are connected to the column selection / read / write circuit 213.
  • the column selection / read / write circuit 213 selects a bit line based on the column selection data input from the column decoder 225.
  • the column selection / read / write circuit 213 may be any circuit that can select the bit lines BL and BLB, switch between read / write, and transfer read / write data based on the column selection data input from the column decoder 225. .
  • the column selection / read / write circuit 213 selects a pair of bit lines BL and BLB having the same line number when the column selection data is input from the column decoder 225 for reading or writing data.
  • the column selection / read / write circuit 213 is connected to a global bit line 214 for transmitting read data or write data to / from an input / output port (I / O) 230 (see FIG. 7).
  • the global bit line 214 transmits data read through the bit lines BL and BLB to the input / output port (I / O) 230 (see FIG. 7) and writes data to be written from the input / output port (I / O) 230 to the bit line. Transmit to BL and BLB.
  • a bit line selection circuit is based on the column selection data transmitted from the column decoder 225, and includes four bit lines BL00, BL00 included in each of the two subarrays 211A and 211B.
  • the format is not limited.
  • a circuit that transfers read data and write data can switch between read processing and write processing based on column selection data corresponding to the signal level of the write enable signal W / E. Any circuit can be used as long as it can exchange data with the global bit line 214.
  • FIG. 9A is a diagram showing an example of input address assignment of the SRAM 200 according to the first embodiment.
  • the input address A [7: 0] is 8-bit data. From the lower bit to the upper bit, the column address (column), row address (row), pattern selection address (F / S), sub block address (Sub Block) ), Up / down selection address (Top / Bot).
  • the column address (column) is 2 bits of A [1: 0]
  • the row address (row) is 2 bits of A [3: 2]
  • the pattern selection address (F / S) is 1 of A [4].
  • Two bits of A [6: 5] are allocated to the bit and sub-block address (Sub Block), and one bit of A [7] is allocated to the upper / lower selection address (Top / Bot).
  • FIG. 9B is a diagram illustrating a circuit of the row decoder 221 of the SRAM 200 according to the first embodiment.
  • the row decoder 221 includes two-input type AND (logical product) circuits 300, 301, 302, and 303. Two signal lines are connected to each of the AND circuits 300 to 303, and row addresses A [3] and A [2] are input thereto, respectively.
  • AND circuits 300, 301, 302, and 303 output row selection data R [0], R [1], R [2], and R [3], respectively.
  • the row selection data R [0] is row selection data for selecting the word lines WL00 and WL10 shown in FIG.
  • the row selection data R [1], R [2], and R [3] are row selection data for selecting the word lines WL01 and WL11, WL02 and WL12, WL03 and WL13 shown in FIG. is there.
  • the row address A [3] and A [2] are both subjected to a negative operation and input to the AND circuit 300.
  • the row address A [3] is subjected to a negative operation and inputted, and the row address A [2] is inputted as it is.
  • the row address A [3] is input as it is, and the row address A [2] is input after being subjected to a negative operation.
  • Both the row addresses A [3] and A [2] are input to the AND circuit 303 as they are.
  • the row decoder 221 sets the row selection data ROW [0] to “1” and the row selection data ROW [1], ROW when the row addresses A [3], A [2] are “0” and “0”. [2], ROW [3] is set to “0”.
  • the row decoder 221 sets the row selection data ROW [1] to “1” and the row selection data ROW [0], ROW when the row addresses A [3] and A [2] are “0” and “1”. [2], ROW [3] is set to “0”.
  • the row decoder 221 sets the row selection data ROW [2] to “1” and the row selection data ROW [0], ROW when the row addresses A [3], A [2] are “1” and “0”. [1], ROW [3] is set to “0”.
  • the row decoder 221 sets the row selection data ROW [3] to “1” and the row selection data ROW [0], ROW when the row addresses A [3], A [2] are “1” and “1”. [1] and ROW [2] are set to “0”.
  • FIG. 9C is a diagram illustrating a circuit of the sub-block decoder 222 of the SRAM 200 according to the first embodiment.
  • the sub-block decoder 222 includes 2-input type AND (logical product) circuits 310, 311, 312, and 313, similar to the row decoder 221. Two signal lines are connected to each of the AND circuits 310 to 313, and sub-block addresses A [6] and A [5] are input to the AND circuits 310 to 313, respectively.
  • AND circuits 310, 311, 312, and 313 output sub block selection data SBS [0], SBS [1], SBS [2], and SBS [3], respectively.
  • the sub-block selection data SBS [0] is sub-block selection data for selecting the sub-block 210 (Sub Block 0) having the sub-block number 0 shown in FIG.
  • subblock selection data SBS [1], SBS [2], SBS [3] are subblocks 210 (Sub Block 1, Sub Block 2, subblock numbers 1, 2, and 3 shown in FIG. 7, respectively).
  • the sub-block selection addresses A [6] and A [5] are both subjected to a negative operation and input to the AND circuit 310.
  • the AND block 311 is inputted with the sub block selection address A [6] being negated, and the sub block selection address A [5] is inputted as it is.
  • the AND block 312 receives the sub block selection address A [6] as it is, and inputs the sub block selection address A [5] after performing a negative operation. Both the sub-block selection addresses A [6] and A [5] are input to the AND circuit 313 as they are.
  • the sub-block decoder 222 sets the sub-block selection data SBS [0] to “1” when the sub-block selection addresses A [6] and A [5] are “0” and “0”, and sets the sub-block selection data SBS. [1], SBS [2], SBS [3] are set to “0”.
  • the subblock decoder 222 sets the subblock selection data SBS [1] to “1” and the subblock selection data SBS. [0], SBS [2], and SBS [3] are set to “0”.
  • the subblock decoder 222 sets the subblock selection data SBS [2] to “1” and the subblock selection data SBS. [0], SBS [1], and SBS [3] are set to “0”.
  • the subblock decoder 222 sets the subblock selection data SBS [3] to “1” and the subblock selection data SBS. [0], SBS [1], and SBS [2] are set to “0”.
  • FIG. 9D is a diagram illustrating a circuit of the upper / lower selection decoder 223 of the SRAM 200 according to the first embodiment.
  • the up / down selection decoder 223 has a 1-input / 2-output circuit, decodes the up / down selection address A [7], and outputs TOP data and BOT data.
  • the TOP data is output as an inverted value of the data value of the upper / lower selection address A [7] by the inverter 320, and the BOT data is output as the data value of the upper / lower selection address A [7].
  • TOP data is input to the word line drivers 212A and 212B of the sub-block 210 arranged above the input / output port (I / O) 230 shown in FIG. 7 as described above.
  • the BOT data is input to the word line drivers 212A and 212B of the sub-block 210 arranged below the input / output port (I / O) 230 shown in FIG.
  • the sub-block 210 arranged on the upper side of the input / output port (I / O) 230 is selected.
  • the sub-block 210 arranged below the input / output port (I / O) 230 is selected.
  • FIG. 9E shows a circuit of the pattern selection decoder 224 of the SRAM 200 according to the first embodiment.
  • the pattern selection decoder 224 has a 1-input / 2-output circuit, decodes the pattern selection address A [4], and outputs first pattern selection data F and second pattern selection data S.
  • the first pattern selection data F is output as an inverted value of the data value of the pattern selection address A [4] by the inverter 330, and the second pattern selection data S is output as the data value of the pattern selection address A [4].
  • the first pattern selection data F and the second pattern selection data S are data for selecting the first pattern or the second pattern, and are input to the column decoder 225.
  • the column decoder 225 decodes the column address and outputs column selection data according to the data values of the first pattern selection data F and the second pattern selection data S and the signal level of the write enable signal W / E.
  • 9 (F) to 9 (I) are diagrams showing a circuit for decoding the column address included in the column decoder 225 of the SRAM 200 according to the first embodiment.
  • the column decoder 225 includes a circuit 340R that decodes a column address to read data according to the first pattern, and a circuit 340W that decodes a column address to write data according to the first pattern.
  • the column decoder 225 further includes a circuit 350R that decodes a column address in order to read data according to the second pattern, and a circuit 350W that decodes a column address in order to write data according to the second pattern.
  • a circuit 340R that decodes a column address to read data according to the first pattern includes four-input type AND (logical product) circuits 360R, 361R, 362R, and 363R. Four signal lines are connected to each of the AND circuits 360R to 363R.
  • the first pattern selection data F, the column addresses A [1], A [0], and the write enable signal W / E are respectively connected to the AND circuits 360R to 363R. Entered.
  • AND circuits 360R, 361R, 362R, and 363R output column selection data R_COL_SEL_F [0], R_COL_SEL_F [1], R_COL_SEL_F [2], and R_COL_SEL_F [3], respectively.
  • the column selection data R_COL_SEL_F [0] is column selection data for selecting the bit lines BL00 and BLB00 and the bit lines BL10 and BLB10 shown in FIG. 8 in order to read data according to the first pattern.
  • Column selection data R_COL_SEL_F [1] is column selection data for selecting the bit lines BL01 and BLB01 and the bit lines BL11 and BLB11 shown in FIG. 8 in order to read data according to the first pattern.
  • Column selection data R_COL_SEL_F [2] is column selection data for selecting the bit lines BL02 and BLB02 and the bit lines BL12 and BLB12 shown in FIG. 8 in order to read data according to the first pattern.
  • Column selection data R_COL_SEL_F [3] is column selection data for selecting the bit lines BL03 and BLB03 and the bit lines BL13 and BLB13 shown in FIG. 8 in order to read data according to the first pattern.
  • the AND circuit 360R receives the first pattern selection data F, the negative column address A [1], the negative column address A [0], and the negative write enable signal W / E. .
  • the AND circuit 361R receives the first pattern selection data F, the negative column address A [1], the column address A [0], and the negative write enable signal W / E.
  • the AND circuit 362R receives the first pattern selection data F, the column address A [1], the negative column address A [0], and the negative operation write enable signal W / E.
  • the AND circuit 363R receives the first pattern selection data F, the column address A [1], the column address A [0], and the write enable signal W / E obtained by performing a negative operation.
  • the column decoder 225 determines that the first pattern selection data F is “1”, the column addresses A [1] and A [0] are “0” and “0”, and the write enable signal W / E is at the L level.
  • the column selection data R_COL_SEL_F [0] is set to “1”, and the column selection data R_COL_SEL_F [1], R_COL_SEL_F [2], and R_COL_SEL_F [3] are set to “0”.
  • the column decoder 225 determines that the first pattern selection data F is “1”, the column addresses A [1] and A [0] are “0” and “1”, and the write enable signal W / E is at the L level.
  • the column selection data R_COL_SEL_F [1] is set to “1”
  • the column selection data R_COL_SEL_F [0], R_COL_SEL_F [2], and R_COL_SEL_F [3] are set to “0”.
  • the column decoder 225 determines that the first pattern selection data F is “1”, the column addresses A [1] and A [0] are “1”, “0”, and the write enable signal W / E is at the L level.
  • the column selection data R_COL_SEL_F [2] is set to “1”, and the column selection data R_COL_SEL_F [0], R_COL_SEL_F [1], and R_COL_SEL_F [3] are set to “0”.
  • the column decoder 225 determines that the first pattern selection data F is “1”, the column addresses A [1] and A [0] are “1”, “1”, and the write enable signal W / E is at the L level.
  • the column selection data R_COL_SEL_F [3] is set to “1”, and the column selection data R_COL_SEL_F [0], R_COL_SEL_F [1], and R_COL_SEL_F [2] are set to “0”.
  • a circuit 340W that decodes a column address for writing data according to the first pattern includes four-input AND (logical product) circuits 360W, 361W, 362W, and 363W. Four signal lines are connected to each of the AND circuits 360W to 363W, and the first pattern selection data F, the column addresses A [1], A [0], and the write enable signal W / E are respectively received. Entered.
  • AND circuits 360W, 361W, 362W, and 363W output column selection data W_COL_SEL_F [0], W_COL_SEL_F [1], W_COL_SEL_F [2], and W_COL_SEL_F [3], respectively.
  • the column selection data W_COL_SEL_F [0] is column selection data for selecting the bit lines BL00 and BLB00 and the bit lines BL10 and BLB10 shown in FIG. 8 in order to write data according to the first pattern.
  • the column selection data W_COL_SEL_F [1] is column selection data for selecting the bit lines BL01 and BLB01 and the bit lines BL11 and BLB11 shown in FIG. 8 in order to write data in the first pattern.
  • Column selection data W_COL_SEL_F [2] is column selection data for selecting the bit lines BL02 and BLB02 and the bit lines BL12 and BLB12 shown in FIG. 8 in order to write data in the first pattern.
  • Column selection data W_COL_SEL_F [3] is column selection data for selecting the bit lines BL03 and BLB03 and the bit lines BL13 and BLB13 shown in FIG. 8 in order to write data in the first pattern.
  • the AND circuit 360W receives the first pattern selection data F, the negative column address A [1], the negative column address A [0], and the write enable signal W / E.
  • the AND circuit 361W receives the first pattern selection data F, the negative column address A [1], the column address A [0], and the write enable signal W / E.
  • the AND circuit 362W receives the first pattern selection data F, the column address A [1], the negative column address A [0], and the write enable signal W / E.
  • the first pattern selection data F, the column address A [1], the column address A [0], and the write enable signal W / E are input to the AND circuit 363W.
  • the column decoder 225 determines that the first pattern selection data F is “1”, the column addresses A [1] and A [0] are “0” and “0”, and the write enable signal W / E is at the H level.
  • the column selection data W_COL_SEL_F [0] is set to “1”, and the column selection data W_COL_SEL_F [1], W_COL_SEL_F [2], and W_COL_SEL_F [3] are set to “0”.
  • the column decoder 225 determines that the first pattern selection data F is “1”, the column addresses A [1] and A [0] are “0” and “1”, and the write enable signal W / E is at the H level.
  • the column selection data W_COL_SEL_F [1] is set to “1”
  • the column selection data W_COL_SEL_F [0], W_COL_SEL_F [2], and W_COL_SEL_F [3] are set to “0”.
  • the column decoder 225 determines that the first pattern selection data F is “1”, the column addresses A [1] and A [0] are “1” and “0”, and the write enable signal W / E is at the H level.
  • the column selection data W_COL_SEL_F [2] is set to “1”, and the column selection data W_COL_SEL_F [0], W_COL_SEL_F [1], and W_COL_SEL_F [3] are set to “0”.
  • the column decoder 225 determines that the first pattern selection data F is “1”, the column addresses A [1] and A [0] are “1”, “1”, and the write enable signal W / E is at the H level.
  • the column selection data W_COL_SEL_F [3] is set to “1”, and the column selection data W_COL_SEL_F [0], W_COL_SEL_F [1], and W_COL_SEL_F [2] are set to “0”.
  • a circuit 350R that decodes a column address in order to read data according to the second pattern includes 4-input type AND (logical product) circuits 370R, 371R, 372R, and 373R.
  • Four signal lines are connected to each of the AND circuits 370R to 373R, and second pattern selection data S, column addresses A [1], A [0], and a write enable signal W / E are respectively received. Entered.
  • AND circuits 370R, 371R, 372R, and 373R output column selection data R_COL_SEL_S [0], R_COL_SEL_S [1], R_COL_SEL_S [2], and R_COL_SEL_S [3], respectively.
  • the column selection data R_COL_SEL_S [0] is column selection data for selecting the bit lines BL00 and BLB00 and the bit lines BL10 and BLB10 shown in FIG. 8 in order to read data according to the second pattern.
  • Column selection data R_COL_SEL_S [1] is column selection data for selecting the bit lines BL01 and BLB01 and the bit lines BL11 and BLB11 shown in FIG. 8 in order to read data according to the second pattern.
  • the column selection data R_COL_SEL_S [2] is column selection data for selecting the bit lines BL02 and BLB02 and the bit lines BL12 and BLB12 shown in FIG. 8 in order to read data according to the second pattern.
  • the column selection data R_COL_SEL_S [3] is column selection data for selecting the bit lines BL03 and BLB03 and the bit lines BL13 and BLB13 shown in FIG. 8 in order to read data according to the second pattern.
  • the AND circuit 370R receives the second pattern selection data S, the negative column address A [1], the negative column address A [0], and the negative write enable signal W / E. .
  • the AND circuit 371R receives the second pattern selection data S, the column address A [1] obtained by the negative operation, the column address A [0], and the write enable signal W / E obtained by the negative operation.
  • the AND circuit 372R receives the second pattern selection data S, the column address A [1], the negative column address A [0], and the negative operation write enable signal W / E.
  • the AND circuit 373R receives the second pattern selection data S, the column address A [1], the column address A [0], and the write enable signal W / E obtained by performing a negative operation.
  • the column decoder 225 determines that the second pattern selection data S is “1”, the column addresses A [1] and A [0] are “0”, “0”, and the write enable signal W / E is at the L level.
  • the column selection data R_COL_SEL_S [0] is set to “1”, and the column selection data R_COL_SEL_S [1], R_COL_SEL_S [2], and R_COL_SEL_S [3] are set to “0”.
  • the column decoder 225 determines that the second pattern selection data S is “1”, the column addresses A [1] and A [0] are “0” and “1”, and the write enable signal W / E is at the L level.
  • the column selection data R_COL_SEL_S [1] is set to “1”
  • the column selection data R_COL_SEL_S [0], R_COL_SEL_S [2], and R_COL_SEL_S [3] are set to “0”.
  • the column decoder 225 determines that the second pattern selection data S is “1”, the column addresses A [1] and A [0] are “1” and “0”, and the write enable signal W / E is at the L level.
  • the column selection data R_COL_SEL_S [2] is set to “1”, and the column selection data R_COL_SEL_S [0], R_COL_SEL_S [1], and R_COL_SEL_S [3] are set to “0”.
  • the column decoder 225 determines that the second pattern selection data S is “1”, the column addresses A [1] and A [0] are “1”, “1”, and the write enable signal W / E is at the L level.
  • the column selection data R_COL_SEL_S [3] is set to “1”, and the column selection data R_COL_SEL_S [0], R_COL_SEL_S [1], and R_COL_SEL_S [2] are set to “0”.
  • a circuit 350W that decodes a column address for writing data according to the second pattern includes four-input AND (logical product) circuits 370W, 371W, 372W, and 373W.
  • Four signal lines are connected to each of the AND circuits 370W to 373W, and second pattern selection data S, column addresses A [1], A [0], and a write enable signal W / E are respectively received. Entered.
  • AND circuits 370W, 371W, 372W, and 373W output column selection data W_COL_SEL_S [0], W_COL_SEL_S [1], W_COL_SEL_S [2], and W_COL_SEL_S [3], respectively.
  • Column selection data W_COL_SEL_S [0] is column selection data for selecting the bit lines BL00 and BLB00 and the bit lines BL10 and BLB10 shown in FIG. 8 in order to write data in the second pattern.
  • the column selection data W_COL_SEL_S [1] is column selection data for selecting the bit lines BL01 and BLB01 and the bit lines BL11 and BLB11 shown in FIG. 8 in order to write data according to the second pattern.
  • Column selection data W_COL_SEL_S [2] is column selection data for selecting the bit lines BL02 and BLB02 and the bit lines BL12 and BLB12 shown in FIG. 8 in order to write data in the second pattern.
  • Column selection data W_COL_SEL_S [3] is column selection data for selecting the bit lines BL03 and BLB03 and the bit lines BL13 and BLB13 shown in FIG. 8 in order to write data in the second pattern.
  • the AND circuit 370W receives the second pattern selection data S, the column address A [1] obtained by the negative operation, the column address A [0] obtained by the negative operation, and the write enable signal W / E.
  • the AND circuit 371W receives the second pattern selection data S, the negative column address A [1], the column address A [0], and the write enable signal W / E.
  • the AND circuit 372W receives the second pattern selection data S, the column address A [1], the negative column address A [0], and the write enable signal W / E.
  • the second pattern selection data S, column address A [1], column address A [0], and write enable signal W / E are input to the AND circuit 373W.
  • the column decoder 225 determines that the second pattern selection data S is “1”, the column addresses A [1] and A [0] are “0” and “0”, and the write enable signal W / E is at the H level.
  • the column selection data W_COL_SEL_S [0] is set to “1”, and the column selection data W_COL_SEL_S [1], W_COL_SEL_S [2], and W_COL_SEL_S [3] are set to “0”.
  • the column decoder 225 determines that the second pattern selection data S is “1”, the column addresses A [1] and A [0] are “0” and “1”, and the write enable signal W / E is at the H level.
  • the column selection data W_COL_SEL_S [1] is set to “1”
  • the column selection data W_COL_SEL_S [0], W_COL_SEL_S [2], and W_COL_SEL_S [3] are set to “0”.
  • the column decoder 225 determines that the second pattern selection data S is “1”, the column addresses A [1] and A [0] are “1” and “0”, and the write enable signal W / E is at the H level.
  • the column selection data W_COL_SEL_S [2] is set to “1”, and the column selection data W_COL_SEL_S [0], W_COL_SEL_S [1], and W_COL_SEL_S [3] are set to “0”.
  • the column decoder 225 determines that the second pattern selection data S is “1”, the column addresses A [1] and A [0] are “1”, “1”, and the write enable signal W / E is at the H level.
  • the column selection data W_COL_SEL_S [3] is set to “1”, and the column selection data W_COL_SEL_S [0], W_COL_SEL_S [1], and W_COL_SEL_S [2] are set to “0”.
  • column selection data W_COL_SEL_S [0], W_COL_SEL_S [1], W_COL_SEL_S [2], And W_COL_SEL_S [3] are all “0”.
  • column selection data R_COL_SEL_F [3: 0], R_COL_SEL_S [3: 0], W_COL_SEL_F [3: 0], and W_COL_SEL_S [3: 0] will be described with reference to FIG. .
  • FIG. 10 is a diagram showing a connection relationship between the column selection / read / write circuit 213 of the SRAM 200 of the first embodiment and a signal line for transmitting column selection data.
  • FIG. 10 four columns in the bit D [n] of the subarrays 211A and 211B are represented as C [0], C [1], C [2], and C [3]. Further, the column C [3] of the bit D [n ⁇ 1] adjacent to the bit D [n] and the column C [0] of the bit D [n + 1] are shown.
  • the columns C [0] to C [3] in the subarray 211A include bit lines BL00, BLB00 to BL03, and BLB03, respectively.
  • the columns C [0] to C [3] in the sub-array 211B include bit lines BL10, BLB10 to BL13, and BLB13, respectively.
  • word lines WL00 to WL03 are arranged in the subarray 211A, and four wordlines WL10 to WL13 are arranged in the subarray 211B.
  • One bit cell 10 is arranged at the intersection of the bit lines BL00, BLB00 to BL03, BLB03, BL10, BLB10 to BL13, BLB13 and the word lines WL00 to WL03, WL10 to WL13.
  • FIG. 10 shows a total of 48 bit cells.
  • a column selection / read / write circuit 213 is provided for each column.
  • bit D [n] is an odd bit and the bits D [n ⁇ 1] and D [n + 1] are even bits.
  • the first pattern is a pattern for reading or writing data from / to the plurality of bit cells 10 having the same address included in the odd-numbered bits in the subarray 211A and the even-numbered bits in the subarray 211B. .
  • the second pattern is a pattern for reading or writing data from / to a plurality of bit cells 10 at the same address included in even-numbered bits in the sub-array 211A and odd-numbered bits in the sub-array 211B.
  • R_COL_SEL_F [3: 0] R_COL_SEL_S [3: 0]
  • W_COL_SEL_F W_COL_SEL_F [3: 0]
  • W_COL_SEL_S W_COL_SEL_S [3: 0].
  • the column selection / read / write circuit 213 sets the input destination of four types of column selection data on the upper side (Upper) or the lower side (Lower) for each bit in order to realize reading or writing of data according to the first pattern or the second pattern. ) To any one of the bits.
  • column selection data for selecting the bit of the upper sub-array 211A in the sub-block 210 for data reading is represented as R_COL_SEL_U.
  • column selection data for selecting the bit of the lower sub-array 211B in the sub-block 210 for data reading is represented as R_COL_SEL_L.
  • column selection data for selecting the bit of the upper sub-array 211A in the sub-block 210 for data writing is represented as W_COL_SEL_U.
  • column selection data for selecting a bit in the lower sub-array 211B in the sub-block 210 for data writing is represented as W_COL_SEL_L.
  • the column selection data R_COL_SEL_F [3: 0] and W_COL_SEL_F [3: 0] used in the first pattern are input to the odd bits D [n] as R_COL_SEL_U and W_COL_SEL_U.
  • column selection data R_COL_SEL_F [3: 0] and W_COL_SEL_F [3: 0] used in the first pattern are input as R_COL_SEL_L and W_COL_SEL_L to even bits D [n ⁇ 1] and D [n + 1].
  • column selection data R_COL_SEL_S [3: 0] and W_COL_SEL_S [3: 0] used in the second pattern are input as R_COL_SEL_U and W_COL_SEL_U to even bits D [n ⁇ 1] and D [n + 1]. Is done.
  • column selection data R_COL_SEL_S [3: 0] and W_COL_SEL_S [3: 0] used in the second pattern are input to the odd bits D [n] as R_COL_SEL_L and W_COL_SEL_L.
  • the bits of the same address are as follows: Will be placed.
  • the row selection data ROW [2] is “1” and the column selection data R_COL_SEL_F [0] is “1”. This corresponds to the case where reading is performed in the first pattern.
  • bit cell 10E located at the intersection of the word line WL02 and the column C [0] is selected for the odd bit D [n]
  • the word line WL12 and the column C [0] are selected for the even bit D [n + 1].
  • the bit cell 10F located at the intersection is selected.
  • bit cells in different subarrays (211A, 211B) have the same address. This relationship is the same for the addresses specified by the word lines WL00 to 03 and WL10 to 13 and the columns C [0] to C [3] in all bits.
  • the column selection data for reading or writing data according to the first pattern and the second pattern is divided between the odd bits and the even bits as described above, so that the same between adjacent bits.
  • Address bit cells are arranged in a staggered pattern.
  • FIG. 11 is a diagram illustrating a circuit of the column selection / read / write circuit 213 of the SRAM 100 according to the first embodiment.
  • One column selection / read / write circuit 213 is provided for each sub-block 210, and is connected to the bit lines BL and BLB of the two sub-arrays 211A and 211B in each sub-block 210.
  • bit lines connected to the upper sub-array 211A in the sub-block 210 are represented as BLU and BLBU (subscript U is an abbreviation of Upper), and the bit lines connected to the lower sub-array 211B are BLL and BLBL ( The subscript L is an abbreviation for Lower).
  • Bit lines BLU and BLBU correspond to, for example, bit lines BL00, BLB00 to BL03, and BL03 shown in FIG. 10, and bit lines BLL and BLBL include, for example, bit lines BL10 and BLB10 to BL13 shown in FIG. , BL13.
  • the column selection data R_COL_SEL_U, R_COL_SEL_L, W_COL_SEL_U, and W_COL_SEL_L are input to the column selection / read / write circuit 213 as shown in FIG.
  • the column selection / read / write circuit 213 includes NMOS transistors 381, 382, 383, 384 and an inverter 385.
  • the NMOS transistors 381 and 382 receive column selection data W_COL_SEL_U at their gates, and the NMOS transistors 383 and 384 receive column selection data W_COL_SEL_L at their gates.
  • the NMOS transistor 381 has a drain connected to the upper bit line BLBU and a source connected to the drain of the NMOS transistor 383.
  • the NMOS transistor 383 has a source connected to the lower bit line BLBL and a drain connected to the source of the NMOS transistor 381.
  • the NMOS transistor 382 has a drain connected to the upper bit line BLU and a source connected to the drain of the NMOS transistor 384.
  • the NMOS transistor 384 has a source connected to the lower bit line BLL and a drain connected to the source of the NMOS transistor 382.
  • connection point between the source of the NMOS transistor 381 and the drain of the NMOS transistor 383 is connected to the global bit line 214W for data writing.
  • the input terminal of the inverter 385 is connected to the connection point between the source of the NMOS transistor 381 and the drain of the NMOS transistor 383, and the output terminal of the inverter 385 is connected to the connection point between the source of the NMOS transistor 382 and the drain of the NMOS transistor 384. It is connected.
  • the input terminal to which the column selection data R_COL_SEL_U is input is connected to the input terminal of the inverter 387.
  • the output terminal of the inverter 387 is connected to the gate of the PMOS transistor 388.
  • the drain of the PMOS transistor 388 is connected to a power source of a predetermined voltage (Vdd), and the source is connected to the drain of the PMOS transistor 389.
  • the gate of the PMOS transistor 389 is connected to the upper bit line BLU, and the source is connected to the drain of the PMOS transistor 390.
  • the gate of the PMOS transistor 390 is connected to the lower bit line BLL, and the source is connected to the source of the PMOS transistor 391.
  • the drain of the PMOS transistor 391 is connected to a power source of a predetermined voltage (Vdd), and the gate is connected to the output terminal of the inverter 392.
  • the input terminal of the inverter 392 is connected to the other input terminal of the NOR circuit 386.
  • connection point between the source of the PMOS transistor 389 and the drain of the PMOS transistor 390 is connected to the drain of the NMOS transistor 393 and to the gate of the NMOS transistor 394.
  • the source of the NMOS transistor 393 is grounded, and the gate is connected to the output terminal of the NOR circuit 386.
  • the drain of the NMOS transistor 394 is connected to the global bit line 214R for reading data, and the source is grounded.
  • the NMOS transistors 381 and 382 are turned on, and the global bit line 214W for data writing and the upper bit lines BLU and BLBU are connected. As a result, data can be written to the upper bits from the global bit line 214W for data writing through the upper bit lines BLU and BLBU.
  • the NMOS transistors 383 and 384 are turned on, and the global bit line 214W for data writing and the lower bit lines BLL and BLBL are connected. As a result, data can be written to the lower bits from the global bit line 214W for data writing via the lower bit lines BLL and BLBL.
  • the PMOS transistor 388 is turned on, and the output of the NOR circuit 386 becomes “0”.
  • the column selection data R_COL_SEL_U is “1”
  • the column selection data W_COL_SEL_U is “0”
  • the NMOS transistor 382 is turned off, and as a result, the PMOS transistor 389 is turned on.
  • the NMOS transistor 393 is turned off and the NMOS transistor 394 is turned on.
  • the upper bit line BLU and the data read global bit line 214R are connected, and the upper bit data can be read via the data read global bit line 214R.
  • data can be freely read from or written to the upper or lower bit.
  • FIG. 11 shows the relationship between the column selection / read / write circuit 213 arranged for one column, the global bit line 214R for reading data, and the global bit line 214W for writing data.
  • the column selection / read / write circuits 213 for the other three columns not shown in FIG. 11 all have the same circuit configuration as the column selection / read / write circuit 213 shown in FIG.
  • the column selection / read / write circuits 213 for the other three columns not shown in FIG. 11 are connected to the global bit line 214W for data writing via the NMOS transistors 381 to 384 and the inverter 385.
  • one of the four column selection / read / write circuits 213 is turned on. It is connected to the global bit line 214W for writing data.
  • the column selection / read / write circuits 213 for the other three columns not shown in FIG. 11 are connected to the data read global bit line 214R via the NMOS transistor 394.
  • the NMOS transistors 381 to 384 and the NMOS transistor 394 connect any one of the four column selection / read / write circuits 213 to the global bit line 214W for data writing and the global bit line 214R for data reading.
  • Switching circuits 215A and 215B (see FIG. 7).
  • FIG. 12 is a diagram showing how bits are selected by the first pattern and the second pattern in the SRAM 200 of the first embodiment.
  • the sub-block 210 of sub-block number 3 above the input / output port (I / O) 230A is enlarged.
  • the subarray 211A and the subarray 211B include four bits D [0], D [1], D [2], and D [3], and the column selection / read / write circuit 213 is between the subarrays 211A and 211B.
  • the description will be given assuming that there is something.
  • the 8 bits shown in FIG. 12 each include 16 bit cells of 4 rows ⁇ 4 columns.
  • bit cells are indicated by square cells.
  • the four columns included in each bit D [0], D [1], D [2], D [3] are represented as C [0], C [1], C [2], C [3].
  • the columns C [0] to C [3] in the subarray 211A include bit lines BL00, BLB00 to BL03, and BLB03, respectively.
  • the first pattern is a pattern for reading or writing data from / to a plurality of bit cells 10 having the same address included in the odd-numbered bits in the subarray 211A and the even-numbered bits in the subarray 211B.
  • one bit is skipped from the subarrays 211A and 211B and selected in a staggered manner.
  • the second pattern is a pattern for reading or writing data from / to a plurality of bit cells 10 at the same address included in even-numbered bits in the sub-array 211A and odd-numbered bits in the sub-array 211B.
  • one bit is skipped from the subarrays 211A and 211B and selected in a staggered manner.
  • the row selection data ROW [0] output from the row decoder 221 is “1”, and the row selection data ROW [1], ROW [2], and ROW [3] are all “0”. .
  • the sub block selection data SBS [3] output from the sub block decoder 222 is “1”, and the sub block selection data SBS [0], SBS [1], and SBS [2] are all “0”. It is.
  • the data output from the up / down selection decoder 223 is TOP data.
  • the first pattern selection data F output from the pattern selection decoder 224 is “1”, and the second pattern selection data S is “0”.
  • the column selection data R_COL_SEL_F [0] output from the column decoder 225 is “1”, and the column selection data R_COL_SEL_F [1], R_COL_SEL_F [2], and R_COL_SEL_F [3] are all “0”. Note that all the column selection data R_COL_SEL_S [3: 0], W_COL_SEL_F [3: 0], and W_COL_SEL_S [3: 0] are “0”.
  • the above conditions (1) to (5) are for reading data in the first pattern.
  • bit cell selected in the subarray 211A is at the intersection of the column C [0] inside the odd bits D [1] and D [3] and the word line WL00, as shown by the arrows in FIG. Two bit cells.
  • bit cell selected in the sub-array 211B is the intersection of the column C [0] and the word line WL10 inside the even bits D [0] and D [2] as shown by arrows in FIG. Are two bit cells.
  • These four bit cells are bits of the same address specified by the first pattern, and are included one by one in four bits arranged in a staggered manner as shown in white in FIG.
  • FIG. 13 is a timing chart showing an operation example of the SRAM 200 of the first embodiment.
  • the four bit cells described in FIG. 12 are specified by the column C [0] and the word line WL00 for the odd bits D [1] and D [3], and the column for the even bits D [0] and D [2]. It is specified by C [0] and the word line WL10.
  • the word lines WL00 and WL10 are specified by the row selection data ROW [0].
  • FIG. 13 shows a system clock CLK (Clock), a read input address RA (Read (Address), row selection data ROW [0] to ROW [3], sub-block selection data SBS, and word lines WL00 to The signal levels of WL03 and WL10 to WL13 are shown.
  • FIG. 13 further shows the signal level of the bit line BL00 of the bits D [1] and D [3], the signal level of the bit line BL10 of the bits D [0] and D [2], and the column selection data R_COL_SEL_F [ 0] and read data RD (Read Data).
  • the system clock CLK is output from the timer 240 (see FIG. 7).
  • the word lines WL00 and WL10 are selected at time t3 by the rise of the row selection data ROW [0] and the sub-block selection data SBS.
  • the column selection data R_COL_SEL_F [0] rises to “1” at time t3.
  • the data of the two bit cells at the intersection of the column C [0] and the word line WL00 inside the odd bits D [1] and D [3] are the bit lines BL00 of the bits D [1] and D [3], respectively. Read through.
  • bit line BL10 Read through bit line BL10.
  • the read data becomes RD1 at time t4.
  • FIG. 14 and FIG. 15 are diagrams showing an operation example when selecting a bit cell to read data by the first pattern and the second pattern in the SRAM 200 of the first embodiment.
  • even bits in the subarray 211A and odd bits in the subarray 211B selected by the second pattern are shown in gray.
  • the row selection data ROW [2] is “1”, and the row selection data ROW [0], ROW [1], and ROW [3] are all “0”.
  • the column selection data R_COL_SEL_F [2] is “1”, and the column selection data R_COL_SEL_F [0], R_COL_SEL_F [1], and R_COL_SEL_F [3] are all “0”.
  • the data is read from the bit cell located at the intersection of the column C [2] and the word line WL02 in the odd bits D [1] and D [3], and the even bit D [0].
  • the bit cell is located at the intersection of the column C [2] and the word line WL12.
  • the SRAM 200 of the first embodiment has bit cells of the same address arranged in different subarrays (211A, 211B) for adjacent bits, when reading data in the first pattern, odd bits are read from the subarray 211A. Data is read and data is read from the sub-array 211B for even bits.
  • row selection data ROW [0] is “1”
  • row selection data ROW [1], ROW [2], and ROW [3] are all “0”.
  • the column selection data R_COL_SEL_S [1] is “1”, and the column selection data R_COL_SEL_S [0], R_COL_SEL_S [2], and R_COL_SEL_S [3] are all “0”.
  • bit cell located at the intersection of the column C [1] and the word line WL10 in the odd bits D [1] and D [3], and the even bit D [0].
  • bit cell In D [2], the bit cell is located at the intersection of the column C [1] and the word line WL00.
  • the SRAM 200 of the first embodiment has bit cells of the same address arranged in different subarrays (211A, 211B) for adjacent bits, when reading data in the second pattern, odd bits are read from the subarray 211B. Data is read and data is read from the subarray 211A for even bits.
  • a plurality of bit cells having the same address are arranged in different sub-arrays for adjacent bits. That is, a plurality of bit cells having the same address are distributed in a staggered manner in a pair of subarrays 211A and 211B in one subblock 210 for adjacent bits.
  • bit cells having the same address are distributed in a staggered manner by arranging the odd bits and the even bits including the bit cells having the same address in different subarrays 211A and 211B.
  • the number of 1-bit columns is only four, so the reduction in operation speed due to the change in aspect ratio (horizontal length) and the lengthening of the word line is suppressed. can do.
  • the first embodiment it is possible to provide a semiconductor memory device and a semiconductor memory device control method in which occurrence of data destruction over a plurality of bits is suppressed while suppressing a change in aspect ratio and a decrease in operation speed. .
  • the SRAM 200 suppresses data destruction by physically changing the bit cell arrangement as described above even if data destruction corresponding to data destruction of 2 bits or more in the conventional SRAM occurs. be able to.
  • FIG. 16 shows SRAM 400 of the second embodiment.
  • the SRAM 400 of the second embodiment is characterized in that a plurality of bit cells having the same address are distributed in a staggered manner in sub-blocks having the same sub-block number in different sub-banks 450U and 450L for adjacent bits. Different from the SRAM 200 of the first embodiment.
  • 16 includes a sub-block 210, a decoder 420, input / output ports 430A and 430B, and a timer 240.
  • the sub-block 210 is arranged in four stages above and below the input / output ports 430A and 430B, as in the first embodiment. That is, FIG. 16 shows 16 sub-blocks 210.
  • the sub-block numbers are assigned as 0, 1, 2, 3 from the side closer to the input / output ports 430A and 430B to the side farther from the upper and lower sides of the input / output ports 430A and 430B. This is the same as in the first embodiment.
  • a set of eight sub-blocks 210 having four stages on the upper side of the input / output ports 430A and 430B is referred to as a sub bank 450U (Upper), and eight stages having four stages on the lower side of the input / output ports 430A and 430B.
  • a set of sub blocks 210 is referred to as a sub bank 450L (Lower).
  • Each sub-block 210 includes sub-arrays 211A and 211B and a column selection / read / write circuit 413 as in the first embodiment.
  • the subarray 211A is positioned above the column selection / read / write circuit 413, and the subarray 211B is positioned below the column selection / read / write circuit 413.
  • the subarrays 211A and 211B shown in FIG. 16 are bits D [n-3] to D [n].
  • Each bit in each of the sub-arrays 211A and 211B includes 16 bit cells of 4 rows ⁇ 4 columns. However, for the sake of space, FIG. 16 shows 2 rows ⁇ 4 columns of the sub-arrays 211A and 211B of each bit. Bit cells are indicated by squares.
  • a switching circuit 215 is shown inside the input / output port 430A of FIG. 16 in order to schematically represent data reading.
  • the switching circuit 215 will be described with reference to FIG.
  • the positional relationship between the sub-block 210 and the sub-arrays 211A and 211B shown in FIG. 16 represents the hierarchy of the sub-block 210 and the sub-arrays 211A and 211B, and the terms “upper” or “lower” in this specification are used. Does not represent a physical hierarchical relationship.
  • FIG. 17 is a diagram illustrating the switching circuit 215 of the SRAM 400 according to the second embodiment.
  • the first pattern selection data F and the second pattern selection data S are input to the switching circuit 215 from a pattern selection decoder 423 (see FIG. 18) described later.
  • the switching circuit 215 is connected so that the first pattern selection data F and the second pattern selection data S are input in a staggered manner adjacent to each other.
  • the four switching circuits 215 shown in FIG. 17 read or write data to or from the bit cell 10 selected from the subbank 450U or the subbank 450L for adjacent bits according to the first pattern selection data F and the second pattern selection data S. Write.
  • FIG. 18 is a diagram illustrating a part of the SRAM 400 according to the second embodiment.
  • FIG. 18 shows the bit D [n] portion of the sub-block 210 of two sub-block numbers 0 positioned above and below the input / output port (I / O) 430A and the input / output port (I / O) 430A.
  • Two column select / read / write circuits 413, a global bit line 214, a decoder 420, and two pairs of word line drivers 412A, 412B are shown.
  • the SRAM 400 reads and writes data according to a read command and a write command input from the processor core 111 (see FIG. 6).
  • bit cell 10 is not shown in FIG. 18, but the subarrays 211A and 211B each include a plurality of bit cells arranged in an array.
  • subarray numbers are assigned to the subarrays 211A and 211B included in each subblock 210.
  • the subarrays 211A and 211B are arranged in eight stages above the input / output ports (I / O) 430A and 430B, respectively, and are arranged in eight stages below the input / output ports (I / O) 430A and 430B.
  • the sub-array number is determined from the input / output port (I / O) 430A from the side closer to the input / output port (I / O) 430A with respect to the upper eight-stage sub-arrays 211A and 211B of the input / output port (I / O) 430A 0 to 7 toward the far side.
  • FIG. 18 shows only the subarrays 211A and 211B of the subarray numbers 0 and 1 included in the subblock 210 of the subblock number 0 on the upper side of the input / output port (I / O) 430A for convenience of explanation. Also, only the subarrays 211A and 211B of the subarray numbers 0 and 1 included in the subblock 210 of the subblock number 0 are shown below the input / output port (I / O) 430A.
  • the subarray numbers of the subarrays in the subblock 210 not shown in FIG. 18 are as follows.
  • the sub-block 210 with sub-block number 1 above the input / output port (I / O) 430A shown in FIG. 16 includes a sub-array 211B with sub-array number 2 and a sub-array 211A with sub-array number 3.
  • the sub-block 210 with sub-block number 2 above the input / output port (I / O) 430A includes a sub-array 211B with sub-array number 4 and a sub-array 211A with sub-array number 5.
  • the sub-block 210 with sub-block number 4 above the input / output port (I / O) 430A includes a sub-array 211B with sub-array number 6 and a sub-array 211A with sub-array number 7.
  • the sub-block 210 with sub-block number 1 below the input / output port (I / O) 430A shown in FIG. 16 includes a sub-array 211A with sub-array number 2 and a sub-array 211B with sub-array number 3.
  • the sub-block 210 with sub-block number 2 below the input / output port (I / O) 430A includes a sub-array 211A with sub-array number 4 and a sub-array 211B with sub-array number 5.
  • the sub-block 210 with sub-block number 4 below the input / output port (I / O) 430A includes a sub-array 211A with sub-array number 6 and a sub-array 211B with sub-array number 7.
  • the word line drivers 412A and 412B are connected to the word lines of the subarrays 211A and 211B, respectively.
  • the number of word lines is not shown, but the way of assigning the number of word lines is the same as that of the SRAM 200 of the first embodiment.
  • the decoder 420 includes a row decoder 421, a sub-array decoder 422, a pattern selection decoder 423, and a column decoder 424.
  • An input address is input to the decoder 420.
  • a write enable signal W / E is input to the column decoder.
  • the row decoder 421, the sub-array decoder 422, the pattern selection decoder 423, and the column decoder 424 are arranged one by one for the entire SRAM 400.
  • the row decoder 421 and the subarray decoder 422 are connected to the word line drivers 412A and 412B via signal lines. Actually, since the sub-block 210 is hierarchized (see FIG. 7), the row decoder 421 and the sub-array decoder 422 are connected to the word line drivers 412A and 412B of all the sub-blocks 210.
  • row selection by the row decoder 421, subarray selection by the subarray decoder 422, selection of the first pattern or the second pattern by the pattern selection decoder 423, and column selection by the column decoder 424 will be described.
  • the row decoder 421 is connected to the word line drivers 412A and 412B via signal lines, decodes a row address included in an input address of a read command or a write command, and outputs row selection data ROW [3: 0]. Output.
  • the row selection data ROW [3: 0] is input to the word line drivers 412A and 412B.
  • the row decoder 421 is a decoder similar to the row decoder 221 of the first embodiment, and the row selection data ROW [3: 0] output from the row decoder 421 is also the row selection data ROW output from the row decoder 221 of the first embodiment. Same as [3: 0].
  • the subarray decoder 422 is connected to the word line drivers 412A and 412B via signal lines, decodes the subarray address included in the input address of the read command or the write command, and outputs the subarray selection data SAS.
  • the subscript number of the subarray selection data SAS corresponds to the subarray number (0 to 7).
  • the pattern selection decoder 423 is connected to an input / output port (I / O) 430A through a signal line, and the first pattern and the second pattern are also different from the first pattern and the second pattern of the first embodiment. .
  • the input / output port (I / O) 430B is not shown, but the pattern selection decoder 423 is similarly connected to the input / output port (I / O) 430B.
  • the pattern selection decoder 423 decodes the pattern selection address included in the input address of the read command or the write command, and outputs the first pattern selection data F and the second pattern selection data S.
  • the odd numbered bits in the subarray 211A or the subarray 211B included in the subbank 450U and the even numbered bits in the subarray 211A or the subarray 211B included in the subbank 450L is a pattern for reading or writing.
  • odd-numbered bits in the sub-array 211A or sub-array 211B included in the sub-bank 450U and even-numbered bits in the sub-array 211A or sub-array 211B included in the sub-bank 450L include bit cells having the same address. To do.
  • subarrays 211A or 211B selected in the subbanks 450U and 450L by the first pattern are subarrays having the same subarray number.
  • even number bits in the subarray 211A or the subarray 211B included in the subbank 450U and odd number bits in the subarray 211A or the subarray 211B included in the subbank 450L is a pattern for reading or writing.
  • bit cells having the same address are included in the even-numbered bits in the sub-array 211A or sub-array 211B included in the sub-bank 450U and the odd-numbered bits in the sub-array 211A or sub-array 211B included in the sub-bank 450L. To do.
  • subarrays 211A or 211B selected in the subbanks 450U and 450L by the second pattern are subarrays having the same subarray number.
  • bit cells having the same address are assigned to the sub-blocks 210 in the different subbanks 450U and 450L with respect to adjacent bits.
  • the column decoder 424 is connected to the column selection / read / write circuit 413 through a signal line.
  • the column decoder 424 receives a write enable signal W / E in addition to the column address included in the input address of the read command or write command.
  • the column decoder 424 decodes the column address and outputs column selection data corresponding to the signal level of the write enable signal W / E.
  • the column selection data is input to the column selection / read / write circuit 413.
  • the column decoder 424 outputs column selection data R_COL_SEL [3: 0] when the signal level of the write enable signal W / E is L level.
  • Column selection data R_COL_SEL [3: 0] is column selection data for selecting a column of bits in the subarrays 211A and 211B when executing data reading.
  • the pair of bit lines BL and BLB of the subarray 211A or 211B is selected for reading data by the column selection data R_COL_SEL [3: 0].
  • the column decoder 424 outputs the column selection data W_COL_SEL [3: 0] when the signal level of the write enable signal W / E is H level.
  • Column selection data W_COL_SEL [3: 0] is column selection data for selecting a bit column in the subarrays 211A and 211B when data writing is executed.
  • the pair of bit lines BL and BLB in the subarray 211A or 211B is selected for writing data by the column selection data W_COL_SEL [3: 0].
  • Bit lines BL00 to BL03, BLB00 to BLB03, BL10 to BL13, and BLB10 to BLB13 are connected to the column selection / read / write circuit 413.
  • the column selection / read / write circuit 413 selects a bit line based on the column selection data input from the column decoder 424.
  • the column selection / read / write circuit 413 may be any circuit that can select the bit lines BL and BLB, switch between read / write, and transfer read / write data based on the column selection data input from the column decoder 424. .
  • the column selection / read / write circuit 413 selects a pair of bit lines BL and BLB having the same line number for reading or writing data.
  • the column selection / read / write circuit 413 is connected to a global bit line 214 that transmits read data or write data to / from the input / output ports (I / O) 430A and 430B (see FIG. 16).
  • the bit line selection circuit is based on the column selection data transmitted from the column decoder 424, and includes four bit lines BL00, As long as BLB00 to BL03, BLB03, BL10, BLB10 to BL13, and BLB13 can be selected, the format is not limited.
  • a circuit that transfers read data and write data can switch between read processing and write processing based on column selection data corresponding to the signal level of the write enable signal W / E. Any circuit can be used as long as it can exchange data with the global bit line 214.
  • FIG. 19A shows the data structure of the input address of the SRAM 400 of the second embodiment.
  • the input address A [7: 0] is 8-bit data. From the lower bit to the upper bit, the column address (column), row address (row), subarray address (SubFArray), and pattern selection address (F / S) )including.
  • FIG. 19B is a diagram illustrating a circuit of the row decoder 421 of the SRAM 400 according to the second embodiment.
  • the row decoder 421 includes 2-input type AND (logical product) circuits 500, 501, 502, and 503. Two signal lines are connected to each of the AND circuits 500 to 503, and row addresses A [3] and A [2] are input to the AND circuits 500 to 503, respectively.
  • AND circuits 500, 501, 502, and 503 output row selection data R [0], R [1], R [2], and R [3], respectively.
  • the row decoder 421 is a decoder similar to the row decoder 221 of the first embodiment.
  • FIG. 19C is a diagram illustrating a circuit of the subarray decoder 422 of the SRAM 400 according to the second embodiment.
  • the sub-array decoder 422 includes three-input type AND (logical product) circuits 510, 511, 512, 513, 514, 515, 516, and 517. Each of the AND circuits 510 to 517 is connected to three signal lines, to which subarray addresses A [6], A [5], and A [4] are input, respectively.
  • the AND circuits 510, 511, 512, 513, 514, 515, 516, and 517 have subarray selection data SAS [0], SAS [1], SAS [2], SAS [3], SAS [4], and SAS, respectively. [5], SAS [6], SAS [7] are output.
  • the subarray selection data SAS [0] is subarray selection data for selecting the subarray 211A (SubAArray 0) having the subarray number 0.
  • the sub-array selection data SAS [0] is sub-array selection data for simultaneously selecting the sub-array 211A having sub-array number 0 included in each of the sub-banks 450U and 450L.
  • the subarray selection data SAS [1] to SAS [7] are subarray selection data for selecting the subarrays 211A or 211B of the subarray numbers 1 to 7, respectively.
  • the subarray selection data SAS [1] to SAS [7] are subarray selection data for simultaneously selecting the subarrays 211A or 211B having the subarray number included in each of the subbanks 450U and 450L.
  • the AND block 510 receives all of the sub-block selection addresses A [6], A [5], and A [4] after performing a negative operation.
  • the sub block selection addresses A [6] and A [5] are subjected to a negative operation and input, and the sub block selection address A [4] is input as it is.
  • the sub-block selection addresses A [6] and A [4] are subjected to a negative operation and input, and the sub-block selection address A [5] is input as it is.
  • the sub block selection address A [6] is subjected to a negative operation and inputted, and the sub block selection addresses A [5] and A [4] are inputted as they are.
  • the AND block 514 receives the sub-block selection address A [6] as it is and inputs the sub-block selection addresses A [5] and A [4] after performing a negative operation.
  • the sub-block selection addresses A [6] and A [4] are input as they are, and the sub-block selection address A [5] is negatively input.
  • the subblock selection addresses A [6] and A [5] are input as they are, and the subblock selection address A [4] is input after being subjected to a negative operation.
  • the sub-block selection addresses A [6], A [5], and A [4] are all input to the AND circuit 517 as they are.
  • the subarray decoder 422 sets the subarray selection data SAS [0] to “1” when the subblock selection addresses A [6], A [5], and A [4] are “0”, “0”, and “0”.
  • the subarray selection data SAS [1] to SAS [7] are set to “0”.
  • the subarray decoder 422 sets the subarray selection data SAS [1] to “1” when the subblock selection addresses A [6], A [5], and A [4] are “0”, “0”, and “1”.
  • the subarray selection data SAS [0], SAS [2] to SAS [7] are set to “0”.
  • the subarray decoder 422 sets the subarray selection data SAS [2] to “1” when the subblock selection addresses A [6], A [5], and A [4] are “0”, “1”, and “0”.
  • the subarray selection data SAS [0], SAS [1], SAS [3] to SAS [7] are set to “0”.
  • the subarray decoder 422 sets the subarray selection data SAS [3] to “1” when the subblock selection addresses A [6], A [5], and A [4] are “0”, “1”, and “1”. Then, the sub-array selection data SAS [0] to SAS [2] and SAS [4] to SAS [7] are set to “0”.
  • the subarray decoder 422 sets the subarray selection data SAS [4] to “1” when the subblock selection addresses A [6], A [5], and A [4] are “1”, “0”, and “0”.
  • the subarray selection data SAS [0] to SAS [3] and SAS [5] to SAS [7] are set to “0”.
  • the subarray decoder 422 sets the subarray selection data SAS [5] to “1” when the subblock selection addresses A [6], A [5], and A [4] are “1”, “0”, and “1”.
  • the subarray selection data SAS [0] to SAS [4], SAS [6], and SAS [7] are set to “0”.
  • the subarray decoder 422 sets the subarray selection data SAS [6] to “1” when the subblock selection addresses A [6], A [5], and A [4] are “1”, “1”, and “0”.
  • the subarray selection data SAS [0] to SAS [5] and SAS [7] are set to “0”.
  • the subarray decoder 422 sets the subarray selection data SAS [7] to “1” when the subblock selection addresses A [6], A [5], and A [4] are “1”, “1”, and “1”.
  • the subarray selection data SAS [0] to SAS [6] are set to “0”.
  • FIG. 19D is a diagram illustrating a circuit of the pattern selection decoder 423 of the SRAM 400 according to the second embodiment.
  • the pattern selection decoder 423 has a 1-input / 2-output circuit, decodes the pattern selection address A [7], and outputs first pattern selection data F and second pattern selection data S.
  • the first pattern selection data F is output as an inverted value of the data value of the pattern selection address A [7] by the inverter 520, and the second pattern selection data S is output as the data value of the pattern selection address A [7].
  • the first pattern selection data F and the second pattern selection data S are data for selecting the first pattern or the second pattern, and are input to the input / output ports (I / O) 430A and 430B.
  • FIG. 19E is a diagram illustrating a circuit of the column decoder 424 of the SRAM 400 according to the second embodiment.
  • the column decoder 424 includes 2-input type AND (logical product) circuits 530, 531, 532, and 533. Two signal lines are connected to each of the AND circuits 530 to 533, and column addresses A [1] and A [0] are input to the AND circuits 530 to 533, respectively.
  • AND circuits 530, 531, 532, and 533 output column selection data R_COL_SEL [0], R_COL_SEL [1], R_COL_SEL [2], and R_COL_SEL [3], respectively.
  • the input / output ports (I / O) 430A and 430B have the first pattern or the second pattern, and the global bit line 214
  • the data to be read from each bit or the data to be written to each bit is selected via.
  • bit cells with the same address are assigned to the sub-blocks 210 in the different subbanks 450U and 450L for adjacent bits.
  • the plurality of bit cells having the same address in the SRAM 400 of the second embodiment are distributed in a zigzag manner by assigning adjacent bits to the sub-blocks 210U and the sub-blocks 210 in the sub-bank 450L.
  • FIG. 20 and FIG. 21 are diagrams showing the sub-blocks including the bit cells of the same address in the SRAM 400 of the second embodiment in different colors.
  • sub-blocks 210 having sub-block numbers 0 to 3 for bits D [0] to D [7] included in sub-banks 450U and 450L are represented by squares.
  • reference numeral 210 is shown only for the sub-block of sub-block number 3 of bit D [0], but each cell represents a sub-block (see FIGS. 16 and 18). The subarrays and bit cells in each subblock 210 are not shown.
  • an input / output port 430A is shown between the subbank 450U and the subbank 450L.
  • the input / output port 430A includes a switching circuit 215.
  • a square sub-block 210 shown in white is a sub-block including a sub-array 211A or 211B (see FIGS. 16 and 18) where data is read or written according to the first pattern.
  • bit cells having the same column number and row number are bit cells having the same address.
  • bit cells from which data is read or written in the first pattern are assigned to subbank 450U for odd bits and to subbank 450L for even bits. Assigned.
  • the gray sub-block 210 shown in gray is a sub-block including a sub-array 211A or 211B (see FIGS. 16 and 18) where data is read or written according to the second pattern.
  • bit cells having the same column number and row number are bit cells having the same address.
  • bit cells from / to which data is read or written in the second pattern are assigned to subbank 450U for even bits and to subbank 450L for odd bits. Assigned.
  • FIG. 21 shows the flow of data when subarray selection data SAS [2] or SAS [3] is “1” and data is read out from the subblock of subblock number 1 in the second pattern. Represented by
  • a plurality of bit cells having the same address are allocated to sub-blocks 210U and sub-blocks 210 in different sub-banks 450L with respect to adjacent bits, and are distributed in a staggered manner.
  • the number of 1-bit columns is only four, so the reduction in operation speed due to the change in aspect ratio (horizontal length) and the lengthening of the word line is suppressed. can do.
  • the second embodiment it is possible to provide a semiconductor memory device and a method for controlling the semiconductor memory device in which occurrence of data destruction over a plurality of bits is suppressed while suppressing a change in aspect ratio and a decrease in operation speed. .
  • FIG. 22 shows an SRAM 600 according to the third embodiment.
  • the SRAM 600 of the third embodiment is a combination of the distribution of the plurality of bit cells having the same address in the SRAM 200 of the first embodiment and the distribution of the plurality of bit cells having the same address in the SRAM 400 of the second embodiment.
  • a sub-block 210 includes a decoder 620, input / output ports 430A and 430B, and a timer 240.
  • FIG. 22 shows four bits (D [n], D [n-1], D [n-2], D [n-3]) in the sub-block 210 of the SRAM 600.
  • Bit D [n] is assumed to be an odd number of bits.
  • each bit of the sub-arrays 211A and 211B in each sub-block 210 includes 16 bit cells 10 of 4 rows ⁇ 4 columns.
  • FIG. 22 shows sub-arrays 211A and 211B of each bit.
  • Bit cells for 2 rows ⁇ 4 columns are indicated by squares.
  • bit cells in bits D [n ⁇ 3] to D [n] are color-coded in white and gray, and are distinguished by the presence or absence of a cross, but the bit cells in the bits not shown in FIG.
  • groups of 4 bits are grouped according to white / gray color classification and presence / absence of x mark. This grouping will be described later.
  • the positional relationship between the sub-block 210 and the sub-arrays 211A and 211B shown in FIG. 22 represents the hierarchical structure of the sub-block 210 and the sub-arrays 211A and 211B, and the terms “upper” or “lower” in this specification are used. Does not represent a physical hierarchical relationship.
  • FIG. 23 is a diagram illustrating a part of the SRAM 600 according to the third embodiment.
  • bits D [n] and D [D] of the sub-block 210 of two sub-block numbers 0 positioned above and below the input / output port (I / O) 430A and the input / output port (I / O) 430A are shown.
  • n-1] two column selection / read / write circuits 213, a global bit line 214, a decoder 420, and two pairs of word line drivers 212A and 212B.
  • bit D [n] is an odd bit and bit [n ⁇ 1] is an even bit.
  • n of bit D [n] is referred to as a bit number.
  • the SRAM 600 reads and writes data according to a read command and a write command input from the processor core 111 (see FIG. 6).
  • each of the subarrays 211A and 211B includes a plurality of bit cells arranged in an array.
  • the sub-block 210 includes sub-arrays 211A and 211B, word line drivers 212A and 212B, and a column selection / read / write circuit 213.
  • the arrangement and subarray number of the subarrays 211A and 211B are the same as those of the SRAM 400 of the second embodiment.
  • the word line drivers 212A and 212B are provided corresponding to the sub arrays 211A and 211B, respectively, and are connected to the word lines included in the sub arrays 211A and 211B, respectively.
  • the word line drivers 212A and 212B perform row selection (word line selection) based on row selection data (row selection signal) output by the decoder 220 decoding and outputting a row address, respectively.
  • the column selection / read / write circuit 213 is provided corresponding to each sub-block 210 and is connected to the bit lines of the two sub-arrays 211A and 211B in each sub-block 210.
  • the column selection / read / write circuit 213 performs column selection (bit line selection) based on column selection data (column selection signal) output by the decoder 220 decoding and outputting a column address.
  • the decoder 620 includes a row decoder 221, a sub-block decoder 222, a pattern selection decoder 623, a region selection decoder 624, and a column decoder 625.
  • An input address is input to the decoder 620.
  • the column decoder 625 receives a write enable signal W / E.
  • the decoder 620 incorporates a pattern selection decoder 623 instead of the up / down selection decoder 223 of the decoder 220 of the first embodiment, incorporates an area selection decoder 624 instead of the pattern selection decoder 224, and replaces the column decoder 225 with a column decoder. 625 is incorporated.
  • the row decoder 221 and the sub block decoder 222 are the same as the row decoder 221 and the sub block decoder 222 of the first embodiment.
  • the pattern selection decoder 623 is a decoder for selecting the first pattern and the second pattern, and is the same as the pattern selection decoder 224 of the first embodiment, but the first pattern selection data F (First) and the second pattern A signal line for outputting the selection data S (Second) is connected to input / output ports (I / O) 430A and 430B.
  • the pattern selection decoder 623 decodes the pattern selection address included in the input address of the read command or the write command and outputs the first pattern selection data F and the second pattern selection data S.
  • the first pattern selection data F and the second pattern selection data S are data for selecting the first pattern or the second pattern, respectively.
  • the first pattern selection data F is input to the input / output port (I / O) 430A of the odd bit D [n], and the second pattern selection data S is input / output port (I of the even bit D [n-1]). / O) is input to 430A.
  • data is read or written to odd bits of the subbank 450U, and data is read or written to even bits of the subbank 450L.
  • data is read from or written to even bits in the subbank 450U, and data is read from or written to odd bits in the subbank 450L.
  • the region selection decoder 624 selects bits from the upper sub-array 211A and the lower sub-array 211B included in one sub-block 210.
  • the region selection decoder 624 selects odd bits of the subarray 211A and even bits adjacent to the odd bits as the first region.
  • the odd bits and the even bits included in the first area have bit numbers that are even for younger bits than for odd bits.
  • the area selection decoder 624 selects the odd bits of the subarray 211B and the even bits adjacent to the odd bits as the second area. For example, the odd number bits and the even number bits included in the second region are assumed to have a bit number smaller in the even number bits than in the odd number bits.
  • bit numbers of all the bits included in the first area are different from the bit numbers of all the bits included in the second area.
  • bit numbers of the bits included in the first area are missing by two, for example, 0, 1, 4, 5, 8, 9, 12, 13,.
  • bit numbers of the bits included in the second area are missing by two, for example, 2, 3, 6, 7, 10, 11, 14, 15.
  • the first region is a region including bits shown in white in FIG. 22, and the second region is a region including bits shown in gray in FIG.
  • the area selection decoder 624 selects the bits of the subarrays 211A and 211B in each subblock 210 in a zigzag pattern by two bits, and thereby divides them into a white first area and a gray second area as shown in FIG. It is done.
  • the area selection decoder 624 decodes the area selection address included in the input address to select the first area or the second area, and the first area selection data FA (First (Area) or the second area selection data SA ( Second Area) is output.
  • the column decoder 625 is connected to the column selection / read / write circuit 213 through a signal line.
  • the column decoder 625 is actually connected to the column selection / read / write circuit 213 in all the sub-blocks 210 shown in FIG.
  • the column decoder 625 receives the first area selection data FA, the second area selection data SA, and the write enable signal W / E in addition to the column address included in the input address of the read command or the write command.
  • the column decoder 625 decodes the column address and outputs column selection data corresponding to the data values of the first area selection data FA and the second area selection data SA and the signal level of the write enable signal W / E.
  • the column selection data output from the column decoder 625 is data for selecting a column in the bits of the subarrays 211A and 211B so as to realize reading or writing of data in the first area or the second area.
  • Column selection data is input to the column selection / read / write circuit 213.
  • the column decoder 625 when the signal level of the write enable signal W / E is L level, the first area selection data FA is “1”, and the second area selection data SA is “0”, the column selection data.
  • R_COL_SEL_FA [3: 0] is output.
  • Column selection data R_COL_SEL_FA [3: 0] is column selection data for selecting a column of bits in the subarrays 211A and 211B in order to realize data reading in the first area.
  • the column selection data R_COL_SEL_FA [3: 0] selects one of the bit line BL and BLB pairs of bits in the first area of the subarrays 211A and 211B for data reading.
  • the column decoder 625 when the signal level of the write enable signal W / E is L level, the first area selection data FA is “0”, and the second area selection data SA is “1”, the column selection data.
  • R_COL_SEL_SA [3: 0] is output.
  • the column selection data R_COL_SEL_SA [3: 0] is column selection data for selecting a bit column in the subarrays 211A and 211B in order to realize data reading in the second area.
  • the column decoder 625 determines that the column enable column W / E is H level, the first area selection data FA is “1”, and the second area selection data SA is “0”. Selection data W_COL_SEL_FA [3: 0] is output.
  • Column selection data W_COL_SEL_FA [3: 0] is column selection data for selecting a column of bits in the subarrays 211A and 211B in order to realize data writing in the first area.
  • the column selection data W_COL_SEL_FA [3: 0] selects a pair of bit lines BL and BLB of one of the bits in the first area of the subarrays 211A and 211B for data writing.
  • the column decoder 625 determines that if the signal level of the write enable signal W / E is H level, the first area selection data FA is “0”, and the second area selection data SA is “1”, Selection data W_COL_SEL_SA [3: 0] is output.
  • Column selection data W_COL_SEL_SA [3: 0] is column selection data for selecting a bit column in the subarrays 211A and 211B in order to realize data writing in the second area.
  • the column selection data W_COL_SEL_SA [3: 0] selects a pair of bit lines BL and BLB of one of the bits in the second area of the subarrays 211A and 211B for data writing.
  • column selection data R_COL_SEL_FA [3: 0], R_COL_SEL_SA [3: 0], W_COL_SEL_FA [3: 0], and W_COL_SEL_SA [3: 0] are notations that collectively represent 4-bit column selection data. .
  • the column selection data R_COL_SEL_FA [3: 0] includes column selection data R_COL_SEL_FA [3], R_COL_SEL_FA [2], R_COL_SEL_FA [1], and R_COL_SEL_FA [0].
  • the pattern selection decoder 623 selects the first pattern or the second pattern
  • the area selection decoder 624 selects the first area or the second area.
  • either the first pattern or the second pattern is selected for adjacent bits, so that the upper sub-bank of the input / output port (I / O) 430A is selected.
  • 450U or the lower sub-bank 450L is specified in a staggered pattern. This is the state indicated by the presence or absence of x in FIG.
  • bits including bit cells are selected in a zigzag manner by 2 bits for each of the subarrays 211A and 211B in each subblock 210.
  • the This is the state shown in white / gray in FIG.
  • the bit cell of the same address is represented by a white bit with an X mark, a white bit without an X mark, a gray bit with an X mark, and a gray bit without an X mark. It is divided so as to belong to one of the four groups.
  • bit cells with the same column number and row number are bit cells with the same address.
  • FIG. 24A shows the data structure of the input address of the SRAM 600 of the third embodiment.
  • the input address A [7: 0] is 8-bit data. From the lower bit to the upper bit, the column address (column), row address (row), area selection address (FA / SA), sub block address (Sub Block ), Pattern selection address (F / S).
  • the column address (column) is 2 bits of A [1: 0]
  • the row address (row) is 2 bits of A [3: 2]
  • the area selection address (FA / SA) is 1 of A [4].
  • Two bits of A [6: 5] are assigned to the bit and sub-block address (Sub Block), and one bit of A [7] is assigned to the pattern selection address (F / S).
  • FIG. 24B shows a circuit of the row decoder 221 of the SRAM 600 according to the third embodiment.
  • the row decoder 221 includes two-input type AND (logical product) circuits 300, 301, 302, and 303. Two signal lines are connected to each of the AND circuits 300 to 303, and row addresses A [3] and A [2] are input thereto, respectively.
  • AND circuits 300, 301, 302, and 303 output row selection data R [0], R [1], R [2], and R [3], respectively.
  • the row decoder 221 is the same as the row decoder 221 of the first embodiment.
  • FIG. 24C shows a circuit of the sub-block decoder 222 of the SRAM 600 according to the third embodiment.
  • the sub-block decoder 222 is the same as the sub-block decoder 222 of the first embodiment, and outputs the sub-block selection data SBS [0], SBS [1], SBS [2], SBS [3].
  • FIG. 24D shows a circuit of the pattern selection decoder 623 of the SRAM 600 according to the third embodiment.
  • the pattern selection decoder 623 has a 1-input / 2-output circuit, decodes the pattern selection address A [7], and outputs first pattern selection data F and second pattern selection data S.
  • the second pattern selection data is output as an inverted value of the data value of the pattern selection address A [7] by the inverter 720, and the first pattern selection data F is output as the data value of the pattern selection address A [7].
  • the first pattern selection data F is “1” and the second pattern selection data S is “0”, the first pattern is selected. Conversely, when the first pattern selection data F is “0” and the second pattern selection data S is “1”, the second pattern is selected.
  • FIG. 24E is a diagram showing a circuit of the area selection decoder 624 of the SRAM 600 according to the third embodiment.
  • the area selection decoder 624 has a 1-input / 2-output type circuit, decodes the area selection address A [4], and outputs the first area selection data FA and the second area selection data SA.
  • the first area selection data FA is output as an inverted value of the data value of the area selection address A [4] by the inverter 730, and the second area selection data SA is output as the data value of the area selection address A [4].
  • the first area selection data FA and the second area selection data SA are data for selecting the first area or the second area, and are input to the column decoder 225.
  • the column decoder 625 decodes the column address and outputs column selection data corresponding to the data values of the first area selection data FA and the second area selection data SA and the signal level of the write enable signal W / E.
  • FIGS. 24F to 24I are diagrams showing a circuit for decoding a column address included in the column decoder 625 of the SRAM 600 according to the third embodiment.
  • the column decoder 625 includes a circuit 740R that decodes a column address in order to read data in the first area, and a circuit 740W that decodes a column address in order to write data in the first area.
  • the column decoder 625 further includes a circuit 750R for decoding the column address for reading data in the second area, and a circuit 750W for decoding the column address for writing data in the second area.
  • a circuit 740R that decodes a column address to read data in the first area includes 4-input AND circuits 760R, 761R, 762R, and 763R.
  • Four signal lines are connected to each of the AND circuits 760R to 763R, and the first area selection data FA, the column addresses A [1], A [0], and the write enable signal W / E are respectively received. Entered.
  • AND circuits 760R, 761R, 762R, and 763R output column selection data R_COL_SEL_FA [0], R_COL_SEL_FA [1], R_COL_SEL_FA [2], and R_COL_SEL_FA [3], respectively.
  • Column selection data R_COL_SEL_FA [0] is column selection data for selecting bit lines BL00 and BLB00 and bit lines BL10 and BLB10 shown in FIG. 23 in order to read data in the first area.
  • Column selection data R_COL_SEL_FA [1] is column selection data for selecting bit lines BL01 and BLB01 and bit lines BL11 and BLB11 shown in FIG. 23 in order to read data in the first area.
  • the column selection data R_COL_SEL_FA [2] is column selection data for selecting the bit lines BL02 and BLB02 and the bit lines BL12 and BLB12 shown in FIG. 23 in order to read data in the first area.
  • Column selection data R_COL_SEL_FA [3] is column selection data for selecting the bit lines BL03 and BLB03 and the bit lines BL13 and BLB13 shown in FIG. 23 in order to read data in the first area.
  • the AND circuit 760R receives the first area selection data FA, the negative column address A [1], the negative column address A [0], and the negative write enable signal W / E. .
  • the AND circuit 761R receives the first area selection data FA, the negative column address A [1], the column address A [0], and the negative write enable signal W / E.
  • the AND circuit 762R receives the first area selection data FA, the column address A [1], the negative column address A [0], and the negative operation write enable signal W / E.
  • the AND circuit 763R receives the first area selection data FA, the column address A [1], the column address A [0], and the write enable signal W / E obtained by performing a negative operation.
  • the column decoder 625 determines that the first area selection data FA is “1”, the column addresses A [1] and A [0] are “0” and “0”, and the write enable signal W / E is at the L level.
  • the column selection data R_COL_SEL_FA [0] is set to “1”
  • the column selection data R_COL_SEL_FA [1], R_COL_SEL_FA [2], and R_COL_SEL_FA [3] are set to “0”.
  • the column decoder 625 determines that the first area selection data FA is “1”, the column addresses A [1] and A [0] are “0” and “1”, and the write enable signal W / E is at the L level.
  • the column selection data R_COL_SEL_FA [1] is set to “1”
  • the column selection data R_COL_SEL_FA [0], R_COL_SEL_FA [2], and R_COL_SEL_FA [3] are set to “0”.
  • the column decoder 625 determines that the first area selection data FA is “1”, the column addresses A [1] and A [0] are “1” and “0”, and the write enable signal W / E is at the L level.
  • the column selection data R_COL_SEL_FA [2] is set to “1”, and the column selection data R_COL_SEL_FA [0], R_COL_SEL_FA [1], and R_COL_SEL_FA [3] are set to “0”.
  • the column decoder 625 determines that the first area selection data FA is “1”, the column addresses A [1] and A [0] are “1”, “1”, and the write enable signal W / E is at the L level.
  • the column selection data R_COL_SEL_FA [3] is set to “1”, and the column selection data R_COL_SEL_FA [0], R_COL_SEL_FA [1], and R_COL_SEL_FA [2] are set to “0”.
  • a circuit 740W that decodes a column address to write data in the first area includes four-input AND (logical product) circuits 760W, 761W, 762W, and 763W.
  • Four signal lines are connected to each of the AND circuits 760W to 763W, and the first area selection data FA, the column addresses A [1], A [0], and the write enable signal W / E are respectively received. Entered.
  • AND circuits 760W, 761W, 762W, and 763W output column selection data W_COL_SEL_FA [0], W_COL_SEL_FA [1], W_COL_SEL_FA [2], and W_COL_SEL_FA [3], respectively.
  • Column selection data W_COL_SEL_FA [0] is column selection data for selecting bit lines BL00 and BLB00 and bit lines BL10 and BLB10 shown in FIG. 23 in order to write data in the first area.
  • Column selection data W_COL_SEL_FA [1] is column selection data for selecting bit lines BL01 and BLB01 and bit lines BL11 and BLB11 shown in FIG. 23 in order to write data in the first area.
  • Column selection data W_COL_SEL_FA [2] is column selection data for selecting bit lines BL02 and BLB02 and bit lines BL12 and BLB12 shown in FIG. 23 in order to write data in the first area.
  • Column selection data W_COL_SEL_FA [3] is column selection data for selecting the bit lines BL03 and BLB03 and the bit lines BL13 and BLB13 shown in FIG. 23 in order to write data in the first area.
  • the AND circuit 760W receives the first area selection data FA, the negative column address A [1], the negative column address A [0], and the write enable signal W / E.
  • the AND circuit 761W receives the first area selection data FA, the negative column address A [1], the column address A [0], and the write enable signal W / E.
  • the AND circuit 762W receives the first area selection data FA, the column address A [1], the negative column address A [0], and the write enable signal W / E.
  • the first area selection data FA, the column address A [1], the column address A [0], and the write enable signal W / E are input to the AND circuit 763W.
  • the column decoder 625 determines that the first area selection data FA is “1”, the column addresses A [1] and A [0] are “0” and “0”, and the write enable signal W / E is at the H level.
  • the column selection data W_COL_SEL_FA [0] is set to “1”
  • the column selection data W_COL_SEL_FA [1], W_COL_SEL_FA [2], and W_COL_SEL_FA [3] are set to “0”.
  • the column decoder 625 determines that the first area selection data FA is “1”, the column addresses A [1] and A [0] are “0”, “1”, and the write enable signal W / E is at the H level.
  • the column selection data W_COL_SEL_FA [1] is set to “1”
  • the column selection data W_COL_SEL_FA [0], W_COL_SEL_FA [2], and W_COL_SEL_FA [3] are set to “0”.
  • the column decoder 625 determines that the first area selection data FA is “1”, the column addresses A [1] and A [0] are “1” and “0”, and the write enable signal W / E is at the H level.
  • the column selection data W_COL_SEL_FA [2] is set to “1”, and the column selection data W_COL_SEL_FA [0], W_COL_SEL_FA [1], and W_COL_SEL_FA [3] are set to “0”.
  • the column decoder 625 determines that the first area selection data FA is “1”, the column addresses A [1] and A [0] are “1”, “1”, and the write enable signal W / E is at the H level.
  • the column selection data W_COL_SEL_FA [3] is set to “1”, and the column selection data W_COL_SEL_FA [0], W_COL_SEL_FA [1], and W_COL_SEL_FA [2] are set to “0”.
  • a circuit 750R that decodes a column address for reading data in the second area includes four-input AND (logical product) circuits 770R, 771R, 772R, and 773R.
  • Four signal lines are connected to each of the AND circuits 770R to 773R, and second area selection data SA, column addresses A [1], A [0], and a write enable signal W / E are respectively received. Entered.
  • AND circuits 770R, 771R, 772R, and 773R output column selection data R_COL_SEL_SA [0], R_COL_SEL_SA [1], R_COL_SEL_SA [2], and R_COL_SEL_SA [3], respectively.
  • Column selection data R_COL_SEL_SA [0] is column selection data for selecting bit lines BL00 and BLB00 and bit lines BL10 and BLB10 shown in FIG. 23 in order to read data in the second area.
  • Column selection data R_COL_SEL_SA [1] is column selection data for selecting the bit lines BL01 and BLB01 and the bit lines BL11 and BLB11 shown in FIG. 23 in order to read data in the second area.
  • Column selection data R_COL_SEL_SA [2] is column selection data for selecting bit lines BL02 and BLB02 and bit lines BL12 and BLB12 shown in FIG. 23 in order to read data in the second area.
  • Column selection data R_COL_SEL_SA [3] is column selection data for selecting bit lines BL03 and BLB03 and bit lines BL13 and BLB13 shown in FIG. 23 in order to read data in the second area.
  • the AND circuit 770R receives the second area selection data SA, the negative column address A [1], the negative column address A [0], and the negative write enable signal W / E. .
  • the AND circuit 771R receives the second area selection data SA, the column address A [1] obtained by the negative operation, the column address A [0], and the write enable signal W / E obtained by the negative operation.
  • the AND circuit 772R receives the second area selection data SA, the column address A [1], the negative column address A [0], and the negative operation write enable signal W / E.
  • the AND circuit 773R receives the second area selection data SA, the column address A [1], the column address A [0], and the write enable signal W / E obtained by performing a negative operation.
  • the column decoder 625 determines that the second area selection data SA is “1”, the column addresses A [1] and A [0] are “0” and “0”, and the write enable signal W / E is at the L level.
  • the column selection data R_COL_SEL_SA [0] is set to “1”
  • the column selection data R_COL_SEL_SA [1], R_COL_SEL_SA [2], and R_COL_SEL_SA [3] are set to “0”.
  • the column decoder 625 determines that the second area selection data SA is “1”, the column addresses A [1] and A [0] are “0” and “1”, and the write enable signal W / E is at the L level.
  • the column selection data R_COL_SEL_SA [1] is set to “1”
  • the column selection data R_COL_SEL_SA [0], R_COL_SEL_SA [2], and R_COL_SEL_SA [3] are set to “0”.
  • the column decoder 625 determines that the second area selection data SA is “1”, the column addresses A [1] and A [0] are “1” and “0”, and the write enable signal W / E is at the L level.
  • the column selection data R_COL_SEL_SA [2] is set to “1”
  • the column selection data R_COL_SEL_SA [0], R_COL_SEL_SA [1], and R_COL_SEL_SA [3] are set to “0”.
  • the column decoder 625 determines that the second area selection data SA is “1”, the column addresses A [1] and A [0] are “1” and “1”, and the write enable signal W / E is at the L level.
  • the column selection data R_COL_SEL_SA [3] is set to “1”, and the column selection data R_COL_SEL_SA [0], R_COL_SEL_SA [1], and R_COL_SEL_SA [2] are set to “0”.
  • a circuit 750W that decodes a column address to write data in the second area includes four-input AND (logical product) circuits 770W, 771W, 772W, and 773W.
  • Four signal lines are connected to each of the AND circuits 770W to 773W, and second area selection data SA, column addresses A [1], A [0], and a write enable signal W / E are respectively received. Entered.
  • AND circuits 770W, 771W, 772W, and 773W output column selection data W_COL_SEL_SA [0], W_COL_SEL_SA [1], W_COL_SEL_SA [2], and W_COL_SEL_SA [3], respectively.
  • Column selection data W_COL_SEL_SA [0] is column selection data for selecting the bit lines BL00 and BLB00 and the bit lines BL10 and BLB10 shown in FIG. 23 in order to write data in the second area.
  • Column selection data W_COL_SEL_SA [1] is column selection data for selecting the bit lines BL01 and BLB01 and the bit lines BL11 and BLB11 shown in FIG. 23 in order to write data in the second area.
  • Column selection data W_COL_SEL_SA [2] is column selection data for selecting bit lines BL02 and BLB02 and bit lines BL12 and BLB12 shown in FIG. 23 in order to write data in the second area.
  • Column selection data W_COL_SEL_SA [3] is column selection data for selecting the bit lines BL03 and BLB03 and the bit lines BL13 and BLB13 shown in FIG. 23 in order to write data in the second area.
  • the AND circuit 770W receives the second area selection data SA, the column address A [1] subjected to the negative operation, the column address A [0] subjected to the negative operation, and the write enable signal W / E.
  • the AND circuit 771W receives the second area selection data SA, the column address A [1] obtained by the negative operation, the column address A [0], and the write enable signal W / E.
  • the AND circuit 772W receives the second area selection data SA, the column address A [1], the negative column address A [0], and the write enable signal W / E.
  • the second area selection data SA, column address A [1], column address A [0], and write enable signal W / E are input to the AND circuit 773W.
  • the column decoder 625 determines that the second area selection data SA is “1”, the column addresses A [1] and A [0] are “0” and “0”, and the write enable signal W / E is at the H level.
  • the column selection data W_COL_SEL_SA [0] is set to “1”
  • the column selection data W_COL_SEL_SA [1], W_COL_SEL_SA [2], and W_COL_SEL_SA [3] are set to “0”.
  • the column decoder 625 determines that the second area selection data SA is “1”, the column addresses A [1], A [0] are “0”, “1”, and the write enable signal W / E is at the H level.
  • the column selection data W_COL_SEL_SA [1] is set to “1”
  • the column selection data W_COL_SEL_SA [0], W_COL_SEL_SA [2], and W_COL_SEL_SA [3] are set to “0”.
  • the column decoder 625 determines that the second area selection data SA is “1”, the column addresses A [1] and A [0] are “1” and “0”, and the write enable signal W / E is at the H level.
  • the column selection data W_COL_SEL_SA [2] is set to “1”
  • the column selection data W_COL_SEL_SA [0], W_COL_SEL_SA [1], and W_COL_SEL_SA [3] are set to “0”.
  • the column decoder 625 determines that the second area selection data SA is “1”, the column addresses A [1] and A [0] are “1”, “1”, and the write enable signal W / E is at the H level.
  • the column selection data W_COL_SEL_SA [3] is set to “1”, and the column selection data W_COL_SEL_SA [0], W_COL_SEL_SA [1], and W_COL_SEL_SA [2] are set to “0”.
  • the input / output ports 430A and 430B are the same as the input / output ports 430A and 430B of the second embodiment. Based on the first pattern selection data F or the second pattern selection data S, the input / output ports 430A and 430B are global in the first pattern or the second pattern. Data to be read from each bit or data to be written to each bit is selected via the bit line 214.
  • Both the first pattern selection data F and the second pattern selection data S are input to the input / output port (I / O) 430A of the odd bits D [n] and even bits D [n-1].
  • bit cells of addresses included in odd bits or even bits are staggered from the subbanks 450U or 450L. Can be selected.
  • the bits shown in white in FIG. 22 and the bits shown in gray can be selected in order to read or write data in the first area and the second area.
  • the bit cell of the same address is composed of white bits with a cross mark, white bits without a cross mark, gray bits with a cross mark, and gray bits without a cross mark. It is divided so as to belong to one of the four groups represented.
  • bit cells with the same column number and row number are bit cells with the same address.
  • bits with a cross mark there are four types of bits: white bits with a cross mark, white bits without a cross mark, gray bits with a cross mark, and gray bits without a cross mark.
  • bit selection methods can be selected.
  • adjacent bits are in different subbanks and are included in the subarray (211A or 211B) on the opposite side of the column selection / read / write circuit 213.
  • a plurality of bit cells having the same address are assigned to different subbanks 450U and 450L in the subbank 450L with respect to adjacent bits, and to the column selection / read / write circuit 213.
  • the third embodiment it is possible to provide a semiconductor memory device and a method for controlling the semiconductor memory device in which occurrence of data destruction over a plurality of bits is suppressed while suppressing a change in aspect ratio and a decrease in operation speed. .

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Abstract

　アスペクト比の変更、動作速度の低下を抑制しつつ、複数ビットにわたるデータ破壊の発生を抑制した半導体記憶装置及び半導体記憶装置の制御方法を提供する。　半導体記憶装置は、データを保持する複数のメモリセルをそれぞれ有する複数のメモリブロックと、同一アドレスの複数のメモリセルを特定する際に、隣接ビットについて異なるメモリブロック内のメモリセルを特定するデコーダと、前記デコーダが特定したメモリセルが保持するデータの読み出しと、前記デコーダが特定したメモリセルに対するデータの書き込みとを実行する読み書き制御部とを含む。

Description

半導体記憶装置及び半導体記憶装置の制御方法
　本願発明は、半導体記憶装置及び半導体記憶装置の制御方法に関する。
　従来より、α線等を含む宇宙線がメモリセルアレイ内のメモリセルに入射してソフトエラーによりメモリセルアレイのパリティの値の反転が生じた場合、パリティが無効になることを抑制するため、マトリクス状に配列された複数個のメモリセルを有する半導体記憶装置において、同一のビット線選択回路に接続されるビット線を、互いに隣接しないように配列した半導体記憶装置があった。
特開２００３－２０８７９５号公報
　上述のようなソフトエラーは、宇宙線のうち、電荷を持つα線等、又は、電荷を持たない中性子線等が半導体記憶装置に入射することによって生じる。
　半導体記憶装置は、微細化によるサイズ縮小、省電力化による動作電圧の低電圧化等により、保持するビットの値の反転が生じた場合において、データが破壊される領域が増大し、パリティで保護される１バイト等の単位データに含まれる複数ビットにわたるデータ破壊が生じやすくなる傾向にある。
　しかしながら、同一のビット線選択回路に接続されるビット線を、互いに隣接しないように配列した半導体記憶装置では、ビット線の配線長が長くなり、レイアウト、動作速度に制約が生じる。
　このため、同一のビット線選択回路に接続されるビット線を、互いに隣接しないように配列した半導体記憶装置は、高い周波数で動作するＳＲＡＭ（Static Random Access Memory）のような半導体記憶装置には不向きであった。
　また、複数ビットの反転によるデータ破壊の確率を低下させるには、例えば、カラム数を増加させることが考えられる。
　しかしながら、カラム数の増加は、半導体記憶装置のアスペクト比の変化（横長化）、ワードラインの長大化による動作速度の低下に繋がるという問題があった。
　そこで、アスペクト比の変更、動作速度の低下を抑制しつつ、複数ビットにわたるデータ破壊の発生を抑制した半導体記憶装置及び半導体記憶装置の制御方法を提供することを目的とする。
　本発明の実施の形態の半導体記憶装置は、データを保持する複数のメモリセルをそれぞれ有する複数のメモリブロックと、同一アドレスの複数のメモリセルを特定する際に、隣接ビットについて異なるメモリブロック内のメモリセルを特定するデコーダと、前記デコーダが特定したメモリセルが保持するデータの読み出しと、前記デコーダが特定したメモリセルに対するデータの書き込みとを実行する読み書き制御部とを含む。
　アスペクト比の変更、動作速度の低下を抑制しつつ、複数ビットにわたるデータ破壊の発生を抑制した半導体記憶装置及び半導体記憶装置の制御方法を提供することができる。
ＳＲＡＭに用いられるシングルポート型のビットセル１０の構造を概略的に示す図である。 図１のビットセル１０の構造を詳細に示す図である。 ８トランジスタ型のマルチポートビットセルを示す図である。 比較例の半導体記憶装置の一例であるＳＲＡＭ３０の一部分を示す図である。 他の比較例の半導体記憶装置の一例であるＳＲＡＭ３０Ａの一部分を示す図である。 実施の形態１の半導体記憶装置を含む情報処理装置を示す図である。 図６の半導体記憶装置を拡大して示す図である。 実施の形態１のＳＲＡＭ２００の一部分を示す図である。 実施の形態１のＳＲＡＭ２００の入力アドレスのデータ構成を示す図である。 実施の形態１のＳＲＡＭ２００のロウデコーダ２２１の回路を示す図である。 実施の形態１のＳＲＡＭ２００のサブブロックデコーダ２２２の回路を示す図である。 実施の形態１のＳＲＡＭ２００の上下選択デコーダ２２３の回路を示す図である。 実施の形態１のＳＲＡＭ２００のパターン選択デコーダ２２４の回路を示す図である。 実施の形態１のＳＲＡＭ２００のカラムデコーダ２２５に含まれるカラムアドレスをデコードする回路を示す図である。 実施の形態１のＳＲＡＭ２００のカラムデコーダ２２５に含まれるカラムアドレスをデコードする回路を示す図である。 実施の形態１のＳＲＡＭ２００のカラムデコーダ２２５に含まれるカラムアドレスをデコードする回路を示す図である。 実施の形態１のＳＲＡＭ２００のカラムデコーダ２２５に含まれるカラムアドレスをデコードする回路を示す図である。 実施の形態１のＳＲＡＭ２００のカラム選択／読み書き回路２１３と、カラム選択データを伝送する信号線との接続関係を示す図である。 実施の形態１のＳＲＡＭ１００のカラム選択／読み書き回路２１３の回路を示す図である。 実施の形態１のＳＲＡＭ２００における第１パターンと第２パターンによるビットの選択の仕方を示す図である。 実施の形態１のＳＲＡＭ２００の動作例を示すタイミングチャートである。 実施の形態１のＳＲＡＭ２００の動作例を示す図である。 実施の形態１のＳＲＡＭ２００の動作例を示す図である。 実施の形態２のＳＲＡＭ４００を示す図である。 実施の形態２のＳＲＡＭ４００の切替回路２１５を示す図である。 実施の形態２のＳＲＡＭ４００の一部分を示す図である。 実施の形態２のＳＲＡＭ４００の入力アドレスのデータ構成を示す図である。 実施の形態２のＳＲＡＭ４００のロウデコーダ４２１の回路を示す図である。 実施の形態２のＳＲＡＭ４００のサブアレイデコーダ４２２の回路を示す図である。 実施の形態２のＳＲＡＭ４００のパターン選択デコーダ４２３の回路を示す図である。 実施の形態２のＳＲＡＭ４００のカラムデコーダ４２４の回路を示す図である。 実施の形態２のＳＲＡＭ４００における同一アドレスのビットセルを含むサブブロックを色分けして示す図である。 実施の形態２のＳＲＡＭ４００における同一アドレスのビットセルを含むサブブロックを色分けして示す図である。 実施の形態３のＳＲＡＭ６００を示す図である。 実施の形態３のＳＲＡＭ６００の一部分を示す図である。 実施の形態３のＳＲＡＭ６００の入力アドレスのデータ構成を示す図である。 実施の形態３のＳＲＡＭ６００のロウデコーダ２２１の回路を示す図である。 実施の形態３のＳＲＡＭ６００のサブブロックデコーダ２２２の回路を示す図である。 実施の形態３のＳＲＡＭ６００のパターン選択デコーダ６２３の回路を示す図である。 実施の形態３のＳＲＡＭ６００の領域選択デコーダ６２４の回路を示す図である。 実施の形態３のＳＲＡＭ６００のカラムデコーダ６２５に含まれるカラムアドレスをデコードする回路を示す図である。 実施の形態３のＳＲＡＭ６００のカラムデコーダ６２５に含まれるカラムアドレスをデコードする回路を示す図である。 実施の形態３のＳＲＡＭ６００のカラムデコーダ６２５に含まれるカラムアドレスをデコードする回路を示す図である。 実施の形態３のＳＲＡＭ６００のカラムデコーダ６２５に含まれるカラムアドレスをデコードする回路を示す図である。
　以下、本発明の半導体記憶装置及び半導体記憶装置の制御方法を適用した実施の形態について説明する。
　実施の形態１乃至３の半導体記憶装置及び半導体記憶装置の制御方法について説明する前に、まず、図１乃至図５を用いて、比較例の半導体記憶装置と問題点について説明する。
　図１は、ＳＲＡＭ（Static Random Access Memory）に用いられるシングルポート型のビットセル１０の構造を概略的に示す図であり、図２は図１のビットセル１０の構造を詳細に示す図である。
　図１に示すように、ビットセル１０は、一対の否定回路であるインバータ１１、１２と一対のＮＭＯＳ（N-type Metal Oxide Semiconductor：Ｎ型金属酸化膜半導体）トランジスタ１３、１４を含む。
　インバータ１１、１２は、ループを形成するように接続されている。ＮＭＯＳトランジスタ１３、１４のゲートは、ともにワードラインＷＬ（Ｗｏｒｄ　Ｌｉｎｅ）に接続されており、ＮＭＯＳトランジスタ１３のドレインは正極性のビットラインＢＬに接続され、ＮＭＯＳトランジスタ１４のドレインは負極性のビットラインＢＬＢ（ＢＬバー）に接続されている。
　また、ＮＭＯＳトランジスタ１３、１４のソースは、ループ状に接続されるインバータ１１、１２の接続部Ｎ１、Ｎ２に接続されている。
　図２に示すように、インバータ１１は、ＰＭＯＳ（P-type Metal Oxide Semiconductor：Ｐ型金属酸化膜半導体）トランジスタ１１ＡとＮＭＯＳトランジスタ１１Ｂとを有するＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）型のインバータである。同様に、インバータ１２は、ＰＭＯＳトランジスタ１２ＡとＮＭＯＳトランジスタ１２Ｂとを有するＣＭＯＳ型のインバータである。すなわち、図１、図２に示すビットセルは、６つのＭＯＳトランジスタを含む。
　ＭＯＳトランジスタ１１Ａ、１１Ｂの入出力端子と、ＭＯＳトランジスタ１２Ａ、１２Ｂの入出力端子とは、交差して接続されており、ビットセル１０は、インバータ１１、１２を含むラッチ回路として実現される。
　ＭＯＳトランジスタ１１Ａ、１１Ｂのドレイン同士の接続部Ｎ１は、図１に示す接続部Ｎ１に相当し、記憶ノードＮ１として機能する。また、ＭＯＳトランジスタ１２Ａ、１２Ｂのドレイン同士の接続部Ｎ２は図１に示す接続部Ｎ２に相当し、記憶ノードＮ２として機能する。
　記憶ノードＮ１、Ｎ２に、"１"、"０"又は"０"、"１"の相補データを保持させ、ワードラインＷＬと一対のビットラインＢＬ、ＢＬＢでビットセル１０を選択することにより、記憶ノードＮ１、Ｎ２のデータの読み出し、及び書き込みを行う。
　データの読み出す際は、一対のビットラインＢＬ、ＢＬＢをＨレベルにして、ワードラインＷＬを駆動すると、ビットラインＢＬ、ＢＬＢのいずれか一方が記憶ノードＮ１又はＮ２によりＬレベルにされ、読み出しデータとして出力される。
　一方、データを書き込む際は、一対のビットラインＢＬ、ＢＬＢのいずれか一方をＨレベル、他方をＬレベルにした状態で、ワードラインＷＬを駆動し、記憶ノードＮ１、Ｎ２に書き込みを行う。
　図１、図２に示すような６トランジスタ型のビットセル１０は、１つのビットセル１０においてデータの読み出しと書き込みを同時に行うことはできず、読み出しと書き込みは異なるサイクルで行われる。
　次に、同時にデータの読み書きを行うことのできるマルチポートビットセルについて説明する。
　図３は、８トランジスタ型のマルチポートビットセルを示す図である。図３に示すマルチポート型のビットセル２０は、２つのインバータを含む。２つのインバータ自体は、図１に示したシングルポート型のビットセル１０に含まれるインバータ１１、１２と同一であり、それぞれが２つのトランジスタを含むため（図２参照）、ここでは同一符号を用い、その説明を省略する。
　図３に示すマルチポート型のビットセル２０は、ワードラインが２本あり、（Ｗｒｉｔｅ　Ｗｏｒｄ　Ｌｉｎｅ）と（Ｒｅａｄ　Ｗｏｒｄ　Ｌｉｎｅ）を含む。また、ビットラインは二対あり、正極性の書き込み用ビットラインＷＢＬ（Ｗｒｉｔｅ　Ｂｉｔ　Ｌｉｎｅ）、負極性の書き込み用ビットラインＷＢＬＢ（Ｗｒｉｔｅ　Ｂｉｔ　Ｌｉｎｅ　Ｂａｒ）、及び正極性の読み出し用ビットラインＲＢＬ（Ｒｅａｄ　Ｂｉｔ　Ｌｉｎｅ）、負極性の読み出し用ビットラインＲＢＬＢ（Ｒｅａｄ　Ｂｉｔ　Ｌｉｎｅ　Ｂａｒ）を含む。
　読み出し用ワードラインＲＷＬには、ＮＭＯＳトランジスタ２１、２２のゲートがそれぞれ接続されている。ＮＭＯＳトランジスタ２１のドレインは読み出し用ビットラインＲＢＬＢに接続され、ソースは記憶ノードＮ１に接続されている。また、ＮＭＯＳトランジスタ２２のドレインは読み出し用ビットラインＲＢＬに接続され、ソースは記憶ノードＮ２に接続されている。
　書き込み用ワードラインＷＷＬには、ＮＭＯＳトランジスタ２３、２４のゲートがそれぞれ接続されている。ＮＭＯＳトランジスタ２３のドレインは書き込み用ビットラインＷＢＬＢに接続され、ソースは記憶ノードＮ１に接続されている。また、ＮＭＯＳトランジスタ２４のドレインは書き込み用ビットラインＷＢＬに接続され、ソースは記憶ノードＮ２に接続されている。
　データを読み出す際は、読み出し用ワードラインＲＷＬと、読み出し用ビットラインＲＢＬ、ＲＢＬＢとでビットセル２０を選択する。
　データを書き込む際は、書き込み用ワードラインＷＷＬと、書き込み用ビットラインＷＢＬ、ＷＢＬＢとでビットセル２０を選択する。
　このように、ビットセル２０は、読み出しと書き込みに用いるトランジスタ（２１、２２、２３、２４）を二対含み、読み出しと書き込みで別々のワードライン及びビットラインを用いるため、同時に読み書きを行うことができる。
　なお、図３では、書き込み用ワードラインＷＷＬ、読み出し用ワードラインＲＷＬ、書き込み用ビットラインＷＢＬ、ＷＢＬＢ、読み出し用ビットラインＲＢＬ、ＲＢＬＢのように、ワードラインとビットラインを読み出し用と書き込み用に分けて説明した。しかしながら、ワードラインとビットラインは読み出し用と書き込み用に区別する必要はなく、いずれを用いてデータの読み出し又は書き込みを行ってもよい。
　次に、図１及び図２に示すビットセル１０を含む比較例の半導体記憶装置について説明する。
　図４は、比較例の半導体記憶装置の一例であるＳＲＡＭ３０の一部分を示す図である。
　図４に示すＳＲＡＭ３０は、アレイ状に配列された複数のビットセル１０、ワードラインドライバ３１、３２、カラム選択／読み書き回路３３、ワードラインＷＬ（Word Line）、及びビットラインＢＬ（Bit Line）、ＢＬＢ（Bit Line Bar）を含む。
　ビットラインＢＬとＢＬＢは対をなしており、対をなしたビットラインＢＬ、ＢＬＢとに接続されたビットセル１０が１つずつ配置されている。
　ワードラインドライバ３１、３２は、それぞれ、４本のワードラインＷＬが接続されており、ロウアドレスをデコードして出力するロウ選択データ（ロウ選択信号）に基づき、ロウの選択（ワードラインの選択）を行う。
　カラム選択／読み書き回路３３は、ビットラインＢＬ、ＢＬＢが接続されており、カラムアドレスをデコードして出力するカラム選択データ（カラム選択信号）に基づき、カラムの選択（ビットラインの選択）を行う。
　図４に示す４８個のビットセル１０は、カラム選択／読み書き回路３３よりも上側に示す２４個が１つのサブアレイに含まれており、カラム選択／読み書き回路３３よりも下側に示す２４個が他の１つのサブアレイに含まれている。すなわち、図４には、２つのサブアレイを示す。サブアレイは、例えば、下層から上層に向かってサブアレイ／サブブロック／バンクと階層分けされているメモリ階層の最小単位である。
　ここで、ＳＲＡＭ３０に含まれる各ビットをＤ[ｎ]と表す。ｎは任意の自然数であり、ＳＲＡＭ３０のビット数を表す。
　図４に示すＳＲＡＭ３０は、各ビットが４カラムを含む。すなわち、Ｄ[ｎ－１]、Ｄ[ｎ]、Ｄ[ｎ＋１]、Ｄ[ｎ＋２]の各ビットは、それぞれ、４カラムを含む（図４には、説明の簡単化のため、Ｄ[ｎ－１]の３カラム分とＤ[ｎ＋２]の１カラム分を示す）。
　また、上述のように、ワードラインドライバ３１、３２には、それぞれ、４本のワードラインＷＬが接続されている。
　従って、図４に示すＳＲＡＭ３０は、１つのサブアレイの内部において、１つのビットに対して（４ロウ×４カラムで）１６個のビットセル１０が割り当てられていることになる。
　このような比較例のＳＲＡＭ３０において、図４に太線で示すＳＲＡＭ３０は、例えば、１バイト単位で読み書きを行なうため、ビットＤ[ｎ＋１]、Ｄ[ｎ]、Ｄ[ｎ－１]が同一のバイトに含まれる場合には、それぞれ異なるビットＤ[ｎ＋１]、Ｄ[ｎ]、Ｄ[ｎ－１]の３つのビットセルは、同一アドレスとなる。ここでは、太線で示す３つのビットセル１０を区別するために、ビットＤ[ｎ＋１]内のビットセルを１０Ａ、ビットＤ[ｎ]内のビットセルを１０Ｂ、ビットＤ[ｎ－１]内のビットセルを１０Ｃと表す。
　このような比較例のＳＲＡＭ３０において、ＳＲＡＭ３０に入射したα線又は中性子線がビットセル１０Ａに衝突し、ビットセル１０Ａからビットセル１０Ｂまでの５つのビットセルが保持するデータが破壊されたとする。すなわち、５つの連続的に隣接するビットセル１０のデータが当該α線又は中性子線によって破壊されたことになる。
　ビットセル１０Ａと１０Ｂが、同一アドレスである場合には、このようなデータ破壊は、同一アドレスで指定される１バイトのデータ中に含まれる２ビットにわたってデータ破壊が生じたことになる。
　このように、比較例のＳＲＡＭ３０では、２ビット以上の複数ビットのデータ破壊が生じる可能性がある。
　このようなα線等によるデータ破壊は、半導体記憶装置の微細化によるサイズ縮小、省電力化による動作電圧の低電圧化等により、増加傾向にある。
　次に、図５を用いて、他の比較例の半導体記憶装置におけるデータ破壊について説明する。
　図５は、他の比較例の半導体記憶装置の一例であるＳＲＡＭ３０Ａの一部分を示す図である。
　図５に示す他の比較例のＳＲＡＭ３０Ａは、１ビットが８カラムを含む構成である点が図４に示す比較例のＳＲＡＭ３０と異なる。その他の構成は、図４に示す比較例のＳＲＡＭ３０と同様であるため、同一又は同等の構成要素には同一符号を付し、その説明を省略する。
　このようなＳＲＡＭ３０Ａに、図４に示すＳＲＡＭ３０に入射したα線又は中性子線と同一の運動エネルギを有するα線又は中性子線が入射し、ビットＤ[ｎ]内のビットセル１０Ａに衝突し、５つの連続的に隣接するビットセル１０のデータが当該α線又は中性子線によって破壊されたとする。
　この場合に、図５に示すＳＲＡＭ３０Ａにおいて、データ破壊はビットセル１０Ａからビットセル１０Ｄまで及ぶが、ビットセル１０Ａからビットセル１０Ｄの５つのビットセルはともに同一のビットＤ[ｎ]に含まれるため、データ破壊は１ビットで済む。
　このように、各ビットＤ[ｋ]（ｋはｎ－１～ｎ＋１）内のカラム数を増加させれば、複数ビットにわたるデータ破壊を抑制することができる。
　しかしながら、ビット内におけるカラム数の増加は、半導体記憶装置のアスペクト比の変化（横長化）、ワードラインの長大化による動作速度の低下に繋がるという問題がある。
　以上のように、比較例の半導体記憶装置（図４参照）は、複数ビットにおけるデータ破壊が生じやすいという問題があった。また、他の比較例の半導体記憶装置（図５参照）は、カラム数の増加によるアスペクト比の変化（横長化）、ワードラインの長大化による動作速度の低下が生じるという問題があった。
　このため、以下で説明する実施の形態１乃至３では、上述の問題点を解決した半導体記憶装置及び半導体記憶装置の制御方法を提供することを目的とする。以下、実施の形態１、２の半導体回路装置について説明する。
　＜実施の形態１＞
　図６は、実施の形態１の半導体記憶装置を含む情報処理装置を示す図であり、図７は、図６の半導体記憶装置を拡大して示す図である。
　実施の形態１では、一例として情報処理装置がサーバ１００の実施形態について説明する。
　図６に示すように、サーバ１００は、ＬＳＩ（Large Scale Integrated circuit：大規模集積回路）１０１、主記憶装置１０２、及び補助記憶装置１０３を含む。ＬＳＩ１０１と主記憶装置１０２の間、及び主記憶装置１０２と補助記憶装置１０３の間は、例えば、それぞれ専用のバスで接続されている。
　ＬＳＩ１０１は、プロセッサコア１１１、Ｌ１（Ｌｅｖｅｌ－１：一次）インストラクションキャッシュ１１２、Ｌ１データキャッシュ１１３、Ｌ２（Ｌｅｖｅｌ－２：二次）キャッシュ１１４、及びメモリコントローラ１１５を有する。
　プロセッサコア１１１は、例えば、ＣＰＵ（Central Processing Unit：中央演算処理装置）コア（Core）であり、情報処理装置としてのサーバ１００の演算処理を行う演算処理装置である。ここで、プロセッサコア１１１、Ｌ１インストラクションキャッシュ１１２、及びＬ１データキャッシュ１１３は、ＣＰＵとして一体化されていてもよい。プロセッサコア１１１は、複数あってもよく、その場合は、各プロセッサコア１１１にＬ１インストラクションキャッシュ１１２とＬ１データキャッシュ１１３が一つずつ接続されていてもよい。
　Ｌ１インストラクションキャッシュ１１２は、プロセッサコア１１１の演算処理に必要なプログラムを一時的に記憶する一次命令キャッシュである。Ｌ１インストラクションキャッシュの機能を実現するため、例えば、ＳＲＡＭが用いられる。
　Ｌ１データキャッシュ１１３は、プロセッサコア１１１が演算処理に必要なデータ、又は演算処理で生成されたデータを保持する一次データキャッシュである。実施の形態１では、Ｌ１データキャッシュ１１３に、実施の形態１の半導体記憶装置としてのＳＲＡＭを用いる形態について説明する。なお、詳細な構造については、後述する。
　Ｌ２キャッシュ１１４は、メモリ階層構造において主記憶装置１０２に近いという意味で、Ｌ１インストラクションキャッシュ１１２及びＬ１データキャッシュ１１３よりも下位のキャッシュであり、典型的には、Ｌ１インストラクションキャッシュ１１２及びＬ１データキャッシュ１１３よりも処理速度は低いが、容量の大きいキャッシュである。Ｌ２キャッシュ１１４の機能は、例えば、ＳＲＡＭで実現される。
　メモリコントローラ１１５は、ＬＳＩ１０１が主記憶装置１０２との間でデータの読み書きを行う際の制御を行う制御装置であり、例えば、ＬＳＩで実現される。
　主記憶装置１０２は、例えば、ＤＲＡＭ（Dynamic Random Access Memory：ダイナミックランダムアクセスメモリ）で実現され、補助記憶装置１０３は、例えば、ハードディスクで実現される。
　なお、サーバ１００は、外部装置との通信を行うデータ入出力インタフェース等を含んでいてもよい。
　図７に示すように、Ｌ１データキャッシュ１１３は、複数のＳＲＡＭ２００Ａ、２００Ｂ、・・・、２００Ｘを含む。ＳＲＡＭ２００Ａ、２００Ｂ、・・・、２００Ｘは、プロセッサコア１１１に対して並列に接続されており、プロセッサコア１１１によって選択が行われる。
　ＳＲＡＭ２００Ａ、２００Ｂ、・・・、２００Ｘの構造はすべて同様であるため、ここでは、ＳＲＡＭ２００Ａについて説明する。なお、ここでは、ＳＲＡＭが複数あることを説明するためにＳＲＡＭ２００Ａ、２００Ｂ、・・・、２００Ｘと記すが、Ｌ１データキャッシュ１１３に含まれるＳＲＡＭの数は１つでもよいし、例えば、２つ以上の数のＳＲＡＭが配列されていてもよい。
　ＳＲＡＭ２００Ａは、図７の左側に示すように、メモリ領域が複数のサブブロック（Sub Block）２１０に分けられて階層化されており、デコーダ（Decoder）２２０、入出力ポート（I/O）２３０Ａ、２３０Ｂ、及びタイマ（Timer）２４０を含む。
　図７の左側に示すように、サブブロック２１０は、入出力ポート（I/O）２３０Ａの上下に４段ずつ配設されるとともに、入出力ポート（I/O）２３０Ｂの上下に４段ずつ配設される。ここで、入出力ポート（I/O）２３０Ａ及び２３０Ｂの上下に４段ずつ配設される１６個のサブブロックに、入出力ポート（I/O）２３０Ａ、２３０Ｂから近い方から順に、サブブロック番号０～３を付す。
　なお、以下では、入出力ポート（I/O）２３０Ａ、２３０Ｂを区別しない場合には、入出力ポート（I/O）２３０と称す。
　各サブブロック２１０は、図７のＳＲＡＭ２００Ａの右側に拡大して示すように、２つのサブアレイ（Sub Array）２１１Ａ、２１１Ｂ、ワードラインドライバ２１２Ａ、２１２Ｂ、及びカラム選択／読み書き回路（Column Select/Read/Write logic）２１３を含む。図７の右側には、サブブロック番号が２と３のサブブロック２１０（Sub Block 2, Sub Block 3）を示す。
　なお、各サブブロック２１０は、複数のビットに分けられている。ここでは、一例として、比較例のＳＲＡＭ３０（図４参照）と同様に、１つのビットが４カラムを含むこととする。
　ＳＲＡＭ２００Ａに含まれるすべてのサブアレイ２１１Ａ、２１１Ｂは、同様の構造であり、メモリセルとしてのビットセルがアレイ状に配列され、デコーダ２２０に入力される入力アドレスのデコーダ２２０によるデコード結果に基づいてワードラインとビットラインの選択が行えるようになっている。
　ここで、入力アドレスは、プロセッサコア１１１（図６参照）からデコーダ２２０に入力される。入力アドレスは、カラムを特定するためのカラムアドレス、ロウを特定するためのロウアドレス、及び、サブアレイを特定するためのサブアレイアドレスを含む。
　また、デコーダ２２０は、カラムアドレスをデコードするカラムデコーダ、ロウアドレスをデコードするロウデコーダ、及び、サブアレイアドレスをデコードするためのサブアレイデコーダを含む。
　ワードラインドライバ２１２Ａ、２１２Ｂは、それぞれサブアレイ２１１Ａ、２１１Ｂに対応して設けられており、それぞれサブアレイ２１１Ａ、２１１Ｂに含まれるワードラインに接続されている。ワードラインドライバ２１２Ａ、２１２Ｂは、それぞれデコーダ２２０がロウアドレスをデコードして出力するロウ選択データ（ロウ選択信号）に基づき、ロウの選択（ワードラインの選択）を行う。
　カラム選択／読み書き回路２１３は、各サブブロック２１０に対応して設けられており、各サブブロック２１０内の２つのサブアレイ２１１Ａ、２１１Ｂのビットラインに接続されている。カラム選択／読み書き回路２１３は、デコーダ２２０がカラムアドレスをデコードして出力するカラム選択データ（カラム選択信号）に基づき、カラムの選択（ビットラインの選択）を行う。
　各階層のサブブロック２１０のカラム選択／読み書き回路２１３は、それぞれ、切替回路２１５Ａ、２１５Ｂを有する。
　サブアレイ２１１Ａ、２１１Ｂのビットラインは、カラム選択／読み書き回路２１３内において、切替回路２１５Ａ、２１５Ｂを介して、グローバルビットライン２１４に接続されている。
　図７には、説明の便宜上、切替回路２１５Ａ、２１５Ｂが、それぞれ、１本のビットラインと１本のグローバルビットライン２１４とを接続する形態を示すが、切替回路２１５Ａは、複数のビットラインと１本のグローバルビットライン２１４を接続していてもよい。
　以下の説明では、一例として、切替回路２１５Ａが４本のビットラインと１本のグローバルビットライン２１４を接続する形態について説明する。
　このようなカラム選択／読み書き回路２１３内の切替回路２１５Ａ、２１５Ｂにより、階層化されたすべてのサブブロック２１０に含まれるサブアレイ２１１Ａ、２１１Ｂのビットラインは、グローバルビットライン２１４に接続されている。グローバルビットライン２１４は、入出力ポート（I/O）２３０に接続されている。
　以上のような構成により、各階層のサブブロック２１０は、グローバルビットライン２１４によって階層化されている。
　切替回路２１５Ａ、２１５Ｂは、カラム選択データに基づいて、データの読み出し又は書き込みを行うメモリセルに接続されたビットラインをグローバルビットライン２１４と接続する。
　切替回路２１５Ａ、２１５Ｂを含むカラム選択／読み書き回路２１３は、読み書き制御部である。
　なお、以下では、ＳＲＡＭ２００Ａ、２００Ｂ、・・・、２００Ｘを特に区別をしない場合には、ＳＲＡＭ２００と表記することとする。
　また、図７に示すサブブロック２１０及びサブアレイ２１１Ａ、２１１Ｂ等の位置関係は、サブブロック２１０及びサブアレイ２１１Ａ、２１１Ｂ等の階層構造を表しており、本明細書中における「上」又は「下」なる文言は、物理的な上下関係を表すものではない。
　次に、図８を用いて、実施の形態１の半導体記憶装置としてのＳＲＡＭ２００の詳細な構造について説明する。
　図８は、実施の形態１のＳＲＡＭ２００の一部分を示す図である。
　図８に示すＳＲＡＭ２００の一部分は、図７に示す入出力ポート（I/O）２３０Ａの上側に接続されるサブブロック番号０のサブブロック２１０（Sub Block 0）のビットＤ[ｎ]の部分、ワードラインドライバ２１２Ａ、２１２Ｂ、カラム選択／読み書き回路２１３、グローバルビットライン２１４、及びデコーダ２２０に対応する部分である。
　ＳＲＡＭ２００は、プロセッサコア１１１（図６参照）から入力される読み出し命令と書き込み命令に従って、データの読み出しと書き込みを行う。
　サブアレイ２１１Ａ、２１１Ｂは、それぞれ、アレイ状に配列された複数のメモリセルとしてのビットセル１０を含む。
　実施の形態１のＳＲＡＭ２００で用いるビットセル１０は、図１及び図２に示す比較例の６トランジスタ型のビットセル１０と同様である。このため、ビットセル１０の動作説明は、省略する。
　なお、ビットセル１０に含まれるＭＯＳトランジスタ１３のソースとドレインの接続は、逆であっても構わない。同様に、ＭＯＳトランジスタ１４のソースとドレインの接続についても、逆であっても構わない。　また、実施の形態１では、図１及び図２に示す６トランジスタ型のビットセル１０の代わりに、図３に示す８トランジスタ型のビットセル２０を用いてもよい。
　比較例のＳＲＡＭ３０（図４参照）は、同一アドレスの複数のビットセルを、１つのサブアレイに含まれる各ビットに１つずつ割り当てている。このため、図４に示すように、隣接するビットＤ[ｎ＋１]とビットＤ[ｎ]に、同一アドレスのビットセル１０Ａと１０Ｂが含まれている。
　これに対して、実施の形態１のＳＲＡＭ２００は、同一アドレスのビットセル１０を隣接するビットに割り当てず、１つのサブブロック２１０に含まれる２つのサブアレイ２１１Ａ及び２１１Ｂの中で、千鳥状に割り当てる。
　すなわち、例えば、１つのサブブロック２１０の中で、サブアレイ２１１Ａ内の奇数番目のビットと、サブアレイ２１１Ｂの偶数番目のビットとに含まれるビットセル１０に、同一アドレスを割り当てる。また、１つのサブブロック２１０の中で、サブアレイ２１１Ａ内の偶数番目のビットと、サブアレイ２１１Ｂの奇数番目のビットとに含まれるビットセル１０に、同一アドレスを割り当てる。なお、このようなアドレスの割り当てについては、図１０乃至図１２を用いて後述する。
　このため、実施の形態１のＳＲＡＭ２００では、読み出し命令は、いずれかのサブブロック２１０内のサブアレイ２１１Ａ及び２１１Ｂ内のビットセル１０を千鳥状に特定する入力アドレスと、ライトイネーブル（Ｗｒｉｔｅ　Ｅｎａｂｌｅ）信号Ｗ／Ｅ（Ｌレベル）とを含む。書き込み命令は、いずれかのサブブロック２１０内のサブアレイ２１１Ａ及び２１１Ｂ内のビットセル１０を千鳥状に特定する入力アドレスと、ライトイネーブル信号Ｗ／Ｅ（Ｈレベル）とを含む。
　なお、読み出し命令と書き込み命令は、プロセッサコア１１１（図６参照）から要求される命令である。
　ここで、実施の形態１のＳＲＡＭ２００では、同一アドレスの複数のビットセル１０が、１つのサブブロック２１０の中のサブアレイ２１１Ａと２１１Ｂとにわたって千鳥状に配設されているため、データの読み出しと書き込みはサブブロック２１０単位で行う。
　データの読み出しは、ＳＲＡＭ２００に多数含まれるサブブロック２１０のうちのいずれかのサブブロック２１０に含まれるサブアレイ２１１Ａ及び２１１Ｂに対して同時に行う。
　同様に、データの書き込みは、ＳＲＡＭ２００に多数含まれるサブブロック２１０のうちのいずれかのサブブロック２１０に含まれるサブアレイ２１１Ａ及び２１１Ｂに対して同時に行う。
　このようにデータの読み出しと書き込みをサブブロック２１０単位で行うため、実施の形態１のＳＲＡＭ２００は、サブブロックの選択を行う必要がある。サブブロックの選択は、サブブロック番号を特定することによって実現される。
　また、サブブロック２１０は、図７に示すように、入出力ポート（I/O）２３０の上下に同一のサブブロック番号が割り当てられているため、ＳＲＡＭ２００内の多数のサブブロック２１０の中から一つのサブブロック２１０を選択するためには、サブブロック番号の特定に加えて、上下の指定が必要になる。
　また、データの読み出し又は書き込みは、サブアレイ２１１Ａ及び２１１Ｂ内の奇数番目のビットと偶数番目のビットとに対して選択的に行うため、次の２パターンがある。
　第１パターンは、サブアレイ２１１Ａ内の奇数番目のビットとサブアレイ２１１Ｂの偶数番目のビットとに含まれる同一アドレスの複数のビットセル１０に対してデータの読み出し又は書き込みを行うパターンである。
　これは、同一アドレスのビットをサブアレイ２１１Ａ内の奇数番目のビットとサブアレイ２１１Ｂの偶数番目のビットとに割り当てることによって実現される。
　第２パターンは、サブアレイ２１１Ａ内の偶数番目のビットとサブアレイ２１１Ｂの奇数番目のビットとに含まれる同一アドレスの複数のビットセル１０に対してデータの読み出し又は書き込みを行うパターンである。
　これは、同一アドレスのビットをサブアレイ２１１Ａ内の偶数番目のビットとサブアレイ２１１Ｂの奇数番目のビットとに割り当てることによって実現される。
　このため、実施の形態１のＳＲＡＭ２００では、データの読み出し及び書き込みを第１パターンと第２パターンのどちらで行うかを選択する必要がある。
　従って、実施の形態１のＳＲＡＭ２００では、ロウ選択及びカラム選択に加えて、サブブロックの選択、上下の選択、及び、第１又は第２パターンの選択が必要になる。
　ロウ選択、カラム選択、サブブロックの選択、上下の選択、及び第１又は第２パターンの選択は、読み出し命令又は書き込み命令に含まれる入力アドレスに基づいて行われる。
　例えば、入力アドレスの下位から上位にかけて、カラム選択を行うカラムアドレス、ロウ選択を行うロウアドレス、第１又は第２パターン選択を行うパターン選択アドレス、サブブロック選択を行うサブブロックアドレス、上下選択を行う上下選択アドレスを、それぞれ割り当てればよい。この場合に、各アドレスには、入力アドレスのうちの数ビットずつが割り当てられるようにすればよい。なお、具体的なアドレスの割当例については、図９Ａを用いて後述する。
　次に、ワードライン及びビットラインの接続関係と、デコーダ２２０について説明する。
　サブアレイ２１１Ａ（Sub Array 0）は、４本のワードラインＷＬ００～ＷＬ０３と、４対のビットラインＢＬ００、ＢＬＢ（ＢＬバー）００～ＢＬ０３、ＢＬＢ０３を含む。ワードラインＷＬ００～ＷＬ０３は、それぞれワードラインドライバ２１２Ａに接続されており、ビットラインＢＬ００、ＢＬＢ００～ＢＬ０３、ＢＬＢ０３は、それぞれカラム選択／読み書き回路２１３に接続されている。
　ここで、ビットラインＢＬ、ＢＬＢの添え数字をビットラインのライン番号と称す。
　サブアレイ２１１Ｂ（Sub Array 1）は、４本のワードラインＷＬ１０～ＷＬ１３と、４対のビットラインＢＬ１０、ＢＬＢ１０～ＢＬ１３、ＢＬＢ１３を含む。ワードラインＷＬ１０～ＷＬ１３は、それぞれワードラインドライバ２１２Ｂに接続されており、ビットラインＢＬ１０、ＢＬＢ１０～ＢＬ１３、ＢＬＢ１３は、それぞれカラム選択／読み書き回路２１３に接続されている。
　なお、各ビットセル１０は、ワードラインとビットライン対の交差部に配設される。
　また、図８にはサブアレイ２１１Ａ、２１１Ｂのうちの１ビット（Ｄ[ｎ]）の部分だけを示すが、実際にはｎビットあるため、各ワードラインは、ワードラインドライバ２１２Ａ、２１２Ｂからすべてのビットに伸びている。
　デコーダ２２０は、ロウデコーダ２２１、サブブロックデコーダ２２２、上下（Top/Bottom）選択デコーダ２２３、パターン選択デコーダ２２４、及びカラムデコーダ２２５を含む。デコーダ２２０には、入力アドレスが入力される。また、カラムデコーダ２２５には、ライトイネーブル信号Ｗ／Ｅが入力される。
　なお、ロウデコーダ２２１、サブブロックデコーダ２２２、上下選択デコーダ２２３、パターン選択デコーダ２２４、及びカラムデコーダ２２５は、ＳＲＡＭ２００全体に対して、一つずつ配設される。
　ロウデコーダ２２１、サブブロックデコーダ２２２、及び上下選択デコーダ２２３は、信号線を介して、ワードラインドライバ２１２Ａ、２１２Ｂに接続されている。実際には、サブブロック２１０は階層化されているため（図７参照）、ロウデコーダ２２１、サブブロックデコーダ２２２、及び上下選択デコーダ２２３は、すべてのサブブロック２１０のワードラインドライバ２１２Ａ、２１２Ｂに接続されている。
　次に、ロウデコーダ２２１によるロウ選択、サブブロックデコーダ２２２によるサブブロック選択、上下選択デコーダ２２３による上下の選択、カラムデコーダ２２５によるカラム選択について説明する。
　ロウデコーダ２２１は、信号線を介して、ワードラインドライバ２１２Ａ、２１２Ｂに接続されており、読み出し命令又は書き込み命令の入力アドレスに含まれるロウアドレスをデコードしてロウ選択データＲＯＷ[３：０]を出力する。ロウ選択データＲＯＷ[３：０]は、ワードラインドライバ２１２Ａ、２１２Ｂに入力される。
　この結果、ワードラインドライバ２１２Ａ、２１２Ｂは、ロウ選択データＲＯＷ[３：０]を用いてロウ選択を行い、ワードラインＷＬ００～ＷＬ０３、ＷＬ１０～ＷＬ１３のいずれかを選択する。
　ロウ選択データＲＯＷ[３：０]は、ワードラインドライバ２１２Ａ、２１２Ｂに入力される４ビットのデータである。
　ロウ選択データＲＯＷ[３：０]は、図７に示す入出力ポート(I/O)２３０の上下に４段ずつ配列されるすべてのサブブロック２１０内のワードラインドライバ２１２Ａ、２１２Ｂにロウデコーダ２２１から入力される。このため、ロウ選択データＲＯＷ[３：０]に基づくロウ選択は、すべてのサブアレイの中で行われる。
　なお、ロウ選択データＲＯＷ[３：０] は、ロウ選択データＲＯＷ[３]、ロウ選択データＲＯＷ[２]、ロウ選択データＲＯＷ[１]、ロウ選択データＲＯＷ[０]の４ビットのロウ選択データをまとめて表す。
　サブブロックデコーダ２２２は、信号線を介して、ワードラインドライバ２１２Ａ、２１２Ｂに接続されており、読み出し命令又は書き込み命令の入力アドレスに含まれるサブブロックアドレスをデコードしてサブブロック選択データＳＢＳを出力する。
　図８には、サブブロック番号０のサブブロック２１０の中の一部分を示すため、サブブロックデコーダ２２２から１本の信号線を介して出力されるサブブロック選択データとしてＳＢＳ[０]のみを示す。
　しかしながら、実際には、図７に示すように入出力ポート(I/O)２３０の上下にサブブロック２１０が４段ずつあるため、サブブロックデコーダ２２２には８本の信号線が接続される。また、サブブロックデコーダ２２２は、サブブロック選択データＳＢＳ[０]～ＳＢＳ[３]を出力する。なお、サブブロック選択データＳＢＳの添え数字は、サブブロック番号（０～３）に対応する。
　８本の信号線は、それぞれ、入出力ポート(I/O)２３０の上下の４段のサブブロック２１０のワードラインドライバ２１２Ａ、２１２Ｂに接続される。
　サブブロック選択データＳＢＳ[０]～ＳＢＳ[３]は、８本の信号線を介して、それぞれ、４段のサブブロック２１０のワードラインドライバ２１２Ａ、２１２Ｂに入力される。
　上下選択デコーダ２２３は、信号線を介して、図７に示す入出力ポート(I/O)２３０の上下の４段のサブブロック２１０の中のワードラインドライバ２１２Ａ、２１２Ｂに接続されている。上下選択デコーダ２２３は、読み出し命令又は書き込み命令の入力アドレスに含まれる上下選択アドレスをデコードしてＴＯＰデータ及びＢＯＴ（Bottom）データを出力する。
　ＴＯＰデータは、入出力ポート(I/O)２３０よりも上側にあるサブブロック２１０に割り当てられ、ＢＯＴデータは、入出力ポート(I/O)２３０よりも下側にあるサブブロック２１０に割り当てられる。
　図８に示すサブアレイ２１１Ａ及び２１１Ｂは入出力ポート(I/O)２３０よりも上側にあるサブブロック２１０（Sub Block 0）であるため、図８にはＴＯＰデータのみを示すが、入出力ポート(I/O)２３０よりも下側にあるサブブロック２１０には、上下選択デコーダ２２３からＢＯＴデータが入力される。
　実施の形態１のＳＲＡＭ２００では、サブブロックデコーダ２２２から出力されるサブブロック選択データＳＢＳと、上下選択デコーダ２２３から出力されるＴＯＰデータ又はＢＯＴデータとにより、入出力ポート(I/O)２３０の上側又は下側の何段目にあるサブブロック２１０を選択するかが決定される。
　この場合に、図７に示すＳＲＡＭ２００では、デコーダ２２０の左右にある同じ段の（サブブロック番号の等しい）サブブロック２１０が選択される。
　なお、データの読み出し又は書き込みを行うための１サイクル中に、読み出し命令又は書き込み命令の入力アドレスに基づいて選択されるサブブロック２１０は、図７に示すＳＲＡＭ２００では、デコーダ２２０の左右にある同じ段の２つのサブブロック２１０である。
　パターン選択デコーダ２２４は、信号線を介してカラムデコーダ２２５に接続されており、読み出し命令又は書き込み命令の入力アドレスに含まれるパターン選択アドレスをデコードして第１パターン選択データＦ（First）及び第２パターン選択データＳ（Second）を出力する。
　第１パターン選択データＦ及び第２パターン選択データＳは、それぞれ、第１パターン又は第２パターンを選択するためのデータであり、カラムデコーダ２２５に入力される。
　第１パターン選択データＦが"１"であり、第２パターン選択データＳが"０"である場合は、第１パターンを選択することを表す。これとは逆に、第１パターン選択データＦが"０"であり、第２パターン選択データＳが"１"である場合は、第２パターンを選択することを表す。
　ここで、第１パターンでは、サブアレイ２１１Ａ内の奇数番目のビットとサブアレイ２１１Ｂの偶数番目のビットとに含まれる同一アドレスの複数のビットセル１０に対してデータの読み出し又は書き込みを行う。
　第２パターンでは、サブアレイ２１１Ａ内の偶数番目のビットとサブアレイ２１１Ｂの奇数番目のビットとに含まれる同一アドレスの複数のビットセル１０に対してデータの読み出し又は書き込みを行う。
　カラムデコーダ２２５は、信号線を介して、カラム選択／読み書き回路２１３に接続されている。カラムデコーダ２２５は、実際には、図７に示すすべてのサブブロック２１０の中のカラム選択／読み書き回路２１３に接続されている。
　カラムデコーダ２２５には、読み出し命令又は書き込み命令の入力アドレスに含まれるカラムアドレスに加えて、第１パターン選択データＦ、第２パターン選択データＳ、及びライトイネーブル信号Ｗ／Ｅが入力される。
　カラムデコーダ２２５は、カラムアドレスをデコードし、第１パターン選択データＦ及び第２パターン選択データＳのデータ値と、ライトイネーブル信号Ｗ／Ｅの信号レベルとに応じたカラム選択データを出力する。
　カラムデコーダ２２５が出力するカラム選択データは、第１パターン又は第２パターンによるデータの読み出し又は書き込みを実現するように、サブアレイ２１１Ａ及び２１１Ｂのビット内のカラムを選択するためのデータである。
　カラム選択データは、カラム選択／読み書き回路２１３に入力される。
　カラムデコーダ２２５は、ライトイネーブル信号Ｗ／Ｅの信号レベルがＬレベルで、第１パターン選択データＦが"１"であり、第２パターン選択データＳが"０"である場合は、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｆ[３：０]を出力する。
　カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｆ[３：０]は、第１パターンでのデータの読み出しを実現するために、サブアレイ２１１Ａ及び２１１Ｂ内のビットのカラムを選択するためのカラム選択データである。
　カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｆ[３：０]により、第１パターンに従って、サブアレイ２１１Ａの各奇数ビット内のいずれかのビットラインＢＬ、ＢＬＢの対と、サブアレイ２１１Ｂの各偶数ビット内のいずれかのビットラインＢＬ、ＢＬＢの対とがデータの読み出しのために選択される。
　カラムデコーダ２２５は、ライトイネーブル信号Ｗ／Ｅの信号レベルがＬレベルで、第１パターン選択データＦが"０"であり、第２パターン選択データＳが"１"である場合は、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｓ[３：０]を出力する。
　カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｓ[３：０] は、第２パターンでのデータの読み出しを実現するために、サブアレイ２１１Ａ及び２１１Ｂ内のビットのカラムを選択するためのカラム選択データである。
　カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｓ[３：０]により、第２パターンに従って、サブアレイ２１１Ａの各偶数ビット内のいずれかのビットラインＢＬ、ＢＬＢの対と、サブアレイ２１１Ｂの各奇数ビット内のいずれかのビットラインＢＬ、ＢＬＢの対とがデータの読み出しのために選択される。
　なお、図８には、１つのビットＤ[ｎ]のみを示すが、実際にはサブアレイ２１１Ａ及び２１１Ｂは多数のビットを含む。このため、カラム選択データに基づいて、各奇数ビット内のいずれかのビットラインＢＬ、ＢＬＢの対と、各偶数ビット内のいずれかのビットラインＢＬ、ＢＬＢの対とが選択される。
　また、カラムデコーダ２２５は、ライトイネーブル信号Ｗ／Ｅの信号レベルがＨレベルで、第１パターン選択データＦが"１"であり、第２パターン選択データＳが"０"である場合は、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｆ[３：０]を出力する。
　カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｆ[３：０]は、第１パターンでのデータの書き込みを実現するために、サブアレイ２１１Ａ及び２１１Ｂ内のビットのカラムを選択するためのカラム選択データである。
　カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｆ[３：０]により、第１パターンに従って、サブアレイ２１１Ａの各奇数ビット内のいずれかのビットラインＢＬ、ＢＬＢの対と、サブアレイ２１１Ｂの各偶数ビット内のいずれかのビットラインＢＬ、ＢＬＢの対とがデータの書き込みのために選択される。
　また、カラムデコーダ２２５は、ライトイネーブル信号Ｗ／Ｅの信号レベルがＨレベルで、第１パターン選択データＦが"０"であり、第２パターン選択データＳが"１"である場合は、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｓ[３：０]を出力する。
　カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｓ[３：０] は、第２パターンでのデータの書き込みを実現するために、サブアレイ２１１Ａ及び２１１Ｂ内のビットのカラムを選択するためのカラム選択データである。
　カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｓ[３：０]により、第２パターンに従って、サブアレイ２１１Ａの各偶数ビット内のいずれかのビットラインＢＬ、ＢＬＢの対と、サブアレイ２１１Ｂの各奇数ビット内のいずれかのビットラインＢＬ、ＢＬＢの対とがデータの書き込みのために選択される。
　なお、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｆ[３：０]、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｓ[３：０]、Ｗ＿ＣＯＬ＿ＳＥＬ＿Ｆ[３：０]、及びＷ＿ＣＯＬ＿ＳＥＬ＿Ｓ[３：０]は、それぞれ、４ビットのカラム選択データをまとめて示す表記である。
　例えば、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｆ[３：０]は、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｆ[３]、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｆ[２]、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｆ[１]、及びＲ＿ＣＯＬ＿ＳＥＬ＿Ｆ[０]を含む。これは、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｓ[３：０]、Ｗ＿ＣＯＬ＿ＳＥＬ＿Ｆ[３：０]、及びＷ＿ＣＯＬ＿ＳＥＬ＿Ｓ[３：０]についても同様である。
　次に、カラム選択／読み書き回路２１３について説明する。
　カラム選択／読み書き回路２１３には、ビットラインＢＬ００～ＢＬ０３、ＢＬＢ００～ＢＬＢ０３、ＢＬ１０～ＢＬ１３、ＢＬＢ１０～ＢＬＢ１３が接続されている。
　カラム選択／読み書き回路２１３は、カラムデコーダ２２５から入力されるカラム選択データに基づき、ビットラインを選択する。
　カラム選択／読み書き回路２１３は、カラムデコーダ２２５から入力されるカラム選択データに基づいて、ビットラインＢＬ、ＢＬＢの選択、読み出し／書き込みの切り替え、読み出しデータ／書き込みデータの受け渡しを行える回路であればよい。
　カラム選択／読み書き回路２１３は、データの読み出し又は書き込みのために、カラムデコーダ２２５からカラム選択データが入力されると、ライン番号が同一のビットラインＢＬとＢＬＢの対を選択する。
　また、カラム選択／読み書き回路２１３には、読み出したデータ又は書き込むデータを入出力ポート（I/O）２３０（図７参照）との間で伝送するグローバルビットライン２１４が接続されている。
　グローバルビットライン２１４は、ビットラインＢＬ、ＢＬＢを通じて読み出したデータを入出力ポート（I/O）２３０（図７参照）に伝送するとともに、書き込むデータを入出力ポート（I/O）２３０からビットラインＢＬ、ＢＬＢに伝送する。
　また、カラム選択／読み書き回路２１３のうち、ビットラインの選択を行う回路は、カラムデコーダ２２５から伝送されるカラム選択データに基づいて、２つのサブアレイ２１１Ａ、２１１Ｂにそれぞれ四対含まれるビットラインＢＬ００、ＢＬＢ００～ＢＬ０３、ＢＬＢ０３、ＢＬ１０、ＢＬＢ１０～ＢＬ１３、ＢＬＢ１３を選択できれば、その形式は問わない。
　また、カラム選択／読み書き回路２１３のうち、読み出しデータ及び書き込みデータの受け渡しを行う回路は、ライトイネーブル信号Ｗ／Ｅの信号レベルに応じたカラム選択データに基づいて読み出し処理と書き込み処理を切り替えることができ、グローバルビットライン２１４との間でデータの受け渡しができる回路であれば、その形式は問わない。
　なお、実際には、図７に示すようにサブブロック２１０は多数存在するため、カラムデコーダ２２５によるカラム選択は、すべてのサブブロック２１０の中から行われる。
　次に、図９（Ａ）～図９（Ｉ）を用いて、入力アドレスのデータ構成とデコーダ２２０の回路構成について説明する。
　図９（Ａ）は、実施の形態１のＳＲＡＭ２００の入力アドレスの割当例を示す図である。入力アドレスＡ[７：０]は８ビットのデータであり、下位ビットから上位ビットにかけて、カラムアドレス（column）、ロウアドレス（row）、パターン選択アドレス（F/S）、サブブロックアドレス（Sub Block）、上下選択アドレス（Top/Bot）を含む。
　カラムアドレス（column）にはＡ[１：０]の２ビット、ロウアドレス（row）にはＡ[３：２]の２ビット、パターン選択アドレス（F/S）にはＡ[４]の１ビット、サブブロックアドレス（Sub Block）にはＡ[６：５]の２ビット、上下選択アドレス（Top/Bot）にはＡ[７]の１ビットが、それぞれ割り当てられている。
　図９（Ｂ）は、実施の形態１のＳＲＡＭ２００のロウデコーダ２２１の回路を示す図である。
　ロウデコーダ２２１は、２入力型のＡＮＤ（論理積）回路３００、３０１、３０２、３０３を含む。ＡＮＤ回路３００～３０３には、それぞれ、２本の信号線が接続されており、それぞれ、ロウアドレスＡ[３]、Ａ[２]が入力される。
　ＡＮＤ回路３００、３０１、３０２、３０３は、それぞれ、ロウ選択データＲ[０]、Ｒ[１]、Ｒ[２]、Ｒ[３]を出力する。
　ロウ選択データＲ[０]は、図８に示すワードラインＷＬ００及びＷＬ１０を選択するためのロウ選択データである。同様に、ロウ選択データＲ[１]、Ｒ[２]、Ｒ[３]は、それぞれ、図８に示すワードラインＷＬ０１及びＷＬ１１、ＷＬ０２及びＷＬ１２、ＷＬ０３及びＷＬ１３を選択するためのロウ選択データである。
　ＡＮＤ回路３００には、ロウアドレスＡ[３]及びＡ[２]がともに否定演算されて入力される。ＡＮＤ回路３０１には、ロウアドレスＡ[３]が否定演算されて入力され、ロウアドレスＡ[２]はそのまま入力される。ＡＮＤ回路３０２には、ロウアドレスＡ[３]がそのまま入力され、ロウアドレスＡ[２]は否定演算されて入力される。ＡＮＤ回路３０３には、ロウアドレスＡ[３]及びＡ[２]がともにそのまま入力される。
　ロウデコーダ２２１は、ロウアドレスＡ[３]、Ａ[２]が"０"、"０"の場合は、ロウ選択データＲＯＷ[０]を"１"にし、ロウ選択データＲＯＷ[１]、ＲＯＷ[２]、ＲＯＷ[３]を"０"にする。
　ロウデコーダ２２１は、ロウアドレスＡ[３]、Ａ[２]が"０"、"１"の場合は、ロウ選択データＲＯＷ[１]を"１"にし、ロウ選択データＲＯＷ[０]、ＲＯＷ[２]、ＲＯＷ[３]を"０"にする。
　ロウデコーダ２２１は、ロウアドレスＡ[３]、Ａ[２]が"１"、"０"の場合は、ロウ選択データＲＯＷ[２]を"１"にし、ロウ選択データＲＯＷ[０]、ＲＯＷ[１]、ＲＯＷ[３]を"０"にする。
　ロウデコーダ２２１は、ロウアドレスＡ[３]、Ａ[２]が"１"、"１"の場合は、ロウ選択データＲＯＷ[３]を"１"にし、ロウ選択データＲＯＷ[０]、ＲＯＷ[１]、ＲＯＷ[２]を"０"にする。
　次に、図９（Ｃ）を用いて、サブブロックデコーダ２２２の回路について説明する。
　図９（Ｃ）は、実施の形態１のＳＲＡＭ２００のサブブロックデコーダ２２２の回路を示す図である。
　サブブロックデコーダ２２２は、ロウデコーダ２２１と同様に、２入力型のＡＮＤ（論理積）回路３１０、３１１、３１２、３１３を含む。ＡＮＤ回路３１０～３１３には、それぞれ、２本の信号線が接続されており、それぞれ、サブブロックアドレスＡ[６]、Ａ[５]が入力される。
　ＡＮＤ回路３１０、３１１、３１２、３１３は、それぞれ、サブブロック選択データＳＢＳ[０]、ＳＢＳ[１]、ＳＢＳ[２]、ＳＢＳ[３]を出力する。
　サブブロック選択データＳＢＳ[０]は、図７に示すサブブロック番号０のサブブロック２１０（Sub Block 0）を選択するためのサブブロック選択データである。同様に、サブブロック選択データＳＢＳ[１]、ＳＢＳ[２]、ＳＢＳ[３]は、それぞれ、図７に示すサブブロック番号１、２、３のサブブロック２１０（Sub Block 1, Sub Block 2, Sub Block 3）を選択するためのサブブロック選択データである。
　ＡＮＤ回路３１０には、サブブロック選択アドレスＡ[６]及びＡ[５]がともに否定演算されて入力される。ＡＮＤ回路３１１には、サブブロック選択アドレスＡ[６]が否定演算されて入力され、サブブロック選択アドレスＡ[５]はそのまま入力される。ＡＮＤ回路３１２には、サブブロック選択アドレスＡ[６]がそのまま入力され、サブブロック選択アドレスＡ[５]は否定演算されて入力される。ＡＮＤ回路３１３には、サブブロック選択アドレスＡ[６]及びＡ[５]がともにそのまま入力される。
　サブブロックデコーダ２２２は、サブブロック選択アドレスＡ[６]、Ａ[５]が"０"、"０"の場合は、サブブロック選択データＳＢＳ[０]を"１"にし、サブブロック選択データＳＢＳ[１]、ＳＢＳ[２]、ＳＢＳ[３]を"０"にする。
　サブブロックデコーダ２２２は、サブブロック選択アドレスＡ[６]、Ａ[５]が"０"、"１"の場合は、サブブロック選択データＳＢＳ[１]を"１"にし、サブブロック選択データＳＢＳ[０]、ＳＢＳ[２]、ＳＢＳ[３]を"０"にする。
　サブブロックデコーダ２２２は、サブブロック選択アドレスＡ[６]、Ａ[５]が"１"、"０"の場合は、サブブロック選択データＳＢＳ[２]を"１"にし、サブブロック選択データＳＢＳ[０]、ＳＢＳ[１]、ＳＢＳ[３]を"０"にする。
　サブブロックデコーダ２２２は、サブブロック選択アドレスＡ[６]、Ａ[５]が"１"、"１"の場合は、サブブロック選択データＳＢＳ[３]を"１"にし、サブブロック選択データＳＢＳ[０]、ＳＢＳ[１]、ＳＢＳ[２]を"０"にする。
　次に、図９（Ｄ）を用いて、上下選択デコーダ２２３の回路について説明する。
　図９（Ｄ）は、実施の形態１のＳＲＡＭ２００の上下選択デコーダ２２３の回路を示す図である。
　上下選択デコーダ２２３は、１入力・２出力型の回路を有し、上下選択アドレスＡ[７]をデコードしてＴＯＰデータとＢＯＴデータを出力する。ＴＯＰデータはインバータ３２０により上下選択アドレスＡ[７]のデータ値の反転値として出力され、ＢＯＴデータは上下選択アドレスＡ[７]のデータ値のまま出力される。
　ＴＯＰデータは、上述のように、図７に示す入出力ポート（I/O）２３０の上側に配列されるサブブロック２１０のワードラインドライバ２１２Ａ及び２１２Ｂに入力される。
　ＢＯＴデータは、上述のように、図７に示す入出力ポート（I/O）２３０の下側に配列されるサブブロック２１０のワードラインドライバ２１２Ａ及び２１２Ｂに入力される。
　ＴＯＰデータが"１"でＢＯＴデータが"０"である場合は、入出力ポート（I/O）２３０の上側に配列されるサブブロック２１０が選択される場合である。これとは逆に、ＴＯＰデータが"０"でＢＯＴデータが"１"である場合は、入出力ポート（I/O）２３０の下側に配列されるサブブロック２１０が選択される場合である。
　次に、図９（Ｅ）を用いて、パターン選択デコーダ２２４の回路について説明する。
　図９（Ｅ）は、実施の形態１のＳＲＡＭ２００のパターン選択デコーダ２２４の回路を示す図である。
　パターン選択デコーダ２２４は、１入力・２出力型の回路を有し、パターン選択アドレスＡ[４]をデコードして第１パターン選択データＦと第２パターン選択データＳを出力する。第１パターン選択データＦはインバータ３３０によりパターン選択アドレスＡ[４]のデータ値の反転値として出力され、第２パターン選択データＳはパターン選択アドレスＡ[４]のデータ値のまま出力される。
　第１パターン選択データＦ及び第２パターン選択データＳは、それぞれ、第１パターン又は第２パターンを選択するためのデータであり、カラムデコーダ２２５に入力される。
　第１パターン選択データＦが"１"であり、第２パターン選択データＳが"０"である場合は、第１パターンを選択することを表す。これとは逆に、第１パターン選択データＦが"０"であり、第２パターン選択データＳが"１"である場合は、第２パターンを選択することを表す。
　次に、図９（Ｆ）～図９（Ｉ）を用いて、カラムデコーダ２２５の回路について説明する。
　カラムデコーダ２２５は、カラムアドレスをデコードし、第１パターン選択データＦ及び第２パターン選択データＳのデータ値と、ライトイネーブル信号Ｗ／Ｅの信号レベルとに応じたカラム選択データを出力する。
　図９（Ｆ）～図９（Ｉ）は、実施の形態１のＳＲＡＭ２００のカラムデコーダ２２５に含まれるカラムアドレスをデコードする回路を示す図である。
　カラムデコーダ２２５は、第１パターンによるデータの読み出しを行うためにカラムアドレスをデコードする回路３４０Ｒと、第１パターンによるデータの書き込みを行うためにカラムアドレスをデコードする回路３４０Ｗとを含む。
　また、カラムデコーダ２２５は、第２パターンによるデータの読み出しを行うためにカラムアドレスをデコードする回路３５０Ｒと、第２パターンによるデータの書き込みを行うためにカラムアドレスをデコードする回路３５０Ｗとをさらに含む。
　図９（Ｆ）に示すように、第１パターンによるデータの読み出しを行うためにカラムアドレスをデコードする回路３４０Ｒは、４入力型のＡＮＤ（論理積）回路３６０Ｒ、３６１Ｒ、３６２Ｒ、３６３Ｒを含む。ＡＮＤ回路３６０Ｒ～３６３Ｒには、それぞれ、４本の信号線が接続されており、それぞれ、第１パターン選択データＦ、カラムアドレスＡ[１]、Ａ[０]、及びライトイネーブル信号Ｗ／Ｅが入力される。
　ＡＮＤ回路３６０Ｒ、３６１Ｒ、３６２Ｒ、３６３Ｒは、それぞれ、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｆ[０]、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｆ[１]、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｆ[２]、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｆ[３]を出力する。
　カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｆ[０]は、第１パターンによるデータの読み出しを行うために、図８に示すビットラインＢＬ００及びＢＬＢ００と、ビットラインＢＬ１０及びＢＬＢ１０を選択するためのカラム選択データである。
　カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｆ[１]は、第１パターンによるデータの読み出しを行うために、図８に示すビットラインＢＬ０１及びＢＬＢ０１と、ビットラインＢＬ１１及びＢＬＢ１１を選択するためのカラム選択データである。
　カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｆ[２]は、第１パターンによるデータの読み出しを行うために、図８に示すビットラインＢＬ０２及びＢＬＢ０２と、ビットラインＢＬ１２及びＢＬＢ１２を選択するためのカラム選択データである。
　カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｆ[３]は、第１パターンによるデータの読み出しを行うために、図８に示すビットラインＢＬ０３及びＢＬＢ０３と、ビットラインＢＬ１３及びＢＬＢ１３を選択するためのカラム選択データである。
　ＡＮＤ回路３６０Ｒには、第１パターン選択データＦ、否定演算されたカラムアドレスＡ[１]、否定演算されたカラムアドレスＡ[０]、及び否定演算されたライトイネーブル信号Ｗ／Ｅが入力される。
　ＡＮＤ回路３６１Ｒには、第１パターン選択データＦ、否定演算されたカラムアドレスＡ[１]、カラムアドレスＡ[０]、及び否定演算されたライトイネーブル信号Ｗ／Ｅが入力される。
　ＡＮＤ回路３６２Ｒには、第１パターン選択データＦ、カラムアドレスＡ[１]、否定演算されたカラムアドレスＡ[０]、及び否定演算されたライトイネーブル信号Ｗ／Ｅが入力される。
　ＡＮＤ回路３６３Ｒには、第１パターン選択データＦ、カラムアドレスＡ[１]、カラムアドレスＡ[０]、及び否定演算されたライトイネーブル信号Ｗ／Ｅが入力される。
　カラムデコーダ２２５は、第１パターン選択データＦが"１"、カラムアドレスＡ[１]、Ａ[０]が"０"、"０"、かつ、ライトイネーブル信号Ｗ／ＥがＬレベルの場合は、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｆ[０]を"１"にし、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｆ[１]、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｆ[２]、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｆ[３]を"０"にする。
　カラムデコーダ２２５は、第１パターン選択データＦが"１"、カラムアドレスＡ[１]、Ａ[０]が"０"、"１"、かつ、ライトイネーブル信号Ｗ／ＥがＬレベルの場合は、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｆ[１]を"１"にし、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｆ[０]、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｆ[２]、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｆ[３]を"０"にする。
　カラムデコーダ２２５は、第１パターン選択データＦが"１"、カラムアドレスＡ[１]、Ａ[０]が"１"、"０"、かつ、ライトイネーブル信号Ｗ／ＥがＬレベルの場合は、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｆ[２]を"１"にし、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｆ[０]、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｆ[１]、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｆ[３]を"０"にする。
　カラムデコーダ２２５は、第１パターン選択データＦが"１"、カラムアドレスＡ[１]、Ａ[０]が"１"、"１"、かつ、ライトイネーブル信号Ｗ／ＥがＬレベルの場合は、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｆ[３]を"１"にし、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｆ[０]、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｆ[１]、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｆ[２]を"０"にする。
　なお、第１パターン選択データＦが"０"である場合は、第１パターンによるデータの読み出しを行わない場合であるため、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｆ[０]、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｆ[１]、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｆ[２]、及びＲ＿ＣＯＬ＿ＳＥＬ＿Ｆ[３]は、すべて"０"になる。
　図９（Ｇ）に示すように、第１パターンによるデータの書き込みを行うためにカラムアドレスをデコードする回路３４０Ｗは、４入力型のＡＮＤ（論理積）回路３６０Ｗ、３６１Ｗ、３６２Ｗ、３６３Ｗを含む。ＡＮＤ回路３６０Ｗ～３６３Ｗには、それぞれ、４本の信号線が接続されており、それぞれ、第１パターン選択データＦ、カラムアドレスＡ[１]、Ａ[０]、及びライトイネーブル信号Ｗ／Ｅが入力される。
　ＡＮＤ回路３６０Ｗ、３６１Ｗ、３６２Ｗ、３６３Ｗは、それぞれ、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｆ[０]、Ｗ＿ＣＯＬ＿ＳＥＬ＿Ｆ[１]、Ｗ＿ＣＯＬ＿ＳＥＬ＿Ｆ[２]、Ｗ＿ＣＯＬ＿ＳＥＬ＿Ｆ[３]を出力する。
　カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｆ[０]は、第１パターンによるデータの書き込みを行うために、図８に示すビットラインＢＬ００及びＢＬＢ００と、ビットラインＢＬ１０及びＢＬＢ１０を選択するためのカラム選択データである。
　カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｆ[１]は、第１パターンによるデータの書き込みを行うために、図８に示すビットラインＢＬ０１及びＢＬＢ０１と、ビットラインＢＬ１１及びＢＬＢ１１を選択するためのカラム選択データである。
　カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｆ[２]は、第１パターンによるデータの書き込みを行うために、図８に示すビットラインＢＬ０２及びＢＬＢ０２と、ビットラインＢＬ１２及びＢＬＢ１２を選択するためのカラム選択データである。
　カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｆ[３]は、第１パターンによるデータの書き込みを行うために、図８に示すビットラインＢＬ０３及びＢＬＢ０３と、ビットラインＢＬ１３及びＢＬＢ１３を選択するためのカラム選択データである。
　ＡＮＤ回路３６０Ｗには、第１パターン選択データＦ、否定演算されたカラムアドレスＡ[１]、否定演算されたカラムアドレスＡ[０]、及びライトイネーブル信号Ｗ／Ｅが入力される。
　ＡＮＤ回路３６１Ｗには、第１パターン選択データＦ、否定演算されたカラムアドレスＡ[１]、カラムアドレスＡ[０]、及びライトイネーブル信号Ｗ／Ｅが入力される。
　ＡＮＤ回路３６２Ｗには、第１パターン選択データＦ、カラムアドレスＡ[１]、否定演算されたカラムアドレスＡ[０]、及びライトイネーブル信号Ｗ／Ｅが入力される。
　ＡＮＤ回路３６３Ｗには、第１パターン選択データＦ、カラムアドレスＡ[１]、カラムアドレスＡ[０]、及びライトイネーブル信号Ｗ／Ｅが入力される。
　カラムデコーダ２２５は、第１パターン選択データＦが"１"、カラムアドレスＡ[１]、Ａ[０]が"０"、"０"、かつ、ライトイネーブル信号Ｗ／ＥがＨレベルの場合は、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｆ[０]を"１"にし、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｆ[１]、Ｗ＿ＣＯＬ＿ＳＥＬ＿Ｆ[２]、Ｗ＿ＣＯＬ＿ＳＥＬ＿Ｆ[３]を"０"にする。
　カラムデコーダ２２５は、第１パターン選択データＦが"１"、カラムアドレスＡ[１]、Ａ[０]が"０"、"１"、かつ、ライトイネーブル信号Ｗ／ＥがＨレベルの場合は、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｆ[１]を"１"にし、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｆ[０]、Ｗ＿ＣＯＬ＿ＳＥＬ＿Ｆ[２]、Ｗ＿ＣＯＬ＿ＳＥＬ＿Ｆ[３]を"０"にする。
　カラムデコーダ２２５は、第１パターン選択データＦが"１"、カラムアドレスＡ[１]、Ａ[０]が"１"、"０"、かつ、ライトイネーブル信号Ｗ／ＥがＨレベルの場合は、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｆ[２]を"１"にし、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｆ[０]、Ｗ＿ＣＯＬ＿ＳＥＬ＿Ｆ[１]、Ｗ＿ＣＯＬ＿ＳＥＬ＿Ｆ[３]を"０"にする。
　カラムデコーダ２２５は、第１パターン選択データＦが"１"、カラムアドレスＡ[１]、Ａ[０]が"１"、"１"、かつ、ライトイネーブル信号Ｗ／ＥがＨレベルの場合は、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｆ[３]を"１"にし、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｆ[０]、Ｗ＿ＣＯＬ＿ＳＥＬ＿Ｆ[１]、Ｗ＿ＣＯＬ＿ＳＥＬ＿Ｆ[２]を"０"にする。
　なお、第１パターン選択データＦが"０"である場合は、第１パターンによるデータの書き込みを行わない場合であるため、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｆ[０]、Ｗ＿ＣＯＬ＿ＳＥＬ＿Ｆ[１]、Ｗ＿ＣＯＬ＿ＳＥＬ＿Ｆ[２]、及びＷ＿ＣＯＬ＿ＳＥＬ＿Ｆ[３]は、すべて"０"になる。
　図９（Ｈ）に示すように、第２パターンによるデータの読み出しを行うためにカラムアドレスをデコードする回路３５０Ｒは、４入力型のＡＮＤ（論理積）回路３７０Ｒ、３７１Ｒ、３７２Ｒ、３７３Ｒを含む。ＡＮＤ回路３７０Ｒ～３７３Ｒには、それぞれ、４本の信号線が接続されており、それぞれ、第２パターン選択データＳ、カラムアドレスＡ[１]、Ａ[０]、及びライトイネーブル信号Ｗ／Ｅが入力される。
　ＡＮＤ回路３７０Ｒ、３７１Ｒ、３７２Ｒ、３７３Ｒは、それぞれ、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｓ[０]、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｓ[１]、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｓ[２]、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｓ[３]を出力する。
　カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｓ[０]は、第２パターンによるデータの読み出しを行うために、図８に示すビットラインＢＬ００及びＢＬＢ００と、ビットラインＢＬ１０及びＢＬＢ１０を選択するためのカラム選択データである。
　カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｓ[１]は、第２パターンによるデータの読み出しを行うために、図８に示すビットラインＢＬ０１及びＢＬＢ０１と、ビットラインＢＬ１１及びＢＬＢ１１を選択するためのカラム選択データである。
　カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｓ[２]は、第２パターンによるデータの読み出しを行うために、図８に示すビットラインＢＬ０２及びＢＬＢ０２と、ビットラインＢＬ１２及びＢＬＢ１２を選択するためのカラム選択データである。
　カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｓ[３]は、第２パターンによるデータの読み出しを行うために、図８に示すビットラインＢＬ０３及びＢＬＢ０３と、ビットラインＢＬ１３及びＢＬＢ１３を選択するためのカラム選択データである。
　ＡＮＤ回路３７０Ｒには、第２パターン選択データＳ、否定演算されたカラムアドレスＡ[１]、否定演算されたカラムアドレスＡ[０]、及び否定演算されたライトイネーブル信号Ｗ／Ｅが入力される。
　ＡＮＤ回路３７１Ｒには、第２パターン選択データＳ、否定演算されたカラムアドレスＡ[１]、カラムアドレスＡ[０]、及び否定演算されたライトイネーブル信号Ｗ／Ｅが入力される。
　ＡＮＤ回路３７２Ｒには、第２パターン選択データＳ、カラムアドレスＡ[１]、否定演算されたカラムアドレスＡ[０]、及び否定演算されたライトイネーブル信号Ｗ／Ｅが入力される。
　ＡＮＤ回路３７３Ｒには、第２パターン選択データＳ、カラムアドレスＡ[１]、カラムアドレスＡ[０]、及び否定演算されたライトイネーブル信号Ｗ／Ｅが入力される。
　カラムデコーダ２２５は、第２パターン選択データＳが"１"、カラムアドレスＡ[１]、Ａ[０]が"０"、"０"、かつ、ライトイネーブル信号Ｗ／ＥがＬレベルの場合は、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｓ[０]を"１"にし、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｓ[１]、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｓ[２]、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｓ[３]を"０"にする。
　カラムデコーダ２２５は、第２パターン選択データＳが"１"、カラムアドレスＡ[１]、Ａ[０]が"０"、"１"、かつ、ライトイネーブル信号Ｗ／ＥがＬレベルの場合は、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｓ[１]を"１"にし、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｓ[０]、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｓ[２]、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｓ[３]を"０"にする。
　カラムデコーダ２２５は、第２パターン選択データＳが"１"、カラムアドレスＡ[１]、Ａ[０]が"１"、"０"、かつ、ライトイネーブル信号Ｗ／ＥがＬレベルの場合は、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｓ[２]を"１"にし、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｓ[０]、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｓ[１]、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｓ[３]を"０"にする。
　カラムデコーダ２２５は、第２パターン選択データＳが"１"、カラムアドレスＡ[１]、Ａ[０]が"１"、"１"、かつ、ライトイネーブル信号Ｗ／ＥがＬレベルの場合は、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｓ[３]を"１"にし、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｓ[０]、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｓ[１]、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｓ[２]を"０"にする。
　なお、第２パターン選択データＳが"０"である場合は、第２パターンによるデータの読み出しを行わない場合であるため、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｓ[０]、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｓ[１]、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｓ[２]、及びＲ＿ＣＯＬ＿ＳＥＬ＿Ｓ[３]は、すべて"０"になる。
　図９（Ｉ）に示すように、第２パターンによるデータの書き込みを行うためにカラムアドレスをデコードする回路３５０Ｗは、４入力型のＡＮＤ（論理積）回路３７０Ｗ、３７１Ｗ、３７２Ｗ、３７３Ｗを含む。ＡＮＤ回路３７０Ｗ～３７３Ｗには、それぞれ、４本の信号線が接続されており、それぞれ、第２パターン選択データＳ、カラムアドレスＡ[１]、Ａ[０]、及びライトイネーブル信号Ｗ／Ｅが入力される。
　ＡＮＤ回路３７０Ｗ、３７１Ｗ、３７２Ｗ、３７３Ｗは、それぞれ、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｓ[０]、Ｗ＿ＣＯＬ＿ＳＥＬ＿Ｓ[１]、Ｗ＿ＣＯＬ＿ＳＥＬ＿Ｓ[２]、Ｗ＿ＣＯＬ＿ＳＥＬ＿Ｓ[３]を出力する。
　カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｓ[０]は、第２パターンによるデータの書き込みを行うために、図８に示すビットラインＢＬ００及びＢＬＢ００と、ビットラインＢＬ１０及びＢＬＢ１０を選択するためのカラム選択データである。
　カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｓ[１]は、第２パターンによるデータの書き込みを行うために、図８に示すビットラインＢＬ０１及びＢＬＢ０１と、ビットラインＢＬ１１及びＢＬＢ１１を選択するためのカラム選択データである。
　カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｓ[２]は、第２パターンによるデータの書き込みを行うために、図８に示すビットラインＢＬ０２及びＢＬＢ０２と、ビットラインＢＬ１２及びＢＬＢ１２を選択するためのカラム選択データである。
　カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｓ[３]は、第２パターンによるデータの書き込みを行うために、図８に示すビットラインＢＬ０３及びＢＬＢ０３と、ビットラインＢＬ１３及びＢＬＢ１３を選択するためのカラム選択データである。
　ＡＮＤ回路３７０Ｗには、第２パターン選択データＳ、否定演算されたカラムアドレスＡ[１]、否定演算されたカラムアドレスＡ[０]、及びライトイネーブル信号Ｗ／Ｅが入力される。
　ＡＮＤ回路３７１Ｗには、第２パターン選択データＳ、否定演算されたカラムアドレスＡ[１]、カラムアドレスＡ[０]、及びライトイネーブル信号Ｗ／Ｅが入力される。
　ＡＮＤ回路３７２Ｗには、第２パターン選択データＳ、カラムアドレスＡ[１]、否定演算されたカラムアドレスＡ[０]、及びライトイネーブル信号Ｗ／Ｅが入力される。
　ＡＮＤ回路３７３Ｗには、第２パターン選択データＳ、カラムアドレスＡ[１]、カラムアドレスＡ[０]、及びライトイネーブル信号Ｗ／Ｅが入力される。
　カラムデコーダ２２５は、第２パターン選択データＳが"１"、カラムアドレスＡ[１]、Ａ[０]が"０"、"０"、かつ、ライトイネーブル信号Ｗ／ＥがＨレベルの場合は、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｓ[０]を"１"にし、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｓ[１]、Ｗ＿ＣＯＬ＿ＳＥＬ＿Ｓ[２]、Ｗ＿ＣＯＬ＿ＳＥＬ＿Ｓ[３]を"０"にする。
　カラムデコーダ２２５は、第２パターン選択データＳが"１"、カラムアドレスＡ[１]、Ａ[０]が"０"、"１"、かつ、ライトイネーブル信号Ｗ／ＥがＨレベルの場合は、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｓ[１]を"１"にし、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｓ[０]、Ｗ＿ＣＯＬ＿ＳＥＬ＿Ｓ[２]、Ｗ＿ＣＯＬ＿ＳＥＬ＿Ｓ[３]を"０"にする。
　カラムデコーダ２２５は、第２パターン選択データＳが"１"、カラムアドレスＡ[１]、Ａ[０]が"１"、"０"、かつ、ライトイネーブル信号Ｗ／ＥがＨレベルの場合は、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｓ[２]を"１"にし、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｓ[０]、Ｗ＿ＣＯＬ＿ＳＥＬ＿Ｓ[１]、Ｗ＿ＣＯＬ＿ＳＥＬ＿Ｓ[３]を"０"にする。
　カラムデコーダ２２５は、第２パターン選択データＳが"１"、カラムアドレスＡ[１]、Ａ[０]が"１"、"１"、かつ、ライトイネーブル信号Ｗ／ＥがＨレベルの場合は、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｓ[３]を"１"にし、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｓ[０]、Ｗ＿ＣＯＬ＿ＳＥＬ＿Ｓ[１]、Ｗ＿ＣＯＬ＿ＳＥＬ＿Ｓ[２]を"０"にする。
　なお、第２パターン選択データＳが"０"である場合は、第２パターンによるデータの書き込みを行わない場合であるため、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｓ[０]、Ｗ＿ＣＯＬ＿ＳＥＬ＿Ｓ[１]、Ｗ＿ＣＯＬ＿ＳＥＬ＿Ｓ[２]、及びＷ＿ＣＯＬ＿ＳＥＬ＿Ｓ[３]は、すべて"０"になる。
　次に、図１０を用いて、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｆ[３：０]、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｓ[３：０]、Ｗ＿ＣＯＬ＿ＳＥＬ＿Ｆ[３：０]、及びＷ＿ＣＯＬ＿ＳＥＬ＿Ｓ[３：０]と、ビットの選択の仕方について説明する。
　図１０は、実施の形態１のＳＲＡＭ２００のカラム選択／読み書き回路２１３と、カラム選択データを伝送する信号線との接続関係を示す図である。
　図１０には、サブアレイ２１１Ａ及び２１１ＢのビットＤ[ｎ]内の４つのカラムをＣ[０]、Ｃ[１]、Ｃ[２]、Ｃ[３]と表す。また、ビットＤ[ｎ]に隣接するビットＤ[ｎ－１]のカラムＣ[３]と、ビットＤ[ｎ＋１]のカラムＣ[０]とを示す。
　サブアレイ２１１Ａ内のカラムＣ[０]～Ｃ[３]には、それぞれ、ビットラインＢＬ００、ＢＬＢ００～ＢＬ０３、ＢＬＢ０３が含まれる。
　また、サブアレイ２１１Ｂ内のカラムＣ[０]～Ｃ[３]には、それぞれ、ビットラインＢＬ１０、ＢＬＢ１０～ＢＬ１３、ＢＬＢ１３が含まれる。
　また、サブアレイ２１１Ａ内には、４本のワードラインＷＬ００～ＷＬ０３が配列され、サブアレイ２１１Ｂ内には、４本のワードラインＷＬ１０～ＷＬ１３が配列される。
　ビットラインＢＬ００、ＢＬＢ００～ＢＬ０３、ＢＬＢ０３、ＢＬ１０、ＢＬＢ１０～ＢＬ１３、ＢＬＢ１３と、ワードラインＷＬ００～ＷＬ０３、ＷＬ１０～ＷＬ１３との交点には、ビットセル１０が１つずつ配置される。図１０には、全部で４８個のビットセルを示す。
　また、カラム選択／読み書き回路２１３は、カラム毎に設けられている。
　ここで、ビットＤ[ｎ]は奇数ビットであり、ビットＤ[ｎ－１]、Ｄ[ｎ＋１]は偶数ビットであるとする。
　上述のように、第１パターンは、サブアレイ２１１Ａ内の奇数番目のビットとサブアレイ２１１Ｂの偶数番目のビットとに含まれる同一アドレスの複数のビットセル１０に対してデータの読み出し又は書き込みを行うパターンである。
　また、第２パターンは、サブアレイ２１１Ａ内の偶数番目のビットとサブアレイ２１１Ｂの奇数番目のビットとに含まれる同一アドレスの複数のビットセル１０に対してデータの読み出し又は書き込みを行うパターンである。
　また、カラム選択データは、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｆ[３：０]、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｓ[３：０]、Ｗ＿ＣＯＬ＿ＳＥＬ＿Ｆ[３：０]、及びＷ＿ＣＯＬ＿ＳＥＬ＿Ｓ[３：０]の４種類ある。
　カラム選択／読み書き回路２１３は、第１パターン又は第２パターンによるデータの読み出し又は書き込みを実現するために、ビット毎に、４種類のカラム選択データの入力先を上側（Upper）又は下側（Lower）のビットのいずれかに振り分けている。
　ここで、サブブロック２１０内の上側のサブアレイ２１１Ａのビットをデータの読み出し用に選択するカラム選択データをＲ＿ＣＯＬ＿ＳＥＬ＿Ｕと表す。
　また、サブブロック２１０内の下側のサブアレイ２１１Ｂのビットをデータの読み出し用に選択するカラム選択データをＲ＿ＣＯＬ＿ＳＥＬ＿Ｌと表す。
　同様に、サブブロック２１０内の上側のサブアレイ２１１Ａのビットをデータの書き込み用に選択するカラム選択データをＷ＿ＣＯＬ＿ＳＥＬ＿Ｕと表す。
　また、サブブロック２１０内の下側のサブアレイ２１１Ｂのビットをデータの書き込み用に選択するカラム選択データをＷ＿ＣＯＬ＿ＳＥＬ＿Ｌと表す。
　第１パターンで用いるカラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｆ[３：０]及びＷ＿ＣＯＬ＿ＳＥＬ＿Ｆ[３：０]は、奇数ビットＤ[ｎ]には、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｕ及びＷ＿ＣＯＬ＿ＳＥＬ＿Ｕとして入力される。
　また、第１パターンで用いるカラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｆ[３：０]及びＷ＿ＣＯＬ＿ＳＥＬ＿Ｆ[３：０]は、偶数ビットＤ[ｎ－１]及びＤ[ｎ＋１]には、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｌ及びＷ＿ＣＯＬ＿ＳＥＬ＿Ｌとして入力される。
　これとは逆に、第２パターンで用いるカラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｓ[３：０]及びＷ＿ＣＯＬ＿ＳＥＬ＿Ｓ[３：０]は、偶数ビットＤ[ｎ－１]及びＤ[ｎ＋１]には、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｕ及びＷ＿ＣＯＬ＿ＳＥＬ＿Ｕとして入力される。
　また、第２パターンで用いるカラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｓ[３：０]及びＷ＿ＣＯＬ＿ＳＥＬ＿Ｓ[３：０]は、奇数ビットＤ[ｎ]には、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｌ及びＷ＿ＣＯＬ＿ＳＥＬ＿Ｌとして入力される。
　以上のように、第１パターン及び第２パターンによるデータの読み出し又は書き込みを行うためのカラム選択データを、上述のように奇数ビットと偶数ビットで振り分けることにより、同一アドレスのビットは次のように配置されることになる。
　例えば、データの読み出しを行うために、ロウ選択データＲＯＷ[２]が"１"で、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｆ[０] が"１"であるとする。これは第１パターンで読み出しを行う場合に相当する。
　この場合、奇数ビットＤ[ｎ]では、ワードラインＷＬ０２と、カラムＣ[０]の交点に位置するビットセル１０Ｅが選択され、偶数ビットＤ[ｎ＋１]では、ワードラインＷＬ１２とカラムＣ[０]との交点に位置するビットセル１０Ｆが選択される。
　すなわち、隣り合うビットについては、異なるサブアレイ（２１１Ａ、２１１Ｂ）内のビットセルが同一アドレスになっている。この関係は、すべてのビット内で、ワードラインＷＬ００～０３及びＷＬ１０～１３と、カラムＣ[０]～Ｃ[３]とによって特定されるアドレスについて同様である。
　実施の形態１のＳＲＡＭ２００では、第１パターン及び第２パターンによるデータの読み出し又は書き込みを行うためのカラム選択データを、上述のように奇数ビットと偶数ビットで振り分けることにより、隣接するビット間における同一アドレスのビットセルを千鳥状に配列させている。
　次に、図１１を用いて、カラム選択／読み書き回路２１３について説明する。
　図１１は、実施の形態１のＳＲＡＭ１００のカラム選択／読み書き回路２１３の回路を示す図である。
　カラム選択／読み書き回路２１３は、各サブブロック２１０に１つずつ設けられており、各サブブロック２１０内の２つのサブアレイ２１１Ａ、２１１ＢのビットラインＢＬ、ＢＬＢに接続されている。
　ここでは、サブブロック２１０内の上側のサブアレイ２１１Ａに接続されるビットラインをＢＬＵ、ＢＬＢＵ（添え字ＵはUpperの略）と表し、下側のサブアレイ２１１Ｂに接続されるビットラインをＢＬＬ、ＢＬＢＬ（添え字ＬはLowerの略）と表す。
　ビットラインをＢＬＵ、ＢＬＢＵは、例えば、図１０に示すビットラインをＢＬ００、ＢＬＢ００～ＢＬ０３、ＢＬ０３に相当し、ビットラインをＢＬＬ、ＢＬＢＬは、例えば、図１０に示すビットラインをＢＬ１０、ＢＬＢ１０～ＢＬ１３、ＢＬ１３に相当する。
　また、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｕ、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｌ、Ｗ＿ＣＯＬ＿ＳＥＬ＿Ｕ、及びＷ＿ＣＯＬ＿ＳＥＬ＿Ｌは、図１０に示すように、カラム選択／読み書き回路２１３に入力される。
　図１１に示すように、カラム選択／読み書き回路２１３は、ＮＭＯＳトランジスタ３８１、３８２、３８３、３８４、及びインバータ３８５を含む。
　ＮＭＯＳトランジスタ３８１及び３８２は、ゲートにカラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｕが入力され、ＮＭＯＳトランジスタ３８３及び３８４は、ゲートにカラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｌが入力される。
　ＮＭＯＳトランジスタ３８１は、ドレインが上側のビットラインＢＬＢＵに接続されるとともに、ソースがＮＭＯＳトランジスタ３８３のドレインに接続されている。
　ＮＭＯＳトランジスタ３８３は、ソースが下側のビットラインＢＬＢＬに接続されるとともに、ドレインがＮＭＯＳトランジスタ３８１のソースに接続されている。
　同様に、ＮＭＯＳトランジスタ３８２は、ドレインが上側のビットラインＢＬＵに接続されるとともに、ソースがＮＭＯＳトランジスタ３８４のドレインに接続されている。
　ＮＭＯＳトランジスタ３８４は、ソースが下側のビットラインＢＬＬに接続されるとともに、ドレインがＮＭＯＳトランジスタ３８２のソースに接続されている。
　ＮＭＯＳトランジスタ３８１のソースとＮＭＯＳトランジスタ３８３のドレインの接続点は、データ書き込み用のグローバルビットライン２１４Ｗに接続されている。
　また、ＮＭＯＳトランジスタ３８１のソースとＮＭＯＳトランジスタ３８３のドレインの接続点にはインバータ３８５の入力端子が接続され、ＮＭＯＳトランジスタ３８２のソースとＮＭＯＳトランジスタ３８４のドレインの接続点には、インバータ３８５の出力端子が接続されている。
　ＮＯＲ（否定論理和）回路３８６の一対の入力端子には、それぞれ、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｕ、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｌが入力される。
　ＮＯＲ回路３８６の一対の入力端子のうち、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｕが入力される方の入力端子は、インバータ３８７の入力端子に接続されている。
　インバータ３８７の出力端子は、ＰＭＯＳトランジスタ３８８のゲートに接続されている。
　ＰＭＯＳトランジスタ３８８のドレインは、所定電圧（Ｖｄｄ）の電源に接続され、ソースはＰＭＯＳトランジスタ３８９のドレインに接続されている。
　ＰＭＯＳトランジスタ３８９のゲートは、上側のビットラインＢＬＵに接続され、ソースはＰＭＯＳトランジスタ３９０のドレインに接続されている。
　ＰＭＯＳトランジスタ３９０のゲートは、下側のビットラインＢＬＬに接続され、ソースはＰＭＯＳトランジスタ３９１のソースに接続されている。
　ＰＭＯＳトランジスタ３９１のドレインは、所定電圧（Ｖｄｄ）の電源に接続され、ゲートはインバータ３９２の出力端子に接続されている。
　インバータ３９２の入力端子は、ＮＯＲ回路３８６の他方の入力端子に接続されている。
　ＰＭＯＳトランジスタ３８９のソースと、ＰＭＯＳトランジスタ３９０のドレインとの接続点は、ＮＭＯＳトランジスタ３９３のドレインに接続されるとともに、ＮＭＯＳトランジスタ３９４のゲートに接続されている。
　ＮＭＯＳトランジスタ３９３のソースは接地され、ゲートはＮＯＲ回路３８６の出力端子に接続されている。
　ＮＭＯＳトランジスタ３９４のドレインは、データ読み出し用のグローバルビットライン２１４Ｒに接続され、ソースは接地されている。
　以上のようなカラム選択／読み書き回路２１３において、上側のビットにデータを書き込む際には、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｕが"１"になる。
　このとき、ＮＭＯＳトランジスタ３８１、３８２がオンになり、データ書き込み用のグローバルビットライン２１４Ｗと上側のビットラインＢＬＵ、ＢＬＢＵが接続される。この結果、データ書き込み用のグローバルビットライン２１４Ｗから上側のビットラインＢＬＵ、ＢＬＢＵを経て、上側のビットにデータを書き込むことができる。
　また、下側のビットにデータを書き込む際には、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｌが"１"になる。
　このとき、ＮＭＯＳトランジスタ３８３、３８４がオンになり、データ書き込み用のグローバルビットライン２１４Ｗと下側のビットラインＢＬＬ、ＢＬＢＬが接続される。この結果、データ書き込み用のグローバルビットライン２１４Ｗから下側のビットラインＢＬＬ、ＢＬＢＬを経て、下側のビットにデータを書き込むことができる。
　また、上側のビットのデータを読み出す際には、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｕが"１"になる。
　このとき、ＰＭＯＳトランジスタ３８８がオンになり、ＮＯＲ回路３８６の出力は"０"になる。また、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｕが"１"のときには、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿Ｕは"０"であるため、ＮＭＯＳトランジスタ３８２はオフであり、この結果、ＰＭＯＳトランジスタ３８９はオンになる。
　また、ＮＯＲ回路３８６の出力が"０"であることから、ＮＭＯＳトランジスタ３９３はオフであり、ＮＭＯＳトランジスタ３９４はオンになる。
　この結果、上側のビットラインＢＬＵとデータ読み出し用のグローバルビットライン２１４Ｒが接続され、上側のビットのデータをデータ読み出し用のグローバルビットライン２１４Ｒを経て読み出すことができる。
　なお、カラム選択／読み書き回路２１３の上下の対称性から、下側のビットのデータを読み出す際の動作は次の通りである。
　下側のビットのデータを読み出す際に、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｌが"１"になると、下側のビットラインＢＬＬとデータ読み出し用のグローバルビットライン２１４Ｒが接続され、下側のビットのデータをデータ読み出し用のグローバルビットライン２１４Ｒを経て読み出すことができる。
　以上のように、カラム選択／読み書き回路２１３によれば、上側又は下側のビットに対して、データの読み出し又は書き込みを自在に行うことができる。
　なお、図１１には１カラムに対して配設されるカラム選択／読み書き回路２１３と、データ読み出し用のグローバルビットライン２１４Ｒ、及び、データ書き込み用のグローバルビットライン２１４Ｗとの関係を示している。
　しかしながら、実際には、実施の形態１では、一対のグローバルビットライン２１４Ｒ、２１４Ｗに対して、４つ（４カラム分）のカラム選択／読み書き回路２１３が接続される。
　図１１には示さない他の３カラム分のカラム選択／読み書き回路２１３は、すべて図１１に示すカラム選択／読み書き回路２１３と同様の回路構成を有する。
　図１１には示さない他の３カラム分のカラム選択／読み書き回路２１３は、ＮＭＯＳトランジスタ３８１～３８４及びインバータ３８５を介して、データ書き込み用のグローバルビットライン２１４Ｗに接続される。
　４つのカラム選択／読み書き回路２１３のうちのいずれか１つのカラム選択／読み書き回路２１３内のＮＭＯＳトランジスタ３８１～３８４をオンにすることにより、４つのうちのいずれか１つのカラム選択／読み書き回路２１３がデータ書き込み用のグローバルビットライン２１４Ｗに接続される。
　同様に、　図１１には示さない他の３カラム分のカラム選択／読み書き回路２１３は、ＮＭＯＳトランジスタ３９４を介して、データ読み出し用のグローバルビットライン２１４Ｒに接続される。
　４つのカラム選択／読み書き回路２１３のうちのいずれか１つのカラム選択／読み書き回路２１３内のＮＭＯＳトランジスタ３９４をオンにすることにより、４つのうちのいずれか１つのカラム選択／読み書き回路２１３がデータ読み出し用のグローバルビットライン２１４Ｒに接続される。
　このように、ＮＭＯＳトランジスタ３８１～３８４及びＮＭＯＳトランジスタ３９４は、４つのカラム選択／読み書き回路２１３のうちのいずれか１つをデータ書き込み用のグローバルビットライン２１４Ｗ及びデータ読み出し用のグローバルビットライン２１４Ｒに接続する切替回路２１５Ａ、２１５Ｂ（図７参照）である。
　次に、図１２を用いて、第１パターン又は第２パターンによってビットを千鳥状に選択する方法について説明する。
　図１２は、実施の形態１のＳＲＡＭ２００における第１パターンと第２パターンによるビットの選択の仕方を示す図である。
　図１２の右側には、入出力ポート(I/O)２３０Ａの上側にあるサブブロック番号３のサブブロック２１０を拡大して示す。
　ここでは、サブアレイ２１１Ａとサブアレイ２１１Ｂが４つのビットＤ[０]、Ｄ[１]、Ｄ[２]、Ｄ[３]を含み、サブアレイ２１１Ａと２１１Ｂとの間に、カラム選択／読み書き回路２１３があるものとして説明を行う。
　図１２に示す８つのビットは、それぞれ、４ロウ×４カラムの１６個のビットセルを含む。図１２では、説明の便宜上、ビットセルを正方形の升目で示す。
　各ビットＤ[０]、Ｄ[１]、Ｄ[２]、Ｄ[３]に含まれる４つのカラムをＣ[０]、Ｃ[１]、Ｃ[２]、Ｃ[３]と表す。サブアレイ２１１Ａ内のカラムＣ[０]～Ｃ[３]には、それぞれ、ビットラインＢＬ００、ＢＬＢ００～ＢＬ０３、ＢＬＢ０３が含まれる。
　また、図１２には、説明の便宜上、ワードラインそのものを図示せず、符号ＷＬ００～ＷＬ０３、ＷＬ１０～ＷＬ１３のみを示す。
　ここで、第１パターンは、サブアレイ２１１Ａ内の奇数番目のビットとサブアレイ２１１Ｂの偶数番目のビットとに含まれる同一アドレスの複数のビットセル１０に対してデータの読み出し又は書き込みを行うパターンである。
　このため、第１パターンでは、図１２に白く示すように、サブアレイ２１１Ａ及び２１１Ｂ内から、ビットを１つ飛ばしで千鳥状に選択することになる。
　また、第２パターンは、サブアレイ２１１Ａ内の偶数番目のビットとサブアレイ２１１Ｂの奇数番目のビットとに含まれる同一アドレスの複数のビットセル１０に対してデータの読み出し又は書き込みを行うパターンである。
　このため、第２パターンでは、図１２にグレーで示すように、サブアレイ２１１Ａ及び２１１Ｂ内から、ビットを１つ飛ばしで千鳥状に選択することになる。
　ここで、例えば、次の（１）～（５）の条件によってデータを読み出す場合を考える。
　（１）ロウデコーダ２２１から出力されるロウ選択データＲＯＷ[０]が"１"であり、ロウ選択データＲＯＷ[１]、ＲＯＷ[２]、及びＲＯＷ[３]は、すべて"０"である。
　（２）サブブロックデコーダ２２２から出力されるサブブロック選択データＳＢＳ[３]が"１"であり、サブブロック選択データＳＢＳ[０]、ＳＢＳ[１]、及びＳＢＳ[２]がすべて"０"である。
　（３）上下選択デコーダ２２３から出力されるデータがＴＯＰデータである。
　（４）パターン選択デコーダ２２４から出力される第１パターン選択データＦが"１"であり、第２パターン選択データＳが"０"である。
　（５）カラムデコーダ２２５から出力されるカラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｆ[０]が"１"であり、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｆ[１]、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｆ[２]、及びＲ＿ＣＯＬ＿ＳＥＬ＿Ｆ[３]がすべて"０"である。なお、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｓ[３：０]、Ｗ＿ＣＯＬ＿ＳＥＬ＿Ｆ[３：０]、及びＷ＿ＣＯＬ＿ＳＥＬ＿Ｓ[３：０]は、すべて"０"である。
　上述の（１）～（５）の条件は、第１パターンでデータを読み出す場合である。
　この場合に、サブアレイ２１１Ａ内で選択されるビットセルは、図１２に矢印で示すように、奇数ビットＤ[１]及びＤ[３]の内部のカラムＣ[０]とワードラインＷＬ００の交点にある２つのビットセルである。
　また、この場合に、サブアレイ２１１Ｂ内で選択されるビットセルは、図１２に矢印で示すように、偶数ビットＤ[０]及びＤ[２]の内部のカラムＣ[０]とワードラインＷＬ１０の交点にある２つのビットセルである。
　これら４つのビットセルは、第１パターンによって特定される同一アドレスのビットであり、図１２に白く示すように、千鳥状に配列された４つのビット内に１つずつ含まれる。
　次に、図１３のタイミングチャートを用いて、実施の形態１のＳＲＡＭ２００において、図１２を用いて説明した４つのビットセルから第１パターンによってデータを読み出す際の動作について説明する。
　図１３は、実施の形態１のＳＲＡＭ２００の動作例を示すタイミングチャートである。
　図１２において説明した４つのビットセルは、奇数ビットＤ[１]及びＤ[３]についてはカラムＣ[０]とワードラインＷＬ００によって特定され、偶数ビットＤ[０]及びＤ[２]についてはカラムＣ[０]とワードラインＷＬ１０によって特定される。ワードラインＷＬ００とＷＬ１０は、ロウ選択データＲＯＷ[０]によって特定される。
　このため、図１３には、システムクロックＣＬＫ(Clock)、読み出し用の入力アドレスＲＡ（Read Address）、ロウ選択データＲＯＷ[０]～ＲＯＷ[３]、サブブロック選択データＳＢＳ、及びワードラインＷＬ００～ＷＬ０３、ＷＬ１０～ＷＬ１３の信号レベルを示す。
　また、図１３には、さらに、ビットＤ[１]及びＤ[３]のビットラインＢＬ００の信号レベル、ビットＤ[０]及びＤ[２]のビットラインＢＬ１０の信号レベル、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｆ[０]、及び読み出しデータＲＤ（Read Data）を示す。
　なお、システムクロックＣＬＫは、タイマ２４０（図７参照）から出力される。
　時刻ｔ１のシステムクロックＣＬＫの立ち上がりで読み出し用の入力アドレスがＲＡ１に切り替わると、時刻ｔ２でロウ選択データＲＯＷ[０]とサブブロック選択データＳＢＳが立ち上がる。
　ロウ選択データＲＯＷ[０]とサブブロック選択データＳＢＳの立ち上がりにより、時刻ｔ３では、ワードラインＷＬ００及びＷＬ１０が選択される。
　また、読み出し用の入力アドレスがＲＡ１は第１パターンによるデータの読み出しを指定するため、時刻ｔ３でカラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｆ[０]が"１"に立ち上がる。
　この結果、時刻ｔ３の後に、奇数ビットＤ[１]及びＤ[３]の内部のカラムＣ[０]とワードラインＷＬ００の交点にある２つのビットセルと、偶数ビットＤ[０]及びＤ[２]の内部のカラムＣ[０]とワードラインＷＬ１０の交点にある２つのビットセルとの合計４つのビットセルのデータが読み出される。
　奇数ビットＤ[１]及びＤ[３]の内部のカラムＣ[０]とワードラインＷＬ００の交点にある２つのビットセルのデータは、それぞれ、ビットＤ[１]及びＤ[３]のビットラインＢＬ００を通じて読み出される。
　同様に、偶数ビットＤ[０]及びＤ[２]の内部のカラムＣ[０]とワードラインＷＬ１０の交点にある２つのビットセルのデータは、それぞれ、ビットＤ[０]及びＤ[２]のビットラインＢＬ１０を通じて読み出される。
　この結果、時刻ｔ４で読み出しデータがＲＤ１になる。
　次に、図１４及び図１５を用いて、第１パターン及び第２パターンによってビットセルを選択する際の動作例について説明する。
　図１４及び図１５は、実施の形態１のＳＲＡＭ２００において、第１パターン及び第２パターンによってデータの読み出しを行うためにビットセルを選択する際の動作例を示す図である。
　図１４及び図１５には、サブアレイ２１１Ａ及び２１１Ｂに含まれるビットＤ[０]、Ｄ[１]、Ｄ[２]、Ｄ[３]と、ワードラインＷＬ００～ＷＬ０３とＷＬ１０～ＷＬ１３を示す。また、各ビット内には、カラムＣ[０]～Ｃ[３]を示す。
　図１４及び図１５では、データの読み出しの際に、第１パターンによって選択されるサブアレイ２１１Ａ内の奇数ビットとサブアレイ２１１Ｂ内の偶数ビットを白抜きで示す。
　同様に、第２パターンによって選択されるサブアレイ２１１Ａ内の偶数ビットとサブアレイ２１１Ｂ内の奇数ビットをグレーで示す。
　図１４では、ロウ選択データＲＯＷ[２]が"１"であり、ロウ選択データＲＯＷ[０]、ＲＯＷ[１]、及びＲＯＷ[３]は、すべて"０"である。
　また、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｆ[２]が"１"であり、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｆ[０]、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｆ[１]、及びＲ＿ＣＯＬ＿ＳＥＬ＿Ｆ[３]はすべて"０"である。
　このような場合、データが読み出されるのは、奇数ビットＤ[１]及びＤ[３]内ではカラムＣ[２]とワードラインＷＬ０２との交点に位置するビットセルであり、偶数ビットＤ[０]及びＤ[２]内ではカラムＣ[２]とワードラインＷＬ１２との交点に位置するビットセルである。
　これら４つのビットセルは、すべて同一アドレスである。
　以上、実施の形態１のＳＲＡＭ２００は同一アドレスのビットセルを、隣接ビットについて異なるサブアレイ（２１１Ａ、２１１Ｂ）に配置してあるため、第１パターンでデータを読み出す際には、奇数ビットについてはサブアレイ２１１Ａからデータを読み出し、偶数ビットについてはサブアレイ２１１Ｂからデータを読み出すことになる。
　図１５は、ロウ選択データＲＯＷ[０]が"１"であり、ロウ選択データＲＯＷ[１]、ＲＯＷ[２]、及びＲＯＷ[３]は、すべて"０"である。
　また、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｓ[１]が"１"であり、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿Ｓ[０]、Ｒ＿ＣＯＬ＿ＳＥＬ＿Ｓ[２]、及びＲ＿ＣＯＬ＿ＳＥＬ＿Ｓ[３]はすべて"０"である。
　このような場合、データが読み出されるのは、奇数ビットＤ[１]及びＤ[３]内ではカラムＣ[１]とワードラインＷＬ１０との交点に位置するビットセルであり、偶数ビットＤ[０]及びＤ[２]内ではカラムＣ[１]とワードラインＷＬ００との交点に位置するビットセルである。
　これら４つのビットセルは、すべて同一アドレスである。
　以上、実施の形態１のＳＲＡＭ２００は同一アドレスのビットセルを、隣接ビットについて異なるサブアレイ（２１１Ａ、２１１Ｂ）に配置してあるため、第２パターンでデータを読み出す際には、奇数ビットについてはサブアレイ２１１Ｂからデータを読み出し、偶数ビットについてはサブアレイ２１１Ａからデータを読み出すことになる。
　以上のように、実施の形態１のＳＲＡＭ２００では、同一アドレスの複数のビットセルを、隣接ビットについて異なるサブアレイ内に配置している。すなわち、同一アドレスの複数のビットセルは、隣接ビットについて、１つのサブブロック２１０内の一対のサブアレイ２１１Ａ及び２１１Ｂ内で、千鳥状に分散させてある。
　同一アドレスのビットセルを千鳥状に分散させることは、上述のように、同一アドレスのビットセルを含む奇数ビットと偶数ビットとを、互いに異なるサブアレイ２１１Ａ、２１１Ｂ内に配列させることによって実現されている。
　このため、比較例のＳＲＡＭ３０（図４参照）と同様に１ビットが４カラムを含む構成であっても、α線又は中性子線の入射によるデータ破壊が生じても、１ビットが８カラムを含む他の比較例のＳＲＡＭ３０Ａ（図５参照）と同等の耐性を発揮することができる。
　一方、他の比較例のＳＲＡＭ３０Ａ（図５参照）とは異なり、１ビットのカラム数は４カラムで済むため、アスペクト比の変化（横長化）及びワードラインの長大化による動作速度の低下を抑制することができる。
　以上、実施の形態１によれば、アスペクト比の変更、動作速度の低下を抑制しつつ、複数ビットにわたるデータ破壊の発生を抑制した半導体記憶装置及び半導体記憶装置の制御方法を提供することができる。
　実施の形態１のＳＲＡＭ２００は、従来のＳＲＡＭにおける２ビット以上のデータ破壊に相当するデータ破壊が生じても、ビットセルの配置を上述のように物理的に変更することにより、データの破壊を抑制することができる。
　なお、図１４及び図１５では、データの読み出しを行う場合について説明したが、データの書き込みを行う場合は、カラム選択データがＲ＿ＣＯＬ＿ＳＥＬ＿Ｆ又はＲ＿ＣＯＬ＿ＳＥＬ＿Ｓから、Ｗ＿ＣＯＬ＿ＳＥＬ＿Ｆ又はＷ＿ＣＯＬ＿ＳＥＬ＿Ｓに変わるだけで、ビットセルの選択の仕方は同様である。
　＜実施の形態２＞
　図１６は、実施の形態２のＳＲＡＭ４００を示す図である。
　実施の形態２のＳＲＡＭ４００は、同一アドレスの複数のビットセルを、隣接ビットについて、互いに異なるサブバンク４５０Ｕ、４５０Ｌ内のサブブロック番号が同一のサブブロック内で、千鳥状に分散させてある点が実施の形態１のＳＲＡＭ２００と異なる。
　以下、実施の形態１と同一又は同等の構成要素には同一符号を付し、その説明を省略する。
　図１６に示すＳＲＡＭ４００は、サブブロック２１０、デコーダ４２０、入出力ポート４３０Ａ、４３０Ｂ、及びタイマ２４０を含む。
　サブブロック２１０は、実施の形態１と同様に、入出力ポート４３０Ａ、４３０Ｂの上下にそれぞれ４段配列されている。すなわち、図１６には、１６個のサブブロック２１０を示す。
　サブブロック番号は、入出力ポート４３０Ａ、４３０Ｂの上下において、入出力ポート４３０Ａ、４３０Ｂに近い側から遠い側にかけて、０、１、２、３と割り振られている。これは、実施の形態１と同様である。
　ここで、入出力ポート４３０Ａ及び４３０Ｂの上側に４段ずつある８個のサブブロック２１０の集合をサブバンク４５０Ｕ（Upper）と称し、入出力ポート４３０Ａ及び４３０Ｂの下側に４段ずつある８個のサブブロック２１０の集合をサブバンク４５０Ｌ（Lower）と称す。
　各サブブロック２１０は、実施の形態１と同様に、サブアレイ２１１Ａ、２１１Ｂ、及びカラム選択／読み書き回路４１３を含む。サブアレイ２１１Ａは、カラム選択／読み書き回路４１３の上側に位置し、サブアレイ２１１Ｂは、カラム選択／読み書き回路４１３の下側に位置する。
　ここで、図１６に示すサブアレイ２１１Ａ、２１１Ｂは、ビットＤ[ｎ－３]からＤ[ｎ]の部分である。各サブアレイ２１１Ａ、２１１Ｂ内の各ビットは、４ロウ×４カラムの１６個のビットセルを含むが、紙面の都合上、図１６には各ビットのサブアレイ２１１Ａ、２１１Ｂについて、２ロウ×４カラム分のビットセルを升目で示す。
　なお、図１６の入出力ポート４３０Ａの内部には、データの読み出しを模式的に表すために切替回路２１５を示す。切替回路２１５については図１７を用いて説明する。
　また、図１６に示すサブブロック２１０及びサブアレイ２１１Ａ、２１１Ｂ等の位置関係は、サブブロック２１０及びサブアレイ２１１Ａ、２１１Ｂ等の階層を表しており、本明細書中における「上」又は「下」なる文言は、物理的な上下関係を表すものではない。
　図１７は、実施の形態２のＳＲＡＭ４００の切替回路２１５を示す図である。
　図１７に示すように、切替回路２１５には、後述するパターン選択デコーダ４２３（図１８参照）から第１パターン選択データＦ及び第２パターン選択データＳが入力される。
　図１７に示すように、切替回路２１５は、隣同士で第１パターン選択データＦ及び第２パターン選択データＳが千鳥状に入力されるように接続されている。
　図１７に示す４つの切替回路２１５は、第１パターン選択データＦ及び第２パターン選択データＳに応じて、隣接するビットについて、サブバンク４５０Ｕ又はサブバンク４５０Ｌから選択したビットセル１０に対してデータの読み出し又は書き込みを行う。
　次に、図１８を用いて、実施の形態２のＳＲＡＭ４００の回路構成について説明する。
　図１８は、実施の形態２のＳＲＡＭ４００の一部分を示す図である。
　図１８には、入出力ポート（I/O）４３０Ａ、入出力ポート（I/O）４３０Ａの上下に位置する２つのサブブロック番号０のサブブロック２１０のうちのビットＤ[ｎ]の部分、２つのカラム選択／読み書き回路４１３、グローバルビットライン２１４、デコーダ４２０、及び二対のワードラインドライバ４１２Ａ、４１２Ｂを示す。
　ＳＲＡＭ４００は、プロセッサコア１１１（図６参照）から入力される読み出し命令と書き込み命令に従って、データの読み出しと書き込みを行う。
　説明の便宜上、図１８にはビットセル１０を示さないが、サブアレイ２１１Ａ、２１１Ｂは、それぞれ、アレイ状に配列された複数のビットセルを含む。
　実施の形態２では、各サブブロック２１０に含まれるサブアレイ２１１Ａ及び２１１Ｂにサブアレイ番号を付す。サブアレイ２１１Ａ及び２１１Ｂは、入出力ポート（I/O）４３０Ａ及び４３０Ｂの上側にそれぞれ８段配列され、入出力ポート（I/O）４３０Ａ及び４３０Ｂの下側にそれぞれ８段配列される。
　サブアレイ番号は、入出力ポート（I/O）４３０Ａの上側の８段のサブアレイ２１１Ａ及び２１１Ｂに対して、入出力ポート（I/O）４３０Ａに近い方から入出力ポート（I/O）４３０Ａから離れている方にかけて、０～７である。これは、入出力ポート（I/O）４３０Ｂの上側の８段のサブアレイ２１１Ａ及び２１１Ｂについても同様である。
　図１８には、説明の便宜上、入出力ポート（I/O）４３０Ａの上側については、サブブロック番号０のサブブロック２１０に含まれるサブアレイ番号０と１のサブアレイ２１１Ａ及び２１１Ｂだけを示す。また、入出力ポート（I/O）４３０Ａの下側についても、サブブロック番号０のサブブロック２１０に含まれるサブアレイ番号０と１のサブアレイ２１１Ａ及び２１１Ｂだけを示す。
　図１８に示さないサブブロック２１０内のサブアレイのサブアレイ番号については、次の通りである。
　図１６に示す入出力ポート（I/O）４３０Ａの上側のサブブロック番号１のサブブロック２１０は、サブアレイ番号２のサブアレイ２１１Ｂと、サブアレイ番号３のサブアレイ２１１Ａを含む。同様に、入出力ポート（I/O）４３０Ａの上側のサブブロック番号２のサブブロック２１０は、サブアレイ番号４のサブアレイ２１１Ｂと、サブアレイ番号５のサブアレイ２１１Ａを含む。入出力ポート（I/O）４３０Ａの上側のサブブロック番号４のサブブロック２１０は、サブアレイ番号６のサブアレイ２１１Ｂと、サブアレイ番号７のサブアレイ２１１Ａを含む。
　また、図１６に示す入出力ポート（I/O）４３０Ａの下側のサブブロック番号１のサブブロック２１０は、サブアレイ番号２のサブアレイ２１１Ａと、サブアレイ番号３のサブアレイ２１１Ｂを含む。同様に、入出力ポート（I/O）４３０Ａの下側のサブブロック番号２のサブブロック２１０は、サブアレイ番号４のサブアレイ２１１Ａと、サブアレイ番号５のサブアレイ２１１Ｂを含む。入出力ポート（I/O）４３０Ａの下側のサブブロック番号４のサブブロック２１０は、サブアレイ番号６のサブアレイ２１１Ａと、サブアレイ番号７のサブアレイ２１１Ｂを含む。
　これは、入出力ポート（I/O）４３０Ｂの上下のサブブロック２１０及びサブアレイ２１１Ａ、２１１Ｂについても同様である。
　ワードラインドライバ４１２Ａ及び４１２Ｂは、それぞれ、各サブアレイ２１１Ａ及び２１１Ｂのワードラインに接続される。図１８には、説明の便宜上、ワードラインの番号を示さないが、ワードラインの番号の振り方は、実施の形態１のＳＲＡＭ２００と同様である。
　デコーダ４２０は、ロウデコーダ４２１、サブアレイデコーダ４２２、パターン選択デコーダ４２３、及びカラムデコーダ４２４を含む。デコーダ４２０には、入力アドレスが入力される。また、カラムデコーダには、ライトイネーブル信号Ｗ／Ｅが入力される。
　なお、ロウデコーダ４２１、サブアレイデコーダ４２２、パターン選択デコーダ４２３、及びカラムデコーダ４２４は、ＳＲＡＭ４００全体に対して、一つずつ配設される。
　ロウデコーダ４２１及びサブアレイデコーダ４２２は、信号線を介して、ワードラインドライバ４１２Ａ、４１２Ｂに接続されている。実際には、サブブロック２１０は階層化されているため（図７参照）、ロウデコーダ４２１及びサブアレイデコーダ４２２は、すべてのサブブロック２１０のワードラインドライバ４１２Ａ、４１２Ｂに接続されている。
　次に、ロウデコーダ４２１によるロウ選択、サブアレイデコーダ４２２によるサブアレイ選択、パターン選択デコーダ４２３による第１パターン又は第２パターンの選択、カラムデコーダ４２４によるカラム選択について説明する。
　ロウデコーダ４２１は、信号線を介して、ワードラインドライバ４１２Ａ、４１２Ｂに接続されており、読み出し命令又は書き込み命令の入力アドレスに含まれるロウアドレスをデコードしてロウ選択データＲＯＷ[３：０]を出力する。ロウ選択データＲＯＷ[３：０]は、ワードラインドライバ４１２Ａ、４１２Ｂに入力される。ロウデコーダ４２１は実施の形態１のロウデコーダ２２１と同様のデコーダであり、ロウデコーダ４２１が出力するロウ選択データＲＯＷ[３：０]も実施の形態１のロウデコーダ２２１が出力するロウ選択データＲＯＷ[３：０]と同様である。
　サブアレイデコーダ４２２は、信号線を介して、ワードラインドライバ４１２Ａ、４１２Ｂに接続されており、読み出し命令又は書き込み命令の入力アドレスに含まれるサブアレイアドレスをデコードしてサブアレイ選択データＳＡＳを出力する。
　サブアレイ選択データＳＡＳの添え数字は、サブアレイ番号（０～７）に対応する。
　パターン選択デコーダ４２３は、信号線を介して入出力ポート（I/O）４３０Ａに接続されており、第１パターン及び第２パターン自体も実施の形態１の第１パターン及び第２パターンとは異なる。
　なお、図１８には、入出力ポート（I/O）４３０Ｂを示さないが、パターン選択デコーダ４２３は入出力ポート（I/O）４３０Ｂにも同様に接続されている。
　パターン選択デコーダ４２３は、読み出し命令又は書き込み命令の入力アドレスに含まれるパターン選択アドレスをデコードして第１パターン選択データＦ及び第２パターン選択データＳを出力する。
　第１パターン選択データＦが"１"であり、第２パターン選択データＳが"０"である場合は、第１パターンを選択することを表す。これとは逆に、第１パターン選択データＦが"０"であり、第２パターン選択データＳが"１"である場合は、第２パターンを選択することを表す。
　実施の形態２の第１パターンは、サブバンク４５０Ｕに含まれるサブアレイ２１１Ａ又はサブアレイ２１１Ｂ内の奇数番目のビットと、サブバンク４５０Ｌに含まれるサブアレイ２１１Ａ又はサブアレイ２１１Ｂ内の偶数番目のビットとに対してデータの読み出し又は書き込みを行うパターンである。
　これは、サブバンク４５０Ｕに含まれるサブアレイ２１１Ａ又はサブアレイ２１１Ｂ内の奇数番目のビットと、サブバンク４５０Ｌに含まれるサブアレイ２１１Ａ又はサブアレイ２１１Ｂ内の偶数番目のビットとに、同一アドレスのビットセルが含まれることを意味する。
　なお、第１パターンによってサブバンク４５０Ｕ及び４５０Ｌ内でそれぞれ選択されるサブアレイ２１１Ａ又は２１１Ｂは、サブアレイ番号が同一のサブアレイである。
　実施の形態２の第２パターンは、サブバンク４５０Ｕに含まれるサブアレイ２１１Ａ又はサブアレイ２１１Ｂ内の偶数番目のビットと、サブバンク４５０Ｌに含まれるサブアレイ２１１Ａ又はサブアレイ２１１Ｂ内の奇数番目のビットとに対してデータの読み出し又は書き込みを行うパターンである。
　これは、サブバンク４５０Ｕに含まれるサブアレイ２１１Ａ又はサブアレイ２１１Ｂ内の偶数番目のビットと、サブバンク４５０Ｌに含まれるサブアレイ２１１Ａ又はサブアレイ２１１Ｂ内の奇数番目のビットとに、同一アドレスのビットセルが含まれることを意味する。
　なお、第２パターンによってサブバンク４５０Ｕ及び４５０Ｌ内でそれぞれ選択されるサブアレイ２１１Ａ又は２１１Ｂは、サブアレイ番号が同一のサブアレイである。
　このように、実施の形態２のＳＲＡＭ４００では、同一アドレスのビットセルは、隣接ビットについて、互いに異なるサブバンク４５０Ｕ、４５０Ｌ内のサブブロック２１０に割り当てられている。
　カラムデコーダ４２４は、信号線を介して、カラム選択／読み書き回路４１３に接続されている。
　カラムデコーダ４２４には、読み出し命令又は書き込み命令の入力アドレスに含まれるカラムアドレスに加えて、ライトイネーブル信号Ｗ／Ｅが入力される。
　カラムデコーダ４２４は、カラムアドレスをデコードし、ライトイネーブル信号Ｗ／Ｅの信号レベルに応じたカラム選択データを出力する。カラム選択データは、カラム選択／読み書き回路４１３に入力される。
　カラムデコーダ４２４は、ライトイネーブル信号Ｗ／Ｅの信号レベルがＬレベルである場合は、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ[３：０]を出力する。
　カラム選択データＲ＿ＣＯＬ＿ＳＥＬ [３：０]は、データの読み出しを実行する際に、サブアレイ２１１Ａ及び２１１Ｂ内のビットのカラムを選択するためのカラム選択データである。
　カラム選択データＲ＿ＣＯＬ＿ＳＥＬ [３：０]により、サブアレイ２１１Ａ又は２１１ＢのいずれかのビットラインＢＬ、ＢＬＢの対がデータの読み出しのために選択される。
　また、カラムデコーダ４２４は、ライトイネーブル信号Ｗ／Ｅの信号レベルがＨレベルである場合は、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ[３：０]を出力する。
　カラム選択データＷ＿ＣＯＬ＿ＳＥＬ[３：０]は、データの書き込みを実行する際に、サブアレイ２１１Ａ及び２１１Ｂ内のビットのカラムを選択するためのカラム選択データである。
　カラム選択データＷ＿ＣＯＬ＿ＳＥＬ[３：０]により、サブアレイ２１１Ａ又は２１１Ｂ内のいずれかのビットラインＢＬ、ＢＬＢの対がデータの書き込みのために選択される。
　次に、カラム選択／読み書き回路４１３について説明する。
　カラム選択／読み書き回路４１３には、ビットラインＢＬ００～ＢＬ０３、ＢＬＢ００～ＢＬＢ０３、ＢＬ１０～ＢＬ１３、ＢＬＢ１０～ＢＬＢ１３が接続されている。
　カラム選択／読み書き回路４１３は、カラムデコーダ４２４から入力されるカラム選択データに基づき、ビットラインを選択する。
　カラム選択／読み書き回路４１３は、カラムデコーダ４２４から入力されるカラム選択データに基づいて、ビットラインＢＬ、ＢＬＢの選択、読み出し／書き込みの切り替え、読み出しデータ／書き込みデータの受け渡しを行える回路であればよい。
　カラム選択／読み書き回路４１３は、データの読み出し又は書き込みのために、カラムデコーダ４２４からカラム選択データが入力されると、ライン番号が同一のビットラインＢＬとＢＬＢの対を選択する。
　また、カラム選択／読み書き回路４１３には、読み出したデータ又は書き込むデータを入出力ポート（I/O）４３０Ａ、４３０Ｂ（図１６参照）との間で伝送するグローバルビットライン２１４が接続されている。
　また、カラム選択／読み書き回路４１３のうち、ビットラインの選択を行う回路は、カラムデコーダ４２４から伝送されるカラム選択データに基づいて、２つのサブアレイ２１１Ａ、２１１Ｂにそれぞれ四対含まれるビットラインＢＬ００、ＢＬＢ００～ＢＬ０３、ＢＬＢ０３、ＢＬ１０、ＢＬＢ１０～ＢＬ１３、ＢＬＢ１３を選択できれば、その形式は問わない。
　また、カラム選択／読み書き回路４１３のうち、読み出しデータ及び書き込みデータの受け渡しを行う回路は、ライトイネーブル信号Ｗ／Ｅの信号レベルに応じたカラム選択データに基づいて読み出し処理と書き込み処理を切り替えることができ、グローバルビットライン２１４との間でデータの受け渡しができる回路であれば、その形式は問わない。
　次に、図１９（Ａ）～図１９（Ｅ）を用いて、入力アドレスのデータ構成とデコーダ２２０の回路構成について説明する。
　図１９（Ａ）は、実施の形態２のＳＲＡＭ４００の入力アドレスのデータ構成を示す図である。入力アドレスＡ[７：０]は８ビットのデータであり、下位ビットから上位ビットにかけて、カラムアドレス（column）、ロウアドレス（row）、サブアレイアドレス（Sub Array）、及びパターン選択アドレス（F/S）を含む。
　カラムアドレス（column）にはＡ[１：０]の２ビット、ロウアドレス（row）にはＡ[３：２]の２ビット、サブアレイアドレスにはＡ[６：４]の３ビット、パターン選択アドレス（F/S）にはＡ[７]の１ビットが、それぞれ割り当てられている。
　図１９（Ｂ）は、実施の形態２のＳＲＡＭ４００のロウデコーダ４２１の回路を示す図である。
　ロウデコーダ４２１は、２入力型のＡＮＤ（論理積）回路５００、５０１、５０２、５０３を含む。ＡＮＤ回路５００～５０３には、それぞれ、２本の信号線が接続されており、それぞれ、ロウアドレスＡ[３]、Ａ[２]が入力される。
　ＡＮＤ回路５００、５０１、５０２、５０３は、それぞれ、ロウ選択データＲ[０]、Ｒ[１]、Ｒ[２]、Ｒ[３]を出力する。
　ロウデコーダ４２１は、実施の形態１のロウデコーダ２２１と同様のデコーダである。
　次に、図１９（Ｃ）を用いて、サブアレイデコーダ４２２の回路について説明する。
　図１９（Ｃ）は、実施の形態２のＳＲＡＭ４００のサブアレイデコーダ４２２の回路を示す図である。
　サブアレイデコーダ４２２は、３入力型のＡＮＤ（論理積）回路５１０、５１１、５１２、５１３、５１４、５１５、５１６、５１７を含む。ＡＮＤ回路５１０～５１７には、それぞれ、３本の信号線が接続されており、それぞれ、サブアレイアドレスＡ[６]、Ａ[５]、Ａ[４]が入力される。
　ＡＮＤ回路５１０、５１１、５１２、５１３、５１４、５１５、５１６、５１７は、それぞれ、サブアレイ選択データＳＡＳ[０]、ＳＡＳ[１]、ＳＡＳ[２]、ＳＡＳ[３]、ＳＡＳ[４]、ＳＡＳ[５]、ＳＡＳ[６]、ＳＡＳ[７]を出力する。
　サブアレイ選択データＳＡＳ[０]は、サブアレイ番号０のサブアレイ２１１Ａ（Sub Array 0）を選択するためのサブアレイ選択データである。サブアレイ選択データＳＡＳ[０]は、サブバンク４５０Ｕ及び４５０Ｌに１つずつ含まれるサブアレイ番号０のサブアレイ２１１Ａを同時に選択するためのサブアレイ選択データである。
　同様に、サブアレイ選択データＳＡＳ[１]～ＳＡＳ[７]は、それぞれ、サブアレイ番号１～７のサブアレイ２１１Ａ又は２１１Ｂを選択するためのサブアレイ選択データである。サブアレイ選択データＳＡＳ[１]～ＳＡＳ[７]は、サブバンク４５０Ｕ及び４５０Ｌに１つずつ含まれるサブアレイ番号のサブアレイ２１１Ａ又は２１１Ｂを同時に選択するためのサブアレイ選択データである。
　ＡＮＤ回路５１０には、サブブロック選択アドレスＡ[６]、Ａ[５]、及びＡ[４]がすべて否定演算されて入力される。
　ＡＮＤ回路５１１には、サブブロック選択アドレスＡ[６]及びＡ[５]が否定演算されて入力され、サブブロック選択アドレスＡ[４]はそのまま入力される。
　ＡＮＤ回路５１２には、サブブロック選択アドレスＡ[６]及びＡ[４]が否定演算されて入力され、サブブロック選択アドレスＡ[５]はそのまま入力される。
　ＡＮＤ回路５１３には、サブブロック選択アドレスＡ[６]が否定演算されて入力され、サブブロック選択アドレスＡ[５]及びＡ[４]はそのまま入力される。
　ＡＮＤ回路５１４には、サブブロック選択アドレスＡ[６]はそのまま入力され、サブブロック選択アドレスＡ[５]及びＡ[４]が否定演算されて入力される。
　ＡＮＤ回路５１５には、サブブロック選択アドレスＡ[６]及びＡ[４]はそのまま入力され、サブブロック選択アドレスＡ[５]が否定演算されて入力される。
　ＡＮＤ回路５１６には、サブブロック選択アドレスＡ[６]及びＡ[５]はそのまま入力され、サブブロック選択アドレスＡ[４]が否定演算されて入力される。
　ＡＮＤ回路５１７には、サブブロック選択アドレスＡ[６]、Ａ[５]、及びＡ[４]はすべてそのまま入力される。
　サブアレイデコーダ４２２は、サブブロック選択アドレスＡ[６]、Ａ[５]、Ａ[４]が"０"、"０"、"０"の場合は、サブアレイ選択データＳＡＳ[０]を"１"にし、サブアレイ選択データＳＡＳ[１]～ＳＡＳ[７]を"０"にする。
　サブアレイデコーダ４２２は、サブブロック選択アドレスＡ[６]、Ａ[５]、Ａ[４]が"０"、"０"、"１"の場合は、サブアレイ選択データＳＡＳ[１]を"１"にし、サブアレイ選択データＳＡＳ[０]、ＳＡＳ[２]～ＳＡＳ[７]を"０"にする。
　サブアレイデコーダ４２２は、サブブロック選択アドレスＡ[６]、Ａ[５]、Ａ[４]が"０"、"１"、"０"の場合は、サブアレイ選択データＳＡＳ[２]を"１"にし、サブアレイ選択データＳＡＳ[０]、ＳＡＳ[１]、ＳＡＳ[３]～ＳＡＳ[７]を"０"にする。
　サブアレイデコーダ４２２は、サブブロック選択アドレスＡ[６]、Ａ[５]、Ａ[４]が"０"、"１"、"１"の場合は、サブアレイ選択データＳＡＳ[３]を"１"にし、サブアレイ選択データＳＡＳ[０]～ＳＡＳ[２]、ＳＡＳ[４]～ＳＡＳ[７]を"０"にする。
　サブアレイデコーダ４２２は、サブブロック選択アドレスＡ[６]、Ａ[５]、Ａ[４]が"１"、"０"、"０"の場合は、サブアレイ選択データＳＡＳ[４]を"１"にし、サブアレイ選択データＳＡＳ[０]～ＳＡＳ[３]、ＳＡＳ[５]～ＳＡＳ[７]を"０"にする。
　サブアレイデコーダ４２２は、サブブロック選択アドレスＡ[６]、Ａ[５]、Ａ[４]が"１"、"０"、"１"の場合は、サブアレイ選択データＳＡＳ[５]を"１"にし、サブアレイ選択データＳＡＳ[０]～ＳＡＳ[４]、ＳＡＳ[６]、ＳＡＳ[７]を"０"にする。
　サブアレイデコーダ４２２は、サブブロック選択アドレスＡ[６]、Ａ[５]、Ａ[４]が"１"、"１"、"０"の場合は、サブアレイ選択データＳＡＳ[６]を"１"にし、サブアレイ選択データＳＡＳ[０]～ＳＡＳ[５]、ＳＡＳ[７]を"０"にする。
　サブアレイデコーダ４２２は、サブブロック選択アドレスＡ[６]、Ａ[５]、Ａ[４]が"１"、"１"、"１"の場合は、サブアレイ選択データＳＡＳ[７]を"１"にし、サブアレイ選択データＳＡＳ[０]～ＳＡＳ[６]を"０"にする。
　次に、図１９（Ｄ）を用いて、パターン選択デコーダ４２３の回路について説明する。
　図１９（Ｄ）は、実施の形態２のＳＲＡＭ４００のパターン選択デコーダ４２３の回路を示す図である。
　パターン選択デコーダ４２３は、１入力・２出力型の回路を有し、パターン選択アドレスＡ[７]をデコードして第１パターン選択データＦと第２パターン選択データＳを出力する。第１パターン選択データＦはインバータ５２０によりパターン選択アドレスＡ[７]のデータ値の反転値として出力され、第２パターン選択データＳはパターン選択アドレスＡ[７]のデータ値のまま出力される。
　第１パターン選択データＦ及び第２パターン選択データＳは、それぞれ、第１パターン又は第２パターンを選択するためのデータであり、入出力ポート(I/O)４３０Ａ、４３０Ｂに入力される。
　第１パターン選択データＦが"１"であり、第２パターン選択データＳが"０"である場合は、第１パターンを選択することを表す。これとは逆に、第１パターン選択データＦが"０"であり、第２パターン選択データＳが"１"である場合は、第２パターンを選択することを表す。
　図１９（Ｅ）は、実施の形態２のＳＲＡＭ４００のカラムデコーダ４２４の回路を示す図である。
　カラムデコーダ４２４は、２入力型のＡＮＤ（論理積）回路５３０、５３１、５３２、５３３を含む。ＡＮＤ回路５３０～５３３には、それぞれ、２本の信号線が接続されており、それぞれ、カラムアドレスＡ[１]、Ａ[０]が入力される。
　ＡＮＤ回路５３０、５３１、５３２、５３３は、それぞれ、カラム選択データカラム選択データＲ＿ＣＯＬ＿ＳＥＬ[０]、Ｒ＿ＣＯＬ＿ＳＥＬ[１]、Ｒ＿ＣＯＬ＿ＳＥＬ[２]、Ｒ＿ＣＯＬ＿ＳＥＬ[３]をそれぞれ出力する。
　実施の形態２のＳＲＡＭ４００は、第１パターン選択データＦ又は第２パターン選択データＳに基づき、入出力ポート(I/O)４３０Ａ及び４３０Ｂが、第１パターン又は第２パターンで、グローバルビットライン２１４を介して各ビットから読み出すデータ又は各ビットに書き込むデータを選択する。
　これは、実施の形態２のＳＲＡＭ４００では、同一アドレスのビットセルは、隣接ビットについて、互いに異なるサブバンク４５０Ｕ、４５０Ｌ内のサブブロック２１０に割り当てられているからである。
　実施の形態２のＳＲＡＭ４００における同一アドレスの複数のビットセルは、隣接ビットについて、互いに異なるサブバンク４５０Ｕとサブバンク４５０Ｌ内のサブブロック２１０に割り当てられることにより、千鳥状に分散されている。
　次に、実施の形態２のＳＲＡＭ４００における同一アドレスの複数のビットセルの配置について、図２０及び図２１を用いて説明する。
　図２０及び図２１は、実施の形態２のＳＲＡＭ４００における同一アドレスのビットセルを含むサブブロックを色分けして示す図である。
　図２０及び図２１には、サブバンク４５０Ｕ、４５０Ｌ内に含まれるビットＤ[０]～Ｄ[７]についてのサブブロック番号０～３のサブブロック２１０を升目で表す。図中では、ビットＤ[０]のサブブロック番号３のサブブロックだけに符号２１０を示すが、各升目はサブブロック（図１６及び図１８参照）を表す。各サブブロック２１０内のサブアレイ及びビットセルは図示を省略する。
　また、サブバンク４５０Ｕとサブバンク４５０Ｌとの間に入出力ポート４３０Ａを示す。入出力ポート４３０Ａは、切替回路２１５を含む。
　図２０及び図２１において、白抜きで示す升目のサブブロック２１０は、第１パターンによってデータの読み出し又は書き込みが行われるサブアレイ２１１Ａ又は２１１Ｂ（図１６及び図１８参照）を含むサブブロックである。
　これらのサブブロック２１０内に含まれるビットセルのうち、カラム番号とロウ番号が同一のビットセルは、同一アドレスのビットセルである。
　実施の形態２のＳＲＡＭ４００では、図２０及び図２１に示すように、第１パターンでデータの読み出し又は書き込みが行われるビットセルは、奇数ビットについてはサブバンク４５０Ｕに割り当てられ、偶数ビットについてはサブバンク４５０Ｌに割り当てられる。
　また、図２０及び図２１において、グレーで示す升目のサブブロック２１０は、第２パターンによってデータの読み出し又は書き込みが行われるサブアレイ２１１Ａ又は２１１Ｂ（図１６及び図１８参照）を含むサブブロックである。
　これらのサブブロック２１０内に含まれるビットセルのうち、カラム番号とロウ番号が同一のビットセルは、同一アドレスのビットセルである。
　実施の形態２のＳＲＡＭ４００では、図２０及び図２１に示すように、第２パターンでデータの読み出し又は書き込みが行われるビットセルは、偶数ビットについてはサブバンク４５０Ｕに割り当てられ、奇数ビットについてはサブバンク４５０Ｌに割り当てられる。
　図２０には、サブアレイ選択データＳＡＳ[４]又はＳＡＳ[５]が"１"になり、サブブロック番号２のサブブロックから第１パターンでデータの読み出しを行う場合のデータの流れを矢印で表す。
　また、図２１には、サブアレイ選択データＳＡＳ[２]又はＳＡＳ[３]が"１"になり、サブブロック番号１のサブブロックから第２パターンでデータの読み出しを行う場合のデータの流れを矢印で表す。
　このように、実施の形態２のＳＲＡＭ４００では、同一アドレスの複数のビットセルは、隣接ビットについて、互いに異なるサブバンク４５０Ｕとサブバンク４５０Ｌ内のサブブロック２１０に割り当てられて、千鳥状に分散されている。
　このため、比較例のＳＲＡＭ３０（図４参照）と同様に１ビットが４カラムを含む構成であっても、α線又は中性子線の入射によるデータ破壊が生じても、１ビットが８カラムを含む他の比較例のＳＲＡＭ３０Ａ（図５参照）と同等の耐性を発揮することができる。
　一方、他の比較例のＳＲＡＭ３０Ａ（図５参照）とは異なり、１ビットのカラム数は４カラムで済むため、アスペクト比の変化（横長化）及びワードラインの長大化による動作速度の低下を抑制することができる。
　以上、実施の形態２によれば、アスペクト比の変更、動作速度の低下を抑制しつつ、複数ビットにわたるデータ破壊の発生を抑制した半導体記憶装置及び半導体記憶装置の制御方法を提供することができる。
　＜実施の形態３＞
　図２２は、実施の形態３のＳＲＡＭ６００を示す図である。
　実施の形態３のＳＲＡＭ６００は、実施の形態１のＳＲＡＭ２００における同一アドレスの複数のビットセルの分散と、実施の形態２のＳＲＡＭ４００における同一アドレスの複数のビットセルの分散とを融合させたものである。
　以下、実施の形態１、２と同一又は同等の構成要素には同一符号を付し、その説明を省略する。
　図２２に示すＳＲＡＭ６００は、サブブロック２１０、デコーダ６２０、入出力ポート４３０Ａ、４３０Ｂ、及びタイマ２４０を含む。
　図２２には、ＳＲＡＭ６００のサブブロック２１０のうちの４ビット分（Ｄ[ｎ]、Ｄ［ｎ－１］、Ｄ［ｎ－２］、Ｄ［ｎ－３］）を示す。ビットＤ［ｎ］は奇数ビットであるものとする。
　ここで、各サブブロック２１０内のサブアレイ２１１Ａ、２１１Ｂの各ビットは、４ロウ×４カラムの１６個のビットセル１０を含むが、紙面の都合上、図２２には、各ビットのサブアレイ２１１Ａ、２１１Ｂについて、２ロウ×４カラム分のビットセルを升目で示す。
　図２２では、ビットＤ［ｎ－３］～Ｄ［ｎ］内のビットセルを白とグレーでの色分けるとともに、×印の有無で区別してあるが、図２２に図示しないビット内のビットセルについても、図２２と同様のパターンで、白／グレーの色分けと×印の有無とによって４ビットずつグループ分けがされている。このグループ分けについては後述する。
　なお、図２２に示すサブブロック２１０及びサブアレイ２１１Ａ、２１１Ｂ等の位置関係は、サブブロック２１０及びサブアレイ２１１Ａ、２１１Ｂの階層構造を表しており、本明細書中における「上」又は「下」なる文言は、物理的な上下関係を表すものではない。
　図２３は、実施の形態３のＳＲＡＭ６００の一部分を示す図である。
　図２３には、入出力ポート（I/O）４３０Ａ、入出力ポート（I/O）４３０Ａの上下に位置する２つのサブブロック番号０のサブブロック２１０のうちのビットＤ[ｎ]、Ｄ[ｎ－１]の部分、２つのカラム選択／読み書き回路２１３、グローバルビットライン２１４、デコーダ４２０、及び二対のワードラインドライバ２１２Ａ、２１２Ｂを示す。
　なお、ここでは、ビットＤ[ｎ]が奇数ビットでビット[ｎ－１]が偶数ビットであるものとする。
　また、ビットＤ[ｎ]のｎをビット番号と称す。
　ＳＲＡＭ６００は、プロセッサコア１１１（図６参照）から入力される読み出し命令と書き込み命令に従って、データの読み出しと書き込みを行う。
　説明の便宜上、図２３にはビットセル１０を示さないが、サブアレイ２１１Ａ、２１１Ｂは、それぞれ、アレイ状に配列された複数のビットセルを含む。
　サブブロック２１０は、サブアレイ２１１Ａ、２１１Ｂ、ワードラインドライバ２１２Ａ、２１２Ｂ、カラム選択／読み書き回路２１３を含む。
　サブアレイ２１１Ａ及び２１１Ｂの配列とサブアレイ番号については、実施の形態２のＳＲＡＭ４００と同様である。
　ワードラインドライバ２１２Ａ、２１２Ｂは、それぞれサブアレイ２１１Ａ、２１１Ｂに対応して設けられており、それぞれサブアレイ２１１Ａ、２１１Ｂに含まれるワードラインに接続されている。ワードラインドライバ２１２Ａ、２１２Ｂは、それぞれデコーダ２２０がロウアドレスをデコードして出力するロウ選択データ（ロウ選択信号）に基づき、ロウの選択（ワードラインの選択）を行う。
　カラム選択／読み書き回路２１３は、各サブブロック２１０に対応して設けられており、各サブブロック２１０内の２つのサブアレイ２１１Ａ、２１１Ｂのビットラインに接続されている。カラム選択／読み書き回路２１３は、デコーダ２２０がカラムアドレスをデコードして出力するカラム選択データ（カラム選択信号）に基づき、カラムの選択（ビットラインの選択）を行う。
　デコーダ６２０は、ロウデコーダ２２１、サブブロックデコーダ２２２、パターン選択デコーダ６２３、領域選択デコーダ６２４、及びカラムデコーダ６２５を含む。デコーダ６２０には、入力アドレスが入力される。また、カラムデコーダ６２５には、ライトイネーブル信号Ｗ／Ｅが入力される。
　すなわち、デコーダ６２０は、実施の形態１のデコーダ２２０の上下選択デコーダ２２３の代わりにパターン選択デコーダ６２３を組み込み、パターン選択デコーダ２２４の代わりに領域選択デコーダ６２４を組み込み、カラムデコーダ２２５の代わりにカラムデコーダ６２５を組み込んだものである。
　ロウデコーダ２２１及びサブブロックデコーダ２２２は、実施の形態１のロウデコーダ２２１及びサブブロックデコーダ２２２と同様である。
　パターン選択デコーダ６２３は、第１パターンと第２パターンを選択するためのデコーダであり、実施の形態１のパターン選択デコーダ２２４と同様であるが、第１パターン選択データＦ（First）及び第２パターン選択データＳ（Second）を出力する信号線は、入出力ポート(I/O)４３０Ａ、４３０Ｂに接続されている。
　パターン選択デコーダ６２３は、読み出し命令又は書き込み命令の入力アドレスに含まれるパターン選択アドレスをデコードして第１パターン選択データＦ及び第２パターン選択データＳを出力する。
　第１パターン選択データＦ及び第２パターン選択データＳは、それぞれ、第１パターン又は第２パターンを選択するためのデータである。
　第１パターン選択データＦは、奇数ビットＤ[ｎ]の入出力ポート(I/O)４３０Ａに入力され、第２パターン選択データＳは、偶数ビットＤ[ｎ－１]の入出力ポート(I/O)４３０Ａに入力される。
　第１パターン選択データＦが"１"であり、第２パターン選択データＳが"０"である場合は、第１パターンを選択することを表す。これとは逆に、第１パターン選択データＦが"０"であり、第２パターン選択データＳが"１"である場合は、第２パターンを選択することを表す。
　ここで、第１パターンでは、サブバンク４５０Ｕの奇数ビットに対してデータの読み出し又は書き込みを行うとともに、サブバンク４５０Ｌの偶数ビットに対してデータの読み出し又は書き込みを行う。
　また、第２パターンでは、サブバンク４５０Ｕの偶数ビットに対してデータの読み出し又は書き込みを行うとともに、サブバンク４５０Ｌの奇数ビットに対してデータの読み出し又は書き込みを行う。
　領域選択デコーダ６２４は、１つのサブブロック２１０に含まれる上側のサブアレイ２１１Ａと下側のサブアレイ２１１Ｂからビットを選択する。
　領域選択デコーダ６２４は、サブアレイ２１１Ａの奇数ビットと、この奇数ビットに隣接する偶数ビットを第１領域として選択する。第１領域に含まれる奇数ビット及び偶数ビットは、一例として偶数ビットの方が奇数ビットよりもビット番号が若いものとする。
　また、領域選択デコーダ６２４は、サブアレイ２１１Ｂの奇数ビットと、この奇数ビットに隣接する偶数ビットを第２領域として選択する。第２領域に含まれる奇数ビット及び偶数ビットは、一例として偶数ビットの方が奇数ビットよりもビット番号が若いものとする。
　ここで、第１領域に含まれるすべてのビットのビット番号と、第２領域に含まれるすべてのビットのビット番号とは異なる。
　第１領域に含まれるビットのビット番号は、２ずつ抜けており、例えば、０、１、４、５、８、９、１２、１３、・・・と並んでいる。
　第２領域に含まれるビットのビット番号は、２ずつ抜けており、例えば、２、３、６、７、１０、１１、１４、１５・・・と並んでいる。
　これにより、第１領域は、例えば、図２２に白く示すビットを含む領域であり、第２領域は図２２にグレーで示すビットを含む領域である。
　すなわち、領域選択デコーダ６２４は、各サブブロック２１０内のサブアレイ２１１Ａ、２１１Ｂのビットを２ビットずつ千鳥状に選択し、これにより図２２に一例として示す白い第１領域とグレーの第２領域に分けられる。
　領域選択デコーダ６２４は、第１領域又は第２領域を選択するために、入力アドレスに含まれる領域選択アドレスをデコードして、第１領域選択データＦＡ（First Area）又は第２領域選択データＳＡ（Second Area）を出力する。
　カラムデコーダ６２５は、信号線を介して、カラム選択／読み書き回路２１３に接続されている。カラムデコーダ６２５は、実際には、図２３に示すすべてのサブブロック２１０の中のカラム選択／読み書き回路２１３に接続されている。
　カラムデコーダ６２５には、読み出し命令又は書き込み命令の入力アドレスに含まれるカラムアドレスに加えて、第１領域選択データＦＡ、第２領域選択データＳＡ、及びライトイネーブル信号Ｗ／Ｅが入力される。
　カラムデコーダ６２５は、カラムアドレスをデコードし、第１領域選択データＦＡ及び第２領域選択データＳＡのデータ値と、ライトイネーブル信号Ｗ／Ｅの信号レベルとに応じたカラム選択データを出力する。
　カラムデコーダ６２５が出力するカラム選択データは、第１領域又は第２領域におけるデータの読み出し又は書き込みを実現するように、サブアレイ２１１Ａ及び２１１Ｂのビット内のカラムを選択するためのデータである。
　カラム選択データは、カラム選択／読み書き回路２１３に入力される。
　カラムデコーダ６２５は、ライトイネーブル信号Ｗ／Ｅの信号レベルがＬレベルで、第１領域選択データＦＡが"１"であり、第２領域選択データＳＡが"０"である場合は、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[３：０]を出力する。
　カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[３：０]は、第１領域でのデータの読み出しを実現するために、サブアレイ２１１Ａ及び２１１Ｂ内のビットのカラムを選択するためのカラム選択データである。
　カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[３：０]により、サブアレイ２１１Ａ及び２１１Ｂの第１領域内のビットのいずれかのビットラインＢＬ、ＢＬＢの対がデータの読み出しのために選択される。
　カラムデコーダ６２５は、ライトイネーブル信号Ｗ／Ｅの信号レベルがＬレベルで、第１領域選択データＦＡが"０"であり、第２領域選択データＳＡが"１"である場合は、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[３：０]を出力する。
　カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[３：０] は、第２領域でのデータの読み出しを実現するために、サブアレイ２１１Ａ及び２１１Ｂ内のビットのカラムを選択するためのカラム選択データである。
　カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[３：０]により、サブアレイ２１１Ａ及び２１１Ｂの第２領域内のビットのいずれかのビットラインＢＬ、ＢＬＢの対がデータの読み出しのために選択される。
　また、カラムデコーダ６２５は、ライトイネーブル信号Ｗ／Ｅの信号レベルがＨレベルで、第１領域選択データＦＡが"１"であり、第２領域選択データＳＡが"０"である場合は、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[３：０]を出力する。
　カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[３：０]は、第１領域でのデータの書き込みを実現するために、サブアレイ２１１Ａ及び２１１Ｂ内のビットのカラムを選択するためのカラム選択データである。
　カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[３：０]により、サブアレイ２１１Ａ及び２１１Ｂの第１領域内のビットのいずれかのビットラインＢＬ、ＢＬＢの対がデータの書き込みのために選択される。
　また、カラムデコーダ６２５は、ライトイネーブル信号Ｗ／Ｅの信号レベルがＨレベルで、第１領域選択データＦＡが"０"であり、第２領域選択データＳＡが"１"である場合は、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[３：０]を出力する。
　カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[３：０] は、第２領域でのデータの書き込みを実現するために、サブアレイ２１１Ａ及び２１１Ｂ内のビットのカラムを選択するためのカラム選択データである。
　カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[３：０]により、サブアレイ２１１Ａ及び２１１Ｂの第２領域内のビットのいずれかのビットラインＢＬ、ＢＬＢの対がデータの書き込みのために選択される。
　なお、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[３：０]、Ｒ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[３：０]、Ｗ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[３：０]、及びＷ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[３：０]は、それぞれ、４ビットのカラム選択データをまとめて示す表記である。
　例えば、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[３：０]は、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[３]、Ｒ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[２]、Ｒ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[１]、及びＲ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[０]を含む。これは、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[３：０]、Ｗ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[３：０]、及びＷ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[３：０]についても同様である。
　以上のように、実施の形態３のＳＲＡＭ６００では、パターン選択デコーダ６２３が第１パターン又は第２パターンを選択するとともに、領域選択デコーダ６２４が第１領域又は第２領域を選択する。
　これにより、同一アドレスの複数のメモリセルを特定する際に、隣接ビットについて、第１パターン又は第２パターンのいずれかが選択されることにより、入出力ポート(I/O)４３０Ａの上側のサブバンク４５０Ｕ又は下側のサブバンク４５０Ｌが千鳥状に特定される。これは、図２２に×の有無で示す状態である。
　また、これに加えて、第１領域又は第２領域のいずれかが選択されることにより、各サブブロック２１０内のサブアレイ２１１Ａ、２１１Ｂについて、２ビットずつ千鳥状に、ビットセルを含むビットが選択される。これは、図２２に白／グレーで示す状態である。
　これにより、実施の形態３のＳＲＡＭ６００では、同一アドレスのビットセルは、白で×印のあるビット、白で×印のないビット、グレーで×印のあるビット、グレーで×印のないビットによって表される４つのグループのいずれかに属するように分けられる。
　４つのグループの各々に含まれるビットセルのうち、同一のカラム番号及びロウ番号のビットセルは、同一アドレスのビットセルである。
　次に、図２４を用いて、入力アドレスのデータ構成とデコーダ６２０の回路構成について説明する。
　図２４（Ａ）は、実施の形態３のＳＲＡＭ６００の入力アドレスのデータ構成を示す図である。入力アドレスＡ[７：０]は８ビットのデータであり、下位ビットから上位ビットにかけて、カラムアドレス（column）、ロウアドレス（row）、領域選択アドレス（FA/SA）、サブブロックアドレス（Sub Block）、パターン選択アドレス（F/S）を含む。
　カラムアドレス（column）にはＡ[１：０]の２ビット、ロウアドレス（row）にはＡ[３：２]の２ビット、領域選択アドレス（FA/SA）にはＡ[４]の１ビット、サブブロックアドレス（Sub Block）にはＡ[６：５]の２ビット、パターン選択アドレス（F/S）にはＡ[７]の１ビットが、それぞれ割り当てられている。
　図２４（Ｂ）は、実施の形態３のＳＲＡＭ６００のロウデコーダ２２１の回路を示す図である。
　ロウデコーダ２２１は、２入力型のＡＮＤ（論理積）回路３００、３０１、３０２、３０３を含む。ＡＮＤ回路３００～３０３には、それぞれ、２本の信号線が接続されており、それぞれ、ロウアドレスＡ[３]、Ａ[２]が入力される。
　ＡＮＤ回路３００、３０１、３０２、３０３は、それぞれ、ロウ選択データＲ[０]、Ｒ[１]、Ｒ[２]、Ｒ[３]を出力する。
　ロウデコーダ２２１は、実施の形態１のロウデコーダ２２１と同様である。
　次に、図２４（Ｃ）を用いて、サブブロックデコーダ２２２の回路について説明する。
　図２４（Ｃ）は、実施の形態３のＳＲＡＭ６００のサブブロックデコーダ２２２の回路を示す図である。
　サブブロックデコーダ２２２は、実施の形態１のサブブロックデコーダ２２２と同様であり、サブブロック選択データＳＢＳ[０]、ＳＢＳ[１]、ＳＢＳ[２]、ＳＢＳ[３]を出力する。
　次に、図２４（Ｄ）を用いて、パターン選択デコーダ６２３の回路について説明する。
　図２４（Ｄ）は、実施の形態３のＳＲＡＭ６００のパターン選択デコーダ６２３の回路を示す図である。
　パターン選択デコーダ６２３は、１入力・２出力型の回路を有し、パターン選択アドレスＡ[７]をデコードして第１パターン選択データＦと第２パターン選択データＳを出力する。第２パターン選択データはインバータ７２０によりパターン選択アドレスＡ[７]のデータ値の反転値として出力され、第１パターン選択データＦはパターン選択アドレスＡ[７]のデータ値のまま出力される。
　第１パターン選択データＦが"１"で第２パターン選択データＳが"０"である場合は、第１パターンを選択する場合である。これとは逆に、第１パターン選択データＦが"０"で第２パターン選択データＳが"１"である場合は、第２パターンを選択する場合である。
　次に、図２４（Ｅ）を用いて、領域選択デコーダ６２４の回路について説明する。
　図２４（Ｅ）は、実施の形態３のＳＲＡＭ６００の領域選択デコーダ６２４の回路を示す図である。
　領域選択デコーダ６２４は、１入力・２出力型の回路を有し、領域選択アドレスＡ[４]をデコードして第１領域選択データＦＡと第２領域選択データＳＡを出力する。第１領域選択データＦＡはインバータ７３０により領域選択アドレスＡ[４]のデータ値の反転値として出力され、第２領域選択データＳＡは領域選択アドレスＡ[４]のデータ値のまま出力される。
　第１領域選択データＦＡ及び第２領域選択データＳＡは、それぞれ、第１領域又は第２領域を選択するためのデータであり、カラムデコーダ２２５に入力される。
　第１領域選択データＦＡが"１"であり、第２領域選択データＳＡが"０"である場合は、第１領域を選択することを表す。これとは逆に、第１領域選択データＦＡが"０"であり、第２領域選択データＳＡが"１"である場合は、第２領域を選択することを表す。
　次に、図２４（Ｆ）～図２４（Ｉ）を用いて、カラムデコーダ６２５の回路について説明する。
　カラムデコーダ６２５は、カラムアドレスをデコードし、第１領域選択データＦＡ及び第２領域選択データＳＡのデータ値と、ライトイネーブル信号Ｗ／Ｅの信号レベルとに応じたカラム選択データを出力する。
　図２４（Ｆ）～図２４（Ｉ）は、実施の形態３のＳＲＡＭ６００のカラムデコーダ６２５に含まれるカラムアドレスをデコードする回路を示す図である。
　カラムデコーダ６２５は、第１領域におけるデータの読み出しを行うためにカラムアドレスをデコードする回路７４０Ｒと、第１領域におけるデータの書き込みを行うためにカラムアドレスをデコードする回路７４０Ｗとを含む。
　また、カラムデコーダ６２５は、第２領域におけるデータの読み出しを行うためにカラムアドレスをデコードする回路７５０Ｒと、第２領域におけるデータの書き込みを行うためにカラムアドレスをデコードする回路７５０Ｗとをさらに含む。
　図２４（Ｆ）に示すように、第１領域におけるデータの読み出しを行うためにカラムアドレスをデコードする回路７４０Ｒは、４入力型のＡＮＤ（論理積）回路７６０Ｒ、７６１Ｒ、７６２Ｒ、７６３Ｒを含む。ＡＮＤ回路７６０Ｒ～７６３Ｒには、それぞれ、４本の信号線が接続されており、それぞれ、第１領域選択データＦＡ、カラムアドレスＡ[１]、Ａ[０]、及びライトイネーブル信号Ｗ／Ｅが入力される。
　ＡＮＤ回路７６０Ｒ、７６１Ｒ、７６２Ｒ、７６３Ｒは、それぞれ、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[０]、Ｒ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[１]、Ｒ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[２]、Ｒ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[３]を出力する。
　カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[０]は、第１領域におけるデータの読み出しを行うために、図２３に示すビットラインＢＬ００及びＢＬＢ００と、ビットラインＢＬ１０及びＢＬＢ１０を選択するためのカラム選択データである。
　カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[１]は、第１領域におけるデータの読み出しを行うために、図２３に示すビットラインＢＬ０１及びＢＬＢ０１と、ビットラインＢＬ１１及びＢＬＢ１１を選択するためのカラム選択データである。
　カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[２]は、第１領域におけるデータの読み出しを行うために、図２３に示すビットラインＢＬ０２及びＢＬＢ０２と、ビットラインＢＬ１２及びＢＬＢ１２を選択するためのカラム選択データである。
　カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[３]は、第１領域におけるデータの読み出しを行うために、図２３に示すビットラインＢＬ０３及びＢＬＢ０３と、ビットラインＢＬ１３及びＢＬＢ１３を選択するためのカラム選択データである。
　ＡＮＤ回路７６０Ｒには、第１領域選択データＦＡ、否定演算されたカラムアドレスＡ[１]、否定演算されたカラムアドレスＡ[０]、及び否定演算されたライトイネーブル信号Ｗ／Ｅが入力される。
　ＡＮＤ回路７６１Ｒには、第１領域選択データＦＡ、否定演算されたカラムアドレスＡ[１]、カラムアドレスＡ[０]、及び否定演算されたライトイネーブル信号Ｗ／Ｅが入力される。
　ＡＮＤ回路７６２Ｒには、第１領域選択データＦＡ、カラムアドレスＡ[１]、否定演算されたカラムアドレスＡ[０]、及び否定演算されたライトイネーブル信号Ｗ／Ｅが入力される。
　ＡＮＤ回路７６３Ｒには、第１領域選択データＦＡ、カラムアドレスＡ[１]、カラムアドレスＡ[０]、及び否定演算されたライトイネーブル信号Ｗ／Ｅが入力される。
　カラムデコーダ６２５は、第１領域選択データＦＡが"１"、カラムアドレスＡ[１]、Ａ[０]が"０"、"０"、かつ、ライトイネーブル信号Ｗ／ＥがＬレベルの場合は、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[０]を"１"にし、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[１]、Ｒ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[２]、Ｒ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[３]を"０"にする。
　カラムデコーダ６２５は、第１領域選択データＦＡが"１"、カラムアドレスＡ[１]、Ａ[０]が"０"、"１"、かつ、ライトイネーブル信号Ｗ／ＥがＬレベルの場合は、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[１]を"１"にし、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[０]、Ｒ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[２]、Ｒ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[３]を"０"にする。
　カラムデコーダ６２５は、第１領域選択データＦＡが"１"、カラムアドレスＡ[１]、Ａ[０]が"１"、"０"、かつ、ライトイネーブル信号Ｗ／ＥがＬレベルの場合は、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[２]を"１"にし、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[０]、Ｒ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[１]、Ｒ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[３]を"０"にする。
　カラムデコーダ６２５は、第１領域選択データＦＡが"１"、カラムアドレスＡ[１]、Ａ[０]が"１"、"１"、かつ、ライトイネーブル信号Ｗ／ＥがＬレベルの場合は、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[３]を"１"にし、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[０]、Ｒ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[１]、Ｒ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[２]を"０"にする。
　なお、第１領域選択データＦＡが"０"である場合は、第１領域におけるデータの読み出しを行わない場合であるため、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[０]、Ｒ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[１]、Ｒ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[２]、及びＲ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[３]は、すべて"０"になる。
　図２４（Ｇ）に示すように、第１領域におけるデータの書き込みを行うためにカラムアドレスをデコードする回路７４０Ｗは、４入力型のＡＮＤ（論理積）回路７６０Ｗ、７６１Ｗ、７６２Ｗ、７６３Ｗを含む。ＡＮＤ回路７６０Ｗ～７６３Ｗには、それぞれ、４本の信号線が接続されており、それぞれ、第１領域選択データＦＡ、カラムアドレスＡ[１]、Ａ[０]、及びライトイネーブル信号Ｗ／Ｅが入力される。
　ＡＮＤ回路７６０Ｗ、７６１Ｗ、７６２Ｗ、７６３Ｗは、それぞれ、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[０]、Ｗ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[１]、Ｗ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[２]、Ｗ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[３]を出力する。
　カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[０]は、第１領域におけるデータの書き込みを行うために、図２３に示すビットラインＢＬ００及びＢＬＢ００と、ビットラインＢＬ１０及びＢＬＢ１０を選択するためのカラム選択データである。
　カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[１]は、第１領域におけるデータの書き込みを行うために、図２３に示すビットラインＢＬ０１及びＢＬＢ０１と、ビットラインＢＬ１１及びＢＬＢ１１を選択するためのカラム選択データである。
　カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[２]は、第１領域におけるデータの書き込みを行うために、図２３に示すビットラインＢＬ０２及びＢＬＢ０２と、ビットラインＢＬ１２及びＢＬＢ１２を選択するためのカラム選択データである。
　カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[３]は、第１領域におけるデータの書き込みを行うために、図２３に示すビットラインＢＬ０３及びＢＬＢ０３と、ビットラインＢＬ１３及びＢＬＢ１３を選択するためのカラム選択データである。
　ＡＮＤ回路７６０Ｗには、第１領域選択データＦＡ、否定演算されたカラムアドレスＡ[１]、否定演算されたカラムアドレスＡ[０]、及びライトイネーブル信号Ｗ／Ｅが入力される。
　ＡＮＤ回路７６１Ｗには、第１領域選択データＦＡ、否定演算されたカラムアドレスＡ[１]、カラムアドレスＡ[０]、及びライトイネーブル信号Ｗ／Ｅが入力される。
　ＡＮＤ回路７６２Ｗには、第１領域選択データＦＡ、カラムアドレスＡ[１]、否定演算されたカラムアドレスＡ[０]、及びライトイネーブル信号Ｗ／Ｅが入力される。
　ＡＮＤ回路７６３Ｗには、第１領域選択データＦＡ、カラムアドレスＡ[１]、カラムアドレスＡ[０]、及びライトイネーブル信号Ｗ／Ｅが入力される。
　カラムデコーダ６２５は、第１領域選択データＦＡが"１"、カラムアドレスＡ[１]、Ａ[０]が"０"、"０"、かつ、ライトイネーブル信号Ｗ／ＥがＨレベルの場合は、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[０]を"１"にし、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[１]、Ｗ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[２]、Ｗ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[３]を"０"にする。
　カラムデコーダ６２５は、第１領域選択データＦＡが"１"、カラムアドレスＡ[１]、Ａ[０]が"０"、"１"、かつ、ライトイネーブル信号Ｗ／ＥがＨレベルの場合は、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[１]を"１"にし、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[０]、Ｗ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[２]、Ｗ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[３]を"０"にする。
　カラムデコーダ６２５は、第１領域選択データＦＡが"１"、カラムアドレスＡ[１]、Ａ[０]が"１"、"０"、かつ、ライトイネーブル信号Ｗ／ＥがＨレベルの場合は、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[２]を"１"にし、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[０]、Ｗ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[１]、Ｗ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[３]を"０"にする。
　カラムデコーダ６２５は、第１領域選択データＦＡが"１"、カラムアドレスＡ[１]、Ａ[０]が"１"、"１"、かつ、ライトイネーブル信号Ｗ／ＥがＨレベルの場合は、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[３]を"１"にし、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[０]、Ｗ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[１]、Ｗ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[２]を"０"にする。
　なお、第１領域選択データＦＡが"０"である場合は、第１領域におけるデータの書き込みを行わない場合であるため、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[０]、Ｗ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[１]、Ｗ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[２]、及びＷ＿ＣＯＬ＿ＳＥＬ＿ＦＡ[３]は、すべて"０"になる。
　図２４（Ｈ）に示すように、第２領域におけるデータの読み出しを行うためにカラムアドレスをデコードする回路７５０Ｒは、４入力型のＡＮＤ（論理積）回路７７０Ｒ、７７１Ｒ、７７２Ｒ、７７３Ｒを含む。ＡＮＤ回路７７０Ｒ～７７３Ｒには、それぞれ、４本の信号線が接続されており、それぞれ、第２領域選択データＳＡ、カラムアドレスＡ[１]、Ａ[０]、及びライトイネーブル信号Ｗ／Ｅが入力される。
　ＡＮＤ回路７７０Ｒ、７７１Ｒ、７７２Ｒ、７７３Ｒは、それぞれ、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[０]、Ｒ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[１]、Ｒ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[２]、Ｒ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[３]を出力する。
　カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[０]は、第２領域におけるデータの読み出しを行うために、図２３に示すビットラインＢＬ００及びＢＬＢ００と、ビットラインＢＬ１０及びＢＬＢ１０を選択するためのカラム選択データである。
　カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[１]は、第２領域におけるデータの読み出しを行うために、図２３に示すビットラインＢＬ０１及びＢＬＢ０１と、ビットラインＢＬ１１及びＢＬＢ１１を選択するためのカラム選択データである。
　カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[２]は、第２領域におけるデータの読み出しを行うために、図２３に示すビットラインＢＬ０２及びＢＬＢ０２と、ビットラインＢＬ１２及びＢＬＢ１２を選択するためのカラム選択データである。
　カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[３]は、第２領域におけるデータの読み出しを行うために、図２３に示すビットラインＢＬ０３及びＢＬＢ０３と、ビットラインＢＬ１３及びＢＬＢ１３を選択するためのカラム選択データである。
　ＡＮＤ回路７７０Ｒには、第２領域選択データＳＡ、否定演算されたカラムアドレスＡ[１]、否定演算されたカラムアドレスＡ[０]、及び否定演算されたライトイネーブル信号Ｗ／Ｅが入力される。
　ＡＮＤ回路７７１Ｒには、第２領域選択データＳＡ、否定演算されたカラムアドレスＡ[１]、カラムアドレスＡ[０]、及び否定演算されたライトイネーブル信号Ｗ／Ｅが入力される。
　ＡＮＤ回路７７２Ｒには、第２領域選択データＳＡ、カラムアドレスＡ[１]、否定演算されたカラムアドレスＡ[０]、及び否定演算されたライトイネーブル信号Ｗ／Ｅが入力される。
　ＡＮＤ回路７７３Ｒには、第２領域選択データＳＡ、カラムアドレスＡ[１]、カラムアドレスＡ[０]、及び否定演算されたライトイネーブル信号Ｗ／Ｅが入力される。
　カラムデコーダ６２５は、第２領域選択データＳＡが"１"、カラムアドレスＡ[１]、Ａ[０]が"０"、"０"、かつ、ライトイネーブル信号Ｗ／ＥがＬレベルの場合は、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[０]を"１"にし、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[１]、Ｒ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[２]、Ｒ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[３]を"０"にする。
　カラムデコーダ６２５は、第２領域選択データＳＡが"１"、カラムアドレスＡ[１]、Ａ[０]が"０"、"１"、かつ、ライトイネーブル信号Ｗ／ＥがＬレベルの場合は、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[１]を"１"にし、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[０]、Ｒ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[２]、Ｒ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[３]を"０"にする。
　カラムデコーダ６２５は、第２領域選択データＳＡが"１"、カラムアドレスＡ[１]、Ａ[０]が"１"、"０"、かつ、ライトイネーブル信号Ｗ／ＥがＬレベルの場合は、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[２]を"１"にし、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[０]、Ｒ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[１]、Ｒ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[３]を"０"にする。
　カラムデコーダ６２５は、第２領域選択データＳＡが"１"、カラムアドレスＡ[１]、Ａ[０]が"１"、"１"、かつ、ライトイネーブル信号Ｗ／ＥがＬレベルの場合は、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[３]を"１"にし、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[０]、Ｒ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[１]、Ｒ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[２]を"０"にする。
　なお、第２領域選択データＳＡが"０"である場合は、第２領域におけるデータの読み出しを行わない場合であるため、カラム選択データＲ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[０]、Ｒ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[１]、Ｒ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[２]、及びＲ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[３]は、すべて"０"になる。
　図２４（Ｉ）に示すように、第２領域におけるデータの書き込みを行うためにカラムアドレスをデコードする回路７５０Ｗは、４入力型のＡＮＤ（論理積）回路７７０Ｗ、７７１Ｗ、７７２Ｗ、７７３Ｗを含む。ＡＮＤ回路７７０Ｗ～７７３Ｗには、それぞれ、４本の信号線が接続されており、それぞれ、第２領域選択データＳＡ、カラムアドレスＡ[１]、Ａ[０]、及びライトイネーブル信号Ｗ／Ｅが入力される。
　ＡＮＤ回路７７０Ｗ、７７１Ｗ、７７２Ｗ、７７３Ｗは、それぞれ、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[０]、Ｗ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[１]、Ｗ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[２]、Ｗ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[３]を出力する。
　カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[０]は、第２領域におけるデータの書き込みを行うために、図２３に示すビットラインＢＬ００及びＢＬＢ００と、ビットラインＢＬ１０及びＢＬＢ１０を選択するためのカラム選択データである。
　カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[１]は、第２領域におけるデータの書き込みを行うために、図２３に示すビットラインＢＬ０１及びＢＬＢ０１と、ビットラインＢＬ１１及びＢＬＢ１１を選択するためのカラム選択データである。
　カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[２]は、第２領域におけるデータの書き込みを行うために、図２３に示すビットラインＢＬ０２及びＢＬＢ０２と、ビットラインＢＬ１２及びＢＬＢ１２を選択するためのカラム選択データである。
　カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[３]は、第２領域におけるデータの書き込みを行うために、図２３に示すビットラインＢＬ０３及びＢＬＢ０３と、ビットラインＢＬ１３及びＢＬＢ１３を選択するためのカラム選択データである。
　ＡＮＤ回路７７０Ｗには、第２領域選択データＳＡ、否定演算されたカラムアドレスＡ[１]、否定演算されたカラムアドレスＡ[０]、及びライトイネーブル信号Ｗ／Ｅが入力される。
　ＡＮＤ回路７７１Ｗには、第２領域選択データＳＡ、否定演算されたカラムアドレスＡ[１]、カラムアドレスＡ[０]、及びライトイネーブル信号Ｗ／Ｅが入力される。
　ＡＮＤ回路７７２Ｗには、第２領域選択データＳＡ、カラムアドレスＡ[１]、否定演算されたカラムアドレスＡ[０]、及びライトイネーブル信号Ｗ／Ｅが入力される。
　ＡＮＤ回路７７３Ｗには、第２領域選択データＳＡ、カラムアドレスＡ[１]、カラムアドレスＡ[０]、及びライトイネーブル信号Ｗ／Ｅが入力される。
　カラムデコーダ６２５は、第２領域選択データＳＡが"１"、カラムアドレスＡ[１]、Ａ[０]が"０"、"０"、かつ、ライトイネーブル信号Ｗ／ＥがＨレベルの場合は、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[０]を"１"にし、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[１]、Ｗ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[２]、Ｗ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[３]を"０"にする。
　カラムデコーダ６２５は、第２領域選択データＳＡが"１"、カラムアドレスＡ[１]、Ａ[０]が"０"、"１"、かつ、ライトイネーブル信号Ｗ／ＥがＨレベルの場合は、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[１]を"１"にし、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[０]、Ｗ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[２]、Ｗ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[３]を"０"にする。
　カラムデコーダ６２５は、第２領域選択データＳＡが"１"、カラムアドレスＡ[１]、Ａ[０]が"１"、"０"、かつ、ライトイネーブル信号Ｗ／ＥがＨレベルの場合は、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[２]を"１"にし、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[０]、Ｗ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[１]、Ｗ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[３]を"０"にする。
　カラムデコーダ６２５は、第２領域選択データＳＡが"１"、カラムアドレスＡ[１]、Ａ[０]が"１"、"１"、かつ、ライトイネーブル信号Ｗ／ＥがＨレベルの場合は、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[３]を"１"にし、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[０]、Ｗ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[１]、Ｗ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[２]を"０"にする。
　なお、第２領域選択データＳＡが"０"である場合は、第２領域におけるデータの書き込みを行わない場合であるため、カラム選択データＷ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[０]、Ｗ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[１]、Ｗ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[２]、及びＷ＿ＣＯＬ＿ＳＥＬ＿ＳＡ[３]は、すべて"０"になる。
　入出力ポート４３０Ａ、４３０Ｂは、実施の形態２の入出力ポート４３０Ａ、４３０Ｂと同様であり、第１パターン選択データＦ又は第２パターン選択データＳに基づき、第１パターン又は第２パターンで、グローバルビットライン２１４を介して各ビットから読み出すデータ又は各ビットに書き込むデータを選択する。
　奇数ビットＤ[ｎ]及び偶数ビットＤ[ｎ－１]の入出力ポート(I/O)４３０Ａには、第１パターン選択データＦ及び第２パターン選択データＳの両方が入力される。
　以上で説明した実施の形態３のＳＲＡＭ６００によれば、第１パターン又は第２パターンによるデータの読み出し又は書き込みを行うために、奇数ビット又は偶数ビットに含まれるアドレスのビットセルをサブバンク４５０Ｕ又は４５０Ｌから千鳥状に選択することができる。
　これは、例えば、図２２に示す×印のある４カラムを含むビットを第１パターンで選択するか、×印のない４カラムを含むビットを第２パターンで選択するかに相当する。
　また、実施の形態３のＳＲＡＭ６００では、第１領域と第２領域でのデータの読み出し又は書き込みを行うために、図２２に白く示すビットと、グレーで示すビットとを選択することができる。
　すなわち、実施の形態３のＳＲＡＭ６００によれば、同一アドレスのビットセルは、白で×印のあるビット、白で×印のないビット、グレーで×印のあるビット、グレーで×印のないビットによって表される４つのグループのいずれかに属するように分けられている。
　４つのグループの各々に含まれるビットセルのうち、同一のカラム番号及びロウ番号のビットセルは、同一アドレスのビットセルである。
　このため、実施の形態３のＳＲＡＭ６００によれば、白で×印のあるビット、白で×印のないビット、グレーで×印のあるビット、グレーで×印のないビットの４通りのビットの４通りのビットの選び方を選択することができる。
　例えば、白で×印のあるビットに着目すると、隣接するビットは、異なるサブバンクにあり、かつ、カラム選択／読み書き回路２１３に対して反対側のサブアレイ（２１１Ａ又は２１１Ｂ）に含まれている。
　そして、白で×印のあるビットに着目すると、同一のサブアレイ２１１Ａ又は２１１Ｂ内における隣のビットとの間には３ビットの間隔があることになる。
　これは、１ビットが１６カラムを含むＳＲＡＭと同等の構成であり、白で×印のないビット、グレーで×印のあるビット、グレーで×印のないビットのグループについても同様である。
　このように、実施の形態３のＳＲＡＭ６００では、同一アドレスの複数のビットセルは、隣接ビットについて、互いに異なるサブバンク４５０Ｕとサブバンク４５０Ｌ内のサブブロック２１０に割り当てられ、かつ、カラム選択／読み書き回路２１３に対して反対側のサブアレイ（２１１Ａ又は２１１Ｂ）に含まれている。
　このため、比較例のＳＲＡＭ３０（図４参照）と同様に１ビットが４カラムを含む構成であっても、α線又は中性子線の入射によるデータ破壊が生じても、１ビットが１６カラムを含むＳＲＡＭと同等の耐性を発揮することができる。
　一方、１ビットのカラム数は４カラムで済むため、アスペクト比の変化（横長化）及びワードラインの長大化による動作速度の低下を抑制することができる。
　以上、実施の形態３によれば、アスペクト比の変更、動作速度の低下を抑制しつつ、複数ビットにわたるデータ破壊の発生を抑制した半導体記憶装置及び半導体記憶装置の制御方法を提供することができる。
　以上、本発明の例示的な実施の形態の半導体記憶装置及び半導体記憶装置の制御方法について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
　１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ、１０Ｆ　ビットセル
　１１、１２　インバータ
　１１Ａ、１１Ｂ　ＭＯＳトランジスタ
　１２Ａ、１２Ｂ　ＭＯＳトランジスタ
　１３、１４　ＮＭＯＳトランジスタ
　Ｎ１、Ｎ２　記憶ノード
　２０　ビットセル
　２１、２２、２３、２４　ＮＭＯＳトランジスタ
　３０、３０Ａ　ＳＲＡＭ
　３１、３２　ワードラインドライバ
　３３　カラム選択／読み書き回路
　１００　サーバ
　１０１　ＬＳＩ
　１０２　主記憶装置
　１０３　補助記憶装置
　１１１　プロセッサコア
　１１２　Ｌ１インストラクションキャッシュ
　１１３　Ｌ１データキャッシュ
　１１４　Ｌ２キャッシュ
　１１５　メモリコントローラ
　２００、２００Ａ、２００Ｂ、２００Ｘ、４００、６００　ＳＲＡＭ
　２１０　サブブロック
　２１１Ａ、２１１Ｂ　サブアレイ
　２１２Ａ、２１２Ｂ、４１２Ａ、４１２Ｂ　ワードラインドライバ
　２１３、４１３　カラム選択／読み書き回路
　２１４　グローバルビットライン
　２１５Ａ、２１５Ｂ　切替回路
　２２０、４２０　デコーダ
　２２１、４２１　ロウデコーダ
　２２２　サブブロックデコーダ
　２２３　上下選択デコーダ
　２２４　パターン選択デコーダ
　２２５、４２４　カラムデコーダ
　２３０Ａ、２３０Ｂ、４３０Ａ、４３０Ｂ　入出力ポート（I/O）
　２４０　タイマ
　４２２　サブアレイデコーダ
　４２３　パターン選択デコーダ
　４５０Ｕ、４５０Ｌ　サブバンク

Claims (7)

  1. 　データを保持する複数のメモリセルをそれぞれ有する複数のメモリブロックと、
    　同一アドレスの複数のメモリセルを特定する際に、隣接ビットについて異なるメモリブロック内のメモリセルを特定するデコーダと、
    　前記デコーダが特定したメモリセルが保持するデータの読み出しと、前記デコーダが特定したメモリセルに対するデータの書き込みとを実行する読み書き制御部と
    　を含む、半導体記憶装置。
  2. 　前記半導体記憶装置において、
    　前記メモリブロックは、前記読み書き制御部の一方の側又は他方の側に配設されるサブアレイであり、
    　前記デコーダは、前記同一アドレスの複数のメモリセルを特定する際に、隣接ビットについて、前記読み書き制御部の一方の側のサブアレイ内のメモリセルと、前記読み書き制御部の他方の側のサブアレイ内のメモリセルとを特定する、請求項１記載の半導体記憶装置。
  3. 　前記半導体記憶装置において、
    　前記デコーダは、前記同一アドレスの複数のメモリセルを特定する際に、奇数ビットについて前記読み書き制御部の一方の側のサブアレイ内のメモリセルを選択するとともに、偶数ビットについて前記読み書き制御部の他方の側のサブアレイ内のメモリセルを選択するためのパターン選択データに基づいて、前記読み書き制御部の一方の側のサブアレイ内のメモリセルと、前記読み書き制御部の他方の側のサブアレイ内のメモリセルとを特定する、請求項２記載の半導体記憶装置。
  4. 　前記半導体記憶装置において、
    　前記メモリブロックは、前記メモリセルをそれぞれ含む複数のサブブロックが階層化されたサブバンクであり、前記サブバンクは、前記読み書き制御部で読み出し又は書き込みが行われるデータを当該半導体記憶装置の外部回路との間で入出力するための入出力部の一方の側と他方の側とに配設されており、
    　前記デコーダは、前記同一アドレスの複数のメモリセルを特定する際に、隣接ビットについて、前記入出力部の一方の側のサブバンク内のメモリセルと、前記入出力部の他方の側のサブバンク内のメモリセルとを特定する、請求項１記載の半導体記憶装置。
  5. 　前記半導体記憶装置において、
    　前記デコーダは、前記同一アドレスの複数のメモリセルを特定する際に、奇数ビットについて前記入出力部の一方の側のサブバンク内のメモリセルを選択するとともに、偶数ビットについて前記入出力部の他方の側のサブバンク内のメモリセルを選択するためのパターン選択データに基づいて、前記入出力部の一方の側のサブバンク内のメモリセルと、前記入出力部の他方の側のサブバンク内のメモリセルとを特定する、請求項４記載の半導体記憶装置。
  6. 　前記半導体記憶装置において、
    　前記メモリブロックは、前記メモリセルをそれぞれ含む複数のサブブロックが階層化されたサブバンクであり、前記サブバンクは、前記読み書き制御部で読み出し又は書き込みが行われるデータを当該半導体記憶装置の外部回路との間で入出力するための入出力部の一方の側と他方の側とに配設されており、
    　前記デコーダは、前記同一アドレスの複数のメモリセルを特定する際に、隣接ビットについて、前記入出力部の一方の側のサブバンク内のサブブロックと、前記入出力部の他方の側のサブバンク内のサブブロックとを特定するとともに、前記サブブロックの前記読み書き制御部の一方の側と他方の側とに配設されるサブアレイについて、１ビットずつ又は２ビットずつ、前記読み書き制御部の一方の側のサブアレイに含まれるメモリセルと、前記読み書き制御部の他方の側のサブアレイに含まれるメモリセルとを特定する、請求項１記載の半導体記憶装置。
  7. 　データを保持する複数のメモリセルをそれぞれ有する複数のメモリブロックを有する半導体記憶装置の制御方法において、
    　前記半導体記憶装置のデコーダが、同一アドレスの複数のメモリセルを特定する際に、隣接ビットについて異なるメモリブロック内のメモリセルを特定するステップと、
    　前記半導体記憶装置の読み書き制御部が、前記デコーダが特定したメモリセルが保持するデータの読み出しと、前記デコーダが特定したメモリセルに対するデータの書き込みとを実行するステップと
    　を含む、半導体記憶装置の制御方法。
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