WO2012123604A1 - Puerta lógica diferencial de n entradas - Google Patents

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Luis Ángel TEJEDOR ÁLVAREZ
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Universidad Complutense De Madrid
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits

Definitions

  • LVDS Low Voltage Differential Signaling
  • ECL emitter-coupled Logic
  • the invention is based on a series of electronic circuits capable of performing the logical functions OR / NOR or AND / NAND in standard LVDS or others that also use differential signals.
  • the invention can work with any differential standard, although it is especially interesting for those in which the voltage difference between the "0" and the "1" signal is less than the voltage drop in a direct polarized diode (of the order of 0.7 V).
  • a direct polarized diode of the order of 0.7 V.
  • LVDS standard there is no other known alternative.
  • the invention consists of a comparator (C) and 2n Schottky diodes of type "Zero Bias" (1, 2, n, n + 1, n + 2, and 2n) in a configuration such as the one It is shown in the figural.
  • the positive inputs enter through the anode of each of the diodes 1, 2, ... and n, which have all their cathodes connected to the positive input of the comparator (C).
  • the negative inputs enter through the cathode of the diodes n + 1, n + 2, and 2n, which in turn have all their anodes shorted and connected to the negative input of the comparator (C).
  • the mode of operation is as follows: if all inputs have logical zeros, in LVDS standard there will be 1 V in all positive inputs (input 1+, input 2+, input n +) and 1, 4 V in negative ones (input 1 -, input 2-, input n-).
  • the comparator (C) sees 1 V in its positive input and 1, 4 V in the negative. The comparator will produce a logical 0 as an output signal.
  • the main feature of the proposed design is its ability to work with standards that have a voltage difference between the logical O and 1 signals below 0.7 V.
  • the difference in voltage between cathode and anode would be approximately 0.7 V, which would make the circuit unfeasible.
  • the diodes used in the invention are Schottky, allows the logic gate to work with very fast signals, with pulses at least as short as 1.5 ns.
  • the AND function can also be performed with the same circuit (figure 3), without changing the way the diodes are connected.
  • the positive inputs (input 1+, input 2+, input n +) are connected to the cathode of each of the diodes 1, 2, ... and n, whose anodes are in turn connected to the positive input of the comparator (C) and connecting the negative inputs (input 1-, input 2-, input n-) to the anode of the diodes n + 1, n + 2, and 2n, which have their cathodes shorted and connected the negative input of the comparator (C).
  • the operating mode is as follows: if all the inputs have 1 logic, in LVDS standard there will be 1, 4 V on all positive inputs (input 1+, input 2+, input n +) and 1 V in the negatives (input 1-, input 2-, input n-).
  • the comparator (C) sees 1, 4 V in its positive input and 1 V in the negative. The comparator will produce a logic 1 as an output signal.
  • the NAND gate can be obtained by simply inverting the comparator outputs (C) (figure 4) in this second described circuit.
  • Figure 1 OR gate diagram of n inputs.
  • Figure 2 ⁇ OR door scheme of n inputs.
  • Figure 3 AND gate diagram of n inputs.
  • Figure 4 NAND gate scheme of n inputs.
  • Figure 5 Electrical diagram of the OR door test plate.
  • Figure 6 Scheme of the test bench.
  • the signals may or may not be input through any of the three SMA input connectors up to a positive input of one of the three ADCMP604 comparators (101, 102 and 103). These comparators have in their negative input a fixed voltage threshold introduced by one of the low frequency connectors (V_THRESHOLD). If the input exceeds this threshold, then at the output they generate a positive LVDS signal (positive output at 1, 4 V and negative output at 1 V) while if it does not exceed the threshold, the output will be a negative LVDS signal (positive output at 1 V and negative at 1, 4 V).
  • the three comparators 101, 102 and 103 generate the LVDS signals that arrive at the OR gate inputs. It was decided to generate the signals in this way because the available measuring equipment did not allow three LVDS signals to be generated at the same time. It is also important to note that between the positive and negative outputs of each of these three comparators it is necessary to place a resistance of 100 ⁇ (401, 402 and 403) to adapt impedances and achieve the proper functioning of the comparator (C).
  • the generated LVDS signals arrive at the OR gate: the three positive at three anodes, from the two diodes of the first chip (201) and one of the two from the second chip (202), and the three negative at three cathodes: a the two diodes of the third chip (203) and the one that is free in the second chip (202).
  • the cathodes of the diodes with positive signals are connected to the positive input of the comparator of the OR gate (C) and the anodes of the diodes with negative signals to the negative input of the comparator. Finally, at the output of this comparator (C) the logical OR function of the inputs is obtained, in LVDS standard.
  • the construction of the constructed OR gate was tested with an Agilent 81 1 10A pulse generator (41), a TTi EX752M power supply (43) that supplies the comparators (C, 101, 102 and 103) with + 3.3 V and provides the "CONTROL" signal, another Promax FAC662B (44) power supply that powers the switch (S) with +2.5 V and provides the threshold voltage "V_THRESHOLD” and two oscilloscopes: an Agilent Infiniium 54855A that was used to measure the shapes of the signals and the temporal response (42), and a Tektronix TDS3052B, with which the levels of continuum in different points of the circuit were checked (figure 6).
  • the pulse generator (41) was configured to provide two signals: one that has 0 V for the logical 0 value and that goes up to 4 V when there is a logical 1 (Input + in figure 7) and another with the inverted logical values, that is, 4V for the logical 0 and 0V for the 1 (Input - in figure 6).
  • This inverted signal was used as a temporary reference in the oscilloscope, while the original was compared with a threshold of 2.5 V in the comparators (101, 102 and 103) on the test plate.
  • the result of the measurements obtained showed that the circuit was able to perform the OR function of the inputs with a delay of less than 5 ns and with the capacity to process pulses, at least as short as 1.5 ns since the generator was not able to generate narrower pulses.
  • the output amplitudes were typical of the LVDS standard.
  • the invention is applicable in any electronic application of high speed and noise immunity, in which it is required to perform a logical OR, ⁇ OR, AND or NAND function with differential signals, such as LVDS (Low Voltage Differential Signaling), ECL (Emitter- coupled Logic), PECL (Possitive Emitter-coupled Logic) and LVPECL (Low Voltage Emitter-coupled Logic).
  • LVDS Low Voltage Differential Signaling
  • ECL emitter- coupled Logic
  • PECL Possitive Emitter-coupled Logic
  • LVPECL Low Voltage Emitter-coupled Logic
  • the invention can work with very fast signals, with pulse widths as small as 1.5 ns, presenting a lower power consumption than other technologies such as ECL and with good noise immunity.
  • the invention can be used directly with discrete components or be completely integrated into a chip by some manufacturer, which would facilitate its use and commercialization.

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Abstract

Puerta lógica diferencial de n entradas para su uso con el estándar diferencial LDVS en la que se hace uso de 2n diodos Schottky del tipo Zero Bias y comparadores. Según las conexiones entre estos diodos y los comparadores, así como entre las salidas de los comparadores, se consigue realizar un tipo de puerta lógica u otra.

Description

Título:
Puerta lógica diferencial de n entradas. Sector de la Técnica:
Sector industrial de fabricación de semiconductores y componentes microelectrónicos.
Estado de la Técnica:
Actualmente los estándares lógicos rápidos diferenciales y con offset de continua, como LVDS (Low Voltage Differential Signalling) o ECL (Emitter- coupled Logic), se utilizan con éxito en aplicaciones que requieren una alta velocidad de transmisión de información por canales ruidosos o bien una alta velocidad de proceso de dicha información.
Mientras que en el caso de las familias lógicas ECL, PECL (Positive Emitter- coupled Logic) y LVPECL (Low Voltage Emitter-coupled Logic) existe una pequeña gama de componentes comerciales para realizar la transmisión, recepción y procesado digital de los datos, por ejemplo del fabricante ON Semiconductor (www.onsemi.com), en LVDS existen componentes para transmitir, recibir o regenerar la señal, pero no para realizar operaciones lógicas con ella. Esto es un problema si la aplicación en cuestión requiere un consumo de potencia bajo, que se puede conseguir con LVDS pero no con las otras familias.
Sin recurrir a componentes electrónicos que contengan la función lógica integrada, se han realizado algunos montajes que realizan funciones lógicas mediante transistores y diodos Schottky, como en la patente US3914620. Esto es útil para el estándar ECL, pero no cuando la diferencia de tensión entre los niveles lógicos es menor que la típica caída de tensión de un diodo en directa, de unos 0,7 V para un diodo de silicio convencional, o de 0,5 V para un Schottky, con cierta variación de estos niveles según fabricantes y modelos. Hasta ahora, la solución habitualmente adoptada cuando se necesitaba realizar una operación lógica con señales LVDS consistía en convertir la señal a otro estándar, típicamente de la familia ECL ya que las tradicionales TTL o CMOS no son capaces de conseguir las mismas velocidades; realizar la operación lógica y volver a convertir la señal al estándar LVDS. Este tipo de soluciones, aunque son capaces de realizar la función deseada, presentan varios problemas: necesitan componentes especiales para realizar la conversión, son caras, consumen más debido a que las tecnologías ECL mantienen un nivel de continua a la salida del orden de 3V mientras que en LVSD ese nivel es de 1V, y son propensas a errores.
Este problema planteado se resuelve con la invención propuesta ya que ésta consiste en una serie de circuitos capaces de realizar las funciones lógicas OR/NOR o AND/NAND en estándar LVDS u otros que también utilicen señales diferenciales. En concreto, en estándar LVDS no existe ninguna otra alternativa conocida.
Explicación de la Invención:
La invención se basa en una serie de circuitos electrónicos capaces de realizar las funciones lógicas OR/NOR o AND/NAND en estándar LVDS u otros que también utilicen señales diferenciales. En general la invención puede funcionar con cualquier estándar diferencial, aunque resulta especialmente interesante para aquellos en los que la diferencia de tensión entre la señal "0" y la "1" es inferior a la caída de tensión en un diodo polarizado en directa (del orden de 0,7 V). En concreto en estándar LVDS no existe ninguna otra alternativa conocida.
En el caso de la puerta OR la invención consta de un comparador (C) y 2n diodos Schottky de tipo "Zero Bias" (1 , 2, n, n+1 , n+2, y 2n) en una configuración como la que se muestra en la figural . Las entradas positivas (input 1 +, input 2+, input n+) entran por el ánodo de cada uno de los diodos 1 , 2, ... y n, que tienen todos sus cátodos conectados a la entrada positiva del comparador (C). Por el contrario, las entradas negativas (input 1-, input 2-, input n-) entran por el cátodo de los diodos n+1 , n+2, y 2n, que a su vez tienen todos sus ánodos cortocircuítados y unidos a la entrada negativa del comparador (C).
El modo de funcionamiento es el siguiente: si todas las entradas tienen ceros lógicos, en estándar LVDS habrá 1 V en todas las entradas positivas (input 1+, input 2+, input n+) y 1 ,4 V en las negativas (input 1-, input 2-, input n-). Al utilizar diodos Schottky tipo "Zero Bias" se consigue que apenas haya caída de tensión en ellos y que, por lo tanto, el comparador (C) vea 1 V en su entrada positiva y 1 ,4 V en la negativa. El comparador producirá como señal de salida un 0 lógico.
Por el contrario, si al menos una de las entradas diferenciales tiene un 1 lógico, en la entrada positiva del comparador habrá 1 ,4 V y en la negativa 1 V, con lo cual habrá un 1 lógico a la salida del comparador (C). De este modo se consigue realizar la función lógica OR.
La característica principal del diseño propuesto es su capacidad para trabajar con estándares que tienen una diferencia de tensión entre las señales de Oy 1 lógicos inferior a 0,7 V. Ello es posible gracias a que los diodos Schottky tipo "Zero Bias" tienen una caída de tensión entre ánodo y cátodo muy pequeña (idealmente de 0 V), de modo que la tensión cuando hay un 1 lógico siempre es mayor que cuando hay un 0. Con diodos convencionales de silicio, la diferencia de tensión entre cátodo y ánodo sería de aproximadamente 0,7 V, lo que haría inviable el circuito. Además, el hecho de que los diodos utilizados en la invención sean Schottky, permite que la puerta lógica pueda trabajar con señales muy rápidas, con pulsos al menos tan cortos como 1 ,5 ns.
En cualquier otro estándar que también utilice señales diferenciales los niveles de tensión serán distintos, pero mientras las entradas positivas tengan una tensión mayor en estado "1" que en "0" y las negativas una tensión mayor en "0" que en "1", la invención funcionará. Si en su lugar se desease realizar la función ÑOR, bastaría con intercambiar las salidas positiva y negativa del comparador (C) en el circuito anteriormente descrito (figura 2).
La función AND también puede realizarse con el mismo circuito (figura 3), sin más que cambiar la forma de conexión de los diodos. En esta ocasión, se conectan las entradas positivas (input 1+, input 2+, input n+) al cátodo de cada uno de los diodos 1 , 2, ... y n, cuyos ánodos están conectados a su vez con la entrada positiva del comparador (C) y conectando las entradas negativas (input 1-, input 2-, input n-) al ánodo de los diodos n+1 , n+2, y 2n, que tienen sus cátodos cortocircuitados y unidos la entrada negativa del comparador (C).
En este caso de la puerta AND el modo de funcionamiento es el siguiente: si todas las entradas tienen 1 lógicos, en estándar LVDS habrá 1 ,4 V en todas las entradas positivas (input 1+, input 2+, input n+) y 1 V en las negativas (input 1-, input 2-, input n-). Al utilizar diodos Schottky tipo "Zero Bias" se consigue que apenas haya caída de tensión en ellos y que, por lo tanto, el comparador (C) vea 1 ,4 V en su entrada positiva y 1 V en la negativa. El comparador producirá como señal de salida un 1 lógico.
Por el contrario, si al menos una de las entradas tiene un 0 lógico, en la entrada positiva del comparador habrá 1 V y en la negativa 1 ,4 V, con lo cual habrá un 0 lógico a la salida del comparador (C). Así se consigue realizar la función lógica AND.
Análogamente al caso de la puerta OR, la puerta NAND puede obtenerse sin más que invertir las salidas del comparador (C) (figura 4) en este segundo circuito descrito.
Explicación de los dibujos:
Figura 1 : Esquema de puerta OR de n entradas.
Figura 2: Esquema de puerta ÑOR de n entradas.
Figura 3: Esquema de puerta AND de n entradas. Figura 4: Esquema de puerta NAND de n entradas.
Figura 5: Esquema eléctrico de la placa de prueba de la puerta OR.
Figura 6: Esquema del banco de prueba.
Modo de realización de la invención:
Se ha construido una realización de puerta OR de 3 entradas con resultados satisfactorios (figura 5). Para ello se han utilizado:
• cuatro comparadores LVDS ADCMP604 del fabricante Analog Devices Inc. (C, 101 , 102 y 103);
• tres chips HSMS2855 de Avago Technologies (201 ,202 y 203), cada uno de los cuales contiene dos diodos Schottky tipo Zero Bias;
• un switch ADG901 de Analog Devices (S), configurado para permitir el paso de la señal INPUT 1 a través de él;
• tres resistencias de 50 Ω para adaptar impedancias a la entrada (301 , 302 y 303);
• tres resistencias de 100 Ω (401 , 402 y 403) para adaptar impedancias a la salida de los comparadores 101 , 102 y 103;
• condensadores de 10 pF (501 , 504 y 507), 100 nF (502, 505 y 508) y 100 pF (503, 506 y 509) para filtrar la alimentación;
• cinco conectores SMA para las tres señales de entrada (INPUT 1 , INPUT 2 e INPUT 3), y las dos señales de la salida diferencial (Out + y Out -);
• tres conectores dobles de baja frecuencia para alimentaciones (+3,3V, +2,5V, GND) y señales de configuración (CONTROL, V_THRESHOLD);
• una placa de circuito impreso sobre la que se conectan los componentes.
Esta realización de la invención funciona del siguiente modo. Las señales pueden entrar o no por cualquiera de los tres conectores SMA de entrada hasta una entrada positiva de uno de los tres comparadores ADCMP604 (101 , 102 y 103). Estos comparadores tienen en su entrada negativa un umbral de tensión fijo introducido por uno de los conectores de baja frecuencia (V_THRESHOLD). Si la entrada supera este umbral, entonces a la salida generan una señal LVDS positiva (salida positiva a 1 ,4 V y salida negativa a 1 V) mientras que si no supera el umbral, la salida será una señal LVDS negativa (salida positiva a 1 V y negativa a 1 ,4 V).
De esta forma, los tres comparadores 101 , 102 y 103 generan las señales LVDS que llegan a las entradas de la puerta OR. Se decidió generar las señales de este modo porque los equipos de medida disponibles no permitían generar a la vez tres señales LVDS. Es importante destacar también, que entre las salidas positiva y negativa de cada uno de estos tres comparadores es necesario colocar una resistencia de 100 Ω (401 , 402 y 403) para adaptar impedancias y conseguir el adecuado funcionamiento del comparador (C).
A continuación las señales LVDS generadas llegan a la puerta OR: las tres positivas a tres ánodos, de los dos diodos del primer chip (201 ) y a uno de los dos del segundo chip (202), y las tres negativas a tres cátodos: a los dos diodos del tercer chip (203) y del que queda libre en el segundo chip (202).
Los cátodos de los diodos con señales positivas están conectados a la entrada positiva del comparador de la puerta OR (C) y los ánodos de los diodos con señales negativas a la entrada negativa del comparador. Finalmente, a la salida de este comparador (C) se obtiene la función OR lógica de las entradas, en estándar LVDS.
La realización de la puerta OR construida se testeó con un generador de pulsos Agilent 81 1 10A (41), una fuente de alimentación TTi EX752M (43) que alimenta los comparadores (C, 101 , 102 y 103) con + 3,3 V y proporciona la señal "CONTROL", otra fuente de alimentación Promax FAC662B (44) que alimenta el switch (S) con +2,5 V y proporciona la tensión de umbral "V_THRESHOLD" y dos osciloscopios: un Agilent Infiniium 54855A que se utilizó para medir las formas de las señales y la respuesta temporal (42), y un Tektronix TDS3052B, con el que se comprobaron los niveles de continua en distintos puntos del circuito (figura 6).
El generador de pulsos (41 ) se configuró para proporcionar dos señales: una que tiene 0 V para el valor 0 lógico y que sube hasta 4 V cuando hay un 1 lógico (Input + en figura 7) y otra con los valores lógicos invertidos, es decir, 4V para el 0 lógico y 0V para el 1 (Input - en figura 6). Esta señal invertida se utilizó como referencia temporal en el osciloscopio, mientras que la original se comparó con un umbral de 2,5 V en los comparadores (101 , 102 y 103) en la placa de prueba.
El resultado de las medidas obtenidas demostró que el circuito fue capaz de realizar la función OR de las entradas con un retardo inferior a 5 ns y con capacidad para procesar pulsos, al menos, tan cortos como 1 ,5 ns ya que el generador no era capaz de generar pulsos más estrechos. Las amplitudes de salida fueron las típicas del estándar LVDS.
La única limitación encontrada fue que se produjo un cierto ensanchamiento de los pulsos de salida respecto a los de las entradas: 6,3 ns de ancho a la salida para un pulso de entrada de 2,33 ns.
Los resultados obtenidos en la realización de la puerta OR se pueden ver en la siguiente tabla:
Tabla 1
Mínimo Medio Máximo
Retardo entrada-salida 10,98 ns 1 1 ,05 ns 1 1 ,11 ns
Retardo cables 6,87 ns 6.88 ns 6,90 ns
Retardo comparación +
4,08 ns 4,17 ns 4,24 ns puerta OR
Amplitud Out + 261 mV 349 mV 352 mV Amplitud Out - 258 mV 345 mV 349 mV
Amplitud diferencial 518 mV 692 mV 700 mV
Ancho de pulso a la
salida para pulso de 1 ,63 ns 1 ,82 ns 2,10 ns 1 ,33 ns a la entrada
Ancho de pulso a la
salida para pulso de 4,32 ns 5,91 ns 6,46 ns 2,22 ns a la entrada
Ancho de pulso a la
salida para pulso de 6,14 ns 6,29 ns 6,46 ns 2,33 ns a la entrada
Aplicación industrial:
La invención es aplicable en cualquier aplicación electrónica de alta velocidad e inmunidad al ruido, en las que se requiera realizar una función lógica OR, ÑOR, AND o NAND con señales diferenciales, tales como LVDS (Low Voltage Differential Signaling), ECL (Emitter-coupled Logic), PECL (Possitive Emitter-coupled Logic) y LVPECL (Low Voltage Emitter-coupled Logic).
Esta solución propuesta está especialmente indicada en el caso de utilizar estándares diferencias donde la tensión entre el 0 y el 1 lógicos es menor que 0,7 V, como en el estándar LVDS.
Las cuatro puertas inventadas, OR, ÑOR, AND, NAND, junto con la función de negación, que puede conseguirse simplemente intercambiando la salida positiva con la negativa, constituyen una familia lógica completa.
La invención puede funcionar con señales muy rápidas, con anchos de pulsos tan pequeños como 1 ,5 ns, presentando un consumo de potencia inferior al de otras tecnologías como ECL y con una buena inmunidad al ruido. La invención puede ser utilizada directamente con componentes discretos o bien ser integrada completamente en un chip por algún fabricante, lo que facilitaría su utilización y comercialización.

Claims

Reivindicaciones:
1. Puerta lógica de n entradas caracterizado porque comprende al menos un comparador (C) y 2n diodos Schottky de tipo "Zero Bias" (1 , 2 n, n+1 , n+2, .... y 2n) y porque realiza las funciones lógicas en estándares que utilizan señales diferenciales.
2. Puerta lógica de n entradas según reivindicación 1 caracterizada porque el estándar diferencial utilizado es el LVDS.
3. Puerta lógica de n entradas según reivindicación 1 caracterizada porque las entradas positivas (input 1+, input 2+, input n+) entran por el ánodo de cada uno de los diodos 1 , 2, ... y n, que tienen todos sus cátodos conectados a la entrada positiva del comparador (C), y las entradas negativas (input 1-, input 2-, input n-) entran por el cátodo de los diodos n+1 , n+2, y 2n, que a su vez tienen todos sus ánodos cortocircuitados y unidos a la entrada negativa del comparador (C).
4. Puerta lógica de n entradas según reivindicaciones 1 , 2 y 3 caracterizada porque cuando todas las entradas tienen ceros lógicos, en estándar LVDS, hay una tensión de 1 V en todas las entradas positivas (input 1+, input 2+, input n+) y una tensión de 1 ,4 V en las entradas negativas (input 1-, input 2-, input n-) de los diodos, la señal pasa por ellos sin que apenas haya caída de tensión en su interior y el comparador (C) reconoce 1 V en su entrada positiva y 1 ,4 V en la negativa y produce como señal de salida un 0 lógico, generando la función lógica OR; y porque cuando al menos una de las entradas tiene un 1 lógico, en estándar LVDS, el comparador (C) reconoce 1 V en su entrada positiva y 1 ,4 V en la negativa y produce como señal de salida un 0 lógico, generando la función lógica OR.
5. Puerta lógica de n entradas según reivindicaciones 1 , 2, 3 y 4 caracterizada porque cuando se intercambian las salidas positiva y negativa del comparador (C) se genera la función lógica ÑOR.
6. Puerta lógica de n entradas según reivindicación 1 caracterizada porque las entradas positivas (input 1 +, input 2+, input n+) entran por el cátodo de cada uno de los diodos 1 , 2, ... y n, que tienen todos sus ánodos conectados a la entrada positiva del comparador (C), y las entradas negativas (input 1-, input 2-, input n-) entran por el ánodo de los diodos n+1 , n+2, y 2n, que a su vez tienen todos sus cátodos cortocircuitados y unidos a la entrada negativa del comparador (C).
7. Puerta lógica de n entradas según reivindicaciones 1 , 2 y 6 caracterizada porque cuando todas las entradas tienen unos lógicos, en estándar LVDS, hay una tensión de 1 ,4 V en todas las entradas positivas (input 1 +, input 2+, input n+) y una tensión de 1 V en las entradas negativas (input 1 -, input 2-, input n-) de los diodos, la señal pasa por ellos sin que apenas haya caída de tensión en su interior y el comparador (C) reconoce 1 ,4
V en su entrada positiva y 1 V en la negativa y produce como señal de salida un 1 lógico, generando la función lógica AND. y porque cuando al menos una de las entradas tiene un cero lógico, en estándar LVDS, el comparador (C) reconoce 1 V en su entrada positiva y 1 ,4
V en la negativa y produce como señal de salida un 0 lógico, generando la función lógica AND.
8. Puerta lógica de n entradas según reivindicaciones 1 , 2, 6 y 7 caracterizada porque cuando se intercambian las salidas positiva y negativa del comparador (C) se genera la función lógica NAND.
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