ES2392085A1

ES2392085A1 - Puerta lógica diferencial de n entradas.

Info

Publication number: ES2392085A1
Application number: ES201100287A
Authority: ES
Inventors: Luis Ángel TEJEDOR ÁLVAREZ
Original assignee: Universidad Complutense de Madrid
Current assignee: Universidad Complutense de Madrid
Priority date: 2011-03-14
Filing date: 2011-03-14
Publication date: 2012-12-04
Anticipated expiration: 2031-03-14
Also published as: WO2012123604A1; ES2392085B1

Abstract

Puerta lógica diferencial de n entradas.La presente invención permite realizar las funciones lógicas OR/NOR, AND/NAND con estándares con diferencias de tensión entre los estados lógicos "0" y "1" inferiores a 0,7 V, tales como LVDS. Esto es útil en aplicaciones en las que se requiere una alta velocidad de transmisión y una buena inmunidad al ruido.La invención se basa en una serie de circuitos electrónicos en los que se hace uso de 2n diodos Schottky del tipo Zero Bias y comparadores, en los que según el tipo de conexión entre ellos se consigue realizar un tipo de entrada lógica u otra.

Description

Puerta lógica diferencial de n entradas.

Resumen:

Puerta lógica diferencial de n entradas.

La presente invención permite realizar las funciones lógicas OR/NOR, ANO/NANO con estándares con diferencias de tensión entre los estados lógicos "O" y "1" inferiores a 0,7 V, tales como LVOS. Esto es útil en aplicaciones en las que se requiere una alta velocidad de transmisión y una buena inmunidad al ruido.

La invención se basa en una serie de circuitos electrónicos en los que se hace uso de 2n diodos Schottky del tipo Zero Bias y comparadores, en los que según el tipo de conexión entre ellos se consigue realizar un tipo de entrada lógica u otra.

Sector de la Técnica:

Sector industrial de fabricación de semiconductores y componentes microelectrónicos.

Estado de la Técnica:

Actualmente los estándares lógicos rápidos diferenciales y con offset de continua, como L VDS (Low Voltage Differential Signalling) o ECL (Emittercoupled Logic), se utilizan con éxito en aplicaciones que requieren una alta velocidad de transmisión de información por canales ruidosos o bien una alta velocidad de proceso de dicha información.

Mientras que en el caso de las familias lógicas ECL, PECL (Positive Emittercoupled Logic) y L VPECL (Low Voltage Emitter-coupled Logic) existe una pequeña gama de componentes comerciales para realizar la transmisión, recepción y procesado digital de los datos, por ejemplo del fabricante ON Semiconductor (www.onsemi.com). en LVOS existen componentes para transmitir, recibir o regenerar la señal, pero no para realizar operaciones lógicas con ella. Esto es un problema si la aplicación en cuestión requiere un consumo de potencia bajo, que se puede conseguir con L VOS pero no con las otras familias.

Sin recurrir a componentes electrónicos que contengan la función lógica integrada, se han realizado algunos montajes que realizan funciones lógicas mediante transistores y diodos Schottky, como en la patente US3914620. Esto es útil para el estándar ECL, pero no cuando la diferencia de tensión entre los niveles lógicos es menor que la típica caída de tensión de un diodo en directa, de unos 0,7 V para un diodo de silicio convencional, o de 0,5 V para un Schottky, con cierta variación de estos niveles según fabricantes y modelos.

Hasta ahora, la solución habitualmente adoptada cuando se necesitaba realizar una operación lógica con señales L VDS consistía en convertir la señal a otro estándar, típicamente de la familia ECL ya que las tradicionales TTL o CMOS no son capaces de conseguir las mismas velocidades; realizar la operación lógica y volver a convertir la señal al estándar L VDS. Este tipo de soluciones, aunque son capaces de realizar la función deseada, presentan varios problemas: necesitan componentes especiales para realizar la conversión, son caras, consumen más debido a que las tecnologías ECL mantienen un nivel de continua a la salida del orden de 3V mientras que en LVSO ese nivel es de 1V, y son propensas a errores.

Este problema planteado se resuelve con la invención propuesta ya que ésta consiste en una serie de circuitos capaces de realizar las funciones lógicas OR/NOR o ANO/NANO en estándar LVOS u otros que también utilicen señales diferenciales. En concreto, en estándar L VDS no existe ninguna otra alternativa conocida.

Explicación de la Invención:

La invención se basa en una serie de circuitos electrónicos capaces de realizar las funciones lógicas OR/NOR o ANO/NANO en estándar L VDS u otros que también utilicen señales diferenciales. En general la invención puede funcionar con cualquier estándar diferencial, aunque resulta especialmente interesante para aquellos en los que la diferencia de tensión entre la señal "O" y la "1" es inferior a la caída de tensión en un diodo polarizado en directa (del orden de 0,7 V). En concreto en estándar LVDS no existe ninguna otra alternativa conocida.

En el caso de la puerta OR la invención consta de un comparador (C) y 2n diodos Schottky de tipo "lero Bias" (1, 2, ... , n, n+1, n+2, ... , y 2n) en una configuración como la que se muestra en la figura1. Las entradas positivas (input 1 +, input 2+, input n+) entran por el ánodo de cada uno de los diodos 1, 2, ... y n, que tienen todos sus cátodos conectados a la entrada positiva del comparador (C). Por el contrario, las entradas negativas (input 1-, input 2-, input n-) entran por el cátodo de los diodos n+1, n+2, ... , y 2n, que a su vez tienen todos sus ánodos cortocircuitados y unidos a la entrada negativa del comparador (C).

El modo de funcionamiento es el siguiente: si todas las entradas tienen ceros lógicos, en estándar LVDS habrá 1 V en todas las entradas positivas (input 1+, input 2+, input n+) y 1,4 Ven las negativas (input 1-, input 2-, input n-). Al utilizar diodos Schottky tipo "lero Bias" se consigue que apenas haya caída de tensión en ellos y que, por lo tanto, el comparador (C) vea 1 V en su entrada positiva y 1,4 V en la negativa. El comparador producirá como señal de salida un O lógico.

Por el contrario, si al menos una de las entradas diferenciales tiene un 1 lógico, en la entrada positiva del comparador habrá 1,4 V Y en la negativa 1 V, con lo cual habrá un 1 lógico a la salida del comparador (C). De este modo se consigue realizar la función lógica OR.

La característica principal del diseño propuesto es su capacidad para trabajar con estándares que tienen una diferencia de tensión entre las señales de Oy 1 lógicos inferior a 0,7 V. Ello es posible gracias a que los diodos Schottky tipo "lero Bias" tienen una caída de tensión entre ánodo y cátodo muy pequeña (idealmente de O V), de modo que la tensión cuando hay un 1 lógico siempre es mayor que cuando hay un O. Con diodos convencionales de silicio, la diferencia de tensión entre cátodo y ánodo sería de aproximadamente 0,7 V, lo que haría inviable el circuito. Además, el hecho de que los diodos utilizados en la invención sean Schottky, permite que la puerta lógica pueda trabajar con señales muy rápidas, con pulsos al menos tan cortos como 1,5 ns.

En cualquier otro estándar que también utilice señales diferenciales los niveles de tensión serán distintos, pera mientras las entradas positivas tengan una tensión mayor en estado "1" que en "O" y las negativas una tensión mayor en "O" que en "1 ", la invención funcionará.

Si en su lugar se desease realizar la función NOR, bastaría con intercambiar las salidas positiva y negativa del comparador (C) en el circuito anteriormente descrito (figura 2).

La función ANO también puede realizarse con el mismo circuito (figura 3), sin más que cambiar la forma de conexión de los diodos. En esta ocasión, se conectan las entradas positivas (input 1 +, input 2+, input n+) al cátodo de cada uno de los diodos 1, 2, ... y n, cuyos ánodos están conectados a su vez con la entrada positiva del comparador (C) y conectando las entradas negativas (input 1-, input 2-, input n-) al ánodo de los diodos n+1, n+2, ... , y 2n, que tienen sus cátodos cortocircuitados y unidos la entrada negativa del comparador (C).

En este caso de la puerta ANO el modo de funcionamiento es el siguiente: si todas las entradas tienen 1 lógicos, en estándar L VDS habrá 1,4 V en todas las entradas positivas (input 1 +, input 2+, input n+) y 1 V en las negativas (input 1-, input 2-, input n-). Al utilizar diodos Schottky tipo "Zera Bias" se consigue que apenas haya caída de tensión en ellos y que, por lo tanto, el comparador (C) vea 1,4 V en su entrada positiva y 1 V en la negativa. El comparador producirá como señal de salida un 1 lógico.

Por el contrario, si al menos una de las entradas tiene un O lógico, en la entrada positiva del comparador habrá 1 V Y en la negativa 1,4 V, con lo cual

habrá un O lógico a la salida del comparador (e). Así se consigue realizar la

función lógica ANO. Análogamente al caso de la puerta OR, la puerta NANO puede obtenerse sin más que invertir las salidas del comparador (e) (figura 4) en este segundo

5 circuito descrito. Explicación de los dibujos: Figura 1: Esquema de puerta OR de n entradas. Figura 2: Esquema de puerta NOR de n entradas. Figura 3: Esquema de puerta ANO de n entradas.

10 Figura 4: Esquema de puerta NANO de n entradas. Figura 5: Esquema eléctrico de la placa de prueba de la puerta OR. Figura 6: Esquema del banco de prueba. Modo de realización de la invención: Se ha construido una realización de puerta OR de 3 entradas con resultados

15 satisfactorios (figura 5). Para ello se han utilizado:

•: cuatro comparadores LVOS AOeMP604 del fabricante Analog Oevices Inc. (e, 101, 102 Y 103);

•: tres chips HSMS2855 de Avago Technologies (201,202 Y 203), cada uno de los cuales contiene dos diodos Schottky tipo Zero Bias;

20 • un switch AOG901 de Analog Oevices (S), configurado para permitir el paso de la señal INPUT 1 a través de él;

• tres resistencias de 50 n para adaptar impedancias a la entrada (301, 302 Y 303);

• tres resistencias de 100 n (401, 402 Y 403) para adaptar impedancias a la 25 salida de los comparadores 101, 102 Y 103;

•: condensadores de 1 O ~F (501, 504 Y 507), 100 nF (502, 505 Y 508) Y 100 pF (503, 506 Y 509) para filtrar la alimentación;

•: cinco conectores SMA para las tres señales de entrada (INPUT 1, INPUT 2 e INPUT 3), Y las dos señales de la salida diferencial (Out + y Out -);

•: tres conectores dobles de baja frecuencia para alimentaciones (+3,3V, +2,5V, GND) y señales de configuración (CONTROL, V _ THRESHOLD);

•: una placa de circuito impreso sobre la que se conectan los componentes.

Esta realización de la invención funciona del siguiente modo. Las señales pueden entrar o no por cualquiera de los tres conectores SMA de entrada hasta una entrada positiva de uno de los tres comparadores ADCMP604 (101, 102 Y 103). Estos comparadores tienen en su entrada negativa un umbral de tensión fijo introducido por uno de los conectores de baja frecuencia (V _ THRESHOLD). Si la entrada supera este umbral, entonces a la salida generan una señal L VDS positiva (salida positiva a 1,4 V Y salida negativa a 1 V) mientras que si no supera el umbral, la salida será una señal LVDS negativa (salida positiva a 1Vy negativa a 1,4 V).

De esta forma, los tres comparadores 101, 102 Y 103 generan las señales LVDS que llegan a las entradas de la puerta OR. Se decidió generar las señales de este modo porque los equipos de medida disponibles no permitían generar a la vez tres señales L VDS. Es importante destacar también, que entre las salidas positiva y negativa de cada uno de estos tres comparadores es necesario colocar una resistencia de 100 n (401, 402 Y 403) para adaptar impedancias y conseguir el adecuado funcionamiento del comparador (C).

A continuación las señales L VDS generadas llegan a la puerta OR: las tres positivas a tres ánodos, de los dos diodos del primer chip (201) ya uno de los dos del segundo chip (202), y las tres negativas a tres cátodos: a los dos diodos del tercer chip (203) y del que queda libre en el segundo chip (202).

Los cátodos de los diodos con señales positivas están conectados a la entrada positiva del comparador de la puerta OR (C) y los ánodos de los diodos con señales negativas a la entrada negativa del comparador. Finalmente, a la salida de este comparador (C) se obtiene la función OR lógica de las entradas, en estándar L VDS.

La realización de la puerta OR construida se testeó con un generador de pulsos Agilent 81110A (41), una fuente de alimentación TTi EX752M (43) que alimenta los comparadores (C, 101, 102 Y 103) con + 3,3 V Y proporciona la señal "CONTROL", otra fuente de alimentación Promax FAC662B (44) que alimenta el switch (S) con +2,5 V Y proporciona la tensión de umbral "V _ THRESHOLD" y dos osciloscopios: un Agilent Infiniium 54855A que se utilizó para medir las formas de las señales y la respuesta temporal (42), y un Tektronix TDS3052B, con el que se comprobaron los niveles de continua en distintos puntos del circuito (figura 6).

El generador de pulsos (41) se configuró para proporcionar dos señales: una que tiene O V para el valor O lógico y que sube hasta 4 V cuando hay un 1 lógico (Input + en figura 7) y otra con los valores lógicos invertidos, es decir, 4V para el O lógico y OV para el 1 (Input -en figura 6). Esta señal invertida se utilizó como referencia temporal en el osciloscopio, mientras que la original se comparó con un umbral de 2,5 Ven los comparadores (101, 102 Y 103) en la placa de prueba.

El resultado de las medidas obtenidas demostró que el circuito fue capaz de realizar la función OR de las entradas con un retardo inferior a 5 ns y con capacidad para procesar pulsos, al menos, tan cortos como 1,5 ns ya que el generador no era capaz de generar pulsos más estrechos. Las amplitudes de salida fueron las típicas del estándar LVDS.

La única limitación encontrada fue que se produjo un cierto ensanchamiento de los pulsos de salida respecto a los de las entradas: 6,3 ns de ancho a la salida para un pulso de entrada de 2,33 ns.

Los resultados obtenidos en la realización de la puerta OR se pueden ver en la siguiente tabla:

Tabla 1

Mínimo: Medio Máximo

Retardo entrada-salida: 10,98 ns 11,05 ns 11,11 ns

Retardo cables: 6,87 ns 6.88 ns 6,90 ns

Retardo comparación + puerta OR: 4,08 ns 4,17 ns 4,24 ns

Amplitud Out +: 261 mV 349 mV 352mV

Amplitud Out: 258 mV 345 mV 349mV

Amplitud diferencial: 518 mV 692 mV 700mV

Ancho de pulso a la salida para pulso de 1,33 ns a la entrada: 1,63 ns 1,82 ns 2,10 ns

Ancho de pulso a la salida para pulso de 2,22 ns a la entrada: 4,32 ns 5,91 ns 6,46 ns

Ancho de pulso a la salida para pulso de 2,33 ns a la entrada: 6,14 ns 6,29 ns 6,46 ns

Aplicación industrial:

La invención es aplicable en cualquier aplicación electrónica de alta velocidad e inmunidad al ruido, en las que se requiera realizar una función lógica OR, NOR, ANO o NANO con señales diferenciales, tales como LVOS (Low Voltage Differential Signaling), ECL (Emitter-coupled Logic), PECL (Possitive Emifter-coupled Logic) y LVPECL (Low Voltage Emifter-coupled Logic).

Esta solución propuesta está especialmente indicada en el caso de utilizar estándares diferencias donde la tensión entre el O y el 1 lógicos es menor que 0,7 V, como en el estándar L VOS.

Las cuatro puertas inventadas, OR, NOR, ANO, NANO, junto con la función 5 de negación, que puede conseguirse simplemente intercambiando la salida positiva con la negativa, constituyen una familia lógica completa.

La invención puede funcionar con señales muy rápidas, con anchos de pulsos tan pequeños como 1,5 ns, presentando un consumo de potencia inferior al de otras tecnologías como ECL y con una buena inmunidad al ruido.

10 La invención puede ser utilizada directamente con componentes discretos o bien ser integrada completamente en un chip por algún fabricante, lo que facilitaría su utilización y comercialización.

Claims

Reivindicaciones

1. Puerta lógica de n entradas caracterizado porque comprende al menos un comparador (C) y 2n diodos Schottky de tipo "lero Bias" (1, 2, ... , n, n+1, n+2, ... , y 2n)

Y porque realiza las funciones lógicas en estándares que utilizan señales diferenciales.
2.

Puerta lógica de n entradas según reivindicación 1 caracterizada porque el estándar diferencial utilizado es el L VDS.
3.

Puerta lógica de n entradas según reivindicación 1 caracterizada porque las entradas positivas (input 1 +, input 2+, input n+) entran por el ánodo de cada uno de los diodos 1, 2, ... Y n, que tienen todos sus cátodos conectados a la entrada positiva del comparador (C), y las entradas negativas (input 1-, input 2-, input n-) entran por el cátodo de los diodos n+1, n+2, ... , y 2n, que a su vez tienen todos sus ánodos cortocircuitados y unidos a la entrada negativa del comparador (C).
4.

Puerta lógica de n entradas según reivindicaciones 1, 2 Y 3 caracterizada porque cuando todas las entradas tienen ceros lógicos, en estándar L VDS, hay una tensión de 1 Ven todas las entradas positivas (input 1+, input 2+, input n+) y una tensión de 1,4 V en las entradas negativas (input 1-, input 2-, input n-) de los diodos, la señal pasa por ellos sin que apenas haya caída de tensión en su interior y el comparador (C) reconoce 1 V en su entrada positiva y 1,4 V en la negativa y produce como señal de salida un O lógico, generando la función lógica OR;

y porque cuando al menos una de las entradas tiene un 1 lógico, en estándar LVDS, el comparador (C) reconoce 1 Ven su entrada positiva y 1,4 Ven la negativa y produce como señal de salida un O lógico, generando la función lógica OR.
5.

Puerta lógica de n entradas según reivindicaciones 1, 2, 3 Y 4 caracterizada porque cuando se intercambian las salidas positiva y negativa del comparador (C) se genera la función lógica NOR.
6.

Puerta lógica de n entradas según reivindicación 1 caracterizada porque las entradas positivas (input 1 +, input 2+, input n+) entran por el cátodo de cada uno de los diodos 1, 2, ... Y n, que tienen todos sus ánodos conectados a la entrada positiva del comparador (C), y las entradas negativas (input 1-, input 2-, input n-) entran por el ánodo de los diodos n+1, n+2, ... , y 2n, que a su vez tienen todos sus cátodos cortocircuitados y unidos a la entrada negativa del comparador (C).
7.

Puerta lógica de n entradas según reivindicaciones 1, 2 Y 6 caracterizada porque cuando todas las entradas tienen unos lógicos, en estándar L VOS, hay una tensión de 1,4 V en todas las entradas positivas (input 1 +, input 2+, input n+) y una tensión de 1 V en las entradas negativas (input 1-, input 2-, input n-) de los diodos, la señal pasa por ellos sin que apenas haya caída de tensión en su interior y el comparador (C) reconoce 1,4 V en su entrada positiva y 1 V en la negativa y produce como señal de salida un 1 lógico, generando la función lógica ANO.

y porque cuando al menos una de las entradas tiene un cero lógico, en estándar LVOS, el comparador (C) reconoce 1 V en su entrada positiva y 1,4 V en la negativa y produce como señal de salida un O lógico, generando la función lógica ANO.
8. Puerta lógica de n entradas según reivindicaciones 1, 2, 6 Y 7 caracterizada porque cuando se intercambian las salidas positiva y negativa del comparador (C) se genera la función lógica NANO.