WO2012108117A1 - 積層コンデンサ - Google Patents

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WO2012108117A1
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multilayer
capacitance
internal electrode
resistance layer
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貴博 東
崇 市村
功 山長
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Murata Manufacturing Co Ltd
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Murata Manufacturing Co Ltd
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    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
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    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
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    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/40—Structural combinations of fixed capacitors with other electric elements, the structure mainly consisting of a capacitor, e.g. RC combinations

Definitions

  • the present invention relates to a multilayer capacitor.
  • a decoupling capacitor is inserted between the power supply and ground in order to absorb load fluctuations during IC and LSI operation and to eliminate noise.
  • the power source impedance is preferably as low as possible, and therefore the impedance of the decoupling capacitor is preferably low.
  • an actual capacitor has an equivalent series inductance (ESL (Equivalent Series Inductance)) and an equivalent series resistance (ESR (Equivalent Series Resistance)) in addition to a capacitance component (ESC (Equivalent Series Capacitance)).
  • ESL Equivalent Series Inductance
  • ESR Equivalent Series Resistance
  • ESC Equivalent Series Capacitance
  • Anti-resonance due to the ESL of the coupling capacitor occurs.
  • the power source impedance decreases as the frequency increases on the low frequency side with respect to the resonance frequency, but tends to increase as the frequency increases on the high frequency side. That is, the power source impedance exhibits a valley-type characteristic near the resonance frequency.
  • the power source impedance increases as the frequency increases on the low frequency side with the anti-resonance frequency as a boundary, but decreases as the frequency increases on the high frequency side. That is, it exhibits a mountain-shaped characteristic near the antiresonance frequency.
  • the impedance is minimized and kept low at the resonance frequency, the voltage fluctuation becomes small.
  • the impedance becomes maximum and becomes high, so that the voltage fluctuation becomes large.
  • Patent Document 1 discloses a multilayer chip capacitor having two capacitor portions formed in a single capacitor body and having a high equivalent series resistance (ESR) and a low equivalent series inductance (ESL).
  • ESR equivalent series resistance
  • ESL low equivalent series inductance
  • This multilayer chip capacitor has a capacitor body having a first capacitor portion and a second capacitor portion arranged along the stacking direction, and four external electrodes formed on the outside of the capacitor body.
  • the multilayer chip capacitor is formed so that the ESL of the first capacitor unit is smaller than the ESL of the second capacitor unit, and the ESR of the first capacitor unit is larger than the ESR of the second capacitor unit. ing.
  • the first capacitor portion and the second capacitor portion are connected in parallel to each other through the connecting conductor line.
  • the ESR of the second capacitor portion is substantially increased and the difference between the two capacitor portions is substantially reduced. Thereby, a constant impedance characteristic is realized in a wide frequency band.
  • the present invention has been made to solve the above problems, and an object of the present invention is to provide a multilayer capacitor capable of lowering the power supply impedance at the anti-resonance frequency while keeping the power supply impedance at the resonance frequency low.
  • the multilayer capacitor in accordance with the present invention includes a multilayer body in which a plurality of dielectric layers and a plurality of internal electrodes configured to include internal electrodes having different lead widths are alternately stacked, and at least one of the multilayer bodies A resistance layer formed so as to cover the narrower lead portion of the lead portions with different widths drawn to the side surface and the opposite side surfaces of the laminate in the longitudinal direction are covered on the side surface in the longitudinal direction.
  • a pair of external electrodes, and at least one of the pair of external electrodes is connected to the internal electrode with the narrower width of the lead portion through a resistance layer, and the width of the lead portion is It is characterized in that a part or all of the wider internal electrode is directly connected.
  • the internal electrode having a narrow lead portion is connected to the external electrode through the resistance layer. Therefore, the capacitor portion formed by the internal electrode has an ESR (equivalent series resistance). ) Becomes higher.
  • the capacitor portion formed by the internal electrode has a low ESR. For this reason, when the multilayer capacitor is mounted, the current flowing from the power source to the ground is the capacitor portion with the smaller ESR (hereinafter referred to as “low ESR capacitor portion”) at frequencies other than the vicinity of the anti-resonance frequency (including the resonance frequency).
  • high ESR capacitor portion a capacitor portion with higher ESR (hereinafter also referred to as “high ESR capacitor portion”) at a frequency near the anti-resonance frequency. Therefore, it is possible to reduce the impedance at the anti-resonance frequency while keeping the impedance at the resonance frequency low.
  • the capacitance of the capacitor formed by the narrower internal electrode connected to the external electrode via the resistance layer is equal to the power plane-ground of the substrate to be mounted. It is preferable that the capacitance is set to be substantially the same as the capacitance between the planes.
  • the capacitance of the high ESR capacitor is set to be substantially the same as the capacitance between the power supply plane and the ground plane of the board, so that the impedance near the anti-resonance frequency is more effectively reduced. It becomes possible to do.
  • the board includes an interposer and the like in addition to the printed board.
  • the internal electrode having the narrower lead portion is disposed at the lower end in the stacking direction of the multilayer body.
  • the high ESR capacitor portion is formed at the lower end in the stacking direction, the distance between the mounting surface of the substrate and the high ESR capacitor portion is shortened when the multilayer capacitor is mounted on the substrate. Therefore, ESL can be reduced.
  • internal electrodes having a narrower lead portion are disposed at both ends in the stacking direction of the multilayer body.
  • the multilayer capacitor can be provided with symmetry in the vertical direction. Therefore, it is not necessary to distinguish the vertical direction when mounting the multilayer capacitor on a substrate or the like.
  • the width of the resistance layer is wider than the width of the narrower lead portion, and is narrower than the width of the wider lead portion, and the resistor layer is a multilayer body. It is preferable that it is formed from the upper end to the lower end along the laminating direction.
  • the resistance layer can be easily formed, the manufacturing efficiency of the multilayer capacitor can be improved.
  • FIG. 1 is a perspective view of a multilayer capacitor according to an embodiment.
  • FIG. 2 is a perspective view of a multilayer body constituting the multilayer capacitor as viewed from the direction of a white arrow in FIG. 1.
  • FIG. 3 is a sectional view taken along line III-III in FIG. It is an exploded plan view of the multilayer body of the multilayer capacitor according to the embodiment. It is a perspective view which shows the resistance layer formed in the side surface of a laminated body. It is a graph which shows the insertion loss characteristic of the multilayer capacitor which concerns on embodiment. It is a perspective view which shows the other resistance layer formed in the side surface of a laminated body.
  • FIG. 1 is a perspective view showing the appearance of the multilayer capacitor 1.
  • 2 is a perspective view of the multilayer body 10 constituting the multilayer capacitor 1 as seen from the direction of the white arrow in FIG. 1
  • FIG. 3 is a cross-sectional view taken along the line III-III in FIG. is there.
  • FIG. 4 is an exploded plan view of the multilayer body 10 of the multilayer capacitor 1.
  • FIG. 5 is a perspective view showing the resistance layer 40 formed on the side surface 12 of the multilayer body 10.
  • the multilayer capacitor 1 includes a rectangular parallelepiped multilayer body 10 and a pair of external electrodes 50 and 51 formed on side surfaces 12 and 13 extending in the longitudinal direction of the multilayer body 10.
  • the multilayer capacitor 1 is an LW inversion type multilayer ceramic capacitor in which the external electrodes 50 and 51 are arranged in the longitudinal direction so that the current path of the internal electrodes is thickened and shortened to reduce ESL.
  • the multilayer body 10 is configured by alternately laminating a plurality of dielectric layers 11 formed in a rectangular shape and a plurality of internal electrodes 21, 31, and 32.
  • the dielectric layer 11 is made of, for example, a dielectric ceramic mainly composed of BaTiO 3 , CaTiO 3 , SrTiO 3 , CaZrO 3 or the like. Note that subcomponents such as a Mn compound, Fe compound, Cr compound, Co compound, and Ni compound may be added to these main components.
  • the plurality of internal electrodes 21, 31, and 32 have an internal electrode 21 in which the width of the lead portion 21 a (length along the longitudinal direction of the multilayer body 10) is narrow, and the width of the lead portions 31 a and 32 a is smaller than the internal electrode 21. Wide internal electrodes 31 and 32 are included.
  • the internal electrodes 21 having a narrow width of the lead portion 21 a are disposed at both ends (that is, the upper and lower portions) in the stacking direction (thickness direction) of the stacked body 10.
  • An internal electrode 31 and an internal electrode 32 are disposed at the center of the stacked body 10 in the stacking direction.
  • the internal electrode 21, the internal electrode 31, and the internal electrode 32 are formed in a rectangular thin film as shown in FIG.
  • the internal electrodes 21 or the internal electrodes 32 and the internal electrodes 31 are alternately stacked so as to face each other with the dielectric layer 11 in between.
  • Each of the internal electrodes 21, 31, 32 is made of, for example, Ni, Cu, Ag, Pd, an Ag—Pd alloy, Au, or the like.
  • the width of the internal electrode 21 is the same as the width of the lead portion 21a, but the width of the internal electrode 21 is, for example, the width of the lead portion 21a according to the desired capacitance. You may form larger.
  • the internal electrode 21 and the internal electrode 32 are drawn out to one side surface 12 of the multilayer body 10, and the internal electrode 31 is drawn out to the other side surface 13 of the multilayer body 10.
  • One side surface 12 in the longitudinal direction of the laminate 10 covers the lead portion 21a of the internal electrode 21 drawn out to the side surface 12 and covers a part of the lead portion 32a of the internal electrode 32.
  • a resistance layer 40 is formed. More specifically, as shown in FIG. 5, the resistance layer 40 has a width D2 that is wider than the width D1 of the lead portion 21a of the internal electrode 21 and narrower than the width D3 of the lead portion 32a of the internal electrode 32. And is formed from the upper end to the lower end along the stacking direction of the stacked body 10. Note that a resistance layer is not formed on the other side surface 13 of the stacked body 10.
  • the resistance layer 40 is formed by baking a resistance paste containing a resistance component.
  • a resistance component for example, composite oxides such as In—Sn composite oxide (ITO), La—Cu composite oxide, Sr—Fe composite oxide, and Ca—Sr—Ru composite oxide are used.
  • glass such as B—Si glass or B—Si—Zn glass is added to the resistance layer 40.
  • specific resistance or the like may be adjusted by adding a metal such as Ni, Cu, Mo, Cr, or Nb or a metal oxide such as Al 2 O 3, TiO 2, ZrO 2, or ZnO 2 to the resistance layer 40.
  • a pair of external electrodes 50 and 51 are formed on both side surfaces 12 and 13 in the longitudinal direction of the laminate 10 so as to cover the entire surfaces of the both side surfaces 12 and 13. That is, the pair of external electrodes 50 and external electrodes 51 are formed on the side surfaces 12 and 13 of the multilayer body 10 so as to face each other with the multilayer body 10 interposed therebetween.
  • the external electrode 50 is connected to the lead portion 21 a of the internal electrode 21 through the resistance layer 40.
  • the external electrode 50 is connected to the central portion of the lead portion 32 a of the internal electrode 32 through the resistance layer 40 and directly connected to both end portions of the lead portion 32 a of the internal electrode 32.
  • the external electrode 51 is directly connected to the entire lead portion 31 a of the internal electrode 31.
  • the external electrodes 50 and 51 are preferably composed of a plurality of plating layers.
  • the external electrodes 50 and 51 are formed so as to go from the side surfaces 12 and 13 in the longitudinal direction to the side surfaces in the short direction perpendicular to the side surfaces 12 and 13 and the upper and lower main surfaces.
  • the capacitor unit 20 formed by the internal electrode 21 and the internal electrode 31 facing the internal electrode 21 is connected to the external electrode 50 via the resistance layer 40.
  • a resistance component is inserted in series with the capacitor unit 20, and the value of ESR increases.
  • the capacitor unit 20 is referred to as a high ESR capacitor unit 20.
  • the capacitor portion 30 formed by the internal electrode 31 and the internal electrode 32 is directly connected to the external electrode 50 at both ends of the lead portion 32a of the internal electrode 32, the value of ESR is a high ESR capacitor. It becomes smaller than the part 20.
  • the capacitor unit 30 is referred to as a low ESR capacitor unit 30.
  • the internal electrodes 21 are disposed at both ends in the stacking direction of the stacked body 10. Therefore, in the multilayer capacitor 1, the two high ESR capacitor portions 20, 20 are disposed at both ends in the stacking direction of the multilayer body 10, that is, the upper portion and the lower portion, and the low ESR capacitor portion 30 is interposed therebetween. .
  • the ESR of the high ESR capacitor unit 20 is higher than 100 m ⁇ , and is set to, for example, about 1 ⁇ to 20 ⁇ depending on the desired power supply impedance characteristic. In the present embodiment, the ESR of the high ESR capacitor unit 20 is set to 1 ⁇ .
  • the ESR value of the low ESR capacitor unit 30 is set to 100 m ⁇ or less, for example. In the present embodiment, the ESR of the low ESR capacitor unit 30 is set to 10 m ⁇ .
  • the electrostatic capacity of the high ESR capacitor unit 20 formed by the internal electrode 21 connected to the external electrode 50 through the resistance layer 40 is between the power plane and the ground plane of the multilayer board on which the multilayer capacitor 1 is mounted.
  • the capacitance is set substantially the same as the capacitance. For example, when the capacitance between the power plane and the ground plane of the multilayer board to be mounted is about 100 pF, the capacitance of the high ESR capacitor unit 20 is set to about 100 pF. Note that the capacitance of the high ESR capacitor unit 20 is adjusted by adjusting the area of the internal electrode 21 and the number of stacked layers, for example.
  • the multilayer capacitor 1 is an LW reversal type multilayer ceramic capacitor in which the vertical and horizontal directions are reversed by arranging the external electrodes 50 and 51 in the longitudinal direction, and therefore, the ESL of the high ESR capacitor unit 20, and The ESL of the low ESR capacitor unit 30 is low (low ESL). Further, according to the multilayer capacitor 1, since the ESR of the low ESR capacitor unit 30 is low, the amount of attenuation increases (impedance decreases) in the low frequency region including the resonance frequency. Further, since the resonance frequency of the low ESR capacitor unit 30 having a large capacitance is lower than the resonance frequency of the high ESR capacitor unit 20, the resonance becomes steep and a deep attenuation amount is realized.
  • the high ESR capacitor unit 20 is formed by adding resistance by the resistance layer 40 formed between the side surface 12 of the multilayer body 10 and the external electrode 50, Anti-resonance with the interplane capacitance is suppressed.
  • the capacitance of the high ESR capacitor unit 20 is set to be substantially the same as the capacitance between the planes of the multilayer board to be mounted (between the power plane and the ground plane). The impedance near the antiresonance frequency is effectively reduced.
  • the power impedance reduction effect (that is, the voltage fluctuation suppression effect and the noise reduction effect) by matching the capacitance of the high ESR capacitor unit 20 and the inter-plane capacitance of the multilayer substrate. )
  • the insertion loss of the multilayer capacitor 1 was measured.
  • the multilayer substrate on which the multilayer capacitor 1 is mounted has a power plane-ground plane capacitance of 100 pF.
  • the ESR of the high ESR capacitor unit 20 is fixed to 1 ⁇
  • the capacitance of the low ESR capacitor unit 30 is fixed to 0.1 ⁇ F
  • the capacitance of the high ESR capacitor unit 20 is set to 1 ⁇ F, 1000 pF, and 100 pF. 47 ⁇ F and 10 pF were used.
  • FIG. 6 shows the insertion loss (measurement result) when the multilayer capacitor 1 in which the capacitance of the high ESR capacitor unit 20 is changed is mounted on a multilayer substrate having an interplane capacitance of 100 pF.
  • the horizontal axis of the graph shown in FIG. 6 is frequency (MHz), and the vertical axis is insertion loss (dB).
  • the measurement result when the capacitance of the high ESR capacitor unit 20 is matched with the inter-plane capacitance of the multilayer substrate (that is, 100 pF) is indicated by a thick solid line.
  • the insertion loss when the capacitance of the high ESR capacitor 20 is 1 ⁇ F is indicated by a broken line, and the insertion loss when the capacitance is 10 pF is indicated by a one-dot chain line. Further, the insertion loss when the capacitance of the high ESR capacitor 20 is 47 pF is indicated by a thin solid line, and the insertion loss when the capacitance is 1000 pF is indicated by a two-dot chain line.
  • the high ESR capacitor unit 20 is inserted both when the capacitance (1000 pF, 1 ⁇ F) is larger than the capacitance between planes (100 pF) of the multilayer substrate (47 pF, 10 pF).
  • the loss peak (minimum value) has decreased (ie, the impedance has increased). That is, as shown by a thick solid line in FIG. 6, the insertion loss peak (minimum value) when the capacitance of the high ESR capacitor unit 20 is matched with the inter-plane capacitance of the multilayer substrate (that is, 100 pF). ) Is the largest (that is, the impedance is the lowest).
  • the capacitor unit 20 formed by the internal electrode 21 since the internal electrode 21 is connected to the external electrode 50 via the resistance layer 40, the capacitor unit 20 formed by the internal electrode 21 has a high ESR.
  • part or all of the internal electrodes 31 and 32 are directly connected to the external electrodes 50 and 51, so that the capacitor section 30 formed by the internal electrodes 31 and 32 has low ESR. Therefore, when the multilayer capacitor 1 is mounted, the current flowing from the power supply to the ground passes through the low ESR capacitor unit 30 having a small ESR value at a frequency other than the vicinity of the antiresonance frequency (including the resonance frequency).
  • the impedance of the low ESR capacitor unit 30 becomes extremely large due to the antiresonance at a frequency near the antiresonance frequency, the current passes through the high ESR capacitor unit 20 having a relatively low impedance. Therefore, it is possible to reduce the impedance at the anti-resonance frequency while keeping the impedance at the resonance frequency low.
  • the capacitance of the high ESR capacitor unit 20 is set to be substantially the same as the capacitance between the power plane and the ground plane of the multilayer substrate. It is possible to more effectively reduce the impedance.
  • the internal electrodes 21 having the narrow lead portions 21a are disposed at both ends in the stacking direction of the multilayer body 10, so that the multilayer capacitor 1 can have vertical symmetry. . Therefore, when mounting the multilayer capacitor 1 on a substrate or the like, it is not necessary to distinguish the upper and lower directions.
  • the width D2 of the resistance layer 40 is set to be wider than the width D1 of the lead portion 21a and narrower than the width D3 of the lead portion 31a, and the resistance layer 40 is stacked in the stacking direction of the stacked body 10. Is formed from the upper end to the lower end. Therefore, the resistance layer 40 can be easily formed, and the manufacturing efficiency of the multilayer capacitor 1 can be improved.
  • the present invention is not limited to the above-described embodiments, and various modifications can be made.
  • the internal electrodes 21 having the narrow lead portions 21a are disposed at both ends of the multilayer body 10 and the high ESR capacitor portions 20 are formed on the upper and lower portions of the multilayer body 10.
  • 21 may be disposed only at the lower end of the multilayer body 10 and the high ESR capacitor portion 20 may be formed only at the lower portion of the multilayer body 10. In this way, when the multilayer capacitor 1 is mounted on the multilayer substrate, the distance between the multilayer substrate and the high ESR capacitor unit 20 is shortened, so that ESL can be reduced.
  • the resistance layer 40 that is wider than the width D1 of the lead portion 21a and narrower than the width D3 of the lead portion 31a is formed from the upper end to the lower end along the stacking direction of the stacked body 10. As shown, the resistance layer 40 may be formed so as to cover only the lead portions 21 a and 21 a of the two internal electrodes 21 and 21 drawn to the side surface 12 of the multilayer body 10.
  • the internal electrode 21 having the narrow lead portion 21a is drawn to the one side surface 12 of the multilayer body 10 and the resistance layer 40 is formed only on the side surface 12.
  • a new internal electrode 21 may be provided so as to face each other, and a lead portion 21a of the new internal electrode 21 may be drawn to the other side surface 13 and a similar resistance layer 40 may be formed on the side surface 13.

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Abstract

　積層コンデンサ（１）は、複数の誘電体層（１１）と複数の内部電極（２１，３１，３２）とが交互に積層された積層体（１０）と、該積層体（１０）の一方の長手方向の側面（１２）に引き出された幅が狭い引き出し部（２１ａ）を覆うように形成された抵抗層（４０）と、積層体（１０）の長手方向の対向する側面（１２，１３）を覆うように形成された一対の外部電極（５０，５１）とを備える。外部電極（５０）は、内部電極（２１）の引き出し部（２１ａ）と抵抗層（４０）を介して接続されるとともに、内部電極（３２）の引き出し部（３２ａ）の両端部と直接的に接続されている。また、内部電極（２１）によって形成される高ＥＳＲコンデンサ部（２０）の静電容量は、実装される多層基板の電源プレーン－グランドプレーン間の静電容量と略同じに設定される。

Description

積層コンデンサ
　本発明は、積層コンデンサに関する。
　ディジタル回路では、ＩＣやＬＳＩの動作中の負荷変動を吸収したり、ノイズを除去するため、電源－グランド間にデカップリングコンデンサが挿入されている。電圧変動を抑制する観点から、電源インピーダンスは可能な限り低い方がよく、よってデカップリングコンデンサのインピーダンスも低いことが望ましい。
　ところで、現実のコンデンサには、容量成分（ＥＳＣ（Ｅｑｕｉｖａｌｅｎｔ　Ｓｅｒｉｅｓ　Ｃａｐａｃｉｔａｎｃｅ））の他、等価直列インダクタンス（ＥＳＬ（Ｅｑｕｉｖａｌｅｎｔ　Ｓｅｒｉｅｓ　Ｉｎｄｕｃｔａｎｃｅ）や等価直列抵抗（ＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ　Ｓｅｒｉｅｓ　Ｒｅｓｉｓｔａｎｃｅ））が存在する。そのため、デカップリングコンデンサが実装された多層プリント基板（以下、単に「多層基板」という）では、デカップリングコンデンサの静電容量（ＥＳＣ）と、多層基板の配線等のインダクタンス（Ｌ成分）及びデカップリングコンデンサのＥＳＬとによる共振（直列共振）、及び、多層基板の電源プレーン－グランドプレーン間の静電容量と、多層基板の配線等のインダクタンス（Ｌ成分）及びデカップリングコンデンサのＥＳＬとによる反共振（並列共振）が起きる。
　よって、電源インピーダンスは、共振周波数を境にして、低周波側では、周波数が高くなるに従って低くなるが、高周波側では、周波数が高くなるほど高くなる傾向を示す。すなわち、電源インピーダンスは、共振周波数付近で谷型の特性を示す。一方、電源インピーダンスは、反共振周波数を境にして、低周波側では周波数が高くなるに従って高くなるが、高周波側では周波数が高くなるほど低くなる。すなわち、反共振周波数付近で山型の特性を示す。ここで、共振周波数では、インピーダンスが極小となり低く保たれるため、電圧変動は小さくなるが、反共振周波数では、インピーダンスが極大となり高くなるため、電圧変動が大きくなる。このような反共振を抑制する方法としては、デカップリングコンデンサの等価直列抵抗を大きくする（Ｑ値を低くする）ことが考えられる。
　ここで、特許文献１には、単一のコンデンサ本体内に形成された２つのコンデンサ部を有し、高い等価直列抵抗（ＥＳＲ）と低い等価直列インダクタンス（ＥＳＬ）とを持った積層型チップコンデンサを用いてインピーダンス周波数特性をフラットにする技術が開示されている。この積層型チップコンデンサは、積層方向に沿って配列された第１コンデンサ部及び第２コンデンサ部を有するコンデンサ本体と、該コンデンサ本体の外側に形成された４つの外部電極を有している。また、この積層チップコンデンサは、第１コンデンサ部のＥＳＬが第２コンデンサ部のＥＳＬよりも小さくなるように、かつ、第１コンデンサ部のＥＳＲが第２コンデンサ部のＥＳＲより大きくなるように形成されている。そして、この積層型チップコンデンサが回路基板に実装される際に、第１コンデンサ部と第２コンデンサ部とが連結導体ラインを通じて相互並列に連結される。この連結導体ラインの抵抗の直列的付加により、第２コンデンサ部のＥＳＲが実質的に増大され、２つのコンデンサ部間の差異が実質的に減少される。これによって、広い周波数帯域で一定のインピーダンス特性が具現化される。
特開２００９－６０１１４号公報
　上述した技術では、ＥＳＲの小さな第２コンデンサ部について、連結導体ラインを用いてＥＳＲを増大し、第１コンデンサ部のＥＳＲに近づけることによって、広い周波数範囲でフラットなインピーダンス特性を実現している。しかしながら、フラットな特性であるがゆえに、反共振周波数でのインピーダンスは比較的低く抑えられるが、反共振周波数よりも低周波数側の領域、特に共振周波数周辺でインピーダンスが増大するという問題がある。
　本発明は、上記問題点を解消する為になされたものであり、共振周波数での電源インピーダンスを低く保ったまま反共振周波数での電源インピーダンスを下げることが可能な積層コンデンサを提供することを目的とする。
　本発明に係る積層コンデンサは、複数の誘電体層と、引き出し部の幅が異なる内部電極を含んで構成される複数の内部電極とが交互に積層された積層体と、積層体の少なくとも一方の長手方向の側面に、該側面に引き出された幅が異なる引き出し部のうち幅が狭い方の引き出し部を覆うように形成された抵抗層と、積層体の長手方向の対向する側面それぞれを覆うように形成された一対の外部電極とを備え、一対の外部電極は、少なくともいずれか一方が、引き出し部の幅が狭い方の内部電極と抵抗層を介して接続されるとともに、引き出し部の幅が広い方の内部電極と一部又は全部が直接的に接続されていることを特徴とする。
　本発明に係る積層コンデンサによれば、引き出し部の幅が狭い内部電極は、抵抗層を介して外部電極に接続されているため、該内部電極により形成されるコンデンサ部は、ＥＳＲ（等価直列抵抗）が高くなる。一方、引き出し部の幅が広い内部電極は、少なくとも一部分は直接的に外部電極に接続されているため、該内部電極により形成されるコンデンサ部は、ＥＳＲが低くなる。そのため、該積層コンデンサが実装された際に、電源からグランドに流れる電流は、反共振周波数の付近以外の周波数（共振周波数を含む）ではＥＳＲが小さい方のコンデンサ部（以下「低ＥＳＲコンデンサ部」ともいう）を通り、反共振周波数の付近の周波数ではＥＳＲが高い方のコンデンサ部（以下「高ＥＳＲコンデンサ部」ともいう）を通る。そのため、共振周波数でのインピーダンスを低く保ったまま、反共振周波数でのインピーダンスを下げることが可能となる。
　本発明に係る積層コンデンサでは、抵抗層を介して外部電極と接続された引き出し部の幅が狭い方の内部電極によって形成されるコンデンサ部の静電容量が、実装される基板の電源プレーン－グランドプレーン間の静電容量と略同じ静電容量となるように設定されていることが好ましい。
　この場合、高ＥＳＲコンデンサ部の静電容量が、基板の電源プレーン－グランドプレーン間の静電容量と略同一となるように設定されるため、反共振周波数付近でのインピーダンスをより効果的に低減することが可能となる。なお、ここで、基板には、プリント基板の他、インターポーザなどを含むものとする。
　本発明に係る積層コンデンサでは、引き出し部の幅が狭い方の内部電極が、積層体の積層方向の下端に配設されていることが好ましい。
　このようにすれば、高ＥＳＲコンデンサ部が積層方向の下端に形成されるため、積層コンデンサが基板に実装される際に、基板の実装面と高ＥＳＲコンデンサ部との距離が短くなる。そのため、ＥＳＬを低減することができる。
　本発明に係る積層コンデンサでは、引き出し部の幅が狭い方の内部電極が、積層体の積層方向の両端に配設されていることが好ましい。
　このようにすれば、高ＥＳＲコンデンサ部が積層方向の両端に形成されるため、積層コンデンサに上下方向の対称性を持たせることができる。そのため、積層コンデンサを基板等に実装する際に、上下の向きを区別する必要がなくなる。
　本発明に係る積層コンデンサでは、上記抵抗層の幅が、幅が狭い方の引き出し部の幅よりも広く、幅が広い方の引き出し部の幅よりも狭く、かつ、当該抵抗層が、積層体の積層方向に沿って、上端から下端まで形成されていることが好ましい。
　このようにすれば、抵抗層の形成を容易に行うことができるため、積層コンデンサの製造効率を向上することが可能となる。
　本発明によれば、共振周波数での電源インピーダンスを低く保ったまま反共振周波数での電源インピーダンスを下げることができることが可能となる。
実施形態に係る積層コンデンサの斜視図である。 図１の白抜きの矢印方向から見た、積層コンデンサを構成する積層体の斜視図である。 図１のＩＩＩ－ＩＩＩ線に沿った断面図である。 実施形態に係る積層コンデンサの積層体の分解平面図である。 積層体の側面に形成された抵抗層を示す斜視図である。 実施形態に係る積層コンデンサの挿入損失特性を示すグラフである。 積層体の側面に形成された他の抵抗層を示す斜視図である。
　以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図において、同一要素には同一符号を付して重複する説明を省略する。
　まず、図１～５を併せて用いて、実施形態に係る積層コンデンサ１の構成について説明する。ここで、図１は、積層コンデンサ１の外観を示す斜視図である。また、図２は、図１の白抜きの矢印方向から見た、積層コンデンサ１を構成する積層体１０の斜視図であり、図３は、図１のＩＩＩ－ＩＩＩ線に沿った断面図である。図４は、積層コンデンサ１の積層体１０の分解平面図である。また、図５は、積層体１０の側面１２に形成された抵抗層４０を示す斜視図である。
　積層コンデンサ１は、図１に示されるように、直方体形状の積層体１０と、該積層体１０の長手方向に延びる側面１２，１３に形成された一対の外部電極５０，５１を備えている。積層コンデンサ１は、外部電極５０，５１を長手方向に配置することによって、内部電極の電流経路を太く短くし、ＥＳＬを低減したＬＷ逆転型積層セラミックコンデンサである。
　積層体１０は、図２乃至図５に示されるように、矩形に形成された複数の誘電体層１１と、複数の内部電極２１，３１，３２とが交互に積層されることにより構成されている。誘電体層１１は、例えば、ＢａＴｉＯ３、ＣａＴｉＯ３、ＳｒＴｉＯ３、ＣａＺｒＯ３などを主成分とする誘電体セラミックから形成される。なお、これらの主成分にＭｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分が添加されていてもよい。
　複数の内部電極２１，３１，３２は、引き出し部２１ａの幅（積層体１０の長手方向に沿った長さ）が狭い内部電極２１と、該内部電極２１よりも引き出し部３１ａ，３２ａの幅が広い内部電極３１，３２とを含んでいる。引き出し部２１ａの幅が狭い内部電極２１は、積層体１０の積層方向（厚み方向）における両端（すなわち上部及び下部）に配設されている。積層体１０の積層方向における中央部には、内部電極３１及び内部電極３２が配設されている。
　内部電極２１、内部電極３１、及び内部電極３２は、図４に示されるように、矩形の薄膜状に形成されている。内部電極２１又は内部電極３２と、内部電極３１とは、誘電体層１１を介して互いに対向するように、交互に積層されている。内部電極２１，３１，３２それぞれは、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕなどから形成される。なお、図４に示した例では、内部電極２１の幅を、引き出し部２１ａの幅と同じにしたが、内部電極２１の幅は、例えば所望する静電容量に応じて、引き出し部２１ａの幅よりも大きく形成してもよい。
　内部電極２１及び内部電極３２は、積層体１０の一方の側面１２に引き出され、内部電極３１は、積層体１０の他方の側面１３に引き出されている。
　積層体１０の一方の長手方向の側面１２には、該側面１２に引き出された内部電極２１の引き出し部２１ａを全て覆うように、かつ、内部電極３２の引き出し部３２ａの一部を覆うように抵抗層４０が形成されている。より具体的には、図５に示されるように、抵抗層４０は、内部電極２１の引き出し部２１ａの幅Ｄ１よりも広く、かつ、内部電極３２の引き出し部３２ａの幅Ｄ３よりも狭い幅Ｄ２を有し、積層体１０の積層方向に沿って、上端から下端に渡って形成されている。なお、積層体１０の他方の側面１３には、抵抗層は形成されていない。
　ここで、抵抗層４０は、抵抗成分を含有する抵抗ペーストを焼き付けることによって形成される。なお、抵抗成分としては、例えば、Ｉｎ－Ｓｎ複合酸化物（ＩＴＯ）、Ｌａ－Ｃｕ複合酸化物、Ｓｒ－Ｆｅ複合酸化物、Ｃａ－Ｓｒ－Ｒｕ複合酸化物などの複合酸化物が用いられる。また、抵抗層４０には、例えばＢ－Ｓｉ系ガラス、Ｂ－Ｓｉ－Ｚｎ系ガラスなどのガラスが添加される。さらに、抵抗層４０に、Ｎｉ，Ｃｕ、Ｍｏ、Ｃｒ、Ｎｂなどの金属や、Ａｌ２Ｏ３、ＴｉＯ２、ＺｒＯ２、ＺｎＯ２などの金属酸化物を添加することにより、比抵抗等を調整してもよい。
　上述したように、積層体１０の長手方向の両側面１２，１３には、該両側面１２，１３の全面を覆うように一対の外部電極５０，５１が形成されている。すなわち、一対の外部電極５０と外部電極５１とは、積層体１０を挟んで対向するように、該積層体１０の側面１２，１３に形成されている。外部電極５０は、抵抗層４０を介して、内部電極２１の引き出し部２１ａと接続されている。また、外部電極５０は、抵抗層４０を介して内部電極３２の引き出し部３２ａの中央部分と接続されるとともに、該内部電極３２の引き出し部３２ａの両端部分と直接的に接続されている。一方、外部電極５１は、内部電極３１の引き出し部３１ａ全体と直接的に接続されている。
　ここで、外部電極５０，５１は、複数のメッキ層から構成されることが好ましく、例えば、耐はんだ喰われ性を有するニッケルメッキ層と、該ニッケルメッキ層を覆うように形成されるスズメッキ層とを含んで構成される。また、外部電極５０，５１それぞれは、長手方向の側面１２，１３から、該側面１２，１３と直交する短手方向の側面及び上下の主面に回り込むように形成されている。
　上述したように構成されることにより、内部電極２１と、該内部電極２１と対向する内部電極３１とによって形成されるコンデンサ部２０は、抵抗層４０を介して外部電極５０と接続されるため、該コンデンサ部２０に対して抵抗成分が直列に挿入されることとなり、ＥＳＲの値が大きくなる。以下、当該コンデンサ部２０を高ＥＳＲコンデンサ部２０という。一方、内部電極３１と内部電極３２とによって形成されるコンデンサ部３０は、内部電極３２の引き出し部３２ａの両端部分が直接的に外部電極５０と接続されるため、ＥＳＲの値は、高ＥＳＲコンデンサ部２０よりも小さくなる。以下、当該コンデンサ部３０を低ＥＳＲコンデンサ部３０という。
　上述したように、内部電極２１は、積層体１０の積層方向における両端に配設されている。そのため、積層コンデンサ１では、積層体１０の積層方向における両端、すなわち上部及び下部に、２つの高ＥＳＲコンデンサ部２０，２０が配置され、その間に低ＥＳＲコンデンサ部３０が挟まれるように配置される。
　ここで、高ＥＳＲコンデンサ部２０のＥＳＲは、１００ｍΩよりも高く、例えば、所望する電源インピーダンス特性に応じて１Ω～２０Ω程度に設定される。なお、本実施形態では、高ＥＳＲコンデンサ部２０のＥＳＲを１Ωに設定した。一方、低ＥＳＲコンデンサ部３０のＥＳＲ値は、例えば、１００ｍΩ以下に設定される。なお、本実施形態では、低ＥＳＲコンデンサ部３０のＥＳＲを１０ｍΩに設定した。
　また、抵抗層４０を介して外部電極５０と接続された内部電極２１によって形成される高ＥＳＲコンデンサ部２０の静電容量は、積層コンデンサ１が実装される多層基板の電源プレーン－グランドプレーン間の静電容量と略同じ静電容量に設定される。例えば、実装される多層基板の電源プレーン－グランドプレーン間の静電容量が１００ｐＦ程度である場合には、高ＥＳＲコンデンサ部２０の静電容量は、１００ｐＦ程度に設定される。なお、高ＥＳＲコンデンサ部２０の静電容量は、例えば、内部電極２１の面積や積層数などを調節することにより調節される。
　以上、説明したように、積層コンデンサ１は、外部電極５０，５１を長手方向に配置することによって縦横を逆転させたＬＷ逆転型の積層セラミックコンデンサであるため、高ＥＳＲコンデンサ部２０のＥＳＬ、及び低ＥＳＲコンデンサ部３０のＥＳＬは共に低く（低ＥＳＬ）なっている。また、積層コンデンサ１によれば、低ＥＳＲコンデンサ部３０のＥＳＲが低いため、共振周波数を含む低周波領域では、減衰量が大きくなる（インピーダンスが小さくなる）。また、静電容量が大きい低ＥＳＲコンデンサ部３０の共振周波数は、高ＥＳＲコンデンサ部２０の共振周波数より低周波にあるため、共振が急峻なものとなり、深い減衰量が実現される。
　一方、積層コンデンサ１では、積層体１０の側面１２と外部電極５０との間に形成された抵抗層４０によって抵抗が付加されることにより高ＥＳＲコンデンサ部２０が形成されているため、多層基板のプレーン間静電容量との反共振が抑制される。
　さらに、積層コンデンサ１では、高ＥＳＲコンデンサ部２０の静電容量が、実装される多層基板のプレーン間（電源プレーン－グランドプレーン間）の静電容量と略同一となるように設定されているため、反共振周波数付近でのインピーダンスが効果的に低減される。
　ここで、本実施形態に係る積層コンデンサ１において、高ＥＳＲコンデンサ部２０の静電容量と多層基板のプレーン間容量とを一致させることによる電源インピーダンスの低減効果（すなわち電圧変動抑制効果及びノイズ低減効果）を確認するために、積層コンデンサ１の挿入損失を測定した。なお、挿入損失が大きい程、電源インピーダンスが小さく、電圧変動抑制効果及びノイズ低減効果が大きくなることを示す。
　ここでは、積層コンデンサ１を実装する多層基板として、電源プレーン－グランドプレーン間容量が１００ｐＦのものを用いた。また、積層コンデンサ１として、高ＥＳＲコンデンサ部２０のＥＳＲを１Ω、低ＥＳＲコンデンサ部３０の静電容量を０．１μＦで固定し、高ＥＳＲコンデンサ部２０の静電容量を、１μＦ、１０００ｐＦ、１００ｐＦ、４７μＦ、１０ｐＦと変化させたものを用いた。
　プレーン間容量が１００ｐＦの多層基板に、高ＥＳＲコンデンサ部２０の静電容量を変えた積層コンデンサ１を実装した場合の挿入損失（測定結果）を図６に示す。図６に示されたグラフの横軸は周波数（ＭＨｚ）であり、縦軸は挿入損失（ｄＢ）である。また、図６のグラフでは、高ＥＳＲコンデンサ部２０の静電容量を、多層基板のプレーン間容量と一致させたとき（すなわち１００ｐＦとしたとき）の測定結果を太い実線で示した。また、高ＥＳＲコンデンサ２０の静電容量を１μＦとしたときの挿入損失を破線で、静電容量１０ｐＦとしたときの挿入損失を一点鎖線で示した。さらに、高ＥＳＲコンデンサ２０の静電容量を４７ｐＦとしたときの挿入損失を細い実線で、静電容量１０００ｐＦとしたときの挿入損失を二点鎖線でそれぞれ示した。
　図６に示されるように、高ＥＳＲコンデンサ部２０の静電容量を、多層基板のプレーン間容量（１００ｐＦ）より大きくした場合（１０００ｐＦ、１μＦ）も、小さくしたとき（４７ｐＦ、１０ｐＦ）も、挿入損失のピーク（最小値）が小さくなった（すなわちインピーダンスが大きくなった）。すなわち、図６に太い実線で示されるように、高ＥＳＲコンデンサ部２０の静電容量を、多層基板のプレーン間容量と一致させたとき（すなわち１００ｐＦとしたとき）に挿入損失のピーク（最小値）が最も大きくなる（すなわちインピーダンスが最も低くなる）ことが確認された。
　本実施形態によれば、内部電極２１が抵抗層４０を介して外部電極５０に接続されているため、該内部電極２１により形成されるコンデンサ部２０は、ＥＳＲが高くなる。一方、内部電極３１，３２は、一部又は全部が直接的に外部電極５０，５１に接続されているため、該内部電極３１，３２により形成されるコンデンサ部３０は、ＥＳＲが低くなる。そのため、該積層コンデンサ１が実装された際に、電源からグランドに流れる電流は、反共振周波数の付近以外の周波数（共振周波数を含む）ではＥＳＲの値が小さい低ＥＳＲコンデンサ部３０を通る。一方、反共振周波数の付近の周波数では低ＥＳＲコンデンサ部３０のインピーダンスは反共振により極めて大きくなるため、電流は相対的にインピーダンスの低くなる高ＥＳＲコンデンサ部２０を通る。そのため、共振周波数でのインピーダンスを低く保ったまま、反共振周波数でのインピーダンスを下げることが可能となる。
　また、本実施形態によれば、高ＥＳＲコンデンサ部２０の静電容量が、多層基板の電源プレーン－グランドプレーン間の静電容量と略同一となるように設定されるため、反共振周波数付近でのインピーダンスをより効果的に低減することが可能となる。
　本実施形態によれば、引き出し部２１ａの幅が狭い内部電極２１が、積層体１０の積層方向の両端に配設されているため、積層コンデンサ１に上下方向の対称性を持たせることができる。そのため、積層コンデンサ１を基板等に実装する際に、上下の向きを区別する必要がなくなる。
　本実施形態によれば、抵抗層４０の幅Ｄ２が、引き出し部２１ａの幅Ｄ１よりも広く、引き出し部３１ａの幅Ｄ３よりも狭く設定され、かつ、抵抗層４０が、積層体１０の積層方向に沿って、上端から下端まで形成されている。そのため、抵抗層４０の形成を容易に行うことができ、積層コンデンサ１の製造効率を向上することが可能となる。
　以上、本発明の実施の形態について説明したが、本発明は、上記実施形態に限定されるものではなく種々の変形が可能である。例えば、上記実施形態では、幅が狭い引き出し部２１ａを有する内部電極２１を積層体１０の両端に配設し、高ＥＳＲコンデンサ部２０を積層体１０の上部と下部とに形成したが、内部電極２１を、積層体１０の下端のみに配設し、高ＥＳＲコンデンサ部２０を積層体１０の下部にのみ形成する構成としてもよい。このようにすれば、積層コンデンサ１が多層基板に実装される際に、該多層基板と高ＥＳＲコンデンサ部２０との距離が短くなるため、ＥＳＬを低減することができる。
　上記実施形態では、引き出し部２１ａの幅Ｄ１よりも広く、かつ引き出し部３１ａの幅Ｄ３よりも狭い抵抗層４０を、積層体１０の積層方向に沿って、上端から下端まで形成したが、図７に示されるように、積層体１０の側面１２に引き出された２つの内部電極２１，２１の引き出し部２１ａ，２１ａのみを覆うように抵抗層４０を形成してもよい。
　上記実施形態では、幅が狭い引き出し部２１ａを有する内部電極２１を積層体１０の一方の側面１２に引き出すとともに、該側面１２にのみ抵抗層４０を形成する構成としたが、この内部電極２１と対向するように新たな内部電極２１を設け、該新たな内部電極２１の引き出し部２１ａを他方の側面１３に引き出すとともに、該側面１３にも同様の抵抗層４０を形成する構成としてもよい。
　１　積層コンデンサ
　１０　積層体
　１１　誘電体層
　２０　高ＥＳＲコンデンサ部
　３０　低ＥＳＲコンデンサ部
　２１，３１，３２　内部電極
　２１ａ，３１ａ，３２ａ　引き出し部
　４０　抵抗層
　５０，５１　外部電極
 

Claims (5)

  1. 　複数の誘電体層と、引き出し部の幅が異なる内部電極を含んで構成される複数の内部電極とが交互に積層された積層体と、
    　前記積層体の少なくとも一方の長手方向の側面に、該側面に引き出された幅が異なる前記引き出し部のうち幅が狭い方の引き出し部を覆うように形成された抵抗層と、
    　前記積層体の長手方向の対向する側面それぞれを覆うように形成された一対の外部電極と、を備え、
    　一対の前記外部電極は、少なくともいずれか一方が、引き出し部の幅が狭い方の前記内部電極と前記抵抗層を介して接続されるとともに、引き出し部の幅が広い方の前記内部電極と一部又は全部が直接的に接続されていることを特徴とする積層コンデンサ。
  2. 　前記抵抗層を介して前記外部電極と接続された、引き出し部の幅が狭い方の前記内部電極によって形成されるコンデンサ部の静電容量は、実装される基板の電源プレーン－グランドプレーン間の静電容量と略同じ静電容量となるように設定されていることを特徴とする請求項１に記載の積層コンデンサ。
  3. 　引き出し部の幅が狭い方の前記内部電極は、前記積層体の積層方向の下端に配設されていることを特徴とする請求項１又は２に記載の積層コンデンサ。
  4. 　引き出し部の幅が狭い方の前記内部電極は、前記積層体の積層方向の両端に配設されていることを特徴とする請求項１又は２に記載の積層コンデンサ。
  5. 　前記抵抗層は、その幅が、幅が狭い方の引き出し部の幅よりも広く、幅が広い方の引き出し部の幅よりも狭く、かつ、前記積層体の積層方向に沿って、上端から下端まで形成されていることを特徴とする請求項１～４のいずれか１項に記載の積層コンデンサ。
     
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