WO2012101774A1 - 半導体装置 - Google Patents

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魚住　俊弥
良 遠藤
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    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Definitions

  • the present invention relates to a semiconductor device including a controlled oscillator mainly used in a phase locked loop.
  • the RFIC Radio Frequency Integrated Circuit
  • the RFIC for communication is equipped with a phase locked loop (PLL) circuit necessary for modulation / demodulation.
  • the PLL circuit mainly includes a controlled oscillator, a frequency divider, a phase comparator, and a filter.
  • the PLL circuit is a circuit that keeps the oscillation frequency constant by controlling the control voltage (or digital code) applied to the controlled oscillator with a feedback loop. Since the oscillation frequency can be changed by changing the frequency dividing ratio of the frequency divider, the PLL circuit having the above configuration is also called a frequency synthesizer.
  • the specific configuration of the PLL circuit is, for example, a paper by Robert Bogdan Staszewski et al. (“All-Digital PLL and Transmitter for Mobile Phones”, IEEE Journal of Solid-State Circuits, Vol. 40, No. 12, December 2005 (non-patented) Reference 1)), Pin-En Su et al. (“Fractional-N Phase-Locked-Loop-Based Frequency Synthesis: A tutorial”, IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS, Vol.56, No.12, December 2009 ( Non-patent document 2)).
  • the former document discloses an all-digital PLL (ADPLL: All Digital PLL) circuit
  • the latter document discloses a Fractional-N PLL synthesizer.
  • the oscillation frequency can be continuously changed by using ⁇ modulation to make the frequency division number equivalently a non-integer.
  • the controlled oscillator is described in, for example, Japanese Patent Application Laid-Open No. 3-196706 (Patent Document 1) and Japanese Patent Application Laid-Open No. 2007-74436 (Patent Document 2).
  • the oscillation circuit described in Japanese Patent Laid-Open No. 3-196706 includes a plurality of capacitors in which at least one of the capacitor units that determine the oscillation frequency is connected in parallel. By selecting one or more of the plurality of capacitors, the capacitance value of the capacitor unit is controlled, and thereby the oscillation frequency is controlled.
  • Patent Document 2 discloses a configuration of a voltage-controlled oscillation circuit for obtaining a broadband oscillation frequency.
  • the voltage-controlled oscillation circuit of this document includes a plurality of switched capacitors in which a MOS (Metal Oxide Semiconductor) switch that is turned on and off by a first external control signal and a fixed capacitor are connected in series, and an external first 2 includes a variable capacitor whose capacitor value can be varied by a control signal of 2, an inductor, and a semiconductor current control element constituting a differential pair.
  • MOS Metal Oxide Semiconductor
  • the state where the oscillation frequency is constant is called “locked state”, and the unstable state is called “unlocked state”.
  • locked state the state where the oscillation frequency is constant
  • unlocked state the unstable state
  • specifications are defined for the frequency when the mounted PLL circuit is locked and the time required to re-lock from the unlocked state. Must be within the specification.
  • an oscillation frequency is reduced by preventing an unnecessary frequency component from being superimposed on an output signal in a lock state in a fractional frequency division type PLL circuit. It is intended to be within specification.
  • Patent Document 4 Japanese Patent Application Laid-Open No. 2002-118461
  • Patent Document 5 Japanese Patent Application Laid-Open No. 2003-158852
  • Patent Document 6 The technique described in Japanese Patent Laid-Open No. 2005-109608 (Patent Document 6) is also aimed at increasing the lock-up time. Specifically, the lock-up time is controlled by making the cut-off frequency of the loop filter variable.
  • the distance between the base station and each terminal is increased in order to increase the number of terminals that can communicate at one time. Accordingly, it is necessary to adjust the transmission power of each terminal and keep the power from each terminal received by the base station constant.
  • the transmission power is controlled by adjusting the gain of the amplifier in the output part of the RFIC (for example, Kurt Hausmann and 6 others, “A SAW-less CMOS TX for EGPRS and WCDMA”, IEEE Radio Frequency Integrated Circuits Symposium, pp.25-28, May 2010 (Non-Patent Document 3)).
  • the power consumption in the RFIC decreases (refer to, for example, GSM Association Official Document DG.09 v5.1 (non-patent document 4) for the battery life measurement method).
  • the drive current supplied to the control oscillator of the PLL circuit can be reduced while keeping the noise characteristics not worse than the specifications, the power consumption can be further reduced.
  • the drive current amount of the controlled oscillator is changed, there is a problem that the PLL circuit is unlocked due to a jump in the oscillation frequency or phase. For this reason, in the conventional PLL circuit, the drive current supplied to the controlled oscillator is usually fixed at a constant value.
  • the unlocking of the PLL circuit may occur when the drive current supplied to the frequency divider is changed. Furthermore, when switching between transmission and reception in time division duplex (TDD), This may also occur when the amplifier amplifier in the transmission output stage is switched on or off.
  • TDD time division duplex
  • An object of the present invention is to make it possible to shorten the time until re-locking by suppressing the jump amount of the oscillation frequency even when the PLL circuit is unlocked.
  • a semiconductor device includes a controlled oscillator and a control unit.
  • the controlled oscillator includes a resonance circuit, an amplification unit, and a current adjustment unit.
  • the resonant circuit includes one or a plurality of inductors and a first capacitance unit whose capacitance value can be changed.
  • the amplifying unit is connected to the resonance circuit and outputs a local oscillation signal having an oscillation frequency corresponding to the resonance frequency of the resonance circuit.
  • the current adjustment unit adjusts the value of the drive current supplied to the amplification unit.
  • the control unit controls the capacitance value of the first capacitance unit and the current adjustment unit. When the control unit instructs the current adjustment unit to change the value of the drive current supplied to the amplification unit, the control unit also changes the capacitance value of the first capacitance unit.
  • the control unit when the control unit instructs the current adjustment unit to change the value of the drive current supplied to the amplification unit, the control unit also adjusts the capacitance value of the first capacitance unit. Therefore, in the PLL circuit including the control oscillator and the control unit having the above-described configuration, the amount of jump of the oscillation frequency accompanying the change in the drive current can be suppressed by adjusting the capacitance value of the first capacitor unit. Detachment can be prevented. Even if the lock is lost, the time until re-locking can be shortened.
  • FIG. 1 is a block diagram showing an overall configuration of a communication device 1 equipped with an RFIC (semiconductor device) 10 according to a first embodiment of the present invention.
  • FIG. 2 is a block diagram showing a configuration of a local oscillator 26 in FIG.
  • FIG. 3 is a circuit diagram illustrating an example of a configuration of an LC oscillator 50 in FIG. 2. It is a figure which shows an example of a structure of the capacity
  • FIG. 5 is a diagram illustrating a relationship between a control voltage and a capacitance value in the voltage control capacitor 102 of FIG. 4.
  • FIG. 4 is a diagram illustrating another configuration example of the capacity units 53 and 54 illustrated in FIG. 3.
  • FIG. 4 is a diagram showing a change in oscillation frequency when the current adjustment code IC is switched in the LC oscillator 50 in FIG. 3 (when the oscillation frequency is not adjusted by the capacitor 54).
  • FIG. 4 is a diagram showing a change in oscillation frequency when the current adjustment code IC is switched in the LC oscillator 50 of FIG. 3 (when the oscillation frequency is adjusted by the capacitor 54).
  • It is a block diagram which shows the part relevant to preparation of a table among the local oscillators 26 and the control part 12 of FIG.
  • FIG. 6 is a timing chart showing the state of switching units SW1 and SW2, the time change of the values of control codes IC and CN, and the time change of the oscillation frequency during calibration.
  • FIG. 7 is a timing chart showing the states of switching units SW1 and SW2, time changes in values of control codes IC and CN, and time changes in oscillation frequency during normal operation.
  • It is a block diagram which shows the structure of 26 A of local oscillators and the control part 12 by Embodiment 2 of this invention.
  • It is a figure which shows notionally an example of a structure of the digital low-pass filter 62A of FIG.
  • It is a figure for demonstrating the relationship between the pass-band width of a digital low-pass filter, and lockup time.
  • It is a figure for demonstrating the phase noise characteristic of a PLL circuit.
  • It is a block diagram which shows the structure of the local oscillator 26B and the control part 12A by Embodiment 3 of this invention.
  • FIG. 50 It is a figure which shows the structure of LC oscillator 50A as a modification of Embodiment 1, and the control part 12B which controls this. It is a figure which shows the structure of LC oscillator 50B and the control part 12C which controls this as a modification of Embodiment 2.
  • FIG. It is a figure for demonstrating the suppression method of the oscillation frequency jump more generally.
  • FIG. 1 is a block diagram showing an overall configuration of a communication device 1 equipped with an RFIC (semiconductor device) 10 according to Embodiment 1 of the present invention.
  • the communication device 1 includes a baseband circuit (BBIC: Baseband IC) 2, an RFIC 10, a converter 3 that converts the impedance of a differential signal and converts the differential signal into a single-ended signal, and a power amplifier (HPA: High (Power Amplifier) 4, a front-end module (FEM) 5, an antenna 6, and a converter 7 that converts a single-end signal into a differential signal and converts the impedance of the differential signal.
  • BBIC Baseband IC
  • HPA High (Power Amplifier) 4
  • FEM front-end module
  • T non-inverted signal
  • B inverted signal
  • the baseband circuit 2 First, at the time of transmission, the baseband circuit 2 generates an I signal and a Q signal that is a quadrature component based on transmission data.
  • the generated I signal and Q signal are converted into a serial differential signal S_TX together with a control signal to the RFIC 10, and output to the RFIC 10 by LVDS (Low Voltage Differential Signaling).
  • the serial differential signal S_TX is serial-parallel converted by the interface unit 11 of the RFIC 10 and separated into an I signal Di and a Q signal Dq and a control signal to the RFIC 10.
  • the RFIC 10 includes a correction value adding unit 21, DACs 22 and 23 (DAC: Digital-to-Analog Converter), LPFs 24 and 25 (LPF: Low Pass Filter), a local oscillator 26, and a phase shifter as a configuration of the transmission device. 27, a quadrature modulator 30, and a TXPGA 31 (PGA: Programmable Gain Amplifier) that controls transmission power.
  • the first and second offset correction values are added to the digital I signal Di and Q signal Dq output from the interface unit 11 by the correction value adding unit 21, respectively.
  • the offset correction value is for suppressing carrier leak of the quadrature modulator 30.
  • the DACs 22 and 23 convert the offset-corrected I signal Di and Q signal Dq into analog differential signals, respectively.
  • the analog-converted I signal and Q signal after offset correction pass through the LPFs 24 and 25, respectively, and then are input to the quadrature modulator 30 as differential baseband signals BB_I and BB_Q, respectively.
  • the quadrature modulator 30 further receives a local oscillation signal LO_I and a local oscillation signal LO_Q, which are analog differential signals generated by the phase shifter 27 based on the output signal of the local oscillator 26.
  • a local oscillation signal LO_I and LO_Q are analog differential signals generated by the phase shifter 27 based on the output signal of the local oscillator 26.
  • the phase difference between the local oscillation signals LO_I and LO_Q is 90 degrees, and the phase of LO_Q is delayed from the phase of LO_I.
  • the local oscillation signals LO_I and LO_Q may be generated by a 1/2 frequency divider.
  • the quadrature modulator 30 multiplies the BB_I signal and the LO_I signal, multiplies the BB_Q signal and the BB_Q signal, and subtracts the multiplication result to generate a transmission signal in the transmission frequency band and output it to the TXPGA 31. To do.
  • the power amplifier 4 amplifies the transmission signal output from the converter 3.
  • the amplified transmission signal is supplied to the antenna 6 through the front end module 5 and radiated from the antenna 6.
  • the front end module 5 is a module including a duplexer that separates a transmission signal and a reception signal, and a switch that switches a connection between the duplexer prepared for each transmission / reception frequency band and the antenna 6.
  • the reception signal received by the antenna 6 is input to the converter 7 via the front end module 5.
  • the converter 7 converts the received signal, which is a single-ended signal, into a differential signal, performs impedance conversion, and transmits the signal to the RFIC 10.
  • the RFIC 10 includes, as a receiving apparatus, an LNA 80 (LNA: Low Noise Amplifier), a quadrature demodulator 81, a local oscillator 82, a phase shifter 83, RXPGAs 84 and 85, LPFs 86 and 87, ADCs 88 and 89 ( ADC: Analog-to-Digital Converter).
  • LNA 80 Low Noise Amplifier
  • quadrature demodulator 81 a quadrature demodulator
  • local oscillator 82 a local oscillator
  • a phase shifter 83 a phase shifter 83
  • RXPGAs 84 and 85 RXPGAs 84 and 85
  • LPFs 86 and 87 local oscillator
  • ADCs 88 and 89 ADC: Analog-to-Digital Converter
  • the received signal input from the converter 7 is amplified by the LNA 80 and then input to the quadrature demodulator 81.
  • the quadrature demodulator 81 receives the local oscillation signal RXLO_I and the local oscillation signal RXLO_Q that are analog differential signals generated by the phase shifter 83 based on the output signal of the local oscillator 82.
  • the phase difference between the local oscillation signals RXLO_I and RXLO_Q is 90 degrees, and the phase of RXLO_Q is delayed from the phase of RXLO_I.
  • the local oscillation signals RXLO_I and RXLO_Q may be generated by a 1/2 frequency divider.
  • the quadrature demodulator 81 generates a baseband I signal by multiplying the reception signal and the local oscillation signal RXLO_I, and generates a baseband Q signal by multiplying the reception signal and the local oscillation signal RXLO_Q.
  • the baseband I signal and baseband Q signal generated by the quadrature demodulator 81 are subjected to level adjustment by the RXPGAs 86 and 87 after unnecessary waves are removed by the LPFs 84 and 85, respectively.
  • the I and Q signals that have passed through the RXPGAs 86 and 87 are digitally converted by the ADCs 88 and 89, respectively.
  • the baseband I signal and the baseband Q signal are converted into a serial differential signal S_RX by the interface unit 11 and output to the baseband circuit 2 by LVDS.
  • the baseband circuit 2 demodulates the received signal based on the serial differential signal S_RX including the received I signal and Q signal.
  • RFIC 10 further includes a control unit 12.
  • the control unit 12 receives a control signal from the baseband circuit 2 separated by the interface unit 11 and controls each element of the above-described transmission device and reception device.
  • the control unit 12 outputs a gain adjustment code GC for controlling the gain of the TXPGA 31 and a control code FS, IC, CN for controlling the local oscillator 26.
  • FIG. 2 is a block diagram showing the configuration of the local oscillator 26 of FIG. 1 and the configuration of the control unit 12 related to the control of the local oscillator 26. 2 also shows the phase shifter 27, the quadrature modulator 30, and the TXPGA 31 of FIG.
  • the local oscillator 26 includes an LC oscillator (digitally controlled oscillator) 50, a divider (DIV) 60, a digital phase comparator (DPFD) 61, and a digital low-pass.
  • This is an all-digital PLL circuit including a filter (DLPF: Digital Low Pass Filter) 62.
  • the LC oscillator 50 oscillates at a frequency corresponding to the value of the digital output (tracking code TR) of the digital low-pass filter 62.
  • the output signal (local oscillation signal LO) of the LC oscillator 50 is a differential signal (0, ⁇ ).
  • the phase shifter 27 In response to this differential output signal LO, the phase shifter 27 generates local oscillation signals LO_I (0, ⁇ ) and LO_Q ( ⁇ / 2, 3 ⁇ / 2) having phases different from each other by 90 degrees.
  • the detailed configuration of the LC oscillator 50 will be described with reference to FIG.
  • the frequency divider 60 outputs a signal obtained by dividing the output signal of the LC oscillator 50 (local oscillation signal LO).
  • the digital phase comparator 61 detects, for example, a phase difference between a clock signal CK output from a temperature compensated crystal oscillator (not shown) and an output signal from the frequency divider 60, and the detected phase difference. A phase difference signal corresponding to is output. For example, the digital phase comparator 61 detects the time difference between the rising time (or falling time) of the clock signal CK and the clock signal CK.
  • the digital low-pass filter 62 is a digital filter that limits the frequency band of the phase difference signal output from the digital phase comparator 61.
  • the digital low-pass filter 62 removes high-frequency noise components from the phase difference signal.
  • the above-mentioned LC oscillator 50, frequency divider 60, digital phase comparator 61, and digital low-pass filter 62 constitute a feedback loop.
  • feedback is applied until the frequency of the signal output from the frequency divider 60 matches the frequency of the clock signal CK. Locking that the frequencies match in this way is called locking.
  • the frequency of the local oscillation signal LO coincides with a value obtained by multiplying the frequency of the clock signal CK by the frequency division ratio.
  • control unit 12 includes an adder 41, registers 42, 45A, 45B, and 45C, a logic circuit 43, a comparator 44, and a table storage unit 46.
  • the control unit 12 receives power control information (+1: power increase, ⁇ 1: power decrease, 0: power maintenance) from the baseband circuit 2 of FIG.
  • the adder 41 adds the power control information and the data held in the register 42.
  • the addition result of the adder 41 is overwritten in the register 42.
  • the register 42 holds the set value PS of the current output power of the communication device 1.
  • the set value PS of the output power is 5-bit digital data.
  • the logic circuit 43 converts the set value PS of output power into a gain adjustment code GC and outputs it to the TXPGA 31.
  • the output of the TXPGA 31 changes according to the value of the gain adjustment code GC.
  • the comparator 44 sets the current output power set value PS held in the register 42 and the comparison values 1, 2, 3 held in the registers 45A, 45B, 45C (for example, comparison value 1 ⁇ comparison value 2 ⁇ By comparing with the comparison value 3), the set value PS of 5-bit output power is converted into a 2-bit current adjustment code IC.
  • the value of the drive current supplied to the LC oscillator 50 is adjusted according to the current adjustment code IC.
  • the number of bits of the current adjustment code IC is not limited to 2 bits. For example, when the comparison value to be compared with the set value PS of the output power is one, the comparator 44 generates a 1-bit current adjustment code IC.
  • the table storage unit 46 stores a value of a cancel code CN set in advance in association with a change in the value of the current adjustment code IC.
  • the corresponding cancel code CN is output from the table storage unit 46.
  • the capacitance value of the capacitor included in the LC oscillator 50 is adjusted, so that the jump of the oscillation frequency of the LC oscillator 50 is suppressed.
  • control unit 12 sets a frequency setting code FS for changing the frequency division ratio of the frequency divider 60 in order to set the oscillation frequency of the local oscillator 26 based on the control signal received from the baseband circuit 2 of FIG. Output.
  • the phase comparator 61 and the low-pass filter 62 can be configured by analog circuits.
  • the LC oscillator 50 oscillates at a frequency corresponding to the value of the control voltage output from the low pass filter 62.
  • a digital control code and an analog control voltage are collectively referred to as a control signal.
  • FIG. 3 is a circuit diagram showing an example of the configuration of the LC oscillator 50 of FIG.
  • LC oscillator 50 includes an amplifying unit 201, an LC resonance circuit 202, and a current adjusting unit 56.
  • the LC oscillator 50 outputs a differential local oscillation signal LO having an oscillation frequency corresponding to the resonance frequency of the LC resonance circuit 202 from the output nodes ND1 and ND2.
  • the amplifying unit 201 includes a pair of NMOS (Negative-channel Metal Oxide Semiconductor) transistors 51 and 52 that are cross-coupled.
  • the drain of the NMOS transistor 51 is connected to the first output node ND1, the gate is connected to the second output node ND2, and the source is connected to the connection node ND3.
  • the drain of the NMOS transistor 52 is connected to the second output node ND2, the gate is connected to the first output node ND1, and the source is connected to the connection node ND3.
  • the LC resonance circuit 202 is connected to the amplification unit 201 as a load of the NMOS transistors 51 and 52.
  • the LC resonance circuit 202 includes a capacitor 53, a capacitor 54, and an inductor 55 connected in parallel between the output nodes ND1 and ND2.
  • the capacitance value of the capacitance unit 53 changes according to the value of the tracking code TR output from the digital low-pass filter 62 of FIG.
  • the capacitance unit 54 is an additional capacitor whose capacitance value changes according to the value of the cancel code CN output from the control unit 12.
  • the resonance frequency of the LC resonance circuit 202 is mainly determined by the capacitance value of the capacitor 53 and the inductance value of the inductor 55.
  • the midpoint of the inductor 55 is connected to the power supply node VDD.
  • the current adjusting unit 56 is connected between the connection node ND3 and the power supply node VSS (ground node).
  • the resistance value of the current adjustment unit 56 changes according to the value of the current adjustment code IC output from the control unit 12 of FIG. 2, and accordingly, the drive current (transistor of the amplification unit 201 that flows from the power supply node VDD to the power supply node VSS.
  • the collector currents 51 and 52 change.
  • FIG. 4 is a diagram showing an example of the configuration of the capacity units 53 and 54 shown in FIG.
  • each of capacitance units 53 and 54 includes a digital-to-analog converter (DAC) 101 and a voltage control capacitor 102.
  • the digital / analog converter 101 converts the control code (tracking code TR or cancel code CN) into an analog control voltage Vcnt.
  • the voltage control capacitor 102 includes MOS transistor capacitors (MOSFET Capacitors) 103 and 104 connected in series. The capacitance value of the voltage control capacitor 102 changes according to the control voltage Vcnt applied to the connection node of the MOS transistor capacitors 103 and 104.
  • FIG. 5 is a diagram showing the relationship between the control voltage and the capacitance value in the voltage control capacitor 102 of FIG.
  • the capacitance value of the voltage control capacitor 102 is determined by the control voltage Vcnt (minimum value VL, maximum value VH) corresponding to the control code.
  • FIG. 6 is a diagram showing another configuration example of the capacity units 53 and 54 shown in FIG.
  • each of capacitive portions 53 and 54 includes capacitive elements 105 (0) to 105 (m), capacitive elements 106 (0) to 106 (m), and NMOS transistor 107 ( 0) to 107 (m).
  • m is an integer determined according to the number of bits of the control code (tracking code TR or cancel code CN).
  • the i-th (0 ⁇ i ⁇ m) capacitive element 105 (i), NMOS transistor 107 (i), and capacitive element 106 (i) are connected in series by being connected in series between the output nodes ND1 and ND2. Make up the body.
  • Each of the NMOS transistors 107 (0) to 107 (m) is turned on or off in accordance with the value of the control code (tracking code TR, cancel code CN), so that the capacitance values of the capacitance units 53 and 54 change. .
  • FIG. 7 is a diagram showing an example of the configuration of the current adjusting unit 56 shown in FIG.
  • current adjustment unit 56 includes NMOS transistors 108 (0) to 108 (n) as switching elements and resistance elements 109 (0) to 109 (n).
  • n is an integer determined according to the number of bits of the control code (current adjustment code IC).
  • the i-th (0 ⁇ i ⁇ n) NMOS transistor 108 (i) and the resistance element 109 (i) are connected in series between the connection node ND3 and the power supply node VSS, thereby forming a series connection body. .
  • These n + 1 serially connected bodies are connected in parallel to each other.
  • Each of the NMOS transistors 108 (0) to 108 (n) is switched on or off according to the value of the control code (current adjustment code IC), whereby the resistance value of the current adjustment unit 56 changes.
  • FIG. 8 is a diagram showing a change in oscillation frequency when the current adjustment code IC is switched in the LC oscillator 50 of FIG.
  • the upper graph (A) of FIG. 8 shows the time change of the current flowing through the LC oscillator 50
  • the lower graph (B) shows the time change of the oscillation frequency of the LC oscillator 50.
  • the drive current flowing through the controlled oscillator is changed by switching the value of the current adjustment code IC at time t1. Due to this change in drive current, a jump of ⁇ f occurs in the oscillation frequency.
  • the oscillation frequency returns to the original oscillation frequency by the action of the PLL with the passage of time.
  • the time until the oscillation frequency falls within the allowable range FT (from time t1 to time t2) is referred to as a relocking time TRL.
  • FIG. 9 is a diagram showing a change in oscillation frequency when the current adjustment code IC is switched in the LC oscillator 50 of FIG.
  • the oscillation frequency is adjusted by the capacitor 54 of FIG.
  • the graph of (A) shows the time change of the drive current corresponding to the value of the current adjustment code IC.
  • the graph of (B) shows the time change of the oscillation frequency when the value of the current adjustment code IC is changed while the cancellation code CN is constant.
  • the graph (C) shows the change in the oscillation frequency corresponding to the change in the value of the cancel code CN (the tracking code TR and the current adjustment code IC are constant).
  • the graph of (D) shows the time change of the oscillation frequency when both the current adjustment code IC and the value of the cancellation code are changed.
  • the drive current flowing through the controlled oscillator is changed by switching the value of the current adjustment code IC at time t1.
  • the capacitance value of the capacitor 54 is not adjusted by the cancel code CN, the oscillation frequency jump ⁇ f occurs immediately after time t1, as shown in the graph (B).
  • the cancel code CN is switched simultaneously with the switching of the current adjustment code IC at time t1, and thereby, the capacitance unit 54 is configured to cancel the oscillation frequency jump in the graph (B).
  • the capacitance value is changed (see graph (C)).
  • the jump of the oscillation frequency at time t1 is suppressed, and the oscillation frequency is maintained within the allowable range FT.
  • the cancel code CN after the time t1 a value stored in advance in the table storage unit 46 in association with a change in the value of the current adjustment code IC is used.
  • a method of creating a table stored in advance in the table storage unit 46 will be described. The table is created during calibration.
  • FIG. 10 is a block diagram showing portions related to the creation of the table in the local oscillator 26 and the control unit 12 in FIG.
  • the LC oscillator 50 is shown divided into a capacitor portion 54 and another portion 59.
  • local oscillator 26 further includes a switching unit SW1 in addition to the configuration of FIG.
  • the control unit 12 further includes a register 47 and a table setting unit 70 in addition to the configuration of FIG.
  • the register 47 holds a preset reference code REF.
  • REF for example, the median value of the settable range of the tracking code TR is used.
  • the table setting unit 70 includes a frequency counter 71, a register 72, a comparator 73, a binary search logic 74, and a switching unit SW2.
  • the switching unit SW2 switches whether the frequency counter 71 and the register 72 are connected.
  • the register 72 holds the frequency data output from the frequency counter 71.
  • the register 72 is connected to the input terminal b of the comparator 73 and outputs the held frequency data to the comparator 73.
  • mode 2 the case where the register 72 and the frequency counter 71 are not connected
  • the comparator 73 compares the frequency data output from the frequency counter 71 with the frequency data held in the register 72 and outputs the comparison result (1-bit data) to the binary search logic 74 in the operating state. To do. For example, when the value input to the terminal a in FIG. 10 is larger than the value input to the terminal b (a> b), the comparator 73 outputs “1”, and the value input to the terminal a is When the value is less than or equal to the value input to b (a ⁇ b), the comparator 73 outputs “0”.
  • the value of the cancel code CN to be supplied after switching is determined by the binary search method.
  • the binary search logic 74 sets the initial search range as the entire range from the minimum value to the maximum value of the cancel code CN, and outputs the median value of the search range to the table storage unit 46.
  • the median value of the search range is output to the capacity unit 54 of the LC oscillator 50 via the table storage unit 46 and used as the cancel code CN.
  • the binary search logic 74 reduces the search range in half. The above process is repeated as many times as the number of bits of the cancel code CN, so that the value of the cancel code CN is finally determined.
  • the table storage unit 46 stores the determined value of the cancellation code CN in association with the change in the value of the current adjustment code IC.
  • the initial value of the current adjustment code IC is “00”
  • the initial value of the cancel code CN is “n0” (n0 means a 10-bit binary number)
  • the current A procedure for determining the value of the cancel code CN to be supplied after switching when the adjustment code IC is switched from the initial value “00” to “01” will be described.
  • control unit 12 outputs an initial value “00” as current adjustment code IC.
  • a constant value reference code REF is input to the LC oscillator 50 instead of the tracking code TR.
  • the table setting unit 70 detects the frequency of the local oscillation signal LO output from the LC oscillator 50 and holds it in the register 72.
  • control unit 12 outputs a value “01” after switching as current adjustment code IC.
  • a constant value reference code REF is input to the LC oscillator 50 instead of the tracking code TR.
  • the comparator 73 compares the frequency value of the local oscillation signal LO detected by the frequency counter 71 with the frequency data held in the register 72, and outputs the comparison result to the binary search logic 74. To do.
  • the binary search logic 74 reduces the search range by half based on the comparison result of the comparator 73 and outputs the median of the newly set search range to the table storage unit 46.
  • the output median value of the search range is given to the capacitance unit 54 of the LC oscillator 50 as a cancel code CN.
  • the cancel code CN is 10 bits
  • “n1” is determined as the final value of the cancel code CN by repeating the above procedure 10 times.
  • the determined value “n1” is stored in the table storage unit 46 in association with the value “01” of the current adjustment code IC after switching.
  • “n2” is determined as the value of the cancel code CN supplied after the switching, and is stored by the table storage unit 46.
  • “n3” is determined as the value of the cancel code CN supplied after the switching, and stored in the table storage unit 46.
  • tracking code TR output from the digital low-pass filter of FIG. 2 is input to LC oscillator 50.
  • the frequency counter 71 is in a stopped state (OFF state).
  • the cancel code CN output from the table storage unit 46 to the capacity unit 54 in response to this switching is “n0”.
  • jumping of the oscillation frequency when switching the current adjustment cord is suppressed.
  • FIG. 14 is a timing chart showing the state of the switching units SW1 and SW2, the time change of the values of the control codes IC and CN, and the time change of the oscillation frequency during calibration.
  • Graph (A) shows the time change of the value of current adjustment code IC
  • graph (B) shows the state of switching unit SW1
  • graph (C) shows the state of switching unit SW2
  • graph (D) shows the cancel code.
  • the time variation of the value of CN is shown
  • graph (E) shows the time variation of the frequency (oscillation frequency) of the local oscillation signal LO output from the LC oscillator 50.
  • the state of switching unit SW1 is “1”.
  • the control unit 12 switches the current adjustment code IC from “00” to “01” and switches the state of the switching unit SW2 from “0” to “1” to change the operation mode from mode 1 to mode 2. Transition.
  • the control unit 12 adjusts the value of the cancel code CN by the binary search logic 74 so that the oscillation frequency becomes equal to the initial value before the time t1, and finally sets the value of the cancel code CN to “ n1 ".
  • FIG. 15 is a timing chart showing the state of the switching units SW1 and SW2, the time change of the values of the control codes IC and CN, and the time change of the oscillation frequency during normal operation.
  • Graph (A) shows the time change of the value of current adjustment code IC
  • graph (B) shows the state of switching unit SW1
  • graph (C) shows the state of switching unit SW2
  • graph (D) shows the cancel code.
  • the time variation of the value of CN is shown
  • graph (E) shows the time variation of the frequency (oscillation frequency) of the local oscillation signal LO output from the LC oscillator 50.
  • the state of switching unit SW1 is “0” during normal operation, and the state of switching unit SW2 is not related to the operation of control unit 12.
  • the control unit 12 switches the value of the current adjustment code IC from “00” to “01”, and switches the value of the cancel code CN from “n0” to “n1”.
  • the value of the oscillation frequency can be kept within the allowable range FT with almost no change before and after the time t1.
  • the RFIC 10 when the value of the drive current of the LC oscillator 50 is switched by switching the value of the current adjustment code IC, the drive current is changed by adjusting the value of the cancel code CN.
  • the amount of oscillation frequency jump before and after the operation can be suppressed. As a result, unlocking can be prevented, and even if unlocking occurs, the time until re-locking can be shortened.
  • FIG. 16 is a block diagram showing a configuration of local oscillator 26A and control unit 12 according to the second embodiment of the present invention.
  • the local oscillator 26A of FIG. 16 differs from the digital low-pass filter 62 of the first embodiment in the configuration of the digital low-pass filter 62A. Since other local oscillators 26A and control unit 12 are configured in the same manner as in the first embodiment described with reference to FIGS. 2 and 10, the same or corresponding parts are denoted by the same reference numerals. Do not repeat the explanation.
  • the digital low-pass filter 62A receives the current adjustment code IC, and increases the pass bandwidth from the normal bandwidth for a predetermined time after the value of the current adjustment code IC is switched. As a result, the jump of the oscillation frequency of the LC oscillator 50 when the current adjustment code IC is switched can be suppressed, and the time (lock-up time) until locking to the desired oscillation frequency can be shortened. Since the digital filter is used, jumping of the oscillation frequency that occurs when the pass bandwidth is returned to the normal bandwidth can be suppressed.
  • FIG. 17 is a diagram conceptually illustrating an example of the configuration of the digital low-pass filter 62A in FIG.
  • digital low-pass filter 62A includes a calculation unit 110 and a coefficient setting unit 120 that sets a filter coefficient N.
  • Arithmetic unit 110 includes multipliers 111 and 112, adders 113 and 114, and delay unit 115.
  • the multiplier 111 multiplies the phase difference data PD output from the digital phase comparator 61 of FIG. 16 by 2 ⁇ N (where N is a filter coefficient).
  • the adder 113 adds the output of the multiplier 111 and the output of the adder 114 and outputs the result to the delay unit 115.
  • the output of the delay device 115 is given as the tracking code TR to the switching unit SW1 in FIG.
  • the multiplier 112 multiplies the output of the delay unit 115 by 2 ⁇ N (where N is a filter coefficient). Adder 114 subtracts the output of multiplier 112 from the output of delay unit 115.
  • the coefficient setting unit 120 includes exclusive OR (XOR) gates 121 and 122, a logical sum (OR) gate 123, delay circuits 124 and 125, and a determination circuit 126.
  • XOR exclusive OR
  • the signal IC [1] corresponding to the upper bits is input to the first input terminal of the XOR gate 121 and the delay circuit 124.
  • the output of the delay circuit 124 is input to the second input terminal of the XOR gate 121.
  • the signal IC [0] corresponding to the lower bits of the current adjustment code IC is input to the first input terminal of the XOR gate 122 and the delay circuit 125.
  • the output of the delay circuit 125 is input to the second input terminal of the XOR gate 122.
  • the OR gate 123 outputs the logical sum of the outputs of the XOR gates 121 and 122 to the determination circuit 126.
  • FIG. 18 is a diagram for explaining the relationship between the passband width of the digital low-pass filter and the lock-up time.
  • the graph of A shows the time change of the oscillation frequency when the loop band is widened by making the filter coefficient N relatively small
  • the graph of B shows the loop by making the filter coefficient N relatively large.
  • the time change of the oscillation frequency when the band is narrowed is shown.
  • the lockup time TL1 when the bandwidth is A is shorter than the lockup time TL2 when the bandwidth is B.
  • FIG. 19 is a diagram for explaining the phase noise characteristics of the PLL circuit.
  • the horizontal axis represents frequency [Hz]
  • the vertical axis represents phase noise [dBc / Hz].
  • FIG. 20 is a block diagram showing the configuration of local oscillator 26B and control unit 12A according to the third embodiment of the present invention.
  • the local oscillator 26B of FIG. 20 is different from the local oscillator 26A of FIG. 16 in that it does not include the switching unit SW1.
  • the tracking code TR is output from the digital low-pass filter 62A to the LC oscillator 50 even during calibration.
  • the tracking code TR is input to the comparator 73 provided in the table setting unit 70A and the switching unit SW2.
  • the input tracking code TR is held in the register 72.
  • mode 2 the input tracking code TR and the tracking code TR held in the register 72 are compared by the comparator 73.
  • the binary search logic 74 determines the value of the cancel code CN to be supplied after switching the current adjustment code IC by the binary search method so that the value of the tracking code TR before and after switching the value of the current adjustment code IC becomes equal. To do.
  • the binary search logic 74 sets the initial search range as the entire range from the minimum value to the maximum value of the cancel code CN, and outputs the median value of the search range to the table storage unit 46.
  • the median value of the search range is output to the capacity unit 54 of the LC oscillator 50 via the table storage unit 46 and used as the cancel code CN.
  • the binary search logic 74 reduces the search range in half. The above process is repeated as many times as the number of bits of the cancel code CN, so that the value of the cancel code CN is finally determined.
  • the table storage unit 46 stores the determined value of the cancellation code CN in association with the change in the value of the current adjustment code IC.
  • the value of the cancel code CN to be output when the 5-bit current adjustment code IC is changed from the initial value “00000” is the value of the current adjustment code IC after the change.
  • the value of the cancel code CN to be output when the value of the current adjustment code IC is changed while the oscillation frequency is controlled to a desired value by closed loop control can be determined. it can. Therefore, it is possible to suppress the oscillation frequency jump with higher accuracy than in the first and second embodiments. Since the table is created using the tracking code TR instead of the oscillation frequency, there is an advantage that a frequency counter is not required. Since other points of the third embodiment are the same as those of the first and second embodiments shown in FIGS. 10 and 16, the same or corresponding parts are denoted by the same reference numerals and description thereof will not be repeated.
  • the phase comparator 61 and the low-pass filter 62 are digital circuits, but these may be configured by analog circuits. In this case, it is necessary to provide the table setting unit 70A with an analog / digital converter that detects an analog control signal output from the low-pass filter to the LC oscillator, receives the detected analog control signal, and converts it into a digital signal. . The output of the analog / digital converter is input to the comparator 73 and the switching unit SW2.
  • FIG. 21 is a diagram illustrating a configuration of an LC oscillator 50A as a modification of the first embodiment and a control unit 12B that controls the LC oscillator 50A.
  • the resonant circuit 202A of FIG. 21 is different from the resonant circuit 202 of FIG. 3 in that it further includes a capacitance unit 57 connected between the output nodes ND1 and ND2.
  • the capacity value of the capacity unit 57 changes according to the value of the coarse adjustment code CT set in the register 48 in the control unit 12B.
  • the oscillation frequency of the LC oscillator 50A can be roughly adjusted by switching the value of the coarse adjustment code CT.
  • FIG. 22 is a diagram illustrating a configuration of an LC oscillator 50B and a control unit 12C that controls the LC oscillator 50B as a modification of the second embodiment.
  • the configuration of the LC oscillator 50B in FIG. 22 is the same as the configuration of the LC oscillator 50 described in FIG.
  • the control unit 12B further includes a register 48 and an adder 49 for holding the coarse adjustment code CT in addition to the configuration shown in FIG.
  • the adder 49 adds the coarse adjustment code CT held in the register 48 and the cancel code CN output from the table storage unit 46, and outputs the addition result AD to the capacitor unit 54.
  • the capacitance value of the capacitor 54 changes according to the addition result AD. Therefore, the oscillation frequency of the LC oscillator 50A can be roughly adjusted by changing the value of the coarse adjustment code CT.
  • the unlocking of the PLL circuit may occur because the load of the LC oscillator fluctuates also by switching the amount of driving current of the frequency divider. Furthermore, when switching transmission / reception in time division duplex (TDD), even if the amplifier amplifier in the transmission output stage is switched on or off, the PLL circuit is unlocked due to voltage fluctuations in the power supply line. May occur.
  • TDD time division duplex
  • the method for suppressing jumping of the oscillation frequency described in the first to fourth embodiments can be applied to the above case.
  • FIG. 23 is a diagram for explaining a method of suppressing oscillation frequency jump in a more general case.
  • the local oscillator (PLL circuit) 26 includes an LC oscillator (controlled oscillator) 50, a frequency divider 60, a digital phase comparator 61, and a digital low-pass filter 62.
  • the LC oscillator 50 has the same configuration as that described with reference to FIG. 3, and the oscillation frequency changes according to the tracking code TR output from the digital low-pass filter 62.
  • the oscillation frequency of the LC oscillator 50 (frequency of the local oscillation signal LO) jumps when the state of the noise source 130 changes.
  • the noise source 130 is, for example, an amplification amplifier at the transmission output stage, and the state change of the noise source 130 (for example, on / off of the amplification amplifier) according to a control signal (referred to as trigger code TG) supplied to the noise source 130 ) Occurs.
  • the control unit 12 is a table in which a cancel code CN corresponding to the change in the value is set in advance.
  • the capacitance value of the capacitance unit 54 provided in the LC oscillator 50 changes according to the cancel code CN, so that the oscillation frequency jump due to the state change of the noise source 130 does not occur.
  • the table stored in advance in the table storage unit 46 can be created by the same method as described in the first embodiment.
  • 1 communication device 1 baseband circuit, 4 power amplifier, 10 RFIC (semiconductor device), 11 interface unit, 12, 12A, 12B, 12C control unit, 26, 26A, 26B, 82 local oscillator, 27, 83 phase shifter , 30 quadrature modulator, 46 table storage unit, 50, 50A, 50B LC oscillator, 53, 53, 54, 54, 57 capacitance unit, 55 inductor, 56 current adjustment unit, 60 frequency divider, 61 digital phase comparator, 62, 62A digital low pass filter, 62A digital low pass filter, 70, 70A table setting unit, 71 frequency counter, 74 binary search logic, 81 quadrature demodulator, 201 amplification unit, 202, 202A resonance circuit, CK clock signal, CN cancel Code, CT coarse adjustment code , FS FCW, GC gain adjustment code, IC currents adjustment code, LO local oscillator signal, REF reference code, SW1, SW2 switch unit, TG trigger code, TR tracking code, VDD,

Landscapes

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Abstract

　半導体装置は、制御発振器（５０）と制御部（１２）とを備える。制御発振器（５０）は、共振回路（２０２）と増幅部（２０１）と電流調整部（５６）とを含む。共振回路（２０２）は、１または複数のインダクタ（５５）および容量値が変更可能な第１の容量部（５４）を含む。増幅部（２０１）は、共振回路と接続され、共振回路の共振周波数に対応した発振周波数を有する局部発振信号（ＬＯ）を出力する。電流調整部（５６）は、増幅部に供給する駆動電流の値を調整する。制御部（１２）は、第１の容量部（５４）の容量値および電流調整部（５６）を制御する。制御部（１２）は、増幅部（２０１）に供給する駆動電流の値を変更するように電流調整部（５６）に指令したときには、第１の容量部（５４）の容量値も変更する。

Description

半導体装置
　この発明は、位相同期ループに主として用いられる制御発振器を備えた半導体装置に関する。
　通信用のＲＦＩＣ（無線周波数集積回路：Radio　Frequency　Integrated　Circuit）には変復調に必要な位相同期ループ（ＰＬＬ：Phase　Locked　Loop）回路が実装される。ＰＬＬ回路は主に制御発振器、分周器、位相比較器、およびフィルタで構成される。ＰＬＬ回路は制御発振器に与えられる制御電圧（またはデジタルコード）をフィードバックループで制御することによって、発振周波数を一定に保つ回路である。分周器の分周比を変更することによって発振周波数を変更することができるので、上記の構成のＰＬＬ回路は、周波数シンセサイザとも呼ばれる。
　ＰＬＬ回路の具体的構成は、たとえば、Robert　Bogdan　Staszewskiらの論文（“All-Digital　PLL　and　Transmitter　for　Mobile　Phones”、IEEE　Journal　of　Solid-State　Circuits、Vol.40、No.12、December　2005（非特許文献１））や、Pin-En　Suらの論文（“Fractional-N　Phase-Locked-Loop-Based　Frequency　Synthesis:　A　Tutorial”、IEEE　TRANSACTIONS　ON　CIRCUITS　AND　SYSTEMS、Vol.56、No.12、December　2009（非特許文献２））に記載されている。前者の文献は、全デジタルＰＬＬ（ＡＤＰＬＬ：All　Digital　PLL）回路について開示するものであり、後者の文献は、Ｆｒａｃｔｉｏｎａｌ－Ｎ　ＰＬＬシンセサイザについて開示するものである。Ｆｒａｃｔｉｏｎａｌ－Ｎ　ＰＬＬシンセサイザでは、ΔΣ変調を用いて分周数を等価的に非整数とすることによって発振周波数を連続的に変化させることができる。
　ＰＬＬ回路を構成する要素のうち制御発振器については、たとえば、特開平３－１９６７０６号公報（特許文献１）や特開２００７－７４４３６号公報（特許文献２）などに記載されている。特開平３－１９６７０６号公報（特許文献１）に記載の発振回路では、発振周波数を決定する容量部のうち少なくとも１つが並列に接続された複数の容量を含む。これらの複数の容量のうち１つ以上の容量を選択することによって容量部の容量値が制御され、これによって発振周波数が制御される。
　特開２００７－７４４３６号公報（特許文献２）には、広帯域な発振周波数を得るための電圧制御発振回路の構成が開示される。具体的にこの文献の電圧制御発振回路は、外部からの第１の制御信号によってオンオフされるＭＯＳ（Metal　Oxide　Semiconductor）スイッチと固定キャパシタとを直列接続した複数のスイッチドキャパシタと、外部からの第２の制御信号によってキャパシタ値を可変にできる可変キャパシタと、インダクタと、差動対を構成する半導体電流制御素子とを含む。
　ＰＬＬ回路において、発振周波数が一定となった状態を「ロック状態」、不安定な状態を「ロックが外れた状態」と呼ぶ。携帯電話などの移動体通信用のＲＦＩＣでは、搭載されるＰＬＬ回路がロック状態になったときの周波数や、ロックが外れた状態から再ロックするまでに要する時間について仕様が定められており、これらの値を仕様の範囲内に収める必要がある。
　たとえば、特開２００２－３１４４０８号公報（特許文献３）に記載の技術は、分数分周方式のＰＬＬ回路においてロック状態での出力信号に不要な周波数成分が重畳されないようにすることで発振周波数を仕様の範囲内に収めることを目的にしている。
　特開２００２－１１８４６１号公報（特許文献４）および特開２００３－１５８４５２号公報（特許文献５）に記載の技術は、ロックアップタイムの高速化を図ることを目的としている。具体的には、チャージポンプ回路に供給される電流量を増加させることによってロックアップタイムの高速化が図られる。
　特開２００５－１０９６０８号公報（特許文献６）に記載の技術も、ロックアップタイムの高速化を目的とする。具体的には、ループフィルタのカットオフ周波数を可変とすることでロックアップタイムが制御される。
　１つの基地局に対し、複数の端末が接続される移動体通信（たとえば、ＷＣＤＭＡ：Wideband　Code　Division　Multiple　Access）では、一度に通信できる端末数を増加させるため、基地局と各端末間の距離に応じて各端末の送信電力を調整し、基地局が受ける個々の端末からの電力を一定に保つ必要がある。各端末ではＲＦＩＣの出力部にある増幅器のゲインを調整することによって送信電力が制御される（たとえば、Kurt　Hausmann、他６名、“A　SAW-less　CMOS　TX　for　EGPRS　and　WCDMA”、IEEE　Radio　Frequency　Integrated　Circuits　Symposium、pp.25-28、May　2010（非特許文献３））。各端末と基地局との距離が近づくにつれてＲＦＩＣでの消費電力は減少する（バッテリ寿命測定法については、たとえば、GSM　Association　Official　Document　DG.09　v5.1（非特許文献４）を参照）。
特開平３－１９６７０６号公報 特開２００７－７４４３６号公報 特開２００２－３１４４０８号公報 特開２００２－１１８４６１号公報 特開２００３－１５８４５２号公報 特開２００５－１０９６０８号公報
Robert　Bogdan　Staszewski、他１４名、"All-Digital　PLL　and　Transmitter　for　Mobile　Phones"、IEEE　Journal　of　Solid-State　Circuits、Vol.40、No.12、December　2005 Pin-En　Su、他１名、"Fractional-N　Phase-Locked-Loop-Based　Frequency　Synthesis:　A　Tutorial"、IEEE　TRANSACTIONS　ON　CIRCUITS　AND　SYSTEMS、Vol.56、No.12、December　2009 Kurt　Hausmann、他６名、"A　SAW-less　CMOS　TX　for　EGPRS　and　WCDMA"、IEEE　Radio　Frequency　Integrated　Circuits　Symposium、pp.25-28、May　2010 "Battery　Life　Measurement　Technique"、［online］、GSM　Association　Official　Document　DG.09　v5.1、2009年9月15日、インターネット<http://www.gsmworld.com/documents/DG_09_v51.doc>
　雑音特性を仕様よりも悪化させないようにしながらＰＬＬ回路の制御発振器に供給する駆動電流を減少させることができれば、さらに消費電力を低減することができる。ところが、制御発振器の駆動電流量を変化させると、発振周波数や位相に跳びが生じることによってＰＬＬ回路のロックが外れることが問題となる。このため、従来のＰＬＬ回路では、制御発振器に供給する駆動電流は一定値に固定されるのが通常である。
　ＰＬＬ回路のロック外れは、分周器に供給する駆動電流を変化させた場合にも生じることがあるし、さらには、時分割復信（ＴＤＤ：Time　Division　Duplex）において送受信の切替を行なうときに、送信出力段の増幅アンプをオンまたはオフに切替える場合にも生じることがある。
　この発明の目的は、ＰＬＬ回路のロックが外れた場合でも発振周波数の跳びの量を抑制することによって再ロックするまでの時間の短縮を可能にすることである。
　この発明の実施の一形態による半導体装置は、制御発振器と制御部とを備える。制御発振器は、共振回路と増幅部と電流調整部とを含む。共振回路は、１または複数のインダクタおよび容量値が変更可能な第１の容量部を含む。増幅部は、共振回路と接続され、共振回路の共振周波数に対応した発振周波数を有する局部発振信号を出力する。電流調整部は、増幅部に供給する駆動電流の値を調整する。制御部は、第１の容量部の容量値および電流調整部を制御する。制御部は、増幅部に供給する駆動電流の値を変更するように電流調整部に指令したときには、第１の容量部の容量値も変更する。
　上記の実施の形態による半導体装置によれば、制御部は、増幅部に供給する駆動電流の値を変更するように電流調整部に指令したときには、第１の容量部の容量値も調整する。したがって、上記の構成の制御発振器および制御部を備えたＰＬＬ回路においては、第１の容量部の容量値を調整することによって駆動電流が変化に伴う発振周波数の跳びの量を抑制できるので、ロック外れを防止することができる。たとえロック外れが生じたとしても再ロックするまでの時間を短縮することができる。
この発明の実施の形態１によるＲＦＩＣ（半導体装置）１０を搭載した通信機１の全体構成を示すブロック図である。 図１の局部発振器２６の構成と、制御部１２のうち局部発振器２６の制御に関係する部分の構成を示すブロック図である。 図２のＬＣ発振器５０の構成の一例を示す回路図である。 図３に示す容量部５３，５４の構成の一例を示す図である。 図４の電圧制御キャパシタ１０２において制御電圧と容量値との関係を示す図である。 図３に示す容量部５３，５４の他の構成例を示す図である。 図３に示す電流調整部５６の構成の一例を示す図である。 図３のＬＣ発振器５０において電流調整コードＩＣが切替わったときの発振周波数の変化を示す図である（容量部５４によって発振周波数の調整が行なわれない場合）。 図３のＬＣ発振器５０において電流調整コードＩＣが切替わったときの発振周波数の変化を示す図である（容量部５４によって発振周波数の調整が行なわれる場合）。 図２の局部発振器２６および制御部１２のうちテーブルの作成に関係する部分を示すブロック図である。 キャリブレーション時（ＳＷ１＝“１”）においてモード１（ＳＷ２＝“０”）の場合の制御部１２の動作を説明するための図である。 キャリブレーション時（ＳＷ１＝“１”）においてモード２（ＳＷ２＝“１”）の場合の制御部１２の動作を説明するための図である。 通常動作時（ＳＷ１＝“０”）における制御部１２の動作を説明するための図である。 キャリブレーション時において、切替部ＳＷ１，ＳＷ２の状態、制御コードＩＣ，ＣＮの値の時間変化、および発振周波数の時間変化を示すタイミング図である。 通常動作時において、切替部ＳＷ１，ＳＷ２の状態、制御コードＩＣ，ＣＮの値の時間変化、および発振周波数の時間変化を示すタイミング図である。 この発明の実施の形態２による局部発振器２６Ａおよび制御部１２の構成を示すブロック図である。 図１６のデジタルローパスフィルタ６２Ａの構成の一例を概念的に示す図である。 デジタルローパスフィルタの通過帯域幅とロックアップタイムとの関係を説明するための図である。 ＰＬＬ回路の位相雑音特性を説明するための図である。 この発明の実施の形態３による局部発振器２６Ｂおよび制御部１２Ａの構成を示すブロック図である。 実施の形態１の変形例としてのＬＣ発振器５０Ａおよびこれを制御する制御部１２Ｂの構成を示す図である。 実施の形態２の変形例としてＬＣ発振器５０Ｂおよびこれを制御する制御部１２Ｃの構成を示す図である。 より一般的における発振周波数の跳びの抑制方法について説明するための図である。
　以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
　＜実施の形態１＞
　［通信機１の全体構成］
　図１は、この発明の実施の形態１によるＲＦＩＣ（半導体装置）１０を搭載した通信機１の全体構成を示すブロック図である。通信機１は、ベースバンド回路（ＢＢＩＣ：Baseband　IC）２と、ＲＦＩＣ１０と、差動信号のインピーダンスを変換するとともに差動信号をシングルエンド信号に変換する変換器３と、電力増幅器（ＨＰＡ：High　Power　Amplifier）４と、フロントエンドモジュール（ＦＥＭ：Front-End　Module）５と、アンテナ６と、シングルエンド信号を差動信号に変換して、差動信号のインピーダンスを変換する変換器７とを含む。
　以下、送信時および受信時に分けて各部の動作について簡単に説明する。以下の説明では、差動信号ＸＸを構成する非反転信号と反転信号を区別するときには、参照符号ＸＸの末尾にＴ（非反転信号）、Ｂ（反転信号）をそれぞれ付して、ＸＸ＿Ｔ、ＸＸ＿Ｂのように記載する。送信をＴＸ、受信をＲＸと記載する場合がある。
　まず、送信時には、ベースバンド回路２は、送信データに基づいてＩ信号と直交位相成分であるＱ信号とを生成する。生成されたＩ信号およびＱ信号は、ＲＦＩＣ１０への制御信号とともに、シリアル差動信号Ｓ＿ＴＸに変換されて、ＬＶＤＳ（Low　Voltage　Differential　Signaling）でＲＦＩＣ１０に出力される。シリアル差動信号Ｓ＿ＴＸは、ＲＦＩＣ１０のインターフェース部１１でシリアル－パラレル変換されてＩ信号ＤｉおよびＱ信号ＤｑとＲＦＩＣ１０への制御信号とに分離される。
　ＲＦＩＣ１０は、送信装置の構成として、補正値加算部２１と、ＤＡＣ２２，２３（ＤＡＣ：Digital-to-Analog　Converter）と、ＬＰＦ２４，２５（ＬＰＦ：Low　Pass　Filter）と、局部発振器２６と、移相器２７と、直交変調器３０と、送信パワーを制御するＴＸＰＧＡ３１（ＰＧＡ：Programmable　Gain　Amplifier)とを含む。
　インターフェース部１１から出力されたデジタルのＩ信号ＤｉおよびＱ信号Ｄｑは、補正値加算部２１によって第１および第２のオフセット補正値がそれぞれ付加される。オフセット補正値は、直交変調器３０のキャリアリークを抑制するためのものである。
　ＤＡＣ２２，２３は、オフセット補正されたＩ信号ＤｉおよびＱ信号Ｄｑをそれぞれアナログ差動信号に変換する。アナログ変換されたオフセット補正後のＩ信号およびＱ信号は、ＬＰＦ２４，２５をそれぞれ通過した後、それぞれ差動のベースバンド信号ＢＢ＿Ｉ、ＢＢ＿Ｑとして直交変調器３０に入力される。
　直交変調器３０には、さらに、局部発振器２６の出力信号に基づいて移相器２７にて生成されたアナログ差動信号である局部発振信号ＬＯ＿Ｉと局部発振信号ＬＯ＿Ｑとが入力される。ここで、局部発振信号ＬＯ＿ＩとＬＯ＿Ｑの位相差は９０度であり、ＬＯ＿Ｑの位相がＬＯ＿Ｉの位相よりも遅れている。移相器２７に代えて、１／２分周器によって局部発振信号ＬＯ＿Ｉ，ＬＯ＿Ｑを生成してもよい。
　直交変調器３０は、ＢＢ＿Ｉ信号とＬＯ＿Ｉ信号とを乗算するとともに、ＢＢ＿Ｑ信号とＢＢ＿Ｑ信号とを乗算し、それらの乗算結果を減算することによって、送信周波数帯域の送信信号を生成してＴＸＰＧＡ３１に出力する。
　ＴＸＰＧＡ３１に入力された送信信号は、制御信号に応じて送信パワーが調整された後、変換器３によって差動信号からシングルエンド信号に変換される。
　電力増幅器４は、変換器３から出力された送信信号を増幅する。増幅された送信信号はフロントエンドモジュール５を介してアンテナ６に供給され、アンテナ６から放射される。フロントエンドモジュール５は、送信信号と受信信号を分離するデュプレクサと、送受信周波数帯ごとに用意されたデュプレクサとアンテナ６との接続を切替えるスイッチとを含むモジュールである。
　次に、受信時には、アンテナ６で受信した受信信号は、フロントエンドモジュール５を介して変換器７に入力される。変換器７は、シングルエンド信号である受信信号を差動信号に変換するとともにインピーダンス変換を行ってＲＦＩＣ１０に伝送する。
　ＲＦＩＣ１０は、受信装置の構成として、ＬＮＡ８０（ＬＮＡ：Low　Noise　Amplifier）と、直交復調器８１と、局部発振器８２と、移相器８３と、ＲＸＰＧＡ８４，８５と、ＬＰＦ８６，８７と、ＡＤＣ８８，８９（ＡＤＣ：Analog-to-Digital　Converter）とを含む。
　変換器７から入力された受信信号は、ＬＮＡ８０によって増幅された後、直交復調器８１に入力される。直交復調器８１には、ＬＮＡ８０の出力に加えて、局部発振器８２の出力信号に基づいて移相器８３にて生成されたアナログ差動信号である局部発振信号ＲＸＬＯ＿Ｉおよび局部発振信号ＲＸＬＯ＿Ｑが入力される。ここで、局部発振信号ＲＸＬＯ＿ＩとＲＸＬＯ＿Ｑとの位相差は９０度であり、ＲＸＬＯ＿Ｑの位相がＲＸＬＯ＿Ｉの位相よりも遅れている。移相器８３に代えて、１／２分周器によって局部発振信号ＲＸＬＯ＿Ｉ，ＲＸＬＯ＿Ｑを生成してもよい。
　直交復調器８１は、受信信号と局部発振信号ＲＸＬＯ＿Ｉとを乗算することによってベースバンドＩ信号を生成し、受信信号と局部発振信号ＲＸＬＯ＿Ｑとを乗算することによってベースバンドＱ信号を生成する。
　直交復調器８１によって生成されたベースバンドＩ信号とベースバンドＱ信号とは、ＬＰＦ８４，８５によって不要波が除去された後にＲＸＰＧＡ８６，８７によってそれぞれレベル調整される。ＲＸＰＧＡ８６，８７を通過したＩ信号およびＱ信号は、ＡＤＣ８８，８９によってそれぞれデジタル変換される。その後、ベースバンドＩ信号およびベースバンドＱ信号は、インターフェース部１１によってシリアル差動信号Ｓ＿ＲＸに変換されてＬＶＤＳにてベースバンド回路２に出力される。ベースバンド回路２は、受信したＩ信号およびＱ信号を含むシリアル差動信号Ｓ＿ＲＸに基づいて受信信号を復調する。
　ＲＦＩＣ１０は制御部１２をさらに含む。制御部１２は、インターフェース部１１で分離されたベースバンド回路２からの制御信号を受け、上述の送信装置および受信装置の各要素を制御する。たとえば、制御部１２は、ＴＸＰＧＡ３１のゲインを制御するゲイン調整コードＧＣや局部発振器２６を制御するための制御コードＦＳ，ＩＣ，ＣＮを出力する。
　［局部発振器２６および制御部１２の構成］
　図２は、図１の局部発振器２６の構成と、制御部１２のうち局部発振器２６の制御に関係する部分の構成を示すブロック図である。図２には、図１の移相器２７、直交変調器３０、およびＴＸＰＧＡ３１も合わせて示される。
　図２を参照して、局部発振器２６は、ＬＣ発振器（デジタル制御発振器）５０と、分周器（ＤＩＶ：divider）６０と、デジタル位相比較器（ＤＰＦＤ：Digital　Phase　Frequency　Detector）６１と、デジタルローパスフィルタ（ＤＬＰＦ：Digital　Low　Pass　Filter）６２とを含む全デジタルＰＬＬ回路である。
　ＬＣ発振器５０は、デジタルローパスフィルタ６２のデジタル出力（トラッキングコードＴＲ）の値に応じた周波数で発振する。ＬＣ発振器５０の出力信号（局部発振信号ＬＯ）は差動信号（０，π）である。移相器２７は、この差動の出力信号ＬＯを受けて、互いに９０度位相の異なる局部発振信号ＬＯ＿Ｉ（０，π）およびＬＯ＿Ｑ（π／２，３π／２）を生成する。ＬＣ発振器５０の詳細な構成は図３で説明する。
　分周器６０は、ＬＣ発振器５０の出力信号（局部発振信号ＬＯ）を分周した信号を出力する。
　デジタル位相比較器６１（位相比較部）は、たとえば温度補償型水晶発振器（図示省略）から出力されたクロック信号ＣＫと、分周器６０の出力信号との位相差を検出し、検出した位相差に対応した位相差信号を出力する。たとえば、デジタル位相比較器６１は、クロック信号ＣＫおよびクロック信号ＣＫの立上り時刻（または立下り時刻）の時間差を検出する。
　デジタルローパスフィルタ６２は、デジタル位相比較器６１から出力された位相差信号の周波数帯域を制限するデジタルフィルタである。デジタルローパスフィルタ６２によって位相差信号の高域の雑音成分が除去される。
　上記のＬＣ発振器５０、分周器６０、デジタル位相比較器６１、およびデジタルローパスフィルタ６２によって帰還ループが構成される。この帰還ループによって、分周器６０から出力された信号の周波数とクロック信号ＣＫの周波数とが一致するまで帰還がかかる。このように周波数が一致することをロックするという。周波数がロックした状態では、局部発振信号ＬＯの周波数は、クロック信号ＣＫの周波数に分周比を乗算した値に一致する。
　次に、局部発振器２６の制御に関係する制御部１２の構成について説明する。図２を参照して、制御部１２は、加算器４１と、レジスタ４２，４５Ａ，４５Ｂ，４５Ｃと、論理回路４３と、比較器４４と、テーブル記憶部４６とを含む。
　制御部１２は、図１のベースバンド回路２からパワー制御情報（＋１：パワー増加、－１：パワー減少、０：パワー維持）を受ける。加算器４１は、パワー制御情報とレジスタ４２に保持されたデータとを加算する。加算器４１の加算結果はレジスタ４２に上書きされる。この結果、レジスタ４２には、通信機１の現在の出力電力の設定値ＰＳが保持される。図２の場合、出力電力の設定値ＰＳは５ビットのデジタルデータである。論理回路４３は、出力電力の設定値ＰＳをゲイン調整コードＧＣに変換してＴＸＰＧＡ３１に出力する。ＴＸＰＧＡ３１の出力はゲイン調整コードＧＣの値に応じて変化する。
　比較器４４は、レジスタ４２に保持された現在の出力電力の設定値ＰＳと、レジスタ４５Ａ，４５Ｂ，４５Ｃにそれぞれ保持された比較値１，２，３（たとえば、比較値１＜比較値２＜比較値３）とを比較することによって、５ビットの出力電力の設定値ＰＳを２ビットの電流調整コードＩＣに変換する。電流調整コードＩＣに応じてＬＣ発振器５０に供給される駆動電流の値が調整される。このように、出力電力の設定値ＰＳに応じて駆動電流を調整することによってＲＦＩＣ１０の消費電力を低減することができる。電流調整コードＩＣのビット数は２ビットに限られない。たとえば、出力電力の設定値ＰＳと比較する比較値を１個にした場合には、比較器４４によって１ビットの電流調整コードＩＣが生成される。
　出力電力の設定値ＰＳに対応して電流調整コードＩＣの値が切替わると、通常、ＬＣ発振器５０の発振周波数に跳びが生じる。テーブル記憶部４６は、電流調整コードＩＣの値の変化に対応付けて予め設定されたキャンセルコードＣＮの値を記憶する。図８～図１５で詳しく説明するように、電流調整コードＩＣの値を切替えるときには、対応するキャンセルコードＣＮがテーブル記憶部４６から出力される。このキャンセルコードＣＮに応答してＬＣ発振器５０に含まれる容量部の容量値が調整されることによって、ＬＣ発振器５０の発振周波数の跳びが抑制される。
　制御部１２は、さらに、図１のベースバンド回路２から受けた制御信号に基づいて局部発振器２６の発振周波数を設定するために、分周器６０の分周比を変更する周波数設定コードＦＳを出力する。
　上記の説明と異なり、アナログ回路によって位相比較器６１およびローパスフィルタ６２を構成することができる。この場合、ＬＣ発振器５０はローパスフィルタ６２から出力された制御電圧の値に応じた周波数で発振する。この明細書では、デジタルの制御コードとアナログの制御電圧とを総称して制御信号とも記載する。
　［ＬＣ発振器５０の構成］
　図３は、図２のＬＣ発振器５０の構成の一例を示す回路図である。図３を参照して、ＬＣ発振器５０は、増幅部２０１と、ＬＣ共振回路２０２と、電流調整部５６とを含む。ＬＣ発振器５０は、ＬＣ共振回路２０２の共振周波数に対応した発振周波数を有する差動の局部発振信号ＬＯを出力ノードＮＤ１，ＮＤ２から出力する。
　増幅部２０１はクロスカップル接続された一対のＮＭＯＳ（Negative-channel　Metal　Oxide　Semiconductor）トランジスタ５１，５２を含む。ＮＭＯＳトランジスタ５１のドレインは第１の出力ノードＮＤ１に接続され、ゲートは第２の出力ノードＮＤ２に接続され、ソースは接続ノードＮＤ３に接続される。ＮＭＯＳトランジスタ５２のドレインは第２の出力ノードＮＤ２に接続され、ゲートは第１の出力ノードＮＤ１に接続され、ソースは接続ノードＮＤ３に接続される。
　ＬＣ共振回路２０２は、ＮＭＯＳトランジスタ５１，５２の負荷として増幅部２０１に接続される。ＬＣ共振回路２０２は、出力ノードＮＤ１，ＮＤ２間に互いに並列に接続された、容量部５３、容量部５４、およびインダクタ５５を含む。容量部５３は、図２のデジタルローパスフィルタ６２から出力されたトラッキングコードＴＲの値に応じて容量値が変化する。容量部５４は、制御部１２から出力されたキャンセルコードＣＮの値に応じて容量値が変化する付加的なキャパシタである。ＬＣ共振回路２０２の共振周波数は、主として容量部５３の容量値とインダクタ５５のインダクタンス値によって決まる。インダクタ５５の中点は、電源ノードＶＤＤに接続される。
　電流調整部５６は、接続ノードＮＤ３と電源ノードＶＳＳ（接地ノード）との間に接続される。電流調整部５６の抵抗値は図２の制御部１２から出力された電流調整コードＩＣの値に応じて変化し、これによって、電源ノードＶＤＤから電源ノードＶＳＳに流れる増幅部２０１の駆動電流（トランジスタ５１，５２のコレクタ電流）の大きさが変化する。
　図４は、図３に示す容量部５３，５４の構成の一例を示す図である。図４を参照して、容量部５３，５４の各々は、デジタル・アナログ変換器（ＤＡＣ：Digital-to-Analog　Converter）１０１と、電圧制御キャパシタ１０２とを含む。デジタル・アナログ変換器１０１は、制御コード（トラッキングコードＴＲまたはキャンセルコードＣＮ）をアナログの制御電圧Ｖｃｎｔに変換する。電圧制御キャパシタ１０２は、直列接続されたＭＯＳトランジスタ・キャパシタ（MOSFET　Capacitor）１０３，１０４を含む。ＭＯＳトランジスタ・キャパシタ１０３，１０４の接続ノードに印加された制御電圧Ｖｃｎｔに応じて電圧制御キャパシタ１０２の容量値が変化する。
　図５は、図４の電圧制御キャパシタ１０２において制御電圧と容量値との関係を示す図である。制御コードに対応する制御電圧Ｖｃｎｔ（最小値ＶＬ、最大値ＶＨ）によって電圧制御キャパシタ１０２の容量値が決まる。
　図６は、図３に示す容量部５３，５４の他の構成例を示す図である。図６を参照して、容量部５３，５４の各々は、容量素子１０５（０）～１０５（ｍ）と、容量素子１０６（０）～１０６（ｍ）と、スイッチング素子としてのＮＭＯＳトランジスタ１０７（０）～１０７（ｍ）とを含む。ただし、ｍは、制御コード（トラッキングコードＴＲまたはキャンセルコードＣＮ）のビット数に応じて決まる整数である。第ｉ番目（０≦ｉ≦ｍ）の容量素子１０５（ｉ）、ＮＭＯＳトランジスタ１０７（ｉ）、および容量素子１０６（ｉ）は、出力ノードＮＤ１，ＮＤ２間に直列に接続されることによって直列接続体を構成する。これらのｍ＋１個の直列接続体は互いに並列に接続される。ＮＭＯＳトランジスタ１０７（０）～１０７（ｍ）の各々が制御コード（トラッキングコードＴＲ、キャンセルコードＣＮ）の値に応じてオンまたはオフに切替えられることによって、容量部５３，５４の容量値が変化する。
　図７は、図３に示す電流調整部５６の構成の一例を示す図である。図７を参照して、電流調整部５６は、スイッチング素子としてのＮＭＯＳトランジスタ１０８（０）～１０８（ｎ）と、抵抗素子１０９（０）～１０９（ｎ）とを含む。ただし、ｎは、制御コード（電流調整コードＩＣ）のビット数に応じて決まる整数である。第ｉ番目（０≦ｉ≦ｎ）のＮＭＯＳトランジスタ１０８（ｉ）および抵抗素子１０９（ｉ）は、接続ノードＮＤ３と電源ノードＶＳＳとの間に直列に接続されることによって直列接続体を構成する。これらのｎ＋１個の直列接続体は互いに並列に接続される。ＮＭＯＳトランジスタ１０８（０）～１０８（ｎ）の各々が制御コード（電流調整コードＩＣ）の値に応じてオンまたはオフに切替えられることによって、電流調整部５６の抵抗値が変化する。
　［発振周波数の跳びの抑制方法］
　次に、電流調整コードＩＣが切替わったときにおける発振周波数の跳びの抑制方法について説明する。まず、図３の容量部５４によって発振周波数の調整が行なわれない場合、すなわち、発振周波数の跳びが抑制されない場合を説明する。
　図８は、図３のＬＣ発振器５０において電流調整コードＩＣが切替わったときの発振周波数の変化を示す図である。図８の上側のグラフ（Ａ）はＬＣ発振器５０に流れる電流の時間変化を示し、下側のグラフ（Ｂ）はＬＣ発振器５０の発振周波数の時間変化を示す。
　図３、図８を参照して、時刻ｔ１で電流調整コードＩＣの値が切替わることによって制御発振器を流れる駆動電流が変化する。この駆動電流の変化に起因して発振周波数にΔｆの跳びが生じる。発振周波数は、時間の経過と共にＰＬＬの作用によって元の発振周波数に戻る。発振周波数が許容範囲ＦＴ内に収まるまでの時間（時刻ｔ１から時刻ｔ２まで）を再ロッキング時間ＴＲＬと称する。
　図９は、図３のＬＣ発振器５０において電流調整コードＩＣが切替わったときの発振周波数の変化を示す図である。図９の場合には、図３の容量部５４によって発振周波数の調整が行なわれる。図９において、（Ａ）のグラフは電流調整コードＩＣの値に対応する駆動電流の時間変化を示す。（Ｂ）のグラフは、キャンセルコードＣＮを一定にして電流調整コードＩＣの値を変化させたときの発振周波数の時間変化を示す。（Ｃ）のグラフはキャンセルコードＣＮの値の変化に対応する発振周波数の変化分を示す（トラッキングコードＴＲおよび電流調整コードＩＣは一定とする）。（Ｄ）のグラフは、電流調整コードＩＣとキャンセルコードの値の両方を変化させた場合の発振周波数の時間変化を示す。
　図３、図９を参照して、時刻ｔ１で電流調整コードＩＣの値が切替わることによって制御発振器を流れる駆動電流が変化する。キャンセルコードＣＮによって容量部５４の容量値の調整を行なわない場合には、グラフ（Ｂ）に示すように、時刻ｔ１の直後に発振周波数の跳びΔｆが生じる。この発振周波数の跳びΔｆを抑圧するために時刻ｔ１の電流調整コードＩＣの切替わりと同時にキャンセルコードＣＮが切替えられ、これによって、グラフ（Ｂ）における発振周波数の跳びを打ち消すように容量部５４の容量値を変化させる（グラフ（Ｃ）参照）。グラフ（Ｄ）に示すように、電流調整コードＩＣとキャンセルコードＣＮとの両方を変化させることによって、時刻ｔ１における発振周波数の跳びが抑圧され、発振周波数が許容範囲ＦＴ内に維持される。時刻ｔ１より後のキャンセルコードＣＮは、電流調整コードＩＣの値の変化に対応付けてテーブル記憶部４６に予め記憶された値が用いられる。以下、テーブル記憶部４６に予め記憶するテーブルの作成方法について説明する。テーブルの作成はキャリブレーション時に行なわれる。
　図１０は、図２の局部発振器２６および制御部１２のうちテーブルの作成に関係する部分を示すブロック図である。図１０においてＬＣ発振器５０は、容量部５４とその他の部分５９とに分けて示される。
　図２、図３、図１０を参照して、局部発振器２６は図２の構成に加えて切替部ＳＷ１をさらに含む。制御部１２は、図２の構成に加えてレジスタ４７とテーブル設定部７０とをさらに含む。レジスタ４７は予め設定された参照コードＲＥＦを保持する。参照コードＲＥＦとして、たとえば、トラッキングコードＴＲの設定可能範囲の中央値が用いられる。
　切替部ＳＷ１は、デジタルローパスフィルタ６２から出力されたトラッキングコードＴＲと、レジスタ４７から出力された参照コードＲＥＦとを受け、制御部１２の指令に応じていずれか一方の制御コードをＬＣ発振器５０の容量部５３に出力する。キャリブレーション時には、切替部ＳＷ１によってレジスタ４７とＬＣ発振器５０とが接続される（ＳＷ１＝“１”）ことによって、ＬＣ発振器５０の発振周波数はオープンループ制御される。通常動作時には、切替部ＳＷ１によってデジタルローパスフィルタ６２とＬＣ発振器５０とが接続される（ＳＷ１＝“０”）ことによって、ＬＣ発振器５０の発振周波数はクローズドループ制御される。
　テーブル設定部７０は、周波数カウンタ７１と、レジスタ７２と、比較器７３と、２分探索（Binary　Search）ロジック７４と、切替部ＳＷ２とを含む。周波数カウンタ７１は、ＬＣ発振器５０から出力された局部発振信号ＬＯを受け、キャリブレーション時（ＳＷ１＝“１”）に動作状態（ＯＮ状態）となって局部発振信号ＬＯの周波数を検出する。検出された周波数のデータ（たとえば、１０ビット）は、比較器７３および切替部ＳＷ２に出力される。周波数カウンタ７１は、通常動作時（ＳＷ１＝“０”）には停止状態（ＯＦＦ状態）になる。
　切替部ＳＷ２は、周波数カウンタ７１とレジスタ７２とを接続するか否かを切替える。周波数カウンタ７１とレジスタ７２とが接続されているとき（ＳＷ２＝“０”）、レジスタ７２は、周波数カウンタ７１から出力された周波数データを保持する。周波数カウンタ７１とレジスタ７２とが接続されていないとき（ＳＷ２＝“１”）、レジスタ７２は比較器７３の入力端子ｂと接続され、保持している周波数データを比較器７３に出力する。以下、切替部ＳＷ２によってレジスタ７２と周波数カウンタ７１とが接続されている場合（ＳＷ２＝“０”）をモード１と称し、レジスタ７２と周波数カウンタ７１とが接続されていない場合（ＳＷ２＝“１”）をモード２と称する。
　比較器７３は、モード１（ＳＷ２＝“０”）のとき停止状態（ＯＦＦ状態）となり、モード２（ＳＷ２＝“１”）のとき動作状態（ＯＮ状態）となる。比較器７３は、動作状態のとき、周波数カウンタ７１から出力された周波数データと、レジスタ７２に保持されている周波数データとを比較し、比較結果（１ビットデータ）を２分探索ロジック７４に出力する。たとえば、図１０の端子ａに入力される値が端子ｂに入力される値より大きい場合（ａ＞ｂ）には比較器７３は“１”を出力し、端子ａに入力される値が端子ｂに入力される値以下の場合（ａ≦ｂ）には比較器７３は“０”を出力する。
　２分探索ロジック７４は、モード１（ＳＷ２＝“０”）のとき停止状態（ＯＦＦ状態）となり、モード２（ＳＷ２＝“１”）のとき動作状態（ＯＮ状態）となる。制御部１２は、キャリブレーション時（ＳＷ１＝“１”）に、モード１（ＳＷ２＝“０”）からモード２（ＳＷ２＝“１”）へのモード切替を行なうのと同時に電流調整コードＩＣの値を切替える。２分探索ロジック７４は、モード２（ＳＷ２＝“１”）のときに電流調整コードＩＣの値を切替える前後において検出された局部発振信号ＬＯの周波数が等しくなるように、電流調整コードＩＣの値の切替後に供給すべきキャンセルコードＣＮの値を２分探索法によって決定する。
　具体的には、２分探索ロジック７４は、初期の探索範囲をキャンセルコードＣＮの最小値から最大値までの全範囲とし、探索範囲の中央値をテーブル記憶部４６に出力する。探索範囲の中央値は、テーブル記憶部４６を介してＬＣ発振器５０の容量部５４に出力され、キャンセルコードＣＮとして用いられる。このキャンセルコードＣＮの値に対する比較器７３の比較結果に基づいて、２分探索ロジック７４は探索範囲を半分に縮小する。以上の過程がキャンセルコードＣＮのビット数の回数だけ繰返されることによって、キャンセルコードＣＮの値が最終的に決定される。テーブル記憶部４６は、決定されたキャンセルコードＣＮの値を、電流調整コードＩＣの値の変化に対応付けて記憶する。
　［テーブル作成の具体例］
　以下、図１１～図１５を参照して、電流調整コードＩＣの初期値を“００”、キャンセルコードＣＮの初期値を“ｎ０”（ｎ０は、１０ビットの２進数を意味する）とし、電流調整コードＩＣを初期値“００”から“０１”に切替えたとき、切替後に供給すべきキャンセルコードＣＮの値を決定する手順について説明する。
　図１１は、キャリブレーション時（ＳＷ１＝“１”）においてモード１（ＳＷ２＝“０”）の場合の制御部１２の動作を説明するための図である。図１１を参照して、制御部１２は、電流調整コードＩＣとして初期値“００”を出力する。キャリブレーション時には、トラッキングコードＴＲに代えて一定値の参照コードＲＥＦがＬＣ発振器５０に入力される。この状態で、テーブル設定部７０はＬＣ発振器５０から出力された局部発振信号ＬＯの周波数を検出し、レジスタ７２に保持する。
　図１２は、キャリブレーション時（ＳＷ１＝“１”）においてモード２（ＳＷ２＝“１”）の場合の制御部１２の動作を説明するための図である。図１２を参照して、制御部１２は、電流調整コードＩＣとして切替後の値“０１”を出力する。キャリブレーション時には、トラッキングコードＴＲに代えて一定値の参照コードＲＥＦがＬＣ発振器５０に入力されている。比較器７３は、この状態で周波数カウンタ７１によって検出された局部発振信号ＬＯの周波数の値と、レジスタ７２に保持されている周波数のデータとを比較し、比較結果を２分探索ロジック７４に出力する。２分探索ロジック７４は、比較器７３の比較結果に基づいて探索範囲を半分に削減するともに、新たに設定された探索範囲の中央値をテーブル記憶部４６に出力する。出力された探索範囲の中央値はキャンセルコードＣＮとしてＬＣ発振器５０の容量部５４に与えられる。キャンセルコードＣＮが１０ビットの場合には、以上の手順が１０回繰返されることによって、最終的なキャンセルコードＣＮの値として“ｎ１”が決定される。決定された値“ｎ１”は、切替後の電流調整コードＩＣの値“０１”に対応付けてテーブル記憶部４６によって記憶される。同様に、電流調整コードＩＣの値が初期値“００”から“１０”に切替えられたとき、切替後に供給されるキャンセルコードＣＮの値として“ｎ２”が決定され、テーブル記憶部４６によって記憶される。電流調整コードＩＣの値が初期値“００”から“１１”に切替えられたとき、切替後に供給されるキャンセルコードＣＮの値として“ｎ３”が決定され、テーブル記憶部４６によって記憶される。
　図１３は、通常動作時（ＳＷ１＝“０”）における制御部１２の動作を説明するための図である。図１３を参照して、通常動作時には、図２のデジタルローパスフィルタから出力されたトラッキングコードＴＲがＬＣ発振器５０に入力される。周波数カウンタ７１は停止状態（ＯＦＦ状態）である。このとき、制御部１２から出力される電流調整コードＩＣが“００”から“０１”に切替えられると、この切替に応じてテーブル記憶部４６から容量部５４に出力されるキャンセルコードＣＮが“ｎ０”から“ｎ１”にテーブルに基づいて切替えられる。この結果、電流調整コードの切替時における発振周波数の跳びが抑制される。
　図１４は、キャリブレーション時において、切替部ＳＷ１，ＳＷ２の状態、制御コードＩＣ，ＣＮの値の時間変化、および発振周波数の時間変化を示すタイミング図である。グラフ（Ａ）は電流調整コードＩＣの値の時間変化を示し、グラフ（Ｂ）は切替部ＳＷ１の状態を示し、グラフ（Ｃ）は切替部ＳＷ２の状態を示し、グラフ（Ｄ）はキャンセルコードＣＮの値の時間変化を示し、グラフ（Ｅ）はＬＣ発振器５０から出力される局部発振信号ＬＯの周波数（発振周波数）の時間変化を示す。
　図１１、図１２、図１４を参照して、キャリブレーションモード時には切替部ＳＷ１の状態は“１”である。制御部１２は、時刻ｔ１で電流調整コードＩＣを“００”から“０１”に切替えるとともに、切替部ＳＷ２の状態を“０”から“１”に切替えることによってモード１からモード２に動作モードを移行させる。時刻ｔ１以降、制御部１２は、発振周波数が時刻ｔ１より前の初期値に等しくなるように、２分探索ロジック７４によってキャンセルコードＣＮの値を調整し、最終的にキャンセルコードＣＮの値を“ｎ１”に決定する。
　図１５は、通常動作時において、切替部ＳＷ１，ＳＷ２の状態、制御コードＩＣ，ＣＮの値の時間変化、および発振周波数の時間変化を示すタイミング図である。グラフ（Ａ）は電流調整コードＩＣの値の時間変化を示し、グラフ（Ｂ）は切替部ＳＷ１の状態を示し、グラフ（Ｃ）は切替部ＳＷ２の状態を示し、グラフ（Ｄ）はキャンセルコードＣＮの値の時間変化を示し、グラフ（Ｅ）はＬＣ発振器５０から出力される局部発振信号ＬＯの周波数（発振周波数）の時間変化を示す。
　図１３、図１５を参照して、通常動作時には切替部ＳＷ１の状態は“０”であり、切替部ＳＷ２の状態は制御部１２の動作に関係しない。制御部１２は、時刻ｔ１で電流調整コードＩＣの値を“００”から“０１”に切替えるとともに、キャンセルコードＣＮの値を“ｎ０”から“ｎ１”に切替える。この結果、時刻ｔ１の前後で発振周波数の値をほとんど変化させずに許容範囲ＦＴ内に収めることができる。
　以上のとおり実施の形態１によるＲＦＩＣ１０によれば、電流調整コードＩＣの値を切替えることによってＬＣ発振器５０の駆動電流の値を切替えたときには、キャンセルコードＣＮの値を調整することによって駆動電流が変化する前後での発振周波数の跳びの量を抑制できる。この結果、ロック外れを防止することができ、たとえロック外れが生じたとしても再ロックするまでの時間を短縮することができる。
　＜実施の形態２＞
　図１６は、この発明の実施の形態２による局部発振器２６Ａおよび制御部１２の構成を示すブロック図である。図１６の局部発振器２６Ａは、デジタルローパスフィルタ６２Ａの構成が実施の形態１のデジタルローパスフィルタ６２と異なる。その他の局部発振器２６Ａの構成および制御部１２の構成は、図２および図１０で説明した実施の形態１の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
　デジタルローパスフィルタ６２Ａは、電流調整コードＩＣを受け、電流調整コードＩＣの値が切替わってから所定の時間の間、通過帯域幅を通常の帯域幅よりも増加させる。この結果、電流調整コードＩＣが切替わったときにＬＣ発振器５０の発振周波数の跳びを抑制できることに加えて、所望の発振周波数にロックするまでの時間（ロックアップタイム）を短縮することができる。デジタルフィルタを用いているので、通過帯域幅を通常の帯域幅に戻す際に生じる発振周波数の跳びも抑制することができる。
　図１７は、図１６のデジタルローパスフィルタ６２Ａの構成の一例を概念的に示す図である。図１７を参照して、デジタルローパスフィルタ６２Ａは、演算部１１０と、フィルタ係数Ｎを設定する係数設定部１２０とを含む。
　演算部１１０は、乗算器１１１，１１２と、加算器１１３，１１４と、遅延器１１５とを含む。乗算器１１１は、図１６のデジタル位相比較器６１から出力された位相差データＰＤを２-N倍する（ただし、Ｎはフィルタ係数）。加算器１１３は、乗算器１１１の出力と加算器１１４の出力とを加算して、遅延器１１５に出力する。遅延器１１５の出力はトラッキングコードＴＲとして図１６の切替部ＳＷ１に与えられる。乗算器１１２は遅延器１１５の出力を２-N倍する（ただし、Ｎはフィルタ係数）。加算器１１４は、遅延器１１５の出力から乗算器１１２の出力を減算する。
　係数設定部１２０は、排他的論理和（ＸＯＲ）ゲート１２１，１２２と、論理和（ＯＲ）ゲート１２３と、遅延回路１２４，１２５と、判定回路１２６とを含む。電流調整コードが２ビットの場合、上位ビット対応する信号ＩＣ［１］は、ＸＯＲゲート１２１の第１の入力端子と遅延回路１２４とに入力される。遅延回路１２４の出力は、ＸＯＲゲート１２１の第２の入力端子に入力される。電流調整コードＩＣの下位ビットに対応する信号ＩＣ［０］は、ＸＯＲゲート１２２の第１の入力端子と遅延回路１２５とに入力される。遅延回路１２５の出力は、ＸＯＲゲート１２２の第２の入力端子に入力される。ＯＲゲート１２３は、ＸＯＲゲート１２１，１２２の各出力の論理和を判定回路１２６に出力する。
　判定回路１２６は、ＯＲゲート１２３の出力Ｚが“０”であるか“１”であるかを判定する。電流調整コードＩＣの値が変更された場合には、遅延回路１２４，１２５による遅延時間の間、ＯＲゲート１２３の出力Ｚが“１”になる。判定回路１２６は、ＯＲゲート１２３の出力Ｚが“０”の場合にはフィルタ係数Ｎを比較的大きな値（Ｎ＝ＨＩＧＨ）に設定し、ＯＲゲート１２３の出力Ｚが“１”の場合にはフィルタ係数Ｎを比較的小さな値（Ｎ＝ＬＯＷ）に設定する。したがって、電流調整コードＩＣの変更後、遅延回路１２４，１２５による遅延時間の間、フィルタ係数Ｎの値が小さくなる（Ｎ＝ＬＯＷ）ので、デジタルローパスフィルタ６２Ａの通過帯域幅が広くなる。
　電流調整コードＩＣのビット数が２ビット以外の場合には、ビット数に対応する個数の遅延回路とＸＯＲ回路との組合わせを設け、各ビットに対応するＸＯＲ回路の出力の論理和を求めることによって、電流調整コードＩＣに変更があったか否かを判定することができる。
　図１８は、デジタルローパスフィルタの通過帯域幅とロックアップタイムとの関係を説明するための図である。図１８において、Ａのグラフは、フィルタ係数Ｎを比較的小さくすることによってループ帯域を広げた場合の発振周波数の時間変化を示し、Ｂのグラフは、フィルタ係数Ｎを比較的大きくすることによってループ帯域を狭めた場合の発振周波数の時間変化を示す。帯域幅が比較的広いＡの場合のロックアップタイムＴＬ１は、帯域幅が比較的狭いＢの場合のロックアップタイムＴＬ２よりも短くなる。
　図１９は、ＰＬＬ回路の位相雑音特性を説明するための図である。図１９の横軸は周波数［Ｈｚ］であり、縦軸は位相雑音［ｄＢｃ／Ｈｚ］である。フィルタ係数Ｎが比較的小さい（Ｎ＝ＬＯＷ）場合は、フィルタ係数Ｎが比較的大きい（Ｎ＝ＨＩＧＨ）場合に比べてループ帯域が広がるために位相雑音特性が劣化する。
　＜実施の形態３＞
　図２０は、この発明の実施の形態３による局部発振器２６Ｂおよび制御部１２Ａの構成を示すブロック図である。図２０の局部発振器２６Ｂは、切替部ＳＷ１を含まない点で図１６の局部発振器２６Ａと異なる。実施の形態３の場合には、キャリブレーション時にもデジタルローパスフィルタ６２ＡからＬＣ発振器５０にトラッキングコードＴＲが出力される。
　さらに、図２０のテーブル設定部７０Ａは、周波数カウンタ７１を含まない点で図１０、図１６に示したテーブル設定部７０と異なる。図２０の場合には、トラッキングコードＴＲが、テーブル設定部７０Ａに設けられた比較器７３と、切替部ＳＷ２に入力される。キャリブレーション時において、モード１（ＳＷ２＝“０”）の場合、入力されたトラッキングコードＴＲがレジスタ７２に保持される。モード２（ＳＷ２＝“１”）の場合、入力されたトラッキングコードＴＲとレジスタ７２に保持されたトラッキングコードＴＲとが比較器７３によって比較される。
　制御部１２は、キャリブレーション時に、モード１（ＳＷ２＝“０”）からモード２（ＳＷ２＝“１”）へのモード切替を行なうのと同時に電流調整コードＩＣの値を切替える。２分探索ロジック７４は、電流調整コードＩＣの値を切替える前後におけるトラッキングコードＴＲの値が等しくなるように、電流調整コードＩＣの切替後に供給すべきキャンセルコードＣＮの値を２分探索法によって決定する。
　具体的には、２分探索ロジック７４は、初期の探索範囲をキャンセルコードＣＮの最小値から最大値までの全範囲とし、探索範囲の中央値をテーブル記憶部４６に出力する。探索範囲の中央値は、テーブル記憶部４６を介してＬＣ発振器５０の容量部５４に出力され、キャンセルコードＣＮとして用いられる。このキャンセルコードＣＮの値に対する比較器７３の比較結果に基づいて、２分探索ロジック７４は探索範囲を半分に縮小する。以上の過程がキャンセルコードＣＮのビット数の回数だけ繰返されることによって、キャンセルコードＣＮの値が最終的に決定される。テーブル記憶部４６は、決定されたキャンセルコードＣＮの値を、電流調整コードＩＣの値の変化に対応付けて記憶する。たとえば、図２０のテーブル記憶部４６には、５ビットの電流調整コードＩＣを初期値“０００００”から変化させたときに出力すべきキャンセルコードＣＮの値が、変化後の電流調整コードＩＣの値に対応付けて記憶されている。
　実施の形態３によれば、クローズドループ制御によって発振周波数が所望の値に制御された状態で、電流調整コードＩＣの値を変化させたときに出力すべきキャンセルコードＣＮの値を決定することができる。したがって、実施の形態１，２の場合に比べて精度良く発振周波数の跳びを抑圧することができる。発振周波数でなくトラッキングコードＴＲを用いてテーブルを作成するので、周波数カウンタを必要としないというメリットもある。実施の形態３のその他の点は図１０、図１６に示した実施の形態１，２の場合と同じであるので同一または相当する部分には同一の参照符号を付して説明を繰返さない。
　上述の実施の形態３では、位相比較器６１およびローパスフィルタ６２はデジタル回路であるとしたが、これらをアナログ回路によって構成することもできる。この場合には、ローパスフィルタからＬＣ発振器に出力されるアナログの制御信号を検出し、検出したアナログ制御信号を受けてデジタル信号に変換するアナログ・デジタル変換器をテーブル設定部７０Ａに設ける必要がある。アナログ・デジタル変換器の出力は比較器７３および切替部ＳＷ２に入力される。
　＜実施の形態４＞
　実施の形態４では、図３で説明したＬＣ発振器５０の変形例について説明する。
　図２１は、実施の形態１の変形例としてのＬＣ発振器５０Ａおよびこれを制御する制御部１２Ｂの構成を示す図である。図２１の共振回路２０２Ａは、出力ノードＮＤ１，ＮＤ２間に接続された容量部５７をさらに含む点で図３の共振回路２０２と異なる。容量部５７の容量値は、制御部１２Ｂ内のレジスタ４８に設定された粗調整コードＣＴの値に応じて変化する。粗調整コードＣＴの値を切替えることによってＬＣ発振器５０Ａの発振周波数を粗調整することができる。
　図２１のその他の点は、実施の形態１，２の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。たとえば、粗調整コードＣＴが一定の状態で電流調整コードＩＣの値が変更された場合には、発振周波数の跳びを抑制するために、ＬＣ発振器５０Ａの共振周波数を一定に保つようにキャンセルコードＣＮの値が変更される。この点は実施の形態１，２の場合と同様である。
　図２２は、実施の形態２の変形例としてＬＣ発振器５０Ｂおよびこれを制御する制御部１２Ｃの構成を示す図である。図２２のＬＣ発振器５０Ｂの構成は図３で説明したＬＣ発振器５０の構成と同じである。制御部１２Ｂは、図２で示した構成に加えて、粗調整コードＣＴを保持するためのレジスタ４８と加算器４９とをさらに含む。加算器４９は、レジスタ４８に保持された粗調整コードＣＴとテーブル記憶部４６から出力されたキャンセルコードＣＮとを加算し、加算結果ＡＤを容量部５４に出力する。容量部５４の容量値は、加算結果ＡＤに応じて変化する。したがって、粗調整コードＣＴの値を変化させることによってＬＣ発振器５０Ａの発振周波数を粗調整することができる。
　図２２のその他の点は、実施の形態１，２の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。たとえば、粗調整コードＣＴが一定の状態で電流調整コードＩＣの値が変更された場合には、発振周波数の跳びを抑制するために、ＬＣ発振器５０Ｂの共振周波数を一定に保つようにキャンセルコードＣＮを変更する。この点は実施の形態１，２の場合と同様である。
　＜実施の形態５＞
　ＰＬＬ回路のロック外れは、分周器の駆動電流量を切替えることによってもＬＣ発振器の負荷が変動するので生じることがある。さらには、時分割復信（ＴＤＤ：Time　Division　Duplex）において送受信の切替を行なうときに、送信出力段の増幅アンプをオンまたはオフに切替えた場合にも、電源ラインの電圧変動によってＰＬＬ回路のロック外れが生じることがある。実施の形態１～４で説明した発振周波数の跳びの抑制方法は、上記の場合に対しても適用することができる。
　図２３は、より一般的な場合における発振周波数の跳びの抑制方法について説明するための図である。実施の形態１で説明したように、局部発振器（ＰＬＬ回路）２６は、ＬＣ発振器（制御発振器）５０と、分周器６０と、デジタル位相比較器６１と、デジタルローパスフィルタ６２とを含む。ＬＣ発振器５０は、図３で説明したものと同じ構成を有し、デジタルローパスフィルタ６２から出力されたトラッキングコードＴＲに応じて発振周波数が変化する。
　ここで、ＬＣ発振器５０の発振周波数（局部発振信号ＬＯの周波数）は、ノイズ源１３０の状態が変化することによって跳びが生じるものとする。ここで、ノイズ源１３０は、たとえば送信出力段の増幅アンプであり、ノイズ源１３０に供給される制御信号（トリガコードＴＧと称する）に応じてノイズ源１３０の状態変化（たとえば、増幅アンプのオンオフ）が生じる。ノイズ源１３０の状態変化に起因した発振周波数の跳びを抑圧するために、制御部１２は、トリガコードＴＧの値が変化したときには、その値の変化に対応したキャンセルコードＣＮを予め設定されたテーブルに基づいてＬＣ発振器５０に出力する。図３で説明したように、ＬＣ発振器５０に設けられた容量部５４の容量値がキャンセルコードＣＮに応じて変化することによって、ノイズ源１３０の状態変化に起因した発振周波数の跳びを生じないようにすることができる。テーブル記憶部４６に予め記憶されたテーブルは実施の形態１で説明したのと同様の方法で作成することができる。
　今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１　通信機、２　ベースバンド回路、４　電力増幅器、１０　ＲＦＩＣ（半導体装置）、１１　インターフェース部、１２，１２Ａ，１２Ｂ，１２Ｃ　制御部、２６，２６Ａ，２６Ｂ，８２　局部発振器、２７，８３　移相器、３０　直交変調器、４６　テーブル記憶部、５０，５０Ａ，５０Ｂ　ＬＣ発振器、５３，５３，５４，５４，５７　容量部、５５　インダクタ、５６　電流調整部、６０　分周器、６１　デジタル位相比較器、６２，６２Ａ　デジタルローパスフィルタ、６２Ａ　デジタルローパスフィルタ、７０，７０Ａ　テーブル設定部、７１　周波数カウンタ、７４　２分探索ロジック、８１　直交復調器、２０１　増幅部、２０２，２０２Ａ　共振回路、ＣＫ　クロック信号、ＣＮ　キャンセルコード、ＣＴ　粗調整コード、ＦＳ　周波数設定コード、ＧＣ　ゲイン調整コード、ＩＣ　電流調整コード、ＬＯ　局部発振信号、ＲＥＦ　参照コード、ＳＷ１，ＳＷ２　切替部、ＴＧ　トリガコード、ＴＲ　トラッキングコード、ＶＤＤ，ＶＳＳ　電源ノード。

Claims (11)

  1. 　制御発振器（５０，５０Ａ，５０Ｂ）を備え、前記制御発振器は、
    　１または複数のインダクタ（５５）および容量値が変更可能な第１の容量部（５４）を含む共振回路（２０２，２０２Ａ）と、
    　前記共振回路と接続され、前記共振回路の共振周波数に対応した発振周波数を有する局部発振信号（ＬＯ）を出力する増幅部（２０１）と、
    　前記増幅部に供給する駆動電流の値を調整する電流調整部（５６）とを含み、
    　前記第１の容量部（５４）の容量値および前記電流調整部（５６）を制御する制御部（１２）をさらに備え、
    　前記制御部（１２）は、前記増幅部（２０１）に供給する駆動電流の値を変更するように前記電流調整部（５６）に指令したときには、前記第１の容量部（５４）の容量値も変更する、半導体装置。
  2. 　前記共振回路（２０２，２０２Ａ）は、容量値が変更可能な第２の容量部（５３）をさらに含み、
    　前記制御部（１２）は、前記第２の容量部（５３）の容量値が一定の状態で前記増幅部（２０１）に供給する駆動電流の値を変更するように前記電流調整部（５６）に指令したときには、前記発振周波数を一定に保つように前記第１の容量部（５４）の容量値を変更する、請求項１に記載の半導体装置。
  3. 　前記半導体装置は、
    　前記局部発振信号を分周して出力する分周器（６０）と、
    　前記分周器（６０）の出力と与えられた基準信号（ＣＫ）との位相差に応じた信号を出力する位相比較器（６１）と、
    　前記位相比較器（６１）の出力の高周波成分を除去することによってフィードバック信号（ＴＲ）を生成するフィルタ部（６２，６２Ａ）とをさらに備え、
    　前記共振回路（５０，５０Ａ，５０Ｂ）は、前記フィードバック信号（ＴＲ）の値に応じて容量値が変化する第２の容量部（５３）をさらに含み、
    　前記制御部（１２，１２Ａ，１２Ｂ，１２Ｃ）は、前記増幅部（２０１）に供給する駆動電流の値を変更するように前記電流調整部（５６）に指令したときには、前記発振周波数を一定に保つように前記第１の容量部（５４）の容量値を変更する、請求項１に記載の半導体装置。
  4. 　与えられたベースバンド信号によって前記局部発振信号（ＬＯ）を変調して出力する変調器（３０）と、
    　前記変調器（３０）の出力を増幅する、ゲインを調整可能なアンプ（３１）とをさらに備える、請求項３に記載の半導体装置。
  5. 　前記制御部は、前記アンプ（３１）のゲインに応じて前記増幅部（２０１）に供給する駆動電流の値を変更するように前記電流調整部（５６）に指令する、請求項４に記載の半導体装置。
  6. 　前記半導体装置は、前記フィルタ部（６２，６２Ａ）と前記制御発振器（５０，５０Ａ，５０Ｂ）との間の前記フィードバック信号（ＴＲ）の経路に設けられ、前記フィードバック信号（ＴＲ）および予め定める一定信号（ＲＥＦ）のいずれか一方を前記制御発振器（５０，５０Ａ，５０Ｂ）の前記第２の容量部（５３）に供給する切替部（ＳＷ１）をさらに含み、
    　前記第１の容量部（５４）の容量値は、前記制御部（１２，１２Ｂ，１２Ｃ）で生成された第１の制御信号（ＣＮ）の値に応じて変化し、
    　前記電流調整部（５６）は、前記制御部（１２）で生成された第２の制御信号（ＩＣ）の値に応じて前記増幅部（２０１）に供給する駆動電流の値を調整し、
    　前記制御部（１２，１２Ｂ，１２Ｃ）は、キャリブレーション時に、前記切替部（ＳＷ１）を切替えることによって前記一定信号（ＲＥＦ）を前記第２の容量部（５４）に供給した状態で前記第２の制御信号（ＩＣ）の値を変化させ、前記制御部は、前記第２の制御信号（ＩＣ）の値を変化させた前後で検出された前記局部発振信号（ＬＯ）の周波数が等しくなるように、前記第２の制御信号（ＩＣ）の値を変化させた後に供給する前記第１の制御信号（ＣＮ）の値を決定し、前記制御部（１２）は、決定した前記第１の制御信号（ＣＮ）の値を前記第２の制御信号（ＩＣ）の値の変化に対応付けてテーブルとして記憶し、
    　前記制御部（１２，１２Ｂ，１２Ｃ）は、前記フィードバック信号（ＴＲ）が前記切替部（ＳＷ１）を介して前記制御発振器（５０，５０Ａ，５０Ｂ）に供給される通常動作時において前記第２の制御信号（ＩＣ）の値を変化させる場合には、前記第２の制御信号（ＩＣ）の値を変化させた後に供給する前記第１の制御信号（ＣＮ）の値を前記テーブルに基づいて決定する、請求項３に記載の半導体装置。
  7. 　前記第１の容量部（５４）の容量値は、前記制御部（１２Ａ，１２Ｂ，１２Ｃ）で生成された第１の制御信号（ＣＮ）の値に応じて変化し、
    　前記電流調整部（５６）は、前記制御部（１２Ａ，１２Ｂ，１２Ｃ）で生成された第２の制御信号（ＩＣ）の値に応じて前記増幅部（２０１）に供給する駆動電流の値を調整し、
    　前記制御部（１２Ａ，１２Ｂ，１２Ｃ）は、キャリブレーション時に、前記第２の制御信号（ＩＣ）の値を変化させ、前記制御部（１２Ａ，１２Ｂ，１２Ｃ）は、前記第２の制御信号（ＩＣ）の値を変化させた前後で検出された前記フィードバック信号（ＴＲ）の値が等しくなるように、前記第２の制御信号（ＩＣ）の値を変化させた後に供給する前記第１の制御信号（ＣＮ）の値を決定し、前記制御部（１２Ａ，１２Ｂ，１２Ｃ）は、決定した前記第１の制御信号（ＣＮ）の値を前記第２の制御信号（ＩＣ）の値の変化に対応付けてテーブルとして記憶し、
    　前記制御部（１２Ａ，１２Ｂ，１２Ｃ）は、通常動作時に前記第２の制御信号（ＩＣ）の値を変化させる場合には、前記第２の制御信号（ＩＣ）の値を変化させた後に供給する前記第１の制御信号（ＣＮ）の値を前記テーブルに基づいて決定する、請求項３に記載の半導体装置。
  8. 　前記フィルタ部（６２Ａ）は、デジタル回路によって構成され、前記制御部（１２，１２Ａ，１２Ｂ，１２Ｃ）からの指令に応じて通過帯域幅を変更可能であり、
    　前記制御部（１２，１２Ａ，１２Ｂ，１２Ｃ）は、前記増幅部（２０１）に供給する駆動電流の値を変更するように前記電流調整部（５６）に指令したときには、前記フィルタ部（６２Ａ）の通過帯域幅を通常の帯域幅よりも増加させる、請求項３に記載の半導体装置。
  9. 　前記半導体装置は、
    　前記局部発振信号を分周して出力する分周器（６０）と、
    　前記分周器（６０）の出力と与えられた基準信号（ＣＫ）との位相差に応じた信号を出力する位相比較器（６１）と、
    　前記位相比較器（６１）の出力の高周波成分を除去することによってフィードバック信号（ＴＲ）を生成するフィルタ部（６２，６２Ａ）とをさらに備え、
    　前記共振回路（２０２Ａ）は、
    　前記フィードバック信号（ＴＲ）の値に応じて容量値が変化する第２の容量部（５３）と、
    　前記制御部（１２Ｂ）の指令に応じて容量値が変化する第３の容量部（５７）とをさらに含み、
    　前記制御部（１２Ｂ）は、前記第３の容量部（５７）の容量値を一定に保った状態で、前記増幅部（２０１）に供給する駆動電流の値を変更するように前記電流調整部（５６）に指令したときには、前記発振周波数を一定に保つように前記第１の容量部（５４）の容量値を変更する、請求項１に記載の半導体装置。
  10. 　前記半導体装置は、
    　前記局部発振信号を分周して出力する分周器（６０）と、
    　前記分周器（６０）の出力と与えられた基準信号（ＣＫ）との位相差に応じた信号を出力する位相比較器（６１）と、
    　前記位相比較器（６１）の出力の高周波成分を除去することによってフィードバック信号（ＴＲ）を生成するフィルタ部（６２）とをさらに備え、
    　前記共振回路（２０２）は、前記フィードバック信号（ＴＲ）の値に応じて容量値が変化する第２の容量部（５３）をさらに含み、
    　前記制御部（１２Ｃ）は、第１の制御信号（ＣＮ）および第２の制御信号（ＣＴ）を生成し、
    　前記第１の容量部（５４）の容量値は、前記第１の制御信号（ＣＮ）と前記第２の制御信号（ＣＴ）とを加算した信号の値に応じて変化し、
    　前記制御部（１２Ｃ）は、前記第２の制御信号（ＣＴ）を一定に保った状態で、前記増幅部（２０１）に供給する駆動電流の値を変更するように前記電流調整部（５６）に指令したときには、前記発振周波数を一定に保つように前記第１の制御信号（ＣＮ）の値を変更する、請求項１に記載の半導体装置。
  11. 　半導体装置であって、制御発振器（５０）を備え、
    　前記制御発振器は、
    　１または複数のインダクタ（５５）、容量値が変更可能な第１の容量部（５４）、フィードバック信号（ＴＲ）の値に応じて容量値が変化する第２の容量部（５３）を含む共振回路（２０２）と、
    　前記共振回路（２０２）と接続され、前記共振回路（２０２）の共振周波数に対応した発振周波数を有する局部発振信号（ＬＯ）を出力する増幅部（２０１）とを含み、
    　前記半導体装置は、さらに、
    　前記局部発振信号（ＬＯ）を分周して出力する分周器（６０）と、
    　前記分周器（６０）の出力と与えられた基準信号との位相差に応じた信号を出力する位相比較器（６１）と、
    　前記位相比較器（６１）の出力の高周波成分を除去することによって前記フィードバック信号（ＴＲ）を生成するフィルタ部（６２）と、
    　前記第１の容量部（５４）の容量値を制御する制御部（１２）とを備え、
    　前記制御部（１２）は、前記発振周波数を変化させるような状態の変化が前記半導体装置に生じたときには、前記発振周波数を一定に保つように前記第１の容量部（５４）の容量値を変更する、半導体装置。
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