KR101344879B1 - 주파수 튜닝을 위한 오실레이터, 방법 및 컴퓨터-판독가능 저장 매체 - Google Patents

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Abstract

VCO(예를 들어, FM 수신기의)는 LC 공진 탱크를 포함한다. LC 공진 탱크는 대략적 튜닝 캐패시터 뱅크 및 정밀 튜닝 캐패시터 뱅크를 포함한다. 대략적 튜닝 캐패시터 뱅크는 다수의 디지털적으로 제어된 대략적 튜닝 캐패시터 엘리먼트들을 포함하며, 대략적 튜닝 캐패시터 엘리먼트들 각각은 활성화될 때 제1 캐패시턴스 값을 제공한다. 정밀 튜닝 캐패시터 뱅크는 다수의 디지털적으로 제어된 정밀 튜닝 캐패시터 엘리먼트들을 포함하며, 정밀 튜닝 캐패시터 엘리먼트들 각각은 활성화될 때 제2 캐패시턴스 값을 제공한다. 캐패시터 미스매치의 현실적 문제를 처리하기 위하여, 정밀 캐패시터 뱅크의 디지털적으로 제어된 정밀 튜닝 캐패시터 엘리먼트들 모두가 활성화될 때 정밀 캐패시터 뱅크의 캐패시턴스 값이 제1 캐패시턴스 값을 초과하도록 제1 및 제2 캐패시턴스 값들을 선택함으로써 VCO 튜닝 범위에 걸친 캐패시턴스 중첩이 생성된다.

Description

주파수 튜닝을 위한 오실레이터, 방법 및 컴퓨터-판독가능 저장 매체 {OSCILLATOR, METHOD AND COMPUTER-READABLE STORAGE MEDIUM FOR FREQUENCY TUNING}
본 명세서는 무선 통신 시스템들과 관련되며 특히, 전압 제어 오실레이터(voltage controlled oscillator)를 포함하는 이동 통신 디바이스와 관련된다.
무선 통신 디바이스들은 최초에 음성 통신 능력만을 제공하였다. 오늘날 무선 통신 디바이스들은 더 넓은 범위의 주파수들을 통해 전달되는 다른 통신, 정보, 및 엔터테인먼트 능력들을 제공하도록 진화하였다. 이들 부가적인 능력들은 저잡음 감도들을 갖는 더욱 더 넓고 튜닝가능한(tunable) 주파수 범위들에 걸쳐 동작가능한 주파수 신시사이저(synthesizer)들을 요구한다. 저잡음 감도를 달성하는 것은 부가된 기능이 동작을 위해 넓고 튜닝가능한 주파수 범위를 요구하는 경우에 특히 어렵다. 예를 들어, 주파수 변조(FM) 라디오 신호들을 수신하는 것은 주파수 신시사이저가 전체 FM 주파수 대역을 통해 수신되는 라디오 신호들을 프로세싱하기 위하여 넓은 범위의 주파수들을 통해 신호들을 생성하도록 요구하는 하나의 통신 기능이다. 전세계적 마켓에서 판매될 이동 통신 디바이스가, 미국, 캐나다, 및 유럽에서 사용되는 FM 대역(87.5 MHz 내지 108.0 MHz) 뿐 아니라 일본에서 사용되는 FM 대역(76 MHz 내지 90 MHz) 내의 라디오 신호들을 수신하는 것이 바람직하다. 따라서, 프로세싱될 라디오 신호들의 전체 주파수 범위는 76.0 MHz 내지 108.0 MHz이다.
음성 및 데이터 통신들의 라디오 주파수(RF) 프로세싱에서 사용되는 통상적인 주파수 신시사이저는 위상 고정 루프(PLL: Phase Locked Loop)를 이용하며, 여기서 PLL은 인덕터-캐패시터(LC) 탱크를 갖는 전압-제어된 오실레이터(VCO: voltage-controlled oscillator)를 포함한다. 76 내지 108 MHz의 상대적으로 낮은 주파수들에 걸쳐 오실레이팅하는 VCO를 갖는 주파수 신시사이저를 사용하는 것이 바람직하지 않을 것이다. 그러한 VCO는 클 것이며, 실제로 FM 트랜시버를 갖는 단일 집적 회로 상에 집적되지 않을 수 있다. 따라서, 통신 기능들을 위한 주파수 신시사이저들은 통상적으로 제수(divisor)에 의하여 감소 분할되는(divided down) 더 높은 주파수 신호들을 생성한다. 그러나, 더 높은 주파수 신호들의 절대 범위(absolute range)는 제수에 비례하여 증가한다. 예를 들어, FM 무선 신호들의 범위를 처리하는데 사용될 수 있는, 2.736 내지 3.127 GHz로 조정가능한 VCO는 391 MHz의 튜닝가능한 주파수 범위를 요구한다.
통상적으로 상대적으로 넓은 주파수 튜닝 범위를 실현하기 위해 큰 VCO 이득이 요구된다. 그러나, 큰 VCO 이득은 PLL의 잡음 민감도를 증가시키고 전원 잡음에 대한 루프 민감도를 증가시키는 경향이 있다. 또한, 주어진 루프 대역폭에 대하여, 큰 VCO 이득은 온-칩 집적을 복잡하게 하는, 상대적으로 큰 루프 필터 캐패시터를 필요로 한다. 따라서, 넓은 주파수 튜닝 범위의 요건들을 충족시키고, 상대적으로 낮은 VCO 이득을 유지함으로써 PLL의 잡음 민감도를 최소화하는 VCO에 대한 설계가 요구된다.
도 1(종래 기술)은 디지털적으로 제어된 캐패시터 뱅크를 갖는 통상적인 VCO 설계를 예시한다. VCO(11)는 VCO 출력 신호(17)의 오실레이션 주파수(oscillation frequency)를 능동적으로 제어하기 위하여 전압 제어된 캐패시터(버랙터(varactor))(15)를 사용한다. 제어 전압(16)에 응답하여 버랙터(15)의 캐패시턴스를 변화시킴으로써, LC 공진 탱크(12)의 전체 캐패시턴스 및 결과 VCO 오실레이션 주파수는 변화된다. VCO 이득을 상대적으로 낮게 유지시키기 위해, 버랙터(15)의 캐패시턴스 범위는 최소화된다. 그러나, 이것은 버랙터(15) 단독의 제어에 의하여 달성가능한 오실레이션 주파수들의 범위를 제한한다. 보상을 위하여, 디지털적으로 제어된 캐패시터 뱅크(13)는 버랙터(15)의 캐패시턴스 값이 부가되는 디지털적으로 제어된 캐패시턴스 값을 제공하기 위하여 버랙터와 병렬로 연결된다. 디지털적으로 제어된 캐패시터 뱅크(13)는 예시된 바와 같이 병렬로 연결되는 튜닝 캐패시터 엘리먼트들을 포함한다. 각각의 튜닝 캐패시터 엘리먼트는 스위칭 엘리먼트 및 캐패시터들의 쌍을 포함한다. 디지털 제어 라인들(14)은 각각의 튜닝 캐패시터 엘리먼트를 선택적으로 활성화시킴으로써 디지털적으로 제어된 캐패시터 뱅크(13)의 캐패시턴스 값을 제어한다. 따라서, VCO(11)의 튜닝가능한 주파수들의 범위는 확장된다.
성공적인 캐패시터 뱅크 설계는 튜닝가능한 주파수 범위 내의 각각의 가능한 타겟 주파수(및 대응하는 캐패시턴스)가 버랙터(15) 및 캐패시터 뱅크(13) 내의 튜닝 캐패시터 엘리먼트들의 일부 조합에 의하여 처리될 수 있는 것을 요구한다. 캐패시터 뱅크(13)의 캐패시턴스의 각각의 증분 스텝(incremental step)은 버랙터(15)에 의하여 보상될 수 없는 캐패시턴스의 대응 범위 내에 갭들을 남겨둬서는 안 된다. 각각의 증분 스텝은 버랙터(15)의 크기를 제한하기 위하여 작고 균일해야 한다. 현대의 설계들에서, 설계 요건들을 충족시키기 위하여 10-비트 분해능(resolution)의 캐패시터 뱅크가 종종 요구된다.
각각의 튜닝 캐패시터 엘리먼트가 동일한 캐패시턴스를 제공하도록 설계될 때, 결과적인 캐패시터 뱅크는 일반적으로 써모미터-코딩된(thermometer-coded) 캐패시터 뱅크로 명명된다. 캐패시턴스의 상대적으로 선형인 계단식 증가는 각각의 연속적인 튜닝 캐패시터 엘리먼트가 활성화되는 결과를 초래한다. 그러나, 단일 세그먼트 써모미터-코딩된 구현은 높은 분해능을 달성하기 위하여 상대적으로 많은 개수의 캐패시터들을 필요로 한다. 예를 들어, 10-비트 해법은 1023(2n-l)개의 개별적인 캐패시터들을 필요로 할 것이다. 그러한 다수의 캐패시터들을 제공하고 제어하는데 요구되는 물리적 라우팅 및 디코더 로직의 복잡성 및 크기는 엄두도 못 낼 정도로 크다. 이것은 단일 세그먼트, 써모미터-코딩된 캐패시터 뱅크의 실행가능성을 제한한다.
튜닝가능한 주파수들의 범위를 처리하는데 요구되는 캐패시터들의 개수를 감소시키기 위하여, 이진 코딩된 접근법이 이용될 수 있다. 예시적인 4-비트 이진 코딩된 접근법에서, 제1 튜닝 캐패시터 엘리먼트는 제1 캐패시턴스 값을 갖고, 제2 튜닝 캐패시터 엘리먼트는 상기 캐패시턴스의 2배의 캐패시턴스를 갖고, 제3 튜닝 캐패시터 엘리먼트는 상기 캐패시턴스의 4배의 캐패시턴스를 갖고, 그리고 제4 튜닝 캐패시터 엘리먼트는 상기 캐패시턴스의 16배의 캐패시턴스를 갖는다. 이진 코딩된 접근법은 상대적으로 적은 캐패시터들로 넓은 범위의 캐패시턴스를 제공한다. 예를 들어, 10-비트 해법은 단 10개의 튜닝 캐패시터 엘리먼트들만을 필요로 한다. 그러나, 이진 코딩된 방법은 캐패시터 미스매치들에 대하여 민감하다. 실제로, 개별적인 캐패시터 값들은 자신들의 공칭(nominal) 값에서 벗어나고, 이들 미스매치들은 캐패시터 뱅크 코드의 각각의 증분(increment)에 대하여 캐패시턴스의 불규칙한 스텝들을 초래한다.
도 2(종래 기술)는 7-비트 이진 코딩된 설계의 캐패시터 뱅크 코드의 각각의 증분에 대한 캐패시턴스의 변화의 일 예를 예시한다. 이상적인 조건들 하에서, 캐패시턴스의 증분 변화는 코드의 각각의 스텝에 대해 단일 값이어야 한다. 그러나, 실제로 도 2에 예시되는 바와 같이, 이진 코딩된 구현은 캐패시턴스의 증분 변화에 있어 넓은 변동(variation)을 나타낸다. 튜닝가능한 주파수들의 범위에서 각각의 가능한 타겟 주파수를 처리하기 위하여, 상대적으로 큰 튜닝가능한 캐패시턴스를 갖는 버랙터(15)가 요구된다. 이는 바람직하지 않게 큰 VCO 이득을 초래한다.
이진 코딩된 구현의 이러한 제한을 최소화하기 위한 하나의 접근법은 하나의 세그먼트는 이진 코딩되고 제2 세그먼트는 써모미터-코딩되는 2개-세그먼트 캐패시터 뱅크를 도입하는 것이다. 그러한 2개-세그먼트 접근법은 캐패시터 뱅크 분해능의 특정 값을 달성하는데 요구되는 튜닝 캐패시터 엘리먼트들의 개수를 감소시킬 잠재력을 갖는다. 추가적인 세부사항들에 대하여, Jeremy D. Dunworth에 의하여 2006년 9월 26일자로 발행된 "Coarse Frequency Tuning In A Voltage Controlled Oscillator"라는 제목의 미국 특허 번호 제7,113,052호를 참고하라.
캐패시턴스의 증분 변화의 변동을 감소시키기 위한 다른 접근법은 미스매치들을 최소화하기 위하여 제작 단계에서 캐패시터 뱅크의 캐패시터들을 트리밍(trim)하는 것이다. 그러나, 이러한 접근법은 비싸고, 제작 프로세스에 복잡성을 더한다. 다른 접근법은 각각의 스텝에 대한 타겟 주파수를 매칭시키기 위하여 각각의 개별적인 캐패시터 뱅크와 연관되는 코드를 교정하는(calibrate) 것이다. 그러한 교정된 코드는 장래에 사용하기 위하여 온-보드 룩-업 테이블(on-board look-up table)에 저장될 수 있다. 또다시, 이러한 접근법은 비싸고, 제어 로직 구현에 복잡성을 더한다. 따라서, 높은 분해능으로 균일한 스텝들에서 처리가능한, 넓은 범위의 캐패시턴스 값들을 제공할 수 있는, 상대적으로 적은 튜닝 캐패시터 엘리먼트들의 디지털적으로 제어된 튜닝 캐패시터 뱅크가 바람직하다.
넓은 주파수 범위를 가지는 주파수 변조(FM) 무선 튜너는 이동 통신 디바이스에서 작동한다. FM 라디오 튜너는 트랜시버를 포함하고, 트랜시버는 전압 제어 오실레이터(VCO: Voltage Controlled Oscillator)를 포함한다. VCO는 진동하는(oscillatory) VCO 출력 신호를 출력하며, 상기 진동하는 VCO 출력 신호의 주파수는 주파수 범위에 걸쳐 튜닝가능하다. 넓은 범위의 튜닝가능한 오실레이션 주파수 및 저잡음 민감도를 달성하기 위하여, VCO는 중첩하는 2개-세그먼트 스위칭 캐패시터 뱅크를 갖는 LC 공진 탱크 회로를 포함한다. 2개-세그먼트 스위칭 캐패시터 뱅크는 대략적인(coarse) 튜닝 캐패시터 뱅크 및 정밀(fine) 튜닝 캐패시터 뱅크를 포함한다. LC 공진 탱크는 또한 대략적 및 정밀 튜닝 캐패시터 뱅크들과 병렬로 연결되는 전압 제어된 캐패시터(버랙터)를 포함한다. 이들 3개의 엘리먼트들(버랙터, 대략적 튜닝 캐패시터 뱅크, 및 정밀 튜닝 캐패시터 뱅크)은 함께 VCO의 LC 공진 탱크의 캐패시턴스를 결정하고, 그 결과 VCO의 오실레이션 주파수를 결정한다.
대략적 튜닝 캐패시턴스 뱅크는 다수의 디지털적으로 제어된 튜닝 캐패시터 엘리먼트들을 포함한다. 이러한 엘리먼트들 각각은 VCO의 2개의 오실레이팅 전압 노드들 사이에 연결된다. 각각의 대략적 튜닝 캐패시터 엘리먼트는 대략적 튜닝 캐패시터가 활성화될 때 2개의 노드들 사이에 유사한 캐패시턴스 값을 제공한다. 대략적 튜닝 캐패시터 엘리먼트들 중 몇 개가 활성화되는지와, 그에 따른 대략적 튜닝 캐패시터 뱅크의 캐패시턴스가 멀티-비트 대략적 캐패시터 뱅크 코드에 의하여 결정된다.
정밀 튜닝 캐패시터 뱅크는 또한 다수의 디지털적으로 제어된 튜닝 캐패시터 엘리먼트들을 포함한다. 이러한 엘리먼트들 각각은 VCO의 2개의 오실레이팅 전압 노드들 사이에 연결된다. 각각의 정밀 튜닝 캐패시터 엘리먼트는 활성화될 때, 유사한 캐패시턴스 값을 제공한다. 그러나, 정밀 튜닝 캐패시터 엘리먼트에 의하여 제공되는 캐패시턴스 값은 대략적 튜닝 캐패시터 엘리먼트에 의하여 제공되는 캐패시턴스 값 미만이다. 정밀 튜닝 캐패시터 엘리먼트들 중 몇 개가 활성화되는지와, 그에 따른 정밀 튜닝 캐패시터 뱅크의 캐패시턴스가 멀티-비트 정밀 캐패시터 뱅크 코드에 의하여 결정된다.
각각의 활성 튜닝 캐패시터 엘리먼트가 유사한 캐패시턴스 값을 제공하는 캐패시터 뱅크는 일반적으로 써모미터-코딩된 캐패시터 뱅크로 명명된다. 써모미터-코딩된 캐패시터 뱅크들은 일반적으로 캐패시터 뱅크 코드의 각각의 증분에 대한 증분 캐패시턴스 변화의 비선형성을 감소시킨다. 이것은 튜닝가능한 주파수들의 범위 내에서 큰 갭들의 가능성을 감소시키나, 위험성을 완전히 제거하지는 못한다. 캐패시터 엘리먼트들의 제작 프로세스에서의 변동들로 인한 캐패시터 크기 미스매치들은 여전히 남아있다. 이들 미스매치들은 VCO의 튜닝가능한 주파수들의 범위 내에 바람직하지 않은 갭들을 초래할 수 있다.
캐패시터 크기 미스매치들의 효과들을 완화시키기 위하여 대략적 및 정밀 캐패시터 뱅크들 사이에 캐패시턴스의 중첩이 생성된다. 중첩이 증가됨에 따라, 프로세스 변동 및 캐패시터 크기 미스매치에 대한 내성(tolerance)이 증가한다. 모든 정밀 튜닝 캐패시터 엘리먼트들이 활성화될 때 상기 엘리먼트들의 조합된 캐패시턴스가 단일의 활성 대략적 튜닝 캐패시터 엘리먼트의 캐패시턴스를 초과하도록, 정밀 튜닝 캐패시터 엘리먼트들 각각의 캐패시턴스 값을 선택함으로써 중첩이 생성된다.
중첩하는 2개-세그먼트 캐패시터 뱅크는 상대적으로 적은 개수의 캐패시터 엘리먼트들로 넓은 범위의 튜닝가능한 주파수들을 달성한다. 대략적 튜닝 캐패시터 엘리먼트들은 상대적으로 넓은 범위를 정의하고, 정밀 튜닝 캐패시터 엘리먼트들은 높은 분해능에서 대략적 캐패시턴스의 각각의 증분 스텝을 보간한다(interpolate). 따라서, 단일 세그먼트 써모미터-코딩된 캐패시터 뱅크가 이용되는 경우에 요구될 것보다 더 적은 캐패시터들이, 중첩하는 2개-세그먼트 캐패시터 뱅크에서 요구된다. LC 공진 탱크에서 더 적은 캐패시터들을 사용함으로써, 캐패시터들을 스위칭하는데 더 적은 스위치들이 요구된다. 더 적은 스위치들을 사용함으로써, 더 적은 기생 캐패시턴스가 생성되며, 그렇지 않으면 튜닝가능한 주파수들의 범위를 제한할 것이다.
일 실시예에서, 이동 통신 디바이스는 주파수 변조(FM) 수신기를 포함한다. FM 수신기는 위상-고정 루프(PLL)의 일부로서 VCO를 이용하는 주파수 신시사이저를 포함한다. 이동 통신 디바이스는 FM 무선국(radio station)들로부터의 전송들을 수신하는데 FM 수신기를 사용한다. VCO는 VCO의 LC 공진 탱크 내에 중첩하는 2개-세그먼트 캐패시터 뱅크를 포함한다. VCO 내의 중첩하는 2개-세그먼트 캐패시터 뱅크를 이용함으로써, 주파수 신시사이저는 저잡음 민감도를 갖는 넓은 범위의 오실레이션 주파수들을 생성할 수 있다. 6-비트 대략적 캐패시터 뱅크 코드에 의하여 처리되는 63개 캐패시터들의 대략적 튜닝 캐패시터 뱅크 및 4-비트 정밀 캐패시터 뱅크 코드에 의하여 처리되는 15개의 캐패시터들의 정밀 튜닝 캐패시터 뱅크를 이용하여 2.736 내지 3.127 GHz의 튜닝가능한 주파수 범위가 달성된다. 복합 10-비트 디지털 캐패시터 뱅크 코드는 대략적 및 정밀 튜닝 캐패시터 뱅크들 둘 다에 대한 캐패시터 뱅크 코드들을 결정한다.
다량의 캐패시터 뱅크 선택 로직은 멀티-비트 채널 선택 입력 값을 수신하고, 상기 값에 기초하여 VCO의 오실레이팅 주파수가 원하는 대응 오실레이팅 주파수를 갖도록 대략적 및 정밀 캐패시터 뱅크들을 제어하는 10-비트 디지털 워드를 출력한다. 교정(calibration) 동작시, 캐패시터 뱅크 선택 로직은 기준 클록의 하프-사이클 내에 발생하는 VCO 클록 신호의 전이(transition)들의 횟수를 카운트하고, 상기 카운트된 횟수를 타겟 값과 비교한다. 카운트된 전이들의 횟수가 타겟 횟수보다 높은지 또는 낮은지에 따라, 10-비트 디지털 워드는 그에 따라서 변화되고, 상기 프로세스는 반복된다. 몇몇 반복들 이후에, 타겟 값과 동일한 전이들의 카운트된 횟수를 초래하는 10-비트 디지털 워드가 결정된다. 각각의 멀티-비트 채널 선택 입력 값에 대하여, 하나의 타겟 값이 존재하고, 캐패시터 뱅크 선택 로직은 대략적 및 정밀 캐패시터 뱅크들을 제어하기 위한 대응하는 10-비트 디지털 워드를 생성한다.
전술한 내용은 요약이며, 따라서, 필요에 의해서 세부사항의 간략화들, 일반화들, 및 생략들을 포함한다; 그 결과, 본 기술분야의 당업자들은 요약이 단지 예시적인 것이며, 어떤 접근법으로든 제한되도록 의도하지 않는다는 것을 인식할 것이다. 단지 청구항들에 의해서만 정의되는, 본 명세서에 개시되는 디바이스들 및/또는 프로세스들의 다른 양상들, 창의적 특징들, 및 장점들은 본 명세서에 진술된 비제한적 상세한 설명에서 명백해질 것이다.
도 1(종래 기술)은 디지털적으로 제어된 캐패시터 뱅크를 갖는 VCO를 예시하는 도면이다.
도 2(종래 기술)는 디지털적으로 제어된 캐패시터 뱅크의 이진 코딩된 구현의 비선형성을 예시하는 도면이다. 캐패시터 뱅크 코드가 증분됨에 따라, 캐패시터의 대응하는 증분 변화는 일정하지 않다.
도 3은 이동 통신 디바이스(26)의 FM 트랜시버(28) 내의 VCO의 간략화된 블록도이다.
도 4는 도 3의 FM 트랜시버(28)의 보다 상세한 블록도이다.
도 5는 도 3의 FM 트랜시버(28)의 VCO(56)의 간략화된 블록도이다. VCO(56)는 VCO 주파수 튜닝을 위한 중첩하는 2개-세그먼트 캐패시터 뱅크를 포함한다.
도 6은 도 5의 VCO(56)의 중첩하는 2개-세그먼트 캐패시터 뱅크의 보다 상세한 도면이다.
도 7은 도 4의 캐패시터 뱅크 선택 로직(73) 의 간략화된 블록도이다. 캐패시터 뱅크 선택 로직(73)은 타겟 주파수와 대략 동일한 VCO 오실레이션 주파수를 달성하기 위하여 대략적 캐패시터 뱅크 및 정밀 캐패시터 뱅크의 캐패시터 엘리먼트들을 선택적으로 활성화시킨다.
도 8은 캐패시터 뱅크 선택 로직(73)이 어떻게 도 4의 VCO(56)의 오실레이션 주파수를 측정하는 지를 예시하는 간략화된 파형도이다.
도 9a는 상이한 캐패시터 뱅크 제어 코드들에 대한 VCO 오실레이션 주파수의 중첩의 시뮬레이션을 예시한다.
도 9b는 도 9a의 예시의 확대된 버전을 예시한다.
도 10a는 10-비트 제어 코드에 걸쳐 이진 탐색을 사용하는 캐패시터 뱅크 제어 코드의 반복되는 선택 단계들을 예시하는 테이블이다.
도 10b는 대략적 캐패시터 뱅크의 6-비트 제어 코드에 걸친 이진 탐색 다음에 정밀 캐패시터 뱅크의 4-비트 제어 코드에 걸친 이진 탐색을 사용하는 캐패시터 뱅크 제어 코드의 반복되는 선택 단계들을 예시하는 테이블이다.
도 11은 타겟 주파수와 대략 동일한 VCO 오실레이션 주파수를 달성하기 위하여 캐패시터 뱅크 제어 코드를 선택하는 방법의 흐름도이다.
도 12는 2개 세그먼트 캐패시터 뱅크를 사용하는 VCO의 오실레이션 주파수를 제어하는 방법의 흐름도이다.
중첩하는 2개-세그먼트 캐패시터 뱅크는 VCO의 튜닝 중에 사용하기 위하여 본 명세서에서 설명된다. 제1 세그먼트의 각각의 튜닝 캐패시터 엘리먼트는 활성화될 때 동일한 캐패시턴스 값, A를 갖는다. 제2 세그먼트의 각각의 튜닝 캐패시터 엘리먼트는 활성화될 때 동일한 캐패시턴스 값, B를 갖는다. 각각의 튜닝 캐패시터 엘리먼트가 동일한 캐패시턴스 값을 제공하는 캐패시터 뱅크는 일반적으로 써모미터-코딩된 캐패시터 뱅크로 명명된다. 써모미터-코딩된 캐패시터 뱅크들은 캐패시터 미스매치들에 직면시 각각의 캐패시터 뱅크 코드에 대한 증분 캐패시턴스 변화들에서의 비선형성들을 감소시킨다. 2개-세그먼트 접근법은 더 적은 튜닝 캐패시터 엘리먼트들로 캐패시터 뱅크의 캐패시턴스의 범위를 확장시키기 위하여 A 와 B 간의 차를 이용한다. LC 탱크 내에 더 적은 캐패시터들을 사용함으로써, 캐패시터들을 스위칭하는데 더 적은 스위치들이 요구된다. 더 적은 스위치들을 사용함으로써, 더 적은 기생 캐패시턴스가 생성되며, 그렇지 않으면 LC 탱크의 범위를 제한할 것이다. 일 실시예에서, 2.736 내지 3.127 GHz의 튜닝가능한 주파수 범위는 63개의 캐패시터들의 대략적 튜닝 캐패시터 뱅크 및 15개의 캐패시터들의 정밀 튜닝 캐패시터 뱅크로 달성될 수 있다. 10-비트 캐패시터 뱅크 코드는 대략적 및 정밀 튜닝 캐패시터 뱅크들 모두를 처리한다.
도 3은 중첩하는 2개-세그먼트 캐패시터 뱅크를 이용하는 이동 통신 디바이스(26)의 도면이다. 이러한 특정 예에서, 이동 통신 디바이스(26)는 셀룰러 전화이다. 다른 예에서, 이동 통신 디바이스(26)는 RF-인에이블된 개인용 디지털 단말(PDA)이다. 이동 통신 디바이스(26)는 RF 트랜시버 집적 회로(IC)(27) 및 FM 트랜시버 IC(28)를 포함한다. 각각의 트랜시버들(27 및 28)은 수신기뿐 아니라 전송기를 포함하기 때문에 "트랜시버"로 불린다.
제1 신호(29)는 이동 통신 디바이스(26)상의 RF 수신기를 통해 수신된다. 일 실시예에서, 제1 신호(29)는 기지국에 의하여 전송되는 라디오 주파수 신호이다. 제1 신호(29)는 안테나(30)를 통해 수신되고, 매칭 네트워크(MN: matching network)를 통과하며, RF 트랜시버 IC(27)의 수신 체인에 의하여 프로세싱된다. 수신 체인은 디지털 기저대(baseband) IC(33)에 의한 후속 디지털 신호 프로세싱을 위해 제1 신호(29)를 기저대 신호(32)로 하향변환하기 위하여 로컬 오실레이터(31)에 의하여 생성되는 LO 신호를 사용한다. 일 구현에서, 중첩하는 2개-세그먼트 캐패시터 뱅크는 RF 수신 체인의 로컬 오실레이터(31)의 일부로서 바람직하게 이용될 수 있다.
예시되지 않은 다른 부분들 중에서도 특히, 디지털 기저대 IC(33)는 프로세서-판독가능 매체(36) 내에 저장된 명령들을 실행하는 디지털 프로세서(35)를 포함한다. 예를 들어, 프로세서-판독가능 매체(36)는 실행될 때 중첩하는 2개-세그먼트 캐패시터 뱅크를 제어하는 컴퓨터 프로그램(37)의 명령들을 저장하는 프로그램 메모리를 포함한다. 일 실시예에서, 프로세서(35)는 정보로 하여금 병렬 로컬 버스(38), 직렬 버스 인터페이스(39) 및 직렬 버스 컨덕터들(SSBI)(40)을 통해 RF 트랜시버 IC(27)의 직렬 버스 인터페이스(41)에 전달되게 한다. 따라서, 프로세서(35)는 로컬 오실레이터(31)의 동작을 제어한다.
제2 신호(48)는 이동 통신 디바이스(26)상의 FM 수신기(49)를 통해 수신된다. 제2 신호(48)는 76-108 MHz의 FM 라디오 대역에서 무선국에 의하여 전송되는 FM 라디오 주파수 신호이다. 이동 통신 디바이스(26)가 미국, 캐나다, 또는 유럽에서 사용되는 경우, 제2 신호(48)의 주파수는 87.5 MHz 내지 108.0 MHz의 주파수 범위 내에 속한다. 이동 통신 디바이스(26)가 일본에서 사용될 때, 제2 신호(48)의 주파수는 는 76 MHz to 90 MHz의 주파수 범위 내에 속한다.
일 구현에서, 제2 신호(48)는 FM 트랜시버 IC(28)가 장착되는 인쇄 회로 보드(PCB)상에 인쇄된 안테나(50)를 통해 수신된다. 인쇄 회로 보드의 크기는 이동 통신 디바이스(26) 내에서 제한되고, 따라서, 안테나(50)의 길이 또한 제한된다. 더 우수한 FM 라디오 수신이 요구되는 경우, 더 긴 안테나를 사용함으로써 이동 통신 디바이스(26)의 사용자는 이동 통신 디바이스(26)에 헤드셋 또는 이어플러그를 연결하는 와이어 내에 통합되는 더 긴 헤드셋 와이어 안테나(52)를 사용할 수 있다. 제2 신호(48)가 PCB 안테나(50)를 통해 수신될 때, 제2 신호(48)는 매칭 네트워크(MN)(53)를 통과하고, TR 스위치(54)에 의하여 수신된다. 제2 신호(48)가 와이어 안테나(52)를 통해 수신되는 경우, 제2 신호(48)는 매칭 네트워크(55)를 통과하고, TR 스위치(54)에 의하여 수신된다. TR 스위치(54)를 통해 수신된 이후에, 제2 신호(48)는 FM 수신기(49)에 의하여 프로세싱된다.
제2 신호(48)를 프로세싱하기 위하여, FM 수신기(49)는 주파수 신시사이저(42)의 프로그램가능한 출력 분할기(57) 및 VCO(56)에 의하여 생성되는 VCO 신호를 사용한다. 일 구현에서, 중첩하는 2개-세그먼트 캐패시터 뱅크는 FM 수신기(49)에 의하여 이용되는 VCO(56)의 일부로서 바람직하게 이용될 수 있다. 일 실시예에서, 프로세서(35)는 FM 트랜시버 IC(28)상의 주파수 신시사이저(42)의 동작을 제어한다. 프로세서(35)는 정보가 병렬 로컬 버스(38)를 통해, 직렬 버스 인터페이스(43)를 통해, 직렬 버스(44)를 통해, 그리고 FM 트랜시버 IC(28)의 직렬 버스 인터페이스(47)로 전달되게 한다. 다른 실시예에서, FM 트랜시버 IC(28) 내에 위치되는 제2 프로세서(45) 및 제3 프로세서(46)는 주파수 신시사이저(42)의 동작들 중 일부를 제어한다. 예를 들어, 프로세서(35)는 사용자에 의하여 지정되는 무선국으로 FM 수신기를 튜닝하는 명령들을 실행하는 반면, FM 트랜시버 IC(28) 내의 프로세서들은 FM 트랜시버의 VCO(56)에 대한 캐패시터 뱅크 코드를 계산하는 명령들을 실행한다.
다른 실시예에서, FM 트랜시버 IC(28)는 또한 디지털 기저대 IC(33)로부터 I2C 직렬 버스(44)를 통해 수신되는 오디오 신호들을 전송할 수 있는 FM 전송기(58)를 갖는다. FM 전송기(58)는 주파수 신시사이저(42)의 VCO(56)에 의하여 생성되는 VCO 신호를 사용한다. 일 구현에서, 중첩하는 2개-세그먼트 캐패시터 뱅크는 FM 전송기(58)에 의하여 이용되는 바와 같이 VCO(56)의 일부로서 바람직하게 이용될 수 있다.
"컴퓨터"라는 용어는 메모리(36)(컴퓨터-판독가능 매체) 내에 저장되는 명령들의 "코드"(컴퓨터 프로그램(37))를 실행하는 프로세서(35)를 포함한다. "컴퓨터"라는 용어는 또한 FM 트랜시버 IC(28) 내에 위치되는 제2 및 제3 프로세서들(45-46)을 포함한다.
도 4는 FM 트랜시버 IC(28)를 보다 상세히 도시하며, 어떻게 FM 수신기(49)가 주파수 범위에 걸쳐 특정 값으로 튜닝되는 VCO 신호(59)를 생성하는지를 도시한다. 일 예에서, 주파수 신시사이저(42)는 프로그램가능한 출력 분할기(57)에 의해 32의 인수로 감소 분할되는 VCO 신호(59)인 신시사이저 신호(70)를 출력한다. 이러한 경우에 대하여, 신시사이저 신호(70)는 85.50 내지 97.71 MHz의 주파수 범위에 걸쳐 변화하는 신시사이저 주파수를 갖는다. 예를 들어, 32로 분할되는 2.736 GHz의 하한 VCO 주파수는 85.50 MHz이다. 32로 분할되는 3.127 GHz의 상한 VCO 주파수는 97.71 MHz이다. 이동 통신 디바이스(26)의 사용자가 이러한 주파수 범위 내에 속하는 주파수상에서 전송되는 무선국을 청취하고자 할 때, VCO 신호(59)는 32로 감소 분할될 때 원하는 FM 무선국의 주파수와 동일한 하나의 주파수로 설정된다. 예를 들어, 사용자가 96.5 MHz에서 전송되는 샌프란시스코 베이 지역 FM 무선국 KOIT를 청취하고자 한다면, VCO 신호(59)는 3,088 MHz로 설정된다.
VCO 신호(59)는 주파수 분할기(64)의 제수 (N+f)를 설정함으로써 원하는 주파수로 설정된다. 프로세서(35)는 FM 트랜시버 IC(28)의 제3 프로세서(46) 내의 채널 선택 블록(71)을 제어함으로써 제수(N+f)를 설정한다. 채널 선택 블록(71)은 적절한 (N+f) 값을 설정하는 제수 설정 신호(72)로 결합되는 분수 출력(f) 및 정수 출력(N)을 출력한다. 주파수 분할기(64)에 의하여 수신되는 (N+f) 값을 조정함으로써, VCO(56)의 LC 탱크에 의하여 생성되는 주파수는 위상-고정 루프(PLL)(60)의 동작에 의하여 변화된다. PLL(60)은 위상 주파수 검출기(PFD: phase frequency detector)(61), 전하 펌프(62), 루프 필터(63), VCO(56), 및 주파수 분할기(64)를 포함한다. 위상 주파수 검출기(61)는 기준 클록 신호(65)의 위상을 피드백 신호(66)의 위상과 비교하고, 위상-에러 신호들을 생성한다. 일 실시예에서, 기준 클록 신호는 19.2 MHz의 주파수를 갖는다. 피드백 신호(66)는 주파수 분할기(64)에 의하여 출력된 "N으로 분할된" 신호이다. 주파수 분할기(64)는 VCO 신호(59)의 주파수를 분할한다. 피드백 신호(66)의 위상이 기준 클록 신호(65)의 위상에 뒤질 때, 위상 주파수 검출기(61)는 가속화 제어 신호를 전하 펌프(62)로 송신한다. 피드백 신호(66)의 위상이 기준 클록 신호(65)의 위상을 앞설 때, 위상 주파수 검출기(61)는 전하 펌프(62)로 감속화 제어 신호를 송신한다. 전하 펌프(62)는 가속화 제어 신호를 수신시 자신의 출력 도선으로부터 전하를 방출(drain)시키고, 감속화 제어 신호를 수신시 자신의 출력 도선에 전하를 더한다. VCO(56)의 입력 포트는 전하 펌프(62)의 출력 도선에 연결되고, 전하 펌프(62)에 의하여 방출되고 더해지는 전하는 VCO(56)에 의하여 수신되는 제어 전압(67)을 구성한다. 루프 필터(63)는 또한 VCO(56)의 입력 포트 및 전하 펌프(62)의 출력 도선을 연결하는 노드에 또한 연결된다. 일 실시예에서, 루프 필터(63)는 대역폭 제어를 위해 조정된다. 제어 전압(67)이 증가함에 따라, VCO(56)에 의하여 출력되는 VCO 신호(59)의 주파수는 감소한다.
다량의 캐패시터 뱅크 선택 로직(73)은 VCO(56)에 의하여 생성되는 주파수를 원하는 주파수에 가까운 값으로 튜닝하는데 사용된다. 캐패시터 뱅크 선택 로직(73)은 채널 선택(78)을 표시하는 멀티-비트 디지털 신호, VCO(56)의 출력 신호(59), 및 기준 클록 신호(65)를 수신한다. 캐패시터 뱅크 선택 로직(73)은 VCO(56)의 LC 탱크의 캐패시턴스를 튜닝하기 위하여 디지털 제어 신호들을 생성하도록 이들 신호들을 프로세싱한다. 튜닝된 LC 탱크의 결과적인 오실레이션 주파수는 원하는 주파수에 가깝다. 이것은 원하는 주파수가 넓은 범위의 주파수들에 걸쳐 선택될 수 있을 때조차 원하는 오실레이션 주파수를 달성하는데 요구되는 제어 전압(67)의 범위를 최소화시킨다. 이것은 저잡음 민감도를 갖는 낮은 이득 VCO의 설계를 허용한다.
도 5는 VCO(56)를 더욱 상세하게 도시한다. VCO(56)는 LC 공진 탱크(83)의 일부로서, 중첩하는 2개-세그먼트 튜닝 캐패시터 뱅크를 포함한다. 제1 세그먼트는 대략적 튜닝 캐패시터 뱅크(80)이다. 대략적 튜닝 캐패시터 뱅크(80)는 X개의 대략적 튜닝 캐패시터 엘리먼트들(85)을 포함한다. 제2 세그먼트는 정밀 튜닝 캐패시터 뱅크(81)이다. 정밀 튜닝 캐패시터 뱅크(81)는 Y개의 정밀 튜닝 캐패시터 엘리먼트들(86)을 포함한다. LC 공진 탱크(83)는 또한 버랙터(82)를 포함한다. 버랙터(82)의 캐패시턴스는 제어 전압 입력 신호(67)에 의하여 제어된다. VCO 출력 신호(59)는 진동하는 신호이며, 상기 진동하는 신호의 오실레이션 주파수는 LC 공진 탱크(83)의 공진 주파수에 의하여 결정된다. 공진 주파수는 인덕터(L1)와 대략적 튜닝 캐패시터 뱅크(80), 정밀 튜닝 캐패시터 뱅크(81), 및 버랙터(82)의 캐패시턴스의 상대 값들에 의하여 결정된다. 인덕터(L1), 대략적 튜닝 캐패시터 뱅크(80), 정밀 튜닝 캐패시터 뱅크(81), 및 버랙터(82)는 예시되는 바와 같이 제1 오실레이팅 노드(87)와 제2 오실레이팅 노드(88) 사이에 병렬로 전기적으로 연결된다. 교정 신호(CTCCAL)는 대략적 튜닝 캐패시터 뱅크(80)의 각각의 연속적인 튜닝 캐패시터 엘리먼트를 연결시키거나 연결해제시킨다. 특정 대략적 튜닝 캐패시터 엘리먼트(85)가 연결될 때, 상기 특정 대략적 튜닝 캐패시터 엘리먼트(85)는 LC 공진 탱크(83)에 캐패시턴스 값, A를 제공한다. 교정 신호(FTCCAL)는 정밀 튜닝 캐패시터 뱅크(81)의 각각의 연속적인 튜닝 캐패시터 엘리먼트를 연결시키거나 연결해제시킨다. 특정 정밀 튜닝 캐패시터 엘리먼트(86)가 연결될 때, 상기 특정 정밀 튜닝 캐패시터 엘리먼트(86)는 LC 공진 탱크(83)에 캐패시턴스 값, B를 제공한다. 따라서, LC 공진 탱크(83)의 캐패시턴스는 교정 신호들(CTCCAL 및 FTCCAL) 및 제어 전압 신호(67)에 의하여 능동적으로 제어된다.
도 6은 대략적 튜닝 캐패시터 뱅크(80) 및 정밀 튜닝 캐패시터 뱅크(81)를 보다 상세히 예시한다. 일 구현에서, VCO(56)의 대략적 튜닝 캐패시터 엘리먼트들(85) 및 정밀 튜닝 캐패시터 엘리먼트들(86)은 다른 캐패시터에 연결되는 스위칭 엘리먼트(89)에 연결된 캐패시터로 구성된다. 임의의 튜닝 캐패시터 엘리먼트의 캐패시터들은 오실레이팅 노드들(87 및 88) 모두 상에 로딩되는 용량성 로딩을 등화시키기(equalize) 위하여 동일한 캐패시턴스를 갖도록 선택된다. 일 예에서, 대략적 튜닝 캐패시터 뱅크(80)는 63개의 대략적 튜닝 캐패시터 엘리먼트들(85)을 포함한다. 단일 디지털 비트를 전달하는 디지털 제어 라인은 각각의 캐패시터 엘리먼트(85)를 개별적으로 처리한다. 예를 들어, 제1 대략적 튜닝 캐패시터 엘리먼트를 처리하는 제1 디지털 제어 라인은 제1 디지털 비트, CTCCAL[1]를 통신한다. 디지털 비트의 제1 값에 대하여, 대략적 튜닝 캐패시터 엘리먼트의 스위칭 엘리먼트(89)는 도전성이고, 따라서 대략적 튜닝 캐패시터 엘리먼트를 활성화시키고, 병렬로 연결되는 튜닝 캐패시터 엘리먼트들의 회로에 대략적 튜닝 캐패시터 엘리먼트를 전기적으로 연결한다. 디지털 비트의 제2 값에 대하여, 대략적 튜닝 캐패시터 엘리먼트의 스위칭 엘리먼트(89)는 도전성이 아니고, 따라서 대략적 튜닝 캐패시터 엘리먼트를 비활성화시키며, 병렬로 연결되는 튜닝 캐패시터 엘리먼트들의 회로로부터 대략적 튜닝 캐패시터 엘리먼트를 전기적으로 연결해제시킨다. 스위칭 엘리먼트가 도전성이고, 대략적 튜닝 캐패시터 엘리먼트를 회로에 전기적으로 연결하는 경우, 대략적 튜닝 캐패시터 엘리먼트는 자신의 캐패시턴스를 LC 공진 탱크(83)의 회로에 제공한다. 스위칭 엘리먼트가 도전성이 아니고 병렬의 튜닝 캐패시터 엘리먼트들의 회로로부터 대략적 튜닝 캐패시터 엘리먼트를 전기적으로 연결해제시키는 경우, 대략적 튜닝 캐패시터 엘리먼트는 LC 공진 탱크(83)의 회로에 캐패시턴스를 제공하지 않는다. 정밀 튜닝 캐패시터 뱅크(81)는 15개의 정밀 튜닝 캐패시터 엘리먼트들(86)을 포함한다. 단일 디지털 비트를 전달하는 디지털 제어 라인은 각각의 엘리먼트(86)를 개별적으로 처리한다. 예를 들어, 제1 정밀 튜닝 캐패시터 엘리먼트를 처리하는 제1 디지털 제어 라인은 제1 디지털 비트, FTCCAL[1]를 통신한다. 디지털 비트의 제1 값에 대하여, 정밀 튜닝 캐패시터 엘리먼트의 스위칭 엘리먼트(89)는 도전성이고, 따라서 정밀 튜닝 캐패시터 엘리먼트를 활성화시키며, 병렬로 연결되는 튜닝 캐패시터 엘리먼트들의 회로에 정밀 튜닝 캐패시터 엘리먼트엘리먼트를 전기적으로 연결한다. 디지털 비트의 제2 값에 대하여, 정밀 튜닝 캐패시터 엘리먼트의 스위칭 엘리먼트(89)는 도전성이 아니고, 따라서 정밀 튜닝 캐패시터 엘리먼트를 비활성화시키며, 병렬로 연결되는 튜닝 캐패시터 엘리먼트들의 회로로부터 정밀 튜닝 캐패시터 엘리먼트를 전기적으로 연결해제시킨다. 스위칭 엘리먼트가 도전성이고 정밀 튜닝 캐패시터 엘리먼트를 회로에 전기적으로 연결하는 경우, 정밀 튜닝 캐패시터 엘리먼트는 자신의 캐패시턴스를 LC 공진 탱크(83)의 회로에 제공한다. 스위칭 엘리먼트가 도전성이 아니고 상기 회로로부터 정밀 튜닝 캐패시터 엘리먼트를 전기적으로 연결해제시키는 경우, 정밀 튜닝 캐패시터 엘리먼트는 LC 공진 탱크(83)의 회로에 캐패시턴스를 제공하지 않는다.
본 실시예에서, 각각의 캐패시턴스 값(A)의 63개의 대략적 튜닝 캐패시터 엘리먼트들이 예를 들어, 2.736 GHz 내지 3.127 GHz의 원하는 오실레이션 주파수 범위를 달성하기 위하여 공진 탱크(83)의 인덕터(L1)와 협력하여 선택된다. 다른 구현들에서, 대략적 튜닝 캐패시터 엘리먼트(85)는 단일 캐패시터 및 스위칭 엘리먼트, 또는 다수의 캐패시터들 및 스위칭 엘리먼트를 포함할 수 있다. 각각의 정밀 튜닝 캐패시터 엘리먼트(86)는 B의 캐패시턴스 값을 갖는다. 캐패시턴스 값, B는 대략적 튜닝 캐패시터 뱅크(80)의 캐패시터 값들의 미스매치로 인한 LC 공진 탱크(83)의 캐패시턴스의 범위 내의 갭들을 채우도록 선택된다. 이러한 실시예에서, 정밀 튜닝 캐패시터 뱅크(81)의 15개의 스텝들이 대략적 튜닝 캐패시터 뱅크(80)의 캐패시턴스의 2개의 증분들과 대략 동일하도록 15개의 정밀 튜닝 캐패시터 엘리먼트들이 선택된다. 이것은 정밀 튜닝 캐패시터 뱅크(81)의 캐패시턴스 값들의 범위와 대략적 튜닝 캐패시터 뱅크(80)의 캐패시턴스의 증분 변화 사이에 상당한 중첩을 생성한다. 이러한 중첩은 캐패시터 미스매치들로 인한 대략적 튜닝 캐패시터 뱅크(80)의 캐패시턴스의 증분 변화의 불확실성에도 불구하고 LC 탱크(83)의 캐패시턴스의 전체 범위에 도달될 수 있는 가능성을 증가시킨다. 다른 구현들에서, 정밀 튜닝 캐패시터 엘리먼트(86)는 단일 캐패시터 및 스위칭 엘리먼트, 또는 다수의 캐패시터들 및 스위칭 엘리먼트를 포함할 수 있다. 다른 구현들에서, 캐패시턴스의 가변 범위들 및 중첩의 가변 양들을 달성하기 위하여 A 및 B의 다른 조합들이 선택될 수 있다.
도 7은 캐패시터 뱅크 선택 로직(73)을 보다 상세히 보여주는 도면이다. 일 구현에서, 캐패시터 뱅크 선택 로직(73)은 채널 선택(78)을 표시하는 멀티-비트 디지털 신호, VCO(56)의 출력 신호(59), 및 기준 클록 신호(65)를 수신한다. 캐패시터 뱅크 선택 로직(73)은 디지털 제어 신호들(CTCCAL 및 FTCCAL)을 생성하기 위하여 이러한 신호들을 프로세싱한다. CTCCAL[63:1]은 대략적 튜닝 캐패시터 뱅크(80)의 각각의 대략적 튜닝 캐패시터 엘리먼트(85)를 제어하고, FTCCAL[15:1]은 정밀 튜닝 캐패시터 뱅크(81)의 각각의 정밀 튜닝 캐패시터 엘리먼트(86)를 제어한다. VCO 출력 신호(59)는 예를 들어, 32의 인수로 감소 분할된다. 도 8에 예시되는 바와 같이, 카운터 회로(90)는 감소 분할된 VCO 출력 신호(59)의 각각의 상승 에지상에서 인에이블된다. 카운터(90)는 그 후, 감소 분할된 VCO 출력 신호(59)의 다음 하강 에지에 도달될 때까지 기준 클록 신호(65)의 사이클들의 개수를 카운트한다. 따라서, 카운터(90)는 도 8에 예시되는 VCO_OUT/32 신호의 하이(high) 부분 동안 카운트한다. 카운터(90)는 측정된 카운트(96)를 출력하며, 그 후, VCO_OUT/32의 다음 상승 에지에 도달될 때까지 클리어된 상태로 유지된다. 타겟 카운트 테이블(92)(도 7 참고)은 멀티-비트 디지털 채널 선택 신호(78)를 수신하고, 채널 선택과 연관되는 타겟 카운트 수(95)를 출력한다. 각각의 채널에 대하여, VCO(56)의 대응하는 타겟 오실레이션 주파수가 존재한다. 기준 클록 신호(65)의 특정 주파수 값에 따라, 각각의 타겟 오실레이션 주파수와 연관되는 대응하는 타겟 카운트 수(95)가 존재한다. 비교기(91)는 측정된 카운트 수(96)와 타겟 카운트 수(95)를 비교하고, 다량의 교정 제어 로직(93)에 차(difference) 신호(97)를 출력한다. 교정 제어 로직(93)은 차 신호(97)에 응답하여 6-비트 대략적 캐패시터 뱅크 코드(CAL[9:4]) 및 4-비트 정밀 캐패시터 뱅크 코드(CAL[3:0])를 포함하는 10-비트 디지털 워드를 생성한다. 디코더(94)는 대략적 코드 및 정밀 코드를 수신하고, 이들 신호들을 디코딩하며, 대응 이진 디지털 제어 신호들(CTCCAL[63:1] 및 FTCCAL[15:1])을 각각 대략적 튜닝 캐패시터 뱅크(80) 및 정밀 튜닝 캐패시터 뱅크(81)에 출력한다. 캐패시터 뱅크 선택 로직(73)은 선택된 채널과 연관되는 타겟 주파수에 가능한 한 가까운 오실레이션 주파수를 초래하는 캐패시터 뱅크 코드가 선택될 때까지 이러한 프로세스를 반복한다. 새로운 채널 선택이 이루어질 때, 코드는 반복하여 다시 재계산된다. 이러한 예에서, 선택된 채널들과 연관되는 캐패시터 뱅크 코드들을 저장할 필요는 없으며, 따라서, 각각의 디바이스에 대해, 메모리에 코드들의 대규모의 리스트를 저장할 필요성을 제거한다. 추가로, 각각의 디바이스에 대한 오프-라인 교정에 참여할 필요도 없다. 다른 예들에서, 선택된 채널들과 연관되는 특정 캐패시터 뱅크 코드들은 각각의 채널 선택을 위한 타겟 주파수로 수렴하기 위하여 요구되는 교정 단계들의 개수를 감소시키거나 제거하기 위하여 저장될 수 있다.
일 예의 캐패시터 뱅크 선택 로직(73)의 설계에서, 로직은 하드웨어 기술 언어로 정의되고, 기술(description)은 그 후 상업적으로 이용가능한 합성(synthesis) 툴들을 사용하여 하드웨어 로직을 생성하기 위하여 합성된다.
도 9a는 캐패시터 뱅크 코드의 함수로서 대략적 및 정밀 튜닝 캐패시터 뱅크들 사이의 캐패시턴스 값의 중첩의 시뮬레이션을 예시한다. 본 예에서, 교정 제어 로직(93)에 의하여 출력되는 10-비트 디지털 워드는 1024개 값들의 캐패시터 뱅크 코드이다. 각각의 캐패시터 뱅크 코드 값은 연합하여 동작하는 활성 대략적 튜닝 캐패시터 엘리먼트들(85) 및 활성 정밀 튜닝 캐패시터 엘리먼트들(86)의 특정 개수에 대응한다. 더 많은 캐패시터 엘리먼트들이 활성화될 때, LC 공진 탱크(83)의 캐패시턴스 값은 증가되고, VCO(56)의 오실레이션 주파수는 감소한다. 도 9a는 4-비트 정밀 튜닝 캐패시터 뱅크와 연결되는 6-비트 대략적 튜닝 캐패시터 뱅크의 조합에 의하여 달성되는 오실레이션 주파수의 범위를 예시한다. 채널 선택이 이루어질 때, 캐패시터 뱅크 선택 로직(73)은 도 9a에 예시되는 오실레이션 주파수들의 범위 주변에서 변화하는 일련의 캐패시터 뱅크 코드들을 반복하여 선택함으로써 응답한다. 채널 선택과 연관되는 타겟 주파수와 오실레이션 주파수 사이의 매칭에 점진적으로 더 가깝게 이동하도록 일련의 코드들이 선택된다. 코드의 전체 10-비트 분해능이 소진(exhaust)되었을 때 탐색이 종료된다.
도 9b는 도 9a의 박스(99) 내에서의 캐패시턴스 중첩을 추가로 상세하게 도시한다. 각각의 대략적 튜닝 캐패시터 엘리먼트(85)의 연속적 활성화는 오실레이션 주파수의 점프(jump)를 초래한다. 대략적 튜닝 캐패시터 뱅크(80)의 이러한 대략적 주파수 증분의 크기는 캐패시턴스 값, A에 의하여 결정되는 반면, 대략적 튜닝 캐패시터 뱅크(80)를 사용하여 도달될 수 있는 오실레이션 주파수들의 범위는 대략적 튜닝 캐패시터 뱅크(80)를 이루는 대략적 튜닝 캐패시터 엘리먼트들(85)의 개수 및 대략적 주파수 증분에 의하여 결정된다. 정밀 튜닝 캐패시터 뱅크(81) 없이, 버랙터(82)는 이러한 큰 대략적 주파수 증분에 걸쳐져야 할 것이며, 이는 상기 논의된 바와 같이 원치 않은 높은 이득 VCO를 초래한다. 이것은 대략적 주파수 증분들 사이에 보간하도록 정밀 튜닝 캐패시터 뱅크의 전체 범위의 주파수 증분들을 설계함으로써 방지될 수 있다. 추가로, 정밀 튜닝 캐패시터 뱅크 없이, 버랙터(82)는 캐패시터 미스매치들로 인한 대략적 주파수 증분의 크기의 변화들을 보상해야할 것이다. 이것은 각각의 대략적 주파수 증분 및 정밀 튜닝 캐패시터 뱅크의 전체 범위의 주파수 증분들 사이에서 중첩을 설계함으로써 방지된다. 각각의 정밀 튜닝 캐패시터 엘리먼트(86)의 연속적 활성화는 또한 오실레이션 주파수에서의 점프를 초래한다. 정밀 튜닝 캐패시터 뱅크(81)의 이러한 정밀 주파수 증분의 크기는 캐패시턴스 값, B에 의하여 결정되는 반면, 정밀 튜닝 캐패시터 뱅크(81)를 사용하여 도달될 수 있는 오실레이션 주파수들의 범위는 정밀 튜닝 캐패시터 뱅크(81)를 이루는 정밀 튜닝 캐패시터 엘리먼트들(86)의 개수 및 정밀 주파수 증분에 의하여 결정된다. 이러한 바람직한 실시예에서, 캐패시턴스 값 B는 15개의 정밀 튜닝 캐패시터 엘리먼트들의 캐패시턴스 값이 2개의 대략적 튜닝 캐패시터 엘리먼트들과 유사하도록 선택된다. 이것은 정밀 튜닝 캐패시터 뱅크(81)의 전체 범위의 15개의 정밀 주파수 증분들이 대략적 튜닝 캐패시터 뱅크(80)의 2개의 대략적 주파수 증분들과 유사하도록 오실레이션 주파수에 중첩을 초래한다.
도 10a는 교정 제어 로직(93)의 작동에 대한 하나의 접근법을 예시한다. 도 10a는 전체 10-비트 캐패시터 뱅크 코드를 통한 반복적 이진 탐색의 일 예를 예시한다. 10-비트 코드의 중간에 10진 값 512로부터 탐색이 시작된다. 각각의 반복에서, VCO 출력 신호(59)의 오실레이션 주파수와 타겟 VCO 오실레이션 주파수 간의 차 신호(97)의 표시는 다음 10-비트 캐패시터 뱅크 코드의 선택을 가이딩한다. 도 10a에 예시되는 바와 같이, VCO 출력 신호(59)의 오실레이션 주파수는 첫번째 4번의 반복들 동안 타겟보다 크다. 따라서, 첫번째 4번의 반복들에 대하여, 교정 제어 로직(93)은 연속적으로 캐패시터 뱅크 코드를 양분하여, VCO 출력 신호(59)의 오실레이션 주파수를 타겟을 향하게 한다(drive toward). 다섯번째 반복에서, VCO 출력 신호(59)의 오실레이션 주파수는 타겟보다 살짝 낮고, 따라서, 교정 제어 로직(93)은 2개의 이전 코드들 간의 차를 분할한다. 여섯번째 반복에서, 다시 한번 VCO 출력 신호(59)의 오실레이션 주파수가 타겟보다 크고, 따라서, 교정 제어 로직(93)은 10-비트 캐패시터 뱅크 코드의 분해능이 소진될 때까지 하향 이진 탐색(binary search downward)을 계속한다.
도 10b는 교정 제어 로직(93)의 동작에 대한 다른 접근법을 예시하며, 여기서 반복적 이진 탐색은 먼저 6-비트 대략적 튜닝 캐패시터 뱅크 코드에 걸쳐 수행되고, 그 후 4-비트 정밀 튜닝 캐패시터 뱅크 코드에 걸쳐 수행된다. 본 예에서, 6-비트 코드 및 4-비트 코드 둘 모두는 처음에 그들 각각의 범위들의 중간으로 설정된다. 대략적 코드는 차 신호(97)의 표시가 변화할 때까지 연속적으로 양분된다. 본 예에서, 반복 7에서, VCO 출력 신호(59)의 오실레이션 주파수는 타겟 미만으로 떨어진다. 그 결과, 교정 제어 로직(93)은 6-비트 대략적 튜닝 캐패시터 뱅크 코드를 이전 값으로 설정하고, 4-비트 정밀 튜닝 캐패시터 뱅크의 분해능이 소진될 때까지 4-비트 정밀 튜닝 캐패시터 뱅크상에서 이진 탐색을 계속한다.
도 11은 중첩하는 2개-세그먼트 캐패시터 뱅크의 10-비트 캐패시터 제어 코드를 교정하는 방법을 예시하는 간략화된 흐름도이다. 제1 단계(단계(100))에서, 캐패시터 뱅크 선택 로직(73)은 새롭게 선택된 채널 값을 수신하기를 대기한다. 제2 단계(단계(101))에서, 캐패시터 뱅크 선택 로직(73)은 선택된 채널 값과 연관되는 기준 클록 사이클들의 타겟 카운트를 룩 업한다(look up). 제3 단계(단계(102))에서, 캐패시터 뱅크 선택 로직(73)의 교정 제어 로직(93)은 최초 10-비트 캐패시터 뱅크 코드를 설정한다. 제4 단계(단계(103))에서, 캐패시터 뱅크 선택 로직(73)은 VCO 출력 신호(59)의 감소 분할된 윈도우 내의 기준 클록 사이클들의 개수를 카운트한다. 제5 단계(단계(104))에서, 캐패시터 뱅크 선택 로직(73)은 VCO 출력 신호(59)의 감소 분할된 윈도우 내의 기준 클록 사이클들의 개수가 타겟 카운트와 동일한지 여부를 결정한다. 만약 동일하다면, 교정이 완료되고, 캐패시터 뱅크 선택 로직(73)은 새롭게 선택된 채널 값을 수신하기를 대기한다(단계(100)). 만약 동일하지 않다면, 캐패시터 뱅크 선택 로직(73)은 탐색이 10 비트의 캐패시터 뱅크 코드 분해능을 소진하였는지 여부를 결정한다(단계(105)). 만약 소진하였다면, 교정은 완료되고, 캐패시터 뱅크 선택 로직(73)은 새롭게 선택된 채널 값을 수신하기를 대기한다(단계(100)). 만약 소진하지 않았다면, 캐패시터 뱅크 선택 로직(73)의 교정 제어 로직(93)은 이진 탐색 알고리즘에 따라 중첩하는 2개-세그먼트 캐패시터 뱅크에 대한 수정된 10 비트 캐패시터 뱅크 코드를 생성한다(단계(106)). 단계들(103-106)은 종료(exit) 조건들(단계(104) 또는 단계(105)) 중 하나가 충족될 때까지 반복된다. 일 예에서, 종료 조건들(단계(104) 또는 단계(105)) 중 하나가 충족될 때까지 단계들(103-106)을 반복하는데 대략 1초가 요구된다.
도 12는 중첩하는 2개-세그먼트 캐패시터 뱅크를 사용하여 VCO의 오실레이션 주파수를 제어하는 방법을 예시한다. 제1 단계(단계(110))에서, 멀티-비트 디지털 워드가 수신되고, 여기서 워드는 대략적 캐패시터 뱅크 코드 및 정밀 캐패시터 뱅크 코드를 포함한다. 제2 단계(단계(111))에서, 대략적 튜닝 캐패시터 뱅크의 대략적 튜닝 캐패시터 엘리먼트의 상태는 대략적 캐패시터 코드에 응답하여 스위칭된다. 제3 단계(단계(112))에서, 정밀 튜닝 캐패시터 뱅크의 정밀 튜닝 캐패시터 엘리먼트의 상태는 정밀 캐패시터 코드에 응답하여 스위칭된다.
하나 이상의 예시적인 실시예들에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 소프트웨어로 구현된다면, 기능들은 컴퓨터 판독 가능 매체 상에 하나 이상의 명령들 또는 코드로서 저장될 수도 있고 상기 하나 이상의 명령들 또는 코드들을 통해 전송될 수 있다. 컴퓨터 판독 가능 매체는 한 장소에서 다른 장소로의 컴퓨터 프로그램의 전달을 용이하게 하는 임의의 매체를 포함하는 통신 매체 및 컴퓨터 저장 매체 둘 다를 포함한다. 저장 매체는 범용 또는 특별 목적의 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 한정이 아닌 예시로, 그러한 컴퓨터-판독가능 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광 디스크 저장소, 자기 디스크 저장소 또는 다른 자기 저장 소자들, 또는 명령들이나 데이터 구조들의 형태로 원하는 프로그램 코드 수단을 운반 또는 저장하는데 사용될 수 있으며 범용 또는 특별-목적 컴퓨터, 또는 범용 또는 특별-목적 프로세서에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 접속이 컴퓨터 판독 가능 매체로 적절히 지칭된다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 꼬임쌍선, 디지털 가입자 회선(DSL), 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술들을 이용하여 웹사이트, 서버 또는 다른 원격 소스로부터 전송된다면, 동축 케이블, 광섬유 케이블, 꼬임쌍선, DSL, 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술이 매체의 정의에 포함된다. 여기서 사용된 것과 같은 디스크(disk 및 disc)는 콤팩트 디스크(CD: compact disc), 레이저 디스크(laser disc), 광학 디스크(optical disc), 디지털 다목적 디스크(DVD: digital versatile disc), 플로피 디스크(floppy disk) 및 블루-레이 디스크(disc)를 포함하며, 디스크(disk)들은 일반적으로 데이터를 자기적으로 재생하는 반면, 디스크(disc)들은 데이터를 레이저들에 의해 광학적으로 재생한다. 상기의 조합들 또한 컴퓨터 판독 가능 매체의 범위 내에 포함되어야 한다.
특정 구체적 실시예들이 교육을 목적으로 상기에 설명되었으나, 본 특허 문헌의 교지들은 일반적 적용가능성을 가지며, 상기 설명된 구체적 실시예들로 제한되지 않는다. RF 트랜시버 IC(27) 및 FM 트랜시버 IC(28)는 상기에 개별적인 집적 회로들인 것으로 설명된다. 그러나, 다른 실시예에서, RF 트랜시버 IC(27) 및 FM 트랜시버 IC(28)는 동일한 집적 회로상에 집적된다. 또 다른 실시예에서, 이동 통신 디바이스(26)의 아날로그 및 디지털 기능들 둘 다는 시스템 온 칩(SOC: system on a chip)이라 불리는 단일 집적 회로상에서 수행된다. SOC 구현에서, RF 트랜시버 IC(27), FM 트랜시버 IC(28) 및 디지털 기저대 IC(33)는 모두 동일한 집적 회로상에 집적된다. 따라서, 설명된 특정 실시예들의 다양한 특징들의 다양한 변형들, 개조들, 및 조합들이 하기에 진술되는 청구항의 범위에서 벗어나지 않고 실시될 수 있다.

Claims (24)

  1. 오실레이터로서,
    제1 오실레이팅(oscillating) 노드;
    제2 오실레이팅 노드;
    제1 다수의 제1 튜닝 캐패시터 엘리먼트들 ― 제1 상태에서 각각의 제1 튜닝 캐패시터 엘리먼트는 상기 제1 및 제2 오실레이팅 노드들 사이에 제1 캐패시턴스를 제공하고, 제2 상태에서 각각의 제1 튜닝 캐패시터 엘리먼트는 상기 제1 및 제2 오실레이팅 노드들 사이에 캐패시턴스를 제공하지 않음 ― ;
    제2 다수의 제2 튜닝 캐패시터 엘리먼트들 ― 제1 상태에서 각각의 제2 튜닝 캐패시터 엘리먼트는 상기 제1 및 제2 오실레이팅 노드들 사이에 제2 캐패시턴스를 제공하고, 제2 상태에서 각각의 제2 튜닝 캐패시터 엘리먼트는 상기 제1 및 제2 오실레이팅 노드들 사이에 캐패시턴스를 제공하지 않으며, 상기 제2 캐패시턴스는 상기 제1 캐패시턴스보다 작음 ― ; 및
    상기 제1 다수의 제1 튜닝 캐패시터 엘리먼트들 및 상기 제2 다수의 제2 튜닝 캐패시터 엘리먼트들 모두에 연결되는 다량의 캐패시터 뱅크 선택 로직을 포함하고,
    상기 다량의 캐패시터 뱅크 선택 로직은 상기 오실레이터의 오실레이션 주파수와 타겟 오실레이션 주파수 간의 차(difference)에 응답하여 제1 캐패시터 뱅크 코드 및 제2 캐패시터 뱅크 코드를 생성하는, 오실레이터.
  2. 제1항에 있어서, 각각의 상기 제1 튜닝 캐패시터 엘리먼트들은,
    제1 도선(lead) 및 제2 도선을 갖는 제1 캐패시터 ― 상기 제1 도선은 상기 제1 오실레이팅 노드에 연결됨 ― ;
    제1 도선 및 제2 도선을 갖는 제2 캐패시터 ― 상기 제1 도선은 상기 제2 오실레이팅 노드에 연결됨 ― ; 및
    상기 제1 상태에서 도전성이고 상기 제1 캐패시터의 상기 제2 도선을 상기 제2 캐패시터의 상기 제2 도선에 연결하며, 그리고 상기 제2 상태에서 비도전성인, 스위칭 엘리먼트
    를 포함하는, 오실레이터.
  3. 제1항에 있어서,
    상기 제1 다수의 제1 튜닝 캐패시터 엘리먼트들은 제1 써모미터-코딩된(thermometer-coded) 캐패시터 뱅크이며, 상기 제2 다수의 제2 튜닝 캐패시터 엘리먼트들은 제2 써모미터-코딩된 캐패시터 뱅크인, 오실레이터.
  4. 제1항에 있어서,
    Y개의 제2 튜닝 캐패시터 엘리먼트들이 존재하며, Y와 상기 제2 캐패시턴스의 곱(product)은 상기 제1 캐패시턴스보다 큰, 오실레이터.
  5. 제1항에 있어서,
    상기 오실레이터는 주파수 변조(FM: Frequency Modulation) 무선 수신기 내의 전압 제어 오실레이터(VCO: Voltage Controlled Oscillator)인, 오실레이터.
  6. 제2항에 있어서,
    상기 스위칭 엘리먼트는 디지털 비트에 의하여 제어되고, 상기 스위칭 엘리먼트는 상기 디지털 비트의 제1 값에 대하여 상기 제1 상태에 있도록 야기되고, 상기 디지털 비트의 제2 값에 대하여 상기 제2 상태에 있도록 야기되는, 오실레이터.
  7. 제1항에 있어서,
    상기 제1 캐패시터 뱅크 코드는 각각의 제1 튜닝 캐패시터 엘리먼트가 상기 제1 상태에 있는지 여부와 각각의 제1 튜닝 캐패시터 엘리먼트가 상기 제2 상태에 있는지 여부를 결정하는, 오실레이터.
  8. 주파수 튜닝을 위한 방법으로서,
    오실레이터의 오실레이션 주파수와 타겟 오실레이션 주파수 간의 차(difference)에 응답하여 제1 캐패시터 뱅크 코드 및 제2 캐패시터 뱅크 코드를 생성하는 단계;
    상기 제1 캐패시터 뱅크 코드에 응답하여 제1 튜닝 캐패시터 엘리먼트의 상태를 스위칭하는 단계 ― 상기 제1 튜닝 캐패시터 엘리먼트는 제1 다수의 제1 튜닝 캐패시터 엘리먼트들 중 하나이고, 제1 상태에서 각각의 제1 튜닝 캐패시터 엘리먼트는 상기 오실레이터의 제1 오실레이팅 노드와 제2 오실레이팅 노드 사이에 제1 캐패시턴스를 제공하며, 제2 상태에서 각각의 제1 튜닝 캐패시터 엘리먼트는 상기 제1 및 제2 오실레이팅 노드들 사이에 캐패시턴스를 제공하지 않음 ― ; 및
    상기 제2 캐패시터 뱅크 코드에 응답하여 제2 튜닝 캐패시터 엘리먼트의 상태를 스위칭하는 단계 ― 상기 제2 튜닝 캐패시터 엘리먼트는 제2 다수의 제2 튜닝 캐패시터 엘리먼트들 중 하나이고, 제1 상태에서 각각의 제2 튜닝 캐패시터 엘리먼트는 상기 제1 오실레이팅 노드와 상기 제2 오실레이팅 노드 사이에 제2 캐패시턴스를 제공하며, 제2 상태에서 각각의 제2 튜닝 캐패시터 엘리먼트는 상기 제1 및 제2 오실레이팅 노드들 사이에 캐패시턴스를 제공하지 않음 ―
    를 포함하는, 주파수 튜닝을 위한 방법.
  9. 제8항에 있어서,
    상기 제1 캐패시턴스는, 상기 제2 다수의 제2 튜닝 캐패시터 엘리먼트들 각각이 상기 제1 상태에 있을 때 상기 제2 다수의 제2 튜닝 캐패시터 엘리먼트들 각각의 합산된 캐패시턴스 미만인, 주파수 튜닝을 위한 방법.
  10. 삭제
  11. 제8항에 있어서,
    제1 다수의 디지털 비트들을 생성하기 위하여 상기 제1 캐패시터 뱅크 코드를 디코딩하는 단계 ― 상기 제1 다수의 디지털 비트는 상기 제1 튜닝 캐패시터 엘리먼트의 상태를 결정함 ― ; 및
    제2 다수의 디지털 비트들을 생성하기 위하여 상기 제2 캐패시터 뱅크 코드를 디코딩하는 단계 ― 상기 제2 다수의 디지털 비트는 상기 제2 튜닝 캐패시터 엘리먼트의 상태를 결정함 ―
    를 더 포함하는, 주파수 튜닝을 위한 방법.
  12. 제8항에 있어서,
    상기 제1 다수의 제1 튜닝 캐패시터 엘리먼트들 각각의 캐패시턴스 및 상기 제2 다수의 제2 튜닝 캐패시터 엘리먼트들 각각의 캐패시턴스는 상기 오실레이터의 오실레이션 주파수를 결정하고, 상기 오실레이터는 전압 제어 오실레이터(VCO)인, 주파수 튜닝을 위한 방법.
  13. 제12항에 있어서,
    상기 VCO의 상기 오실레이션 주파수는 2.736 기가헤르츠 내지 3.127 기가헤르츠 범위인, 주파수 튜닝을 위한 방법.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 오실레이터로서,
    제1 오실레이팅 노드;
    제2 오실레이팅 노드;
    제1 다수의 제1 튜닝 캐패시터 엘리먼트들 ― 제1 상태에서 각각의 제1 튜닝 캐패시터 엘리먼트는 상기 제1 및 제2 오실레이팅 노드들 사이에 제1 캐패시턴스를 제공하고, 제2 상태에서 각각의 제1 튜닝 캐패시터 엘리먼트는 상기 제1 및 제2 오실레이팅 노드들 사이에 캐패시턴스를 제공하지 않음 ― ;
    제2 다수의 제2 튜닝 캐패시터 엘리먼트들 ― 제1 상태에서 각각의 제2 튜닝 캐패시터 엘리먼트는 상기 제1 및 제2 오실레이팅 노드들 사이에 제2 캐패시턴스를 제공하고, 제2 상태에서 각각의 제2 튜닝 캐패시터 엘리먼트는 상기 제1 및 제2 오실레이팅 노드들 사이에 캐패시턴스를 제공하지 않음 ― ; 및
    상기 오실레이터의 오실레이션 주파수와 타겟 오실레이션 주파수 간의 차(difference)에 응답하여 제1 캐패시터 뱅크 코드 및 제2 캐패시터 뱅크 코드를 생성하고, 상기 제1 캐패시터 뱅크 코드에 기반하여 각각의 제1 튜닝 캐패시터 엘리먼트의 상기 제1 상태와 상기 제2 상태 사이에서 스위칭하며, 그리고 상기 제2 캐패시터 뱅크 코드에 기반하여 각각의 제2 튜닝 캐패시터 엘리먼트의 상기 제1 상태와 상기 제2 상태 사이에서 스위칭하기 위한 캐패시터 뱅크 선택 로직을 포함하고,
    상기 캐패시터 뱅크 선택 로직은 상기 제1 다수의 제1 튜닝 캐패시터 엘리먼트들 및 상기 제2 다수의 제2 튜닝 캐패시터 엘리먼트들 모두에 연결되는, 오실레이터.
  19. 제18항에 있어서,
    Y개의 제2 튜닝 캐패시터 엘리먼트들이 존재하며, Y와 상기 제2 캐패시턴스의 곱은 상기 제1 캐패시턴스보다 큰, 오실레이터.
  20. 제18항에 있어서,
    상기 캐패시터 뱅크 선택 로직은 디지털 워드를 변화시키는 것을 포함하는, 오실레이터.
  21. 프로세서로 하여금 동작들을 수행하도록 하기 위해 상기 프로세서에 의해 실행가능한 코드들을 포함하는 컴퓨터-판독가능 저장 매체로서,
    상기 동작들은,
    오실레이터의 오실레이션 주파수와 타겟 오실레이션 주파수 간의 차(difference)에 응답하여 제1 캐패시터 뱅크 코드 및 제2 캐패시터 뱅크 코드를 생성하는 동작;
    상기 제1 캐패시터 뱅크 코드에 응답하여 제1 튜닝 캐패시터 엘리먼트의 상태를 스위칭하는 동작 ― 상기 제1 튜닝 캐패시터 엘리먼트는 제1 다수의 제1 튜닝 캐패시터 엘리먼트들 중 하나이고, 제1 상태에서 각각의 제1 튜닝 캐패시터 엘리먼트는 상기 오실레이터의 제1 오실레이팅 노드와 제2 오실레이팅 노드 사이에 제1 캐패시턴스를 제공하며, 제2 상태에서 각각의 제1 튜닝 캐패시터 엘리먼트는 상기 제1 및 제2 오실레이팅 노드들 사이에 캐패시턴스를 제공하지 않음 ― ; 및
    상기 제2 캐패시터 뱅크 코드에 응답하여 제2 튜닝 캐패시터 엘리먼트의 상태를 스위칭하는 동작 ― 상기 제2 튜닝 캐패시터 엘리먼트는 제2 다수의 제2 튜닝 캐패시터 엘리먼트들 중 하나이고, 제1 상태에서 각각의 제2 튜닝 캐패시터 엘리먼트는 상기 제1 오실레이팅 노드와 상기 제2 오실레이팅 노드 사이에 제2 캐패시턴스를 제공하며, 제2 상태에서 각각의 제2 튜닝 캐패시터 엘리먼트는 상기 제1 및 제2 오실레이팅 노드들 사이에 캐패시턴스를 제공하지 않음 ―
    을 포함하는, 컴퓨터-판독가능 저장 매체.
  22. 제21항에 있어서,
    상기 코드들은 상기 프로세서로 하여금 상기 제1 캐패시턴스가 상기 제2 다수의 제2 튜닝 캐패시터 엘리먼트들 각각의 합산된 캐패시턴스 미만이 되도록 상기 제2 다수의 제2 튜닝 캐패시터 엘리먼트들 각각을 상기 제1 상태로 설정하는 동작을 수행하게 하도록 구성되는, 컴퓨터-판독가능 저장 매체.
  23. 제21항에 있어서,
    상기 코드들은 상기 프로세서로 하여금,
    제1 다수의 디지털 비트들을 생성하기 위하여 상기 제1 캐패시터 뱅크 코드를 디코딩하는 동작 ― 상기 제1 다수의 디지털 비트는 상기 제1 튜닝 캐패시터 엘리먼트의 상태를 결정함 ― ; 및
    제2 다수의 디지털 비트들을 생성하기 위하여 상기 제2 캐패시터 뱅크 코드를 디코딩하는 동작 ― 상기 제2 다수의 디지털 비트는 상기 제2 튜닝 캐패시터 엘리먼트의 상태를 결정함 ―
    을 수행하게 하도록 구성되는, 컴퓨터-판독가능 저장 매체.
  24. 제21항에 있어서,
    상기 코드들은 상기 프로세서로 하여금 상기 제1 다수의 제1 튜닝 캐패시터 엘리먼트들 각각의 캐패시턴스 및 상기 제2 다수의 제2 튜닝 캐패시터 엘리먼트들 각각의 캐패시턴스를 설정함으로써 상기 오실레이터의 오실레이션 주파수를 결정하는 동작을 수행하게 하도록 구성되고,
    상기 오실레이터는 전압 제어 오실레이터(VCO)인, 컴퓨터-판독가능 저장 매체.
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