WO2012011390A1 - 入力装置及びその製造方法 - Google Patents

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WO2012011390A1
WO2012011390A1 PCT/JP2011/065513 JP2011065513W WO2012011390A1 WO 2012011390 A1 WO2012011390 A1 WO 2012011390A1 JP 2011065513 W JP2011065513 W JP 2011065513W WO 2012011390 A1 WO2012011390 A1 WO 2012011390A1
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width
area
region
input
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PCT/JP2011/065513
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高橋　亨
佐藤　清
義人 佐々木
秀幸 橋本
恭輔 尾崎
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アルプス電気株式会社
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Priority to KR1020127020433A priority patent/KR101333000B1/ko
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    • G06F3/0446—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means using a grid-like structure of electrodes in at least two directions, e.g. using row and column electrodes

Definitions

  • the present invention relates to an input device formed by extending a plurality of wiring layers in a non-input area located outside the input area, and more particularly to the structure of the wiring layer.
  • Patent Documents 1 and 2 disclose the structure of an input device (touch panel).
  • a plurality of electrode layers are disposed in the input area of the input device.
  • the operation position can be detected by a capacitance change or the like.
  • a wiring layer electrically connected to each electrode layer is formed in the non-input area outside the input area.
  • the wiring layer shown in Patent Document 1 etc. is, as shown in FIG. 9, a thick connecting end portion 1 provided at a connection position with an end portion of each electrode layer (described as a wide width portion in Patent Document 1) And a wiring extension 2 extending from the connection end 1 (described as a narrow portion in Patent Document 1).
  • the wiring extension part 2 of each wiring layer is formed to be elongated with substantially the same width dimension.
  • Patent Document 1 does not describe the wiring width of the wiring extension part, judging from the drawing of Patent Document 1, the wiring width of the wiring extension part of each wiring layer is all as shown in FIG. It is considered that they are formed with substantially the same width dimensions.
  • the present invention is intended to solve the above-described conventional problems, and in particular, an input capable of improving the wiring structure to reduce the probability of disconnection and further suppressing the variation in the wiring resistance of each wiring layer.
  • An object of the present invention is to provide an apparatus and a method of manufacturing the same.
  • the input device in the present invention is An electrode layer provided in the input area, and a wiring layer routed in a non-input area outside the input area;
  • the wiring layer includes a connection end portion provided at a connection position with the end portion of the electrode layer, and a wiring extension portion drawn from the connection end portion.
  • the wiring extension portions in the plurality of wiring layers are respectively the non-inputs on the same side as viewed from the input region
  • the wiring layer extends in the second direction with a space in the first direction in the region, and the wiring width of each of the wiring extension portions is the wiring layer arranged in parallel in the first direction. It is characterized in that the smaller the number of is, the larger the area is formed.
  • an input device comprising an electrode layer in an input area and a wiring layer routed in a non-input area outside the input area, Forming the wiring layer including a connection end portion provided at a connection position with the end portion of the electrode layer, and a wiring extension portion drawn from the connection end portion;
  • the wiring extension portions in the plurality of wiring layers are respectively the non-inputs on the same side as viewed from the input region It is extended in the said 2nd direction in the state which spaced apart the said 1st direction in the area
  • the wiring width of each wiring extension portion is not formed to be the same width as in the related art, but is formed larger as the region where the number of wiring layers arranged in parallel is smaller. Therefore, the wiring width can be made large in the region where the number of wiring layers provided in parallel is small with respect to the long wiring extension part, and the probability of disconnection can be effectively lowered as compared with the prior art. Furthermore, since the wiring width of the wiring extension can be made larger on average as the length dimension of the wiring extension becomes longer, it becomes possible to reduce the variation in the wiring resistance of each wiring layer.
  • a width change area in which a wiring width gradually changes in the second direction is formed in the wiring extension portion.
  • the inclination angle ⁇ 1 of the side end portion in the width change region with respect to the second direction is preferably 45 ° or less.
  • the wiring extension portion is formed by alternately repeating the width change area and a constant width area where the wiring width extending in parallel to the second direction is constant in the second direction.
  • the width change area is formed to be bent from the constant width area.
  • each wiring layer can be appropriately formed in a predetermined shape. Further, each wire extension can be efficiently formed in the limited non-input area of the non-input area.
  • the wiring width is increased as the area where the number of wiring layers arranged in parallel is smaller, so the wiring width in the area where the number of wiring layers arranged in parallel is smaller than the wiring extension part with a long length. Can be made large. Therefore, the probability of disconnection can be effectively reduced compared to the prior art. Furthermore, since the wiring width of the wiring extension can be made larger on average as the length dimension of the wiring extension becomes longer, it becomes possible to reduce the variation in resistance resistance of each wiring layer.
  • FIG. 4A is a partially enlarged plan view of the wiring layer in the present embodiment
  • FIG. 4B is a schematic view showing the wiring width of the wiring extension portion of each wiring layer shown in FIG. 4A.
  • 4 (c) is a schematic view showing a wiring width showing a form different from FIG. 4 (b);
  • FIG. 7 (a) is a partial plan view of an input device different from that of FIGS. 1 to 3
  • FIG. 7 (b) is a partial longitudinal sectional view, One process drawing (partial longitudinal cross-sectional view) which shows the manufacturing method of the lower substrate of the input device of this embodiment, The top view of the conventional wiring layer.
  • FIG. 1 is a plan view of the lower substrate of the electrostatic capacitance type input device (touch panel) of the present embodiment
  • FIG. 2 is a plan view of the upper substrate
  • FIG. 3 shows the input device in the present embodiment in the X1-X2 direction.
  • FIG. 4 (a) is a partially enlarged plan view of the wiring layer in the present embodiment
  • FIG. 4 (b) is a wiring extension of each wiring layer shown in FIG. 4 (a).
  • FIG. 4 (c) is a schematic view showing a wire width different from that of FIG. 4 (b).
  • the lower substrate 22 shown in FIGS. 1 and 3 is configured to have a lower base 32 and a plurality of lower electrode layers 14 formed on the surface of the lower base 32. Each lower electrode layer 14 is formed in the input area (sensor area) 11.
  • each lower electrode layer 14 the plurality of first electrode portions 40 are connected in series in the X1-X2 direction (first direction) via the connecting portion 41 thinner than the first electrode portions 40. It is a set form.
  • first electrode portion 40 and the connection portion 41 are denoted by reference numerals.
  • shape of the 1st electrode part 40 is formed in substantially rhombus shape, it does not limit to this shape.
  • the lower electrode layers 14 are arranged at predetermined intervals in a Y1-Y2 direction (second direction) orthogonal to the X1-X2 direction.
  • the X1-X2 direction is set as the first direction
  • the Y1-Y2 direction is set as the second direction, but the direction is not limited.
  • the periphery of the input area 11 is a frame-like non-input area 12.
  • a plurality of wiring layers 15a to 15j electrically connected to end portions of the lower electrode layers 14 in the X1-X2 direction are formed in the non-input area 12.
  • FIG. 1 schematically shows all the wiring layers 15a to 15j in the same linear form, in actuality, they are formed in a wiring shape as shown in FIG. 4A described later.
  • the wiring layers 15a to 15e are electrically connected to the X1 side end portions of the lower electrode layers 14 arranged alternately.
  • Each of the wiring layers 15f to 15j is electrically connected to the X2 side end of the remaining lower electrode layer 14.
  • the wiring layers 15a to 15e are routed around in the X1 non-input area 12a located on the X1 side as viewed from the input area 11.
  • Each of the wiring layers 15a to 15e is formed to extend linearly in the Y1-Y2 direction (second direction) with an interval in the X1-X2 direction (first direction).
  • the tips of the wiring layers 15a to 15e are located in the Y2-side non-input area 12b located on the Y2 side as viewed from the input area 11, and electrically connected to a flexible printed board (not shown)
  • the external connection unit 27 is configured.
  • the wiring layers 15f to 15j are routed in the X2 side non-input area 12c located on the X2 side as viewed from the input area 11.
  • Each of the wiring layers 15f to 15j is formed to extend linearly in the Y1-Y2 direction (second direction) with an interval in the X1-X2 direction (first direction).
  • the tips of the wiring layers 15f to 15j are located in the Y2-side non-input area 12b located on the Y2 side as viewed from the input area 11, and electrically connected to a flexible printed board (not shown)
  • the external connection unit 17 is configured.
  • the wiring layer 15 (unified in FIG. 3 and denoted by reference numeral 15) is formed on the transparent conductive layer 16 so as to overlap.
  • the transparent conductive layer 16 is an ITO film or the like integrally formed with each lower electrode layer 14 located in the input region 11, and formed in the non-input region 12 in substantially the same wiring pattern shape as each wiring layer 15. ing.
  • the upper substrate 21 shown in FIGS. 2 and 3 is configured to have an upper base 33 and a plurality of upper electrode layers 13 formed on the surface of the upper base 33. Each upper electrode layer 13 is formed in the input area (sensor area) 11.
  • each upper electrode layer 13 the plurality of second electrode portions 42 are connected in series via the connecting portion 43 thinner than the second electrode portion 42 in the Y1-Y2 direction (second direction). It is a set form.
  • the connecting portion 43 thinner than the second electrode portion 42 in the Y1-Y2 direction (second direction). It is a set form.
  • only one second electrode portion 42 and the connecting portion 43 are denoted by reference numerals.
  • the shape of the second electrode portion 42 is formed in a substantially rhombus shape, but is not limited to this shape.
  • the upper electrode layers 13 are arranged at predetermined intervals in the X1-X2 direction (first direction).
  • a plurality of wiring layers 18a to 18g electrically connected to end portions of the upper electrode layers 13 in the Y1-Y2 direction are formed.
  • the wiring layers 18a to 18g are electrically connected to the Y2 side end of each upper electrode layer 13.
  • the wiring layers 18a to 18g are routed in the Y2-side non-input area 12b located on the Y2 side as viewed from the input area 11. Then, as shown in FIG. 2, the front ends of the wiring layers 18a to 18g constitute an external connection portion 19 electrically connected to a flexible printed circuit board (not shown) in the Y2-side non-input area 12b. .
  • the external connection portion 19 formed on the upper substrate 21 and the external connection portions 27 and 17 (see FIG. 1) formed on the lower substrate 22 are formed so as not to overlap in plan view.
  • the lower substrate 22 and the upper substrate 21 are bonded via an adhesive layer 30.
  • Each of the electrode layers 13 and 14 is formed of a transparent conductive material such as ITO (Indium Tin Oxide) by sputtering or vapor deposition on the surface of the base material.
  • the substrates 32 and 33 are formed of a film-like transparent substrate such as polyethylene terephthalate (PET) or a glass substrate.
  • the wiring layers 15a to 15j and 18a to 18g are formed of a metal material such as Cu, Cu alloy, CuNi alloy, Ni, Ag or the like. Each of the wiring layers 15a to 15j and 18a to 18g may have a single layer structure or a laminated structure.
  • the surface member 20 is bonded to the upper surface side of the upper base 21 via the adhesive layer 31.
  • the adhesive layers 30 and 31 are an optical transparent adhesive layer (OCA), a double-sided adhesive tape, or the like.
  • OCA optical transparent adhesive layer
  • the surface member 20 is not particularly limited in material, but is made of glass, transparent plastic or the like.
  • a decorative layer 34 is formed on the back surface of the non-input area 12 of the surface member 20. Thereby, the input area 11 can be made translucent, and the non-input area 12 can be made non-transparent.
  • the capacitance is increased between the finger F and the electrode portions 40 and 42 of the electrode layers 13 and 14 near the finger F. It occurs. Therefore, the capacitance change occurs when the finger F is brought into contact with the operation surface 20a and when the finger is not brought into contact. Then, it is possible to calculate the contact position of the finger F based on this capacitance change.
  • the detection method of the operation position may be other than this embodiment.
  • FIG. 4A is a partially enlarged plan view of the wiring layers 15a to 15e arranged in the X1 non-input area 12a shown in FIG.
  • the wiring layers 15a to 15e are provided with connection end portions 23a to 23e provided at connection positions with the end portions of the lower electrode layers 14 and the connection end portions 23a to 23e.
  • Wiring extending portions 24a to 24e extending in the Y1-Y2 direction are configured.
  • connection end portions 23a to 23e and the wiring extension portions 24a to 24e are defined. However, in the embodiment of FIG. 4, the boundaries are defined by the step portions 23a1 to 23e1, and the wiring layers 15a to 15e.
  • connection end portions 23a to 23e of the step portion 23a1 to 23e1 and the wire extension portions 24a to 24e of the step portion 23a1 to 23e1 are defined.
  • Each of the connection end portions 23a to 23e has a region having the largest wiring width among the respective wiring layers 15a to 15e.
  • the boundary between the connection end portions 23a to 23e and the wiring extension portions 24a to 24e can be appropriately set depending on the form of the wiring layer or the like.
  • connection end portions 23a2 to 23e2 of the connection end portions 23a to 23e are formed in a linear shape in the Y1-Y2 direction, and are arranged in a line.
  • the connection end 23e of the wiring layer 15e is formed to be the largest as compared with the other connection ends 23a to 23d, and is formed in a substantially rectangular shape.
  • the connection end portions 23a to 23d have inclined surfaces 23a3 to 23d3 at the X1 side end portion, and have a shape different from that of the connection end portion 23e.
  • the sizes of the connection ends 23a to 23e are in the following order: connection end 23a ⁇ connection end 23b ⁇ connection end 23c ⁇ connection end 23d ⁇ connection end 23e.
  • the wiring extension portions 24a to 24e indicate portions of the wiring layers 15a to 15e other than the connection end portions 23a to 23e and the external connection portion 27 shown in FIG.
  • the wiring extension parts 24a to 24e are routed around the X1 non-input area 12a and the Y2 non-input area 12b.
  • the length dimensions of the wiring extension parts 24a to 24e formed in the X1 side non-input area 12a are as follows: wiring extension part 24a ⁇ wiring extension part 24b ⁇ wiring extension part 24c ⁇ wiring extension part 24d ⁇ wiring extension The order is 24e.
  • the wiring width (the width dimension in the X1-X2 direction) of each of the wiring extension parts 24a to 24e is formed larger in the region where the number of the wiring layers arranged in parallel in the X1-X2 direction is smaller. There is a characteristic part in
  • FIG. 4B illustrates the wiring width of each of the wiring extension parts 24a to 24e in the area corresponding to FIG. 4A.
  • all the wiring extension parts 24a to 24e are juxtaposed with a predetermined interval in the X1-X2 direction. Therefore, in the area of each of the wiring extension parts 24a to 24e shown in FIG. 4B-5, the wiring width is formed the smallest among the wiring extension parts 24a to 24e.
  • the wiring extension part 24a is formed in the area shown in FIG. 4 (b-4) located on the Y1 side of the area shown in FIG. 4 (b-5), as shown in FIG. 4 (a).
  • the wiring extension parts 24b to 24e which are smaller in number by one than the area shown in FIG. 4B-5, are arranged in parallel in the X1-X2 direction at predetermined intervals. Therefore, the wiring width of each of the wiring extension parts 24b to 24e in the region of FIG. 4B is formed larger than the wiring width of each wiring extension part 24b to 24e in FIG. 4B-5. .
  • the wiring extension parts 24a and 24b Wiring extension portions 24c to 24e which are not formed and which are smaller by one than the region shown in FIG. 4B are provided in parallel in the X1-X2 direction at predetermined intervals. Therefore, the wiring width of each of the wiring extension parts 24c to 24e in the region of FIG. 4 (b-3) is formed larger than the wiring width of each of the wiring extension parts 24c to 24 e in FIG. 4 (b-4). .
  • the wiring extension parts 24a to 24c It is not formed, and wiring extension parts 24d and 24e, which are smaller by one than in FIG. 4B, are provided in parallel in the X1-X2 direction at a predetermined interval. Therefore, the wiring widths of the wiring extension parts 24d and 24e in the region of FIG. 4B-2 are formed larger than the wiring widths of the wiring extension parts 24d and 24e in FIG. 4B-3. .
  • the wiring extension parts 24a to 24d It is not formed, and only the wiring extension part 24e is provided in the X1-X2 direction. Accordingly, the wiring width of the wiring extension part 24e in the region of FIG. 4B-1 is formed larger than the wiring width of each wiring extension part 24e in FIG. 4B-2.
  • the wiring width in each region of the wiring extension 24 e is as shown in FIG. 4 (b-5).
  • the width dimension T4 ⁇ FIG. 4 (b-4) in the width dimension T4 ⁇ FIG. 4 (b-3), in the width dimension T3 ⁇ FIG. 4 (b-2), in the dimension T2 ⁇ FIG. 4 (b-1)
  • the width dimension T1 In the order of the width dimension T1.
  • the wiring width of each of the wiring extension portions 24 a to 24 e arranged in parallel in the X1-X2 direction is formed with the same width dimension T2 to T5.
  • the wiring widths of the wiring extension parts 24a to 24e arranged in parallel in the X1-X2 direction in each region It is also possible to form in different width dimensions.
  • adjustment is performed so that the wiring width becomes larger in the order of the wiring extension part 24 e> wiring extension part 24 d,. doing.
  • the wiring width of each of the wiring extension parts 24 a to 24 e is not formed to be a narrow constant width as in the related art, and each wiring extension is performed in a region where the number of wiring layers arranged in parallel is small.
  • the wiring widths of the portions 24a to 24e were formed large. Therefore, even if the length of the wiring extension portion is long, the wiring width can be formed larger in the region where the number of wiring layers provided in parallel is small, and therefore the probability of disconnection is more effective than in the conventional case. Can be lowered.
  • the wire width can be gradually increased in each of the regions in FIG. 4 (b-5) to FIG. 4 (b-1). It is possible to effectively reduce the probability of disconnection in the wiring extension part 24e, as compared to the conventional case where the wiring width is uniformly thin regardless of the number of wiring layers provided.
  • the wiring width of each wiring extension can be formed larger on average as the length dimension of the wiring extension becomes longer. That is, the wire width of the wire extension 24a (average) ⁇ the wire width of the wire extension 24b (average) ⁇ the wire width of the wire extension 24c (average) ⁇ the wire width of the wire extension 24d (average) ⁇ wire
  • the wiring widths (average) of the extension parts 24e can be ordered in this order. Therefore, the variation in the wiring resistance of each of the wiring layers 15a to 15e can be reduced as compared with the conventional case.
  • the wiring extension part 24d includes width change regions 24d1 to 24d3 in which the wiring width in the X1-X2 direction gradually changes in the Y1-Y2 direction. Is formed.
  • the width change areas 24d1 to 24d3 constant width areas extending in parallel to the Y1-Y2 direction are continuously connected, and the constant width area-width change area 24d1-constant width area-width change area 24d2-
  • the constant width region-the width change region 24d3-the constant width region are connected in this order.
  • each of the width change regions 24d1 to 24d3 is formed to be bent from a constant width region.
  • the width change regions 24d1 to 24d3 By forming the width change regions 24d1 to 24d3 to be bent in this manner, it is possible to efficiently arrange a plurality of wiring extension parts 24a to 24e in the limited X1 side non-input region 12a. .
  • the wire extension portion 24d has been described as an example of the width change region, the width change region can be similarly provided for the other wire extension portions 24b to 24e.
  • the wiring extension part 24a has the shortest wiring length and always has a positional relationship facing the entire wiring extension part in the X1 non-input area 12a, a width change area is formed, and the wiring It is not necessary to make the wiring width of the extending portion 24 a narrow. That is, the wiring extension part 24a can be formed with a fixed wiring width.
  • the width change area in which the wiring width gradually changes is formed also in the wiring extension part 24e located at the outermost side, it is not formed to be bent from the constant width area, and the X1 side of the wiring extension part 24e The end 24e1 is formed to extend linearly in the Y1-Y2 direction.
  • the inclination angle ⁇ 1 of the side end 25 in each of the width change regions 24d1 to 24d3 with respect to the Y1-Y2 direction is greater than 0 ° and 45 ° or less.
  • FIG. 8 is a process chart showing a method of manufacturing the lower substrate 22 in the present embodiment.
  • a transparent conductive layer 16 such as ITO is formed on the entire surface of the lower base 32 by sputtering, evaporation or the like.
  • a metal material layer 35 is formed on the entire surface of the transparent conductive layer 16 by sputtering, evaporation, or the like.
  • a resist layer 36 formed of the patterns of the wiring layers 15a to 15j is formed by photolithography. That is, a resist layer 36 provided with the planar pattern of the wiring layers 15a to 15e shown in FIG. 4 is formed. Therefore, the width-changed region is formed in the resist layer 36 with the inclination angle ⁇ 1 shown in FIG.
  • the inclination angle ⁇ 1 at this time is preferably more than 0 ° and 45 ° or less.
  • the metal material layer 35 not covered with the resist layer 36 is removed by wet etching, for example.
  • the side portion of the width change area with an inclination angle ⁇ 1 of more than 0 ° and 45 ° or less, a corner portion from the constant width area to the width change area (for example, as shown in FIG. Since the portion A) is not a right angle and the inclination changes gently, it is possible to suppress the pooling of the etching solution in the corner portion. Therefore, the wiring extension portions 24a to 24e of the respective wiring layers 15a to 15e can be appropriately formed with a predetermined wiring width.
  • a resist layer 37 is formed on each of the wiring layers 15 (shown uniformly in FIG. 8C) and the transparent conductive layer 16.
  • the resist layer 37 is formed in the same electrode pattern as each lower electrode layer 14 in the input area 11 by the photolithography technique in the input area 11, and further on the wiring layer 15 in the non-input area 12 continuously to the electrode pattern. It forms with the wiring pattern which covers.
  • the transparent conductive layer 16 not covered by the resist layer 37 is removed.
  • the lower electrode layers 14 shown in FIG. 1 can be formed in the input area 11, and the transparent conductive layer 16 can be left under the wiring layers 15 in the non-input area 12.
  • the upper substrate 21 can also be formed using the above-described manufacturing method. The above-described manufacturing method is merely an example, and the substrates 21 and 22 can be formed by other manufacturing methods.
  • Each wiring layer can also be formed by a printing method such as screen printing, gravure printing, or inkjet printing.
  • a printing method such as screen printing, gravure printing, or inkjet printing.
  • Ag paste, Ag nanomaterial, Cu nanomaterial, or the like can be used as the wiring layer.
  • the wiring structure shown in FIG. 4 can be applied not only to the lower substrate 22 but also to the upper substrate 21.
  • the wiring width (the width dimension in the Y1-Y2 direction) of the wiring extension part extending in the X1-X2 direction of each of the wiring layers 18a to 18g is a region where the number of wiring layers juxtaposed in the Y1-Y2 direction is small. It is possible to form as large as possible.
  • the lower substrate 22 and the upper substrate 21 are bonded to each other through the adhesive layer 30 in a state where the lower electrode layer 14 of the lower substrate 22 and the upper electrode layer 13 of the upper substrate 21 are all directed to the operation surface 20 a side.
  • the lower electrode layer 14 of the lower substrate 22 is directed to the operation surface 20a side
  • the upper electrode layer 13 of the upper substrate 21 is directed to the opposite side to the operation surface 20a.
  • the layer 13 may be formed.
  • FIGS. 7 (a) and 7 (b) may be employed.
  • FIG. 7 (a) is a partial plan view but the insulating layer shown in FIG. 7 (b) is omitted.
  • FIG. 7 (b) is a partial longitudinal sectional view taken along the line AA of FIG. 7 (a) and viewed from the arrow direction.
  • 7A and 7B a plurality of electrode layers 50 and 51 are arranged on the surface of one base material 38, and among them, the electrode layer 50 is connected in the X direction, and the connecting portion of the electrode layer 50 is formed.
  • the insulating layer 53 covers the upper surface of the substrate 52.
  • connecting portions 54 for connecting the respective electrode layers 51 are formed on the insulating layer 53, and the respective electrode layers 51 are connected in the Y direction via the connecting portions 54.
  • an electrode layer 50 connected in the X direction and an electrode layer 51 connected in the Y direction are formed on the same surface of the same base material 38.
  • the wiring structure in this embodiment can be applied to, for example, a multi-touch resistive input device other than the capacitive type.
  • the input device in the present embodiment is used for a mobile phone, a digital camera, a PDA, a game machine, a car navigation, and the like.

Abstract

配線層は、電極層の端部との接続位置に設けられた接続端部２３ａ～２３ｅと、前記接続端部から引き出された配線延出部２４ａ～２４ｅとを備える。複数本の前記配線層における配線延出部２４ａ～２４ｅが、夫々、入力領域から見て同じ側のＸ１側非入力領域１２ａでＸ１－Ｘ２方向に間隔を空けた状態でＹ１－Ｙ２方向に延出しているとともに、各配線延出部２４ａ～２４ｅの配線幅は、前記Ｘ１－Ｘ２にて並設される前記配線層の本数が少ない領域ほど、大きく形成されている。

Description

入力装置及びその製造方法
　本発明は、入力領域の外側に位置する非入力領域に複数の配線層が延出して形成されて成る入力装置に関し、特に配線層の構造に関する。
　以下の特許文献１，２には、入力装置（タッチパネル）の構造が開示されている。入力装置の入力領域には複数本の電極層が配置されている。そして操作者が指等で入力領域を操作すると、その操作位置を静電容量変化等で検出できるようになっている。入力領域の外側の非入力領域には、各電極層に電気的に接続された配線層が形成されている。
　特許文献１等に示す前記配線層は、図９に示すように、各電極層の端部との接続位置に設けられた幅の太い接続端部１（特許文献１には太幅部と記載されている）と、接続端部１から延出する配線延出部２（特許文献１には細幅部と記載されている）とで構成される。
　図９に示すように、各配線層の配線延出部２は、ほぼ同じ幅寸法で細長く形成されている。なお特許文献１には前記配線延出部の配線幅について記載されていないが、特許文献１の図面から判断すると、各配線層の配線延出部の配線幅は図９に示すように、全て、ほぼ同じ幅寸法で形成されていると考えられる。
　しかしながら、かかる形態では、特に配線延出部２の長い配線層ほど異物の混入等で断線する確率が高くなる構造となっている。また各配線層の配線抵抗のばらつきが大きくなる問題がある。
　また、特許文献２に記載された発明では、配線層の長さ寸法が長いものほど、配線幅が細くなるように形成されているため、ますます断線の問題が生じやすく配線抵抗のばらつきが更に大きくなってしまう。
特開２０１０－６１３８４号公報 特開２００９－２５８９３５号公報
　そこで本発明は上記従来の課題を解決するためのものであり、特に、配線構造を改良して、断線の確率を低減し、更に各配線層の配線抵抗のばらつきを抑制することが可能な入力装置及びその製造方法を提供することを目的とする。
　本発明における入力装置は、
　入力領域に設けられた電極層と、入力領域の外側の非入力領域にて引き回された配線層とを有し、
　前記配線層は、前記電極層の端部との接続位置に設けられた接続端部と、前記接続端部から引き出された配線延出部とを備え、
　平面内にて直交する２方向を第１の方向と第２の方向としたとき、複数本の前記配線層における前記配線延出部が、夫々、前記入力領域から見て同じ側の前記非入力領域で前記第１の方向に間隔を空けた状態で前記第２の方向に延出しているとともに、各配線延出部の配線幅は、前記第１の方向にて並設される前記配線層の本数が少ない領域ほど、大きく形成されていることを特徴とするものである。
　また本発明は、入力領域に電極層と、入力領域の外側の非入力領域にて引き回された配線層とを有して成る入力装置の製造方法において、
　前記電極層の端部との接続位置に設けられた接続端部と、前記接続端部から引き出された配線延出部とを備える前記配線層を形成し、
　平面内にて直交する２方向を第１の方向と第２の方向としたとき、複数本の前記配線層における前記配線延出部を、夫々、前記入力領域から見て同じ側の前記非入力領域で前記第１の方向に間隔を空けた状態で前記第２の方向に延出させるとともに、各配線延出部の配線幅を、前記第１の方向にて並設される前記配線層の本数が少ないほど、大きく形成することを特徴とするものである。
　このように本発明では、各配線延出部の配線幅を従来のように同じ幅で形成するのではなく、並設される配線層の本数が少ない領域ほど大きく形成した。よって、長さの長い配線延出部に対して、並設される配線層の本数が少ない領域で配線幅を大きく形成でき、断線の確率を従来に比べて効果的に低くすることが出来る。さらに、配線延出部の配線幅は、配線延出部の長さ寸法が長くなるほど、平均して大きくすることができるため、各配線層の配線抵抗のばらつきを小さくすることが可能になる。
　本発明では、前記配線延出部には、前記第２の方向に向けて徐々に配線幅が変化する幅変化領域が形成されていることが好ましい。また前記幅変化領域における側端部の前記第２の方向に対する傾き角度θ１は４５°以下であることが好ましい。更に、前記配線延出部は、前記第２の方向に向けて、前記幅変化領域と、前記第２の方向に平行に延びる配線幅が一定の幅一定領域とが交互に繰り返して形成されており、前記幅変化領域は前記幅一定領域から折れ曲がって形成されていることが好ましい。
　上記のように幅変化領域を形成することで、配線層を、エッチングにて所定形状に形成する際に、配線延出部の側端部に形成されるコーナー部分にエッチング液の液溜りができるのを抑制でき、各配線層を所定形状にて適切に形成することが可能になる。また、非入力領域の限られた非入力領域内に効率良く各配線延出部を形成することができる。
　本発明では、並設される配線層の本数が少ない領域ほど配線幅を大きく形成するため、長さの長い配線延出部に対して、並設される配線層の本数が少ない領域で配線幅を大きく形成できる。よって断線の確率を従来に比べて効果的に低くすることが出来る。さらに、配線延出部の配線幅は、配線延出部の長さ寸法が長くなるほど、平均して大きくすることができるため、各配線層の抵抗抵抗のばらつきを小さくすることが可能になる。
本実施形態の静電容量式の入力装置（タッチパネル）の下部基板の平面図、 本実施形態の上部基板の平面図、 本実施形態における入力装置をＸ１－Ｘ２方向に向けて切断したときの部分縦断面図、 図４（ａ）は、本実施形態における配線層の部分拡大平面図、図４（ｂ）は、図４（ａ）に示す各配線層の配線延出部の配線幅を示す模式図、図４（ｃ）は、図４（ｂ）と異なる形態を示す配線幅を示す模式図、 図３とは異なる形態の入力装置の部分縦断面図、 図３とは異なる形態の入力装置の部分縦断面図、 図７（ａ）は、図１～図３と異なる形態の入力装置の部分平面図、図７（ｂ）は、部分縦断面図、 本実施形態の入力装置の下部基板の製造方法を示す一工程図（部分縦断面図）、 従来の配線層の平面図。
　図１は、本実施形態の静電容量式の入力装置（タッチパネル）の下部基板の平面図、図２は上部基板の平面図、図３は、本実施形態における入力装置をＸ１－Ｘ２方向に向けて切断したときの部分縦断面図、図４（ａ）は、本実施形態における配線層の部分拡大平面図、図４（ｂ）は、図４（ａ）に示す各配線層の配線延出部の配線幅を示す模式図、図４（ｃ）は、図４（ｂ）と異なる形態を示す配線幅を示す模式図である。
　図１，図３に示す下部基板２２は、下部基材３２と下部基材３２の表面に形成された複数本の下部電極層１４とを有して構成される。各下部電極層１４は入力領域（センサ領域）１１内に形成される。
　図１に示すように各下部電極層１４は、いずれも複数の第１電極部４０がＸ１－Ｘ２方向（第１の方向）に、前記第１電極部４０より細い連結部４１を介して連設された形態である。なお図１では一つの第１電極部４０及び連結部４１にのみ符号を付した。図１では、第１電極部４０の形状が略菱形形状で形成されているが、この形状に限定するものではない。
　そして図１に示すように各下部電極層１４は、Ｘ１－Ｘ２方向に直交するＹ１－Ｙ２方向（第２の方向）に所定の間隔を空けて配列されている。
　なお、この実施形態では、Ｘ１－Ｘ２方向を第１の方向とし、Ｙ１－Ｙ２方向を第２の方向と設定したが、方向を限定するものではない。
　図１に示すように入力領域１１の周囲は額縁状の非入力領域１２となっている。
　図１に示すように、非入力領域１２には各下部電極層１４のＸ１－Ｘ２方向における端部と電気的に接続される複数本の配線層１５ａ～１５ｊが形成されている。なお図１では、各配線層１５ａ～１５ｊを全て同じ線状にて模式的に示したが、実際には後述する図４（ａ）に示すような配線形状で形成されている。図１に示すように、各配線層１５ａ～１５ｅは、一つ置きに配列された各下部電極層１４のＸ１側端部に電気的に接続されている。また各配線層１５ｆ～１５ｊは、残りの各下部電極層１４のＸ２側端部に電気的に接続されている。
　図１に示すように、各配線層１５ａ～１５ｅは、入力領域１１から見てＸ１側に位置するＸ１側非入力領域１２ａ内にて引き回されている。各配線層１５ａ～１５ｅはＸ１－Ｘ２方向（第１の方向）に間隔を空けた状態で、Ｙ１－Ｙ２方向（第２の方向）に直線状に延出して形成されている。また図１に示すように各配線層１５ａ～１５ｅの先端は入力領域１１から見てＹ２側に位置するＹ２側非入力領域１２ｂに位置して、フレキシブルプリント基板（図示しない）と電気的に接続される外部接続部２７を構成している。
　また図１に示すように、各配線層１５ｆ～１５ｊは、入力領域１１から見てＸ２側に位置するＸ２側非入力領域１２ｃ内にて引き回されている。各配線層１５ｆ～１５ｊはＸ１－Ｘ２方向（第１の方向）に間隔を空けた状態で、Ｙ１－Ｙ２方向（第２の方向）に直線状に延出して形成されている。また図１に示すように各配線層１５ｆ～１５ｊの先端は入力領域１１から見てＹ２側に位置するＹ２側非入力領域１２ｂに位置して、フレキシブルプリント基板（図示しない）と電気的に接続される外部接続部１７を構成している。
　図３に示すように配線層１５（図３では統一して符号１５と示した）は、透明導電層１６上に重ねて形成されている。この透明導電層１６は入力領域１１に位置する各下部電極層１４と一体に形成されたＩＴＯ膜等であり、非入力領域１２では、各配線層１５と略同一の配線パターン形状にて形成されている。
　図２，図３に示す上部基板２１は、上部基材３３と上部基材３３の表面に形成された複数本の上部電極層１３とを有して構成される。各上部電極層１３は入力領域（センサ領域）１１内に形成される。
　図２に示すように各上部電極層１３は、いずれも複数の第２電極部４２がＹ１－Ｙ２方向（第２の方向）に、前記第２電極部４２より細い連結部４３を介して連設された形態である。なお図２では一つの第２電極部４２及び連結部４３にのみ符号を付した。図２では、第２電極部４２の形状が略菱形形状で形成されているが、この形状に限定するものではない。
　そして図２に示すように各上部電極層１３は、Ｘ１－Ｘ２方向（第１の方向）に所定の間隔を空けて配列されている。
　図２に示すように、非入力領域１２には各上部電極層１３のＹ１－Ｙ２方向における端部と電気的に接続される複数本の配線層１８ａ～１８ｇが形成されている。図２に示すように、各配線層１８ａ～１８ｇは、各上部電極層１３のＹ２側端部に電気的に接続されている。
　図２に示すように、各配線層１８ａ～１８ｇは、入力領域１１から見てＹ２側に位置するＹ２側非入力領域１２ｂ内にて引き回されている。そして図２に示すように各配線層１８ａ～１８ｇの先端は、Ｙ２側非入力領域１２ｂ内にて、フレキシブルプリント基板（図示しない）と電気的に接続される外部接続部１９を構成している。上部基板２１に形成された外部接続部１９と、下部基板２２に形成された外部接続部２７，１７（図１参照）とは平面的に重ならないように形成されている。
　図３に示すように下部基板２２と上部基板２１との間は粘着層３０を介して接合されている。
　各電極層１３，１４はいずれも基材表面にＩＴＯ（Indium Tin Oxide）等の透明導電材料でスパッタや蒸着により成膜される。また基材３２，３３は、ポリエチレンテレフタレート（ＰＥＴ）等のフィルム状の透明基材やガラス基材等で形成される。また各配線層１５ａ～１５ｊ，１８ａ～１８ｇは、Ｃｕ、Ｃｕ合金、ＣｕＮｉ合金、Ｎｉ、Ａｇ等の金属材料で形成される。各配線層１５ａ～１５ｊ，１８ａ～１８ｇは、単層構造であってもよいし積層構造であってもよい。
　図３に示すように、上部基材２１の上面側に粘着層３１を介して表面部材２０が接合されている。粘着層３０，３１は光学透明粘着層（ＯＣＡ）、両面粘着テープ等である。表面部材２０は特に材質を限定するものではないが、ガラスや透明なプラスチック等で形成される。表面部材２０の非入力領域１２の裏面には加飾層３４が形成されている。これにより、入力領域１１を透光性に、非入力領域１２を非透光性にできる。
　図３に示すように指Ｆを入力領域１１の操作面２０ａ上に接触させると、指Ｆと、指Ｆに近い各電極層１３，１４の電極部４０，４２との間で静電容量が生じる。よって、指Ｆを操作面２０ａ上に接触させたときと接触させないときとで容量変化が生じる。そして、この容量変化に基づいて指Ｆの接触位置を算出することが可能である。なお、操作位置の検出方法は本実施形態以外のものであってもよい。
　図４（ａ）は、図１に示すＸ１側非入力領域１２ａに配列された各配線層１５ａ～１５ｅの部分拡大平面図である。図４（ａ）に示すように、各配線層１５ａ～１５ｅは、各下部電極層１４の端部との接続位置に設けられた接続端部２３ａ～２３ｅと、各接続端部２３ａ～２３ｅからＹ１－Ｙ２方向に延出する配線延出部２４ａ～２４ｅとを備えて構成される。
　ここで各接続端部２３ａ～２３ｅと各配線延出部２４ａ～２４ｅとの境界であるが、図４の実施形態では、前記境界が段差部２３ａ１～２３ｅ１で規定され、各配線層１５ａ～１５ｅにおいて、前記段差部２３ａ１～２３ｅ１よりもＹ１側が、接続端部２３ａ～２３ｅ、前記段差部２３ａ１～２３ｅ１よりもＹ２側が、配線延出部２４ａ～２４ｅとして定義される。各接続端部２３ａ～２３ｅは、各配線層１５ａ～１５ｅの中で、最も配線幅が大きい領域を有している。なお接続端部２３ａ～２３ｅと配線延出部２４ａ～２４ｅとの境界をどこにするかは、配線層の形態等により適宜、設定することができる。各接続端部２３ａ～２３ｅのＸ２側端部２３ａ２～２３ｅ２は、Ｙ１－Ｙ２方向に直線形状で形成され、一列に並んでいる。配線層１５ｅの接続端部２３ｅは他の接続端部２３ａ～２３ｄに比べて最も大きく形成され、また略矩形状で形成される。一方、接続端部２３ａ～２３ｄは、Ｘ１側端部に傾斜面２３ａ３～２３ｄ３を有しており、接続端部２３ｅとは異なる形状である。各接続端部２３ａ～２３ｅの大きさは、接続端部２３ａ＜接続端部２３ｂ＜接続端部２３ｃ＜接続端部２３ｄ＜接続端部２３ｅの順となっている。
　次に、配線延出部２４ａ～２４ｅについて説明する。配線延出部２４ａ～２４ｅは、配線層１５ａ～１５ｅのうち、接続端部２３ａ～２３ｅ及び図１に示す外部接続部２７以外の部分を指す。各配線延出部２４ａ～２４ｅは、Ｘ１側非入力領域１２ａとＹ２側非入力領域１２ｂに引き回される。Ｘ１側非入力領域１２ａに形成される配線延出部２４ａ～２４ｅの長さ寸法は、配線延出部２４ａ＜配線延出部２４ｂ＜配線延出部２４ｃ＜配線延出部２４ｄ＜配線延出部２４ｅの順となっている。
　本実施形態では、各配線延出部２４ａ～２４ｅの配線幅（Ｘ１－Ｘ２方向における幅寸法）は、Ｘ１－Ｘ２方向にて並設される前記配線層の本数が少ない領域ほど、大きく形成される点に特徴的部分がある。
　図４（ｂ）の各図は、図４（ａ）と対応する領域の各配線延出部２４ａ～２４ｅの配線幅を図示したものである。図４（ｂ－５）の領域では、図４（ａ）に示すように、全ての配線延出部２４ａ～２４ｅがＸ１－Ｘ２方向に所定の間隔を空けて並設されている。よって、図４（ｂ－５）に示す各配線延出部２４ａ～２４ｅの領域では、各配線延出部２４ａ～２４ｅの中で最も配線幅が小さく形成される。
　次に、図４（ｂ－５）に示す領域よりもＹ１側に位置する図４（ｂ－４）に示す領域では、図４（ａ）に示すように、配線延出部２４ａが形成されておらず、図４（ｂ－５）に示す領域よりも一本少ない配線延出部２４ｂ～２４ｅがＸ１－Ｘ２方向に所定の間隔を空けて並設されている。よって、図４（ｂ－４）の領域における各配線延出部２４ｂ～２４ｅの配線幅は、図４（ｂ－５）における各配線延出部２４ｂ～２４ｅの配線幅よりも大きく形成される。
　次に、図４（ｂ－４）に示す領域よりもＹ１側に位置する図４（ｂ－３）に示す領域では、図４（ａ）に示すように、配線延出部２４ａ，２４ｂが形成されておらず、図４（ｂ－４）に示す領域よりも一本少ない配線延出部２４ｃ～２４ｅがＸ１－Ｘ２方向に所定の間隔を空けて並設されている。よって、図４（ｂ－３）の領域における各配線延出部２４ｃ～２４ｅの配線幅は、図４（ｂ－４）における各配線延出部２４ｃ～２４ｅの配線幅よりも大きく形成される。
　次に、図４（ｂ－３）に示す領域よりもＹ１側に位置する図４（ｂ－２）に示す領域では、図４（ａ）に示すように、配線延出部２４ａ～２４ｃが形成されておらず、図４（ｂ－３）よりも一本少ない配線延出部２４ｄ，２４ｅがＸ１－Ｘ２方向に所定の間隔を空けて並設されている。よって、図４（ｂ－２）の領域における各配線延出部２４ｄ，２４ｅの配線幅は、図４（ｂ－３）における各配線延出部２４ｄ，２４ｅの配線幅よりも大きく形成される。
　次に、図４（ｂ－２）に示す領域よりもＹ１側に位置する図４（ｂ－１）に示す領域では、図４（ａ）に示すように、配線延出部２４ａ～２４ｄが形成されておらず、配線延出部２４ｅのみがＸ１－Ｘ２方向に設けられる。よって、図４（ｂ－１）の領域における配線延出部２４ｅの配線幅は、図４（ｂ－２）における各配線延出部２４ｅの配線幅よりも大きく形成される。
　よって、図４（ｂ－１）～図４（ｂ－５）に示すように、配線延出部２４ｅの各領域での配線幅を見てみると、図４（ｂ－５）での幅寸法Ｔ５＜図４（ｂ－４）での幅寸法Ｔ４＜図４（ｂ－３）での幅寸法Ｔ３＜図４（ｂ－２）での幅寸法Ｔ２＜図４（ｂ－１）での幅寸法Ｔ１の順となっている。
　図４（ｂ－１）～図４（ｂ－５）では、各領域において、Ｘ１－Ｘ２方向で並設される各配線延出部２４ａ～２４ｅの配線幅は同じ幅寸法Ｔ２～Ｔ５で形成されていたが、例えば、図４（ｃ－１）～図４（ｃ－３）に示すように、各領域においてＸ１－Ｘ２方向で並設される各配線延出部２４ａ～２４ｅの配線幅を異なる幅寸法で形成することも可能である。図４（ｃ－１）～図４（ｃ－３）の各領域では、夫々、配線長さの長い配線延出部２４ｅ＞配線延出部２４ｄ・・の順に配線幅が大きくなるように調整している。
　このように本実施形態では、各配線延出部２４ａ～２４ｅの配線幅を従来のように細い一定幅で形成するのでなく、並設される配線層の本数が少ない領域ほど、各配線延出部２４ａ～２４ｅの配線幅を大きく形成した。よって、配線延出部の長さ寸法が長くても、並設される配線層の本数が少ない領域では、それだけ、配線幅を大きく形成することができるため、断線の確率を従来よりも効果的に低くすることが出来る。最も配線長さの長い配線延出部２４ｅを見てみると、図４（ｂ－５）から図４（ｂ－１）の各領域にかけて、徐々に配線幅を大きくすることができ、よって並設される配線層の本数に関わらず、配線幅を一律に細い幅で形成していた従来に比べて、配線延出部２４ｅにおける断線の確率を効果的に減少させることが可能である。
　更に本実施形態では、各配線延出部の配線幅は、配線延出部の長さ寸法が長くなるほど、平均して大きく形成することができる。つまり配線延出部２４ａの配線幅（平均）＜配線延出部２４ｂの配線幅（平均）＜配線延出部２４ｃの配線幅（平均）＜配線延出部２４ｄの配線幅（平均）＜配線延出部２４ｅの配線幅（平均）の順にできる。よって各配線層１５ａ～１５ｅの配線抵抗のばらつきを従来に比べて小さくすることが可能になる。
　また本実施形態では、配線延出部２４ｄを例にとると、配線延出部２４ｄには、Ｙ１－Ｙ２方向に向けて徐々にＸ１－Ｘ２方向の配線幅が変化する幅変化領域２４ｄ１～２４ｄ３が形成されている。また幅変化領域２４ｄ１～２４ｄ３には、Ｙ１－Ｙ２方向に平行に延出する幅一定領域が連続して接続されており、幅一定領域－幅変化領域２４ｄ１－幅一定領域－幅変化領域２４ｄ２－幅一定領域－幅変化領域２４ｄ３－幅一定領域の順に接続された形状となっている。図４（ａ）に示すように各幅変化領域２４ｄ１～２４ｄ３は、幅一定領域から折れ曲がって形成されている。このように幅変化領域２４ｄ１～２４ｄ３を折れ曲がるように形成することで、限られたＸ１側非入力領域１２ａ内に効率よく、複数本の配線延出部２４ａ～２４ｅを配置することが可能である。なお幅変化領域について、配線延出部２４ｄを例にして説明したが、他の配線延出部２４ｂ～２４ｅにつても同様に幅変化領域を設けることができる。ただし、配線延出部２４ａは、最も配線長さが短いうえ、Ｘ１側非入力領域１２ａでは常に全配線延出部と対向した位置関係にあるため、幅変化領域を形成して、更に、配線延出部２４ａの配線幅を細くすることが必要ではない。つまり、配線延出部２４ａについては一定の配線幅で形成することができる。最も外側に位置する配線延出部２４ｅにも、徐々に配線幅が変化する幅変化領域が形成されるが、幅一定領域から折れ曲がるように形成されておらず、配線延出部２４ｅのＸ１側端部２４ｅ１はＹ１－Ｙ２方向に直線的に延びる形状で形成されている。
　また図４（ａ）に示すように、各幅変化領域２４ｄ１～２４ｄ３における側端部２５のＹ１－Ｙ２方向に対する傾き角度θ１は、０°より大きく４５°以下であることが好適である。このような傾き角度θ１で幅変化領域を形成することで、特に製造方法における以下の効果を期待することができる。
　図８は、本実施形態における下部基板２２における製造方法を示す一工程図である。図８（ａ）に示す工程では、下部基材３２上の全面にＩＴＯ等の透明導電層１６をスパッタ法や蒸着法等で形成する。更に、透明導電層１６の表面全面に金属材料層３５をスパッタ法や蒸着法等で形成する。
　次に図８（ｂ）の工程では、金属材料層３５の非入力領域１２の表面に、各配線層１５ａ～１５ｊのパターンから成るレジスト層３６をフォトリソグラフィ技術により形成する。すなわち図４に示す配線層１５ａ～１５ｅの平面パターンを備えるレジスト層３６を形成する。よってレジスト層３６には、図４（ａ）に示す傾き角度θ１を有して幅変化領域を形成する。このときの傾き角度θ１は、０°より大きく４５°以下であることが好適である。
　そして前記レジスト層３６に覆われていない金属材料層３５を例えばウエットエッチングにより除去する。このとき、０°よりも大きく４５°以下の傾き角度θ１を有して幅変化領域の側部を形成することで、幅一定領域から幅変化領域にかけてのコーナー部分（例えば図４（ａ）の符号Ａの部分）が直角にならず、なだらかに傾きが変化するため、前記コーナー部分にエッチング液の液溜りができるのを抑制できる。したがって各配線層１５ａ～１５ｅの配線延出部２４ａ～２４ｅを所定の配線幅にて適切に形成することができる。
　図８（ｃ）の工程では、各配線層１５（図８（ｃ）では統一して符号１５で示した）上から透明導電層１６上にかけてレジスト層３７を形成する。前記レジスト層３７を、フォトリソグラフィ技術により、入力領域１１では、各下部電極層１４と同じ電極パターンにて形成し、更に前記電極パターンに連続して非入力領域１２では、各配線層１５上を覆う配線パターンにて形成する。そして前記レジスト層３７に覆われていない透明導電層１６を除去する。これにより、入力領域１１には、図１に示す各下部電極層１４を形成でき、非入力領域１２では、各配線層１５の下に透明導電層１６を残すことができる。上記した製造方法を用いて上部基板２１も形成することが可能である。なお上記した製造方法はあくまでも一例であり、他の製造方法により各基板２１，２２を形成することが可能である。
　なお各配線層をスクリーン印刷、グラビア印刷、インクジェット印刷等の印刷法で形成することもできる。また、配線層としては、Ａｇペースト、Ａｇナノ材料、Ｃｕナノ材料等を用いることができる。
　なお、図４に示す配線構造は、下部基板２２のみならず上部基板２１にも適用することが可能である。図２に示すように上部基板２１の配線層１８ａ～１８ｇは、Ｙ１－Ｙ２方向にて並設される配線層の本数がＸ１－Ｘ２方向に向けて変化している。よって、各配線層１８ａ～１８ｇのＸ１－Ｘ２方向に延びる配線延出部の配線幅（Ｙ１－Ｙ２方向の幅寸法）を、Ｙ１－Ｙ２方向にて並設される配線層の本数が少ない領域ほど大きく形成することが可能である。
　図３では、下部基板２２の下部電極層１４及び上部基板２１の上部電極層１３を全て操作面２０ａ側に向けた状態で、下部基板２２と上部基板２１間が粘着層３０を介して接合されているが、図５のように、下部基板２２の下部電極層１４を操作面２０ａ側に向けて、上部基板２１の上部電極層１３を、操作面２０ａ側とは逆側に向けた状態にして、下部基板２２と上部基板２１間が粘着層３０を介して接合されていてもよいし、あるいは、図６に示すように、一つの基材３８の上下面に下部電極層１４及び上部電極層１３が形成された形態としてもよい。
　または、図７（ａ）（ｂ）に示す構成であってもよい。図７（ａ）は部分平面図であるが（ｂ）に示す絶縁層等を省略した。また図７（ｂ）は図７（ａ）のＡ－Ａ線に沿って切断し矢印方向から見た部分縦断面図である。図７（ａ）（ｂ）では、一つの基材３８の表面に複数の電極層５０，５１を配列し、このうち電極層５０をＸ方向に向けて接続するとともに、電極層５０の連結部５２上を絶縁層５３で覆う。そして、絶縁層５３上に各電極層５１を接続するための連結部５４を形成し、連結部５４を介して各電極層５１をＹ方向に繋げている。図７の構成では、同じ基材３８の同じ表面に、Ｘ方向に繋がる電極層５０とＹ方向に繋がる電極層５１とが形成されている。
　上記実施形態では、静電容量式の入力装置を用いて説明したが、本実施形態における配線構造は、静電容量式以外の、例えば、マルチタッチ方式の抵抗式入力装置にも適用できる。
　本実施形態における入力装置は、携帯電話機、デジタルカメラ、ＰＤＡ、ゲーム機、カーナビゲーション等に使用される。
１１　入力領域
１２、１２ａ～１２ｃ　非入力領域
１３　上部電極層
１４　下部電極層
１５、１５ａ～１５ｊ、１８ａ～１８ｇ　配線層
２１　上部基板
２２　下部基板
２３ａ～２３ｅ　接続端部
２４ａ～２４ｅ　配線延出部
３６、３７　レジスト層
２４ｄ１～２４ｄ３　幅変化領域
５０、５１　電極層

Claims (8)

  1. 　入力領域に設けられた電極層と、入力領域の外側の非入力領域にて引き回された配線層とを有し、
    　前記配線層は、前記電極層の端部との接続位置に設けられた接続端部と、前記接続端部から引き出された配線延出部とを備え、
    　平面内にて直交する２方向を第１の方向と第２の方向としたとき、複数本の前記配線層における前記配線延出部が、夫々、前記入力領域から見て同じ側の前記非入力領域で前記第１の方向に間隔を空けた状態で前記第２の方向に延出しているとともに、各配線延出部の配線幅は、前記第１の方向にて並設される前記配線層の本数が少ない領域ほど、大きく形成されていることを特徴とする入力装置。
  2. 　前記配線延出部には、前記第２の方向に向けて徐々に配線幅が変化する幅変化領域が形成されている請求項１記載の入力装置。
  3. 　前記幅変化領域における側端部の前記第２の方向に対する傾き角度θ１は４５°以下である請求項２記載の入力装置。
  4. 　前記配線延出部は、前記第２の方向に向けて、前記幅変化領域と、前記第２の方向に平行に延びる配線幅が一定の幅一定領域とが交互に繰り返して形成されており、前記幅変化領域は前記幅一定領域から折れ曲がって形成されている請求項２または３に記載の入力装置。
  5. 　入力領域に設けられた電極層と、入力領域の外側の非入力領域にて引き回された配線層とを有して成る入力装置の製造方法において、
    　前記電極層の端部との接続位置に設けられた接続端部と、前記接続端部から引き出された配線延出部とを備える前記配線層を形成し、
    　平面内にて直交する２方向を第１の方向と第２の方向としたとき、複数本の前記配線層における前記配線延出部を、夫々、前記入力領域から見て同じ側の前記非入力領域で前記第１の方向に間隔を空けた状態で前記第２の方向に延出させるとともに、各配線延出部の配線幅を、前記第１の方向にて並設される前記配線層の本数が少ないほど、大きく形成することを特徴とする入力装置の製造方法。
  6. 　前記配線層をエッチングにて所定形状に形成し、この際、前記配線延出部に、前記第２の方向に向けて徐々に配線幅が変化する幅変化領域を形成する請求項５記載の入力装置の製造方法。
  7. 　前記幅変化領域における側端部の前記第２の方向に対する傾き角度θ１を４５°以下に設定する請求項６記載の入力装置の製造方法。
  8. 　前記配線延出部を、前記第２の方向に向けて、前記幅変化領域と、前記第２の方向に平行に延びる配線幅が一定の幅一定領域とを交互に繰り返して形成し、このとき、前記幅変化領域を前記幅一定領域から折れ曲がるように形成する請求項６または７に記載の入力装置の製造方法。
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