WO2012002151A1 - 液晶装置 - Google Patents

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WO2012002151A1
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pixel
capacitor
potential
switching element
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豪 鎌田
誠二 大橋
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Definitions

  • the present invention relates to a liquid crystal device.
  • This application claims priority based on Japanese Patent Application No. 2010-147646 filed in Japan on June 29, 2010, the contents of which are incorporated herein by reference.
  • a glass substrate used for a panel of a liquid crystal device is manufactured by a float method, a fusion method or the like.
  • a glass substrate produced by a fusion method which is a kind of pulling-down method, has no damage to the surface due to physical contact during production unlike the float method. Therefore, the glass substrate manufactured by the fusion method has high surface accuracy, but has a higher manufacturing cost than the float method.
  • the glass substrate manufactured by the float process is a flat glass continuously formed by flowing molten glass on molten metal tin and utilizing the molten tin surface. Although the glass substrate manufactured by the float process has a lower manufacturing cost than the fusion process, thickness unevenness due to fine waviness as shown in FIG. 25 can be formed on the surface.
  • FIG. 25 thickness unevenness due to fine waviness due to fine waviness as shown in FIG. 25 can be formed on the surface.
  • the liquid crystal panel includes a spacer 921 in the liquid crystal layer 911 between the glass substrate 901 and the glass substrate 902 facing each other in order to keep the cell thickness uniform.
  • the liquid crystal collects in the lower part of the liquid crystal device due to the weight when the liquid crystal device is erected after the liquid crystal device is assembled. Due to local pressurization during assembly, some of the spacers 921 are crushed, resulting in uneven cell thickness.
  • FIG. 26 is a diagram illustrating a state where a voltage is not applied to the liquid crystal 911 (dark display state) when a VA (Vertical Alignment) liquid crystal device is driven in a normally black mode.
  • FIG. 27 is a diagram for explaining a state where a voltage is applied to the liquid crystal 911 when the VA liquid crystal device is driven in a normally black mode (bright display state).
  • the transmittance of the liquid crystal layer 911 between the glass substrate 901 and the glass substrate 902 facing each other is I / I o . expressed.
  • the relationship between I and Io is expressed as the following equation (1).
  • I is the radiation divergence of incident light.
  • I o is the radiant divergence of light that has passed through the liquid crystal.
  • ⁇ n is a birefringence (also referred to as refractive index anisotropy) rate (in the case of liquid crystal, for example, 0.08).
  • d is the cell thickness.
  • ⁇ is the wavelength of transmitted light.
  • ⁇ is the tilt angle of the liquid crystal 911.
  • sin 2 (2 ⁇ ) 1 because ⁇ is structurally set to 45 degrees. For this reason, Formula (1) is represented like following Formula (2).
  • FIG. 28 is a diagram for explaining the characteristics of applied voltage versus transmittance due to the difference in cell thickness. As shown in FIG. 28, when the cell thickness is increased, the birefringence phase difference ⁇ n ⁇ d (retardation) is increased, and the light transmittance is increased.
  • Patent Document 1 requires a large-capacity memory for storing correction data and a large-scale correction circuit, which increases costs. Furthermore, in the prior art of Patent Document 1, it is necessary to actually measure the display state for each liquid crystal device in order to create data for unevenness correction, which requires a data creation process. In addition, in order to correct unevenness with high accuracy, it is necessary to generate correction data by acquiring a large amount of fine measurement data in a three-dimensional direction with respect to space and gradation. For this reason, it becomes a big burden with respect to cost or productivity.
  • An object of one embodiment of the present invention is to provide a liquid crystal device that corrects luminance unevenness due to cell thickness unevenness.
  • a liquid crystal device includes a first substrate over which a first pixel having a nonlinear element and a pixel electrode is formed, and a second substrate facing the first substrate.
  • the first substrate includes a substrate, a liquid crystal layer between the first substrate and the second substrate, and a mechanism for changing the potential of the pixel electrode based on the thickness of the liquid crystal layer.
  • the mechanical unit boosts the potential of the pixel electrode when the thickness of the liquid crystal layer decreases, and increases the thickness of the liquid crystal layer.
  • the potential of the pixel electrode may be lowered.
  • the liquid crystal device is a normally black mode liquid crystal device, and further includes a display signal line for supplying a display signal and a common electrode.
  • the pixel has a liquid crystal capacitor, and the mechanism for changing the potential of the pixel electrode is the pixel electrode connected to the liquid crystal capacitor after writing the liquid crystal capacitor by applying a potential from the display signal line.
  • the first potential difference between the first potential difference and the common electrode is smaller than the second potential difference between the display signal line and the common electrode, and the polarity of the variation in the difference in the second potential difference with respect to the first potential difference is the liquid crystal.
  • the capacitance may be varied so as to be opposite to the polarity of the variation in the thickness of the liquid crystal layer.
  • the first pixel includes a plurality of subpixels, and at least one of the plurality of subpixels includes a first gate, a source, and a drain electrode.
  • a liquid crystal display comprising: a first switching element having a second switching element having a second gate, a source and a drain electrode; a first scanning line; a second scanning line; and a first capacitor.
  • One of the capacitors is connected to the second drain electrode and the first drain electrode, the other of the liquid crystal capacitor is connected to the common electrode, and the second source electrode is connected to the display signal line,
  • the second gate electrode is connected to the first scanning line, the first source electrode is connected to one end of the first capacitor, and the other end of the first capacitor is connected to an auxiliary capacitor electrode.
  • the first The gate electrode is connected to the second scanning line, and the mechanism for changing the potential of the pixel electrode selects the first scanning line, and then selects the second scanning line to thereby select the pixel.
  • the potential of the electrode may be changed.
  • each of the plurality of subpixels may be capacitively coupled to at least one other subpixel.
  • the liquid crystal device further includes second and third pixels, the second pixel includes a second capacitor, and the third pixel includes a third capacitor.
  • the second and third pixels may correspond to RGB pixels, and the first, second, and third capacitors may have different capacities.
  • the present invention it is possible to correct luminance unevenness due to cell thickness unevenness when the liquid crystal device performs display.
  • FIG. 1 is a perspective view illustrating a schematic configuration of a liquid crystal device according to an embodiment of the present invention. It is a block diagram of an example of the liquid crystal device to which the embodiment of the present invention is applied. It is a figure explaining the state at the time of L frame of the equivalent circuit at the time of nth pixel selection in the liquid crystal device concerning a 1st embodiment.
  • FIG. 7 is a diagram for explaining a state at the time of L + 1 frame of an equivalent circuit when an nth pixel is selected in the liquid crystal device according to the same embodiment.
  • 4 is a timing chart of the liquid crystal device according to the embodiment. It is a figure explaining the example of the layout on the 1st glass substrate 3 which concerns on the same embodiment.
  • FIG. 10 is a simplified representation of the equivalent circuit of FIG. 9 according to the embodiment.
  • FIG. 4 is a timing chart of a liquid crystal device including two subpixels according to the embodiment. It is a figure explaining the example of the layout on the 1st glass substrate 3 which concerns on the same embodiment. It is an example of the equivalent circuit at the time of n-th pixel selection in a liquid crystal device provided with two subpixels concerning 3rd Embodiment.
  • FIG. 14 is a simplified representation of the equivalent circuit of FIG. 13 according to the embodiment.
  • 4 is a timing chart of a liquid crystal device including two subpixels according to the embodiment. It is a figure explaining the example of the layout on the 1st glass substrate 3 which concerns on the same embodiment.
  • FIG. 18 is a simplified representation of the equivalent circuit of FIG. 17 according to the embodiment.
  • 4 is a timing chart of a liquid crystal device including three subpixels according to the embodiment.
  • FIG. 21 is a simplified representation of the equivalent circuit of FIG. 20 according to the same embodiment. It is an example of the equivalent circuit at the time of nth pixel selection in a liquid crystal device provided with four subpixels concerning 6th Embodiment.
  • FIG. 18 is a simplified representation of the equivalent circuit of FIG. 17 according to the embodiment.
  • 4 is a timing chart of a liquid crystal device including three subpixels according to the embodiment.
  • FIG. 21 is a simplified representation of the equivalent circuit of FIG. 20 according to the same embodiment.
  • FIG. 22 is a simplified representation of the equivalent circuit of FIG. 21 according to the embodiment.
  • 4 is a timing chart of a liquid crystal device including four sub-pixels according to the embodiment. It is sectional drawing of the liquid crystal panel in the liquid crystal device which concerns on a prior art. It is a figure explaining the state (dark display state) to which the voltage is not applied to the liquid crystal 911 when driving the liquid crystal device of the VA system which concerns on a prior art in normally black mode. It is a figure explaining the state (bright display state) to which the voltage is applied to the liquid crystal 911 in the case of driving the VA-type liquid crystal device which concerns on a prior art in normally black mode. It is a figure explaining the characteristic of the applied voltage versus the transmittance
  • FIG. 1 is a perspective view illustrating a schematic configuration of the liquid crystal device according to the present embodiment.
  • the liquid crystal device includes a backlight 1, a first polarizing plate 2, a first glass substrate 3, a TFT (thin film transistor) array 4, a liquid crystal 5, a common electrode (counter electrode) 6, A color filter 7, a second glass substrate 8, and a second polarizing plate 9 are provided.
  • the backlight 1 emits light from below the first glass substrate 3.
  • the first polarizing plate 2 controls light input / output to / from the first glass substrate 3 by polarization.
  • a TFT array 4 in which switching elements, pixel electrodes and the like are formed is disposed on the first glass substrate 3.
  • the first substrate includes a first glass substrate 3 and a TFT array 4.
  • a liquid crystal 5 is sealed between the pixel electrode of the TFT array 4 and the common electrode 6.
  • the color filter 7 is disposed on the common electrode 6, and filters each of RGB and applies light based on the light reflectance or light transmittance of the liquid crystal corresponding to each controlled pixel as RGB colors on the liquid crystal device. Is displayed.
  • the second glass substrate 8 is disposed on the color filter 7, and the second polarizing plate 9 disposed in crossed Nicols (crossed Nicols) with the first polarizing plate 2 is disposed on the second glass substrate 8. ing.
  • the second substrate includes a common electrode 6 and a second glass substrate 8.
  • FIG. 2 is a configuration diagram of an example of a liquid crystal device to which the embodiment of the present invention is applied.
  • the liquid crystal device includes a control unit 21 and a pixel unit 22.
  • the pixel unit 22 includes m display signal lines (data bus lines) 11-1 to 11-m, n scanning lines (gate bus lines) 12-1 to 12-n, and n ⁇ m pixels. (P (1,1) to p (1, m), p (2,1) to p (2, m)... P (n, 1) to p (n, m)).
  • the control unit 21 transmits the pixels p (1,1) to p (1, m), p (2,1) via the display signal lines 11-1 to 11-m and the scanning lines 12-1 to 12-n. To p (2, m)... P (n, 1) to p (n, m).
  • FIG. 3 is a diagram for explaining the state of the equivalent circuit in the L frame when the nth pixel is selected in the liquid crystal device according to this embodiment.
  • FIG. 4 is a diagram for explaining a state in the L + 1 frame of the equivalent circuit when the nth pixel is selected in the liquid crystal device according to the present embodiment.
  • 3 to 8 show the configuration and operation of one pixel pn.
  • the configuration of the pixel pn will be described with reference to FIG.
  • the gate electrode of the switching element T1-n is connected to the scanning line GN.
  • the source electrode of the switching element T1-n (second switching element) is connected to the display signal line Sm-n.
  • the drain electrode of the switching element T1-n is connected to one of the liquid crystal capacitors cl1-n having a capacitive component and the drain electrode of the switching element T2-n via a pixel electrode.
  • the other of the liquid crystal capacitors cl1-n is grounded (sometimes referred to as “com”) through the common electrode 6. That is, the liquid crystal capacitor cl1-n is sandwiched between the common electrode 6 and the pixel electrode.
  • the source electrode of the switching element T2-n (first switching element) is connected to one terminal of the first self-compensation capacitor C1-n (first capacitor). The other terminal of the first self-compensation capacitor C1-n is grounded. Further, the gate electrode of the switching element T2-n is connected to the scanning line G- (n + 1). That is, in the first embodiment, the capacitance of the pixel pn is formed by the liquid crystal capacitance cl1-n and the first self-compensation capacitance C1-n.
  • the switching element is, for example, a TFT (Thin Film Transistor).
  • the mechanism for changing the potential of the pixel electrode is constituted by the switching element T2-n (first switching element) and the first self-compensation capacitor C1-n (first capacitor).
  • the scanning line connected to the gate electrode of the switching element T2-n may not be the scanning line G- (n + 1).
  • the scanning line connected to the gate electrode of the switching element T2-n may be a scanning line subsequent to the pixel pn, such as G- (n + 2) or G- (n + 3).
  • FIG. 5 is a timing chart of the liquid crystal device according to this embodiment.
  • the control unit 21 controls the signal of the display signal line Sm-n to ⁇ Vs, thereby supplying ⁇ Vs from the display signal line Sm-n to the source electrode of the switching element T1-n of the pixel pn (FIG. 5, time t0a).
  • the control unit 21 controls the signal of the scanning line Gn to the H level (high potential level, sometimes referred to as “Vhigh”) during the period from time t1a to t2a (rewriting period for one pixel).
  • the switching element T1-n is turned on, and the potential ⁇ Vs is supplied to the liquid crystal capacitor cl1-n from the display signal line Sm-n. Therefore, the potential ⁇ Vs is generated in the liquid crystal capacitor cl1-n as shown in FIGS.
  • the period during which the output of the scanning line Gn is at the H level corresponds to, for example, 1 / (60 ⁇ 1080) (seconds) in a Full-HD compatible liquid crystal device.
  • the signal range of the display signal line Sm-n when displaying the maximum gradation from the zero gradation is + Vs to -Vs, for example, a positive potential +5 V to +1 V, and a negative potential -5 V. ⁇ -1V. This signal level may be adjusted to the characteristics of the liquid crystal capacitance used.
  • the control unit 21 controls the scanning line G- (n + 1) to the L level (low potential level; sometimes referred to as “Vlow”) to turn off the switching element T2-n. Put it in a state. Therefore, the first self-compensation capacitor C1-n holds the potential Vx when the switching element T2-n is in the on state in the immediately preceding frame.
  • the control unit 21 controls the scanning line Gn to the L level to turn off the switching element T1-n (FIG. 5, time t2a).
  • the potential + Vs of the display signal line Sm-n is supplied (FIG. 5, time t3a).
  • the switching element T2-n is turned on by controlling the scanning line G- (n + 1) to H level (FIG. 5, time t4a). Since the switching element T2-n connected to the liquid crystal capacitor cl1-n of the pixel pn is in the on state, the charge held in the liquid crystal capacitor cl1-n is connected to the source electrode of the switching element T2-n.
  • the control unit 21 controls the switching elements T1-n to T2-n to be in an off state, so that the potential at the time t5a is next to the liquid crystal capacitor cl1-n of the pixel pn. Holds up to L + 1 frames.
  • the capacitance of the liquid crystal capacitor cl1-n is C LC
  • the capacitance of the first self-compensation capacitor C1-n is C down
  • the potential V pn of the liquid crystal capacitor cl1 -n is expressed by the following equation (3 ).
  • ⁇ is the dielectric constant
  • Sp ⁇ n is the area of the pixel electrode.
  • the voltage applied to the liquid crystal depends on the ratio between the liquid crystal capacitance cl1-n and the first self-compensation capacitance C1-n. As the cell thickness d of the liquid crystal increases, the liquid crystal capacitance cl1-n decreases and becomes smaller than the self-compensation capacitance C1-n, so the voltage decreases. In the normally black mode, the voltage drop becomes the brightness drop. In the conventional technique, the luminance increases as the cell thickness d increases.
  • the capacitance that balances the increase in luminance and the decrease in luminance due to voltage drop As the first self-compensation capacitor C1-n, it is possible to compensate for luminance unevenness due to an increase in cell thickness d. Further, when the cell thickness d of the liquid crystal is decreased, the liquid crystal capacitance cl1-n is increased, and the voltage is increased because it is larger than the self-compensation capacitance C1-n. In the normally black mode, an increase in voltage results in an increase in luminance. In the conventional technique, the luminance decreases as the cell thickness d decreases. By setting a capacitance that balances the luminance decrease and the luminance increase due to the voltage increase as the first self-compensation capacitor C1-n, it is possible to compensate for luminance unevenness due to the decrease in the cell thickness d.
  • the control unit 21 supplies the potential ⁇ Vs to the display signal line Sm-n (FIG. 5, FIG. 5). Time t0a). Next, the control unit 21 controls the scanning line Gn to H level to turn on the switching element T1-n, and writes the potential ⁇ Vs to the liquid crystal capacitor Cl1-n during the period of time t1a to t2a.
  • the thickness unevenness of the cell thickness of the liquid crystal is self-corrected.
  • “increase in cell thickness d” means that the cell thickness d is larger than a certain reference thickness.
  • “reduction in cell thickness d” means that the cell thickness d is smaller than a certain reference thickness. That is, in the liquid crystal device, even when the cell thickness is different for each pixel formed at a different position, the occurrence of luminance unevenness can be suppressed.
  • the control unit 21 supplies the display signal line Sm-n with the potential + Vs having the opposite polarity to the L frame (FIG. 5, time t0b). Therefore, a potential + Vs opposite to that in the L frame is generated in the liquid crystal capacitor cl1-n of the pixel pn. That is, even in the L + 1 frame, the control unit 21 writes the potential + Vs to the liquid crystal capacitor cl1-n by controlling the switching element T1-n to be in the on state during the period of time t1b to t2b.
  • the control unit 21 turns off the switching element T1-n, and then supplies the potential ⁇ Vs to the display signal line Sm-n (FIG. 5, time t3b).
  • the control unit 21 turns on the switching element T2-n, so that the potential of the liquid crystal capacitor cl1-n of the pixel pn decreases by ⁇ Vpx based on the first self-compensation capacitor C1-n, and + Vs To + Vs ⁇ Vpx.
  • one frame is 1/60 second in a liquid crystal device driven at 60 Hz, for example.
  • FIG. 6 is a diagram for explaining an example of the layout on the first glass substrate 3 in the present embodiment.
  • the scanning lines Gn to G- (n + 1), the switching elements T1-n to T2-n, the com wiring, and the pixels An electrode 101 and a first self-compensation capacitor C1-n are formed.
  • the pixel electrode 101 is connected to the drain electrode of the switching element T1-n and the drain electrode of the switching element T2-n.
  • the gate electrode of the switching element T1-n is connected to the scanning line GN.
  • the gate electrode of the switching element T2-n is connected to the scanning line G- (n + 1).
  • One of the first self-compensation capacitors C1-n is connected to the source electrode of the switching element T2-n.
  • the other of the first self-compensation capacitors C1-n is formed so as to be connected to the com wiring and grounded.
  • the horizontal axis shows an example of gradations 0 to 256 gradations.
  • each self-compensation capacitor is designed such that the potential of the pixel electrode is 0.94 times the potential of the display signal line Sm-n.
  • the control unit 21 writes a potential to the sub-pixel electrode constituting the liquid crystal capacitor cl1-n of the pixel. Thereafter, the control unit 21 controls the switching element T2-n connected to the first self-compensation capacitor C1-n, and varies the charge of the liquid crystal capacitor cl1-n by the first self-compensation capacitor C1-n. Thereby, luminance unevenness due to the cell thickness of the liquid crystal can be reduced. Further, the method according to the present embodiment is effective in, for example, a VA (Vertical Alignment) type and IPS (In-Plane Switching) type liquid crystal device adopting a normally black mode.
  • VA Very Alignment
  • IPS In-Plane Switching
  • FIG. 9 is a diagram for explaining a matrix configuration of liquid crystal capacitors in the present embodiment.
  • a plurality of pixels are arranged in a matrix, and each pixel includes two sub-pixels (sometimes referred to as “sub pixel”).
  • the pixel p (1, 1) includes a sub pixel sp (1, 1, 1) and a sub pixel sp (2, 1, 1).
  • FIG. 10 is an example of an equivalent circuit when the nth pixel is selected in the liquid crystal device according to the present embodiment.
  • the pixel pn includes two subpixels sp21-n and sp22-n.
  • the subpixels sp21-n and sp22-n are arranged adjacent to each other in the column direction.
  • Each subpixel includes a liquid crystal capacitor, a switching element on the pixel electrode, and a common electrode portion facing the pixel electrode.
  • the liquid crystal capacitor has a liquid crystal material sandwiched between a common electrode facing one pixel electrode.
  • the liquid crystal capacitance is expressed as an electric capacitance as an electric equivalent circuit.
  • the configuration of the pixel pn will be described with reference to FIG.
  • the gate electrode of the switching element T21-n of the subpixel sp21-n (second switching element) is connected to the scanning line GN.
  • the source electrode of the switching element T21-n is connected to the display signal line Sm-n.
  • the drain electrode of the switching element T21-n is connected to one of the liquid crystal capacitors cl21-n having a capacitance component and the source electrode of the switching element T22-n (first switching element) via the pixel electrode.
  • the other terminal of the liquid crystal capacitor cl21-n is grounded through the common electrode 6. That is, the liquid crystal capacitor cl21-n is sandwiched between the common electrode 6 and the pixel electrode.
  • the drain electrode of the switching element T22-n is connected to one terminal of the first self-compensation capacitor C21-n (first capacitor). The other terminal of the first self-compensation capacitor C21-n is grounded. Further, the gate electrode of the switching element T22-n is connected to the scanning line G- (n + 1). The gate electrode of the switching element T23-n (second switching element) of the sub-pixel sp22-n is connected to the scanning line GN. The source electrode of the switching element T23-n is connected to the display signal line Sm-n.
  • the drain electrode of the switching element T23-n is connected to one of the liquid crystal capacitors cl22-n having a capacitance component and the source electrode of the switching element T24-n (first switching element) via the pixel electrode.
  • the other terminal of the liquid crystal capacitor cl22-n is grounded through the common electrode 6. That is, the liquid crystal capacitor cl22-n is sandwiched between the common electrode 6 and the pixel electrode.
  • the drain electrode of the switching element T24-n is connected to one terminal of the second self-compensation capacitor C22-n (first capacitor).
  • the other terminal of the second self-compensation capacitor C22-n is grounded.
  • the gate electrode of the switching element T24-n is connected to the scanning line G- (n + 1).
  • the mechanism for changing the potential of the pixel electrode is constituted by the switching element T22-n (first switching element) and the first self-compensation capacitor C21-n (first capacitor).
  • the mechanism for changing the potential of the pixel electrode includes a switching element T24-n (first switching element) and a second self-compensation capacitor C22-n (first capacitor).
  • the scanning line connected to the gate electrode of the switching element T22-n and the gate electrode of the switching element T24-n may not be the scanning line G- (n + 1), but a scanning line subsequent to the pixel pn, for example, G- (n + 2) or G- (n + 3) may be used.
  • FIG. 11 is a timing chart of the liquid crystal device according to this embodiment.
  • the control unit 21 controls the signal of the display signal line Sm-n to ⁇ Vs, thereby displaying on the switching element T21-n and the source electrode of the switching element T23-n of each of the subpixels sp21-n to sp22-n. -Vs is supplied from the signal line Sm-n. (FIG. 11, time t0a).
  • the control unit 21 turns on the switching elements T21-n and T23-n by controlling the signal of the scanning line Gn to the H level during the period from time t1a to t2a (rewriting period for one pixel).
  • the potential ⁇ Vs is supplied from the display signal line Sm-n to the liquid crystal capacitors cl21-n and cl22-n. Therefore, a potential ⁇ Vs is generated between the pixel electrode constituting the liquid crystal capacitor cl21-n and the pixel electrode constituting the liquid crystal capacitor cl22-n.
  • the period during which the output of the scanning line Gn is at the H level corresponds to, for example, 1 / (60 ⁇ 1080) (seconds) in a Full-HD compatible liquid crystal device.
  • the signal range of the display signal line Sm-n when displaying the maximum gradation from the zero gradation is + Vs to -Vs, for example, a positive potential +5 V to +1 V, and a negative potential -5 V. ⁇ -1V.
  • This signal level may be adjusted to the characteristics of the liquid crystal capacitance used.
  • the control unit 21 controls the scanning line G- (n + 1) to the L level, thereby turning off the switching element T22-n and the switching element T24-n. Therefore, the first self-compensation capacitor C21-n and the second self-compensation capacitor C22-n include the switching element T22-n and the switching element T24-n when they are in the on state in the immediately preceding frame. The potential Vx is held.
  • the control unit 21 controls the scanning line Gn to L level to turn off the switching element T21-n and the switching element T23-n (FIG. 11, time t2a).
  • the potential + Vs of the display signal line Sm-n is supplied (FIG. 11, time t3a).
  • the scanning line G- (n + 1) is controlled to the H level, so that the switching element T22-n and the switching element T24-n are turned on (FIG. 11, time t4a).
  • the switching element T22-n connected to the liquid crystal capacitor cl21-n of the sub-pixel sp21-n is in an on state, the charge held in the liquid crystal capacitor cl21-n is connected to the source electrode of the switching element T22-n.
  • the first self-compensation capacitor C21-n is moved. Therefore, the potential of the liquid crystal capacitor cl21-n increases by ⁇ Vpx (1) based on the first self-compensation capacitor C21-n, and changes from ⁇ Vs to ⁇ Vs + ⁇ Vpx (1).
  • the switching element T24-n connected to the liquid crystal capacitor cl22-n of the sub-pixel sp22-n is in an on state, the charge held in the liquid crystal capacitor cl22-n is changed to the source electrode of the switching element T24-n. Move to the second self-compensation capacitor C22-n connected to. For this reason, the potential of the pixel electrode constituting the liquid crystal capacitor cl22-n rises by ⁇ Vpx (2) based on the second self-compensation capacitor C22-n and changes from ⁇ Vs to ⁇ Vs + ⁇ Vpx (2).
  • control unit 21 controls the switching elements T21-n to T24-n to be in an off state, thereby causing the liquid crystal capacitors cl21-n to cl22-n of the sub-pixels sp21-n to sp22-n.
  • the potential at time t5a is held until the next L + 1 frame.
  • the control unit 21 supplies the display signal line Sm-n with the potential + Vs having the opposite polarity to the L frame (FIG. 11, time t0b). Even in the L + 1 frame, the control unit 21 controls the switching element T21-n and the switching element T23-n to be in the on state during the period from time t1b to time t2b. Therefore, a potential + Vs opposite to that in the L frame is generated in the pixel electrodes constituting the liquid crystal capacitors cl21 to cl22-n of the subpixels sp21-n to sp22-n.
  • the control unit 21 turns off the switching element T21-n and the switching element T23-n, and then supplies the potential ⁇ Vs to the display signal line Sm-n (FIG. 11, time t3b).
  • the control unit 21 turns on the switching element T22-n during the period from time t3b to time t4b, so that the potential of the pixel electrode constituting the liquid crystal capacitor cl21-n of the subpixel sp21-n becomes the first.
  • the voltage drops by ⁇ Vpx (1) and changes from + Vs to + Vs ⁇ Vpx (1).
  • control unit 21 turns on the switching element T24-n during the period from time t3b to time t4b, so that the potential of the pixel electrode constituting the liquid crystal capacitor cl22-n of the subpixel sp22-n becomes the second self Based on the compensation capacitance C22-n, the voltage decreases by ⁇ Vpx (2) and changes from + Vs to + Vs ⁇ Vpx (2). Note that one frame is 1/60 second in a liquid crystal device driven at 60 Hz, for example.
  • FIG. 12 is a diagram for explaining an example of the layout on the first glass substrate 3 in the present embodiment.
  • the scanning lines Gn to G- (n + 1), the switching elements T21-n to T24-n, the com wiring, and the pixel Electrodes 201 and 202, a first self-compensation capacitor C21-n, and a second self-compensation capacitor C22-n are formed.
  • the pixel electrode 201 is connected to the drain electrode of the switching element T21-n and the drain electrode of the switching element T22-n.
  • the gate electrode of the switching element T21-n is connected to the scanning line GN.
  • the gate electrode of the switching element T22-n is connected to the scanning line G- (n + 1).
  • One of the first self-compensation capacitors C21-n is connected to the source electrode of the switching element T22-n.
  • the other of the first self-compensation capacitors C21-n is formed so as to be connected to the com wiring.
  • the drain electrode of the switching element T23-n and the drain electrode of the switching element T24-n are connected to the pixel electrode 202.
  • the gate electrode of the switching element T23-n is connected to the scanning line G-na.
  • the gate electrode of the switching element T24-n is connected to the scanning line G- (n + 1).
  • One of the second self-compensation capacitors C22-n is connected to the source electrode of the switching element T24-n.
  • the other of the second self-compensation capacitors C22-n is formed to be connected to the com wiring. Note that the same signal is applied to the scanning line G-n and the scanning line G-na at the same timing.
  • the control unit 21 writes a potential in the liquid crystal capacitor cl21-n of the sub-pixel sp21-n. Thereafter, the control unit 21 controls the switching element T22-n connected to the first self-compensation capacitor C1-n, and the charge of the liquid crystal capacitor cl21-n is between the first self-compensation capacitor C21-n.
  • the potential difference applied to the liquid crystal capacitor cl21-n is reduced.
  • the magnitude of the decrease in the potential difference suppresses the change in transmittance due to the liquid crystal cell thickness variation. That is, the magnitude of the decrease in potential difference suppresses the change in transmittance due to the liquid crystal cell thickness being different for each liquid crystal cell.
  • the control unit 21 writes a potential in the liquid crystal element cl22-n of the sub-pixel sp22-n. Thereafter, the control unit 21 controls the switching element T24-n connected to the second self-compensation capacitor C22-n, and the charge of the liquid crystal capacitor cl22-n is transferred between the second self-compensation capacitor C22-n. By rearranging, the potential difference applied to the liquid crystal capacitor cl22-n is reduced. The magnitude of the decrease in the potential difference suppresses the change in transmittance due to the liquid crystal cell thickness variation.
  • the magnitude of the decrease in potential difference suppresses the change in transmittance due to the liquid crystal cell thickness being different for each liquid crystal cell. Thereby, luminance unevenness due to the cell thickness of the liquid crystal can be reduced.
  • the first self-compensation capacitor C21-n of the sub-pixel sp (1, 1, 1) has a large luminance variation value and low luminance unevenness that is easily noticeable as in the first embodiment. Improves brightness unevenness due to cell thickness of gradation to medium gradation.
  • the second self-compensation capacitor C22-n of the sub-pixel sp (2, 1, 1) has an effect of improving luminance unevenness due to the cell thickness in other gradation regions.
  • the compensation function of the sub-pixel sp21-n is operated in the low to middle gradation region and the compensation function of the sub-pixel sp22-n is operated in the middle to high gradation, the compensation is effective in a wider gradation range than the first embodiment. Further, the method according to the present embodiment is effective in, for example, a VA mode or IPS mode liquid crystal device that employs a normally black mode.
  • FIG. 13 is an example of an equivalent circuit when the nth pixel is selected in a liquid crystal device including two subpixels in the present embodiment.
  • 13 to 14 show the configuration of one pixel pn.
  • the pixel pn includes two sub-pixels sp31-n to sp32-n.
  • the subpixels sp31-n to sp32-n are arranged adjacent to each other in the column direction.
  • FIG. 14 is a simplified representation of the equivalent circuit of FIG.
  • Pixel electrodes denoted by reference numerals 301 to 302 are the pixel electrodes of the sub-pixels sp31-n to sp32-n.
  • the pixel electrode 301 of the sub-pixel A (sp31-n) is connected to the drain electrode of the switching element T31-n and one of the first self-compensation capacitors C31-n.
  • the pixel electrode 302 of the sub-pixel B (sp32-n) is connected to the drain electrode of the switching element T32-n and the other one of the first self-compensation capacitors C31-n.
  • the source electrode of the switching element T33-n is connected to one terminal of the second self-compensation capacitor C32-n.
  • the gate electrode of the switching element T31-n is connected to the scanning line Gn.
  • the source electrode of the switching element T31-n is connected to the display signal line Sm-n.
  • the drain electrode of the switching element T31-n is connected to one of the liquid crystal capacitors cl31-n having a capacitive component via the pixel electrode 301 and one terminal of the first self-compensation capacitor C31-n (second capacitor). It is connected to the.
  • the other terminal of the liquid crystal capacitor cl31-n is grounded through the common electrode 6. That is, the liquid crystal capacitor cl31-n is sandwiched between the common electrode 6 and the pixel electrode 301.
  • the gate electrode of the switching element T32-n (second switching element) is connected to the scanning line GN.
  • the source electrode of the switching element T32-n is connected to the display signal line Sm-n.
  • the drain electrode of the switching element T32-n is connected to one of the liquid crystal capacitors cl32-n having a capacitive component via the pixel electrode 302 and connected to the other terminal of the first self-compensation capacitor C31-n. It is connected to the drain electrode of T33-n (first switching element).
  • the other terminal of the liquid crystal capacitor cl32-n is grounded through the common electrode 6.
  • the source electrode of the switching element T33-n is connected to one terminal of the second self-compensation capacitor C32-n (first capacitor).
  • the other terminal of the second self-compensation capacitor C32-n is connected to the common wiring Cs- (n + 1) (auxiliary capacitor electrode).
  • the gate electrode of the switching element T33-n is connected to the scanning line G- (n + 1).
  • the common wiring Cs- (n + 1) is preferably fixed at a constant potential, and may be common to Cs-n or other common wiring.
  • the mechanism for changing the potential of the pixel electrode includes a switching element T33-n (first switching element), a second self-compensation capacitor C32-n (first capacitor), and a first self-compensation capacitor C31-n. (Second capacity).
  • the scanning line connected to the gate electrode of the switching element T33-n may not be the scanning line G- (n + 1), but a scanning line subsequent to the pixel pix n, for example, G- (n + 2) or G- (n + 3). ) Etc.
  • FIG. 15 is a timing chart of a liquid crystal device including two subpixels in the present embodiment.
  • the control unit 21 controls the signal of the display signal line Sm-n to Vs, so that the display signal line is connected to each source electrode of each switching element T31 to n to T32-n of each subpixel sp31-n to sp32-n. Vs is supplied from Sm-n. (FIG. 15, time t0a).
  • the control unit 21 controls the signal of the scanning line Gn to the H level (high potential level, sometimes referred to as “Vhigh”) during the period from time t0a to t1a (rewriting period for one pixel).
  • the switching elements T31-n to T32-n are turned on, and the potential Vs is supplied from the display signal line Sm-n to the liquid crystal capacitors cl31-n to cl32-n. Therefore, the potential Vs is generated in the liquid crystal capacitors cl31-n to cl32-n as shown in FIG.
  • the period during which the output of the scanning line Gn is at the H level is set according to the total number of scanning lines 3 used in the liquid crystal device. For example, in a full-HD compatible liquid crystal device, 1 / (60 ⁇ 1080). ) (Seconds).
  • the signal range of the display signal line Sm-n when displaying the maximum gradation from the zero gradation is + Vs to -Vs, for example, a positive potential +5 V to +1 V, and a negative potential -5 V. ⁇ -1V.
  • This signal level may be adjusted to the characteristics of the liquid crystal capacitance used.
  • the control unit 21 controls the scanning line G- (n + 1) to L level, thereby turning off the switching element T33-n. Therefore, the second self-compensation capacitor C32-n holds the potential Vx when the switching element T33-n is in the on state in the immediately preceding frame.
  • the control unit 21 controls the scanning line Gn to the L level to turn off the switching elements T31-n to T32-n.
  • the control unit 21 controls the scanning line G- (n + 1) to the H level to turn on the switching element T33-n. Since the switching element 33-n connected to the liquid crystal capacitor cl32-n of the sub-pixel sp32-n is in the on state, the charge held in the liquid crystal capacitor cl32-n is connected to the source electrode of the switching element T33-n. It moves to the second self-compensation capacitor C32-n. As a result, the potential of the liquid crystal capacitor cl32-n decreases by ⁇ Vpx (1) based on the second self-compensation capacitor C32-n, and changes from Vs to Vs ⁇ Vpx (1).
  • the pixel electrode 301 constituting the liquid crystal capacitor cl31-n and the pixel electrode 302 constituting the liquid crystal capacitor cl32-n are capacitively coupled by the first self-compensation capacitor C31-n. Accordingly, as a result of the potential of the pixel electrode 302 constituting the liquid crystal capacitor cl32-n of the sub-pixel sp32-n being lowered, the potential fluctuation also occurs in the pixel electrode 301 constituting the liquid crystal capacitor cl31-n. Therefore, the potential of the liquid crystal capacitor cl31-n decreases by ⁇ Vpx (2) and changes from Vs to Vs ⁇ Vpx (2).
  • the relationship between the potential difference ⁇ Vpx (2) and ⁇ Vpx (1) is determined by the balance between the liquid crystal capacitor cl31-n, the liquid crystal capacitor cl32-n, the first self-compensation capacitor C31-n, and the second self-compensation capacitor C32-n. For example, each capacity is set so that ⁇ Vpx (1) is larger than ⁇ Vpx (2).
  • the control unit 21 controls the switching elements T31-1 to T33-n to be in an off state, thereby causing the liquid crystal capacitors cl31-n to cl32-n of the sub-pixels sp31-n to sp32-n.
  • the potential at time t2a is held until the next frame.
  • the potential of the liquid crystal capacitance of each sub-pixel is such that the potential of the pixel electrode 301 constituting the liquid crystal capacitance cl31-n of the sub-pixel sp31-n is the sub-pixel. It is larger than the potential of the pixel electrode 302 constituting the liquid crystal capacitance cl32-n of sp32-n. For this reason, the light transmittance or light reflectance of each liquid crystal capacitor of each subpixel differs according to the potential difference of each liquid crystal capacitor of each subpixel.
  • the entire pixel can be regarded as a combination of the gradation luminance characteristics of both sub-pixels, the characteristics of the sub-pixel sp31-n dominate in the low to medium gradation areas, and the characteristics of the sub-pixel sp32-n dominate in the medium to high gradation areas It becomes the target.
  • the pixel potential varies so that self-compensation is applied to the cell thickness variation. Therefore, the compensation function of the sub-pixel sp31-n is operated in the low to middle gradation region, and the compensation function of the sub-pixel sp32-n is operated in the middle to high gradation region, so that the compensation is effective in a wider gradation range than the first embodiment. Become.
  • the control unit 21 supplies the display signal line Sm-n with a potential having a polarity opposite to that at the time of the L frame, that is, ⁇ Vs. Therefore, a potential opposite to that in the L frame is generated in each of the subpixels sp31-n to sp32-n.
  • the control unit 21 writes the potential ⁇ Vs by controlling the switching elements T31-n to T32-n to be in the on state during the period from time t0b to t1b.
  • the control unit 21 turns off the switching elements T31-n to T32-n, and turns on the switching element T33-n during the period of time t1b to t2b. Similarly, a potential difference is generated between the sub-pixels to realize gradation expression. Note that one frame is 1/60 second in a liquid crystal device driven at 60 Hz, for example.
  • FIG. 16 is a diagram for explaining an example of the layout on the first glass substrate 3 in the present embodiment.
  • the scanning lines Gn to G- (n + 1), the switching elements T31-n to T33-n, the com wiring, and the pixel Electrodes 301 to 302, a first self-compensation capacitor C31-n, and a second self-compensation capacitor C32-n are formed.
  • the drain electrode of the switching element T31-n is connected to the pixel electrode 301.
  • a first self-compensation capacitor C31-n is formed between the pixel electrode 301 and the pixel electrode 302, a first self-compensation capacitor C31-n is formed.
  • drain electrode of the switching element T32-n and the drain electrode of the switching element T34-n are connected to the pixel electrode 302.
  • the gate electrode of the switching element T34-n is connected to the scanning line G- (n + 1).
  • One of the second self-compensation capacitors C32-n is connected to the source electrode of the switching element T34-n.
  • the other of the second self-compensation capacitors C32-n is formed to be connected to the com wiring.
  • the gate electrode of the switching element T31-n and the gate electrode of the switching element T32-n are formed so as to be connected to the common scanning line Gn.
  • the switching element T33-n connected to the scanning line G- (n + 1) to be in an on state, the potential written to the pixel electrode 302 constituting the liquid crystal capacitor cl32-n of the sub-pixel sp32-n is changed from Vs.
  • the potential of the pixel electrode 301-n constituting the liquid crystal capacitor cl31-n is lowered from Vs to Vs- ⁇ Vpx (2) by capacitive coupling.
  • control unit 21 writes the potential into the liquid crystal capacitors cl31-n to cl32-n of each sub-pixel, and then switches the switching element T33-n connected to the second self-compensation capacitor C32-n. Control. As a result, the potential of the liquid crystal capacitor cl32-n is changed, and further, the liquid crystal capacitor cl31-n is used by using the first self-compensation capacitor C31-n connected between the liquid crystal capacitor cl31-n and the liquid crystal capacitor cl32-n. Vary the potential. While reducing luminance unevenness due to the cell thickness of the liquid crystal, one pixel is divided into two sub-pixels to express two gradations.
  • the liquid crystal capacitors cl31-n to cl32-n of all the sub-pixels sp31-n to sp32-n are connected to the display signal line Sm-n via the switching elements T31-n to T32-n. It is configured to be connected. Compared with a technique in which coupling capacitors are connected to a plurality of sub-pixels and controlled by one switching element, each liquid crystal capacitor cl31-n to cl32-n is not floated, so that there is an effect that burn-in does not occur.
  • the sub-pixel sp31-n also includes a switching element and a self-compensation capacitor for changing the potential in the same manner as the sub-pixel sp32-n.
  • the present embodiment since only the first self-compensation capacitor is formed between the pixel electrode 301 of the subpixel sp31-n and the pixel electrode 302 of the subpixel sp32-n, four switching elements are provided.
  • the structure can be simplified, there is also an effect of suppressing the decrease in the aperture ratio.
  • FIG. 17 is an example of an equivalent circuit when the nth pixel is selected in a liquid crystal device including three subpixels in the present embodiment. 17 to 18 show the configuration of one pixel pn.
  • FIG. 18 is a simplified representation of the equivalent circuit of FIG.
  • Pixel electrodes denoted by reference numerals 401 to 403 are pixel electrodes of the sub-pixels sp41-n to sp43-n.
  • the gate electrode of the switching element T41-n of the sub-pixel sp41-n is connected to the scanning line GN.
  • the source electrode of the switching element T41-n is connected to the display signal line Sm-n.
  • the drain electrode of the switching element T41-n is connected to one terminal of a liquid crystal capacitor cl41-n having a capacitance component and one terminal of a first self-compensation capacitor c41-n via a pixel electrode 401.
  • the other terminal of the liquid crystal capacitor cl41-n is grounded through the common electrode 6. That is, the liquid crystal capacitor cl41-n is sandwiched between the common electrode 6 and the pixel electrode 401.
  • the gate electrode of the switching element T42-n is connected to the scanning line Gn.
  • the source electrode of the switching element T42-n is connected to the display signal line Sm-n.
  • the drain electrode of the switching element T42-n is connected to one terminal of the liquid crystal capacitor cl42-n having a capacitive component and the other terminal of the first self-compensation capacitor C41-n via the pixel electrode 402, and the second self-compensation.
  • the capacitor C42-n is connected to one terminal.
  • the other terminal of the liquid crystal capacitor cl42-n is grounded through the common electrode 6.
  • the gate electrode of the switching element T43-n is connected to the scanning line Gn.
  • the source electrode of the switching element T43-n is connected to the display signal line Sm-n.
  • the drain electrode of the switching element T43-n is one of a liquid crystal capacitor cl43-n having a capacitive component via the pixel electrode 403, the other terminal of the second self-compensation capacitor C42-n, and the drain electrode of the switching element T44-n. It is connected to the.
  • the other terminal of the liquid crystal capacitor cl43-n is grounded through the common electrode 6.
  • the source electrode of the switching element T44-n is connected to one terminal of the third self-compensation capacitor C43-n.
  • the other terminal of the third self-compensation capacitor C43-n is connected to the common wiring Cs- (n + 1) (auxiliary capacitor electrode).
  • the gate electrode of the switching element T44-n is connected to the scanning line G- (n + 1).
  • the mechanism for changing the potential of the pixel electrode includes a switching element T44-n (first switching element), a third self-compensation capacitor C43-n (first capacitor), and a second self-compensation capacitor C42-n. (Second capacitor) and first self-compensation capacitor C41-n (second capacitor).
  • the scanning line connected to the gate electrode of the switching element T44-n may not be the scanning line G- (n + 1), but a scanning line subsequent to the pixel pn, for example, G- (n + 2) or G- ( n + 3) or the like.
  • FIG. 19 is a timing chart of a liquid crystal device including three subpixels in the present embodiment.
  • the control unit 21 controls the signal of the display signal line Sm-n to Vs, so that the display signal line is connected to each source electrode of each of the switching elements T41 to n to T43-n of each subpixel sp41-n to sp43-n. Vs is supplied from Sm-n. (FIG. 19, time t0a).
  • the control unit 21 controls the switching elements T41-n to T43-n by controlling the signal of the scanning line Gn to the H level during the period from time t0a to t1a (rewriting period for one pixel).
  • the potential Vs is supplied from the display signal line Sm-n to the liquid crystal capacitors cl41-n to cl43-n. Therefore, the potential Vs is generated in the liquid crystal capacitors cl41-n to cl43-n as shown in FIGS.
  • the period during which the output of the scanning line Gn is at the H level corresponds to, for example, 1 / (60 ⁇ 1080) (seconds) in a Full-HD compatible liquid crystal device.
  • the signal range of the display signal line Sm-n when displaying the maximum gradation from the zero gradation is + Vs to -Vs, for example, a positive potential +5 V to +1 V, and a negative potential -5 V. ⁇ -1V. This signal level may be adjusted to the characteristics of the liquid crystal capacitance used.
  • the control unit 21 controls the scanning line G- (n + 1) to L level, thereby turning off the switching element T44-n. Therefore, the third self-compensation capacitor C43-n holds the potential Vx when the switching element T44-n is in the on state in the immediately preceding frame.
  • the control unit 21 controls the scanning line Gn to L level to turn off the switching elements T41-n to T43-n, and controls the scanning line G- (n + 1) to H level to perform switching.
  • the element T44-n is turned on. Since the switching element T44-n connected to the liquid crystal capacitor cl43-n of the sub-pixel sp43-n is in the on state, the charge held in the liquid crystal capacitor cl43-n is connected to the source electrode of the switching element T44-n. It moves to the third self-compensation capacitor C43-n. As a result, the potential of the liquid crystal capacitor cl43-n decreases by ⁇ Vpx (1) based on the third self-compensation capacitor C43-n, and changes from Vs to Vs ⁇ Vpx (1).
  • the pixel electrode 401 constituting the liquid crystal capacitor cl41-n and the pixel electrode 402 constituting the liquid crystal capacitor cl42-n are capacitively coupled by the first self-compensating capacitor C41-n.
  • the pixel electrode 402 constituting the liquid crystal capacitor cl42-n and the pixel electrode 403 constituting the liquid crystal capacitor cl43-n are capacitively coupled by the second self-compensation capacitor C42-n. Therefore, as a result of the potential of the pixel electrode 403 constituting the liquid crystal capacitor cl43-n of the sub-pixel sp43-n being lowered, the potential fluctuation also occurs in the pixel electrode 402 constituting the liquid crystal capacitor cl42-n.
  • the potential of the liquid crystal capacitor cl42-n decreases by ⁇ Vpx (2) and changes from Vs to Vs ⁇ Vpx (2). Further, as a result of the potential of the pixel electrode 402 constituting the liquid crystal capacitance cl42-n of the sub-pixel sp42-n being lowered, the potential fluctuation also occurs in the pixel electrode 401 constituting the liquid crystal capacitance cl41-n. Therefore, the potential of the liquid crystal capacitor cl41-n decreases by ⁇ Vpx (3) and changes from Vs to Vs ⁇ Vpx (3).
  • ⁇ Vpx (3), ⁇ Vpx (2), and ⁇ Vpx (1) is as follows: liquid crystal capacitor cl41-n, liquid crystal capacitor cl42-n, liquid crystal capacitor cl43-n, first self-compensation capacitor C41-n, and second self It is determined by the balance between the compensation capacitor C42-n and the third self-compensation capacitor C43-n.
  • each capacitance is set so that the potential of ⁇ Vpx (1) is greater than the potential of ⁇ Vpx (2) and the potential of ⁇ Vpx (2) is greater than the potential of ⁇ Vpx (3). to set.
  • control unit 21 controls the switching elements T41-1 to T44-n to be in an off state, thereby causing the liquid crystal capacitors cl41-n to cl43-n of the sub-pixels sp41-n to sp43-n.
  • the potential at time t2a is held until the next frame.
  • the magnitude of the potential of the liquid crystal capacitance of each sub-pixel is as follows.
  • the potential of the pixel electrode 401 constituting the liquid crystal capacitor cl41-n of the subpixel sp41-n is higher than the potential of the pixel electrode 402 constituting the liquid crystal capacitor cl42-n of the subpixel sp42-n.
  • the potential of the pixel electrode 402 constituting the liquid crystal capacitance cl42-n of the subpixel sp42-n is higher than the potential of the pixel electrode 403 constituting the liquid crystal capacitance cl43-n of the subpixel sp43-n.
  • the light transmittance or light reflectance of each liquid crystal capacitor of each subpixel differs according to the potential difference of each liquid crystal capacitor of each subpixel.
  • the entire pixel can be regarded as a combination of the gradation luminance characteristics of the three sub-pixels. Accordingly, the characteristics of the sub-pixel sp41-n are dominant in the low gradation region. In the middle gradation region, the characteristics of the sub-pixel sp42-n are dominant. In the high gradation region, the characteristics of the sub-pixel sp43-n are dominant.
  • the pixel potential fluctuates so that self-compensation is applied to the cell thickness variation, so that the sub-pixel sp41-n in the low gradation region, the sub-pixel sp42-n in the middle gradation region, In the adjustment area, the compensation function of the sub-pixel sp43-n operates. Thereby, compensation is effective in a wider gradation range than in the first embodiment and the second embodiment.
  • the operation in the L + 1 frame is after time t0b in FIG. 19, and the control unit 21 supplies the display signal line Sm-n with a potential having a polarity opposite to that in the L frame, that is, ⁇ Vs. For this reason, a potential opposite to that in the L frame is generated in each of the sub pixels sp41-n to sp43-n.
  • the control unit 21 writes the potential ⁇ Vs by controlling the switching elements T41-n to T43-n to be in the on state during the period from the time t0b to t1b.
  • the control unit 21 turns off the switching elements T41-n to T43-n and turns on the switching element T44-n during the time t1b to t2b, so that Similarly, a potential difference is generated between the sub-pixels to realize gradation expression.
  • one frame is 1/60 second in a liquid crystal device driven at 60 Hz, for example.
  • the areas of the pixel electrodes 401 to 403 of the sub-pixels sp41-n to sp43-n may all be the same, for example.
  • the area of the pixel electrode 401: the area of the pixel electrode 402: the area of the pixel electrode 403 may be 1: 1.5: 2.
  • the potential of the pixel 401 constituting the liquid crystal capacitor cl41-n is lowered from Vs to Vs ⁇ Vpx (3) by capacitive coupling. For this reason, the larger the liquid crystal capacitance cl43-n to which the switching element T44-n is connected, the easier it is to lower the liquid crystal capacitance cl42-n and the liquid crystal capacitance cl41-n, and it functions at a high gradation in view angle characteristics. A larger pixel area is desirable.
  • the control unit 21 writes a potential in each of the liquid crystal capacitors cl41-n to cl43-n of each subpixel. Thereafter, by controlling the switching element T44-n connected to the third self-compensation capacitor C43-n, the potential of the liquid crystal capacitor cl43-n is changed, and further, the liquid crystal capacitor cl42-n and the liquid crystal capacitor cl43-n are changed.
  • the potential of the liquid crystal capacitor cl42-n is changed by using the second self-compensation capacitor C42-n connected between the first and second liquid crystal capacitors cl41-n and the first liquid crystal capacitor cl42-n.
  • the potential of the liquid crystal capacitor cl41-n is changed using the self-compensation capacitor C41-n.
  • one gradation can be divided into three sub-pixels and three gradations can be expressed while reducing luminance unevenness due to the cell thickness of the liquid crystal.
  • the first self-compensation capacitor C41-n between the liquid crystal capacitor cl41-n of the sub pixel sp41-n and the liquid crystal capacitor cl42-n of the sub pixel sp42-n, and the liquid crystal capacitor cl42- of the sub pixel sp42-n.
  • the first self-compensation capacitor C41-n between n and the liquid crystal capacitor cl43-n of the sub-pixel sp43-n has a structure because it is not necessary to form a control switching element or the like because of simple capacitive coupling. Since it can be simplified, the aperture ratio is not lowered.
  • the liquid crystal capacitors cl41-n to cl43-n of all the sub-pixels sp41-n to sp43-n are connected to the display signal line Sm-n via the switching elements T41-n to T43-n. It is configured to be connected. Compared with the method in which the coupling capacitors are connected to each of the plurality of sub-pixels and controlled by one switching element, the liquid crystal capacitors cl41-n to cl43-n are not floated, so that there is an effect that no burn-in occurs.
  • the subpixels sp41-n to sp42-n also have a switching element for changing the potential and a self-compensation capacitor in the same manner as the subpixel sp43-n. Since only the second self-compensation capacitor C42-n is formed between the pixel electrode 402 of the sub-pixel sp42-n and the pixel electrode 403 of the sub-pixel sp43-n, the structure can be simplified and an effect of suppressing a decrease in aperture ratio can be achieved. there is also.
  • the fifth embodiment is another embodiment of a liquid crystal device in which one pixel is divided into three subpixels.
  • the fifth embodiment will be described with reference to FIGS.
  • FIG. 20 is an example of an equivalent circuit of a liquid crystal device in which one pixel in this embodiment is divided into three subpixels.
  • FIG. 21 is a simplified representation of the equivalent circuit of FIG.
  • Pixel electrodes denoted by reference numerals 501 to 503 are the pixel electrodes of the sub-pixels sp51-n to sp53-n.
  • the gate electrode of the switching element T51-n of the sub-pixel sp51-n is connected to the scanning line GN.
  • the source electrode of the switching element T51-n is connected to the display signal line Sm-n.
  • the drain electrode of the switching element T51-n is connected to one terminal of the liquid crystal capacitor cl51-n and one terminal of the first self-compensation capacitor C51-n via the pixel electrode 501.
  • the other terminal of the liquid crystal capacitor cl51-n is grounded through the common electrode 6.
  • the gate electrode of the switching element T53-n of the subpixel sp53-n is connected to the scanning line GN.
  • the source electrode of the switching element T53-n is connected to the display signal line Sm-n.
  • the drain electrode of the switching element T53-n is connected to one of the liquid crystal capacitors cl53-n, the other terminal of the first self-compensation capacitor C51-n, and one of the second self-compensation capacitors C52-n via the pixel electrode 503.
  • the drain electrode of the switching element T54-n is connected.
  • the other terminal of the liquid crystal capacitor cl53-n is grounded through the common electrode 6.
  • the source electrode of the switching element T54-n is connected to one terminal of the third self-compensation capacitor C53-n.
  • the other terminal of the third self-compensation capacitor C53-n is connected to the common wiring Cs- (n + 1) (auxiliary capacitor electrode).
  • the gate electrode of the switching element T54-n is connected to the scanning line G- (n + 1).
  • the gate electrode of the switching element T52-n of the subpixel sp52-n is connected to the scanning line GN.
  • the source electrode of the switching element T52-n is connected to the display signal line Sm-n.
  • the drain electrode of the switching element T52-n is connected to one terminal of the liquid crystal capacitor cl52-n and the other terminal of the second self-compensation capacitor C52-n via the pixel electrode 502.
  • the other terminal of the liquid crystal capacitor cl52-n is grounded through the common electrode 6.
  • the mechanism for changing the potential of the pixel electrode includes a switching element T54-n (first switching element), a third self-compensation capacitor C53-n (first capacitor), and a second self-compensation capacitor C52-n.
  • the scanning line connected to the gate electrode of the switching element T54-n does not have to be the scanning line G- (n + 1), but a scanning line subsequent to the pixel pn, for example, G- (n + 2) or G- ( n + 3) or the like.
  • the control unit 21 controls the signal of the display signal line Sm-n to Vs (FIG. 19, time t0a).
  • the control unit 21 controls the switching elements T51-n to T53- by controlling the signal of the scanning line Gn to the H level (Vhigh) during the period from time t0a to t1a (rewriting period for one pixel).
  • n is turned on, and the potential Vs is written to each of the subpixels sp51-n to sp53-n.
  • the control unit 21 controls the scanning line G- (n + 1) to L level, thereby turning off the switching element T54-n.
  • the control unit 21 controls the scanning line Gn to the L level to turn off the switching elements T151-n to T53-n.
  • the control unit 21 controls the scanning line G- (n + 1) to the H level to turn on the switching element T54-n. Since the switching element T54-n connected to the liquid crystal capacitor cl53-n of the sub-pixel sp53-n is in the on state, the charge held in the liquid crystal capacitor cl53-n is connected to the source electrode of the switching element T54-n. It moves to the third self-compensation capacitor C53-n. As a result, the potential of the liquid crystal capacitor cl53-n decreases by ⁇ Vpx (1) based on the third self-compensation capacitor C53-n, and changes from Vs to Vs ⁇ Vpx (1).
  • the pixel electrode 501 constituting the liquid crystal capacitor cl51-n and the pixel electrode 503 constituting the liquid crystal capacitor c153-n are capacitively coupled by the first self-compensating capacitor C51-n.
  • the pixel electrode 502 constituting the liquid crystal capacitor cl52-n and the pixel electrode 503 constituting the liquid crystal capacitor cl53-n are capacitively coupled by the second self-compensation capacitor C52-n.
  • the potential fluctuation is caused by the pixel electrode 501 constituting the liquid crystal capacitor cl51-n and the pixel constituting the liquid crystal capacitor cl52-n. It also occurs with the electrode 502. Therefore, the potential of the liquid crystal capacitor cl52-n decreases by ⁇ Vpx (2) and changes from Vs to Vs ⁇ Vpx (2). Further, the potential of the liquid crystal capacitor cl51-n is lowered by ⁇ Vpx (3) and is changed from Vs to Vs ⁇ Vpx (3).
  • ⁇ Vpx (3), ⁇ Vpx (2), and ⁇ Vpx (1) is as follows: liquid crystal capacitor cl51-n, liquid crystal capacitor cl52-n, liquid crystal capacitor cl53-n, first self-compensating capacitor C51-n, second self It is determined by the balance between the compensation capacitor C52-n and the third self-compensation capacitor C53-n.
  • each capacitance is set so that the potential of ⁇ Vpx (1) is greater than the potential of ⁇ Vpx (2) and the potential of ⁇ Vpx (2) is greater than the potential of ⁇ Vpx (3). to set.
  • the magnitude of the liquid crystal capacitance of each sub-pixel is as follows.
  • the potential of the pixel electrode 501 constituting the liquid crystal capacitance cl51-n of the subpixel sp51-n is higher than the potential of the pixel electrode 502 constituting the liquid crystal capacitance cl52-n of the subpixel sp52-n.
  • the potential of the pixel electrode 502 constituting the liquid crystal capacitance cl52-n of the subpixel sp52-n is higher than the potential of the pixel electrode 503 constituting the liquid crystal capacitance cl53-n of the subpixel sp53-n.
  • each liquid crystal capacitor of each sub-pixel differs depending on the potential difference of each sub-pixel.
  • the entire pixel can be regarded as a combination of the gradation luminance characteristics of the three sub-pixels. Therefore, the characteristics of the sub-pixel sp51-n are dominant in the low gradation region. In the middle gradation region, the characteristics of the sub-pixel sp52-n are dominant. In the high gradation region, the characteristics of the sub-pixel sp53-n are dominant.
  • the pixel potential varies so that self-compensation is applied to the cell thickness variation.
  • the compensation function of the sub pixel sp51-n in the low gradation region, the sub pixel sp52-n in the middle gradation region, and the sub pixel sp53-n in the high gradation region operates.
  • the compensation is effective over a wide gradation range.
  • the areas of the pixel electrodes 501 to 503 of the sub-pixels sp51-n to sp53-n may all be the same, for example.
  • the area of the pixel electrode 503 may be made larger than the other pixel electrodes 501 to 502.
  • the control unit 21 writes a potential in each of the liquid crystal capacitors cl51-n to cl53-n of each subpixel. Thereafter, by controlling the switching element T54-n connected to the third self-compensation capacitor C53-n, the potential of the liquid crystal capacitor cl53-n is changed, and further, the liquid crystal capacitor cl51-n and the liquid crystal capacitor c52-n are changed. The potential is changed using the first self-compensation capacitor C51-n connected between the liquid crystal capacitor cl53-n and the second self-compensation capacitor C52-n connected between the liquid crystal capacitor c51-n.
  • the pixel is divided into three sub-pixels for gradation expression while the potential is changed to reduce luminance unevenness due to the cell thickness of the liquid crystal. Therefore, the first self-compensation capacitor C51-n between the liquid crystal capacitor cl51-n of the sub-pixel sp51-n and the liquid crystal capacitor cl52-n of the sub-pixel sp52-n is used for control because of simple capacitive coupling. There is no need to form a switching element or the like.
  • the second self-compensation capacitor C52-n between the liquid crystal capacitor cl53-n of the sub-pixel sp53-n and the liquid crystal capacitor cl51-n of the sub-pixel sp51-n is a switching for control because of simple capacitive coupling. Since it is not necessary to form an element or the like, the structure can be simplified and the aperture ratio is not lowered.
  • the liquid crystal capacitors cl51-n to cl53-n of all the sub-pixels sp51-n to sp53-n are connected to the switching elements T51-n to T53-n.
  • the display signal line Sm-n is connected. Since each of the liquid crystal capacitors cl51-n to cl53-n is not floated, there is an effect that burn-in does not occur.
  • the sixth embodiment is a liquid crystal device in which one pixel is divided into four subpixels.
  • the sixth embodiment will be described with reference to FIGS.
  • FIG. 23 is an example of an equivalent circuit of a liquid crystal device in which one pixel in this embodiment is divided into four subpixels.
  • FIG. 24 is a simplified representation of the equivalent circuit of FIG.
  • pixel electrodes denoted by reference numerals 601 to 604 are pixel electrodes of the sub-pixels sp61-n to sp64-n.
  • the gate electrode of the switching element T61-n of the sub-pixel sp61-n is connected to the scanning line GN.
  • the source electrode of the switching element T61-n is connected to the display signal line Sm-n.
  • the drain electrode of the switching element T61-n is connected to one terminal of the liquid crystal capacitor cl61-n and one terminal of the first self-compensation capacitor C61-n via the pixel electrode 601.
  • the other terminal of the liquid crystal capacitor cl61-n is grounded through the common electrode 6.
  • the gate electrode of the switching element T62-n of the subpixel sp62-n is connected to the scanning line GN.
  • the source electrode of the switching element T62-n is connected to the display signal line Sm-n.
  • the drain electrode of the switching element T62-n is connected to one terminal of the liquid crystal capacitor cl62-n, the other terminal of the first self-compensation capacitor C61-n, and the other terminal of the second self-compensation capacitor C62-n via the pixel electrode 602. Connected to the terminal.
  • the other terminal of the liquid crystal capacitor cl62-n is grounded through the common electrode 6.
  • the gate electrode of the switching element T63-n of the subpixel sp63-n is connected to the scanning line GN.
  • the source electrode of the switching element T63-n is connected to the display signal line Sm-n.
  • the drain electrode of the switching element T63-n is connected to one of the liquid crystal capacitor cl63-n, the other terminal of the second self-compensation capacitor C62-n, and one of the third self-compensation capacitor C63-n via the pixel electrode 603. Connected to the terminal.
  • the other terminal of the liquid crystal capacitor cl63-n is grounded through the common electrode 6.
  • the gate electrode of the switching element T64-n of the sub-pixel sp64-n is connected to the scanning line GN.
  • the source electrode of the switching element T64-n is connected to the display signal line Sm-n.
  • the drain electrode of the switching element T64-n is connected to one terminal of the liquid crystal capacitor cl64-n, the other terminal of the third self-compensation capacitor C63-n, and the drain electrode of the switching element T65-n via the pixel electrode 604. Yes.
  • the other terminal of the liquid crystal capacitor cl64-n is grounded through the common electrode 6.
  • the source electrode of the switching element T65-n is connected to one terminal of the fourth self-compensation capacitor C64-n.
  • the other terminal of the fourth self-compensation capacitor C64-n is connected to the common wiring Cs- (n + 1) (auxiliary capacitor electrode).
  • the gate electrode of the switching element T65-n is connected to the scanning line G- (n + 1).
  • the mechanism for changing the potential of the pixel electrode includes a switching element T65-n (first switching element), a fourth self-compensation capacitor C64-n (first capacitor), and a third self-compensation capacitor C63-n. (Second capacitor), second self-compensation capacitor C62-n (second capacitor), and first self-compensation capacitor C61-n (second capacitor).
  • the scanning line connected to the gate electrode of the switching element T65-n may not be the scanning line G- (n + 1), but a scanning line subsequent to the pixel pn, for example, G- (n + 2) or G- ( n + 3) or the like.
  • FIG. 24 is a timing chart of a liquid crystal device including four sub-pixels in the present embodiment.
  • the control unit 21 controls the signal of the display signal line Sm-n to Vs (FIG. 24, time t0a).
  • the control unit 21 controls the switching elements T61-n to T64- by controlling the signal of the scanning line Gn to the period of time t0a to t1a (rewriting period for one pixel) and H level (Vhigh).
  • n is turned on, and the potential Vs is written to each of the sub-pixels sp61-n to sp64-n.
  • the control unit 21 controls the scanning line G- (n + 1) to the L level, thereby turning off the switching element T65-n.
  • the control unit 21 controls the scanning line Gn to the L level to turn off the switching elements T61-n to T64-n.
  • the scanning line G- (n + 1) By controlling the scanning line G- (n + 1) to the H level, the switching element T65-n is turned on. Since the switching element T65-n connected to the liquid crystal capacitor cl64-n of the sub-pixel sp64-n is in the on state, the charge held in the liquid crystal capacitor cl64-n is connected to the source electrode of the switching element T65-n. It moves to the fourth self-compensation capacitor C64-n. As a result, the potential of the liquid crystal capacitor cl64-n decreases by ⁇ Vpx (1) based on the fourth self-compensation capacitor C64-n, and changes from Vs to Vs ⁇ Vpx (1).
  • the pixel electrode 601 constituting the liquid crystal capacitor cl61-n and the pixel electrode 602 constituting the liquid crystal capacitor cl62-n are capacitively coupled by the first self-compensation capacitor C61-n.
  • the pixel electrode 602 constituting the liquid crystal capacitor cl62-n and the pixel electrode 603 constituting the liquid crystal capacitor cl63-n are capacitively coupled by the second self-compensation capacitor C62-n.
  • the pixel electrode 603 constituting the liquid crystal capacitor cl63-n and the pixel electrode 604 constituting the liquid crystal capacitor cl64-n are capacitively coupled by the third self-compensation capacitor C63-n.
  • the potential fluctuation also occurs in the pixel electrode 603 constituting the liquid crystal capacitor cl63-n.
  • the potential of the liquid crystal capacitor cl63-n decreases by ⁇ Vpx (2) and changes from Vs to Vs ⁇ Vpx (2).
  • the potential fluctuation also occurs in the pixel electrode 602 constituting the liquid crystal capacitor cl62-n.
  • the potential of the liquid crystal capacitor cl62-n decreases by ⁇ Vpx (3) and changes from Vs to Vs ⁇ Vpx (3). Further, as a result of the potential of the pixel electrode 602 constituting the liquid crystal capacitor cl62-n of the subpixel sp62-n being lowered, the potential fluctuation also occurs in the pixel electrode 601 constituting the liquid crystal capacitor cl61-n. For this reason, the potential of the liquid crystal capacitor cl61-n decreases by ⁇ Vpx (4) and changes from Vs to Vs ⁇ Vpx (4).
  • ⁇ Vpx (4), ⁇ Vpx (3), ⁇ Vpx (2), and ⁇ Vpx (1) is as follows: liquid crystal capacitor cl61-n, liquid crystal capacitor cl62-n, liquid crystal capacitor cl63-n, liquid crystal capacitor cl64-n, first It is determined by the balance of the self-compensation capacitor C61-n, the second self-compensation capacitor C62-n, the third self-compensation capacitor C63-n, and the fourth self-compensation capacitor C64-n.
  • the potential of ⁇ Vpx (1) is greater than the potential of ⁇ Vpx (2) and the potential of ⁇ Vpx (3) is greater than the potential of ⁇ Vpx (2) and ⁇ Vpx (4).
  • Each capacitor is set so that the potential of is larger than the potential of ⁇ Vpx (3).
  • the magnitude of the potential of the liquid crystal capacitance of each sub-pixel is as follows.
  • the potential of the pixel electrode 601 constituting the liquid crystal capacitor cl61-n of the subpixel sp61-n is higher than the potential of the pixel electrode 602 constituting the liquid crystal capacitor cl62-n of the subpixel sp62-n.
  • the potential of the pixel electrode 602 constituting the liquid crystal capacitor cl62-n of the subpixel sp62-n is higher than the potential of the pixel electrode 603 constituting the liquid crystal capacitor cl63-n of the subpixel sp63-n.
  • the potential of the pixel electrode 603 constituting the liquid crystal capacitor cl63-n of the subpixel sp63-n is higher than the potential of the pixel electrode 604 constituting the liquid crystal capacitor cl64-n of the subpixel sp64-n.
  • the light transmittance or light reflectance of each liquid crystal capacitor of each subpixel varies depending on the potential difference of each subpixel.
  • the entire pixel can be regarded as a combination of the gradation luminance characteristics of the four sub-pixels. Therefore, the characteristics of the sub-pixel sp61-n are dominant in the first gradation region. In the second gradation region, the characteristics of the sub-pixel sp62-n are dominant. In the third gradation region, the characteristics of the sub-pixel sp63-n are dominant. In the fourth gradation region, the characteristics of the sub-pixel sp64-n are dominant. In each sub-pixel, the pixel potential varies so that self-compensation is applied to the cell thickness variation.
  • the fourth gradation region is the compensation of the sub pixel sp64-n.
  • the function When the function operates, compensation becomes effective in a wider gradation range than in the first to fifth embodiments.
  • the areas of the pixel electrodes 601 to 604 of the sub-pixels sp61-n to sp64-n may all be the same, or the area of the pixel electrode 604 is larger than those of the other pixel electrodes 601 to 603. You may make it do.
  • the control unit 21 writes a potential in each of the liquid crystal capacitors cl61-n to cl64-n of each subpixel. Thereafter, by controlling the switching element T65-n connected to the fourth self-compensation capacitor C64-n, the potential of the liquid crystal capacitor cl64-n is changed, and further, the liquid crystal capacitor cl64-n and the liquid crystal capacitor cl63-n are changed. The potential is changed using the third self-compensation capacitor C63-n connected between the liquid crystal capacitor cl63-n and the second self-compensation capacitor C62-n connected between the liquid crystal capacitor cl62-n.
  • the first self-compensation capacitor C61-n connected between the liquid crystal capacitor cl62-n and the liquid crystal capacitor cl61-n to change the potential, thereby causing uneven brightness due to the cell thickness of the liquid crystal. 1 pixel is divided into four sub-pixels, and four gradation expression is performed. Therefore, the first self-compensation capacitor C61-n between the liquid crystal capacitor cl61-n of the sub-pixel sp61-n and the liquid crystal capacitor cl62-n of the sub-pixel sp62-n is used for control because of simple capacitive coupling. There is no need to form a switching element or the like.
  • the second self-compensation capacitor C62-n between the liquid crystal capacitor cl62-n of the subpixel sp62-n and the liquid crystal capacitor cl63-n of the subpixel sp63-n is a switching element for control or the like because of simple capacitive coupling. There is no need to form.
  • the third self-compensation capacitor C63-n between the liquid crystal capacitor cl63-n of the subpixel sp63-n and the liquid crystal capacitor cl64-n of the subpixel sp64-n is a switching element for control or the like because of simple capacitive coupling. There is no need to form. Therefore, since the structure can be simplified, there is an effect that the aperture ratio does not decrease.
  • the liquid crystal capacitors cl61-n to cl64-n of all the subpixels sp61-n to sp64-n are connected to the display signal line Sm-n via the switching elements T61-n to T64-n. It is configured to connect. Since each of the liquid crystal capacitors cl61-n to cl64-n is not floating, there is an effect that no burn-in occurs.
  • a program for realizing the function of the control unit 21 in FIG. 2 of the embodiment is recorded on a computer-readable recording medium, and the program recorded on the recording medium is read into a computer system and executed. You may perform the process of each part.
  • the “computer system” includes an OS and hardware such as peripheral devices. Further, the “computer system” includes a homepage providing environment (or display environment) if a WWW system is used.
  • the “computer-readable recording medium” refers to a storage device such as a flexible medium, a magneto-optical disk, a portable medium such as a ROM or a CD-ROM, and a hard disk incorporated in a computer system.
  • the “computer-readable recording medium” dynamically holds a program for a short time like a communication line when transmitting a program via a network such as the Internet or a communication line such as a telephone line.
  • a volatile memory in a computer system serving as a server or a client in that case and a program that holds a program for a certain period of time are also included.
  • the program may be a program for realizing a part of the functions described above, and may be a program capable of realizing the functions described above in combination with a program already recorded in a computer system.
  • Pixel unit T1-n, T21-n to T24- n, T31-n to T33-n, T41-n to T44-n, T51-n to T54-n, T61-n to T64-n... switching element, cl1-n, cl21-n to cl22-n , Cl31-n to cl32-n, cl41-n to cl43-n, cl51-n to cl53-n, cl61-n cl64-n: liquid crystal capacitance, C1-n, C21-n to C22-n, C31-n to C32-n, C41-n to C44-n, C51-n to C54-n, C61-n to C64 -N: Self compensation capacitance, Cs-n to Cs- (n + 1) ...
  • auxiliary capacitance electrode 101, 201 to 202, 301 to 302, 401 to 403, 501 to 503, 601 to 604 ...

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Abstract

　本発明の液晶装置は、液晶のセル厚のムラによる輝度ムラを補正することを課題とする。　本発明の液晶装置の制御部（２１）は、画素の液晶容量（ｃｌ１－ｎ）を構成するサブ画素電極に電位を書き込む。その後、制御部（２１）は、第１の自己補償容量（Ｃ１－ｎ）に接続されたスイッチング素子（Ｔ２－ｎ）を制御し、液晶容量（ｃｌ１－ｎ）の電荷を第１の自己補償容量（Ｃ１－ｎ）により変動させる。　本発明は、例えば、ノーマリーブラックモードのＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）方式およびＩＰＳ（Ｉｎ－Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）方式の液晶装置に用いられる。

Description

液晶装置
　本発明は、液晶装置に関する。
　本願は、２０１０年６月２９日に、日本に出願された特願２０１０－１４７６４６号に基づき優先権を主張し、その内容をここに援用する。
　液晶装置のパネルに用いられているガラス基板は、フロート法、フュージョン法などで製造されている。引き下げ法の一種であるフュージョン法によって製造されたガラス基板は、フロート法のように製造時に物理的な接触による表面へのダメージがない。したがって、フュージョン法によって製造されたガラス基板は、表面精度が高い反面、フロート法に比べ製造コストが高い。フロート法によって製造されたガラス基板は、溶融した金属錫上に溶けたガラスを流して、溶融錫面を利用して連続的に形成された平面ガラスである。フロート法によって製造されたガラス基板は、フュージョン法より製造コストが安いが、図２５のような微細なうねりによる厚みムラが表面にできる。図２５は、液晶装置における液晶パネルの断面図である。図２５のように、液晶パネルは、対向するガラス基板９０１とガラス基板９０２との間の液晶層９１１に、セル厚を均一に保つため、スペーサ９２１を有する。例えば３μｍ～５μｍ程度の高さのスペーサ９２１が数十um～数百um間隔で複数配置されている。ガラス基板９０１とガラス基板９０２の表面にムラがあるため、セル厚ｄに、例えば最小でｄ２＝０．０５μｍから最大でｄ１＝０．２μｍ程度のムラ（変動）が発生する。
　また、ガラス基板９０１とガラス基板９０２の表面精度を研磨により高くしても、液晶装置組み立て後、液晶装置を立てたときの重量の影響により液晶が液晶装置の下部に集まる重力ムラ、液晶装置の組み立て時における局所的な加圧により、スペーサ９２１のいくつかが潰れてセル厚ムラなどが生じる。
　図２６は、ＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）方式の液晶装置をノーマリーブラックモードで駆動する場合の液晶９１１に電圧が印加されていない状態（暗い表示状態）を説明する図である。図２７は、ＶＡ方式の液晶装置をノーマリーブラックモードで駆動する場合の液晶９１１に電圧が印加されている状態（明るい表示状態）を説明する図である。図２６と図２７のように、ＶＡ方式の液晶装置をノーマリーブラックモードで駆動する場合、対向するガラス基板９０１とガラス基板９０２との間の液晶層９１１の透過率は、Ｉ／Ｉｏで表される。また、ＩとＩｏとの関係は、次式（１）のように表される。
Figure JPOXMLDOC01-appb-M000001
　式（１）において、Ｉは入射光の放射発散度である。Ｉｏは液晶を通過した光の放射発散度である。Δｎは複屈折（屈折率異方性とも言う）率である（液晶の場合、例えば０．０８）。ｄはセル厚である。λは透過する光の波長である。φは液晶９１１の倒れ角度である。
ＶＡ方式の液晶装置において、構造的にφは４５度に設定されているので、ｓｉｎ２（２φ）＝１である。このため、式（１）は、次式（２）のように表される。
Figure JPOXMLDOC01-appb-M000002
　式（２）のように、セル厚ｄが増加すると入射光の放射発散度Ｉが増加する。したがって、透過率Ｉ／Ｉｏが増加し、すなわち輝度が増加する。このため、ノーマリーブラックモードの場合、セル厚ｄにムラが生じると、図２８のように液晶への印加電圧が同じでも、セル厚の違いにより液晶の透過率が異なる。図２８は、セル厚の違いによる印加電圧対透過率の特性を説明する図である。図２８のように、セル厚が厚くなると複屈折位相差Δｎ・ｄ（リタデーション）が増加し、光透過率が増加するため輝度が増加する関係にあるので表示に影響する。
　このようなセル厚ムラによる表示状態を液晶装置毎に実測し、実測したデータを液晶装置のメモリに記憶させ、記憶されている実測データに基づき駆動時に補正することでムラを補正する手法が提案されている（例えば、特許文献１参照）。
特開平９－３１８９２９号公報
　しかしながら、特許文献１の従来技術では、補正データを格納する大容量メモリや大規模補正回路が必要でコストアップになる。さらに特許文献１の従来技術では、ムラ補正用のデータを作成するために液晶装置１台毎に表示状態を実測する必要があり、データ作成工程が必要である。また、精度の良いムラ補正のためには空間と階調に対して３次元方向の精細な実測データを大量に取得して補正用データを生成する必要がある。このため、コストや生産性に対して大きな負担となる。
　本発明の一態様は、セル厚ムラによる輝度ムラを補正する液晶装置を提供することを課題とする。
　上記目的を達成するため、本発明の一態様に係る液晶装置は、非線形素子および画素電極を有する第１の画素が形成された第１の基板と、前記第１の基板と対向する第２の基板と、前記第１の基板と第２の基板の間に液晶層とを有し、前記液晶層の厚さに基づき、前記画素電極の電位を変動させる機構を前記第１の基板に備える。
　また、本発明の一態様に係る液晶装置において、前記機構部は、前記液晶層の厚さが減少したときは前記画素電極の電位を昇圧し、前記液晶層の厚さが増加したときは前記画素電極の電位を降圧するようにしてもよい。
　また、本発明の一態様に係る液晶装置において、前記液晶装置は、ノーマリーブラックモードの液晶装置であって、表示信号を供給する表示信号線と、共通電極とをさらに備え、前記第１の画素は、液晶容量を有し、前記画素電極の電位が変動させる機構は、前記液晶容量に前記表示信号線から電位を印加して書き込んだ後の、前記液晶容量に接続されている前記画素電極と前記共通電極との第１の電位差を、前記表示信号線と前記共通電極との第２の電位差より小さくし、前記第１の電位差に対する前記第２の電位差の差分の変動の極性が前記液晶容量の液晶層の厚みの変動の極性と逆であるように変動させるようにしてもよい。
　また、本発明の一態様に係る液晶装置において、前記第１の画素は、複数のサブ画素を備え、前記複数のサブ画素のうち少なくとも一つのサブ画素が、　第１のゲート、ソース及びドレイン電極を有する第１のスイッチング素子と、　第２のゲート、ソース及びドレイン電極を有する第２のスイッチング素子と、第１の走査線と第２の走査線と、第１の容量とを備え、前記液晶容量の一方は、前記第２のドレイン電極と前記第１のドレイン電極に接続され、前記液晶容量の他方は前記共通電極に接続され、前記第２のソース電極は前記表示信号線に接続され、前記第２のゲート電極は、前記第１の走査線に接続され、前記第１のソース電極は前記第１の容量の一端に接続され、前記第１の容量の他端は補助容量電極に接続され、前記第１のゲート電極は前記第２の走査線に接続され、前記画素電極の電位を変動させる前記機構は、前記第１の走査線を選択した後、前記第２の走査線を選択することで前記画素電極の電位を変動させるようにしてもよい。
　また、本発明の一態様に係る液晶装置において、前記複数のサブ画素はそれぞれ、少なくとも一つの他のサブ画素と容量結合となっているようにしてもよい。
　また、本発明の一態様に係る液晶装置において、第２及び第３の画素をさらに有し、第２の画素は、第２の容量を有し、第３の画素は、第３の容量を有し、第２、及び第３の画素はＲＧＢそれぞれの画素に対応し、前記第１、第２および第３の容量は、それぞれ容量が異なるようにしてもよい。
　本発明の一態様によれば、液晶装置が表示を行った場合に、セル厚ムラによる輝度ムラを補正することが可能になる。
本発明の実施形態に係る液晶装置の概略構成を示す斜視図である。 本発明の実施形態を適用した液晶装置の一例の構成図である。 第１実施形態に係る液晶装置におけるｎ番目の画素選択時の等価回路のＬフレーム時の状態を説明する図である。 同実施形態に係る液晶装置におけるｎ番目の画素選択時の等価回路のＬ＋１フレーム時の状態を説明する図である。 同実施形態に係る液晶装置のタイミングチャートである。 同実施形態に係る第１ガラス基板３上のレイアウトの例を説明する図である。 従来技術によるＶＡモードにおいてｄ＝３．２ｍｍを輝度変動の基準にした場合のセル厚の変動による輝度変動の一例を説明する図である。 第１実施形態に係るＶＡモードにおいてｄ＝３．２ｍｍを輝度変動の基準にした場合のセル厚の変動による輝度変動の一例を説明する図である。 第２実施形態に係る２つのサブ画素を備える液晶装置におけるｎ番目の画素選択時の等価回路の一例である。 同実施形態に係る図９の等価回路を簡略化して表現した図である。 同実施形態に係る２つのサブ画素を備える液晶装置のタイミングチャートである。 同実施形態に係る第１ガラス基板３上のレイアウトの例を説明する図である。 第３実施形態に係る２つのサブ画素を備える液晶装置におけるｎ番目の画素選択時の等価回路の一例である。 同実施形態に係る図１３の等価回路を簡略化して表現した図である。 同実施形態に係る２つのサブ画素を備える液晶装置のタイミングチャートである。 同実施形態に係る第１ガラス基板３上のレイアウトの例を説明する図である。 第４実施形態に係る３つのサブ画素を備える液晶装置におけるｎ番目の画素選択時の等価回路の一例である。 同実施形態に係る図１７の等価回路を簡略化して表現した図である。 同実施形態に係る３つのサブ画素を備える液晶装置のタイミングチャートである。 第５実施形態に係る３つのサブ画素を備える液晶装置におけるｎ番目の画素選択時の等価回路の一例である。 同実施形態に係る図２０の等価回路を簡略化して表現した図である。 第６実施形態に係る４つのサブ画素を備える液晶装置におけるｎ番目の画素選択時の等価回路の一例である。 同実施形態に係る図２１の等価回路を簡略化して表現した図である。 同実施形態に係る４つのサブ画素を備える液晶装置のタイミングチャートである。 従来技術に係る液晶装置における液晶パネルの断面図である。 従来技術に係るＶＡ方式の液晶装置をノーマリーブラックモードで駆動する場合の液晶９１１に電圧が印加されていない状態（暗い表示状態）を説明する図である。 従来技術に係るＶＡ方式の液晶装置をノーマリーブラックモードで駆動する場合の液晶９１１に電圧が印加されている状態（明るい表示状態）を説明する図である。 従来技術に係るセル厚の違いによる印加電圧対透過率の特性を説明する図である。
　以下、図１～図２４を用いて本発明の実施形態について詳細に説明する。なお、本発明は斯かる実施形態に限定されず、その技術思想の範囲内で種々の変更が可能である。
　図１は、本実施形態における液晶装置の概略構成を示す斜視図である。図１のように、液晶装置は、バックライト１と、第１偏光板２と、第１ガラス基板３と、ＴＦＴ（薄膜トランジスタ）アレイ４と、液晶５と、共通電極（対向電極）６と、カラーフィルタ７と、第２ガラス基板８と、第２偏光板９とを備えている。
　バックライト１は、第１ガラス基板３の下から光を照射する。第１偏光板２は、第１ガラス基板３に入出力される光を偏光によりコントロールする。第１ガラス基板３の上には、スイッチング素子や画素電極等が形成されているＴＦＴアレイ４が配置されている。第１の基板は、第１ガラス基板３とＴＦＴアレイ４を備えている。ＴＦＴアレイ４の画素電極と共通電極６との間には、液晶５が封入されている。カラーフィルタ７は、共通電極６の上に配置され、ＲＧＢについてそれぞれのフィルターをかけて、制御された各画素に相当する液晶の光反射率または光透過率に基づく光をＲＧＢ各色として液晶装置上で表示する。第２ガラス基板８は、カラーフィルタ７の上に配置され、第２ガラス基板８の上には、第１偏光板２とクロスニコル（直交ニコル）に配置された第２偏光板９が配置されている。第２の基板は、共通電極６と第２ガラス基板８を備えている。
　図２は、本発明の実施形態を適用した液晶装置の一例の構成図である。図２のように、液晶装置は、制御部２１と画素部２２とを備えている。さらに、画素部２２は、表示信号線（データバスライン）１１－１～１１－ｍをｍ本、走査線（ゲートバスライン）１２－１～１２－ｎをｎ本、画素をｎ×ｍ個（ｐ（１，１）～ｐ（１，ｍ），ｐ（２，１）～ｐ（２，ｍ）・・・ｐ（ｎ，１）～ｐ（ｎ，ｍ））を備えている。例えば、Ｆｕｌｌ－ＨＤの解像度の液晶装置の場合、データバスラインは、ｍ＝１９２０×３（３はＲＧＢ分）＝５７６０本、ゲートバスラインは、ｎ＝１０８０本である。制御部２１は、表示信号線１１－１～１１－ｍおよび走査線１２－１～１２－ｎを介して、画素ｐ（１，１）～ｐ（１，ｍ），ｐ（２，１）～ｐ（２，ｍ）・・・ｐ（ｎ，１）～ｐ（ｎ，ｍ）に接続されている。
［第１実施形態］
　第１実施形態について、図３～図８を用いて説明する。
　図３は、本実施形態における液晶装置におけるｎ番目の画素選択時の等価回路のＬフレーム時の状態を説明する図である。図４は、本実施形態における液晶装置におけるｎ番目の画素選択時の等価回路のＬ＋１フレーム時の状態を説明する図である。なお、図３～図８は、１つの画素ｐ－ｎの構成および動作を表している。
　画素ｐ－ｎの構成を、図３を用いて説明する。スイッチング素子Ｔ１－ｎのゲート電極は、走査線Ｇ－ｎに接続されている。スイッチング素子Ｔ１－ｎ（第２のスイッチング素子）のソース電極は、表示信号線Ｓｍ－ｎに接続されている。スイッチング素子Ｔ１－ｎのドレイン電極は、画素電極を介して容量成分を有する液晶容量ｃｌ１－ｎの一方とスイッチング素子Ｔ２－ｎのドレイン電極に接続されている。液晶容量ｃｌ１－ｎの他方は、共通電極６を介して接地（「ｃｏｍ」と言うことがある。）されている。すなわち、液晶容量ｃｌ１－ｎは、共通電極６と画素電極との間に挟持されている。
　また、スイッチング素子Ｔ２―ｎ（第１のスイッチング素子）のソース電極は、第１の自己補償容量Ｃ１－ｎ（第１の容量）の一方の端子に接続されている。第１の自己補償容量Ｃ１－ｎの他方の端子は接地されている。さらに、スイッチング素子Ｔ２－ｎのゲート電極は、走査線Ｇ－（ｎ＋１）に接続されている。すなわち、第１実施形態においては、画素ｐ－ｎの容量は、液晶容量ｃｌ１－ｎと第１の自己補償容量Ｃ１－ｎとにより形成されている。なお、スイッチング素子は、例えば、ＴＦＴ（ｔｈｉｎ　ｆｉｌｍ　ｔｒａｎｓｉｓｔｏｒ；薄膜トランジスタ）である。また、本実施形態において、画素電極の電位を変動させる機構は、スイッチング素子Ｔ２－ｎ（第１のスイッチング素子）と第１の自己補償容量Ｃ１－ｎ（第１の容量）により構成されている。なお、スイッチング素子Ｔ２－ｎのゲート電極に接続される走査線は、走査線Ｇ－（ｎ＋１）でなくともよい。スイッチング素子Ｔ２－ｎのゲート電極に接続される走査線は、画素ｐ－ｎより後段の走査線、例えばＧ－（ｎ＋２）やＧ－（ｎ＋３）などでもよい。
　次に、Ｌフレーム時のｎ画素選択時の動作を、図３と図５を用いて説明する。図５は、本実施形態における液晶装置のタイミングチャートである。
　制御部２１は、表示信号線Ｓｍ－ｎの信号を－Ｖｓに制御することで、画素ｐ－ｎのスイッチング素子Ｔ１―ｎのソース電極に表示信号線Ｓｍ－ｎから－Ｖｓを供給する（図５、時刻ｔ０ａ）。
　次に、制御部２１は、走査線Ｇ－ｎの信号を時刻ｔ１ａ～ｔ２ａの期間（１画素分の書き換え期間）、Ｈレベル（高電位レベル。「Ｖｈｉｇｈ」と言うことがある。）に制御することで、スイッチング素子Ｔ１－ｎをオン状態にし、液晶容量ｃｌ１－ｎに表示信号線Ｓｍ－ｎから電位－Ｖｓを供給する。このため、液晶容量ｃｌ１－ｎには、図３と図５のように、電位－Ｖｓが発生する。なお、走査線Ｇ－ｎの出力がＨレベルになる期間は、例えば、Ｆｕｌｌ－ＨＤ対応の液晶装置においては、１／（６０×１０８０）（秒）に相当する。なお、ゼロ階調から最大階調を表示した場合の表示信号線Ｓｍ－ｎの信号レンジは、＋Ｖｓ～－Ｖｓであり、例えば、正極性側の電位＋５Ｖ～＋１Ｖ、負極性側の電位－５Ｖ～－１Ｖである。この信号レベルは、用いる液晶容量の特性に合わせるようにしてもよい。　
　時刻ｔ１ａ～ｔ２ａの期間、制御部２１は、走査線Ｇ－（ｎ＋１）をＬレベル（低電位レベル。「Ｖｌｏｗ」と言うことがある。）に制御することで、スイッチング素子Ｔ２－ｎをオフ状態にする。このため、第１の自己補償容量Ｃ１－ｎには、スイッチング素子Ｔ２－ｎが直前のフレームでオン状態であった時の電位Ｖｘが保持されている。
　次に、Ｌフレーム時のｎ＋１画素選択時の動作を説明する。
　制御部２１は、走査線Ｇ－ｎをＬレベルに制御することで、スイッチング素子Ｔ１－ｎをオフ状態にする（図５、時刻ｔ２ａ）。次に、表示信号線Ｓｍ－ｎの電位＋Ｖｓを供給する（図５、時刻ｔ３ａ）。次に、走査線Ｇ－（ｎ＋１）をＨレベルに制御することで、スイッチング素子Ｔ２－ｎをオン状態にする（図５、時刻ｔ４ａ）。画素ｐ－ｎの液晶容量ｃｌ１－ｎに接続されているスイッチング素子Ｔ２－ｎがオン状態のため、液晶容量ｃｌ１－ｎに保持されている電荷が、スイッチング素子Ｔ２－ｎのソース電極に接続されている第１の自己補償容量Ｃ１－ｎに移動する。
　そして、時刻ｔ５ａ以降、制御部２１は、スイッチング素子Ｔ１－ｎ～Ｔ２－ｎをオフ状態に制御することで、画素ｐ－ｎの液晶容量ｃｌ１－ｎには、時刻ｔ５ａ時点の電位が次のＬ＋１フレームまで保持される。
　セル厚をｄ、液晶容量ｃｌ１－ｎの容量をＣＬＣ、第１の自己補償容量Ｃ１－ｎの容量をＣｄｏｗｎとすると、液晶容量ｃｌ１－ｎの電位Ｖｐ－ｎは、次式（３）のように近似できる。
Figure JPOXMLDOC01-appb-M000003
　なお、式（３）において、εは誘電率、Ｓｐ－ｎは画素電極の面積である。液晶にかかる電圧は液晶容量ｃｌ１－ｎと第１の自己補償容量Ｃ１－ｎとの比に依存する。液晶のセル厚ｄが増加すると液晶容量ｃｌ１－ｎが減少し、自己補償容量Ｃ１－ｎに対して小さくなるため電圧が低下する。ノーマリーブラックモードでは電圧低下は輝度低下となる。従来技術の手法では、セル厚ｄが増加すると輝度が増加する。この輝度増加分と電圧低下による輝度減少分のバランスをとるような容量を第１の自己補償容量Ｃ１－ｎとして設定することで、セル厚ｄ増加による輝度ムラを補償することができる。
　　また、液晶のセル厚ｄが減少すると液晶容量ｃｌ１－ｎが増加し、自己補償容量Ｃ１－ｎに対して大きくなるため電圧が増加する。ノーマリーブラックモードでは電圧増加は輝度増加となる。従来技術の手法では、セル厚ｄが減少すると輝度が減少する。この輝度減少分と電圧増加による輝度増加分のバランスをとるような容量を第１の自己補償容量Ｃ１－ｎとして設定することで、セル厚ｄの減少による輝度ムラを補償することができる。
　この点を詳細に説明する。図５の一番下に示す画素ｐ－ｎの波形図からも判明するように、Ｌフレームの動作時、制御部２１は、表示信号線Ｓｍ－ｎに電位－Ｖｓを供給する（図５、時刻ｔ０ａ）。次に、制御部２１は走査線ＧｎをＨレベルに制御してスイッチング素子Ｔ１－ｎをオンに制御し、時刻ｔ１ａ～ｔ２ａの期間、電位－Ｖｓを液晶容量Ｃｌ１－ｎに書き込む。時刻ｔ２ａ以降、スイッチング素子Ｔ１－ｎをオフ状態にし、次にスイッチング素子Ｔ２－ｎをオン状態にすることで、画素ｐ－ｎの液晶容量ｃｌ－ｎの電位がΔＶｐｘ（＝Ｖｓ（１－（ｃｌ１－ｎ）／（（ｃ１－ｎ）＋（ｃｌ１－ｎ））だけ上がり、－Ｖｓから－Ｖｓ＋Δｐｘに変化する。
　すなわち、本実施形態における液晶装置は、セル厚ｄの増加による光透過率の増加分を、第１の自己補償容量Ｃ１－ｎにより逆の極性の光透過率になるような電位差ΔＶｐｘを発生させることで、液晶のセル厚の厚みムラを自己補正している。ここで、「セル厚ｄの増加」とは、ある基準の厚さよりもセル厚ｄが大きいことを意味する。また「セル厚ｄの減少」とは、ある基準の厚さよりもセル厚ｄが小さいことを意味する。
　つまり、液晶装置において、異なる位置に形成された画素毎にセルの厚さが異なる場合であっても、輝度ムラの発生を抑えることができる。
　また、Ｌ＋１フレームの動作時、制御部２１は、表示信号線Ｓｍ－ｎに、Ｌフレームと逆の極性である電位＋Ｖｓを供給する（図５、時刻ｔ０ｂ）。このため、画素ｐ－ｎの液晶容量ｃｌ１－ｎには、Ｌフレーム時とは逆の電位＋Ｖｓが発生する。すなわち、Ｌ＋１フレーム時においても、制御部２１は、時刻ｔ１ｂ～ｔ２ｂの期間、スイッチング素子Ｔ１－ｎをオン状態に制御することで、電位＋Ｖｓを液晶容量ｃｌ１－ｎに書き込む。次に、制御部２１は、時刻ｔ２ｂ以降、スイッチング素子Ｔ１－ｎをオフ状態にし、次に、表示信号線Ｓｍ－ｎに電位－Ｖｓを供給する（図５、時刻ｔ３ｂ）。次に、制御部２１は、スイッチング素子Ｔ２―ｎをオン状態にすることで、画素ｐ－ｎの液晶容量ｃｌ１－ｎの電位が第１の自己補償容量Ｃ１－ｎに基づきΔＶｐｘだけ下がり、＋Ｖｓから＋Ｖｓ－ΔＶｐｘに変化する。なお、１フレームは、例えば、６０Ｈｚ駆動の液晶装置であれば、１／６０秒である。
　図６は、本実施形態における第１ガラス基板３上のレイアウトの例を説明する図である。図６のように、画素ｐ－ｎについて、第１ガラス基板３上には、走査線Ｇ－ｎ～Ｇ－（ｎ＋１）と、スイッチング素子Ｔ１－ｎ～Ｔ２－ｎと、ｃｏｍ配線と、画素電極１０１と、第１の自己補償容量Ｃ１－ｎとが形成されている。図６において、画素電極１０１には、スイッチング素子Ｔ１－ｎのドレイン電極とスイッチング素子Ｔ２－ｎのドレイン電極とが接続されている。スイッチング素子Ｔ１－ｎのゲート電極は走査線Ｇ－ｎに接続されている。スイッチング素子Ｔ２－ｎのゲート電極は走査線Ｇ－（ｎ＋１）に接続されている。スイッチング素子Ｔ２－ｎのソース電極には第１の自己補償容量Ｃ１－ｎの一方が接続されている。第１の自己補償容量Ｃ１－ｎの他方はｃｏｍ配線に接続され接地されているように形成されている。
　図７は、従来技術によるＶＡモードにおいてセル厚ｄ＝３．２ｍｍを基準にした場合、セル厚が変動したときの輝度変動の一例を説明する図である。縦軸はｄ＝３．２ｍｍに対する各セル厚の輝度の比である。横軸は階調０～２５６階調の例を示している。また、図８は、本実施形態による液晶装置におけるＶＡモードにおいてｄ＝３．２ｍｍを基準にした場合、セル厚が変動したときの輝度変動の一例を説明する図である。なお、ｄ＝３．２ｍｍのとき、表示信号線Ｓｍ―ｎの電位に対して画素電極の電位が０．９４倍になるように各自己補償容量を設計した場合の例である。図７において、従来技術による液晶装置では、例えば、セル厚ｄ＝３．２ｍｍに対して０．２ｍｍ厚いｄ＝３．４ｍｍの場合、点線５１のように、階調０～１０程度で急激に輝度変動値がプラス側に増加している。すなわち、輝度変動値が増加し、階調１０～階調２５６にかけて輝度変動率が０に向かってゆるやかに減少していく。また、セル厚ｄ＝３．２ｍｍに対して０．２ｍｍ薄いｄ＝３．０ｍｍの場合、点線５２のように、階調０～階調１０程度で急激に輝度変動値がマイナス側に増加している。すなわち、輝度変動値が減少し、階調１０～階調２５６にかけて輝度変動率が０に向かってがゆるやかに変化する。
　一方、本実施形態によれば、図８のように、例えば、セル厚ｄ＝３．２ｍｍに対して０．２ｍｍ厚いｄ＝３．４ｍｍの場合、点線６１のように、輝度変動値が大きく輝度ムラが目立ちやすい低階調～中階調において、図７と比較して減少している。すなわちセル厚の厚みムラによる輝度ムラが低減されている。同様に、セル厚ｄ＝３．２ｍｍに対して０．２ｍｍ薄いｄ＝３．０ｍｍの場合においても、点線６２のように、輝度変動値が大きく輝度ムラが目立ちやすい低階調～中階調において、図７と比較して減少している。すなわちセル厚の厚みムラによる輝度ムラが低減されている。
　以上のように、異なる位置に形成された画素がそれぞれ異なる厚さを有する場合においても、輝度ムラが低減される。
　以上のように、制御部２１は、画素の液晶容量ｃｌ１－ｎを構成するサブ画素電極に電位を書き込む。その後、制御部２１は、第１の自己補償容量Ｃ１－ｎに接続されたスイッチング素子Ｔ２－ｎを制御し、液晶容量ｃｌ１－ｎの電荷を第１の自己補償容量Ｃ１－ｎにより変動させる。これにより、液晶のセル厚による輝度ムラを減少することができる。
　また、本実施形態による方法は、例えば、ノーマリーブラックモードを採用するＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）方式およびＩＰＳ（Ｉｎ－Ｐｌａｎｅ　Ｓｗｉｔｃｈｉｎｇ）方式の液晶装置において効果的である。
［第２実施形態］
　第２実施形態について、図９～図１２を用いて説明する。図９は、本実施形態における液晶容量のマトリックス構成を説明する図である。図９のように、複数の画素がマトリクス状に配置され、各画素は２つのサブ画素（「ｓｕｂ　ｐｉｘｅｌ」と言うことがある。）を備える。例えば画素ｐ（１，１）は、サブ画素ｓｐ（１，１，１）及びサブ画素ｓｐ（２，１，１）を備えている。
　図１０は、本実施形態における液晶装置におけるｎ番目の画素選択時の等価回路の一例である。図１０のように、本実施形態における液晶装置は、画素ｐ－ｎは、２つのサブ画素ｓｐ２１－ｎ及びｓｐ２２－ｎを備える。そして、サブ画素ｓｐ２１－ｎ及びｓｐ２２－ｎは、列方向に隣接して配置されている。
　各サブ画素は、液晶容量と、画素電極上のスイッチング素子と、画素電極に対向する共通電極の部分とにより構成されている。液晶容量は、１つの画素電極と対向する共通電極の間に挟まれた液晶材料を有する。液晶容量は、電気的等価回路としては電気容量として表現される。
　画素ｐ－ｎの構成を、図１０を用いて説明する。サブ画素ｓｐ２１－ｎ（第２のスイッチング素子）のスイッチング素子Ｔ２１－ｎのゲート電極は、走査線Ｇ－ｎに接続されている。スイッチング素子Ｔ２１－ｎのソース電極は、表示信号線Ｓｍ－ｎに接続されている。スイッチング素子Ｔ２１－ｎのドレイン電極は、画素電極を介して容量成分を有する液晶容量ｃｌ２１－ｎの一方とスイッチング素子Ｔ２２－ｎ（第１のスイッチング素子）のソース電極に接続されている。液晶容量ｃｌ２１－ｎの他方の端子は、共通電極６を介して接地されている。すなわち、液晶容量ｃｌ２１－ｎは、共通電極６と画素電極との間に挟持されている。また、スイッチング素子Ｔ２２－ｎのドレイン電極は、第１の自己補償容量Ｃ２１－ｎ（第１の容量）の一方の端子に接続されている。第１の自己補償容量Ｃ２１－ｎの他方の端子は接地されている。さらに、スイッチング素子Ｔ２２－ｎのゲート電極は、走査線Ｇ－（ｎ＋１）に接続されている。
　サブ画素ｓｐ２２－ｎのスイッチング素子Ｔ２３－ｎ（第２のスイッチング素子）のゲート電極は、走査線Ｇ－ｎに接続されている。スイッチング素子Ｔ２３－ｎのソース電極は、表示信号線Ｓｍ－ｎに接続されている。スイッチング素子Ｔ２３－ｎのドレイン電極は、画素電極を介して容量成分を有する液晶容量ｃｌ２２－ｎの一方とスイッチング素子Ｔ２４－ｎ（第１のスイッチング素子）のソース電極に接続されている。液晶容量ｃｌ２２－ｎの他方の端子は、共通電極６を介して接地されている。すなわち、液晶容量ｃｌ２２－ｎは、共通電極６と画素電極との間に挟持されている。また、スイッチング素子Ｔ２４－ｎのドレイン電極は、第２の自己補償容量Ｃ２２－ｎ（第１の容量）の一方の端子に接続されている。第２の自己補償容量Ｃ２２－ｎの他方の端子は接地されている。さらに、スイッチング素子Ｔ２４－ｎのゲート電極は、走査線Ｇ－（ｎ＋１）に接続されている。また、本実施形態において、画素電極の電位を変動させる機構は、スイッチング素子Ｔ２２－ｎ（第１のスイッチング素子）と第１の自己補償容量Ｃ２１－ｎ（第１の容量）により構成されている。また、画素電極の電位を変動させる機構は、スイッチング素子Ｔ２４－ｎ（第１のスイッチング素子）と第２の自己補償容量Ｃ２２－ｎ（第１の容量）により構成されている。なお、スイッチング素子Ｔ２２－ｎのゲート電極とスイッチング素子Ｔ２４―ｎのゲート電極に接続される走査線は、走査線Ｇ－（ｎ＋１）でなくともよく、画素ｐ－ｎより後段の走査線、例えばＧ－（ｎ＋２）やＧ－（ｎ＋３）などでもよい。
　次に、Ｌフレーム時のｎ画素選択時の動作を、図１０と図１１を用いて説明する。図１１は、本実施形態における液晶装置のタイミングチャートである。
　制御部２１は、表示信号線Ｓｍ－ｎの信号を－Ｖｓに制御することで、各サブ画素ｓｐ２１－ｎ～ｓｐ２２―ｎのスイッチング素子Ｔ２１―ｎとスイッチング素子Ｔ２３－ｎの各ソース電極に表示信号線Ｓｍ－ｎから－Ｖｓを供給する。（図１１、時刻ｔ０ａ）。
　次に、制御部２１は、走査線Ｇ－ｎの信号を時刻ｔ１ａ～ｔ２ａの期間（１画素分の書き換え期間）、Ｈレベルに制御することで、スイッチング素子Ｔ２１－ｎ、Ｔ２３－ｎをオン状態にし、液晶容量ｃｌ２１－ｎと液晶容量ｃｌ２２－ｎとに表示信号線Ｓｍ－ｎから電位－Ｖｓを供給する。このため、液晶容量ｃｌ２１－ｎを構成する画素電極と液晶容量ｃｌ２２－ｎを構成する画素電極とには、電位－Ｖｓが発生する。なお、走査線Ｇ－ｎの出力がＨレベルになる期間は、例えば、Ｆｕｌｌ－ＨＤ対応の液晶装置においては、１／（６０×１０８０）（秒）に相当する。なお、ゼロ階調から最大階調を表示した場合の表示信号線Ｓｍ－ｎの信号レンジは、＋Ｖｓ～－Ｖｓであり、例えば、正極性側の電位＋５Ｖ～＋１Ｖ、負極性側の電位－５Ｖ～－１Ｖである。この信号レベルは、用いる液晶容量の特性に合わせるようにしてもよい。　
　時刻ｔ１ａ～ｔ２ａの期間、制御部２１は、走査線Ｇ－（ｎ＋１）をＬレベルに制御することで、スイッチング素子Ｔ２２－ｎとスイッチング素子Ｔ２４－ｎとをオフ状態にする。このため、第１の自己補償容量Ｃ２１－ｎと第２の自己補償容量Ｃ２２－ｎとには、スイッチング素子Ｔ２２－ｎとスイッチング素子Ｔ２４－ｎとが直前のフレームでオン状態であった時の電位Ｖｘが保持されている。
　次に、Ｌフレーム時のｎ＋１画素選択時の動作を説明する。
　制御部２１は、走査線Ｇ－ｎをＬレベルに制御することで、スイッチング素子Ｔ２１－ｎとスイッチング素子Ｔ２３－ｎとをオフ状態にする（図１１、時刻ｔ２ａ）。次に、表示信号線Ｓｍ－ｎの電位＋Ｖｓを供給する（図１１、時刻ｔ３ａ）。次に、走査線Ｇ－（ｎ＋１）をＨレベルに制御することで、スイッチング素子Ｔ２２－ｎとスイッチング素子Ｔ２４－ｎをオン状態にする（図１１、時刻ｔ４ａ）。サブ画素ｓｐ２１－ｎの液晶容量ｃｌ２１－ｎに接続されているスイッチング素子Ｔ２２－ｎがオン状態のため、液晶容量ｃｌ２１－ｎに保持されている電荷が、スイッチング素子Ｔ２２－ｎのソース電極に接続されている第１の自己補償容量Ｃ２１－ｎに移動する。このため、液晶容量ｃｌ２１－ｎの電位は、第１の自己補償容量Ｃ２１－ｎに基づきΔＶｐｘ（１）だけ上がり、－Ｖｓから－Ｖｓ＋ΔＶｐｘ（１）に変化する。
　また、サブ画素ｓｐ２２－ｎの液晶容量ｃｌ２２－ｎに接続されているスイッチング素子Ｔ２４－ｎがオン状態のため、液晶容量ｃｌ２２－ｎに保持されている電荷が、スイッチング素子Ｔ２４－ｎのソース電極に接続されている第２の自己補償容量Ｃ２２－ｎに移動する。このため、液晶容量ｃｌ２２－ｎを構成する画素電極の電位は、第２の自己補償容量Ｃ２２－ｎに基づきΔＶｐｘ（２）だけ上がり、－Ｖｓから－Ｖｓ＋ΔＶｐｘ（２）に変化する。
　そして、時刻ｔ５ａ以降、制御部２１は、スイッチング素子Ｔ２１－ｎ～Ｔ２４－ｎをオフ状態に制御することで、各サブ画素ｓｐ２１－ｎ～ｓｐ２２―ｎの各液晶容量ｃｌ２１－ｎ～ｃｌ２２－ｎには、時刻ｔ５ａ時点の電位が次のＬ＋１フレームまで保持される。
　また、Ｌ＋１フレームの動作時、制御部２１は、表示信号線Ｓｍ－ｎに、Ｌフレームと逆の極性である電位＋Ｖｓを供給する（図１１、時刻ｔ０ｂ）。Ｌ＋１フレーム時においても、制御部２１は、時刻ｔ１ｂ～ｔ２ｂの期間、スイッチング素子Ｔ２１－ｎとスイッチング素子Ｔ２３－ｎとをオン状態に制御する。このため、各サブ画素ｓｐ２１－ｎ～ｓｐ２２－ｎの各液晶容量ｃｌ２１～ｃｌ２２－ｎを構成する画素電極には、Ｌフレーム時とは逆の電位＋Ｖｓが発生する。
次に、制御部２１は、時刻ｔ２ｂ以降、スイッチング素子Ｔ２１－ｎとスイッチング素子Ｔ２３―ｎとをオフ状態にし、次に、表示信号線Ｓｍ－ｎに電位－Ｖｓを供給する（図１１、時刻ｔ３ｂ）。次に、制御部２１は、時刻ｔ３ｂ～ｔ４ｂの期間、スイッチング素子Ｔ２２―ｎをオン状態にすることで、サブ画素ｓｐ２１－ｎの液晶容量ｃｌ２１－ｎを構成する画素電極の電位が第１の自己補償容量Ｃ２１－ｎに基づきΔＶｐｘ（１）だけ下がり、＋Ｖｓから＋Ｖｓ－ΔＶｐｘ（１）に変化する。また、制御部２１は、時刻ｔ３ｂ～ｔ４ｂの期間、スイッチング素子Ｔ２４―ｎをオン状態にすることで、サブ画素ｓｐ２２－ｎの液晶容量ｃｌ２２－ｎを構成する画素電極の電位が第２の自己補償容量Ｃ２２－ｎに基づきΔＶｐｘ（２）だけ下がり、＋Ｖｓから＋Ｖｓ－ΔＶｐｘ（２）に変化する。なお、１フレームは、例えば、６０Ｈｚ駆動の液晶装置であれば、１／６０秒である。
　図１２は、本実施形態における第１ガラス基板３上のレイアウトの例を説明する図である。図１２のように、画素ｐ－ｎについて、第１ガラス基板３上には、走査線Ｇ－ｎ～Ｇ－（ｎ＋１）と、スイッチング素子Ｔ２１－ｎ～Ｔ２４－ｎと、ｃｏｍ配線と、画素電極２０１と２０２と、第１の自己補償容量Ｃ２１－ｎと第２の自己補償容量Ｃ２２－ｎとが形成されている。図１２において、画素電極２０１には、スイッチング素子Ｔ２１－ｎのドレイン電極とスイッチング素子Ｔ２２－ｎのドレイン電極とが接続されている。スイッチング素子Ｔ２１－ｎのゲート電極は走査線Ｇ－ｎに接続されている。スイッチング素子Ｔ２２－ｎのゲート電極は走査線Ｇ－（ｎ＋１）に接続されている。スイッチング素子Ｔ２２－ｎのソース電極には第１の自己補償容量Ｃ２１－ｎの一方が接続されている。第１の自己補償容量Ｃ２１－ｎの他方はｃｏｍ配線に接続されるように形成されている。また、画素電極２０２には、スイッチング素子Ｔ２３－ｎのドレイン電極とスイッチング素子Ｔ２４－ｎのドレイン電極とが接続されている。スイッチング素子Ｔ２３－ｎのゲート電極は走査線Ｇ－ｎａに接続されている。スイッチング素子Ｔ２４－ｎのゲート電極は走査線Ｇ－（ｎ＋１）に接続されている。スイッチング素子Ｔ２４－ｎのソース電極には第２の自己補償容量Ｃ２２－ｎの一方が接続されている。第２の自己補償容量Ｃ２２－ｎの他方はｃｏｍ配線に接続されるように形成されている。
なお、走査線Ｇ－ｎと走査線Ｇ－ｎａとには同一の信号が同一のタイミングで印加される。
　以上のように、制御部２１は、サブ画素ｓｐ２１－ｎの液晶容量ｃｌ２１－ｎに電位を書き込む。その後、制御部２１は、第１の自己補償容量Ｃ１－ｎに接続されたスイッチング素子Ｔ２２－ｎを制御し、液晶容量ｃｌ２１－ｎの電荷が第１の自己補償容量Ｃ２１－ｎとの間で再配置を構成する画素電極させることで、液晶容量ｃｌ２１－ｎにかかる電位差が減少する。この電位差の減少の大きさが液晶のセル厚変動による透過率の変化を抑えることになる。つまり、この電位差の減少の大きさが、液晶セル厚が各液晶セルによって異なることにより、透過率が変化することを抑える。これにより、液晶のセル厚による輝度ムラを減少することができる。さらに、制御部２１は、サブ画素ｓｐ２２－ｎの液晶素子ｃｌ２２－ｎに電位を書き込む。その後、制御部２１は、第２の自己補償容量Ｃ２２－ｎに接続されたスイッチング素子Ｔ２４－ｎを制御し、液晶容量ｃｌ２２－ｎの電荷が第２の自己補償容量Ｃ２２－ｎとの間で再配置させることで、液晶容量ｃｌ２２－ｎにかかる電位差が減少する。この電位差の減少の大きさが液晶のセル厚変動による透過率の変化を抑えることになる。つまり、この電位差の減少の大きさが、液晶セル厚が各液晶セルによって異なることにより、透過率が変化することを抑える。これにより、液晶のセル厚による輝度ムラを減少することができる。
　また、本実施形態によれば、サブ画素ｓｐ（１，１，１）の第１の自己補償容量Ｃ２１―ｎにより、第１実施形態と同様に、輝度変動値が大きく輝度ムラが目立ちやすい低階調～中階調のセル厚による輝度ムラを改善する。サブ画素ｓｐ（２，１，１）の第２の自己補償容量Ｃ２２―ｎにより、他の階調領域のセル厚による輝度ムラを改善する効果がある。
低～中階調領域はサブ画素ｓｐ２１－ｎ、中～高階調はサブ画素ｓｐ２２－ｎの補償機能が動作することで、第一の実施形態よりも広い階調範囲で補償が有効となる。
　また、本実施形態による方法は、例えば、ノーマリーブラックモードを採用するＶＡ方式やＩＰＳ方式の液晶装置において効果的である。
［第３実施形態］
　第３実施形態について、図１３～図１６を用いて説明する。
　図１３は、本実施形態における２つのサブ画素を備える液晶装置におけるｎ番目の画素選択時の等価回路の一例である。なお、図１３～図１４は、１つの画素ｐ－ｎの構成を表している。
　図１３のように、本実施形態における液晶装置は、画素ｐ－ｎは、２つのサブ画素ｓｐ３１－ｎ～ｓｐ３２－ｎを備える。そして、サブ画素ｓｐ３１－ｎ～ｓｐ３２－ｎは、列方向に隣接して配置されている。
　図１４は、図１３の等価回路を簡略化して表現した図である。符号３０１～３０２を付した画素電極は、各サブ画素ｓｐ３１－ｎ～ｓｐ３２－ｎの各画素電極である。図１４のように、サブ画素Ａ（ｓｐ３１－ｎ）の画素電極３０１は、スイッチング素子Ｔ３１－ｎのドレイン電極と第１の自己補償容量Ｃ３１－ｎの一方が接続されている。サブ画素Ｂ（ｓｐ３２－ｎ）の画素電極３０２は、スイッチング素子Ｔ３２－ｎのドレイン電極と第１の自己補償容量Ｃ３１－ｎの他方が接続されている。スイッチング素子Ｔ３３－ｎのソース電極は、第２の自己補償容量Ｃ３２－ｎの一方の端子に接続されている。
　まず、サブ画素ｓｐ３１－ｎの構成を、図１３と図１４を用いて説明する。スイッチング素子Ｔ３１－ｎのゲート電極は、走査線Ｇ－ｎに接続されている。スイッチング素子Ｔ３１－ｎのソース電極は、表示信号線Ｓｍ－ｎに接続されている。スイッチング素子Ｔ３１－ｎのドレイン電極は、画素電極３０１を介して容量成分を有する液晶容量ｃｌ３１－ｎの一方に接続され且つ第１の自己補償容量Ｃ３１－ｎ（第２の容量）の一方の端子に接続されている。液晶容量ｃｌ３１－ｎの他方の端子は、共通電極６を介して接地されている。すなわち、液晶容量ｃｌ３１－ｎは、共通電極６と画素電極３０１との間に挟持されている。
　次に、サブ画素ｓｐ３２－ｎの構成を説明する。スイッチング素子Ｔ３２－ｎ（第２のスイッチング素子）のゲート電極は、走査線Ｇ－ｎに接続されている。スイッチング素子Ｔ３２－ｎのソース電極は、表示信号線Ｓｍ－ｎに接続されている。スイッチング素子Ｔ３２－ｎのドレイン電極は、画素電極３０２を介して容量成分を有する液晶容量ｃｌ３２－ｎの一方に接続され且つ第１の自己補償容量Ｃ３１－ｎの他方の端子に接続され且つスイッチング素子Ｔ３３―ｎ（第１のスイッチング素子）のドレイン電極に接続されている。液晶容量ｃｌ３２－ｎの他方の端子は、共通電極６を介して接地されている。
　また、スイッチング素子Ｔ３３－ｎのソース電極は、第２の自己補償容量Ｃ３２－ｎ（第１の容量）の一方の端子に接続されている。第２の自己補償容量Ｃ３２－ｎの他方の端子は、コモン配線Ｃｓ－（ｎ＋１）（補助容量電極）に接続されている。スイッチング素子Ｔ３３－ｎのゲート電極は、走査線Ｇ－（ｎ＋１）に接続されている。なお、コモン配線Ｃｓ－（ｎ＋１）は、一定の電位に固定されていることが望ましくＣｓ－ｎ、あるいはその他のコモン配線と共通でも構わない。また、画素電極の電位が変動する機構は、スイッチング素子Ｔ３３－ｎ（第１のスイッチング素子）と第２の自己補償容量Ｃ３２－ｎ（第１の容量）および第１の自己補償容量Ｃ３１－ｎ（第２の容量）とで構成されている。なお、スイッチング素子Ｔ３３－ｎのゲート電極に接続される走査線は、走査線Ｇ－（ｎ＋１）でなくともよく、画素ｐｉｘ　ｎより後段の走査線、例えばＧ－（ｎ＋２）やＧ－（ｎ＋３）などでもよい。
　次に、Ｌフレーム時のｎ画素選択時の動作を、図１３と図１５を用いて説明する。図１５は、本実施形態における２つのサブ画素を備える液晶装置のタイミングチャートである。
　制御部２１は、表示信号線Ｓｍ－ｎの信号をＶｓに制御することで、各サブ画素ｓｐ３１－ｎ～ｓｐ３２－ｎの各スイッチング素子Ｔ３１～ｎ～Ｔ３２－ｎの各ソース電極に表示信号線Ｓｍ－ｎからＶｓを供給する。（図１５、時刻ｔ０ａ）。
　次に、制御部２１は、走査線Ｇ－ｎの信号を時刻ｔ０ａ～ｔ１ａの期間（１画素分の書き換え期間）、Ｈレベル（高電位レベル。「Ｖｈｉｇｈ」と言うことがある。）に制御することで、スイッチング素子Ｔ３１－ｎ～Ｔ３２－ｎをオン状態にし、液晶容量ｃｌ３１－ｎ～ｃｌ３２－ｎに表示信号線Ｓｍ－ｎから電位Ｖｓを供給する。このため、液晶容量ｃｌ３１－ｎ～ｃｌ３２－ｎには、図１５のように、電位Ｖｓが発生する。なお、走査線Ｇ－ｎの出力がＨレベルになる期間は、液晶装置で用いる走査線３の総数に応じて設定され、例えば、Ｆｕｌｌ－ＨＤ対応の液晶装置においては、１／（６０×１０８０）（秒）に相当する。なお、ゼロ階調から最大階調を表示した場合の表示信号線Ｓｍ－ｎの信号レンジは、＋Ｖｓ～－Ｖｓであり、例えば、正極性側の電位＋５Ｖ～＋１Ｖ、負極性側の電位－５Ｖ～－１Ｖである。この信号レベルは、用いる液晶容量の特性に合わせるようにしてもよい。　
　時刻ｔ０ａ～ｔ１ａの期間、制御部２１は、走査線Ｇ－（ｎ＋１）をＬレベルに制御することで、スイッチング素子Ｔ３３－ｎをオフ状態にする。このため、第２の自己補償容量Ｃ３２－ｎには、スイッチング素子Ｔ３３－ｎが直前のフレームでオン状態であった時の電位Ｖｘが保持されている。　
　次に、ｔ１ａ～ｔ２ａの期間について、すなわち、Ｌフレーム時のｎ＋１画素選択時の動作を説明する。
　制御部２１は、走査線Ｇ－ｎをＬレベルに制御することで、スイッチング素子Ｔ３１－ｎ～Ｔ３２－ｎをオフ状態にする。制御部２１は、走査線Ｇ－（ｎ＋１）をＨレベルに制御することで、スイッチング素子Ｔ３３－ｎをオン状態にする。サブ画素ｓｐ３２－ｎの液晶容量ｃｌ３２－ｎに接続されているスイッチング素子３３－ｎがオン状態のため、液晶容量ｃｌ３２－ｎに保持されている電荷が、スイッチング素子Ｔ３３－ｎのソース電極に接続されている第２の自己補償容量Ｃ３２－ｎに移動する。この結果、液晶容量ｃｌ３２－ｎの電位は、第２の自己補償容量Ｃ３２－ｎに基づきΔＶｐｘ（１）だけ下がり、ＶｓからＶｓ－ΔＶｐｘ（１）に変化する。
　液晶容量ｃｌ３１－ｎを構成する画素電極３０１と液晶容量ｃｌ３２－ｎを構成する画素電極３０２は、第１の自己補償容量Ｃ３１－ｎによって容量結合された状態となっている。従ってサブ画素ｓｐ３２－ｎの液晶容量ｃｌ３２－ｎを構成する画素電極３０２の電位が下がった結果、その電位変動は液晶容量ｃｌ３１－ｎを構成する画素電極３０１にも起きる。このため、液晶容量ｃｌ３１－ｎの電位は、ΔＶｐｘ（２）だけ下がり、ＶｓからＶｓ－ΔＶｐｘ（２）に変化する。電位差ΔＶｐｘ（２）とΔＶｐｘ（１）の関係は、液晶容量ｃｌ３１－ｎ、液晶容量ｃｌ３２－ｎ、第１の自己補償容量Ｃ３１－ｎおよび第２の自己補償容量Ｃ３２－ｎのバランスによって定まる。なお、例えば、ΔＶｐｘ（１）の方がΔＶｐｘ（２）より大きい関係になるように、各容量を設定する。
　時刻ｔ２ａ以降、制御部２１は、スイッチング素子Ｔ３１－１～スイッチング素子Ｔ３３－ｎをオフ状態に制御することで、各サブ画素ｓｐ３１－ｎ～ｓｐ３２－ｎの各液晶容量ｃｌ３１－ｎ～ｃｌ３２－ｎには、時刻ｔ２ａ時点の電位が次のフレームまで保持される。
　この結果、図１３と図１５のように、ｔ２ａ以降、各サブ画素の液晶容量の電位の大きさは、サブ画素ｓｐ３１－ｎの液晶容量ｃｌ３１－ｎを構成する画素電極３０１の電位がサブ画素ｓｐ３２－ｎの液晶容量ｃｌ３２－ｎを構成する画素電極３０２の電位より大きい。
　このため、各サブ画素の各液晶容量の電位差に応じて、各サブ画素の各液晶容量の光透過率または光反射率が異なる。画素全体としては両サブ画素の階調輝度特性の合成と見なすことが出来るため、低～中階調領域はサブ画素ｓｐ３１－ｎが、中～高階調領域はサブ画素ｓｐ３２－ｎの特性が支配的となる。そして、各サブ画素は、セル厚変動に対して自己補償がかかるように画素電位が変動する。よって、低～中階調領域はサブ画素ｓｐ３１－ｎ、中～高階調領域はサブ画素ｓｐ３２－ｎの補償機能が動作することで、第１実施形態よりも広い階調範囲で補償が有効となる。
　また、Ｌ＋１フレーム時の動作は、制御部２１は、表示信号線Ｓｍ－ｎにＬフレーム時とは逆極性の電位、すなわち－Ｖｓを供給する。このため、各サブ画素ｓｐ３１－ｎ～ｓｐ３２－ｎには、Ｌフレーム時とは逆の電位が発生する。また、Ｌ＋１フレーム時においても、制御部２１は、時刻ｔ０ｂ～ｔ１ｂの期間、スイッチング素子Ｔ３１－ｎ～Ｔ３２－ｎがオン状態に制御することで、電位－Ｖｓを書き込む。次に、制御部２１は、時刻ｔ１ｂ以降、スイッチング素子Ｔ３１－ｎ～Ｔ３２－ｎをオフ状態にし、時刻ｔ１ｂ～ｔ２ｂの期間、スイッチング素子Ｔ３３―ｎをオン状態にすることで、Ｌフレーム時と同様に各サブ画素間に電位差を生じさせ階調表現を実現する。なお、１フレームは、例えば、６０Ｈｚ駆動の液晶装置であれば、１／６０秒である。
　図１６は、本実施形態における第１ガラス基板３上のレイアウトの例を説明する図である。図１６のように、画素ｐ－ｎについて、第１ガラス基板３上には、走査線Ｇ－ｎ～Ｇ－（ｎ＋１）と、スイッチング素子Ｔ３１－ｎ～Ｔ３３－ｎと、ｃｏｍ配線と、画素電極３０１～３０２と、第１の自己補償容量Ｃ３１－ｎと第２の自己補償容量Ｃ３２－ｎとが形成されている。図１６において、画素電極３０１には、スイッチング素子Ｔ３１－ｎのドレイン電極が接続されている。画素電極３０１と画素電極３０２との間に、第１の自己補償容量Ｃ３１－ｎが形成されている。さらに、画素電極３０２には、スイッチング素子Ｔ３２－ｎのドレイン電極とスイッチング素子Ｔ３４－ｎのドレイン電極とが接続されている。スイッチング素子Ｔ３４－ｎのゲート電極は走査線Ｇ－（ｎ＋１）に接続されている。スイッチング素子Ｔ３４－ｎのソース電極には第２の自己補償容量Ｃ３２－ｎの一方が接続されている。第２の自己補償容量Ｃ３２－ｎの他方はｃｏｍ配線に接続されるように形成されている。さらに、スイッチング素子Ｔ３１－ｎのゲート電極とスイッチング素子Ｔ３２－ｎのゲート電極は、共通の走査線Ｇ－ｎに接続されるように形成されている。
　また、図１４および図１６において、各サブ画素ｓｐ３１－ｎ～ｓｐ３２－ｎの画素電極３０１～３０２の面積は、例えば、全て同じでもよく、あるいは、画素電極３０１の面積：画素電極３０２の面積＝１：２でもよい。走査線Ｇ－（ｎ＋１）に接続されているスイッチング素子Ｔ３３－ｎをオン状態に制御することで、サブ画素ｓｐ３２－ｎの液晶容量ｃｌ３２－ｎを構成する画素電極３０２に書き込んだ電位をＶｓからＶｓ－ΔＶｐｘ（１）に下げ、さらに、容量結合により液晶容量ｃｌ３１－ｎを構成する画素電極３０１－ｎの電位をＶｓからＶｓ－ΔＶｐｘ（２）に下げている。このため、スイッチング素子Ｔ３３－ｎが接続されている液晶容量ｃｌ３２－ｎが大きいほど液晶容量ｃｌ３１－ｎを下げることが容易であり、視角特性上、高階調で機能する画素の面積が大きい方が望ましい。
　以上のように、制御部２１は、各サブ画素の各液晶容量ｃｌ３１－ｎ～ｃｌ３２－ｎに電位を書き込んだ後、第２の自己補償容量Ｃ３２－ｎに接続されたスイッチング素子Ｔ３３－ｎを制御する。これにより、液晶容量ｃｌ３２－ｎの電位を変動させ、さらに、液晶容量ｃｌ３１－ｎと液晶容量ｃｌ３２－ｎの間に接続された第１の自己補償容量Ｃ３１－ｎを用いて液晶容量ｃｌ３１－ｎの電位を変動させる。液晶のセル厚による輝度ムラを減少させつつ、１画素を２つのサブ画素に分割して２階調表現を行う。
　また、本実施形態では、全てのサブ画素ｓｐ３１－ｎ～ｓｐ３２－ｎの液晶容量ｃｌ３１－ｎ～ｃｌ３２－ｎが、各スイッチング素子Ｔ３１－ｎ～Ｔ３２－ｎを介して表示信号線Ｓｍ－ｎに接続される構成としている。複数のサブ画素ごとに結合容量を接続して１つのスイッチング素子で制御する手法と比べて、各液晶容量ｃｌ３１－ｎ～ｃｌ３２－ｎがフローティングされていないため焼き付きが発生しない効果がある。
　また、第２実施形態では、サブ画素ｓｐ３１－ｎにもサブ画素ｓｐ３２－ｎと同じように電位を変化させるためのスイッチング素子と自己補償容量を備える。本実施形態によれば、サブ画素ｓｐ３１－ｎの画素電極３０１とサブ画素ｓｐ３２－ｎの画素電極３０２との間に第１の自己補償容量を形成するだけなので、スイッチング素子を４つ設ける図１２の第２実施形態と比較して、構造を簡単にできるので開口率の低下を抑える効果もある。
［第４実施形態］
　第４実施形態について、図１７～図１９を用いて説明する。
　図１７は、本実施形態における３つのサブ画素を備える液晶装置におけるｎ番目の画素選択時の等価回路の一例である。なお、図１７～図１８は、１つの画素ｐ－ｎの構成を表している。図１８は、図１７の等価回路を簡略化して表現した図である。符号４０１～４０３を付した画素電極は、各サブ画素ｓｐ４１－ｎ～ｓｐ４３－ｎの各画素電極である。
　図１７と図１８のように、サブ画素ｓｐ４１－ｎのスイッチング素子Ｔ４１－ｎのゲート電極は、走査線Ｇ－ｎに接続されている。スイッチング素子Ｔ４１－ｎのソース電極は、表示信号線Ｓｍ－ｎに接続されている。スイッチング素子Ｔ４１－ｎのドレイン電極は、画素電極４０１を介して容量成分を有する液晶容量ｃｌ４１－ｎの一方と第１の自己補償容量ｃ４１－ｎの一方の端子に接続されている。液晶容量ｃｌ４１－ｎの他方の端子は、共通電極６を介して接地されている。すなわち、液晶容量ｃｌ４１－ｎは、共通電極６と画素電極４０１との間に挟持されている。
　次に、サブ画素ｓｐ４２－ｎの構成を説明する。スイッチング素子Ｔ４２－ｎのゲート電極は、走査線Ｇ－ｎに接続されている。スイッチング素子Ｔ４２－ｎのソース電極は、表示信号線Ｓｍ－ｎに接続されている。スイッチング素子Ｔ４２－ｎのドレイン電極は、画素電極４０２を介して容量成分を有する液晶容量ｃｌ４２－ｎの一方と第１の自己補償容量Ｃ４１－ｎの他方の端子に接続され且つ第２の自己補償容量Ｃ４２－ｎの一方の端子に接続されている。液晶容量ｃｌ４２－ｎの他方の端子は、共通電極６を介して接地されている。
　次に、サブ画素ｓｐ４３－ｎの構成を説明する。スイッチング素子Ｔ４３－ｎのゲート電極は、走査線Ｇ－ｎに接続されている。スイッチング素子Ｔ４３－ｎのソース電極は、表示信号線Ｓｍ－ｎに接続されている。スイッチング素子Ｔ４３－ｎのドレイン電極は、画素電極４０３を介して容量成分を有する液晶容量ｃｌ４３－ｎの一方と第２の自己補償容量Ｃ４２－ｎの他方の端子とスイッチング素子Ｔ４４－ｎのドレイン電極に接続されている。液晶容量ｃｌ４３－ｎの他方の端子は、共通電極６を介して接地されている。
　また、スイッチング素子Ｔ４４－ｎのソース電極は、第３の自己補償容量Ｃ４３－ｎの一方の端子に接続されている。第３の自己補償容量Ｃ４３－ｎの他方の端子は、コモン配線Ｃｓ－（ｎ＋１）（補助容量電極）に接続されている。スイッチング素子Ｔ４４－ｎのゲート電極は、走査線Ｇ－（ｎ＋１）に接続されている。また、画素電極の電位が変動する機構は、スイッチング素子Ｔ４４－ｎ（第１のスイッチング素子）と第３の自己補償容量Ｃ４３－ｎ（第１の容量）、第２の自己補償容量Ｃ４２－ｎ（第２の容量）および第１の自己補償容量Ｃ４１－ｎ（第２の容量）で構成されている。なお、スイッチング素子Ｔ４４－ｎのゲート電極に接続される走査線は、走査線Ｇ－（ｎ＋１）でなくともよく、画素ｐ－ｎより後段の走査線、例えばＧ－（ｎ＋２）やＧ－（ｎ＋３）などでもよい。
　次に、Ｌフレーム時のｎ画素選択時の動作を、図１７と図１９を用いて説明する。図１９は、本実施形態における３つのサブ画素を備える液晶装置のタイミングチャートである。
　制御部２１は、表示信号線Ｓｍ－ｎの信号をＶｓに制御することで、各サブ画素ｓｐ４１－ｎ～ｓｐ４３－ｎの各スイッチング素子Ｔ４１～ｎ～Ｔ４３－ｎの各ソース電極に表示信号線Ｓｍ－ｎからＶｓを供給する。（図１９、時刻ｔ０ａ）。
　次に、制御部２１は、走査線Ｇ－ｎの信号を時刻ｔ０ａ～ｔ１ａの期間（１画素分の書き換え期間）、Ｈレベルに制御することで、スイッチング素子Ｔ４１－ｎ～Ｔ４３－ｎをオン状態にし、液晶容量ｃｌ４１－ｎ～ｃｌ４３－ｎに表示信号線Ｓｍ－ｎから電位Ｖｓを供給する。このため、液晶容量ｃｌ４１－ｎ～ｃｌ４３－ｎには、図１８と図１９のように、電位Ｖｓが発生する。なお、走査線Ｇ－ｎの出力がＨレベルになる期間は、例えば、Ｆｕｌｌ－ＨＤ対応の液晶装置においては、１／（６０×１０８０）（秒）に相当する。なお、ゼロ階調から最大階調を表示した場合の表示信号線Ｓｍ－ｎの信号レンジは、＋Ｖｓ～－Ｖｓであり、例えば、正極性側の電位＋５Ｖ～＋１Ｖ、負極性側の電位－５Ｖ～－１Ｖである。この信号レベルは、用いる液晶容量の特性に合わせるようにしてもよい。
　時刻ｔ０ａ～ｔ１ａの期間、制御部２１は、走査線Ｇ－（ｎ＋１）をＬレベルに制御することで、スイッチング素子Ｔ４４－ｎをオフ状態にする。このため、第３の自己補償容量Ｃ４３－ｎには、スイッチング素子Ｔ４４－ｎが直前のフレームでオン状態であった時の電位Ｖｘが保持されている。　
　次に、ｔ１ａ～ｔ２ａの期間について、すなわち、Ｌフレーム時のｎ＋１画素選択時の動作を説明する。
　制御部２１は、走査線Ｇ－ｎをＬレベルに制御することで、スイッチング素子Ｔ４１－ｎ～Ｔ４３－ｎをオフ状態にし、走査線Ｇ－（ｎ＋１）をＨレベルに制御することで、スイッチング素子Ｔ４４－ｎをオン状態にする。サブ画素ｓｐ４３－ｎの液晶容量ｃｌ４３－ｎに接続されているスイッチング素子Ｔ４４－ｎがオン状態のため、液晶容量ｃｌ４３－ｎに保持されている電荷が、スイッチング素子Ｔ４４－ｎのソース電極に接続されている第３の自己補償容量Ｃ４３－ｎに移動する。この結果、液晶容量ｃｌ４３－ｎの電位は、第３の自己補償容量Ｃ４３－ｎに基づきΔＶｐｘ（１）だけ下がり、ＶｓからＶｓ－ΔＶｐｘ（１）に変化する。
　液晶容量ｃｌ４１－ｎを構成する画素電極４０１と液晶容量ｃｌ４２－ｎを構成する画素電極４０２は、第１の自己補償容量Ｃ４１－ｎによって容量結合された状態となっている。また、液晶容量ｃｌ４２－ｎを構成する画素電極４０２と液晶容量ｃｌ４３－ｎを構成する画素電極４０３は、第２の自己補償容量Ｃ４２－ｎによって容量結合された状態となっている。従ってサブ画素ｓｐ４３－ｎの液晶容量ｃｌ４３－ｎを構成する画素電極４０３の電位が下がった結果、その電位変動は液晶容量ｃｌ４２－ｎを構成する画素電極４０２にも起きる。このため、液晶容量ｃｌ４２－ｎの電位は、ΔＶｐｘ（２）だけ下がり、ＶｓからＶｓ－ΔＶｐｘ（２）に変化する。さらに、サブ画素ｓｐ４２－ｎの液晶容量ｃｌ４２－ｎを構成する画素電極４０２の電位が下がった結果、その電位変動は液晶容量ｃｌ４１－ｎを構成する画素電極４０１にも起きる。このため、液晶容量ｃｌ４１－ｎの電位は、ΔＶｐｘ（３）だけ下がり、ＶｓからＶｓ－ΔＶｐｘ（３）に変化する。ΔＶｐｘ（３）とΔＶｐｘ（２）とΔＶｐｘ（１）の関係は、液晶容量ｃｌ４１－ｎ、液晶容量ｃｌ４２－ｎ、液晶容量ｃｌ４３－ｎ、第１の自己補償容量Ｃ４１－ｎ、第２の自己補償容量Ｃ４２－ｎおよび第３の自己補償容量Ｃ４３－ｎのバランスによって定まる。なお、例えば、ΔＶｐｘ（１）の電位の方がΔＶｐｘ（２）の電位より大きい関係になり且つΔＶｐｘ（２）の電位の方がΔＶｐｘ（３）の電位より大きい関係になるように、各容量を設定する。
　時刻ｔ２ａ以降、制御部２１は、スイッチング素子Ｔ４１－１～スイッチング素子Ｔ４４－ｎをオフ状態に制御することで、各サブ画素ｓｐ４１－ｎ～ｓｐ４３－ｎの各液晶容量ｃｌ４１－ｎ～ｃｌ４３－ｎには、時刻ｔ２ａ時点の電位が次のフレームまで保持される。
　この結果、図１７と図１９のように、ｔ２ａ以降、各サブ画素の液晶容量の電位の大きさは、以下のようになる。サブ画素ｓｐ４１－ｎの液晶容量ｃｌ４１－ｎを構成する画素電極４０１の電位がサブ画素ｓｐ４２－ｎの液晶容量ｃｌ４２－ｎを構成する画素電極４０２の電位より大きい。サブ画素ｓｐ４２－ｎの液晶容量ｃｌ４２－ｎを構成する画素電極４０２の電位がサブ画素ｓｐ４３－ｎの液晶容量ｃｌ４３－ｎを構成する画素電極４０３の電位より大きい。
　このため、各サブ画素の各液晶容量の電位差に応じて、各サブ画素の各液晶容量の光透過率または光反射率が異なる。画素全体としては３つのサブ画素の階調輝度特性の合成と見なすことが出来る。したがって、低階調領域はサブ画素ｓｐ４１－ｎの特性が支配的となる。中階調領域はサブ画素ｓｐ４２－ｎの特性が支配的となる。高階調領域はサブ画素ｓｐ４３－ｎの特性が支配的となる。そして、各サブ画素は、セル厚変動に対して自己補償がかかるように画素電位が変動することから、低階調領域はサブ画素ｓｐ４１－ｎ、中階調領域はサブ画素ｓｐ４２－ｎ、高階調領域はサブ画素ｓｐ４３－ｎの補償機能が動作する。これにより、第１実施形態および第２実施形態よりも広い階調範囲で補償が有効となる。
　また、Ｌ＋１フレーム時の動作は、図１９において時刻ｔ０ｂ以降であり、制御部２１は、表示信号線Ｓｍ－ｎにＬフレーム時とは逆極性の電位、すなわち－Ｖｓを供給する。
このため、各サブ画素ｓｐ４１－ｎ～ｓｐ４３－ｎには、Ｌフレーム時とは逆の電位が発生する。また、Ｌ＋１フレーム時においても、制御部２１は、時刻ｔ０ｂ～ｔ１ｂの期間、スイッチング素子Ｔ４１－ｎ～Ｔ４３－ｎがオン状態に制御することで、電位－Ｖｓを書き込む。次に、制御部２１は、時刻ｔ１ｂ以降、スイッチング素子Ｔ４１－ｎ～Ｔ４３－ｎをオフ状態にし、時刻ｔ１ｂ～ｔ２ｂの期間、スイッチング素子Ｔ４４―ｎをオン状態にすることで、Ｌフレーム時と同様に各サブ画素間に電位差を生じさせ階調表現を実現する。なお、１フレームは、例えば、６０Ｈｚ駆動の液晶装置であれば、１／６０秒である。
　また、図１８において、各サブ画素ｓｐ４１－ｎ～ｓｐ４３－ｎの画素電極４０１～４０３の面積は、例えば、全て同じでもよい。あるいは、画素電極４０１の面積：画素電極４０２の面積：画素電極４０３の面積＝１：１．５：２でもよい。走査線Ｇ－（ｎ＋１）に接続されているスイッチング素子Ｔ４４－ｎをオン状態に制御することで、サブ画素ｓｐ４３－ｎの液晶容量ｃｌ４３－ｎを構成する画素電極４０３に書き込んだ電位をＶｓからＶｓ－ΔＶｐｘ（１）に下げ、さらに、容量結合により液晶容量ｃｌ４２－ｎを構成する画素４０２の電位をＶｓからＶｓ－ΔＶｐｘ（２）に下げている。さらに、容量結合により液晶容量ｃｌ４１－ｎを構成する画素４０１の電位をＶｓからＶｓ－ΔＶｐｘ（３）に下げている。このため、スイッチング素子Ｔ４４－ｎが接続されている液晶容量ｃｌ４３－ｎが大きいほど液晶容量ｃｌ４２－ｎと液晶容量ｃｌ４１－ｎとを下げることが容易であり、視角特性上、高階調で機能する画素の面積が大きい方が望ましい。
　以上のように、制御部２１は、各サブ画素の各液晶容量ｃｌ４１－ｎ～ｃｌ４３－ｎに電位を書き込む。その後、第３の自己補償容量Ｃ４３－ｎに接続されたスイッチング素子Ｔ４４－ｎを制御することで、液晶容量ｃｌ４３－ｎの電位を変動させ、さらに、液晶容量ｃｌ４２－ｎと液晶容量ｃｌ４３－ｎの間に接続された第２の自己補償容量Ｃ４２－ｎを用いて液晶容量ｃｌ４２－ｎの電位を変動させ、さらに、液晶容量ｃｌ４１－ｎと液晶容量ｃｌ４２－ｎの間に接続された第１の自己補償容量Ｃ４１－ｎを用いて液晶容量ｃｌ４１－ｎの電位を変動させる。これにより、液晶のセル厚による輝度ムラを減少させつつ、１画素を３つのサブ画素に分割して３階調表現を行える。そして、サブ画素ｓｐ４１－ｎの液晶容量ｃｌ４１－ｎとサブ画素ｓｐ４２－ｎの液晶容量ｃｌ４２－ｎとの間の第１の自己補償容量Ｃ４１－ｎと、サブ画素ｓｐ４２－ｎの液晶容量ｃｌ４２－ｎとサブ画素ｓｐ４３－ｎの液晶容量ｃｌ４３－ｎとの間の第１の自己補償容量Ｃ４１－ｎは、単純な容量結合のため制御用のスイッチング素子等を形成する必要がないので、構造を簡単にできるので開口率が低下しない効果がある。
　また、本実施形態では、全てのサブ画素ｓｐ４１－ｎ～ｓｐ４３－ｎの液晶容量ｃｌ４１－ｎ～ｃｌ４３－ｎが、各スイッチング素子Ｔ４１－ｎ～Ｔ４３－ｎを介して表示信号線Ｓｍ－ｎに接続される構成としている。複数のサブ画素ごとに結合容量を接続して１つのスイッチング素子で制御する手法と比べて、各液晶容量ｃｌ４１－ｎ～ｃｌ４３－ｎがフローティングされていないため焼き付きが発生しない効果がある。
　また、本実施形態によれば、サブ画素ｓｐ４１―ｎ～ｓｐ４２－ｎにもサブ画素ｓｐ４３－ｎと同じように電位を変化させるためのスイッチング素子と自己補償容量を備える構成する手法と比べて、サブ画素ｓｐ４２－ｎの画素電極４０２とサブ画素ｓｐ４３－ｎの画素電極４０３との間に第２の自己補償容量Ｃ４２－ｎを形成するだけなので、構造を簡単にでき開口率の低下を抑える効果もある。
［第５実施形態］
　第５の実施形態は、１画素を３つのサブ画素に分割した液晶装置の他の実施形態である。第５の実施形態は、図２０～図２１を用いて説明する。図２０は、本実施形態における１画素を３つのサブ画素に分割した液晶装置の等価回路の一例である。図２１は、図２０の等価回路を簡略化して表現した図である。符号５０１～５０３を付した画素電極は、各サブ画素ｓｐ５１－ｎ～ｓｐ５３－ｎの各画素電極である。
　図２０と図２１のように、サブ画素ｓｐ５１－ｎのスイッチング素子Ｔ５１－ｎのゲート電極は、走査線Ｇ－ｎに接続されている。スイッチング素子Ｔ５１－ｎのソース電極は、表示信号線Ｓｍ－ｎに接続されている。スイッチング素子Ｔ５１－ｎのドレイン電極は、画素電極５０１を介して液晶容量ｃｌ５１－ｎの一方と第１の自己補償容量Ｃ５１－ｎの一方の端子に接続されている。液晶容量ｃｌ５１－ｎの他方の端子は、共通電極６を介して接地されている。
　サブ画素ｓｐ５３－ｎのスイッチング素子Ｔ５３－ｎのゲート電極は、走査線Ｇ－ｎに接続されている。スイッチング素子Ｔ５３－ｎのソース電極は、表示信号線Ｓｍ－ｎに接続されている。スイッチング素子Ｔ５３－ｎのドレイン電極は、画素電極５０３を介して液晶容量ｃｌ５３－ｎの一方と第１の自己補償容量Ｃ５１－ｎの他方の端子と第２の自己補償容量Ｃ５２－ｎの一方とスイッチング素子Ｔ５４－ｎのドレイン電極に接続されている。液晶容量ｃｌ５３－ｎの他方の端子は、共通電極６を介して接地されている。スイッチング素子Ｔ５４－ｎのソース電極は、第３の自己補償容量Ｃ５３－ｎの一方の端子に接続されている。第３の自己補償容量Ｃ５３－ｎの他方の端子は、コモン配線Ｃｓ－（ｎ＋１）（補助容量電極）に接続されている。スイッチング素子Ｔ５４－ｎのゲート電極は、走査線Ｇ－（ｎ＋１）に接続されている。
　サブ画素ｓｐ５２－ｎのスイッチング素子Ｔ５２－ｎのゲート電極は、走査線Ｇ－ｎに接続されている。スイッチング素子Ｔ５２－ｎのソース電極は、表示信号線Ｓｍ－ｎに接続されている。スイッチング素子Ｔ５２－ｎのドレイン電極は、画素電極５０２を介して液晶容量ｃｌ５２－ｎの一方と第２の自己補償容量Ｃ５２－ｎの他方の端子に接続されている。液晶容量ｃｌ５２－ｎの他方の端子は、共通電極６を介して接地されている。また、画素電極の電位が変動する機構は、スイッチング素子Ｔ５４－ｎ（第１のスイッチング素子）と第３の自己補償容量Ｃ５３－ｎ（第１の容量）、第２の自己補償容量Ｃ５２－ｎ（第２の容量）および第１の自己補償容量Ｃ５１－ｎ（第２の容量）で構成されている。なお、スイッチング素子Ｔ５４－ｎのゲート電極に接続される走査線は、走査線Ｇ－（ｎ＋１）でなくともよく、画素ｐ－ｎより後段の走査線、例えばＧ－（ｎ＋２）やＧ－（ｎ＋３）などでもよい。
　次に、Ｌフレーム時のｎ画素選択時の動作を、図２０と図１９を用いて説明する。制御部２１は、表示信号線Ｓｍ－ｎの信号をＶｓに制御する（図１９、時刻ｔ０ａ）。次に、制御部２１は、走査線Ｇ－ｎの信号を時刻ｔ０ａ～ｔ１ａの期間（１画素分の書き換え期間）、Ｈレベル（Ｖｈｉｇｈ）に制御することで、スイッチング素子Ｔ５１－ｎ～Ｔ５３－ｎをオン状態にし、各サブ画素ｓｐ５１－ｎ～ｓｐ５３－ｎに電位Ｖｓを書き込む。また、時刻ｔ０ａ～ｔ１ａの期間、制御部２１は、走査線Ｇ－（ｎ＋１）をＬレベルに制御することで、スイッチング素子Ｔ５４－ｎをオフ状態にする。
　次に、ｔ１ａ～ｔ２ａの期間について、すなわち、Ｌフレーム時のｎ＋１画素選択時の動作を説明する。
　制御部２１は、走査線Ｇ－ｎをＬレベルに制御することで、スイッチング素子Ｔ１５１－ｎ～Ｔ５３－ｎをオフ状態にする。また制御部２１は、走査線Ｇ－（ｎ＋１）をＨレベルに制御することで、スイッチング素子Ｔ５４－ｎをオン状態にする。サブ画素ｓｐ５３－ｎの液晶容量ｃｌ５３－ｎに接続されているスイッチング素子Ｔ５４－ｎがオン状態のため、液晶容量ｃｌ５３－ｎに保持されている電荷が、スイッチング素子Ｔ５４－ｎのソース電極に接続されている第３の自己補償容量Ｃ５３－ｎに移動する。この結果、液晶容量ｃｌ５３－ｎの電位は、第３の自己補償容量Ｃ５３－ｎに基づきΔＶｐｘ（１）だけ下がり、ＶｓからＶｓ－ΔＶｐｘ（１）に変化する。
　液晶容量ｃｌ５１－ｎを構成する画素電極５０１と液晶容量ｃ１５３－ｎを構成する画素電極５０３は、第１の自己補償容量Ｃ５１－ｎによって容量結合された状態となっている。また、液晶容量ｃｌ５２－ｎを構成する画素電極５０２と液晶容量ｃｌ５３－ｎを構成する画素電極５０３は、第２の自己補償容量Ｃ５２－ｎによって容量結合された状態となっている。従ってサブ画素ｓｐ５３－ｎの液晶容量ｃｌ５３－ｎを構成する画素電極５０３の電位が下がった結果、その電位変動は液晶容量ｃｌ５１－ｎを構成する画素電極５０１と液晶容量ｃｌ５２－ｎを構成する画素電極５０２とにも起きる。このため、液晶容量ｃｌ５２－ｎの電位は、ΔＶｐｘ（２）だけ下がり、ＶｓからＶｓ－ΔＶｐｘ（２）に変化する。さらに、液晶容量ｃｌ５１－ｎの電位は、ΔＶｐｘ（３）だけ下がり、ＶｓからＶｓ－ΔＶｐｘ（３）に変化する。ΔＶｐｘ（３）とΔＶｐｘ（２）とΔＶｐｘ（１）の関係は、液晶容量ｃｌ５１－ｎ、液晶容量ｃｌ５２－ｎ、液晶容量ｃｌ５３－ｎ、第１の自己補償容量Ｃ５１－ｎ、第２の自己補償容量Ｃ５２－ｎおよび第３の自己補償容量Ｃ５３－ｎのバランスによって定まる。なお、例えば、ΔＶｐｘ（１）の電位の方がΔＶｐｘ（２）の電位より大きい関係になり且つΔＶｐｘ（２）の電位の方がΔＶｐｘ（３）の電位より大きい関係になるように、各容量を設定する。
　この結果、図１９と図２０のように、時刻ｔ２ａ以降、各サブ画素の液晶容量の電位の大きさは、以下のようになる。サブ画素ｓｐ５１－ｎの液晶容量ｃｌ５１－ｎを構成する画素電極５０１の電位がサブ画素ｓｐ５２－ｎの液晶容量ｃｌ５２－ｎを構成する画素電極５０２の電位より大きい。サブ画素ｓｐ５２－ｎの液晶容量ｃｌ５２－ｎを構成する画素電極５０２の電位がサブ画素ｓｐ５３－ｎの液晶容量ｃｌ５３－ｎを構成する画素電極５０３の電位より大きい。
　このため、各サブ画素の電位差に応じて各サブ画素の各液晶容量の光透過率または光反射率が異なる。画素全体としては３つのサブ画素の階調輝度特性の合成と見なすことが出来る。よって、低階調領域はサブ画素ｓｐ５１－ｎの特性が支配的となる。中階調領域はサブ画素ｓｐ５２－ｎの特性が支配的となる。高階調領域はサブ画素ｓｐ５３－ｎの特性が支配的となる。そして、各サブ画素は、セル厚変動に対して自己補償がかかるように画素電位が変動する。低階調領域はサブ画素ｓｐ５１－ｎ、中階調領域はサブ画素ｓｐ５２－ｎ、高階調領域はサブ画素ｓｐ５３－ｎの補償機能が動作することで、第１実施形態および第２実施形態よりも広い階調範囲で補償が有効となる。
　また、図２１において、各サブ画素ｓｐ５１－ｎ～ｓｐ５３－ｎの画素電極５０１～５０３の面積は、例えば、全て同じでもよい。あるいは、第４実施形態と同様に、画素電極５０３の面積を他の画素電極５０１～５０２より大きくするようにしてもよい。
　以上のように、制御部２１は、各サブ画素の各液晶容量ｃｌ５１－ｎ～ｃｌ５３－ｎに電位を書き込む。その後、第３の自己補償容量Ｃ５３－ｎに接続されたスイッチング素子Ｔ５４－ｎを制御することで、液晶容量ｃｌ５３－ｎの電位を変動させ、さらに、液晶容量ｃｌ５１－ｎと液晶容量ｃ５２－ｎの間に接続された第１の自己補償容量Ｃ５１－ｎを用いて電位を変動させ、液晶容量ｃｌ５３－ｎと液晶容量ｃ５１－ｎの間に接続された第２の自己補償容量Ｃ５２－ｎを用いて電位を変動させ、液晶のセル厚による輝度ムラを減少させつつ、１画素を３つのサブ画素に分割して階調表現を行う。このため、サブ画素ｓｐ５１－ｎの液晶容量ｃｌ５１－ｎとサブ画素ｓｐ５２－ｎの液晶容量ｃｌ５２－ｎとの間の第１の自己補償容量Ｃ５１－ｎは、単純な容量結合のため制御用のスイッチング素子等を形成する必要がない。また、サブ画素ｓｐ５３－ｎの液晶容量ｃｌ５３－ｎとサブ画素ｓｐ５１－ｎの液晶容量ｃｌ５１－ｎとの間の第２の自己補償容量Ｃ５２－ｎは、単純な容量結合のため制御用のスイッチング素子等を形成する必要がないので、構造を簡単にできるので開口率が低下しない効果がある。
　また、本実施形態では、第２実施形態と同様に、全てのサブ画素ｓｐ５１－ｎ～ｓｐ５３－ｎの液晶容量ｃｌ５１－ｎ～ｃｌ５３－ｎが、各スイッチング素子Ｔ５１－ｎ～Ｔ５３－ｎを介して表示信号線Ｓｍ－ｎに接続する構成としている。各液晶容量ｃｌ５１－ｎ～ｃｌ５３－ｎがフローティングされていないため焼き付きが発生しない効果がある。
［第６実施形態］
　第６の実施形態は、１画素を４つのサブ画素に分割した液晶装置である。第６の実施形態は、図２２～図２４を用いて説明する。図２３は、本実施形態における１画素を４つのサブ画素に分割した液晶装置の等価回路の一例である。図２４は、図２３の等価回路を簡略化して表現した図である。図２３において、符号６０１～６０４を付した画素電極は、各サブ画素ｓｐ６１－ｎ～ｓｐ６４－ｎの各画素電極である。
　図２３と図２４のように、サブ画素ｓｐ６１－ｎのスイッチング素子Ｔ６１－ｎのゲート電極は、走査線Ｇ－ｎに接続されている。スイッチング素子Ｔ６１－ｎのソース電極は、表示信号線Ｓｍ－ｎに接続されている。スイッチング素子Ｔ６１－ｎのドレイン電極は、画素電極６０１を介して液晶容量ｃｌ６１－ｎの一方と第１の自己補償容量Ｃ６１－ｎの一方の端子に接続されている。液晶容量ｃｌ６１－ｎの他方の端子は、共通電極６を介して接地されている。
　サブ画素ｓｐ６２－ｎのスイッチング素子Ｔ６２－ｎのゲート電極は、走査線Ｇ－ｎに接続されている。スイッチング素子Ｔ６２－ｎのソース電極は、表示信号線Ｓｍ－ｎに接続されている。スイッチング素子Ｔ６２－ｎのドレイン電極は、画素電極６０２を介して液晶容量ｃｌ６２－ｎの一方と第１の自己補償容量Ｃ６１－ｎの他方の端子と第２の自己補償容量Ｃ６２－ｎの他方の端子に接続されている。液晶容量ｃｌ６２－ｎの他方の端子は、共通電極６を介して接地されている。
　サブ画素ｓｐ６３－ｎのスイッチング素子Ｔ６３－ｎのゲート電極は、走査線Ｇ－ｎに接続されている。スイッチング素子Ｔ６３－ｎのソース電極は、表示信号線Ｓｍ－ｎに接続されている。スイッチング素子Ｔ６３－ｎのドレイン電極は、画素電極６０３を介して液晶容量ｃｌ６３－ｎの一方と第２の自己補償容量Ｃ６２－ｎの他方の端子と第３の自己補償容量Ｃ６３－ｎの一方の端子に接続されている。液晶容量ｃｌ６３－ｎの他方の端子は、共通電極６を介して接地されている。
　サブ画素ｓｐ６４－ｎのスイッチング素子Ｔ６４－ｎのゲート電極は、走査線Ｇ－ｎに接続されている。スイッチング素子Ｔ６４－ｎのソース電極は、表示信号線Ｓｍ－ｎに接続されている。スイッチング素子Ｔ６４－ｎのドレイン電極は、画素電極６０４を介して液晶容量ｃｌ６４－ｎの一方と第３の自己補償容量Ｃ６３－ｎの他方の端子とスイッチング素子Ｔ６５－ｎのドレイン電極に接続されている。液晶容量ｃｌ６４－ｎの他方の端子は、共通電極６を介して接地されている。
　スイッチング素子Ｔ６５－ｎのソース電極は、第４の自己補償容量Ｃ６４－ｎの一方の端子に接続されている。第４の自己補償容量Ｃ６４－ｎの他方の端子は、コモン配線Ｃｓ－（ｎ＋１）（補助容量電極）に接続されている。スイッチング素子Ｔ６５－ｎのゲート電極は、走査線Ｇ－（ｎ＋１）に接続されている。また、画素電極の電位が変動する機構は、スイッチング素子Ｔ６５－ｎ（第１のスイッチング素子）と第４の自己補償容量Ｃ６４－ｎ（第１の容量）、第３の自己補償容量Ｃ６３－ｎ（第２の容量）、第２の自己補償容量Ｃ６２－ｎ（第２の容量）および第１の自己補償容量Ｃ６１－ｎ（第２の容量）で構成されている。なお、スイッチング素子Ｔ６５－ｎのゲート電極に接続される走査線は、走査線Ｇ－（ｎ＋１）でなくともよく、画素ｐ－ｎより後段の走査線、例えばＧ－（ｎ＋２）やＧ－（ｎ＋３）などでもよい。
　次に、Ｌフレーム時のｎ画素選択時の動作を、図２２と図２４を用いて説明する。図２４は、本実施形態における４つのサブ画素を備える液晶装置のタイミングチャートである。
　制御部２１は、表示信号線Ｓｍ－ｎの信号をＶｓに制御する（図２４、時刻ｔ０ａ）。
次に、制御部２１は、走査線Ｇ－ｎの信号を時刻ｔ０ａ～ｔ１ａの期間（１画素分の書き換え期間）、Ｈレベル（Ｖｈｉｇｈ）に制御することで、スイッチング素子Ｔ６１－ｎ～Ｔ６４－ｎをオン状態にし、各サブ画素ｓｐ６１－ｎ～ｓｐ６４－ｎに電位Ｖｓを書き込む。また、時刻ｔ０ａ～ｔ１ａの期間、制御部２１は、走査線Ｇ－（ｎ＋１）をＬレベルに制御することで、スイッチング素子Ｔ６５－ｎをオフ状態にする。
　次に、ｔ１ａ～ｔ２ａの期間について、すなわち、Ｌフレーム時のｎ＋１画素選択時の動作を説明する。
　制御部２１は、走査線Ｇ－ｎをＬレベルに制御することで、スイッチング素子Ｔ６１－ｎ～Ｔ６４－ｎをオフ状態にする。走査線Ｇ－（ｎ＋１）をＨレベルに制御することで、スイッチング素子Ｔ６５－ｎをオン状態にする。サブ画素ｓｐ６４－ｎの液晶容量ｃｌ６４－ｎに接続されているスイッチング素子Ｔ６５－ｎがオン状態のため、液晶容量ｃｌ６４－ｎに保持されている電荷が、スイッチング素子Ｔ６５－ｎのソース電極に接続されている第４の自己補償容量Ｃ６４－ｎに移動する。この結果、液晶容量ｃｌ６４－ｎの電位は、第４の自己補償容量Ｃ６４－ｎに基づきΔＶｐｘ（１）だけ下がり、ＶｓからＶｓ－ΔＶｐｘ（１）に変化する。
　液晶容量ｃｌ６１－ｎを構成する画素電極６０１と液晶容量ｃｌ６２－ｎを構成する画素電極６０２は、第１の自己補償容量Ｃ６１－ｎによって容量結合された状態となっている。また、液晶容量ｃｌ６２－ｎを構成する画素電極６０２と液晶容量ｃｌ６３－ｎを構成する画素電極６０３は、第２の自己補償容量Ｃ６２－ｎによって容量結合された状態となっている。さらに、液晶容量ｃｌ６３－ｎを構成する画素電極６０３と液晶容量ｃｌ６４－ｎを構成する画素電極６０４は、第３の自己補償容量Ｃ６３－ｎによって容量結合された状態となっている。従ってサブ画素ｓｐ６４－ｎの液晶容量ｃｌ６４－ｎを構成する画素電極６０４の電位が下がった結果、その電位変動は液晶容量ｃｌ６３－ｎを構成する画素電極６０３にも起きる。このため、液晶容量ｃｌ６３－ｎの電位は、ΔＶｐｘ（２）だけ下がり、ＶｓからＶｓ－ΔＶｐｘ（２）に変化する。さらに、サブ画素ｓｐ６３－ｎの液晶容量ｃｌ６３－ｎを構成する画素電極６０３の電位が下がった結果、その電位変動は液晶容量ｃｌ６２－ｎを構成する画素電極６０２にも起きる。このため、液晶容量ｃｌ６２－ｎの電位は、ΔＶｐｘ（３）だけ下がり、ＶｓからＶｓ－ΔＶｐｘ（３）に変化する。さらに、サブ画素ｓｐ６２－ｎの液晶容量ｃｌ６２－ｎを構成する画素電極６０２の電位が下がった結果、その電位変動は液晶容量ｃｌ６１－ｎを構成する画素電極６０１にも起きる。このため、液晶容量ｃｌ６１－ｎの電位は、ΔＶｐｘ（４）だけ下がり、ＶｓからＶｓ－ΔＶｐｘ（４）に変化する。
　ΔＶｐｘ（４）とΔＶｐｘ（３）とΔＶｐｘ（２）とΔＶｐｘ（１）の関係は、液晶容量ｃｌ６１－ｎ、液晶容量ｃｌ６２－ｎ、液晶容量ｃｌ６３－ｎ、液晶容量ｃｌ６４－ｎ、第１の自己補償容量Ｃ６１－ｎ、第２の自己補償容量Ｃ６２－ｎ、第３の自己補償容量Ｃ６３－ｎおよび第４の自己補償容量Ｃ６４－ｎのバランスによって定まる。なお、例えば、ΔＶｐｘ（１）の電位の方がΔＶｐｘ（２）の電位より大きい関係になり且つΔＶｐｘ（３）の電位の方がΔＶｐｘ（２）の電位より大きい関係になり且つΔＶｐｘ（４）の電位の方がΔＶｐｘ（３）の電位より大きい関係になるように、各容量を設定する。
　この結果、図２２と図２４のように、時刻ｔ２ａ以降、各サブ画素の液晶容量の電位の大きさは、以下のようになる。サブ画素ｓｐ６１－ｎの液晶容量ｃｌ６１－ｎを構成する画素電極６０１の電位がサブ画素ｓｐ６２－ｎの液晶容量ｃｌ６２－ｎを構成する画素電極６０２の電位より大きい。サブ画素ｓｐ６２－ｎの液晶容量ｃｌ６２－ｎを構成する画素電極６０２の電位がサブ画素ｓｐ６３－ｎの液晶容量ｃｌ６３－ｎを構成する画素電極６０３の電位より大きい。サブ画素ｓｐ６３－ｎの液晶容量ｃｌ６３－ｎを構成する画素電極６０３の電位がサブ画素ｓｐ６４－ｎの液晶容量ｃｌ６４－ｎを構成する画素電極６０４の電位より大きい。
　この結果、各サブ画素の電位差に応じて各サブ画素の各液晶容量の光透過率または光反射率が異なる。画素全体としては４つのサブ画素の階調輝度特性の合成と見なすことが出来る。したがって、第１階調領域はサブ画素ｓｐ６１－ｎの特性が支配的となる。第２階調領域はサブ画素ｓｐ６２－ｎの特性が支配的となる。第３階調領域はサブ画素ｓｐ６３－ｎの特性が支配的となる。第４階調領域はサブ画素ｓｐ６４－ｎの特性が支配的となる。そして、各サブ画素は、セル厚変動に対して自己補償がかかるように画素電位が変動する。第１階調領域はサブ画素ｓｐ６１－ｎ、第２階調領域はサブ画素ｓｐ６２－ｎ、第３階調領域はサブ画素ｓｐ６３－ｎが、第４階調領域はサブ画素ｓｐ６４－ｎの補償機能が動作することで、第１実施形態～第５実施形態よりも広い階調範囲で補償が有効となる。
　また、図２２において、各サブ画素ｓｐ６１－ｎ～ｓｐ６４－ｎの画素電極６０１～６０４の面積は、例えば、全て同じでもよく、あるいは、画素電極６０４の面積を他の画素電極６０１～６０３より大きくするようにしてもよい。
　以上のように、制御部２１は、各サブ画素の各液晶容量ｃｌ６１－ｎ～ｃｌ６４－ｎに電位を書き込む。その後、第４の自己補償容量Ｃ６４－ｎに接続されたスイッチング素子Ｔ６５－ｎを制御することで、液晶容量ｃｌ６４－ｎの電位を変動させ、さらに、液晶容量ｃｌ６４－ｎと液晶容量ｃｌ６３－ｎの間に接続された第３の自己補償容量Ｃ６３－ｎを用いて電位を変動させ、液晶容量ｃｌ６３－ｎと液晶容量ｃｌ６２－ｎの間に接続された第２の自己補償容量Ｃ６２－ｎを用いて電位を変動させ、さらに、液晶容量ｃｌ６２－ｎと液晶容量ｃｌ６１－ｎの間に接続された第１の自己補償容量Ｃ６１－ｎを用いて電位を変動させ、液晶のセル厚による輝度ムラを減少させつつ、１画素を４つのサブ画素に分割して４階調表現を行う。このため、サブ画素ｓｐ６１－ｎの液晶容量ｃｌ６１－ｎとサブ画素ｓｐ６２－ｎの液晶容量ｃｌ６２－ｎとの間の第１の自己補償容量Ｃ６１－ｎは、単純な容量結合のため制御用のスイッチング素子等を形成する必要がない。サブ画素ｓｐ６２－ｎの液晶容量ｃｌ６２－ｎとサブ画素ｓｐ６３－ｎの液晶容量ｃｌ６３－ｎとの間の第２の自己補償容量Ｃ６２－ｎは、単純な容量結合のため制御用のスイッチング素子等を形成する必要がない。サブ画素ｓｐ６３－ｎの液晶容量ｃｌ６３－ｎとサブ画素ｓｐ６４－ｎの液晶容量ｃｌ６４－ｎとの間の第３の自己補償容量Ｃ６３－ｎは、単純な容量結合のため制御用のスイッチング素子等を形成する必要がない。よって、構造を簡単にできるので開口率が低下しない効果がある。
　また、本実施形態では、全てのサブ画素ｓｐ６１－ｎ～ｓｐ６４－ｎの液晶容量ｃｌ６１－ｎ～ｃｌ６４－ｎが、各スイッチング素子Ｔ６１－ｎ～Ｔ６４－ｎを介して表示信号線Ｓｍ－ｎに接続する構成としている。各液晶容量ｃｌ６１－ｎ～ｃｌ６４－ｎがフローティングされていないため焼き付きが発生しない効果がある。
　なお、本実施形態で説明した各画素が、ＲＧＢそれぞれの画素に対応する場合、当該画素の容量は、ＲＧＢ毎に容量が異なるようにしてもよい。
　なお、実施形態の図２の制御部２１の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することにより各部の処理を行ってもよい。なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。
　　また、「コンピュータシステム」は、ＷＷＷシステムを利用している場合であれば、ホームページ提供環境（あるいは表示環境）も含むものとする。
　　また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ－ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムを送信する場合の通信線のように、短時間の間、動的にプログラムを保持するもの、その場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリのように、一定時間プログラムを保持しているものも含むものとする。また上記プログラムは、前述した機能の一部を実現するためのものであっても良く、さらに前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるものであっても良い。
　セル厚ムラによる輝度ムラを補正する液層装置を提供することができる。
１・・・バックライト、２・・・第１偏光板、３・・・第１ガラス基板、４・・・ＴＦＴ（薄膜トランジスタ）アレイ、５・・・液晶（液晶層）、６・・・共通電極（対向電極）、７・・・カラーフィルタ、８・・・第２ガラス基板、９・・・第２偏光板、１１－１～１１―ｍ、Ｓｍ－ｎ・・・表示信号線、１２－１～１２－ｎ、Ｇ－ｎ、Ｇ－（ｎ＋１）、Ｇ－ｎａ・・・走査線、２１・・・制御部、２２・・・画素部、Ｔ１－ｎ、Ｔ２１－ｎ～Ｔ２４－ｎ、Ｔ３１－ｎ～Ｔ３３－ｎ、Ｔ４１－ｎ～Ｔ４４－ｎ、Ｔ５１－ｎ～Ｔ５４－ｎ、Ｔ６１－ｎ～Ｔ６４－ｎ・・・スイッチング素子、ｃｌ１－ｎ、ｃｌ２１－ｎ～ｃｌ２２－ｎ、ｃｌ３１－ｎ～ｃｌ３２－ｎ、ｃｌ４１－ｎ～ｃｌ４３－ｎ、ｃｌ５１－ｎ～ｃｌ５３－ｎ、ｃｌ６１－ｎ～ｃｌ６４－ｎ・・・液晶容量、Ｃ１－ｎ、Ｃ２１－ｎ～Ｃ２２－ｎ、Ｃ３１－ｎ～Ｃ３２－ｎ、Ｃ４１－ｎ～Ｃ４４－ｎ、Ｃ５１－ｎ～Ｃ５４－ｎ、Ｃ６１－ｎ～Ｃ６４－ｎ・・・自己補償容量、Ｃｓ－ｎ～Ｃｓ－（ｎ＋１）・・・コモン配線（補助容量電極）、１０１、２０１～２０２、３０１～３０２、４０１～４０３、５０１～５０３、６０１～６０４・・・画素電極ｐ－ｎ、ｐ（１，１）～ｐ（ｎ，ｍ）・・・画素、ｓｐ（１，１，１）～ｓｐ（２，３，４）・・・サブ画素

Claims (6)

  1. 　非線形素子および画素電極を有する第１の画素が形成された第１の基板と、
    　前記第１の基板と対向する第２の基板と、
    　前記第１の基板と第２の基板の間の液晶層とを有し、
    　前記液晶層の厚さに基づき、前記画素電極の電位を変動させる機構を前記第１の基板に備える液晶装置。
  2. 　前記機構は、前記液晶層の厚さが減少したときは前記画素電極の電位を昇圧し、前記液晶層の厚さが増加したときは前記画素電極の電位を降圧する請求項１に記載の液晶装置。
  3. 　前記液晶装置は、ノーマリーブラックモードの液晶装置であって、
    　表示信号を供給する表示信号線と、
    　共通電極と、
    　をさらに備え、
    　前記第１の画素は、液晶容量を有し、
    　前記画素電極の電位を変動させる前記機構は、前記液晶容量に前記表示信号線から電位を印加して書き込んだ後の、前記液晶容量に接続されている前記画素電極と前記共通電極との第１の電位差を、前記表示信号線と前記共通電極との第２の電位差より小さくし、前記第１の電位差に対する前記第２の電位差の差分の変動の極性が前記液晶容量の液晶層の厚みの変動の極性と逆であるように変動させる請求項１に記載の液晶装置。
  4. 　前記第１の画素は、複数のサブ画素を備え、前記複数のサブ画素のうち少なくとも一つのサブ画素が、
    　第１のゲート、ソース及びドレイン電極を有する第１のスイッチング素子と、
    　第２のゲート、ソース及びドレイン電極を有する第２のスイッチング素子と、
    　第１の走査線と第２の走査線と、
    　第１の容量と、
    　を備え、
    　前記液晶容量の一方は、前記第２のドレイン電極と前記第１のドレイン電極に接続され、前記液晶容量の他方は前記共通電極に接続され、前記第２のソース電極は前記表示信号線に接続され、前記第２のゲート電極は、前記第１の走査線に接続され、前記第１のソース電極は前記第１の容量の一端に接続され、前記第１の容量の他端は補助容量電極に接続され、前記第１のゲート電極は前記第２の走査線に接続され、
    　前記画素電極の電位を変動させる前記機構は、前記第１の走査線を選択した後、前記第２の走査線を選択することで前記画素電極の電位を変動させる請求項１に記載の液晶装置。
  5. 　前記複数のサブ画素はそれぞれ、少なくとも一つの他のサブ画素と容量結合となっている請求項４に記載の液晶装置。
  6. 　第２及び第３の画素をさらに有し、
    　第２の画素は、第２の容量を有し、
    　第３の画素は、第３の容量を有し、
    　第１、第２、及び第３の画素はＲＧＢそれぞれの画素に対応し、
    　前記第１、第２および第３の容量は、それぞれ容量が異なる請求項４に記載の液晶装置。
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