WO2011140909A1 - 速率匹配方法及装置 - Google Patents

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WO2011140909A1
WO2011140909A1 PCT/CN2011/073346 CN2011073346W WO2011140909A1 WO 2011140909 A1 WO2011140909 A1 WO 2011140909A1 CN 2011073346 W CN2011073346 W CN 2011073346W WO 2011140909 A1 WO2011140909 A1 WO 2011140909A1
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马鑫
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华为技术有限公司
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    • H04L7/04—Speed or phase control by synchronisation signals
    • H—ELECTRICITY
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    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
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    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0067—Rate matching
    • H04L1/0068—Rate matching by puncturing
    • H04L1/0069—Puncturing patterns

Definitions

  • the embodiments of the present invention relate to the field of communications technologies, and in particular, to a rate matching method and apparatus. Background technique
  • LTE Long Term Evolution
  • a typical rate matching method includes three steps of sub-block interleaving, bit collecting, and bit trimming.
  • the sub-block interleaving step the bits in the input three bit streams are ordered and adjusted, and the three bit streams include one systematic bit stream and two parity bit streams.
  • the bit collecting step the bit data in the interleaved three bit streams is registered in the buffer, the system bit data is collected first, and the two parity bit data are alternately collected.
  • the bit pruning step a specified amount of bit data is read from the buffer to complete rate matching.
  • the embodiment of the invention provides a rate matching method and device, and provides a specific implementation manner of rate matching.
  • the embodiment of the invention provides a rate matching method, including:
  • bit data of the input first sub-block, the second sub-block, and the third sub-block, in each sub-block The bit data is inserted into the dummy data, and the even rows and the odd rows of the matrix to be buffered of each subblock are respectively formed, and the bit data of the even row and the odd row are respectively stored in the even row buffer and the odd row buffer of each subblock.
  • the embodiment of the invention further provides a rate matching device, including:
  • the even rows and the odd rows of the matrix to be buffered, and the bit data of the even rows and the odd rows are respectively stored in the even row buffer and the odd row buffer of the first subblock, the second subblock, and the third subblock;
  • the address obtaining module is configured to obtain a specified address of the data of each sub block, and Transmitting a specified address of the data of each sub-block to a second buffer corresponding to the first sub-block, the second sub-block, and the third sub-block, respectively, so that the second buffer sends the data of the specified address;
  • a selection module configured to receive data sent by the second buffer, select the received data, and select data of the specified sub-block;
  • a deleting module configured to delete dummy data in the selected data according to the specified address obtained by the address obtaining module, to obtain valid output data
  • a splicing module configured to splicing and transmitting the valid output data, where The length of the valid output data sent out is equal to the preset output length.
  • the rate matching method and device provided by the embodiments of the present invention first insert the bit data of three sub-blocks into the dummy data, and respectively form the even-numbered rows and the odd-numbered rows of the matrix to be buffered of each sub-block, and the even-numbered rows and the odd-numbered rows are respectively
  • the bit data is respectively buffered into the even line buffer and the odd line buffer of each sub block, and the data of each sub block is input into the second buffer, and the even line bit data and the odd line bits of each sub block are respectively respectively.
  • the data constitutes a matrix, and the storage of bit data of each sub-block is realized.
  • the embodiment of the present invention provides a specific rate matching method.
  • Embodiment 1 is a flowchart of Embodiment 1 of a rate matching method according to the present invention
  • FIG. 2 is a schematic diagram showing the principle of the rate matching method of the present invention.
  • FIG. 3 is a schematic diagram of buffered input bit data according to the present invention.
  • Figure 4 shows an implementation circuit of a level 1 cache with a matrix even line buffer as an example
  • FIG. 5 is a schematic structural diagram of Embodiment 1 of a rate matching apparatus according to the present invention. detailed description
  • FIG. 1 is a flowchart of Embodiment 1 of a rate matching method according to the present invention, including:
  • Step 101 Receive input bit data of the first sub-block, the second sub-block, and the third sub-block, and insert dummy data into the bit data in each sub-block to form an even-numbered row of the matrix to be buffered of each sub-block respectively. And odd lines, the bit data of the even line and the odd line are respectively stored in the even line buffer and the odd line buffer of each sub block.
  • Step 102 Input the even line bit data in the even line buffer of each sub block and the odd line bit data in the odd line buffer into the second buffer corresponding to each sub block, and respectively
  • the even line bit data and the odd line bit data constitute Ri e bbl .
  • Step 103 Obtain a specified address of data of each sub-block, and send the determined address to each sub-address.
  • the second buffer corresponding to the block is such that the second buffer corresponding to each second sub-block transmits the data of the specified address.
  • Step 104 Receive data sent by the second buffer, select the received data, and select data of the specified sub-block.
  • Step 105 Delete the dummy data in the selected data according to the specified address, and obtain valid output data.
  • Step 106 After the valid output data is spliced and sent, the length of the valid output data sent is equal to the preset output length.
  • FIG. 2 is a schematic diagram showing the principle of the rate matching method of the present invention. The implementation process of the rate matching method of the present invention will be specifically described below with reference to FIG. 1 and FIG.
  • the bit data of the first sub-block, the second sub-block, and the third sub-block are system bit data, first parity bit data, and second parity bit data, respectively, and the parallel data rate of the bit data in the three sub-blocks is 16 Bit.
  • the bit data in these three sub-blocks is input to the rate matching device in parallel.
  • the input bit data is buffered in a matrix form, and the form of the matrix can be preset.
  • the preset matrix form is assumed to be 4 rows and 32 columns, the input data length of the bit data of each sub-block is 124 bits.
  • FIG. 3 is a schematic diagram of buffered input bit data according to the present invention.
  • step 101 systematic bit data is first received, and dummy data is inserted into the system bit data to form an even-numbered row of the matrix to be buffered.
  • the 0th and 2nd lines of the preset 4-row 32-column matrix are even-numbered lines, and the 1st and 3rd are odd-numbered lines.
  • the input length of each bit data is 124 bits, for the 16-bit data input in the first clock cycle, 4 dummy data needs to be inserted, and the 12-bit data input in the second clock cycle is formed into a matrix.
  • bit data in the second sub-block and the third sub-block are also stored in a similar manner into the respective odd-line buffers and even-line buffers.
  • step 102 the even line bit data in the even line buffer 11 and the odd line data in the odd line buffer 12 in each sub block are input to the second buffer 13.
  • the odd row buffer 12 and the even line buffer 11 in step 101 can be regarded as a first level buffer
  • the second buffer 13 in step 102 can be regarded as a second level buffer.
  • the even-numbered rows and the odd-numbered bit-bit data are combined into a matrix of 4 rows and 32 columns in the second-stage buffer.
  • step 101 the bit data of one sub-block is buffered in the form of even lines and odd lines, respectively, so that the parallel rate of data input to the second level buffer becomes 32 bits.
  • a dummy matrix is formed by inserting dummy data, according to the provisions of section 5.1.4.1 of the 3GPP TS 36.212 V8.6.0 protocol, a matrix composition method is adopted for the system bit data, for two
  • the system check bit data adopts another matrix composition mode, and then the formed matrix is uniformly buffered.
  • This cache matrix method occupies more logical resources, which leads to high delay.
  • the storage method in steps 101 and 102 of the embodiment of the present invention is a two-level storage method, in which the parity rows of the matrix are respectively stored in the first-level buffer, and then the matrix is formed in the second-level buffer, for three
  • the bit data of each sub-block adopts the same caching method, occupies less logic resources, and can reduce delay.
  • the even row bit data in the even row buffer and the odd row bit data in the odd row bit data may be stored in the ping pong buffer into the two subcaches of the second buffer.
  • the ping-pong buffer is a buffering method. Specifically, the bit data in the odd-line buffer and the even-line buffer can be buffered to the first sub-buffer in the first period of time. In the second time period, the bit data in the odd line buffer and the even line buffer may be buffered into the second sub buffer.
  • the first sub-buffer and the second sub-buffer are used in turn to buffer the bit data in the first-level buffer.
  • Figure 4 shows the implementation of the L1 cache with the matrix even row buffer as an example.
  • the L1 cache is implemented by a register.
  • the input data is sorted and spliced according to the input address signal of each input.
  • the bit data is then output to the second level buffer.
  • the preset matrix form is 4 rows and 32 columns, and the input length of the bit data of each sub-block is 124 bits. Since the bit data needs to be filled with 4 dummy data, the write address in the first clock cycle is 4, and the input data is written to the even data of the bit data a_l ⁇ a_15 of input_data0[15:0].
  • the bit data b_l ⁇ b_l 1 of 0] is written to the even line buffer even_buff!20:31] bits, and the bit data 1?_12 ⁇ b_15 whose input address is input_data0[15:12] is written to the odd_buff of the odd line buffer.
  • step 103 the specified address of the data of each sub-block is obtained, and the specified address is sent to the second buffer corresponding to each sub-block, so that the second buffer corresponding to each sub-block transmits the data of the specified address.
  • step 103 the data is output according to the specified address, and the order of the input bit data can be scrambled to achieve the purpose of interleaving.
  • the specified address is different. Specifically, the expression of the specified address of the data of the first sub-block is as shown in the formula (1):
  • the data bit width is 5 bits (bit) revers [4:0]
  • R means to reverse [ 4 :0]
  • equation (2) all data is expressed in binary form, " ⁇ ( ⁇ ) is the specified address of the data of the second sub-block obtained, and inde is an integer in the value 0 to (*-1) , ⁇ ⁇ , etc.
  • [4:0] indicates that the binary data width obtained after the calculation is 5 bits.
  • equation (3) all data is represented in binary form, ⁇ ⁇ ) is the specified address of the data of the obtained third sub-block, and inde is a value of 0 ⁇ ( * V ⁇ bblock - i ) Integer, K n etc.
  • Bit width is 5 bits, revers
  • step 104 for the data output by the second buffer from the specified address, data selection may be performed, and specifically, the data in the specified sub-block may be selected by using a selection mode such as ping-pong selection, sub-block selection or column selection.
  • a selection mode such as ping-pong selection, sub-block selection or column selection.
  • Step 105 may specifically delete the dummy data in the selected data one by one according to the obtained specified address.
  • the method may include: for each selected data, each of the two data columns is a group; According to the order from the high to the low, according to the specified address obtained, it is judged whether the data in each group is dummy data; the dummy data in each group is changed to 0 and added to the lowest bit of the valid output data, Data that is not dummy data is added to the highest bit of valid output data.
  • step 104 16-bit data is selected from the specified sub-blocks, and the dummy data can be sequentially deleted in groups of 2 bits of data.
  • step 105 it is possible to determine which data is dummy data and which data is not dummy data based on the specified addresses. The judgment results can be divided into four cases:
  • the 15th bit is not dummy data and the 14th bit is dummy data, the combination of 1 bit of 0 and the 15th bit of data is sequentially output.
  • the combination of the 15th bit and the 14th bit data is sequentially output.
  • the second highest two bits include dummy data, that is, whether the 13th and 12th bits are dummy data, and the output is referred to as the second combined 4-bit data, which is divided into four cases:
  • the 13th bit is dummy data and the 12th is not dummy data, a combination of 1 bit of 0, the first combined 2-bit data, and the 12th bit data is sequentially output. If the 13th bit is not dummy data and the 12th bit is dummy data, a combination of 1 bit of 0, the first combined 2-bit data, and the 13th bit data is sequentially output.
  • the high bit to the low bit are judged 2 bits at a time.
  • the 2 bits participating in the judgment are also judged in descending order. If the bit data is dummy data, the bit data is changed to 0 and added to the lowest bit of the output data combination; otherwise, the data is added to The highest bit of the combined data combination.
  • the length of the combined data outputted after each judgment is incremented by 2, until the 16-bit data is judged to be ended, and 16-bit output data is obtained.
  • the rate matching method provided by the embodiment of the present invention provides a detailed method for implementing rate matching.
  • the even-numbered rows and the technical rows of the matrix to be buffered of each sub-block are respectively formed, and the bit data of the even-numbered rows and the odd-numbered rows are respectively buffered to the even-numbered row buffers of the respective sub-blocks.
  • the odd line buffer the data of each sub block is input into the second buffer, and the even line bit data and the odd line bit data of each sub block are respectively formed into a matrix, and the bit data of each sub block is realized.
  • the designated address of the data of each sub-block may be specifically obtained according to the formulas (1), (2), and (3), respectively.
  • the specified addresses of multiple data can be acquired at one time, and these addresses are sent to the second buffer.
  • the dummy data is deleted according to the specified addresses, and multiple dummy data can be deleted at one time.
  • the valid data after the dummy data is deleted is spliced, and data bit collection and bit pruning of each sub-block are realized. Since multiple designated addresses can be acquired at a time, when the second buffer output data and the dummy data deletion in the subsequent steps, multiple data can be processed at one time, which has high data processing efficiency.
  • FIG. 5 is a schematic structural diagram of Embodiment 1 of a rate matching apparatus according to the present invention, where the apparatus includes a first buffer 21 corresponding to a first sub-block, a first buffer 22 corresponding to a second sub-block, and a third a first buffer 23 corresponding to the sub-block, a second buffer 24 corresponding to the first sub-block, a second buffer 25 corresponding to the second sub-block, a second buffer 26 corresponding to the third sub-block, and an address
  • the acquisition module 27, the selection module 28, the deletion module 29, and the splicing module 30 are obtained.
  • the first buffer 21 corresponding to the first sub-block, the first buffer 22 corresponding to the second sub-block, and the first buffer 23 corresponding to the third sub-block respectively include an odd line buffer and an even line buffer And respectively receiving bit data of the input first sub-block, the second sub-block, and the third sub-block, and inserting dummy data into bit data of the first sub-block, the second sub-block, and the third sub-block, respectively
  • the even and odd rows of the matrix to be buffered of the first subblock, the second subblock, and the third subblock, and the bit data of the even row and the odd row are respectively stored into the first subblock, the second subblock, and the third The even block buffer and the odd line buffer of the subblock.
  • a second buffer 24 corresponding to the first sub-block, a second buffer 25 corresponding to the second sub-block, and The second buffer 26 corresponding to the third sub-block is respectively used for buffering even-line bit data in the even-line buffers of the first sub-block, the second sub-block, and the third sub-block, and odd-numbered bit bits in the odd-line buffer Data, and the even row bit data and the odd row bit data are composed into a matrix of rows and columns.
  • the address obtaining module 27 is connected to the second buffer 24 corresponding to the first sub-block, the second buffer 25 corresponding to the second sub-block, and the second buffer 26 corresponding to the third sub-block, respectively, for acquiring each a specified address of the data of the sub-block, and the designated address of the data of each sub-block is sent to the second buffer 24 corresponding to the first sub-block, the second buffer 25 corresponding to the second sub-block, and the third sub-block
  • the second buffer 26 corresponding to the block causes each of the second buffers to transmit data of the specified address.
  • the address acquisition module 27 can also send the specified address to the deletion module 29.
  • the selecting module 28 is connected to the second buffer 24 corresponding to the first sub-block, the second buffer 25 corresponding to the second sub-block, and the second buffer 26 corresponding to the third sub-block, for receiving the three
  • the data sent by the second buffer selects the received data and selects the data of the specified sub-block.
  • the deletion module 29 is connected to the selection module 28 and the address acquisition module 27, respectively, for deleting the dummy data in the data selected by the selection module 28 according to the specified address acquired by the address acquisition module 27, and obtaining valid output data.
  • the splicing module 30 is connected to the deleting module 29, and is configured to splicing and transmitting the valid output data outputted by the deleting module 29, wherein the length of the valid output data sent out is equal to the preset output length.
  • the second buffer 24 corresponding to the first sub-block, the second buffer 25 corresponding to the second sub-block, and the second buffer 26 corresponding to the third sub-block may each include two sub-buffers.
  • the two sub-buffers are respectively configured to accept the even-numbered bit-bit data in the even-line buffers of the first sub-block, the second sub-block, and the third sub-block and the odd-numbered bit-bit data in the odd-line buffer in a ping-pong buffer manner. Input and form a matrix of even row bit data and odd row bit data, respectively.
  • the address obtaining module 27 may obtain the specified address of the data of the first sub-block according to the formula (1), acquire the designated address of the data of the second sub-block according to the formula (2), and acquire the data of the third sub-block according to the formula (3). designated address.
  • the deleting module 29 may be specifically configured to: for each selected data, a set of two data columns; according to the order from the high to the low, sequentially determining whether the data in each group is a dummy according to the specified address obtained by the address obtaining module 27. Data; the dummy data in each group is changed to 0 and added to the lowest bit of the valid output data, and data that is not dummy data is added to the highest bit of the valid output data.
  • deletion module 29 The specific deletion process of the deletion module 29 can be referred to the description of the method embodiment section.
  • the rate matching apparatus provided by the embodiment of the present invention provides a detailed rate matching implementation apparatus.
  • the first buffer corresponding to each sub-block first inserts the bit data of each sub-block into the dummy data, and then constitutes the even-numbered rows and the odd-numbered rows of the matrix to be buffered of each sub-block, and the bit data of the even-numbered rows and the odd-numbered rows respectively.
  • the buffers are respectively buffered into the even row buffers and the odd row buffers of the respective subblocks, and then the data of each subblock is input into the second buffer, and the even row bit data and the odd row bit data of each subblock are respectively composed.
  • the matrix realizes the storage of bit data of each sub-block. In this way of data storage, odd-numbered rows and even-numbered rows of data are simultaneously stored, and the parallelism of data input is high.
  • the second buffer corresponding to each sub-block buffers the even-line bit data in the even-line buffer of each sub-block and the odd-line bit data in the odd-line buffer in a ping-pong buffer manner, and the data input efficiency is high and extended. It is smaller.
  • the address obtaining module acquires the designated address of the data of each sub-block, and the order of these addresses is different from the input order of the bit data of each sub-block, thus realizing the interleaving of the bit data.
  • the address obtaining module may specifically be according to formulas (1), (2), and (3) To obtain the specified address of the data of each sub-block separately.
  • the specified addresses of multiple data can be acquired at one time, and these addresses are sent to the respective second buffers.
  • the deletion module deletes the dummy data according to the specified addresses, and may delete the dummy data at a time.
  • the splicing module splices the valid data after the dummy data is deleted, and realizes data bit collection and bit pruning of each sub-block.
  • the foregoing program may be stored in a computer readable storage medium, and the program is executed when executed.
  • the foregoing steps include the steps of the foregoing method embodiments; and the foregoing storage medium includes: a medium that can store program codes, such as a ROM, a RAM, a magnetic disk, or an optical disk.

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  • Engineering & Computer Science (AREA)
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  • Signal Processing (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Communication Control (AREA)

Description

速率匹配方法 置 本申请要求于 2010 年 7 月 20 日提交中国专利局、 申请号为 201010234885.3的中国专利申请的优先权，其全部内容通过引用结合在本申请 中。 技术领域
本发明实施例涉及通信技术领域， 尤其涉及一种速率匹配方法及装置。 背景技术
在 3GPP长期演进（ Long Term Evolution, 简称 LTE ) 系统中， 信道编码 过程中需要用到速率匹配以得到所需码率下的编码数据。
通常的速率匹配方法包括子块交织、比特收集和比特修剪三个步骤。在子 块交织步骤中，将输入的 3个比特流中的比特排序进行调整，这 3个比特流包 括 1个系统比特流和 2个校验比特流。 在比特收集步骤中， 将经过交织后的 3 个比特流中的比特数据， 寄存在緩存器中， 先收集系统比特数据， 再交替地收 集 2个校验比特数据。在比特修剪步骤中，从緩存器中读取指定数量的比特数 据， 完成速率匹配。
现有技术中只是给出了速率匹配的这三个概括的步骤，但是并没有给出每 个步骤的详细实现过程。 发明内容
本发明实施例提供一种速率匹配方法及装置， 提供了速率匹配的具体实 现方式。
本发明实施例提供了一种速率匹配方法， 包括：
接收输入的第一子块、第二子块和第三子块的比特数据， 向各个子块中的 比特数据插入哑元数据， 分别组成各个子块的待緩存的矩阵的偶数行和奇数 行，将偶数行和奇数行的比特数据分别存储到各个子块的偶数行緩存器和奇数 行緩存器中；
将各个子块的偶数行緩存器中的偶数行比特数据和奇数行緩存器中的奇 数行比特数据输入到各个子块对应的第二緩存器中，并分别将各个子块的偶数 行比特数据和奇数行比特数据组成 ^行^^列的矩阵；
获取各个子块的数据的指定地址，并将所述指定地址发送给各个子块对应 的第二緩存器， 使得各个子块对应的第二緩存器将所述指定地址的数据发送； 接收所述第二緩存器发送的数据，对接收到的数据进行选择，选择出指定 子块的数据；
根据所述指定地址删除选择出的数据中的哑元数据， 获得有效输出数据； 将所述有效输出数据进行拼接后发送，发送出去的有效输出数据的长度等 于预设输出长度。
本发明实施例还提供了一种速率匹配装置， 包括：
分别与第一子块、第二子块和第三子块的比特数据对应的第一緩存器， 包 括奇数行緩存器和偶数行緩存器， 分别用于接收输入的第一子块、第二子块和 第三子块的比特数据， 向第一子块、第二子块和第三子块的比特数据插入哑元 数据， 分别组成第一子块、 第二子块和第三子块的待緩存的矩阵的偶数行和奇 数行，将偶数行和奇数行的比特数据分别存储到第一子块、第二子块和第三子 块的偶数行緩存器和奇数行緩存器中；
分别与所述第一子块、第二子块和第三子块的数据对应的第二緩存器， 分 别用于緩存第一子块、第二子块和第三子块的偶数行緩存器中的偶数行比特数 据和奇数行緩存器中的奇数行比特数据，并将偶数行比特数据和奇数行比特数 据组成 行 Vs lock列的矩阵； 地址获取模块， 用于获取各个子块的数据的指定地址， 并将各个子块的数 据的指定地址发送给分别与所述第一子块、第二子块和第三子块对应的第二緩 存器， 使得所述第二緩存器将指定地址的数据发送；
选择模块， 用于接收第二緩存器发送的数据， 对接收到的数据进行选择， 选择出指定子块的数据；
删除模块， 用于根据所述地址获取模块获取到的指定地址，删除选择出的 数据中的哑元数据， 获得有效输出数据； 拼接模块， 用于将所述有效输出数据进行拼接后发送， 其中， 发送出去的 有效输出数据的长度等于预设输出长度。
本发明实施例提供的速率匹配方法及装置，先将三个子块的比特数据插入 哑元数据后， 分别组成各个子块的待緩存的矩阵的偶数行和奇数行，将偶数行 和奇数行的比特数据分别緩存到各个子块的偶数行緩存器和奇数行緩存器中， 再将各个子块的数据输入到第二緩存器中，并分别将各个子块的偶数行比特数 据和奇数行比特数据组成矩阵， 实现了各个子块的比特数据的存储。 然后， 获 取各个子块的数据的指定地址，这些地址的顺序与各个子块的比特数据的输入 顺序不同， 这样就实现了比特数据的交织。 再选择出指定子块的数据， 删除哑 元数据， 获得有效输出数据， 将有效数据进行拼接， 实现了各个子块的数据比 特收集和比特修剪。 可见， 本发明实施例提供了一种具体的速率匹配方法。 附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施 例或现有技术描述中所需要使用的附图作一简单地介绍， 显而易见地， 下面描 述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出 创造性劳动性的前提下， 还可以根据这些附图获得其他的附图。
图 1所示为本发明速率匹配方法实施例一的流程图；
图 2所示为本发明速率匹配方法的原理示意图；
图 3所示为本发明緩存输入的比特数据的示意图；
图 4所示为以矩阵偶数行緩存为例的一级緩存的实现电路；
图 5所示为本发明速率匹配装置实施例一的结构示意图。 具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚， 下面将结合本发明 实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然， 所描述的实施例是本发明一部分实施例， 而不是全部的实施例。基于本发明中 的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其 他实施例， 都属于本发明保护的范围。
如图 1所示为本发明速率匹配方法实施例一的流程图， 包括：
步骤 101、 接收输入的第一子块、 第二子块和第三子块的比特数据， 向各 个子块中的比特数据插入哑元数据，分别组成各个子块的待緩存的矩阵的偶数 行和奇数行，将偶数行和奇数行的比特数据分别存储到各个子块的偶数行緩存 器和奇数行緩存器。
步骤 102、 将各个子块的偶数行緩存器中的偶数行比特数据和奇数行緩存 器中的奇数行比特数据输入到各个子块对应的第二緩存器中，并分别将各个子 块的将偶数行比特数据和奇数行比特数据组成 Rie bbl。Ji^ub e M。A列的矩阵。
步骤 103、 获取各个子块的数据的指定地址， 并将制定地址发送给各个子 块对应的第二緩存器，使得各个第二子块对应的第二緩存器将指定地址的数据 发送。
步骤 104、 接收第二緩存器发送的数据， 对接收到的数据进行选择， 选择 出指定子块的数据。
步骤 105、 根据指定地址删除选择出的数据中的哑元数据， 获得有效输出 数据。
步骤 106、 将有效输出数据进行拼接后发送， 发送出去的有效输出数据的 长度等于预设输出长度。
如图 2所示为本发明速率匹配方法的原理示意图， 下面结合图 1和图 2具体 来说明本发明速率匹配方法的实现过程。
第一子块、 第二子块和第三子块的比特数据分别是系统比特数据、第一校 验比特数据和第二校验比特数据，这 3个子块中的比特数据的并行率为 16比特。 这 3个子块中的比特数据是以并行方式输入到速率匹配装置中的。
根据 3GPP TS 36.212 V8.6.0协议中 5.1.4.1小节的规定， 输入的比特数据是 以矩阵形式緩存的， 矩阵的形式可以预先设定， 在本发明实施例中， 假设预先 设定的矩阵形式为 4行 32列， 每个子块的比特数据的输入数据长度为 124比特。
如图 3所示为本发明緩存输入的比特数据的示意图。 以第一子块中的系统 比特数据为例， 在步骤 101中， 首先接收系统比特数据， 向系统比特数据中插 入哑元数据， 组成待緩存的矩阵的偶数行。 预先设定的 4行 32列矩阵中的第 0、 2行是偶数行， 第 1、 3为奇数行。 当每个比特数据的输入长度为 124比特时， 对 于第一个时钟周期内输入的 16比特数据， 需要插入 4个哑元数据， 并与第二个 时钟周期内输入的 12比特数据组成矩阵的第 0行的 32列数据，将第 0行数据存入 偶数行緩存器 11中。 将第二个时钟周期内输入的剩余 4比特数据与后续时钟内 输入的比特数据组成矩阵的第 1行的 32列数据，将第 1行数据存储在奇数行緩存 器 12中。 以此类推， 第 2行和第 3行比特数据的存储方式类似。
第二子块和第三子块中的比特数据也以类似的方式存储到各自的奇数行 緩存器和偶数行緩存器中。
在步骤 102中， 将各个子块中的偶数行緩存器 11中的偶数行比特数据和奇 数行緩存器 12中的奇数行数据输入到第二緩存器 13中。 步骤 101中的奇数行緩 存器 12和偶数行緩存器 11可以看作第一级緩存器， 步骤 102中的第二緩存器 13 可以看作第二级緩存器。 在第二级緩存器中将偶数行和奇数行比特数据组成 4 行 32列的矩阵。 步骤 101中， 一个子块的比特数据分别以偶数行和奇数行的形 式緩存， 这样， 输入到第二级緩存器中的数据的并行率变为 32比特。
现有技术中， 对于输入的比特数据， 通过插入哑元数据组成预设矩阵， 根 据 3GPP TS 36.212 V8.6.0协议中 5.1.4.1小节的规定， 对于系统比特数据采用一 种矩阵组成方式，对于两个系统校验比特数据采取另外一种矩阵组成方式，再 将组成的矩阵统一緩存， 这种緩存矩阵的方式占用逻辑资源较多，会导致延时 高。本发明实施例的步骤 101和 102中的存储方法是一种两级存储方法， 先将矩 阵的奇偶行分别存储在第一级緩存器中， 然后在第二级緩存器中组成矩阵，对 于三个子块的比特数据采用同样的緩存方式，占用逻辑资源少，能够减少延时。
为了进一步提高吞吐率， 在步骤 102中， 可以将偶数行緩存器中的偶数行 比特数据和奇数行比特数据中的奇数行比特数据以乒乓緩存的方式存入到第 二緩存器的两个子緩存器中。 乒乓緩存是一种緩存方式， 具体地， 在第一时间 段内，可以将奇数行緩存器和偶数行緩存器中的比特数据緩存到第一子緩存器 中，在第二时间段内， 可以将奇数行緩存器和偶数行緩存器中的比特数据緩存 到第二子緩存器中。 以此类推，轮流使用第一子緩存器和第二子緩存器緩存第 一级緩存器中的比特数据。
图 4所示为以矩阵偶数行緩存为例的一级緩存的实现电路， 一级緩存采用 寄存器实现，根据每次输入的写地址信号的不同，对输入数据进行排序与拼接， 每次得到 32比特数据后将该数据输出到第二级緩存器。
在本发明实施例中， 假设预先设定的矩阵形式为 4行 32列， 每个子块的比 特数据的输入长度为 124比特。 由于比特数据输入时， 需要填充 4个哑元数据， 因此第一个时钟周期内的写地址为 4， 那么就将输入的地址为 input_data0[15:0] 的比特数据 a_l ~ a_15写入偶数行緩存器的 even_buff!4: 19]位，奇数行緩存器不 写入数据， 同时写地址增加 16; 第二个时钟周期内的写地址为 20， 那么就将输 入的地址为 input_dataO[l 1 :0]的比特数据 b_l ~ b_l 1写入偶数行緩存器 even_buff!20:31]位， 将输入的地址为 input_data0[15:12]的比特数据1?_12 ~ b_15 写入奇数行緩存器的 odd_buff!3:0]位， 同时写地址增加 16; 第三个时钟周期内 的写地址为 36， 将输入的地址为 input_data0[15:0]的比特数据 c_0 ~ c_15写入奇 数行緩存器的 odd_buff!4: 19]位，偶数行緩存器不写入数据。如此往复地交替向 偶数行緩存器与奇数行緩存器内写入数据，并在每次得到 32比特有效数据后将 该数据输出到第二緩存器。
在步骤 103中， 获取各个子块的数据的指定地址， 并将制定地址发送给各 个子块对应的第二緩存器，使得各个子块对应的第二緩存器将指定地址的数据 发送。 该步骤 103中， 按照指定地址输出数据， 可以将输入的比特数据的顺序 打乱， 实现交织的目的。 对于不同子块的比特数据， 指定地址不同。 具体地， 第一子块的数据的指 定地址的表达式如公式（ 1 )所示：
Figure imgf000010_0001
公式（ 1 ) 中， 所有数据以二进制形式表示， addt (index, )为获取的第一子 块的数据的指定地址， 是取值为 o~ (c vm 中的整数， 例如 对于 4行 32列的矩阵，则 分别取值为 0 ~ 127中的整数， mod表示取模运算， index^ index^
表示对 [4:0]表示计算后得到的二进制
R 向下取整运算，
R R index^ index
数据位宽为 5比特（bit) revers [4:0]
R 表示把 [4:0]进行相反
R 顺序的排列。
第二子块的数据的指定地址的表达式如公式 （ 2 ) 所示：
(index2 - Kr
(index2 - Κτ
modi? x25 + reverse [4:0]
R
(2) 公式（2) 中， 所有数据以二进制形式表示， "^ (^^ )为获取的第二子 块的数据的指定地址， inde 是取值为 0 ~ ( * — 1 )中的整数， κη等
(inde^-Kn
于矩阵的行与列的乘积， 表示对 fc^f^n)向下取整运算，
2 2
[4:0]表示计算后得到的二进制数据位宽为 5比特
R. [4:0] 进行相反顺序的排
Figure imgf000011_0001
第三子块的数据的指定地址的表达式如公式 （ 3 ) 所示
{index^ - KT
{index^ -Kr
modi? x25 + reverse [4:0] + 1
R
(3) 公式（3 ) 中， 所有数据以二进制形式表示， ^^ ^ )为获取的第三子 块的数据的指定地址， inde 是取值为 0 ~ ( * V^bblock - i )中的整数， Kn等
j
于矩阵的行与列的乘积， 即^ (index^ ~KU
I等于 R su ock * 表示对
{index^ -Kr
(index, -Kn)向下取整运算 [4： 0]表示计算后得到的二进制数据
R
位宽为 5比特， revers
Figure imgf000011_0002
反顺序的排列。
步骤 104中， 对于第二緩存器从指定的地址输出的数据， 可以进行数据选 择， 具体可以采用乒乓选择、 子块选择或列选择等选择方式， 选择出指定子块 中的数据。
步骤 105具体可以是根据所获取的指定地址， 逐次删除选择出的数据中的 哑元数据。 具体地， 可以包括： 对于选择出的数据， 每两个数据列为一组； 依 照从高位到低位的顺序，依次根据所获取的指定地址，判断每组中的数据是否 是哑元数据； 将每组中的哑元数据变为 0并添加到有效输出数据的最低位， 将 不是哑元数据的数据添加到有效输出数据的最高位。
例如， 步骤 104中从指定的子块中选择出了 16比特的数据， 可以以每 2比特 数据为一组逐次将哑元数据删除。
具体地， 首先判断最高两位中是否包括哑元数据， 即判断第 15位和第 14 位是否是哑元数据， 将其输出称为第一组合 2比特数据。 具体地， 可以根据获 取的各个子块的数据的指定地址判断各个数据是否是哑元数据。 因为，在获取 指定地址时可以获知哪个数据是哑元数据，哪个数据不是哑元数据。在步骤 105 中， 就可以依据这些指定地址， 判断哪个数据是哑元数据， 哪个数据不是哑元 数据。 判断结果可以分为 4种情况：
如果第 15位是哑元数据， 第 14位不是哑元数据， 则按顺序输出 1比特的 0 与第 14位数据组成的组合。
如果第 15位不是哑元数据， 第 14位是哑元数据， 则按顺序输出 1比特的 0 与第 15位数据组成的组合。
如果第 14位和第 15位都是哑元数据， 则输出 2比特的 0组成的组合。
如果第 14位和第 15位都不是哑元数据，则按顺序输出第 15比特和第 14比特 数据组成的组合。
其次， 判断次高的两位中是否包括哑元数据， 即判断第 13位和第 12位是否 是哑元数据， 将其输出称为第二组合 4比特数据， 分为 4种情况：
如果第 13位是哑元数据， 第 12不是哑元数据， 则按顺序输出 1比特的 0、 第 一组合的 2比特数据和第 12位比特数据组成的组合。 如果第 13位不是哑元数据， 第 12位是哑元数据， 则按顺序输出 1比特的 0、 第一组合的 2比特数据和第 13位比特数据组成的组合。
如果第 12位和第 13位都是哑元数据， 则输出 2比特的 0数据和第一组合的 2 比特数据的组合。
如果第 12位和第 13位都不是哑元数据， 则按顺序输出第一组合的 2比特数 据、 第 13位的比特数据和第 12位的比特数据组成的组合。
以此类推， 由高比特位到低比特位每次进行 2比特的判断。 参与判断的 2 比特也是按由高到低的顺序进行判断， 如果该比特数据为哑元数据， 则将该比 特数据变为 0并添加到输出的数据组合的最低位； 否则将该数据添加到输出的 数据组合的最高位。 每次判断后输出的组合数据长度加 2， 直到 16比特数据都 判断结束后得到 16比特的输出数据。
本发明实施例提供的速率匹配方法，提供了一种详细的速率匹配的实现方 法。
先将三个子块的比特数据插入哑元数据后，分别组成各个子块的待緩存的 矩阵的偶数行和技术行，将偶数行和奇数行的比特数据分别緩存到各个子块的 偶数行緩存器和奇数行緩存器中， 再将各个子块的数据输入到第二緩存器中， 并分别将各个子块的偶数行比特数据和奇数行比特数据组成矩阵，实现了各个 子块的比特数据的存储。这种数据存储的方式，奇数行和偶数行数据同时存储， 数据输入的并行度高。
将各个子块的偶数行緩存器中的偶数行比特数据和奇数行緩存器中的奇 数行比特数据以乒乓緩存的方式输入到第二緩存器的两个子緩存器中，数据输 入的效率高， 延时较小。 然后， 获取各个子块的数据的指定地址， 这些指定地址的顺序与各个子块 的比特数据的输入顺序不同， 这样就实现了比特数据的交织。
在本发明的实施例中， 具体可以根据公式（1 ) 、 （2 )和 （3 )来分别获 取各个子块的数据的指定地址。将各个公式中输入不同的输入参数， 则一次可 以获取多个数据的指定地址， 并将这些地址发送给第二緩存器。选择出指定子 块的数据后，根据这些指定地址删除哑元数据，一次也可以删除多个哑元数据。 然后删除完哑元数据后的有效数据进行拼接，实现了各个子块的数据比特收集 和比特修剪。 由于一次可以获取多个指定地址， 所以第二緩存器输出数据以及 后续步骤中进行哑元数据删除时，都可以一次处理多个数据， 具有较高的数据 处理效率。
如图 5所示为本发明速率匹配装置实施例一的结构示意图， 该装置包括与 第一子块对应的第一緩存器 21、 与第二子块对应的第一緩存器 22、 与第三子 块对应的第一緩存器 23、 与第一子块对应的第二緩存器 24、 与第二子块对应 的第二緩存器 25、 与第三子块对应的第二緩存器 26、 地址获取模块 27、 选 择模块 28、 删除模块 29和拼接模块 30。 与第一子块对应的第一緩存器 21、 与 第二子块对应的第一緩存器 22、与第三子块对应的第一緩存器 23分别均包括奇 数行緩存器和偶数行緩存器， 分别用于接收输入的第一子块、第二子块和第三 子块的比特数据，向第一子块、第二子块和第三子块的比特数据插入哑元数据， 分别组成第一子块、 第二子块和第三子块的待緩存的矩阵的偶数行和奇数行， 将偶数行和奇数行的比特数据分别存储到第一子块、第二子块和第三子块的偶 数行緩存器和奇数行緩存器中。
与第一子块对应的第二緩存器 24、 与第二子块对应的第二緩存器 25、 与 第三子块对应的第二緩存器 26分别用于緩存第一子块、第二子块和第三子块的 偶数行緩存器中的偶数行比特数据和奇数行緩存器中的奇数行比特数据，并将 偶数行比特数据和奇数行比特数据组成 ^行^^列的矩阵。
地址获取模块 27分别和与第一子块对应的第二緩存器 24、 与第二子块对 应的第二緩存器 25、 与第三子块对应的第二緩存器 26连接， 用于获取各个子 块的数据的指定地址，并将各个子块的数据的指定地址发送给与第一子块对应 的第二緩存器 24、 与第二子块对应的第二緩存器 25、 与第三子块对应的第二 緩存器 26，使得各个第二緩存器将指定地址的数据发送。地址获取模块 27还可 以将指定地址发送给删除模块 29。
选择模块 28和与第一子块对应的第二緩存器 24、 与第二子块对应的第二 緩存器 25、 与第三子块对应的第二緩存器 26连接， 用于接收这三个第二緩存 器发送的数据， 对接收到的数据进行选择， 选择出指定子块的数据。
删除模块 29分别与选择模块 28和地址获取模块 27连接，用于根据地址获取 模块 27获取到的指定地址，删除选择模块 28选择出的数据中的哑元数据， 获得 有效输出数据。
拼接模块 30与删除模块 29连接，用于将删除模块 29输出的有效输出数据进 行拼接后发送， 其中， 发送出去的有效输出数据的长度等于预设输出长度。
图 5中， 与第一子块对应的第二緩存器 24、 与第二子块对应的第二緩存器 25、 与第三子块对应的第二緩存器 26均可以别包括两个子緩存器， 这两个子 緩存器分别用于以乒乓緩存方式接受第一子块、第二子块和第三子块的偶数行 緩存器中的偶数行比特数据和奇数行緩存器中的奇数行比特数据输入，并分别 将偶数行比特数据和奇数行比特数据组成矩阵。 地址获取模块 27可以根据公式（1 )获取第一子块的数据的指定地址， 根 据公式（2 )获取第二子块的数据的指定地址， 根据公式（3 )获取第三子块的 数据的指定地址。
删除模块 29具体可以用于对于选择出的数据，每两个数据列为一组；依照 从高位到低位的顺序，依次根据地址获取模块 27获取的指定地址判断每组中的 数据是否是哑元数据； 将每组中的哑元数据变为 0并添加到有效输出数据的最 低位， 将不是哑元数据的数据添加到有效输出数据的最高位。
删除模块 29的具体删除过程可以参考方法实施例部分的描述。
本发明实施例提供的速率匹配装置，提供了一种详细的速率匹配的实现装 置。
与各个子块对应的第一緩存器先将各个子块的比特数据插入哑元数据后， 分别组成各个子块的待緩存的矩阵的偶数行和奇数行，将偶数行和奇数行的比 特数据分别緩存到各个子块的偶数行緩存器和奇数行緩存器中，再将各个子块 的数据输入到第二緩存器中，并分别将各个子块的偶数行比特数据和奇数行比 特数据组成矩阵， 实现了各个子块的比特数据的存储。 这种数据存储的方式， 奇数行和偶数行数据同时存储， 数据输入的并行度高。
与各个子块对应的第二緩存器将各个子块的偶数行緩存器中的偶数行比 特数据和奇数行緩存器中的奇数行比特数据以乒乓緩存的方式緩存，数据输入 的效率高， 延时较小。
然后，地址获取模块获取各个子块的数据的指定地址， 这些地址的顺序与 各个子块的比特数据的输入顺序不同， 这样就实现了比特数据的交织。
在本发明的实施例中，地址获取模块具体可以根据公式（ 1 ) 、 （ 2 )和（ 3 ) 来分别获取各个子块的数据的指定地址。 将各个公式中输入不同的输入参数， 一次可以获取多个数据的指定地址， 并将这些地址发送给各个第二緩存器。选 择模块选择出指定子块的数据后， 删除模块根据这些指定地址删除哑元数据， 一次也可以删除多个哑元数据。然后拼接模块将删除完哑元数据后的有效数据 进行拼接， 实现了各个子块的数据比特收集和比特修剪。 由于一次可以获取多 个指定地址，所以第二緩存器输出数据以及后续步骤中删除模块进行哑元数据 删除时， 都可以一次处理多个数据， 具有较高的数据处理效率。 本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可 以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存 储介质中， 该程序在执行时， 执行包括上述方法实施例的步骤； 而前述的存储 介质包括： ROM、 RAM, 磁碟或者光盘等各种可以存储程序代码的介质。
最后应说明的是： 以上实施例仅用以说明本发明的技术方案， 而非对其限 制； 尽管参照前述实施例对本发明进行了详细的说明， 本领域的普通技术人员 应当理解： 其依然可以对前述各实施例所记载的技术方案进行修改，或者对其 中部分技术特征进行等同替换； 而这些修改或者替换， 并不使相应技术方案的 本质脱离本发明各实施例技术方案的精神和范围。

Claims

权 利 要 求 书
1、 一种速率匹配方法， 其特征在于， 包括：
接收输入的第一子块、第二子块和第三子块的比特数据， 向各个子块中的 比特数据插入哑元数据， 分别组成各个子块的待緩存的矩阵的偶数行和奇数 行，将偶数行和奇数行的比特数据分别存储到各个子块的偶数行緩存器和奇数 行緩存器中；
将各个子块的偶数行緩存器中的偶数行比特数据和奇数行緩存器中的奇 数行比特数据输入到各个子块对应的第二緩存器中，并分别将各个子块的偶数 行比特数据和奇数行比特数据组成 ^L 行 。 列的矩阵；
获取各个子块的数据的指定地址，并将所述指定地址发送给各个子块对应 的第二緩存器， 使得各个子块对应的第二緩存器将所述指定地址的数据发送； 接收所述第二緩存器发送的数据，对接收到的数据进行选择，选择出指定 子块的数据；
根据所述指定地址删除选择出的数据中的哑元数据， 获得有效输出数据； 将所述有效输出数据进行拼接后发送，发送出去的有效输出数据的长度等 于预设输出长度。
2、 根据权利要求 1所述的方法， 其特征在于， 所述将各个子块偶数行緩存 器中的偶数行比特数据和奇数行緩存器中的奇数行比特数据输入到第二緩存 器中， 包括：
分别将各个子块的偶数行緩存器中的偶数行比特数据和奇数行緩存器中 的奇数行比特数据以乒乓緩存的方式输入到第二緩存器的两个子緩存器中。
3、 根据权利要求 1所述的方法， 其特征在于， 获取各个子块的数据的指定 地址， 包括:
根据如下公式获取第一子块中的数据的指定地址:
Figure imgf000019_0001
其中， addr index^为获取的第一子块的数据的指定地址， 取值为 0
( 向下
i dex
取整运算， [4:0]表示计算后得到的二进制数据位宽为 5比特
R i dexy
reverse [4:0]表示把 [4:0]进行相反顺序的排列
R R
4、 根据权利要求 1所述的方法， 其特征在于， 获取各个子块的数据的指定 地址， 包括:
根据如 下 公式获取第 二子 块 中 的 数据 的 指 定地址 ：
[4:0]
其中， addr2 index^为获取的第二子块的数据的指定地址， 取值为 0 ~
(c s T um 中的整数， 为经过速率匹配交织过程操作后输出的第二子 块的比 数据的位置序号， mod表示取模运算， Kn等于 R bM。。k*V 表示计算
Figure imgf000019_0004
后得到的二进制数据位宽为 5比特， 表示把
Figure imgf000020_0001
reverse TC [4:0]
R 进行相反顺序的排列
Figure imgf000020_0002
；、 根据权利要求 1所述的方法， 其特征在于， 获取各个子块的数据的指定 地址， 包括:
根据如下公式获取第三子块中的数据的指定地址:
index^ - KY
{index^ - Κτ TC
modi? x 2 + reverse TC [4:0] + 1
R
为获取的第三子块的数据的指定地址， 是取值为
TC jrTC * _ ) 中的整数， mod表示取模运算， Kn等于 HsubMock *
{index^ -Κ
-^π) I表示对 (index, -ΚΏ)向下取整运算
TC [4:0]表示计算
R index^ Κγ
后得到的二进制数据位宽为 5比特， TC [4:0] 表示把
R
(index^ -Kr
TC [4:0] 进行相反顺序的排列
R
6、 根据权利要求 1-5中任一权利要求所述的方法， 其特征在于， 所述根 据所述指定地址删除选择出的数据中的哑元数据， 获得有效输出数据， 包括： 对于选择出的数据， 每两个数据列为一组；
依照从高位到低位的顺序，依次根据所述指定地址判断每组中的数据是否 是哑元数据；
将每组中的哑元数据变为 0并添加到有效输出数据的最低位， 将不是哑元 数据的数据添加到有效输出数据的最高位。
7、 一种速率匹配装置， 其特征在于， 包括：
分别与第一子块、第二子块和第三子块的比特数据对应的第一緩存器， 包 括奇数行緩存器和偶数行緩存器， 分别用于接收输入的第一子块、第二子块和 第三子块的比特数据， 向第一子块、第二子块和第三子块的比特数据插入哑元 数据， 分别组成第一子块、 第二子块和第三子块的待緩存的矩阵的偶数行和奇 数行，将偶数行和奇数行的比特数据分别存储到第一子块、第二子块和第三子 块的偶数行緩存器和奇数行緩存器中；
分别与所述第一子块、第二子块和第三子块的数据对应的第二緩存器， 分 别用于緩存第一子块、第二子块和第三子块的偶数行緩存器中的偶数行比特数 据和奇数行緩存器中的奇数行比特数据，并将偶数行比特数据和奇数行比特数 据组成 R bl。Ji~v^bl。A列的矩阵；
地址获取模块， 用于获取各个子块的数据的指定地址， 并将各个子块的数 据的指定地址发送给分别与所述第一子块、第二子块和第三子块对应的第二緩 存器， 使得所述第二緩存器将指定地址的数据发送；
选择模块， 用于接收第二緩存器发送的数据， 对接收到的数据进行选择， 选择出指定子块的数据； 删除模块， 用于根据所述地址获取模块获取到的指定地址，删除选择出的 数据中的哑元数据， 获得有效输出数据；
拼接模块， 用于将所述有效输出数据进行拼接后发送， 其中， 发送出去的 有效输出数据的长度等于预设输出长度。
8、 根据权利要求 7所述的装置， 其特征在于， 与第一子块、 第二子块和第 三子块对应的第二存储器均分别包括两个子緩存器，这两个子緩存器分别用于 以乒乓緩存方式接受第一子块、第二子块和第三子块的偶数行緩存器中的偶数 行比特数据和奇数行緩存器中的奇数行比特数据输入，并分别将偶数行比特数 据和奇数行比特数据组成矩阵。
9、 根据权利要求 7所述的装置， 其特征在于， 所述地址获取模块具体用于 根据如下公式获取第一子块中的数据的指定地址：
Figure imgf000022_0001
其中， a6WW"ife i)为获取的第一子块的数据的指定地址， 是取值为 index^ indeXy
0 ~ ( RU s T ub c M。ck - )中的整数， mod表示取模运算， 表示对
R R index^
向下取整运算， [ ： 0]表示计算后得到的二进制数据位宽为 5比特
R reverse [4 : 0]进行相反顺序的排列
Figure imgf000022_0002
10、 根据权利要求 7所述的装置， 其特征在于， 所述地址获取模块具体用 于根据如下公式获取第二子块的数据的指定地址： [4:0]
Figure imgf000023_0001
为第获取的二子块的数据的指定地址， 是取值为
0 - ( )中的整数，， mod表示取模运算，， π等于
{index2 -K
表示对 (index, -Kn)向下取整运算. [4:0]表示计算
2 R
后得到的二进制数据位宽为 5比特， :0] 表示把
Figure imgf000023_0002
{index2 - Kr
[4:0] 进行相反顺序的排列
R
11、 根据权利要求 7所述的装置， 其特征在于， 所述地址获取模块具体用 于根据如下公式获取第三子块的数据的指定地址：
{index^ - KY
index^ - Κγ
modR x 2 + reverse [4:0] + 1
R 其中， 为获取的第三子块的数据的指定地址， 是取值为 _ 1 ) 中的整数， 表示取模运算， Kn等于 R
{index^ -Κ
-^π) I表示对 {index, -Kn)向下取整运算 [4:0]表示计算
R index^ Κγ
后得到的二进制数据位宽为 5比特， ver [4:0] 表示把
R
{index^ -Kr
[4:0] 进行相反顺序的排列
R
12、 根据权利要求 7-11 中任一权利要求所述的装置， 其特征在于， 所述 删除模块具体用于对于选择出的数据，每两个数据列为一组； 依照从高位到低 位的顺序，依次根据所述地址获取模块获取的指定地址判断每组中的数据是否 是哑元数据； 将每组中的哑元数据变为 0并添加到有效输出数据的最低位， 将 不是哑元数据的数据添加到有效输出数据的最高位。
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