CN101895374A - 速率匹配方法及装置 - Google Patents

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CN101895374A CN2010102348853A CN201010234885A CN101895374A CN 101895374 A CN101895374 A CN 101895374A CN 2010102348853 A CN2010102348853 A CN 2010102348853A CN 201010234885 A CN201010234885 A CN 201010234885A CN 101895374 A CN101895374 A CN 101895374A
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Abstract

本发明实施例提供一种速率匹配方法及装置，方法包括：接收输入的第一子块、第二子块和第三子块的比特数据，向各个子块中的比特数据插入哑元数据，组成各个子块的待缓存的矩阵的偶数行和奇数行，将偶数行和奇数行的比特数据存储到各个子块的偶数行缓存器和奇数行缓存器中；将各个子块的偶数行缓存器中的偶数行比特数据和奇数行缓存器中的奇数行比特数据输入到第二缓存器中，将偶数行比特数据和奇数行比特数据组成矩阵；控制第二缓存器将指定地址的数据发送；对第二缓存器发送的数据进行选择，删除选择出的数据中的哑元数据，获得有效输出数据。本发明实施例提供了一种速率匹配的具体实现方式，并行速率高，延时小。

Description

速率匹配方法及装置
技术领域
本发明实施例涉及通信技术领域，尤其涉及一种速率匹配方法及装置。
背景技术
在3GPP长期演进(Long Term Evolution，简称LTE)系统中，信道编码过程中需要用到速率匹配以得到所需码率下的编码数据。
通常的速率匹配方法包括子块交织、比特收集和比特修剪三个步骤。在子块交织步骤中，将输入的3个比特流中的比特排序进行调整，这3个比特流包括1个系统比特流和2个校验比特流。在比特收集步骤中，将经过交织后的3个比特流中的比特数据，寄存在缓存器中，先收集系统比特数据，再交替地收集2个校验比特数据。在比特修剪步骤中，从缓存器中读取指定数量的比特数据，完成速率匹配。
现有技术中只是给出了速率匹配的这三个概括的步骤，但是并没有给出每个步骤的详细实现过程。
发明内容
本发明实施例提供一种速率匹配方法及装置，提供了速率匹配的具体实现方式。
本发明实施例提供了一种速率匹配方法，包括：
接收输入的第一子块、第二子块和第三子块的比特数据，向各个子块中的比特数据插入哑元数据，分别组成各个子块的待缓存的矩阵的偶数行和奇数行，将偶数行和奇数行的比特数据分别存储到各个子块的偶数行缓存器和奇数行缓存器中；
将各个子块的偶数行缓存器中的偶数行比特数据和奇数行缓存器中的奇数行比特数据输入到各个子块对应的第二缓存器中，并分别将各个子块的偶数行比特数据和奇数行比特数据组成
Figure BSA00000203918600021
行
Figure BSA00000203918600022
列的矩阵；
获取各个子块的数据的指定地址，并将所述指定地址发送给各个子块对应的第二缓存器，使得各个子块对应的第二缓存器将所述指定地址的数据发送；
接收所述第二缓存器发送的数据，对接收到的数据进行选择，选择出指定子块的数据；
根据所述指定地址删除选择出的数据中的哑元数据，获得有效输出数据；
将所述有效输出数据进行拼接后发送，发送出去的有效输出数据的长度等于预设输出长度。
本发明实施例还提供了一种速率匹配装置，包括：
分别与第一子块、第二子块和第三子块的比特数据对应的第一缓存器，包括奇数行缓存器和偶数行缓存器，分别用于接收输入的第一子块、第二子块和第三子块的比特数据，向第一子块、第二子块和第三子块的比特数据插入哑元数据，分别组成第一子块、第二子块和第三子块的待缓存的矩阵的偶数行和奇数行，将偶数行和奇数行的比特数据分别存储到第一子块、第二子块和第三子块的偶数行缓存器和奇数行缓存器中；
分别与所述第一子块、第二子块和第三子块的数据对应的第二缓存器，分别用于缓存第一子块、第二子块和第三子块的偶数行缓存器中的偶数行比特数据和奇数行缓存器中的奇数行比特数据，并将偶数行比特数据和奇数行比特数据组成
Figure BSA00000203918600023
行列的矩阵；
地址获取模块，用于获取各个子块的数据的指定地址，并将各个子块的数据的指定地址发送给分别与所述第一子块、第二子块和第三子块对应的第二缓存器，使得所述第二缓存器将指定地址的数据发送；
选择模块，用于接收第二缓存器发送的数据，对接收到的数据进行选择，选择出指定子块的数据；
删除模块，用于根据所述地址获取模块获取到的指定地址，删除选择出的数据中的哑元数据，获得有效输出数据；
拼接模块，用于将所述有效输出数据进行拼接后发送，其中，发送出去的有效输出数据的长度等于预设输出长度。
本发明实施例提供的速率匹配方法及装置，先将三个子块的比特数据插入哑元数据后，分别组成各个子块的待缓存的矩阵的偶数行和奇数行，将偶数行和奇数行的比特数据分别缓存到各个子块的偶数行缓存器和奇数行缓存器中，再将各个子块的数据输入到第二缓存器中，并分别将各个子块的偶数行比特数据和奇数行比特数据组成矩阵，实现了各个子块的比特数据的存储。然后，获取各个子块的数据的指定地址，这些地址的顺序与各个子块的比特数据的输入顺序不同，这样就实现了比特数据的交织。再选择出指定子块的数据，删除哑元数据，获得有效输出数据，将有效数据进行拼接，实现了各个子块的数据比特收集和比特修剪。可见，本发明实施例提供了一种具体的速率匹配方法。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1所示为本发明速率匹配方法实施例一的流程图；
图2所示为本发明速率匹配方法的原理示意图；
图3所示为本发明缓存输入的比特数据的示意图；
图4所示为以矩阵偶数行缓存为例的一级缓存的实现电路；
图5所示为本发明速率匹配装置实施例一的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1所示为本发明速率匹配方法实施例一的流程图，包括：
步骤101、接收输入的第一子块、第二子块和第三子块的比特数据，向各个子块中的比特数据插入哑元数据，分别组成各个子块的待缓存的矩阵的偶数行和奇数行，将偶数行和奇数行的比特数据分别存储到各个子块的偶数行缓存器和奇数行缓存器。
步骤102、将各个子块的偶数行缓存器中的偶数行比特数据和奇数行缓存器中的奇数行比特数据输入到各个子块对应的第二缓存器中，并分别将各个子块的将偶数行比特数据和奇数行比特数据组成
Figure BSA00000203918600041
行
Figure BSA00000203918600042
列的矩阵。
步骤103、获取各个子块的数据的指定地址，并将制定地址发送给各个子块对应的第二缓存器，使得各个第二子块对应的第二缓存器将指定地址的数据发送。
步骤104、接收第二缓存器发送的数据，对接收到的数据进行选择，选择出指定子块的数据。
步骤105、根据指定地址删除选择出的数据中的哑元数据，获得有效输出数据。
步骤106、将有效输出数据进行拼接后发送，发送出去的有效输出数据的长度等于预设输出长度。
如图2所示为本发明速率匹配方法的原理示意图，下面结合图1和图2具体来说明本发明速率匹配方法的实现过程。
第一子块、第二子块和第三子块的比特数据分别是系统比特数据、第一校验比特数据和第二校验比特数据，这3个子块中的比特数据的并行率为16比特。这3个子块中的比特数据是以并行方式输入到速率匹配装置中的。
根据3GPP TS 36.212 V8.6.0协议中5.1.4.1小节的规定，输入的比特数据是以矩阵形式缓存的，矩阵的形式可以预先设定，在本发明实施例中，假设预先设定的矩阵形式为4行32列，每个子块的比特数据的输入数据长度为124比特。
如图3所示为本发明缓存输入的比特数据的示意图。以第一子块中的系统比特数据为例，在步骤101中，首先接收系统比特数据，向系统比特数据中插入哑元数据，组成待缓存的矩阵的偶数行。预先设定的4行32列矩阵中的第0、2行是偶数行，第1、3为奇数行。当每个比特数据的输入长度为124比特时，对于第一个时钟周期内输入的16比特数据，需要插入4个哑元数据，并与第二个时钟周期内输入的12比特数据组成矩阵的第0行的32列数据，将第0行数据存入偶数行缓存器11中。将第二个时钟周期内输入的剩余4比特数据与后续时钟内输入的比特数据组成矩阵的第1行的32列数据，将第1行数据存储在奇数行缓存器12中。以此类推，第2行和第3行比特数据的存储方式类似。
第二子块和第三子块中的比特数据也以类似的方式存储到各自的奇数行缓存器和偶数行缓存器中。
在步骤102中，将各个子块中的偶数行缓存器11中的偶数行比特数据和奇数行缓存器12中的奇数行数据输入到第二缓存器13中。步骤101中的奇数行缓存器12和偶数行缓存器11可以看作第一级缓存器，步骤102中的第二缓存器13可以看作第二级缓存器。在第二级缓存器中将偶数行和奇数行比特数据组成4行32列的矩阵。步骤101中，一个子块的比特数据分别以偶数行和奇数行的形式缓存，这样，输入到第二级缓存器中的数据的并行率变为32比特。
现有技术中，对于输入的比特数据，通过插入哑元数据组成预设矩阵，根据3GPP TS 36.212 V8.6.0协议中5.1.4.1小节的规定，对于系统比特数据采用一种矩阵组成方式，对于两个系统校验比特数据采取另外一种矩阵组成方式，再将组成的矩阵统一缓存，这种缓存矩阵的方式占用逻辑资源较多，会导致延时高。本发明实施例的步骤101和102中的存储方法是一种两级存储方法，先将矩阵的奇偶行分别存储在第一级缓存器中，然后在第二级缓存器中组成矩阵，对于三个子块的比特数据采用同样的缓存方式，占用逻辑资源少，能够减少延时。
为了进一步提高吞吐率，在步骤102中，可以将偶数行缓存器中的偶数行比特数据和奇数行比特数据中的奇数行比特数据以乒乓缓存的方式存入到第二缓存器的两个子缓存器中。乒乓缓存是一种缓存方式，具体地，在第一时间段内，可以将奇数行缓存器和偶数行缓存器中的比特数据缓存到第一子缓存器中，在第二时间段内，可以将奇数行缓存器和偶数行缓存器中的比特数据缓存到第二子缓存器中。以此类推，轮流使用第一子缓存器和第二子缓存器缓存第一级缓存器中的比特数据。
图4所示为以矩阵偶数行缓存为例的一级缓存的实现电路，一级缓存采用寄存器实现，根据每次输入的写地址信号的不同，对输入数据进行排序与拼接，每次得到32比特数据后将该数据输出到第二级缓存器。
在本发明实施例中，假设预先设定的矩阵形式为4行32列，每个子块的比特数据的输入长度为124比特。由于比特数据输入时，需要填充4个哑元数据，因此第一个时钟周期内的写地址为4，那么就将输入的地址为input_data0[15:0]的比特数据a_1～a_15写入偶数行缓存器的even_buff[4:19]位，奇数行缓存器不写入数据，同时写地址增加16；第二个时钟周期内的写地址为20，那么就将输入的地址为input_data0[11:0]的比特数据b_1～b_11写入偶数行缓存器even_buff[20:31]位，将输入的地址为input_data0[15:12]的比特数据b_12～b_15写入奇数行缓存器的odd_buff[3:0]位，同时写地址增加16；第三个时钟周期内的写地址为36，将输入的地址为input_data0[15:0]的比特数据c_0～c_15写入奇数行缓存器的odd_buff[4:19]位，偶数行缓存器不写入数据。如此往复地交替向偶数行缓存器与奇数行缓存器内写入数据，并在每次得到32比特有效数据后将该数据输出到第二缓存器。
在步骤103中，获取各个子块的数据的指定地址，并将制定地址发送给各个子块对应的第二缓存器，使得各个子块对应的第二缓存器将指定地址的数据发送。该步骤103中，按照指定地址输出数据，可以将输入的比特数据的顺序打乱，实现交织的目的。
对于不同子块的比特数据，指定地址不同。具体地，第一子块的数据的指定地址的表达式如公式(1)所示：
Figure BSA00000203918600071
公式(1)中，所有数据以二进制形式表示，addr1(index1)为获取的第一子块的数据的指定地址，index1是取值为中的整数，例如对于4行32列的矩阵，则index1分别取值为0～127中的整数，mod表示取模运算，
Figure BSA00000203918600073
表示对
Figure BSA00000203918600074
向下取整运算，
Figure BSA00000203918600075
表示计算后得到的二进制数据位宽为5比特(bit)，表示把
Figure BSA00000203918600077
进行相反顺序的排列。
第二子块的数据的指定地址的表达式如公式(2)所示：
Figure BSA00000203918600078
公式(2)中，所有数据以二进制形式表示，addr2(index2)为获取的第二子块的数据的指定地址，index2是取值为中的整数，K∏等于矩阵的行与列的乘积，
Figure BSA00000203918600081
表示对
Figure BSA00000203918600082
向下取整运算，
Figure BSA00000203918600083
表示计算后得到的二进制数据位宽为5比特，表示把
Figure BSA00000203918600085
进行相反顺序的排列。
第三子块的数据的指定地址的表达式如公式(3)所示：
公式(3)中，所有数据以二进制形式表示，addr3(index3)为获取的第三子块的数据的指定地址，index3是取值为
Figure BSA00000203918600087
中的整数，K∏等于矩阵的行与列的乘积，即K∏等于
Figure BSA00000203918600088
Figure BSA00000203918600089
表示对
Figure BSA000002039186000810
向下取整运算，
Figure BSA000002039186000811
表示计算后得到的二进制数据位宽为5比特，
Figure BSA000002039186000812
表示把进行相反顺序的排列。
步骤104中，对于第二缓存器从指定的地址输出的数据，可以进行数据选择，具体可以采用乒乓选择、子块选择或列选择等选择方式，选择出指定子块中的数据。
步骤105具体可以是根据所获取的指定地址，逐次删除选择出的数据中的哑元数据。具体地，可以包括：对于选择出的数据，每两个数据列为一组；依照从高位到低位的顺序，依次根据所获取的指定地址，判断每组中的数据是否是哑元数据；将每组中的哑元数据变为0并添加到有效输出数据的最低位，将不是哑元数据的数据添加到有效输出数据的最高位。
例如，步骤104中从指定的子块中选择出了16比特的数据，可以以每2比特数据为一组逐次将哑元数据删除。
具体地，首先判断最高两位中是否包括哑元数据，即判断第15位和第14位是否是哑元数据，将其输出称为第一组合2比特数据。具体地，可以根据获取的各个子块的数据的指定地址判断各个数据是否是哑元数据。因为，在获取指定地址时可以获知哪个数据是哑元数据，哪个数据不是哑元数据。在步骤105中，就可以依据这些指定地址，判断哪个数据是哑元数据，哪个数据不是哑元数据。判断结果可以分为4种情况：
如果第15位是哑元数据，第14位不是哑元数据，则按顺序输出1比特的0与第14位数据组成的组合。
如果第15位不是哑元数据，第14位是哑元数据，则按顺序输出1比特的0与第15位数据组成的组合。
如果第14位和第15位都是哑元数据，则输出2比特的0组成的组合。
如果第14位和第15位都不是哑元数据，则按顺序输出第15比特和第14比特数据组成的组合。
其次，判断次高的两位中是否包括哑元数据，即判断第13位和第12位是否是哑元数据，将其输出称为第二组合4比特数据，分为4种情况：
如果第13位是哑元数据，第12不是哑元数据，则按顺序输出1比特的0、第一组合的2比特数据和第12位比特数据组成的组合。
如果第13位不是哑元数据，第12位是哑元数据，则按顺序输出1比特的0、第一组合的2比特数据和第13位比特数据组成的组合。
如果第12位和第13位都是哑元数据，则输出2比特的0数据和第一组合的2比特数据的组合。
如果第12位和第13位都不是哑元数据，则按顺序输出第一组合的2比特数据、第13位的比特数据和第12位的比特数据组成的组合。
以此类推，由高比特位到低比特位每次进行2比特的判断。参与判断的2比特也是按由高到低的顺序进行判断，如果该比特数据为哑元数据，则将该比特数据变为0并添加到输出的数据组合的最低位；否则将该数据添加到输出的数据组合的最高位。每次判断后输出的组合数据长度加2，直到16比特数据都判断结束后得到16比特的输出数据。
本发明实施例提供的速率匹配方法，提供了一种详细的速率匹配的实现方法。
先将三个子块的比特数据插入哑元数据后，分别组成各个子块的待缓存的矩阵的偶数行和技术行，将偶数行和奇数行的比特数据分别缓存到各个子块的偶数行缓存器和奇数行缓存器中，再将各个子块的数据输入到第二缓存器中，并分别将各个子块的偶数行比特数据和奇数行比特数据组成矩阵，实现了各个子块的比特数据的存储。这种数据存储的方式，奇数行和偶数行数据同时存储，数据输入的并行度高。
将各个子块的偶数行缓存器中的偶数行比特数据和奇数行缓存器中的奇数行比特数据以乒乓缓存的方式输入到第二缓存器的两个子缓存器中，数据输入的效率高，延时较小。
然后，获取各个子块的数据的指定地址，这些指定地址的顺序与各个子块的比特数据的输入顺序不同，这样就实现了比特数据的交织。
在本发明的实施例中，具体可以根据公式(1)、(2)和(3)来分别获取各个子块的数据的指定地址。将各个公式中输入不同的输入参数，则一次可以获取多个数据的指定地址，并将这些地址发送给第二缓存器。选择出指定子块的数据后，根据这些指定地址删除哑元数据，一次也可以删除多个哑元数据。然后删除完哑元数据后的有效数据进行拼接，实现了各个子块的数据比特收集和比特修剪。由于一次可以获取多个指定地址，所以第二缓存器输出数据以及后续步骤中进行哑元数据删除时，都可以一次处理多个数据，具有较高的数据处理效率。
如图5所示为本发明速率匹配装置实施例一的结构示意图，该装置包括与第一子块对应的第一缓存器21、与第二子块对应的第一缓存器22、与第三子块对应的第一缓存器23、与第一子块对应的第二缓存器24、与第二子块对应的第二缓存器25、与第三子块对应的第二缓存器26、地址获取模块27、选择模块28、删除模块29和拼接模块30。与第一子块对应的第一缓存器21、与第二子块对应的第一缓存器22、与第三子块对应的第一缓存器23分别均包括奇数行缓存器和偶数行缓存器，分别用于接收输入的第一子块、第二子块和第三子块的比特数据，向第一子块、第二子块和第三子块的比特数据插入哑元数据，分别组成第一子块、第二子块和第三子块的待缓存的矩阵的偶数行和奇数行，将偶数行和奇数行的比特数据分别存储到第一子块、第二子块和第三子块的偶数行缓存器和奇数行缓存器中。
与第一子块对应的第二缓存器24、与第二子块对应的第二缓存器25、与第三子块对应的第二缓存器26分别用于缓存第一子块、第二子块和第三子块的偶数行缓存器中的偶数行比特数据和奇数行缓存器中的奇数行比特数据，并将偶数行比特数据和奇数行比特数据组成
Figure BSA00000203918600111
行
Figure BSA00000203918600112
列的矩阵。
地址获取模块27分别和与第一子块对应的第二缓存器24、与第二子块对应的第二缓存器25、与第三子块对应的第二缓存器26连接，用于获取各个子块的数据的指定地址，并将各个子块的数据的指定地址发送给与第一子块对应的第二缓存器24、与第二子块对应的第二缓存器25、与第三子块对应的第二缓存器26，使得各个第二缓存器将指定地址的数据发送。地址获取模块27还可以将指定地址发送给删除模块29。
选择模块28和与第一子块对应的第二缓存器24、与第二子块对应的第二缓存器25、与第三子块对应的第二缓存器26连接，用于接收这三个第二缓存器发送的数据，对接收到的数据进行选择，选择出指定子块的数据。
删除模块29分别与选择模块28和地址获取模块27连接，用于根据地址获取模块27获取到的指定地址，删除选择模块28选择出的数据中的哑元数据，获得有效输出数据。
拼接模块30与删除模块29连接，用于将删除模块29输出的有效输出数据进行拼接后发送，其中，发送出去的有效输出数据的长度等于预设输出长度。
图5中，与第一子块对应的第二缓存器24、与第二子块对应的第二缓存器25、与第三子块对应的第二缓存器26均可以别包括两个子缓存器，这两个子缓存器分别用于以乒乓缓存方式接受第一子块、第二子块和第三子块的偶数行缓存器中的偶数行比特数据和奇数行缓存器中的奇数行比特数据输入，并分别将偶数行比特数据和奇数行比特数据组成矩阵。
地址获取模块27可以根据公式(1)获取第一子块的数据的指定地址，根据公式(2)获取第二子块的数据的指定地址，根据公式(3)获取第三子块的数据的指定地址。
删除模块29具体可以用于对于选择出的数据，每两个数据列为一组；依照从高位到低位的顺序，依次根据地址获取模块27获取的指定地址判断每组中的数据是否是哑元数据；将每组中的哑元数据变为0并添加到有效输出数据的最低位，将不是哑元数据的数据添加到有效输出数据的最高位。
删除模块29的具体删除过程可以参考方法实施例部分的描述。
本发明实施例提供的速率匹配装置，提供了一种详细的速率匹配的实现装置。
与各个子块对应的第一缓存器先将各个子块的比特数据插入哑元数据后，分别组成各个子块的待缓存的矩阵的偶数行和奇数行，将偶数行和奇数行的比特数据分别缓存到各个子块的偶数行缓存器和奇数行缓存器中，再将各个子块的数据输入到第二缓存器中，并分别将各个子块的偶数行比特数据和奇数行比特数据组成矩阵，实现了各个子块的比特数据的存储。这种数据存储的方式，奇数行和偶数行数据同时存储，数据输入的并行度高。
与各个子块对应的第二缓存器将各个子块的偶数行缓存器中的偶数行比特数据和奇数行缓存器中的奇数行比特数据以乒乓缓存的方式缓存，数据输入的效率高，延时较小。
然后，地址获取模块获取各个子块的数据的指定地址，这些地址的顺序与各个子块的比特数据的输入顺序不同，这样就实现了比特数据的交织。
在本发明的实施例中，地址获取模块具体可以根据公式(1)、(2)和(3)来分别获取各个子块的数据的指定地址。将各个公式中输入不同的输入参数，一次可以获取多个数据的指定地址，并将这些地址发送给各个第二缓存器。选择模块选择出指定子块的数据后，删除模块根据这些指定地址删除哑元数据，一次也可以删除多个哑元数据。然后拼接模块将删除完哑元数据后的有效数据进行拼接，实现了各个子块的数据比特收集和比特修剪。由于一次可以获取多个指定地址，所以第二缓存器输出数据以及后续步骤中删除模块进行哑元数据删除时，都可以一次处理多个数据，具有较高的数据处理效率。
本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (12)

1.一种速率匹配方法，其特征在于，包括：
接收输入的第一子块、第二子块和第三子块的比特数据，向各个子块中的比特数据插入哑元数据，分别组成各个子块的待缓存的矩阵的偶数行和奇数行，将偶数行和奇数行的比特数据分别存储到各个子块的偶数行缓存器和奇数行缓存器中；
将各个子块的偶数行缓存器中的偶数行比特数据和奇数行缓存器中的奇数行比特数据输入到各个子块对应的第二缓存器中，并分别将各个子块的偶数行比特数据和奇数行比特数据组成行
Figure FSA00000203918500012
列的矩阵；
获取各个子块的数据的指定地址，并将所述指定地址发送给各个子块对应的第二缓存器，使得各个子块对应的第二缓存器将所述指定地址的数据发送；
接收所述第二缓存器发送的数据，对接收到的数据进行选择，选择出指定子块的数据；
根据所述指定地址删除选择出的数据中的哑元数据，获得有效输出数据；
将所述有效输出数据进行拼接后发送，发送出去的有效输出数据的长度等于预设输出长度。
2.根据权利要求1所述的方法，其特征在于，所述将各个子块偶数行缓存器中的偶数行比特数据和奇数行缓存器中的奇数行比特数据输入到第二缓存器中，包括：
分别将各个子块的偶数行缓存器中的偶数行比特数据和奇数行缓存器中的奇数行比特数据以乒乓缓存的方式输入到第二缓存器的两个子缓存器中。
3.根据权利要求1所述的方法，其特征在于，获取各个子块的数据的指定地址，包括：
根据如下公式获取第一子块中的数据的指定地址：
Figure FSA00000203918500021
其中，addr1(index1)为获取的第一子块的数据的指定地址，index1取值为中的整数，mod表示取模运算，
Figure FSA00000203918500023
表示对
Figure FSA00000203918500024
向下取整运算，表示计算后得到的二进制数据位宽为5比特，
Figure FSA00000203918500026
表示把
Figure FSA00000203918500027
进行相反顺序的排列。
4.根据权利要求1所述的方法，其特征在于，获取各个子块的数据的指定地址，包括：
根据如下公式获取第二子块中的数据的指定地址：
其中，addr2(index2)为获取的第二子块的数据的指定地址，index2取值为
Figure FSA00000203918500029
中的整数，为经过速率匹配交织过程操作后输出的第二子块的比特数据的位置序号，mod表示取模运算，K∏等于
Figure FSA000002039185000210
Figure FSA000002039185000211
表示对
Figure FSA000002039185000212
向下取整运算，
Figure FSA000002039185000213
表示计算后得到的二进制数据位宽为5比特，
Figure FSA000002039185000214
表示把
Figure FSA000002039185000215
进行相反顺序的排列。
5.根据权利要求1所述的方法，其特征在于，获取各个子块的数据的指定地址，包括：
根据如下公式获取第三子块中的数据的指定地址：
其中，addr3(index3)为获取的第三子块的数据的指定地址，index3是取值为
Figure FSA00000203918500032
中的整数，mod表示取模运算，K∏等于
Figure FSA00000203918500033
Figure FSA00000203918500034
表示对
Figure FSA00000203918500035
向下取整运算，
Figure FSA00000203918500036
表示计算后得到的二进制数据位宽为5比特，
Figure FSA00000203918500037
表示把进行相反顺序的排列。
6.根据权利要求1-5中任一权利要求所述的方法，其特征在于，所述根据所述指定地址删除选择出的数据中的哑元数据，获得有效输出数据，包括：
对于选择出的数据，每两个数据列为一组；
依照从高位到低位的顺序，依次根据所述指定地址判断每组中的数据是否是哑元数据；
将每组中的哑元数据变为0并添加到有效输出数据的最低位，将不是哑元数据的数据添加到有效输出数据的最高位。
7.一种速率匹配装置，其特征在于，包括：
分别与第一子块、第二子块和第三子块的比特数据对应的第一缓存器，包括奇数行缓存器和偶数行缓存器，分别用于接收输入的第一子块、第二子块和第三子块的比特数据，向第一子块、第二子块和第三子块的比特数据插入哑元数据，分别组成第一子块、第二子块和第三子块的待缓存的矩阵的偶数行和奇数行，将偶数行和奇数行的比特数据分别存储到第一子块、第二子块和第三子块的偶数行缓存器和奇数行缓存器中；
分别与所述第一子块、第二子块和第三子块的数据对应的第二缓存器，分别用于缓存第一子块、第二子块和第三子块的偶数行缓存器中的偶数行比特数据和奇数行缓存器中的奇数行比特数据，并将偶数行比特数据和奇数行比特数据组成
Figure FSA00000203918500041
行
Figure FSA00000203918500042
列的矩阵；
地址获取模块，用于获取各个子块的数据的指定地址，并将各个子块的数据的指定地址发送给分别与所述第一子块、第二子块和第三子块对应的第二缓存器，使得所述第二缓存器将指定地址的数据发送；
选择模块，用于接收第二缓存器发送的数据，对接收到的数据进行选择，选择出指定子块的数据；
删除模块，用于根据所述地址获取模块获取到的指定地址，删除选择出的数据中的哑元数据，获得有效输出数据；
拼接模块，用于将所述有效输出数据进行拼接后发送，其中，发送出去的有效输出数据的长度等于预设输出长度。
8.根据权利要求7所述的装置，其特征在于，与第一子块、第二子块和第三子块对应的第二存储器均分别包括两个子缓存器，这两个子缓存器分别用于以乒乓缓存方式接受第一子块、第二子块和第三子块的偶数行缓存器中的偶数行比特数据和奇数行缓存器中的奇数行比特数据输入，并分别将偶数行比特数据和奇数行比特数据组成矩阵。
9.根据权利要求7所述的装置，其特征在于，所述地址获取模块具体用于根据如下公式获取第一子块中的数据的指定地址：
Figure FSA00000203918500051
其中，addr1(index1)为获取的第一子块的数据的指定地址，index1是取值为
Figure FSA00000203918500052
中的整数，mod表示取模运算，
Figure FSA00000203918500053
表示对向下取整运算，
Figure FSA00000203918500055
表示计算后得到的二进制数据位宽为5比特，
Figure FSA00000203918500056
表示把进行相反顺序的排列。
10.根据权利要求7所述的装置，其特征在于，所述地址获取模块具体用于根据如下公式获取第二子块的数据的指定地址：
Figure FSA00000203918500058
其中，addr2(index2)为第获取的二子块的数据的指定地址，index2是取值为
Figure FSA00000203918500059
中的整数，，mod表示取模运算，，K∏等于
Figure FSA000002039185000510
表示对向下取整运算，
Figure FSA000002039185000513
表示计算后得到的二进制数据位宽为5比特，表示把
Figure FSA000002039185000515
进行相反顺序的排列。
11.根据权利要求7所述的装置，其特征在于，所述地址获取模块具体用于根据如下公式获取第三子块的数据的指定地址：
Figure FSA00000203918500061
其中，addr3(index3)为获取的第三子块的数据的指定地址，index3是取值为
Figure FSA00000203918500062
中的整数，mod表示取模运算，K∏等于
Figure FSA00000203918500063
Figure FSA00000203918500064
表示对
Figure FSA00000203918500065
向下取整运算，
Figure FSA00000203918500066
表示计算后得到的二进制数据位宽为5比特，
Figure FSA00000203918500067
表示把
Figure FSA00000203918500068
进行相反顺序的排列。
12.根据权利要求7-11中任一权利要求所述的装置，其特征在于，所述删除模块具体用于对于选择出的数据，每两个数据列为一组；依照从高位到低位的顺序，依次根据所述地址获取模块获取的指定地址判断每组中的数据是否是哑元数据；将每组中的哑元数据变为0并添加到有效输出数据的最低位，将不是哑元数据的数据添加到有效输出数据的最高位。
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