WO2011132824A1 - 수평 성장된 나노와이어를 포함하는 다양한 구조를 갖는 박막 트랜지스터 및 그 제조방법 - Google Patents

수평 성장된 나노와이어를 포함하는 다양한 구조를 갖는 박막 트랜지스터 및 그 제조방법 Download PDF

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WO2011132824A1
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layer
thin film
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nanowire
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한윤봉
박용규
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전북대학교산학협력단
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    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Definitions

  • Thin film transistor having various structures including horizontally grown nanowires and method for manufacturing same
  • the present invention relates to a thin film transistor having various structures including nanowires and a method of manufacturing the same, and more particularly, in a low temperature process of 100 ° C. or less using a liquid phase method by chemical reaction.
  • the present invention relates to a transistor in which nanowires, which do not have a risk of crosslinking, on a crystal plane having various patterns without using a catalyst, are grown horizontally in a lateral direction as a semiconductor channel layer, and a method of manufacturing the same.
  • nanowire refers to a wire structure having a size in nanometers. It is generally referred to as having a diameter of less than 10 nm to nanowires of several hundred nm diameter, there is no particular limitation in the length direction.
  • nanowires which are metallic (Ni, Pt, Au, etc.), semiconductors (Si, InP, GaN, ZnO, etc.), and insulating (Si3 ⁇ 4, Ti3 ⁇ 4, etc.).
  • Nanowires and nanorods which are one-dimensional nanomaterials for manufacturing such nanodevices, have been studied not only in Korea but also worldwide. Such materials include ZnO, GaN, Si, Sn0 2, and the like. have.
  • the most widely used methods include vapor deposition such as vapor-liquid-solid (VLS) and chemical vapor deposition (CVD) using metal catalysts.
  • the nanowire synthesis method using the vapor deposition process using the metal catalyst has a high temperature to vaporize the ZnO raw material and constrains growth on the large-area substrate. Difficulties in process control at high and high temperatures are disadvantageous for selective arrangement and growth of nanowires. Therefore, we do not use catalysts by utilizing large-area, low-temperature growth techniques that can be used to fabricate new nanodevices.
  • the company has developed a technology that grows nanowires horizontally aligned laterally according to various patterns without fear of crosslinks and transistors.
  • Patent applications have already been made for lateral horizontal growth of nanowires and nanodevices using them.
  • Korean Patent No. 10-0593835 discloses a male element by forming a catalyst into a desired pattern and selectively growing the semiconductor nanowires in a specific position.
  • Korean Patent Laid-Open Publication No. 10-2009-0089109 discloses a thin film transistor comprising a nanowire arranged in a direction horizontal to the substrate from the side of the source / drain electrodes as a semiconductor channel layer.
  • the problem that the seed layer is also coated on the side and the lower insulating layer of the spacer when forming the seed layer and the nanowires are grown from the seed layer of both the source / drain when horizontally growing the nanowires laterally the middle is a problem that the nanowire cross-link (lINK cROSS ⁇ ) occurs in the case of.
  • the electron mobility may be reduced since the electron movement is disconnected in the crosslinked region, thereby increasing the contact resistance.
  • nano-device fabrication using lateral growth technology by these vapor phase growth methods is very difficult to grow in large areas and is not suitable for mass production systems as it is affected by temperature.
  • an object of the present invention is to manufacture a thin film transistor having various structures including nanowires grown laterally in the horizontal direction without concern for crosslinks in crystal planes having various geometric shapes.
  • Another object of the present invention is to manufacture a thin film transistor having a high electron mobility.
  • Another object of the present invention is to manufacture a thin film transistor which can be used as a driving element of a device requiring low voltage and high output power.
  • another object of the present invention is to manufacture a thin film transistor having a variety of structures by side-growing nanowires in various patterns in a large-area process using a low temperature solution method without a catalyst.
  • the present invention provides a substrate, a seed layer formed on the substrate and having a growth cutting surface, and a sidewall growth without crosslinks in a horizontal direction on a low temperature solution at the growth cutting surface.
  • a nanowire semiconductor channel including a nanowire operative to operate, a first electrode of a source / drain electrode formed on the seed layer, and a second electrode of a source / drain electrode formed on an opposite side of the growth cutting surface of the nanowire;
  • a thin film transistor having a layer is one feature.
  • the semiconductor nanowires which are laterally grown without crosslinking are Li, Na, K, Sc, Be, Mg, Ca, Mn, Fe, Cu, Al, V, Ga, In, S, Sn, Se, As, B, It may be doped with one or more elements selected from Sb and Te.
  • a seed layer and a source / drain electrode formed on the seed layer may be formed.
  • a thin film transistor including a first electrode, a second electrode of a source / drain electrode, and a semiconductor channel layer in which nanowires are formed horizontally on the seed layer between the seed layer and the second electrode.
  • the present invention also features a thin film transistor that can be used as a small information communication device, a high efficiency sensing sensor, a display active element, an LED driving element, a small robot driving element, etc. requiring low voltage and high output.
  • the present invention provides a method of forming a seed layer, growing nanowires from a side surface of the seed layer in a direction parallel to the seed layer, and source / drain growth on the seed layer.
  • Another aspect of the present invention provides a method of manufacturing a thin film transistor having a nanowire semiconductor channel layer, including forming an electrode of the same.
  • the present invention includes various geometric patterns such as circle, donut, ellipse, polygon, etc. in addition to the parallel structure typical of the source / drain structure.
  • Another aspect of the present invention is to provide a method for fabricating a thin film transistor having, as a semiconductor channel layer, nanowire bundles laterally grown without crosslinks in a horizontal direction between sources / drains.
  • the present invention also provides a method of forming an insulating layer on a substrate, forming a seed layer on the insulating layer, applying an etch stop layer to partially etch the seed layer, and applying the seed layer to the seed layer; Partially etching the seed layer, laterally growing nanowires in a horizontal direction of the etched seed layer, removing the etch stop layer and forming a first electrode of a source / drain on the seed layer.
  • a method of manufacturing a thin film transistor having a nanowire semiconductor channel layer comprising forming a second electrode of a source / drain electrode on an opposite side of the seed layer in the nanowire.
  • a thin film transistor having various structures having high electron mobility can be easily manufactured by growing nanowires without fear of crosslinks in various patterns of crystals into a semiconductor channel layer.
  • FIG. 1 and 2 illustrate the structure of a thin film transistor according to an exemplary embodiment of the present invention.
  • 3 to 12 are diagrams illustrating a transistor manufacturing method according to an embodiment of the present invention.
  • FIG. 13 is an electron micrograph of a nanowire laterally grown in a horizontal direction in a circle in a cross-sectional crystal of a ZnO seed layer, and FIGS. 14 to 16 are enlarged electron micrographs of FIG. 13.
  • FIG. 17 is an electron microscope photograph of a circle-type transistor in which silver (Ag) is deposited by using an electron deposition apparatus to form a source / drain electrode
  • FIG. 18 is an enlarged electron microscope of the lower right part of FIG. It is a photograph
  • FIG. 19 is an electron microscope photograph which enlarges the right side of FIG.
  • 20 and 21 show voltage-current relationships of transistors in which a substrate is used as a back gate and nanowires are laterally grown in a horizontal direction with a semiconductor channel layer.
  • the thin film transistor according to the present embodiment includes a substrate 1, a seed layer 3 formed on the substrate 1 and having a growth cutting surface, and laterally grown in a horizontal direction at the growth cutting surface.
  • a drain electrode may be formed over the seed layer 3, and a source electrode may be formed on the nanowire 5 opposite the seed layer 3.
  • the semiconductor channel layer 5 may consist of nanowire bundles.
  • the movement of electrons between the source / drain electrodes 7 and 8 is first performed using a process of forming ZnO nanowire bundles laterally aligned in one direction and then forming the source / drain electrodes 7 and 8. By making it smooth, high-performance transistors can be realized.
  • the source / drain electrodes 7 and 8 are not limited to a specific metal, and are excellent in gold (Au) / titanium (Ti), platinum (Pt), and silver (with excellent ZnO nanowire semiconductors and ohmic contacts. Ag) and the like.
  • the transistor according to the present embodiment may have various structures, and as a structure, the transistor may have a bottom gate, a back gate, and a top gate.
  • the back gate structure as shown in Figures 1 and 2 is easy to manufacture, there is an advantage that can be implemented even without a number of masks.
  • the transistor according to the present embodiment includes a donut to an ellipse pattern, a triangle or more polygonal pattern, a curve and a straight line, in addition to the case where the semiconductor channel layer has a circle shape. Or a nanowire bundle horizontally grown in the back.
  • FIG. 3 to 12 are views illustrating a transistor manufacturing method according to an embodiment of the present invention.
  • FIG. 3 is a step of forming an insulating layer 2 by depositing 500 nm of Si0 2 on the substrate 1 by low pressure chemical vapor deposition.
  • the insulating layer 2 is made of Si, SiNH x , It can be formed of a material having excellent properties as an insulator such as A1 2 0 3 .
  • the seed layer (3) is for facilitating nucleation of ZnO nanowires.
  • the thickness of the nanowires is determined by the thickness of the nucleation crystal plane. Therefore, in order to secure an appropriate thickness of the nanowires, the thickness of the seed layer 3 is preferably about 50-80 nm.
  • FIG. 5 illustrates a step of creating a crystal plane for growing nanowires horizontally aligned in a transistor.
  • a photoresist is applied on the seed layer 3 using a wafer track or a spin coater to a predetermined thickness, and a photo mask is applied to the seed layer 3. And then selectively exposed to UV (ultraviolet) or the like to form a positive photoresist pattern (4) by a photolithography process using a developer.
  • UV ultraviolet
  • FIG. 6 illustrates a step of partially etching the ZnO semiconductor seed layer 3 using dry or wet etching.
  • dry etching Cl 2 / CH 2) Cl 2 / Ar, CH 2 / H 2 , C 2 H 6 / H 2 , CH 4 / with a certain combination of gases such as Ar, 3 ⁇ 4, C3 ⁇ 4, C 2 H 6 Etching is performed using a mixed gas such as H 2 / Ar.
  • the etching thickness may be adjusted by adjusting the concentration of etchant such as HCl and SO 4 .
  • bottom up is performed by using chemicals such as zinc nitrate hexahydrate (Zn (N0 3 ) 2 x H 2 0) and hexamethyleneteramine (HMTA eH ⁇ ) on a portion partially etched in a circle type.
  • ZnO nanowires (5) are grown horizontally and laterally aligned in a low temperature process using a heating mantle and a temperature controller. There is no restriction on the chemicals used, and it is possible if ZnO nucleation is easy.
  • a liquid phase method hydroothermal synthesis method
  • FIG. 8 illustrates a step of removing the positive photoresist pattern 4 using a solvent such as acetone after growing nanowires.
  • FIG. 9 illustrates a step of forming a negative photoresist pattern 6 using a photolithography process to form source / drain electrodes 7 and 8.
  • metal is deposited using an electron beam deposition apparatus, a thermal deposition apparatus, or the like to form the source / drain electrodes 7 and 8 in a state in which a negative photoresist pattern 6 is formed. do.
  • the electrode layer thickness is not restricted but the electrode thickness can be controlled by the power and time of the deposition equipment.
  • the photoresist is removed by lifting off using an organic solvent such as acetone. 2H illustrates the transistor structure after being lifted off and removed.
  • FIG. 11 illustrates a step of depositing the back gate electrode 9 using electrode deposition equipment.
  • the metal for the back gate electrode 9 is not subject to restrictions, but nickel (Ni) / gold ( ⁇ ), platinum (Pt), silver (Ag) and the like can be used.
  • FIG. 12 is a passivation method using an insulating polymer so as to minimize the performance degradation of the device by blocking reaction with other materials or elements that may affect the electrical characteristics of a transistor having a semiconductor nanowire as a channel layer.
  • the passivation film 10 may be made of insulating polymer such as poly (methyl methacrylate) (PMMA), polydimethylsi loxane (PDMS), photoresist, and thin films such as Si3 ⁇ 4, SiNH x , SiN x , and A1 2 0 3 . Do.
  • FIG. 13 is an electron micrograph of nanowires grown laterally in a horizontal direction in the shape of circles in a cross-sectional crystal of the ZnO seed layer, and FIGS. 14 to 16 are enlarged electron micrographs of FIG. 13.
  • FIG. 17 is an electron micrograph of a circle-type transistor deposited to a thickness of 250 nm using a silver (Ag) all electron deposition apparatus to form the source / drain electrodes 7 and 8.
  • the center circle becomes the source / drain relay 1 electrode
  • the donut pattern region outside the center circle becomes the second electrode of the source / drain.
  • FIG. 18 is an electron microscope photograph of a lower right portion of the electron microscope photograph of FIG. 17. The ZnO nanowires grown laterally aligned between the source and drain can be seen.
  • FIG. 19 is an electron microscope photograph of the right side of the electron microscope photograph of FIG. 17. You can see the nanowires grown laterally aligned between the source and drain.
  • FIG. 20 is a voltage-current measurement result of a transistor including a nanowire 5 having a substrate 1 as a back gate 9 and horizontally aligned laterally, and having a drain voltage of ⁇ 20 V.
  • FIG. The measured drain current is displayed while changing from + 20V to. Degree It can be seen that the drain current increases as the drain voltage increases at 5a.
  • FIG. 21 is a voltage-current measurement result of a transistor including nanowires 5 horizontally aligned laterally, and measured by varying the back gate voltage from -20V to + 20V. Is displayed. In FIG. 21, it can be seen that as the back gate voltage increases, the drain current increases.
  • the voltage-current graph shown inward in FIG. 21 shows the voltage-current measurement value in log scale when the drain voltage is 1.1V.
  • the thin film transistor according to the present embodiment can be applied to various electronic / information communication devices requiring a low power device in addition to an active matrix driving element, an RFID tag, a field emission display, and the like.
  • the display device according to the present embodiment may be applied to various display electronic devices.
  • the present invention can be applied to electronic devices such as liquid crystal projectors, televisions, electronic organizers, mobile phones, and P0S terminals.
  • the present invention is industrially applicable as a technique for manufacturing a thin film transistor having a variety of structures including nanowires.

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Abstract

본 발명은 나노와이어를 포함하는 다양한 구조를 갖는 박막 트랜지스터 및 그 제조 방법에 관한 것이다. 본 발명에 의한 박막 트랜지스터 제조방법은 기판에 절연층을 형성하는 단계와, 절연층 위에 시드층을 형성하는 단계와, 시드층을 부분 식각하기 위한 식각 방지층을 시드층에 도포하는 단계와, 시드층을 부분 식각하는 단계와, 식각된 시드층의 수평 방향으로 나노와이어를 측면 성장시키는 단계와, 식각 방지층을 제거하고 시드층 위에 소스/드레인 중 어느 하나의 전극을 형성하는 단계를 포함한다. 본 발명에 의하면, 크로스링크의 우려가 없는 나노와이어를 반도체 채널층으로 성장시켜 높은 전자이동도를 갖는 다양한 구조의 박막 트랜지스터를 용이하게 제조할 수 있다. 또한 촉매 없이 저온, 대면적 공정에서 나노와이어를 포함하는 다양한 구조의 박막 트랜지스터를 대량으로 제조할 수 있다.

Description

【명세서】
【발명의 명칭】
수평 성장된 나노와이어를 포함하는 다양한 구조를 갖는 박막트랜지스터 및 그 제조방법
【기술분야】
<ι> 본 발명은 나노와이어 (nanowire)를 포함하는 다양한 구조를 갖는 박막 트랜 지스터 및 그 제조방법에 관한 것으로서， 더욱 상세하게는 화학 반웅에 의한 액상 법을 이용하여 100 °c 이하의 저온 공정에서 촉매를 사용하지 않고 다양한 패턴을 갖는 결정면에서 크로스링크의 우려가 없는 나노와이어를 반도체 채널층으로서 측 면 방향으로 수평하게 정렬하여 성장시킨 트랜지스터 및 그 제조방법에 관한 것이 다.
【배경기술】
<2> 나노와이어는 나노미터 단위의 크기를 가지는 와이어 구조체를 말한다. 대체 로 10 nm 미만의 지름을 가지는 것에서부터 수백 nm 지름의 나노와이어를 포함해서 일컬으며， 길이 방향으로는 특별히 크기의 제한이 없다. 금속성 (Ni, Pt, Au 등)과 반도체 (Si, InP, GaN, ZnO등), 절연성 (Si¾, Ti¾ 등)의 많은 종류의 나노와이어가 존재한다.
<3> 이러한 나노와이어를 초미세 /고효율 전자기계부품으로 활용하기 위해 세계 각국의 여러 기관에서 연구개발이 진행중이다. 특히， 이전의 공정 한계를 뛰어넘는 새로운 패러다임으로서 부품 산업 전반 (정보통신기기， 바이오 /화학 센서， TFT 등) 에서 IT, BT 및 NT의 융합 반도체 기술에 기반하여 나노와이어의 선택적 배열과 성 장을 기본으로 하는 새로운 형태의 나노소자 제작에 대한 공정 기술이 주목 받고 있다.
<4> 이러한 나노소자를 제작하기 위한 1 차원 나노소재인 나노와이어 및 나노 로 드 (nano rod)가 국내뿐만 아니라 전 세계적으로 연구되고 있으며， 이러한 재료로는 ZnO, GaN, Si, Sn02 등이 있다. 1 차원 반도체 나노와이어， 나노로드 등의 나노 구 조 합성 기술이 진전되면서， ZnO, GaN, Si 등의 나노와이어를 이용한 응용 소자와 전기적 특성에 관한 연구가 활발히 보고되고 있으며， 이러한 1 차원 나노소재 합성 에 가장 많이 쓰이는 방법에는 금속 촉매를 활용한 VLS(Vapor-Liquid-Solid), CVD(Chemical Vapor Deposition) 등의 기상 증착 방법이 있다.
<5> 이러한 금속 촉매를 활용한 기상증착공정에 의한 나노와이어 합성법은 ZnO 원료를 기상화 시키는 온도가 고온이라는 것과 대면적 기판에 성장에 제약이 따르 고 , 고온에서 공정 제어의 어 려움으로 인해 나노와이어의 선택적 배열과 성장에 불 리하다ᅳ 이에 본 발명자들은 새로운 나노소자 제작에 접목할 수 있는 대면적， 저온 성장 기 법을 활용하여 촉매를 사용하지 않고 크로스링크의 우려가 없는 나노와이어 를 다양한 패턴에 따라 측면 방향으로 수평하게 정 렬하여 성장시키는 기술과 이를 웅용한 트랜지스터를 개발하게 되 었다 .
<6> 나노와이어에 대한 측면 수평 성장과 이를 응용한 나노소자에 대해 이미 특 허출원이 이루어지고 있다 . 대한민국 등록특허 제 10-0593835호는 촉매를 원하는 패 턴으로 형성시키고 , 특정 위 치에 반도체 나노와이어를 선택적으로 측면 성장시키는 방법에 의한 웅용 소자를 개시하고 있다. 이와 유사하게， 대한민국 공개특허 제 10- 2009-0089109호는 반도체 채널층으로서 소스 /드레인 전극의 측면으로부터 기판에 수평한 방향으로 정 렬된 나노와이어를 포함하는 박막 트¾지스터를 개시하고 있다 .
<7> 이 런 특허들은 촉매를 활용한 기상 성장법에 의해 나노와이어를 측면 방향으 로 수평하게 성장시 키는 방법에 대해 개시하고 있다 . 특히 , 대한민국 공개특허 제
10-2009-0089109호의 경우 나노와이어를 측면으로 수평하게 성장시 키 기 위하여 언 더컷 구조의 박막 트랜지스터의 제조 방법을 제시하였다. 이 구조의 경우 별도의 게이트 절연막이 필요 없다는 장점은 있으나 , 기판 상부에 절연층， 스페이서 및 전 극층이 형성되고 , 상기 전극층을 언더컷 에칭하여 전극을 형성하고， 다시 언더 컷 구조체에 시드 (SEED)를 코팅하여 시드층을 형성하고， 생성된 결정면으로부터 나노 와이어를 수평 성장시키는 복잡한 제조 방법을 제시하였다. 상기 제조 방법의 경 우， 시드층 형성시 스페이서의 측면과 하부 절연층 위에도 시드층이 코팅 되는 문제 점과 나노와이어를 측면으로 수평하게 성장시킬 때 소스 /드레인 양쪽의 시드층으로 부터 나노와이어를 성장시키는 경우 중간에서 나노와이어가 크로스링크 (CROSS¬ LINK)되는 문제가 발생한다 . 크로스링크된 나노와이어를 이용한 나노소자의 경우 , 전자 이동이 크로스링크 된 지 역에서 단절되어 접촉저항이 증가하므로 전자 이동도 가 감소될 수 있다 . 또한 이들 기상 성장법에 의한 측면 성장 기술을 이용하는 나 노소자 제작은 대면적 성장이 매우 어 려우며 , 온도에 영향을 많이 받아 아직까지는 대량 생산 시스템에는 적합하지 않다 .
【발명의 상세한 설명】
【기술적 과제】
<8> 따라서 본 발명은 다양한 기하학적 모양을 갖는 결정면에서 크로스링크의 우 려가 없이 수평방향으로 측면 성장된 나노와이어를 포함하는 다양한 구조를 갖는 박막 트랜지스터를 제조하는 것을 일 목적으로 한다 . <9> 또한 본 발명은 높은 전자이동도를 갖는 박막 트랜지스터를 제조하는 것을 다른 목적으로 한다 .
<10> 또한 본 발명은 저전압-고출력올 요구하는 장치의 구동소자로 사용할 수 있 는 박막 트랜지스터를 제조하는 것을 다른 목적으로 한다 .
<11> 또한 본 발명은 촉매 없이 저온 용액법을 이용하여 대면적 공정에서 나노와 이어를 다양한 패턴으로 측면 성장시켜서 다양한 구조의 박막 트랜지스터를 제조하 는 것을 또 다른 목적으로 한다.
<12> 본 발명 의 목적들은 이상에서 언급한 목적으로 제한되지 않으며 , 언급되지 않은 본 발명의 다른 목적들은 아래 설명에 의해 이해될 것이다.
【기술적 해결방법】
<13> 이러한 문제를 해결하기 위해 도출된 본 발명은 기판과， 상기 기판 위에 형 성되고 성장 절단면을 갖는 시드층과， 상기 성장 절단면에서 저온 용액상에서 수평 방향으로 크로스링크 없이 측면 성장되며 반도체 채널층의 동작을 하는 나노와이어 와， 상기 시드층 위에 형성된 소스 /드레인 전극 중 제 1 전극과， 상기 나노와이어에 서 상기 성장 절단면의 반대쪽에 형성된 소스 /드레인 전극 중 제 2 전극올 포함하는 나노와이어 반도체 채널층올 갖는 박막 트랜지스터를 일 특징으로 한다 . 크로스링 크 없이 측면 성장되는 상기 반도체 나노와이어는 Li , Na , K, Sc , Be , Mg, Ca, Mn, Fe , Cu, Al , V, Ga, In, S, Sn, Se , As , B, Sb, Te 중에서 선택된 하나 이상의 원 소로 도핑할 수 있다 .
<14> 또한 본 발명은 시드층과 , 상기 시드층 위에 형성된 소스 /드레인 전극 중 제
1 전극과， 소스 /드레인 전극 중 제 2 전극과， 상기 시드층과 상기 제 2 전극 사이에 상기 시드층에 수평하게 나노와이어가 형성된 반도체 채널층올 포함하는 박막 트랜 지스터를 다른 특징으로 한다.
<15> 또한 본 발명은 저전압-고출력을 요구하는 소형 정보통신 기기， 고효율 감지 센서， 디스플레이어 능동소자， LED 구동소자， 소형 로보트 구동소자 등으로 사용할 수 있는 박막 트랜지스터를 또 다른 특징으로 한다 .
<16> 또한 본 발명은 시드층을 형성하는 단계와, 상기 시드층의 측면으로부터 상 기 시드층에 수평 한 방향으로 나노와이어를 성장시 키는 단계와， 상기 시드층 위에 소스 /드레인 증 어느 하나의 전극을 형성하는 단계를 포함하는 나노와이어 반도체 채널층을 갖는 박막 트랜지스터의 제조 방법올 또 다른 특징으로 한다.
<17> 또한 본 발명은 소스 /드레인 구조가 전형 적 인 평 행구조외에 서클 (ci rcle) 모양， 도우넛 모양， 타원 모양， 다각형 등 다양한 기하학적 패턴을 포함하며， 상기 소스 /드레인 사이에 수평방향으로 크로스링크 없이 측면 성장된 나노와이어 다발을 반도체 채널층으로 갖는 박막 트랜지스터의 제조 방법을 또 다른 특징으로 한다 .
<18> 또한 본 발명은 기판에 절연층을 형성하는 단계와, 상기 절연층 위에 시드층 을 형성하는 단계와， 상기 시드층을 부분 식각하기 위 한 식각 방지층을 상기 시드 층에 도포하는 단계와, 상기 시드층을 부분 식각하는 단계와， 상기 식각된 시드층 의 수평 방향으로 나노와이어를 측면 성장시 키는 단계와， 상기 식각 방지층을 제거 하고 상기 시드층 위에 소스 /드레인 중 제 1 전극을 형성하는 단계와， 상기 나노와 이어에서 상기 시드층의 반대쪽에 소스 /드레인 전극 중 제 2 전극을 형성하는 단계 를 포함하는 나노와이어 반도체 채널층을 갖는 박막 트랜지스터의 제조 방법을 또 다른 특징으로 한다 .
【발명의 효과】
<19> 이 러한 본 발명에 의하면， 다양한 패턴의 결정면에서 크로스링크의 우려가 없는 나노와이어를 반도체 채널층으로 성장시켜 높은 전자이동도를 갖는 다양한 구 조의 박막 트랜지스터를 용이하게 제조할 수 있다 . 또한 촉매를 사용하지 않고 100 °c 이하의 저온 용액상에서 나노와이어를 포함하는 다양한 구조의 박막 트랜지스터 를 대면적으로 대량 생산할 수 있다 .
【도면의 간단한 설명】
<20> 도 1 및 도 2는 본 발명의 일 실시 예에 의 한 박막 트랜지스터의 구조를 설 명하는 도면이다.
<21> 도 3 내지 도 12는 본 발명의 일 실시 예에 의 한 트랜지스터 제조 방법을 설 명하는 도면이다 .
<22> 도 13은 ZnO 시드층의 단면 결정에서 서클 형 태로 수평 방향으로 측면 성장 된 나노와이어의 전자현미 경 사진이고 , 도 14 내지 도 16은 도 13의 확대된 전자현 미경 사진이다.
<23> 도 17은 소스 /드레인 전극을 형성하기 위해 은 (Ag)을 전자범 증착 장비를 이 용하여 증착한 서클 타입의 트랜지스터의 전자현미경 사진이고， 도 18은 도 17의 우측 하단부 확대한 전자현미경 사진이며， 도 19는 도 17의 우측면을 확대한 전자 현미경 사진이다.
<24> 도 20 및 도 21은 기판을 백 게이트로 이용하고 반도체 채널층으로 나노와이 어가 수평 방향으로 측면 성장된 트랜지스터의 전압 -전류 관계를 측정한 결과이다 .
<25>
【발명의 실시를 위한 형 태】 <26> 이하， 본 발명의 일 실시예에 의한 나노와이어를 포함하는 박막 트랜지스터 를 첨부된 도면을 참고하여 상세하게 설명한다. 도면에 도시된 층이나 영역들의 두 께는 설명의 편의를 위해 과장되게 도시된 것이다.
<27> 도 1 및 도 2는 본 발명의 일 실시예에 의한 박막 트랜지스터의 구조를 설명 하는 도면이다. 도시된 바와 같이， 본 실시예에 의한 박막 트랜지스터는 기판 (1) 과， 기판 (1) 위에 형성되고 성장 절단면올 갖는 시드층 (3)과， 성장 절단면에서 수 평 방향으로 측면 성장되며 반도체 채널층의 동작을 하는 나노와이어 (5)와, 시드층 (3) 위에 형성된 소스 전극 (7)과， 나노와이어 (5)에서 성장 절단면 (또는 시드층 (3)) 의 반대쪽에 형성된 드레인 전극 (8)을 포함한다. 드레인 전극이 시드층 (3) 위에 형 성되고， 소스 전극이 나노와이어 (5)에서 시드층 (3)의 반대쪽에 형성될 수 있다. 반 도체 채널층 (5)은 나노와이어 다발로서 이루어질 수 있다.
<28> 종래에는 크로스링크에 의하여 결정 성장 방향의 연속성을 상실하여 저항이 증가하고 , 그 결과 전자 이동도가 감소하여 소자의 성능이 저하되었다 . 그러나， 본 발명에서는 먼저 ZnO 나노와이어 다발을 한 방향으로 측면 정렬하여 성장시킨 후 소스 /드레인 전극 (7，8)을 형성하는 공정올 사용하여 소스 /드레인 전극 (7,8) 간의 전자의 이동이 원활하도록 함으로써 높은 성능의 트랜지스터를 구현할수 있다.
<29> 소스 /드레인 전극 (7, 8)은 특정 금속으로 제한되지 아니하고， ZnO 나노와이어 반도체와 오믹 컨택 (Ohmic contact)이 우수한 금 (Au)/티타늄 (Ti )， 백금 (Pt), 은 (Ag) 등이 가능하다. 백 게이트 (9)를 형성하기 위한 전극으로서는 니켈 (Ni)/금 (Au), AK알루미늄), In (인듐)， Sn (주석)， 은 (Ag), 백금 (Pt) 등이 사용될 수 있다.
<30> 본 실시 예에 의한 트랜지스터는 다양한 구조를 가질 수 있으며， 구조로서는 바텀 게이트 (bottom gate), 백 게이트 (back gate), 탑 게이트 (top gate)의 구조를 가질 수 있다. 특히， 도 1 및 도 2에 도시된 바와 같은 백 게이트 구조의 경우 제 작이 간편하며， 여러 장의 마스크가 없어도 구현이 가능하다는 이점이 있다.
<31> 또한， 도 1 및 도 2에 도시된 바와 같이 본 실시 예에 의한트랜지스터는 반 도체 채널층이 서클 형태인 경우 외에도 도우넛 내지 타원 패턴， 삼각형 이상의 다 각형 패턴， 곡선과 직선을 포함하는 패턴 등으로 수평 성장된 나노와이어 다발로 구현될 수 있다.
<32> 도 3 내지 도 12는 본 발명의 일 실시예에 의한 트랜지스터 제조 방법을 설 명하는 도면이다. 먼저 도 3는 기판 (1) 상에 저압 화학 기상 증착법에 의하여 Si02 를 500 nm 증착하여 절연층 (2)을 형성하는 단계이다. 절연층 (2)은 Si , SiNHx, A1203등 절연체로서 우수한특성을 가지는 물질로써 형성할수 있다.
<33> 도 4는 절연층 (2) 위에 RF 스퍼터링 (Sputtering)과 같은 물리적 증착 방법 과 원자층 증착 장비 (ALD) 등을 이용한 화학적 증착 방법을 사용하여 ZnO 반도체 시드층 (3)을 증착하는 단계를 도시한 것이다. 시드층 (3)은 ZnO 나노와이어의 핵 생 성을용이하게 하기 위한 것이다.
<34> 시드층 (3)의 에칭 (etching) 면에서 ZnO나노와이어의 핵이 생성되어 측면 성 장되기 때문에 핵 생성 결정면의 두께에 의해 나노와이어의 두께가 결정된다. 따라 서 적정한 나노와이어의 두께를 확보하기 위해서 시드층 (3)의 두께는 50-80 nm 정 도가 적절하다.
<35> 도 5는 트랜지스터에서 나노와이어를 측면으로 수평하게 정렬하여 성장시키 기 위한 결정면을 생성하는 단계를 도시하고 있다. 도 2c를 참조하면， 시드층 (3) 위에 포토레지스트 (photoresist)를 웨이퍼 트랙 (wafer track) 또는 스핀 코터 (spin coater) 등을 이용하여 일정한 두께로 도포하고, 포토 마스크 (photo Mask) 등을 이 용하여 UV(ultraviolet) 등에 선택적으로 노광시킨 후 현상액을 사용하여 포토리소 그래피 (photolithography) 공정으로 포지티브 (positive) 포토레지스트 패턴 (4)을 형성한다.
<36> 도 6은 건식 내지는 습식 식각을 이용하여 ZnO 반도체 시드층 (3)을 부분 식 각하는 단계를 도시한 것이다. 건식 식각의 경우 Cl2, CH2) Ar, ¾， C¾, C2H6 등의 가스가 일정 비율 조합된 Cl2/Ar, CH2/H2, C2H6/H2, CH4/H2/Ar 등의 흔합 가스를 사용 하여 에칭을 수행한다. 습식 식각의 경우 HCl, S04등의 에칭액의 농도 등을 조절하 여 에칭 두께를 조절할수 있다.
<37> 도 7을 참조하면, 서클 타입으로 부분 식각된 부분에 Zinc nitrate hexahydrate(Zn(N03)2xH20)와 hexamethyleneteramine (HMTA eH^) 등의 화학 약품 을 이용하여 바텀 업 (bottom up) 방법으로 히팅 맨틀과 온도 제어기를 사용하여 저 온 공정에서 측면으로 수평하게 정렬되어 성장된 ZnO 나노와이어 (5)을 얻을 수 있 다. 이때 사용되는 화학 약품에는 제약이 없으며 ZnO 핵 생성이 용이하면 가능하 다. ZnO 나노와이어의 핵 생성을 용이하게 하기 위한 시드층 (3)을 활용하고 화학 반웅에 의한 액상법 (수열 합성법)을 사용함으로써 저온， 대면적 공정에서도 우수한 결정면을 갖도록 나노와이어를 성장시킬 수 있다.
<38> 도 8은 나노와이어 성장한후에 아세톤 등의 용매를 사용하여 포지티브 포토 레지스트 패턴 (4)을 제거하는 단계를 도시한 것이다. <39> 도 9는 소스 /드레인 전극 (7,8)을 형성하기 위하여 포토리소그래피 공정을 활 용하여 네가티브 (negative) 포토레지스트 패턴 (6)을 형성하는 단계를 도시한 것이 다.
<40> 도 10올 참조하면, 네가티브 (negative) 포토레지스트 패턴 (6)이 형성된 상태 에서 소스 /드레인 전극 (7，8)을 형성하기 위하여 전자빔 증착 장비， 열 증착 장비 등을 이용하여 금속을 증착한다. 전극 층 두께는 제약이 따르지 않지만 전극 두께 는 증착 장비의 파워와 시간 등을 통해 조절 가능하다. 포토레지스트는 아세톤 등 유기 용매를 이용하여 리프트 오프 (lift off)하여 제거된다. 도 2h는 리프트 오프 하여 제거된 후의 트랜지스터 구조체를 도시한 것이다.
<4i> 도 11은 전극 증착 장비를 사용하여 백 게이트 전극 (9)을 증착하는 단계를 도시한 것이다. 백 게이트 전극 (9)을 위한 금속에는 제약이 따르지 않지만， 니켈 (Ni)/금 (Αιι), 백금 (Pt), 은 (Ag) 등이 이용될 수 있다.
<42> 도 12는 반도체 나노와이어을 채널층으로 갖는 트랜지스터의 전기적 특성에 영향올 줄 수 있는 외부의 다른 물질 또는 원소와의 반응을 차단하여 소자의 성능 저하를 최소화 시킬 수 있도록 절연성 폴리머를 이용하여 페시베이션
(passivation)을 수행한 공정을 도시한 것이다. 이때 사용하는 페시베이션 막 (10) 물질은 poly(methyl methacrylate) (PMMA) , polydimethylsi loxane (PDMS) , 포토레 지스터 등 절연성 고분자 및 Si¾, SiNHx, SiNx, A1203등의 박막도 가능하다.
<43> 도 13은 ZnO시드층의 단면 결정에서 서클 (circle) 형태로 수평 방향으로 측 면 성장된 나노와이어의 전자현미경 사진이고， 도 14 내지 도 16은 도 13의 확대된 전자현미경 사진이다.
<44> 도 17은 소스 /드레인 전극 (7， 8)을 형성하기 위해 은 (Ag)올 전자범 증착 장비 를 이용하여 250 nm 의 두께로 증착한 서클 타입의 트랜지스터의 전자현미경 사진 이다. 예를 들어, 가운데 서클이 소스 /드레인 중 계 1 전극이 되며， 중앙 서클 외곽 의 도우넛 패턴 지역이 소스 /드레인 중 제 2 전극이 된다.
<45> 도 18은 도 17의 전자현미경 사진에서 우측 하단부의 전자현미경 사진이다. 소스와 드레인 사이에서 측면으로 정렬되어 성장된 ZnO 나노와이어를 확인할 수 있 다. 도 19는 도 17의 전자현미경 사진에서 우측면의 전자현미경 사진이다. 소스와 드레인 사이에서 측면으로 정렬되어 성장된 나노와이어를 확인할수 있다.
<46> 도 20은 기판 (1)을 백 게이트 (9)로 이용하고 측면으로 수평하게 정렬되어 성 장된 나노와이어 (5)를 포함하는 트랜지스터의 전압 -전류 측정 결과이며， 드레인 전 압을 -20V에서 +20V까지 변화시키면서 측정한 드레인 전류값을 표시하고 있다. 도 5a에서 드레인 전압이 증가할수록 드레인 전류가증가하는 것을 확인할수 있다. <47> 도 21은 측면으로 수평하게 정렬되어 성장된 나노와이어 (5)를 포함하는 트랜 지스터의 전압 -전류 측정 결과이며， 백 게이트 전압을 -20V에서 +20V까지 변화시키 면서 측정한 드레인 전류값을 표시하고 있다. 도 21에서 백 게이트 전압이 증가할 수록 드레인 전류가 증가하는 것올 확인할 수 있다. 도 21에서 안쪽에 도시된 전압 -전류 그래프는 드레인 전압이 1.1V인 경우의 로그스케일에서의 전압 -전류 측정값 을 표시한 것이다.
<48> 본 실시예에 의한 박막 트랜지스터는 능동 매트릭스 (active matrix) 구동 소 자， RFID 태그， 전계 방출 디스플레이 (field emission display) 등 외에도 저전력 소자가 필요한 전자 /정보 통신 기기에 다양하게 응용할 수 있다.
<49> 또한 본 실시 예에 의한 디스폴레이 소자는 다양한 디스플레이 전자기기에 적용될 수 있다. 예를 들어， 액정 프로젝터， 텔레비전， 전자수첩， 휴대전화, P0S 단말기 등의 전자기기에 적용될 수 있다.
<50> 이상에서 설명한 본 발명은， 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환， 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.
<51>
【산업상 이용가능성】
<52> 본 발명은 나노와이어 (nanowire)를 포함하는 다양한 구조를 갖는 박막 트랜 지스터를 제조할 수 있는 기술로서 산업상 이용가능하다.
<53>

Claims

【청구의 범위】
【청구항 1】
기판과，
상기 기판 위에 형성되고 성장 절단면을 갖는 시드층과，
상기 성장 절단면에서 수평 방향으로 측면 성장되며 반도체 채널층의 동작을 하는 나노와이어와，
상기 시드층 위에 형성된 소스 /드레인 전극 중 제 1 전극과，
상기 나노와이어에서 상기 성장 절단면의 반대쪽에 형성된 소스 /드레인 전극 중 계 2 전극을 포함하는 나노와이어 반도체 채널층을 갖는 박막 트랜지스터 .
【청구항 2】
제 1 항에 있어서，
상기 성장 절단면은 상기 시드층을 식각하여 형성되는 것을 특징으로 하는 나노와이어 반도체 채널층을 갖는 박막 트랜지스터 .
【청구항 3】
제 1 항에 있어서 ,
상기 제 2 전극은 상기 기판 상에서 상기 저 U 전극을 둘러싸는 형 태인 것을 특징으로 하는 나노와이어 반도체 채널층을 갖는 박막 트랜지스터 .
【청구항 4】
제 3 항에 있어서，
상기 제 2 전극은 서클 (ci rcle) 모양， 도우넛 모양， 타원 모양， 다각형 중 어 느 하나인 것을 특징으로 나노와이어 반도체 채널층을 갖는 박막 트랜지스터 .
【청구항 5】
제 1 항에 있어서，
상기 반도체 채널층은 나노와이어 다발인 것을 특징으로 하는 나노와이어 반 도체 채널층을 갖는 박막 트랜지스터 .
【청구항 6]
제 1 항에 있어서，
상기 나노와이어는 상기 시드층의 측면으로부터 상기 시드층에 수평 한 방향 으로 성장한 형 태인 것을 특징으로 하는 나노와이어 반도체 채널층을 갖는 박막 트 랜지스터 .
【청구항 7】
제 1 항에 있어서， 상기 나노와이어는 ZnO, GaN, Si , Sn¾ 중 어느 하나인 것을 특징으로 하는 나노와이어 반도체 채널층을 갖는 박막 트랜지스터 .
【청구항 8】
제 1 항에 있어서 ,
상기 반도체 나노와이어는 Li , Na, K, Sc , Be , Mg, Ca , Mn, Fe , Cu, Al , V， Ga , In, S, Sn, Se , As , B, Sb, Te 중에서 선택된 적어도 하나의 원소로 도핑된 것 올 특징으로 하는 나노와이어 반도체 채널층을 갖는 박막 트랜지스터 .
【청구항 9]
시드층과 ,
상기 시드층 위에 형성된 소스 /드레인 전극 중 제 1 전극과，
소스 /드레인 전극 중 제 2 전극과，
상기 시드층과 상기 제 2 전극 사이에 상기 시드층에 수평하게 나노와이어가 형성된 반도체 채널층을 포함하는 박막 트랜지스터 .
【청구항 10]
제 1 항 내지 제 9 항 어느 한 항에 따른 박막 트랜지스터를 포함하는 디스 플레이 소자.
【청구항 11】
시드층을 형성하는 단계와,
상기 시드층의 측면으로부터 상기 시드층에 수평한 방향으로 나노와이어를 성장시키는 단계와，
상기 시드층 위에 소스 /드레인 중 어느 하나의 전극올 형성하는 단계를 포함하는 나노와이어 반도체 채널층을 갖는 박막 트랜지스터의 제조 방법 .
【청구항 12】
제 11 항에 있어서，
상기 나노와이어는 화학 반웅에 의한 액상법에 의해 성장되는 것을 특징으로 하는 나노와이어 반도체 채널층을 갖는 박막 트랜지스터의 제조 방법 .
【청구항 13】
기판에 절연층을 형성하는 단계와ᅳ
상기 절연층 위에 시드층을 형성하는 단계와,
상기 시드층을 부분 식각하기 위한 식각 방지층을 상기 시드층에 도포하는 단계와，
상기 시드층을 부분 식각하는 단계와， 상기 식각된 시드층의 수평 방향으로 나노와이어를 측면 성장시 키는 단계와， 상기 식각 방지층을 제거하고 상기 시드층 위에 소스 /드레인 중 계 1 전극을 형성하는 단계와,
상기 나노와이어에서 상기 시드층의 반대쪽에 소스 /드레인 전극 중 제 2 전극 을 형성하는 단계를 포함하는 나노와이어 반도체 채널층을 갖는 박막 트랜지스터의 제조 방법 ᅳ
【청구항 14】
제 13 항에 있어서，
상기 나노와이어는 화학 반웅에 의 한 액상법 에 의해 성장되는 것을 특징으로 하는 나노와이어 반도체 채널층을 갖는 박막 트랜지스터의 제조 방법 .
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