WO2011079604A1 - 一种半导体器件及其制造方法 - Google Patents

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Definitions

  • the present invention generally relates to a semiconductor device and a method of fabricating the same, and, in particular, to a device and a method of fabricating the same that can reduce the PMOS threshold voltage of a high-k gate dielectric/metal gate device. Background technique
  • CMOS device gate engineering with "high-k gate dielectric/metal gate” technology as the core is the most representative core process in 32/22 nanotechnology, and related materials, processes and structure studies have been carried out extensively. .
  • the present invention provides a method of fabricating the semiconductor device, the method comprising: providing a semiconductor substrate having an NMOS region and a PMOS region, wherein the NMOS region and the PMOS region are isolated from each other; Forming a first gate stack on a semiconductor substrate of the NMOS region, forming a second gate stack on the semiconductor substrate of the PMOS region, wherein forming the first gate stack includes forming a first high-k gate dielectric layer and a first metal gate electrode, the forming of the second gate stack includes forming a second high-k gate dielectric layer and a second metal gate electrode thereon; forming a second sidewall spacer on a sidewall of the second gate stack a buffer layer, wherein the second spacer buffer layer is formed of a low-k dielectric material; a first space
  • the present invention also provides another method of fabricating the semiconductor device, the method comprising: providing a semiconductor substrate having an NMOS region and a PMOS region, wherein the NMOS region and the PMOS region are isolated from each other; Forming a first gate stack on a semiconductor substrate of the region, forming a second gate stack on the semiconductor substrate of the PMOS region, wherein forming the first gate stack includes forming a first high-k gate dielectric layer and thereon a first metal gate electrode, the forming of the second gate stack includes forming a second high-k gate dielectric layer and a second metal gate electrode thereon; forming a second sidewall buffer on a sidewall of the second gate stack a layer, wherein the second sidewall buffer layer is formed of a low-k dielectric material; a first sidewall is formed on a sidewall of the first gate stack, and a sidewall of the second sidewall buffer layer is formed a second spacer; a source/drain extension and/or a halo region and a source region and a
  • the present invention also provides a device fabricated by the above method, the device comprising: a semiconductor substrate having an NMOS region and a PMOS region, wherein the NMOS region and the PMOS region are isolated from each other; a semiconductor liner formed in the NMOS region First gate stacking and formation on the bottom a second gate stack on the semiconductor substrate of the PMOS region; wherein the first gate stack includes: a first high-k gate dielectric layer; a first metal gate formed on the first high-k gate dielectric layer
  • the second gate stack includes: a second high-k gate dielectric layer; a second metal gate electrode formed on the second high-k gate dielectric layer; wherein the second gate stack sidewall has a second side a wall buffer layer, the second sidewall buffer layer may allow oxygen in the oxygen environment to diffuse through the second sidewall buffer layer to the second gate stack when the device is annealed in an oxygen environment In the high-k gate dielectric layer.
  • the second sidewall buffer layer is formed of a low-k dielectric material.
  • the oxygen atoms can be diffused into the high-k gate dielectric material layer where the PMOS is located, thereby reducing the threshold voltage of the PMOS device without affecting the width of the NM 0 S device.
  • the value of the voltage but also can avoid the damage of the gate and the substrate when the conventional process removes the PM 0 S sidewall, thereby effectively improving the overall performance of the device.
  • FIGS. 2-6 are schematic views showing respective stages of fabrication of a semiconductor device in accordance with a first embodiment of the present invention
  • Fig. 7 is a flow chart showing a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention
  • Fig. 8 is a view showing a respective stage of manufacture of a semiconductor device in accordance with a second embodiment of the present invention.
  • the present invention generally relates to semiconductor devices and methods of fabricating the same.
  • the following disclosure provides many different embodiments or examples for implementing different structures of the present invention.
  • the components and arrangements of the specific examples are described below. Of course, they are merely examples and are not intended to limit the invention.
  • the present invention may repeat reference numerals and/or letters in different examples. This repetition is for the purpose of brevity and clarity and does not in itself indicate the relationship between the various embodiments and/or arrangements discussed.
  • the present invention provides examples of various specific processes and materials, but one of ordinary skill in the art will recognize the applicability of other processes and/or the use of other materials.
  • first and second features are formed in direct contact
  • additional features are formed between the first and second features such that the first and second features may not be in direct contact.
  • a semiconductor substrate 200 having an NMOS region 201 and a PMOS region 202 is provided, wherein the NMOS region 201 and the PMOS region 202 are isolated from each other, with reference to FIG.
  • the substrate 200 includes a silicon substrate (e.g., a wafer) in a crystal structure, and may also include other basic semiconductor or compound semiconductors such as Ge, GeSi, GaAs, InP, SiC, or diamond.
  • the substrate 200 can include various doping configurations in accordance with design requirements known in the art (e.g., p-type or n-type substrates). Additionally, substrate 200 can optionally include an epitaxial layer that can be altered by stress to enhance performance, and can include a silicon-on-insulator (SOI) structure.
  • SOI silicon-on-insulator
  • a first gate stack 300 is formed on the semiconductor substrate 200 of the NMOS region 201, and a second gate stack 400 is formed on the semiconductor substrate 200 of the PMOS region 202, as shown in FIG.
  • the first gate stack 300 and the second gate stack 400 are multi-layer gate stack structures including a high-k gate dielectric and a metal gate.
  • a high-k dielectric layer is Hf0 2
  • a metal gate electrode is TiN
  • a polysilicon layer is polysilicon on the semiconductor substrate 200, and then patterned by dry or wet etching techniques to form respectively.
  • the material of the high-k dielectric layer may also be HfZrOX, AI2O3 or Gd 2 0 3 or the like.
  • the material of the metal gate electrode may also be TaN, Ta 2 C, Hf, HfC, TiC, Mo or Ru or the like.
  • the deposition of the gate stack can be formed using methods such as chemical vapor deposition (CVD), physical vapor deposition (PVD), atomic layer deposition (ALD), and/or other suitable processes.
  • a second spacer buffer layer 218 is formed on a sidewall of the second gate stack 400.
  • a low-k dielectric material layer 215 is first deposited on the device, and then the low-k dielectric material layer 215 is patterned by RIE to form a first spacer buffer layer 216 belonging to the NMOS region 201.
  • a second spacer buffer layer 218 belonging to the PMOS region 202 is then masked, and the first sidewall buffer layer 216 of the NMOS region 201 is removed using a dry or wet etch, and the mask on the PMOS region 202 is formed, thereby forming a second gate stack 400.
  • the sidewall buffer layer 218 is as shown in FIG.
  • the second sidewall buffer layer 218 has a thickness of about 1 to 100 nanometers, and the second sidewall buffer layer 218 is formed of a low-k dielectric material, which may be SiCOH, SiO or SiCO.
  • the low-k dielectric material has a relative dielectric constant of less than 3.5
  • the second spacer buffer layer formed of a low-k material has a loose structure, and thus can become a channel for diffusion of oxygen atoms, and since the buffer layer has The loose structure is easier to remove, so the damage to the gate and the substrate during the removal process is small.
  • the deposition of the low-k material can be formed using methods such as chemical vapor deposition (CVD), physical vapor deposition (PVD), atomic layer deposition (ALD), and/or other suitable processes.
  • a first spacer 228 is formed on a sidewall of the first gate stack 300, a second spacer 230 is formed on a sidewall of the second spacer buffer layer 218, and the semiconductor substrate is A source/drain extension region and/or a halo region 220 belonging to the NMOS region 201 and source/drain extension regions and/or halo regions 224 and source regions of the source and drain regions 222 and PMOS regions 202 are formed in 200, respectively. Drain region 226, as shown in FIG.
  • the first spacer 228 and the second spacer 230 may be a multi-layer structure, which may be composed of silicon nitride, silicon oxide, silicon oxynitride, silicon carbide, fluoride doped silicon glass, and combinations thereof, and/or other suitable The material is formed.
  • the first side wall 228 and the second side wall 230 are two-layer structure, and the first sidewall layer-228-1 and the second sidewall layer 2 are sequentially formed by deposition and etching to be Si 3 N 4 .
  • the first side wall layer 2 228-2 and the second side wall layer 2 230-2 are Si0 2 , as shown in FIG. 6, this is merely an example, and is not limited thereto.
  • the deposition of the sidewall spacers can be formed using methods such as chemical vapor deposition (CVD), physical vapor deposition (PVD), atomic layer deposition (ALD), and/or other suitable processes.
  • CVD chemical vapor deposition
  • PVD physical vapor deposition
  • ALD atomic layer de
  • source/drain extension regions and/or halo regions may be formed before source and drain regions are formed, and source/drain extension regions and/or halo regions 220, 224 may be implanted by p according to a desired transistor structure.
  • the source and drain regions 222, 226 may be formed by methods including photolithography, ion implantation, diffusion, and/or other suitable processes, with reference to FIG. 6, implanting p-type or n-type dopants according to a desired transistor structure. Or impurities are implanted into the substrate 200 of the NMOS region 201 and the PMOS region 202, and then the source/drain regions 222, 226 are annealed to activate doping.
  • the device is annealed in an oxygen environment in step S105 to diffuse oxygen in the oxygen environment through the second spacer buffer layer 218 to the second The high-k gate dielectric layer 206 of the gate stack 400.
  • the annealing temperature is about 300 ° C to 800 ° C
  • the annealing time is about 1 to 3000 seconds
  • the annealing protective gas is 0 2 , because the second sidewall buffer layer 218 is low by a loose structure.
  • the k dielectric material is formed, and oxygen atoms may be diffused into the second high-k gate dielectric layer 206 along the channel of the second spacer buffer layer 218, as indicated by the arrow in FIG. 6, to supplement the process integration process.
  • the resulting oxygen vacancies in the high-k gate dielectric material further reduce the PMOS threshold voltage.
  • the second sidewall buffer layer 218 is formed only on the sidewall of the second gate stack 400 of the PMOS region 202, and the sidewall of the first gate stack 300 of the NMOS region 201 is directly from the first side
  • the wall 228 is covered, and the second sidewall buffer layer 218 is a loose low-k material such as SiCOH, SiO, SiCO, or the like.
  • the first sidewall 228 is a relatively dense material, such as Si 3 N 4 , such that after annealing at a high temperature in an oxygen atmosphere, oxygen atoms diffuse along the second sidewall buffer layer 218 to the second high-k dielectric layer to lower the PMOS device.
  • the threshold voltage, protected by the Si 3 N 4 first sidewall 228, does not diffuse oxygen atoms into the NMOS device, and the NMOS device's threshold voltage will not be affected.
  • the high temperature annealing process has sides on the NMOS and PMOS. After the wall structure is carried out, the gate and the substrate of the device are protected from damage, the threshold voltage of the PMOS device is effectively controlled, and the overall performance of the device is improved.
  • FIG. 7 is a flowchart showing a method of manufacturing a semiconductor device according to a second embodiment of the present invention, with steps S201 to S204 of the second embodiment of the present invention, same as steps in the first embodiment.
  • S101 to S104 are the same, and are considered to be performed by the same steps, methods, or processes as the first embodiment, and are not described herein again.
  • step S205 the second spacer 230 belonging to the PMOS region 202 is removed.
  • the NMOS region 201 is masked, and the second spacer 230 of the PMOS region 202 is removed using dry or wet etching, as shown in FIG.
  • step S206 the device is annealed in an oxygen environment to diffuse oxygen in the oxygen environment through the second sidewall buffer layer 218 into the high-k gate dielectric layer 206 of the second gate stack 400.
  • the annealing temperature is about 300 ° C to 800 ° C
  • the annealing time is about 1 to 3000 seconds
  • the annealing protective gas is 0 2 , because the second sidewall buffer layer 218 is low by a loose structure.
  • Forming a k dielectric material the oxygen atoms may diffuse into the second high-k gate dielectric layer 206 along the vertical and sidewall directions of the channel of the second spacer buffer layer 218, as indicated by the arrows in FIG.
  • the second embodiment has more directional edges than the first embodiment of the present invention.
  • the diffusion channel of the second spacer buffer layer 218 achieves oxygen diffusion and has a better diffusion effect.
  • the present invention describes a method and apparatus for forming a second spacer buffer layer 218 on a PMOS region 202 and annealing the supplemental oxygen vacancies after formation of the sidewalls of the NMOS region.
  • the second sidewall buffer layer 218 is formed only on the sidewall of the second gate stack 400 of the PMOS region 202, and the sidewall of the first gate stack 300 of the NMOS region 201 is directly covered by the first sidewall spacer 228.
  • the second sidewall buffer layer 218 is a loose low-k material such as SiCOH, SiO, SiCO.
  • the first sidewall 228 is a relatively dense material, such as Si 3 N 4 , such that after annealing at a high temperature in an oxygen atmosphere, oxygen atoms diffuse along the second sidewall buffer layer 218 to the second high-k dielectric layer to lower the PMOS device.
  • the threshold voltage is protected by the Si 3 N 4 first sidewall 228, the oxygen atoms will not diffuse to the NMOS device, the threshold voltage of the NMOS device will not be affected, and the threshold voltage of the PMOS device is effectively controlled and improved. The overall performance of the device.

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

一种半导体器件及其制造方法
技术领域
本发明通常涉及一种半导体器件及其制造方法， 具体来说， 涉及一种 可以降低高 k栅介质 /金属栅器件的 PMOS阔值电压的器件及其制造方法。 背景技术
随着半导体技术的发展， 具有更高性能和更强功能的集成电路要求更 大的元件密度， 而且各个部件、 元件之间或各个元件自身的尺寸、 大小和 空间也需要进一步缩小。 32/22纳米工艺集成电路核心技术的应用已经成为 集成电路发展的必然趋势， 也是国际上主要半导体公司和研究组织竟相研 发的课题之一。 以"高 k栅介质 /金属栅"技术为核心的 CMOS器件栅工程研 究是 32/22 纳米技术中最有代表性的核心工艺， 与之相关的材料、 工艺及 结构研究已在广泛的进行中。
对于将高 k栅介质材料和金属栅集成在一起的器件， 实现了具有高迁 移率沟道的晶体管， 但是由于在集成中的高温处理， 使金属和高 k绝缘材 料交界面的性质发生改变，引起了高 k栅介质材料中的氧空位，这使 PMOS 的阔值电压升高， 进而降低了器件的可靠性， 如何有效控制 PMOS阔值电 压是 "高 k栅介质 /金属栅" 器件的首要问题。 目前降低 "高 k栅介质 /金属 栅"器件 PMOS阔值电压的一种方法是氧扩散的方法（ Symposium on VLSI technology Digest of Technical Papers,2009 ) , 该方法是将侧墙去除后， 从 高 k/金属栅的侧壁扩散氧到高 k栅介质材料中， 但这种方法需要将侧墙去 除， 去除侧墙在工艺上比较难控制， 会对栅介质层、 栅电极以及源 /漏区衬 底等造成损伤， 进而影响器件的性能。
因此， 需要提出一种能够降低 PMOS器件的阔值电压， 且不会对器件 造成损伤的制造半导体器件的方法及其器件结构。 发明内容 鉴于上述问题， 本发明提供了一种制造所述半导体器件的方法， 所述 方法包括： 提供具有 NMOS 区域和 PMOS 区域的半导体衬底， 其中所述 NMOS区域与所述 PMOS区域相互隔离；在所述 NMOS区域的半导体衬底 上形成第一栅堆叠， 在所述 PMOS区域的半导体衬底上形成第二栅堆叠， 其中所述第一栅堆叠的形成包括形成第一高 k栅介质层和其上的第一金属 栅电极， 所述第二栅堆叠的形成包括形成第二高 k栅介质层和其上的第二 金属栅电极； 在所述第二栅堆叠的侧壁形成第二侧墙緩冲层， 其中所述第 二侧墙緩冲层釆用低 k介质材料形成； 在所述第一栅堆叠的侧壁形成第一 侧墙， 并且在所述第二侧墙緩冲层的侧壁形成第二侧墙；在所述半导体衬底 中分别形成属于 NMOS区域和 PMOS区域的源 /漏延伸区和 /或 halo区以及 源极区和漏极区； 对所述器件在氧气环境进行退火， 以使氧气环境中的氧 气通过所述第二侧墙緩冲层扩散到所述第二栅堆叠的第二高 k 栅介质层 中。
本发明还提供了另一种制造所述半导体器件的方法， 所述方法包括： 提供具有 NMOS区域和 PMOS区域的半导体衬底， 其中所述 NMOS区域 与所述 PMOS区域相互隔离；在所述 NMOS区域的半导体衬底上形成第一 栅堆叠， 在所述 PMOS区域的半导体衬底上形成第二栅堆叠， 其中所述第 一栅堆叠的形成包括形成第一高 k栅介质层和其上的第一金属栅电极， 所 述第二栅堆叠的形成包括形成第二高 k 栅介质层和其上的第二金属栅电 极； 在所述第二栅堆叠的侧壁形成第二侧墙緩冲层， 其中所述第二侧墙緩 冲层釆用低 k介质材料形成； 在所述第一栅堆叠的侧壁形成第一侧墙， 在 所述第二侧墙緩冲层的侧壁形成第二侧墙；在所述半导体衬底中分别形成 属于 NMOS区域和 PMOS区域的源 /漏延伸区和 /或 halo区以及源极区和漏 极区； 去除所述第二侧墙； 对所述器件在氧气环境进行退火， 以使氧气环 境中的氧气通过所述第二侧墙緩冲层扩散到所述第二栅堆叠的高 k栅介质 层中。
本发明还提供了由以上方法制造的器件， 所述器件包括： 具有 NMOS 区域和 PMOS区域的半导体衬底， 其中所述 NMOS 区域与所述 PMOS区 域相互隔离； 形成于所述 NMOS区域的半导体衬底上的第一栅堆叠和形成 于所述 PMOS区域的半导体衬底上的第二栅堆叠； 其中所述第一栅堆叠包 括： 第一高 k栅介质层； 形成于所述第一高 k栅介质层上的第一金属栅电 极； 所述第二栅堆叠包括： 第二高 k栅介质层； 形成于所述第二高 k栅介 质层上的第二金属栅电极； 其中所述第二栅堆叠侧壁有第二侧墙緩冲层， 所述第二侧墙緩冲层可以使器件在氧环境中退火时， 使氧环境中的氧气通 过所述第二侧墙緩冲层扩散至所述第二栅堆叠的第二高 k栅介质层中。 其 中所述第二侧墙緩冲层釆用低 k介质材料形成。
通过釆用本发明所述的器件结构及制造方法， 不仅可以使氧原子扩散 至 PMOS所在的高 k栅介质材料层中， 进而降低 PMOS器件的阔值电压， 且不影响 NM 0 S器件的阔值电压，而且还可以避免传统工艺去除 PM 0 S侧 墙时对栅极及衬底的损伤， 从而有效提高器件的整体性能。 附图说明
图 1示出了根据本发明的第一实施例的半导体器件的制造方法的流程图； 图 2-6示出了根据本发明的第一实施例的半导体器件各个制造阶段的示意 图；
图 7示出了根据本发明的第二实施例的半导体器件的制造方法的流程图； 图 8 示出了根据本发明的第二实施例的半导体器件各个制造阶段的示意 图。 具体实施方式
本发明通常涉及半导体器件及其制造方法。 下文的公开提供了许多不 同的实施例或例子用来实现本发明的不同结构。 为了简化本发明的公开， 下文中对特定例子的部件和设置进行描述。 当然， 它们仅仅为示例， 并且 目的不在于限制本发明。 此外， 本发明可以在不同例子中重复参考数字和 / 或字母。 这种重复是为了简化和清楚的目的， 其本身不指示所讨论各种实 施例和 /或设置之间的关系。 此外， 本发明提供了的各种特定的工艺和材料 的例子， 但是本领域普通技术人员可以意识到其他工艺的可应用于性和 /或 其他材料的使用。 另外， 以下描述的第一特征在第二特征之 "上"的结构可 以包括第一和第二特征形成为直接接触的实施例， 也可以包括另外的特征 形成在第一和第二特征之间的实施例， 这样第一和第二特征可能不是直接 接触。 第一实施例
根据本发明的第一实施例， 参考图 1 , 图 1示出了根据本发明的实施例的 半导体器件的制造方法的流程图。 在步骤 S101 , 提供具有 NMOS 区域 201 和 PMOS区域 202的半导体衬底 200 , 其中所述 NMOS区域 201与 PMOS 区域 202相互隔离， 参考图 2。 在本实施例中， 衬底 200 包括位于晶体结 构中的硅衬底（例如晶片） ， 还可以包括其他基本半导体或化合物半导体， 例如 Ge、 GeSi、 GaAs、 InP、 SiC 或金刚石等。 根据现有技术公知的设计 要求 （例如 p型衬底或者 n型衬底 ) , 衬底 200可以包括各种掺杂配置。 此外， 衬底 200可以可选地包括外延层， 可以被应力改变以增强性能， 以 及可以包括绝缘体上硅（SOI ) 结构。
在步骤 S102 ,在所述 NMOS区域 201的半导体衬底 200上形成第一栅 堆叠 300 ,在所述 PMOS区域 202的半导体衬底 200上形成第二栅堆叠 400 , 如图 2所示。 其中所述第一栅堆叠 300和第二栅堆叠 400为包括高 k栅介 质和金属栅极的多层栅堆叠结构。 在本实施例中， 在半导体衬底 200上依 次沉积高 k介质层为 Hf02、 金属栅电极为 TiN以及多晶硅层为多晶硅， 而后利用干法或湿法刻蚀技术将其图形化， 分别形成属于 NMOS区域 201 的包括第一高 k栅介质层 204、 第一金属栅电极 208和第一多晶硅层 212 的第一栅堆叠 300 ,属于 PMOS区域 202的包括第二高 k栅介质层 206、第 二金属栅电极 210和第二多晶硅层 214的第二栅堆叠 400 , 如图 2所示， 这仅仅是作为示例， 不局限于此， 所述第一栅堆叠 300和第二栅堆叠 400 还可以是包括高 k栅介质层和金属栅极层的其他多层栅堆叠结构。 所述高 k介质层的材料还可以是 HfZrOX 、 AI2O3或 Gd203等。 所述金属栅电极的 材料还可以是 TaN、 Ta2C、 Hf 、 HfC、 TiC、 Mo或 Ru等。 所述栅堆叠的 沉积可以使用例如化学气相沉积 （CVD ) 、 物理气相沉积 （PVD ) 、 原子 层沉积 （ALD ) 及 /或其他合适的工艺等方法形成。 在步骤 S103 ,在所述第二栅堆叠 400的侧壁形成第二侧墙緩冲层 218。 如图 3所示， 先在所述器件上沉积低 k介质材料层 215 , 然后使用 RIE的 方法图形化所述低 k介质材料层 215 , 形成属于 NMOS区域 201的第一侧 墙緩冲层 216和属于 PMOS区域 202的第二侧墙緩冲层 218 , 如图 4所示。 然后将 PMOS区域 202掩膜，使用干法或湿法刻蚀去除 NMOS区域 201的 第一侧墙緩冲层 216 , 在将 PMOS区域 202上的掩膜， 从而形成第二栅堆 叠 400的第二侧墙緩冲层 218 , 如图 5所示。 其中所述第二侧墙緩冲层 218 的厚度为大约 1至 100纳米， 所述第二侧墙緩冲层 218釆用低 k介质材料 形成， 可以是 SiCOH、 SiO或 SiCO等。 所述低 k介质材料的相对介电常数 小于 3.5 , 由低 k材料形成的所述第二侧墙緩冲层具有疏松的结构， 因此可 以成为之后氧原子扩散的通道， 且由于緩冲层具有疏松的结构， 较易去除， 所以在去除过程中对栅极及衬底的损伤较小。 所述低 k材料的沉积可以使 用例如化学气相沉积（ CVD )、 物理气相沉积（ PVD )、原子层沉积（ ALD ) 及 /或其他合适的工艺等方法形成。
在步骤 S104 , 在所述第一栅堆叠 300的侧壁形成第一侧墙 228 , 在所 述第二侧墙緩冲层 218 的侧壁形成第二侧墙 230 , 以及在所述半导体衬底 200中分别形成属于 NMOS区域 201的源 /漏延伸区和 /或 halo区 220以及 源极区和漏极区 222和 PMOS区域 202的源 /漏延伸区和 /或 halo区 224以 及源极区和漏极区 226 , 如图 6所示。 所述第一侧墙 228和第二侧墙 230 可以是多层结构， 可以由氮化硅、 氧化硅、 氮氧化硅、 碳化硅、 氟化物掺 杂硅玻璃及其组合， 和 /或其他合适的材料形成。 在本实施例中， 第一侧墙 228和第二侧墙 230是两层结构， 通过沉积、 刻蚀依次形成第一侧墙层一 228-1和第二侧墙层二为 Si3N4 , 以及第一侧墙层二 228-2和第二侧墙层二 230-2为 Si02, 如图 6所示， 这仅仅是作为示例， 不局限于此。 所述侧墙的 沉积可以使用例如化学气相沉积 （CVD ) 、 物理气相沉积 （PVD ) 、 原子 层沉积 （ALD ) 及 /或其他合适的工艺等方法形成。
优选地， 在形成源极区和漏极区之前， 可以形成源 /漏延伸区和 /或 halo 区， 源 /漏延伸区和 /或 halo区 220、 224可以通过根据期望的晶体管结构， 注入 p型或 n型掺杂物或杂质到 NMOS区域 201和 PMOS区域 202的衬底 200中而形成， 参考 6。
源极区和漏极区 222、 226 , 可以由包括光刻、 离子注入、 扩散和 /或其 他合适工艺的方法形成， 参考图 6, 根据期望的晶体管结构， 注入 p型或 n 型掺杂物或杂质到 NMOS区域 201和 PMOS区域 202的衬底 200中，而后 对源 /漏极区 222、 226进行退火， 以激活掺杂。
在通常的源 /漏极区高温退火后， 在步骤 S105 , 对所述器件在氧气环境 进行退火， 以使氧气环境中的氧气通过所述第二侧墙緩冲层 218扩散到所 述第二栅堆叠 400的高 k栅介质层 206中。 所述退火温度为大约 300 °C至 800 °C , 所述退火时间为大约 1至 3000秒， 所述退火保护气体为 02 , 由于 所述第二侧墙緩冲层 218由疏松结构的低 k介质材料形成， 氧原子可以沿 着所述第二侧墙緩冲层 218的通道， 如图 6箭头所示方向， 扩散至第二高 k栅介质层 206 中， 以补充由于工艺集成过程中引起的高 k栅介质材料的 氧空位， 进而达到降低 PMOS阔值电压的作用。
上面对在 PMOS区域 202上形成第二侧墙緩冲层 218, 并在 NMOS区 域和 PMOS侧墙形成后进行退火补充氧空位的方法和器件进行了描述。 根 据本发明第一实施例的方法， 只在 PMOS区域 202的第二栅堆叠 400侧壁 形成第二侧壁緩冲层 218, NMOS区域 201 的第一栅堆叠 300的侧壁直接 由第一侧墙 228 覆盖， 而且第二侧墙緩冲层 218 为疏松的低 k材料， 如 SiCOH、 SiO、 SiCO等。 第一侧墙 228为相对致密的材料， 如 Si3N4 , 这 样在氧环境高温退火后， 氧原子沿着第二侧壁緩冲层 218扩散至第二高 k 介质层进而降低其 PMOS器件的阔值电压， 而受 Si3N4第一侧墙 228的保 护， 氧原子不会扩散至 NMOS器件， NMOS器件的阔值电压将不受影响， 此外， 高温退火工艺在 NMOS和 PMOS有侧墙结构后进行， 保护了器件的 栅极及衬底不受破坏， 有效控制 PMOS器件的阔值电压以及提高了器件的 整体性能。 第二实施例
下面将仅就第二实施例区别于第一实施例的方面进行阐述。 未描述的 部分应当认为与第一实施例釆用了相同的步骤、 方法或者工艺来进行， 因 此在此不再赘述。
参考图 7, 图 7示出了根据本发明的第二实施例的制造半导体器件的方法 的流程图，根据本发明的第二实施例的步骤 S201至步骤 S204, 同第一实施 例中的步骤 S101至步骤 S104相同，视为与第一实施例釆用了相同的步骤、 方法或者工艺来进行， 在此不再赘述。
在步骤 S205 ,去除属于所述 PMOS区域 202的第二侧墙 230。将 NMOS 区域 201掩膜，使用干法或湿法刻蚀去除 PMOS区域 202的第二侧墙 230 , 如图 8所示。
在步骤 S206, 对所述器件在氧气环境进行退火， 以使氧气环境中的氧 气通过所述第二侧墙緩冲层 218扩散到所述第二栅堆叠 400的高 k栅介质 层 206中。 所述退火温度为大约 300 °C至 800 °C , 所述退火时间为大约 1至 3000秒， 所述退火保护气体为 02 , 由于所述第二侧墙緩冲层 218由疏松 结构的低 k介质材料形成， 氧原子可以沿着所述第二侧墙緩冲层 218的通 道的竖直及侧壁方向，如图 8箭头所示方向，扩散至第二高 k栅介质层 206 中， 以补充由于工艺集成过程中引起的高 k栅介质材料的氧空位， 进而达 到降低 PMOS阔值电压的作用， 同本发明所述实施例一相比， 所述实施例 二有更多的方向沿第二侧墙緩冲层 218的扩散通道实现氧扩散， 具有更好 的扩散效果。
本发明对在 PMOS区域 202上形成第二侧墙緩冲层 218 , 并在 NMOS 区域侧墙形成后进行退火补充氧空位的方法和器件进行了描述。 根据本发 明的方法， 只在 PMOS区域 202的第二栅堆叠 400侧壁形成第二侧壁緩冲 层 218 , NMOS区域 201的第一栅堆叠 300的侧壁直接由第一侧墙 228覆 盖， 而且第二侧壁緩冲层 218为疏松的低 k材料， 如 SiCOH、 SiO、 SiCO。 第一侧墙 228为相对致密的材料， 如 Si3N4 , 这样在氧环境高温退火后， 氧原子沿着第二侧壁緩冲层 218扩散至第二高 k介质层进而降低其 PMOS 器件的阔值电压，而受 Si3N4第一侧墙 228的保护，氧原子不会扩散至 NMOS 器件， NMOS器件的阔值电压将不受影响， 有效控制 PMOS器件的阔值电 压以及提高了器件的整体性能。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的 精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变 化、 替换和修改。 对于其他例子， 本领域的普通技术人员应当容易理解在保持 本发明保护范围内的同时， 工艺步骤的次序可以变化。
此外， 本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机 构、 制造、 物质组成、 手段、 方法及步骤。 从本发明的公开内容， 作为本领域 的普通技术人员将容易地理解， 对于目前已存在或者以后即将开发出的工艺、 机构、 制造、 物质组成、 手段、 方法或步骤， 其中它们执行与本发明描述的对 应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进 行应用。 因此， 本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、 手段、 方法或步骤包含在其保护范围内。

Claims

权利要求书
1. 一种制造半导体器件的方法， 所述方法包括：
提供具有 NMOS区域和 PMOS区域的半导体衬底；
在所述 NMOS区域的半导体衬底上形成第一栅堆叠，在所述 PMOS区 域的半导体衬底上形成第二栅堆叠， 其中所述第一栅堆叠的形成包括形成 第一高 k栅介质层和其上的第一金属栅电极， 所述第二栅堆叠的形成包括 形成第二高 k栅介质层和其上的第二金属栅电极；
在所述第二栅堆叠的侧壁形成第二侧墙緩冲层， 其中所述第二侧墙緩 冲层釆用低 k介质材料形成；
在所述第一栅堆叠的侧壁形成第一侧墙， 并且在所述第二侧墙緩冲层 的侧壁形成第二侧墙；
在所述半导体衬底中分别形成属于 NMOS区域和 PMOS区域的源极区 和漏极区；
对所述器件在氧气环境进行退火， 以使氧气环境中的氧气通过所述第 二侧墙緩冲层扩散到所述第二栅堆叠的第二高 k栅介质层中。
2. 根据权利要求 1所述的方法， 其中形成所述第二侧墙緩冲层的低 k 介质材料的相对介电常数小于 3.5。
3. 根据权利要求 1所述的方法， 其中形成所述第二侧墙緩冲层的低 k 介质材料包括： SiCOH、 SiO或 SiCO。
4. 根据权利要求 1所述的方法， 其中所述第二侧墙緩冲层的厚度为大 约 1至 100纳米。
5.根据权利要求 1所述的方法，其中所述退火温度为大约 300 °C至 800
°c。
6. 根据权利要求 1所述的方法， 其中所述退火时间为大约 1 至 3000 秒。
7. 一种制造半导体器件的方法， 所述方法包括：
提供具有 NMOS区域和 PMOS区域的半导体衬底；
在所述 NMOS区域的半导体衬底上形成第一栅堆叠，在所述 PMOS区 域的半导体衬底上形成第二栅堆叠， 其中所述第一栅堆叠的形成包括形成 第一高 k栅介质层和其上的第一金属栅电极， 所述第二栅堆叠的形成包括 形成第二高 k栅介质层和其上的第二金属栅电极；
在所述第二栅堆叠的侧壁形成第二侧墙緩冲层， 其中所述第二侧墙緩 冲层釆用低 k介质材料形成；
在所述第一栅堆叠的侧壁形成第一侧墙， 在所述第二侧墙緩冲层的侧 壁形成第二侧墙；
在所述半导体衬底中分别形成属于 NMOS区域和 PMOS区域的源极区 和漏极区；
去除所述第二侧墙；
对所述器件在氧气环境进行退火， 以使氧气环境中的氧气通过所述第 二侧墙緩冲层扩散到所述第二栅堆叠的第二高 k栅介质层中。
8. 根据权利要求 7所述的方法， 其中所述低 k介质材料的相对介电常 数小于 3.5。
9. 根据权利要求 7所述的方法， 其中形成所述第二侧墙緩冲层的低 k 介质材料包括： SiCOH、 SiO或 SiCO。
10. 根据权利要求 7所述的方法， 其中所述第二侧墙緩冲层的厚度为 大约 1至 100纳米。
11. 根据权利要求 7 所述的方法， 其中所述退火温度为大约 300 °C至 800 °C。
12. 根据权利要求 7所述的方法， 其中所述退火时间为大约 1至 3000 秒。
13. 一种半导体器件， 所述器件包括：
具有 NMOS区域和 PMOS区域的半导体衬底， 其中所述 NMOS区域 与所述 PMOS区域相互隔离；
形成于所述 NMOS 区域的半导体衬底上的第一栅堆叠和形成于所述 PMOS区域的半导体衬底上的第二栅堆叠；
形成于半导体衬底中分别属于 NMOS区域和 PMOS区域的源极区和漏 极区；
其中所述第一栅堆叠包括： 第一高 k栅介质层； 形成于所述第一高 k 栅介质层上的第一金属栅电极；
所述第二栅堆叠包括： 第二高 k栅介质层； 形成于所述第二高 k栅介 质层上的第二金属栅电极；
其中所述第二栅堆叠侧壁有第二侧墙緩冲层， 所述第二侧墙緩冲层可 以使器件在氧环境中退火时， 使氧环境中的氧气通过所述第二侧墙緩冲层 扩散至所述第二栅堆叠的第二高 k栅介质层中。
14. 根据权利要求 13所述的器件， 其中所述第二侧墙緩冲层釆用低 k 介质材料形成。
15.根据权利要求 14所述的器件，其中所述低 k介质材料包括： SiCOH、 SiO和 SiCO。
16. 根据权利要求 13所述的器件， 其中所述第二侧墙緩冲层的厚度为 大约 1至 100纳米。
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